JP2003046238A - Ceramic wiring board and its manufacturing method - Google Patents

Ceramic wiring board and its manufacturing method

Info

Publication number
JP2003046238A
JP2003046238A JP2001226587A JP2001226587A JP2003046238A JP 2003046238 A JP2003046238 A JP 2003046238A JP 2001226587 A JP2001226587 A JP 2001226587A JP 2001226587 A JP2001226587 A JP 2001226587A JP 2003046238 A JP2003046238 A JP 2003046238A
Authority
JP
Japan
Prior art keywords
layer
metal
ceramic
wiring
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001226587A
Other languages
Japanese (ja)
Inventor
Makoto Origuchi
誠 折口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Niterra Co Ltd
Original Assignee
NGK Spark Plug Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Spark Plug Co Ltd filed Critical NGK Spark Plug Co Ltd
Priority to JP2001226587A priority Critical patent/JP2003046238A/en
Publication of JP2003046238A publication Critical patent/JP2003046238A/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]

Abstract

PROBLEM TO BE SOLVED: To provide a ceramic wiring board which is equipped with a wiring part whose surface can be easily turned functional, smoothed or reduced in resistance. SOLUTION: A ceramic wiring board has a laminated structure composed of ceramic dielectric layers 50 and metal layers 30 and 80 which are alternately laminated. The metal wiring layer 80 is formed of a sintered layer as a whole and composed of a plurality of metal layers 81 and 82 laminated in the direction of thickness, and the adjacent metal layers 81 and 82 are formed of dissimilar metals.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】この発明はセラミック配線基
板に関し、特に高周波用に適したセラミック配線基板に
関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ceramic wiring board, and more particularly to a ceramic wiring board suitable for high frequencies.

【0002】[0002]

【従来の技術】従来、配線基板、例えば、LSIやIC
あるいはディスクリート部品などの半導体素子を搭載し
たり、あるいは基板内部に種々の厚膜印刷素子を作りこ
んだりした配線基板として、比較的高密度の配線が可能
な多層セラミック配線基板が多用されている。この多層
セラミック配線基板は、アルミナやガラスセラミックな
どからなるセラミック誘電体層と、Cu、Ag、W、M
o等の金属からなる金属配線層とを交互に積層したもの
であり、必要に応じてその表面に半導体素子が実装され
る。最近、携帯電話をはじめとする無線通信には、電波
資源拡大と伝送容量の高密度化を測るために、マイクロ
波帯からミリ波帯の高周波帯が積極的に採用されるよう
になり、これに使用される無線通信機器用の部品とし
て、高周波信号を取り扱うための配線基板に対する需要
が爆発的に増大しつつある。
2. Description of the Related Art Conventionally, wiring boards such as LSIs and ICs
Alternatively, a multilayer ceramic wiring board capable of relatively high-density wiring is often used as a wiring board on which semiconductor elements such as discrete parts are mounted or various thick film printing elements are formed inside the board. This multilayer ceramic wiring board includes a ceramic dielectric layer made of alumina or glass ceramic and Cu, Ag, W, M.
Metal wiring layers made of metal such as o are alternately laminated, and a semiconductor element is mounted on the surface thereof as required. Recently, high-frequency bands from the microwave band to the millimeter-wave band have been actively adopted for wireless communication such as mobile phones in order to measure expansion of radio resources and high transmission capacity. As a component for a wireless communication device used in the above, a demand for a wiring board for handling a high frequency signal is explosively increasing.

【0003】高周波用の基板においては、高周波信号の
伝送損失がなるべく生じないことが重要であり、特に基
板中に組み込まれた金属配線層は、高周波帯でのインピ
ーダンスがなるべく小さいことが要求される。例えば、
金属配線層内において高周波信号は、主にその表皮部分
を伝送されるので、その表面をなるべく平滑に仕上げる
ことが、金属配線層のインピーダンス低減には有効であ
る。例えば、特開2001−15878号公報には、基
板中に埋設された金属配線層とセラミック誘電体層との
界面の表面粗さを0.3μm以下に規制する方法が提案
されている。また、基板表面に露出する金属配線層に関
しては、配線層の表面をNi/Au等の平滑な無電解メ
ッキ層で覆う方式が一般的に採用されている。
In a high-frequency board, it is important that transmission loss of high-frequency signals does not occur as much as possible. In particular, the metal wiring layer incorporated in the board is required to have an impedance in the high-frequency band as small as possible. . For example,
Since a high frequency signal is mainly transmitted in the skin portion in the metal wiring layer, it is effective to reduce the impedance of the metal wiring layer by finishing the surface as smooth as possible. For example, Japanese Patent Laid-Open No. 2001-15878 proposes a method of regulating the surface roughness of the interface between the metal wiring layer embedded in the substrate and the ceramic dielectric layer to 0.3 μm or less. Regarding the metal wiring layer exposed on the surface of the substrate, a method of covering the surface of the wiring layer with a smooth electroless plating layer such as Ni / Au is generally adopted.

【0004】[0004]

【発明が解決しようとする課題】特開2001−158
78号公報においては、平滑な金属配線部を得るため
に、フォトリソグラフィー技術を用いて金属箔から回路
パターンを転写する技術が採用されている。しかしなが
ら、該方法は、金属ペーストによるスクリーン印刷を利
用する技術と比較して、コスト・能率ともに大幅に劣
り、また、印刷工程からフォトリソグラフィー工程に転
換する設備更新費用も膨大な額にのぼる。他方、基板表
面に露出する金属配線層の表面をNi/Au等の無電解
メッキ層で覆う方式では、最表面が電気抵抗率の低いA
uであり、かつ平滑性の高いメッキ層として構成するこ
とができるので、配線部の高周波領域での損失低減を図
る上ではより有効である。しかし、メッキ技術を採用す
るために、基板最表面に形成された配線部に限って適用
可能であり、基板に埋設された配線部においてはその効
果を享受することができない。また、メッキむらやメッ
キダレ、あるいは非メッキ部といった特有の欠陥が生じ
やすく、さらにセラミック誘電体がガラスセラミックに
て構成されている場合は、メッキ液やメッキ前処理液に
浸漬した際に、ガラス成分が液に侵食されて伝送特性が
悪化する懸念もある。
Problems to be Solved by the Invention
In Japanese Patent Laid-Open No. 78, a technique of transferring a circuit pattern from a metal foil by using a photolithography technique is adopted in order to obtain a smooth metal wiring portion. However, this method is significantly inferior in cost and efficiency as compared with the technique using screen printing with a metal paste, and the facility renewal cost for converting the printing process to the photolithography process is enormous. On the other hand, in the method in which the surface of the metal wiring layer exposed on the substrate surface is covered with an electroless plating layer such as Ni / Au, the outermost surface has a low electric resistivity A.
Since it is u and can be configured as a plated layer having high smoothness, it is more effective in reducing loss in the high frequency region of the wiring portion. However, since the plating technique is adopted, it can be applied only to the wiring portion formed on the outermost surface of the substrate, and the effect cannot be enjoyed in the wiring portion embedded in the substrate. In addition, when defects such as uneven plating, sagging, or non-plating are likely to occur, and the ceramic dielectric is made of glass-ceramic, the glass component becomes There is also a risk that the transmission characteristics will be deteriorated due to the corrosion of the liquid.

【0005】本発明は、平滑化や低抵抗化など、表層部
を機能化させた配線部を簡単に実現できるセラミック配
線基板と、その製造方法とを提供することにある。
An object of the present invention is to provide a ceramic wiring board which can easily realize a wiring portion having a functionalized surface layer portion such as smoothing and low resistance, and a manufacturing method thereof.

【0006】[0006]

【課題を解決するための手段及び作用・効果】本発明
は、セラミック誘電体層と金属配線層とを交互に積層し
たセラミック配線基板において、上記の課題を解決する
ためにその第一の構成は、セラミック誘電体層と金属配
線層とを交互に積層したセラミック配線基板において、
金属配線層は全体が焼結層として構成されるとともに、
厚さ方向に積層された複数の金属層を有してなり、それ
ら複数の金属層の互いに隣接するもの同士を異なる材質
の金属にて構成したことを特徴とする。
Means for Solving the Problems and Actions / Effects The present invention relates to a ceramic wiring board in which ceramic dielectric layers and metal wiring layers are alternately laminated. In a ceramic wiring board in which ceramic dielectric layers and metal wiring layers are alternately laminated,
The entire metal wiring layer is configured as a sintered layer,
It has a plurality of metal layers stacked in the thickness direction, and adjacent ones of the plurality of metal layers are made of metals of different materials.

【0007】また、上記の第一の構成のセラミック配線
基板は、以下の本発明の製造方法により製造可能であ
る。すなわち、該方法は、セラミック誘電体層と金属配
線層とを交互に積層したセラミック配線基板の製造方法
であって、セラミック誘電体層となるべきセラミックグ
リーンシートと、配線層となるべき配線層金属粉末パタ
ーンとを交互に積層した積層体を作り、その積層体を焼
成することによりセラミック配線基板を得るとともに、
配線層金属粉末パターンは、隣接する層同士が互いに異
なる材質となるように、各々金属粉末により形成される
複数のパターン層を、セラミックグリーンシート上に印
刷により重ね形成されることを特徴とする。
Further, the above-mentioned ceramic wiring board having the first structure can be manufactured by the following manufacturing method of the present invention. That is, the method is a method for manufacturing a ceramic wiring board in which ceramic dielectric layers and metal wiring layers are alternately laminated, and a ceramic green sheet to be a ceramic dielectric layer and a wiring layer metal to be a wiring layer. A ceramic wiring board is obtained by making a laminated body by alternately laminating powder patterns and firing the laminated body.
The wiring layer metal powder pattern is characterized in that a plurality of pattern layers each formed of metal powder are formed by printing on a ceramic green sheet so that adjacent layers are made of different materials.

【0008】上記本発明によれば、金属配線層の全体を
焼結層として構成し、かつ厚さ方向に材質の異なる複数
の金属層を積層した構造とすることで、平滑化や低抵抗
化など、表層部を機能化させた配線部を簡単に実現でき
る。具体的には、重ね形成した金属粉末パターンの焼結
により金属配線層が形成されるから、無電解メッキを採
用した場合のように、メッキむらやメッキダレ、あるい
は非メッキ部といった欠陥の発生を心配する必要がな
い。また、セラミック誘電体がガラスセラミックにて構
成されている場合でも、メッキ液やメッキ前処理液を使
用しないので、ガラス成分の侵食により伝送特性が悪化
する懸念も生じない。
According to the present invention, the entire metal wiring layer is formed as a sintered layer, and a plurality of metal layers made of different materials are laminated in the thickness direction so as to smooth and reduce the resistance. It is possible to easily realize a wiring section having a functionalized surface layer section. Specifically, because the metal wiring layer is formed by sintering the metal powder patterns that have been overlaid, there is concern about the occurrence of defects such as uneven plating, plating sag, or non-plated areas, as when electroless plating is adopted. You don't have to. Even when the ceramic dielectric is made of glass ceramic, no plating solution or plating pretreatment solution is used, and therefore there is no concern that transmission characteristics will deteriorate due to erosion of glass components.

【0009】さらに、無電解メッキ法を採用する従来技
術では、既に説明した通り、複数層構造の配線部を実現
できるのが基板最表面に形成されるものに限られていた
が、本発明では、配線層金属粉末パターンをセラミック
グリーンシート間にはさみこんだ形で形成して焼結を行
なうことにより、基板に埋設された配線部を複数層構造
とすることができる。これにより、従来不可能であった
以下のような配線部を有したセラミック配線基板を実現
できる。すなわち、本発明のセラミック配線基板の第二
は、セラミック誘電体層と金属配線層とを交互に積層し
たセラミック配線基板において、金属配線層のうち基板
内部に形成されたものが、厚さ方向に積層された複数の
金属層を有してなり、それら複数の金属層の互いに隣接
するもの同士を異なる材質の金属にて構成したことを特
徴とする。
Further, in the prior art which employs the electroless plating method, as described above, the wiring portion having the multi-layer structure can be realized only on the outermost surface of the substrate. By forming the wiring layer metal powder pattern between the ceramic green sheets in a sandwiched form and performing the sintering, the wiring portion embedded in the substrate can have a multi-layer structure. As a result, it is possible to realize a ceramic wiring board having the following wiring portions, which has been impossible in the past. That is, the second ceramic wiring board of the present invention is a ceramic wiring board in which a ceramic dielectric layer and a metal wiring layer are alternately laminated. It is characterized in that it has a plurality of laminated metal layers, and that adjacent ones of the plurality of metal layers are made of metals of different materials.

【0010】基板内部の金属配線層をこのような複数層
構造として形成し、その表層部を機能化させることで、
例えば伝送ロスの少ない高性能のセラミック配線基板を
高歩留まりにて提供することが可能となる。
By forming the metal wiring layer inside the substrate as such a multi-layer structure and functionalizing the surface layer portion thereof,
For example, it is possible to provide a high-performance ceramic wiring board with less transmission loss with a high yield.

【0011】[0011]

【発明の実施の形態】以下、本発明の実施の形態を、図
面を用いて説明する。図1は、本発明のセラミック配線
基板の一実施例である高周波用多層セラミック配線基板
(以下、単に基板ともいう)1の外観を示すものであ
り、表面には基板内部に形成された配線あるいは回路パ
ターンとの電気的接続を取るための端子部40が形成さ
れている。図2は、基板1の内部構造を模式的に示すも
のであり、セラミック誘電体層50と、金属配線層8
0,30とが交互に積層されるとともに、必要に応じて
その表面には半導体素子51が実装される。金属配線層
80は基板1の表面に露出して形成され、金属配線層3
0は基板1に埋設されている。そして、各金属配線層8
0,30は、セラミック誘電体層50を厚さ方向に貫く
層間ビア35により互いに電気的に接続される。該基板
1は、例えば信号処理用パッケージのように、それ自身
が高周波信号処理能力を有した能動素子機能を備えたも
のであってもよいし、別途構成された半導体ディスクリ
ート部品やその他の高周波用素子を搭載した高周波用電
子部品(例えばアンテナスイッチモジュールに用いられ
る基板)であってもいずれでもよい。
BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows an appearance of a high-frequency multilayer ceramic wiring board (hereinafter, also simply referred to as a board) 1 which is an embodiment of the ceramic wiring board of the present invention. A terminal portion 40 for forming an electrical connection with the circuit pattern is formed. FIG. 2 schematically shows the internal structure of the substrate 1. The ceramic dielectric layer 50 and the metal wiring layer 8 are shown in FIG.
0 and 30 are alternately laminated, and the semiconductor element 51 is mounted on the surface thereof as required. The metal wiring layer 80 is formed so as to be exposed on the surface of the substrate 1.
0 is embedded in the substrate 1. Then, each metal wiring layer 8
0 and 30 are electrically connected to each other by an interlayer via 35 that penetrates the ceramic dielectric layer 50 in the thickness direction. The substrate 1 may be one having an active element function having a high-frequency signal processing capability itself, such as a signal processing package, or a separately configured semiconductor discrete component or other high-frequency components. It may be any high-frequency electronic component (for example, a substrate used for an antenna switch module) on which an element is mounted.

【0012】本実施形態の基板1では、金属配線層8
0,30は、ノイズ防護用のシールド部として機能する
接地導体56が随伴したものとして構成されている。接
地導体56は、金属配線層80,30と同様の方法によ
り、セラミック誘電体層50の片面を略全面に渡って被
覆する形で形成されてなる。図2では、金属配線層30
がセラミック誘電体層50間に挟み込まれ、いわゆるス
トリップラインを構成している。また、基板1の表層部
をなすセラミック誘電体層50の表面に露出形成された
金属配線層80は、そのセラミック誘電体層50の裏面
に接地導体56を形成することで、いわゆるマイクロス
トリップラインを構成していると見ることができる。た
だし、本発明の適用は、これらの金属配線層の形態に限
られるものではなく、スロットライン、コプレーナウェ
ーブガイドなど、公知の高周波用金属配線の、全ての形
態に適用可能である。
In the substrate 1 of this embodiment, the metal wiring layer 8
0 and 30 are configured as being accompanied by a ground conductor 56 that functions as a shield portion for noise protection. The ground conductor 56 is formed in the same manner as the metal wiring layers 80 and 30 so as to cover one surface of the ceramic dielectric layer 50 over substantially the entire surface. In FIG. 2, the metal wiring layer 30
Are sandwiched between the ceramic dielectric layers 50 to form a so-called strip line. The metal wiring layer 80 exposed on the surface of the ceramic dielectric layer 50 forming the surface layer of the substrate 1 forms a so-called microstrip line by forming the ground conductor 56 on the back surface of the ceramic dielectric layer 50. Can be seen as composing. However, the application of the present invention is not limited to the form of these metal wiring layers, but can be applied to all forms of known high-frequency metal wiring such as slot lines and coplanar waveguides.

【0013】また、本実施形態の基板1では、金属配線
層80,30のほかに、コンデンサ54、インダクタ5
3及び抵抗器55などの種々の厚膜回路素子が作りこま
れているが、厚膜回路素子を特に有さない、金属配線層
のみを有する基板として構成することも可能である。な
お、本発明において高周波信号とは、500MHz以上
の周波数を有した信号を意味する。
Further, in the substrate 1 of this embodiment, in addition to the metal wiring layers 80 and 30, the capacitor 54 and the inductor 5 are provided.
Although various thick film circuit elements such as No. 3 and resistor 55 are built in, it is also possible to form a substrate having only a metal wiring layer without particularly having a thick film circuit element. In the present invention, the high frequency signal means a signal having a frequency of 500 MHz or higher.

【0014】セラミック誘電体層50を構成する誘電体
材料としては、アルミナ含有量を98%以上としたアル
ミナ質セラミックス、ムライト質セラミックス、窒化ア
ルミニウムセラミックス、窒化珪素セラミックス、炭化
珪素セラミックスおよびガラスセラミックス等、高周波
領域においても誘電損失が小さい材質が本発明に好適に
使用される。特に、誘電体基板表面の焼き上げ時の表面
平滑性に優れる点において、ガラスとガラス以外のセラ
ミックフィラーとの複合材料(以下、これをガラスセラ
ミックという)や高純度アルミナ質セラミックスを使用
することが特に望ましい。特にガラスセラミックとして
は、ホウケイ酸系ガラスあるいはホウケイ酸鉛系ガラス
にアルミナ等の無機セラミックフィラーを40〜60重
量部添加した系が、金属配線部との同時焼結性が良好で
好ましい。
As the dielectric material forming the ceramic dielectric layer 50, alumina ceramics, mullite ceramics, aluminum nitride ceramics, silicon nitride ceramics, silicon carbide ceramics and glass ceramics having an alumina content of 98% or more are used. A material having a small dielectric loss even in a high frequency range is preferably used in the present invention. In particular, it is particularly preferable to use a composite material of glass and a ceramic filler other than glass (hereinafter, referred to as glass ceramic) or high-purity alumina ceramics in that the surface of the dielectric substrate is excellent in smoothness during baking. desirable. In particular, as the glass ceramic, a system in which 40 to 60 parts by weight of an inorganic ceramic filler such as alumina is added to borosilicate glass or lead borosilicate glass is preferable because the simultaneous sinterability with the metal wiring portion is good.

【0015】また、金属配線層80,30に使用される
金属の材質は、例えばセラミック誘電体層50の材質と
してガラスセラミックスを用いる場合には、Ag、A
u、Cuのいずれかを主成分とするものを使用すること
ができる(本明細書にて「主成分」とは、最も質量含有
率の高い成分のことである)。具体的には、Ag系(A
g単体、Ag−金属酸化物(Mn、V、Bi、Al、S
i、Cu等の酸化物)、Ag−ガラス添加、Ag−P
d、Ag−Pt、Ag−Rh等)、Au系(Au単体、
Au−金属酸化物、Au−Pd、Au−Pt、Au−R
h等)、Cu系(Cu単体、Cu−金属酸化物、Cu−
Pd、Cu−Pt、Cu−Rh等)等の低抵抗材料から
選ばれるものを用いることができる。
The material of the metal used for the metal wiring layers 80 and 30 is Ag or A, for example, when glass ceramics is used as the material of the ceramic dielectric layer 50.
A material containing u or Cu as a main component can be used (in this specification, the “main component” means a component having the highest mass content). Specifically, Ag-based (A
g simple substance, Ag-metal oxide (Mn, V, Bi, Al, S
i, oxides such as Cu), Ag-glass addition, Ag-P
d, Ag-Pt, Ag-Rh, etc.), Au-based (Au simple substance,
Au-metal oxide, Au-Pd, Au-Pt, Au-R
h), Cu-based (Cu simple substance, Cu-metal oxide, Cu-
Materials selected from low resistance materials such as Pd, Cu-Pt, Cu-Rh, etc. can be used.

【0016】図3に示すように、金属配線層80は、基
板1と接する側を第一層81、基板表面に露出する側を
第二層82として、該第二層82がAuを主成分とする
金属(例えばAu単体)にて構成されてなる。また、第
一層81はAu以外の金属、例えばCu又はAgを主成
分とする金属(例えば、各金属の単体)にて構成されて
いる。他方、金属配線層30は、Cu又はAgを主成分
とする金属により、単一材質層として形成されてなる。
※最後の下線部は基板内部の配線層30の説明です。
As shown in FIG. 3, in the metal wiring layer 80, the side in contact with the substrate 1 is the first layer 81, the side exposed on the substrate surface is the second layer 82, and the second layer 82 is mainly composed of Au. And a metal (for example, Au alone). The first layer 81 is made of a metal other than Au, for example, a metal containing Cu or Ag as a main component (for example, a simple substance of each metal). On the other hand, the metal wiring layer 30 is formed as a single material layer of a metal containing Cu or Ag as a main component.
* The last underlined part is an explanation of the wiring layer 30 inside the board.

【0017】以下、上記セラミック配線基板1の製造方
法について説明する。まず、セラミック誘電体層50と
なるべきセラミックグリーンシート150を用意する。
セラミックグリーンシート150は、セラミック誘電体
層の原料セラミック粉末(例えば、ガラスセラミック粉
末の場合、ホウケイ酸ガラス粉末とアルミナ等のセラミ
ックフィラー粉末との混合粉末)に溶剤(アセトン、メ
チルエチルケトン、ジアセトン、メチルイソブチルケト
ン、ベンゼン、ブロムクロロメタン、エタノール、ブタ
ノール、プロパノール、トルエン、キシレンなど)、結
合剤(アクリル系樹脂(例えば、ポリアクリル酸エステ
ル、ポリメチルメタクリレート)、セルロースアセテー
トブチレート、ポリエチレン、ポリビニルアルコール、
ポリビニルブチラールなど)、可塑剤(ブチルベンジル
フタレート、ジブチルフタレート、ジメチルフタレー
ト、フタル酸エステル、ポリエチレングリコール誘導
体、トリクレゾールホスフェートなど)、解膠剤(脂肪
酸(グリセリントリオレートなど)、界面活性剤(ベン
ゼンスルホン酸など)、湿潤剤(アルキルアリルポリエ
ーテルアルコール、ポチエチレングリコールエチルエー
テル、ニチルフェニルグリコール、ポリオキシエチレン
エステルなど)などの添加剤を配合して混練し、ドクタ
ーブレード法等によりシート状に成形したものである。
A method of manufacturing the ceramic wiring board 1 will be described below. First, a ceramic green sheet 150 to be the ceramic dielectric layer 50 is prepared.
The ceramic green sheet 150 uses a solvent (acetone, methyl ethyl ketone, diacetone, methyl isobutyl) as a raw material ceramic powder for the ceramic dielectric layer (for example, in the case of glass ceramic powder, a mixed powder of borosilicate glass powder and ceramic filler powder such as alumina). Ketone, benzene, bromochloromethane, ethanol, butanol, propanol, toluene, xylene, etc.), binder (acrylic resin (eg, polyacrylic acid ester, polymethylmethacrylate), cellulose acetate butyrate, polyethylene, polyvinyl alcohol,
Polyvinyl butyral etc.), plasticizers (butylbenzyl phthalate, dibutyl phthalate, dimethyl phthalate, phthalates, polyethylene glycol derivatives, tricresole phosphate etc.), deflocculants (fatty acids (glycerin trioleate etc.), surfactants (benzene sulfone) Acid, etc.), wetting agent (alkyl allyl polyether alcohol, polyethylene glycol ethyl ether, nityl phenyl glycol, polyoxyethylene ester, etc.) and other additives are mixed and kneaded, and formed into a sheet by a doctor blade method or the like. It is a thing.

【0018】そして、上記のセラミックグリーンシート
上に金属配線層30(厚膜回路素子を作りこむ場合は、
その素子のパターンも含む)となるべき配線層金属粉末
パターンを形成する。配線層金属粉末パターンは、Cu
またはAgを主成分とする金属粉末のペーストを用いて
公知のスクリーン印刷法により形成される。金属粉末の
ペーストは、金属粉末に、エチルセルロース等の有機バ
インダと、ブチルカルビトール等の有機溶剤を適度な粘
度が得られるように配合・調整したものである。配線層
金属粉末パターン、その上に別のセラミックグリーンシ
ートを重ね、さらにパターン印刷/セラミックグリーン
シート積層の工程を繰り返す。そして、図6(a)に示
すように、基板1の表面に露出する金属配線層80とな
るべき配線層金属粉末パターン180は、最後のセラミ
ックグリーンシート150の表面に、第一層81となる
べきパターン層181を、CuまたはAgを主成分とす
る金属粉末のペーストを用いて形成し、その上に、第二
層82となるべきパターン層182を、Auを主成分と
する金属粉末のペーストを用いて重ね形成することによ
り、最終的な積層体を得る。なお、層間ビア35を形成
する場合は、セラミックグリーンシート150のビア形
成位置にドリル等を用いて穿孔しておき、ここに金属ペ
ーストを充填するようにする。
Then, the metal wiring layer 30 (when a thick film circuit element is to be formed, is formed on the above-mentioned ceramic green sheet,
A wiring layer metal powder pattern to be the element pattern is also formed. The wiring layer metal powder pattern is Cu
Alternatively, it is formed by a known screen printing method using a paste of a metal powder containing Ag as a main component. The metal powder paste is a mixture of metal powder, an organic binder such as ethyl cellulose, and an organic solvent such as butyl carbitol, which are mixed and adjusted to obtain an appropriate viscosity. The wiring layer metal powder pattern, another ceramic green sheet are stacked on the pattern, and the pattern printing / ceramic green sheet lamination process is repeated. Then, as shown in FIG. 6A, the wiring layer metal powder pattern 180 to be the metal wiring layer 80 exposed on the surface of the substrate 1 becomes the first layer 81 on the surface of the last ceramic green sheet 150. The pattern layer 181 to be formed is formed by using a paste of metal powder containing Cu or Ag as a main component, and the pattern layer 182 to be the second layer 82 is formed on the paste of metal powder containing Au as a main component. The final laminated body is obtained by forming the laminated body using. When the interlayer via 35 is formed, the via forming position of the ceramic green sheet 150 is perforated with a drill or the like, and the metal paste is filled therein.

【0019】上記の積層体180を焼成すれば、図6
(b)に示すように、配線層金属粉末パターン180は
金属配線層80となる。これによると、基板1の表面に
露出する該金属配線層80は、露出側表層部をなす第二
層82がAuを主成分とする形で構成されるから、配線
層の腐食劣化が生じにくい。また、金属配線層80の全
体が金属焼結体として形成されるので、無電解メッキを
用いてAu層等を形成する従来技術の問題点(既に説明
済みであるので繰り返さない)をことごとく解決するこ
とができる。
When the above laminated body 180 is fired, FIG.
As shown in (b), the wiring layer metal powder pattern 180 becomes the metal wiring layer 80. According to this, the metal wiring layer 80 exposed on the surface of the substrate 1 is configured such that the second layer 82 forming the exposed surface layer portion is mainly composed of Au, and therefore corrosion deterioration of the wiring layer is unlikely to occur. . Further, since the entire metal wiring layer 80 is formed as a metal sintered body, all the problems of the prior art of forming the Au layer and the like by using electroless plating (which has already been described and will not be repeated) are solved. be able to.

【0020】金属配線層80を上記のような複数層構造
となす他の実施形態として、以下のような構成を例示す
ることができる。例えば金属配線層80は、厚さ方向に
おける少なくとも片側の主表面において、該主表面を含
む第二層82と、その第二層82に隣接する第一層81
とを有し、第二層82を第一層81よりも電気抵抗率の
低い金属にて構成することができる。具体的な例を挙げ
れば、第二層82を、Agを主成分とする金属(Ag単
体など)とし、第一層を、Cuを主成分とする金属(C
u単体など)とする例である。このように構成すると、
高周波信号の伝送路となる金属配線層80の表層部のう
ち、第二層82の主表面側にて電気抵抗率が相対的に低
くなり、伝送ロスを軽減することが可能となる。
As another embodiment in which the metal wiring layer 80 has the above-mentioned multi-layer structure, the following constitution can be exemplified. For example, the metal wiring layer 80 includes a second layer 82 including the main surface and a first layer 81 adjacent to the second layer 82 on the main surface on at least one side in the thickness direction.
And the second layer 82 can be made of a metal having a lower electrical resistivity than the first layer 81. To give a specific example, the second layer 82 is a metal containing Ag as a main component (such as Ag alone), and the first layer is a metal containing Cu as a main component (C
u alone). With this configuration,
Of the surface layer portion of the metal wiring layer 80 that serves as a transmission path for high-frequency signals, the electrical resistivity becomes relatively low on the main surface side of the second layer 82, and transmission loss can be reduced.

【0021】また、第二層82を第一層81よりも融点
の低い金属(合金の場合は、固相線温度)にて構成する
こともできる。該構成は、上記のように、第二層82を
Ag単体とし、第一層81をCu単体とする構成のほ
か、前記のように、第二層82をAu単体とし、第一層
81をCuあるいはAg単体とする構成も該当する。こ
のようにすると、融点が低い分だけ、焼成時の収縮は第
二層82のほうが第一層81よりも大きくなる。これに
より、第一層81はあまり収縮せずに気孔率の高い相と
なり、セラミック誘電体層50との焼成時のマッチング
をあわせやすくなる。他方、第二層82は緻密に収縮し
て、平滑な主表面を有した層となる。平滑な表面、すな
わち、算術平均粗さの小さい表面のほうが、表面に沿っ
た高周波信号の伝送経路長が短くなるためインピーダン
スが低く、伝送損失を低く抑えることができる。
Further, the second layer 82 may be made of a metal having a melting point lower than that of the first layer 81 (solidus temperature in the case of alloy). As described above, in addition to the configuration in which the second layer 82 is Ag alone and the first layer 81 is Cu alone as described above, the second layer 82 is Au alone and the first layer 81 is A configuration in which only Cu or Ag is used is also applicable. By doing so, the shrinkage during firing becomes larger in the second layer 82 than in the first layer 81 due to the lower melting point. As a result, the first layer 81 does not shrink much and becomes a phase having a high porosity, which facilitates matching with the ceramic dielectric layer 50 during firing. On the other hand, the second layer 82 is densely contracted to be a layer having a smooth main surface. A smooth surface, that is, a surface having a small arithmetic average roughness has a low impedance because the transmission path length of the high frequency signal along the surface is short, and the transmission loss can be suppressed low.

【0022】なお、図4に示すように、基板1に埋設さ
れる金属配線層30を、上記金属配線層80と同様の複
数層構造とすることもできる。この場合、厚さ方向にお
ける片側の主表面を第一主表面30P、他方の主表面を
第二主表面30Sとして、両主表面30P,30Sにて
セラミック誘電体層50と接して配置される。そして、
第一主表面30Pを含む第一層31と第二主表面を含む
第二層32とを有し、第二層32が第一層31よりも電
気抵抗率及び/または融点の低い金属にて構成される。
このような金属配線層30は、図6(a)の配線層金属
粉末パターン180と同様の配線層金属粉末パターン
を、セラミックグリーンシート間にはさみこんだ形で形
成し、焼成することにより得ることができる。これによ
り、第一主表面30Pは第二主表面30Sよりも電気抵
抗率及び/又は算術平均粗さが大きいものとなるが、高
周波信号は、電気抵抗率及び/又は粗さの小さい第二主
表面30Sを選ぶ形で伝送され、金属配線層全体として
のインピーダンスは低減されることとなる。なお、図5
に示すように、金属配線層30の片側の主表面をなす第
二層32と、他方の主表面をなす第三層33とを、内層
部をなす第一層31よりも電気抵抗率及び/または融点
の低い金属にて構成することも可能であり、このように
することで、第一主表面30Pと第二主表面30Sとの
双方において、電気抵抗率及び/又は算術平均粗さの縮
小による伝送ロス低減効果を享受することができる。
As shown in FIG. 4, the metal wiring layer 30 embedded in the substrate 1 may have a multi-layer structure similar to the metal wiring layer 80. In this case, one main surface in the thickness direction is the first main surface 30P and the other main surface is the second main surface 30S, and both main surfaces 30P and 30S are arranged in contact with the ceramic dielectric layer 50. And
It has the 1st layer 31 containing the 1st main surface 30P, and the 2nd layer 32 containing the 2nd main surface, and the 2nd layer 32 is a metal whose electric resistivity and / or melting point are lower than the 1st layer 31. Composed.
Such a metal wiring layer 30 is obtained by forming a wiring layer metal powder pattern similar to the wiring layer metal powder pattern 180 of FIG. 6A in a form sandwiched between ceramic green sheets and firing it. You can As a result, the first main surface 30P has a higher electrical resistivity and / or arithmetic average roughness than the second main surface 30S, but the high frequency signal has a second main surface with a low electrical resistivity and / or roughness. The surface 30S is transmitted in a selected form, and the impedance of the entire metal wiring layer is reduced. Note that FIG.
As shown in FIG. 5, the second layer 32 forming the main surface on one side of the metal wiring layer 30 and the third layer 33 forming the other main surface are higher in electrical resistivity and // than the first layer 31 forming the inner layer portion. Alternatively, it can be made of a metal having a low melting point, and by doing so, the electrical resistivity and / or the arithmetic average roughness can be reduced on both the first main surface 30P and the second main surface 30S. It is possible to enjoy the effect of reducing transmission loss.

【0023】なお、基板表面に露出する金属配線層80
の場合は、その露出している側の主表面上で、JIS:
B0601(1994)に規定された方法により直接測
定された算術平均粗さが0.3μm以下となっているこ
とが、金属配線層80のインピーダンスを十分に低減さ
せる上で望ましい。他方、基板1中に埋設された金属配
線層30の場合は、金属配線層30をセラミック誘電体
層50とともに厚さ方向に切断・研磨して観察したとき
の、両者の境界のプロファイルを粗さプロファイルとし
て代用し、これにJIS:B0601(1994)に規
定された定義を適用して算出される算術平均粗さRaが
0.3μm以下となっていることが、金属配線層30の
インピーダンスを十分に低減させる上で望ましい。
The metal wiring layer 80 exposed on the surface of the substrate
In the case of, on the exposed main surface, JIS:
An arithmetic average roughness of 0.3 μm or less measured directly by the method specified in B0601 (1994) is desirable in order to sufficiently reduce the impedance of the metal wiring layer 80. On the other hand, in the case of the metal wiring layer 30 embedded in the substrate 1, when the metal wiring layer 30 and the ceramic dielectric layer 50 are cut and polished in the thickness direction and observed, the profile of the boundary between the two is rough. The impedance of the metal wiring layer 30 is sufficient when the arithmetic mean roughness Ra calculated by applying the definition defined in JIS: B0601 (1994) to the profile is 0.3 μm or less. It is desirable to reduce

【0024】なお、図7は、本発明の基板の別実施例で
あるセラミックパッケージ基板100を示すものである
(上図が平面図、下図が正面断面図である)。該基板1
00は、Cu−W合金等の放熱金属基体201上に、同
じ材質にてチップ保持部201aを突出形成し、その周
囲を取り囲む形で多層配線部60が配置されたものであ
る。多層配線部60は、シート状の接地導体56とセラ
ミック誘電体層50とを交互に積層したものであり、最
表面部には金属配線層80が露出形成されている。ま
た、多層配線部60の最表面部には、金属配線層80の
幅方向両側には、一定の間隔をおいて別の接地導体15
6,156が露出形成され、いわゆるコプレーナウェー
ブガイド形態の配線部が構成されている。各層の接地導
体56及び156は、ビア35にて接続されている。ま
た、チップ保持部201aの周囲には、多層配線部60
の表面から突出する形で、高周波用ICあるいはLSI
からなるチップ205を収容する凹部を形成するための
枠体206が形成されている。枠体206はセラミック
誘電体層50と、開口部側をなす低膨張率金属層(イン
バーあるいはコバール等の低膨張率金属からなる)20
3とが、ろう材層202にて接蔵された構造をなす。そ
して、最表面部に形成された金属配線層80が、図1の
金属配線層80と同様に、前記した複数層構造のものと
して構成される。チップ1はチップ保持部201の先端
面上に接着固定され、ボンディングワイヤ207により
金属配線層80と端子接続される。そして、枠体206
の開口部は金属製の蓋体204により封止される。
FIG. 7 shows a ceramic package substrate 100 which is another embodiment of the substrate of the present invention (the upper diagram is a plan view and the lower diagram is a front sectional view). The substrate 1
Reference numeral 00 denotes a chip holding portion 201a formed of the same material on a heat dissipation metal substrate 201 such as a Cu-W alloy so as to project, and a multi-layer wiring portion 60 is arranged so as to surround the periphery thereof. The multilayer wiring part 60 is formed by alternately stacking sheet-shaped ground conductors 56 and ceramic dielectric layers 50, and a metal wiring layer 80 is exposed and formed on the outermost surface part. Further, on the outermost surface portion of the multilayer wiring portion 60, on the both sides in the width direction of the metal wiring layer 80, another ground conductor 15 is provided at regular intervals.
6 and 156 are exposed and formed, so that a so-called coplanar waveguide type wiring portion is formed. The ground conductors 56 and 156 of each layer are connected by the via 35. In addition, the multilayer wiring part 60 is provided around the chip holding part 201a.
High-frequency IC or LSI protruding from the surface of
A frame body 206 for forming a concave portion for accommodating the chip 205 is formed. The frame 206 includes a ceramic dielectric layer 50 and a low-expansion metal layer (made of low-expansion metal such as Invar or Kovar) 20 forming the opening side.
3 and 3 form a structure in which the brazing material layer 202 stores them. Then, the metal wiring layer 80 formed on the outermost surface portion is configured to have the above-described multi-layer structure, similarly to the metal wiring layer 80 of FIG. The chip 1 is adhesively fixed on the tip surface of the chip holding portion 201, and is terminal-connected to the metal wiring layer 80 by a bonding wire 207. Then, the frame body 206
The opening is closed by a metallic lid 204.

【0025】[0025]

【実施例】本発明の効果を確認するために、下記の実験
を行なった。まず、セラミックスグリーンシートを以下
のようにして作製した。すなわち、平均粒径2.5μ
m、組成がCaO+BaO:6質量%、SiO:6質
量%、Al:9質量%、B26質量%のホ
ウケイ酸系ガラス粉末50質量部に対し、セラミックフ
ィラー粒子として平均粒径2μmのアルミナ粉末を50
質量部配合し、複合セラミック粉末を調製した。この複
合セラミック粉末100質量部に対し、バインダ成分と
してアクリル系の樹脂を10質量部、可塑剤としてジブ
チルフタレートを5質量部、さらに有機溶剤としてメチ
ルエチルケトンを適量添加して混合し、スラリーにした
後、ドクターブレード法によりグリーンシート(厚み
0.3mm)を得た。
EXAMPLES In order to confirm the effects of the present invention, the following experiments were conducted. First, a ceramic green sheet was produced as follows. That is, average particle diameter 2.5 μ
m, the composition is CaO + BaO: 6% by mass, SiO 2 : 6% by mass, Al 2 O 3 : 9% by mass, and B 2 O 3 26% by mass with respect to 50 parts by mass of borosilicate glass powder, average as ceramic filler particles. 50 alumina powder with a particle size of 2 μm
Part by mass was mixed to prepare a composite ceramic powder. To 100 parts by mass of this composite ceramic powder, 10 parts by mass of an acrylic resin as a binder component, 5 parts by mass of dibutyl phthalate as a plasticizer, and an appropriate amount of methyl ethyl ketone as an organic solvent were added and mixed to form a slurry, A green sheet (thickness 0.3 mm) was obtained by the doctor blade method.

【0026】次に、金属ペーストを以下のようにして調
製した。 ・ペーストX:平均粒径3μmのCu粉末100質量部
に対して、前記した複合セラミック粉末を5重量部添加
し、これに有機バインダとしてエチルセルロース及び溶
剤としてブチルカルビトールを粘度が1000ポイズに
なるように適量添加し、3本ロールミルにて混合するこ
とにより調製した。 ・ペーストY:平均粒径1μmのAu粉末を用いた以外
はペーストXと同様に調製した。 ・ペーストZ:平均粒径5μmのAg粉末80質量%と
平均粒径2μmのPt粉末20質量%との混合粉末を用
いた以外はペーストXと同様に調製した。
Next, a metal paste was prepared as follows. Paste X: 5 parts by weight of the above-mentioned composite ceramic powder was added to 100 parts by weight of Cu powder having an average particle diameter of 3 μm, and ethyl cellulose as an organic binder and butyl carbitol as a solvent had a viscosity of 1000 poise. It was prepared by adding an appropriate amount to and mixing with a three-roll mill. Paste Y: Prepared in the same manner as paste X except that Au powder having an average particle size of 1 μm was used. -Paste Z: Prepared in the same manner as Paste X except that a mixed powder of 80% by mass of Ag powder having an average particle size of 5 µm and 20% by mass of Pt powder having an average particle size of 2 µm was used.

【0027】そして、前記した方法で製造された第一の
セラミックグリーンシート上に、上記のペーストを用い
て、長さ1cm、幅10μmの直線状の配線層金属粉末
パターンを形成した。 A:ペーストXを用いて第一パターン層を厚さ15μm
にて形成し、ペーストYを用いて第二パターン層を厚さ
3μmにて形成した。 B:ペーストZを用いて第一パターン層を厚さ15μm
にて形成し、ペーストYを用いて第二パターン層を厚さ
3μmにて形成した。 C:ペーストXのみを用いて単一のパターン層を厚さ1
5μmにて形成し、焼成後にアルカリ脱脂及び硫酸洗浄
を行い、Pdにより公知のメッキ活性化処理を行なった
後、無電解Niメッキ(厚さ3μm)及び無電解金メッ
キ(厚さ0.5μm)を順次行なった。 なお、各試料の焼成を950℃にて1時間行なってい
る。
Then, a linear wiring layer metal powder pattern having a length of 1 cm and a width of 10 μm was formed on the first ceramic green sheet manufactured by the above-mentioned method using the above paste. A: The first pattern layer is 15 μm thick using paste X
And a paste Y was used to form a second pattern layer with a thickness of 3 μm. B: The first pattern layer is 15 μm thick using paste Z
And a paste Y was used to form a second pattern layer with a thickness of 3 μm. C: A single pattern layer with a thickness of 1 using only paste X
It is formed to a thickness of 5 μm, and after baking, alkali degreasing and sulfuric acid cleaning are performed, and Pd is subjected to known plating activation treatment, followed by electroless Ni plating (thickness 3 μm) and electroless gold plating (thickness 0.5 μm). It carried out sequentially. The firing of each sample is performed at 950 ° C. for 1 hour.

【0028】得られた基板サンプルは、外観を目視観察
するとともに、各金属配線層の両端にプローブを接続
し、市販のネットワークアナライザ(横川ヒューレット
パッカード(株)製:HP−8510C)により50G
Hzまでの周波数帯での端子間伝達係数S21を測定
し、その測定プロファイル上において半値幅5GHz以
下、ピーク高さ2dB以上の伝送ロスピークを生じたも
のを不良(×)、ピーク高さ2dB未満の軽微な伝送ロ
スピークしか認められなかったものを良好(○)、伝送
ロスピークが全く認められなかったものを優良(◎)と
して判定した。以上の結果を表1に示す。
The appearance of the obtained substrate sample was visually observed, probes were connected to both ends of each metal wiring layer, and 50 G was measured by a commercially available network analyzer (HP-8510C manufactured by Yokogawa Hewlett-Packard Co., Ltd.).
The inter-terminal transmission coefficient S 21 of the frequency band of up Hz was measured, the half width 5GHz less on the measurement profiles, the peak defective those resulting height 2dB or more transmission loss peak (×), less than the peak height 2dB The sample having only a slight transmission loss peak was evaluated as good (◯), and the sample having no transmission loss peak was evaluated as excellent (⊚). The above results are shown in Table 1.

【0029】[0029]

【表1】 [Table 1]

【0030】これによると、無電解メッキを採用した試
料Cでは、得られた金属配線部にメッキダレ及び無メッ
キ部が発生していたが、本発明に係るA及びBの各試料
ではそのような外観上の不具合は認められなかった。ま
た、A及びBの各試料では高周波信号の伝送ロスが少な
かったが、試料Cではメッキの不具合に起因すると思わ
れる伝送ロスピークの発生が認められた。
According to this, in the sample C employing the electroless plating, the plating sag and the non-plating part were generated in the obtained metal wiring portion, but in the samples A and B according to the present invention, such No visual defects were found. Further, although the transmission loss of the high frequency signal was small in each of the samples A and B, the transmission loss peak which was considered to be caused by the plating defect was observed in the sample C.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明のセラミック配線基板の一例を模式的に
示す斜視図。
FIG. 1 is a perspective view schematically showing an example of a ceramic wiring board of the present invention.

【図2】図1のセラミック配線基板の断面構造を模式的
に示す図。
FIG. 2 is a diagram schematically showing a cross-sectional structure of the ceramic wiring board shown in FIG.

【図3】図2の金属配線層の断面形態を拡大して模式的
に示す図。
3 is an enlarged schematic view showing a cross-sectional form of the metal wiring layer of FIG.

【図4】図2において、基板中に埋設される金属配線部
を複数層に形成した例を示す断面模式図。
FIG. 4 is a schematic cross-sectional view showing an example in which a plurality of metal wiring portions embedded in the substrate are formed in FIG.

【図5】図4の変形例を示す断面模式図。5 is a schematic cross-sectional view showing a modified example of FIG.

【図6】図2に係るセラミック配線基板の製造工程の一
例を示す説明図。
FIG. 6 is an explanatory view showing an example of a manufacturing process of the ceramic wiring board according to FIG.

【図7】本発明のセラミック配線基板を、パッケージ基
板として構成した例を模式的に示す図。
FIG. 7 is a diagram schematically showing an example in which the ceramic wiring board of the present invention is configured as a package board.

【符号の説明】[Explanation of symbols]

1 セラミック配線基板 30,80 金属配線層 31,81 第一層 32,82 第二層 50 セラミック誘電体層 180 配線層金属粉末パターン 181 第一パターン層 182 第二パターン層 1 Ceramic wiring board 30,80 Metal wiring layer 31, 81 First layer 32,82 Second layer 50 Ceramic Dielectric Layer 180 wiring layer metal powder pattern 181 First pattern layer 182 Second pattern layer

Claims (10)

【特許請求の範囲】[Claims] 【請求項1】 セラミック誘電体層と金属配線層とを交
互に積層したセラミック配線基板において、前記金属配
線層は全体が焼結層として構成されるとともに、厚さ方
向に積層された複数の金属層を有してなり、それら複数
の金属層の互いに隣接するもの同士を異なる材質の金属
にて構成したことを特徴とするセラミック配線基板。
1. A ceramic wiring substrate in which a ceramic dielectric layer and a metal wiring layer are alternately laminated, wherein the metal wiring layer is entirely formed as a sintered layer, and a plurality of metal layers laminated in the thickness direction. A ceramic wiring board having layers, wherein adjacent ones of the plurality of metal layers are made of different metals.
【請求項2】 前記金属配線層は基板表面に形成された
ものであり、かつ基板と接する側を第一層、基板表面に
露出する側を第二層として、該第二層がAuを主成分と
する金属にて構成されてなる請求項1記載のセラミック
配線基板。
2. The metal wiring layer is formed on the surface of a substrate, the side in contact with the substrate is the first layer, the side exposed on the substrate surface is the second layer, and the second layer is mainly Au. The ceramic wiring board according to claim 1, wherein the ceramic wiring board is composed of a metal as a component.
【請求項3】 セラミック誘電体層と金属配線層とを交
互に積層したセラミック配線基板において、前記金属配
線層のうち基板内部に形成されたものが、厚さ方向に積
層された複数の金属層を有してなり、それら複数の金属
層の互いに隣接するもの同士を異なる材質の金属にて構
成したことを特徴とするセラミック配線基板。
3. A ceramic wiring substrate in which a ceramic dielectric layer and a metal wiring layer are alternately laminated, and among the metal wiring layers, those formed inside the substrate are a plurality of metal layers laminated in a thickness direction. And a plurality of metal layers adjacent to each other are made of different metal materials.
【請求項4】 前記金属配線層の表面の、片側の主表面
を包含する領域において少なくとも、配線層表層部をな
す第二層が、該第二層に対し内層側に隣接する第一層よ
りも電気抵抗率の低い金属にて構成されてなる請求項1
ないし3のいずれか1項に記載のセラミック配線基板。
4. A second layer forming a wiring layer surface layer portion at least in a region including a main surface on one side of a surface of the metal wiring layer is closer to an inner layer side than the first layer adjacent to the second layer. The metal is also composed of a metal having a low electric resistivity.
4. The ceramic wiring board according to any one of items 1 to 3.
【請求項5】 前記金属配線層の表面の、片側の主表面
を包含する領域において少なくとも、配線層表層部をな
す第二層が、該第二層に対し内層側に隣接する第一層よ
りも融点の低い金属にて構成してなる請求項1ないし4
のいずれか1項に記載のセラミック配線基板。
5. A second layer forming a surface layer portion of a wiring layer in at least a region including a main surface on one side of a surface of the metal wiring layer is formed from a first layer adjacent to an inner layer side of the second layer. 5. A metallic material having a low melting point is also used.
The ceramic wiring board according to any one of 1.
【請求項6】 セラミック誘電体層と金属配線層とを交
互に積層したセラミック配線基板の製造方法であって、 前記セラミック誘電体層となるべきセラミックグリーン
シートと、前記配線層となるべき配線層金属粉末パター
ンとを交互に積層した積層体を作り、その積層体を焼成
することにより前記セラミック配線基板を得るととも
に、 前記配線層金属粉末パターンは、隣接する層同士が互い
に異なる材質となるように、各々金属粉末により形成さ
れる複数のパターン層を、前記セラミックグリーンシー
ト上に印刷により重ね形成されることを特徴とするセラ
ミック配線基板の製造方法。
6. A method of manufacturing a ceramic wiring board, wherein ceramic dielectric layers and metal wiring layers are alternately laminated, comprising: a ceramic green sheet to be the ceramic dielectric layer; and a wiring layer to be the wiring layer. A laminated body in which metal powder patterns are alternately laminated is formed, and the ceramic wiring board is obtained by firing the laminated body, and the wiring layer metal powder pattern is formed so that adjacent layers are made of different materials. A method of manufacturing a ceramic wiring board, comprising: forming a plurality of pattern layers each formed of metal powder on the ceramic green sheet by printing.
【請求項7】 前記第二金属粉末を前記第一金属粉末よ
りも電気抵抗率の低い金属にて構成してなる請求項6記
載のセラミック配線基板の製造方法。
7. The method of manufacturing a ceramic wiring board according to claim 6, wherein the second metal powder is made of a metal having a lower electrical resistivity than the first metal powder.
【請求項8】 前記第二金属粉末を前記第一金属粉末よ
りも融点の低い金属にて構成してなる請求項6又は7に
記載のセラミック配線基板の製造方法。
8. The method for manufacturing a ceramic wiring board according to claim 6, wherein the second metal powder is made of a metal having a melting point lower than that of the first metal powder.
【請求項9】 前記配線層金属粉末パターンを前記積層
体の表面に露出させた状態にて形成し、かつ該配線層金
属粉末パターンの最表層部をなすパターン層を、Auを
主成分とする金属粉末により構成する請求項6記載のセ
ラミック配線基板の製造方法。
9. The pattern layer which is formed in a state where the wiring layer metal powder pattern is exposed on the surface of the laminated body and which is the outermost layer portion of the wiring layer metal powder pattern, has Au as a main component. The method of manufacturing a ceramic wiring board according to claim 6, wherein the ceramic wiring board is made of metal powder.
【請求項10】 前記配線層金属粉末パターンを前記セ
ラミックグリーンシート間にはさみこんだ形で形成する
請求項6ないし8のいずれか1項に記載のセラミック配
線基板の製造方法。
10. The method of manufacturing a ceramic wiring board according to claim 6, wherein the wiring layer metal powder pattern is formed in a form sandwiched between the ceramic green sheets.
JP2001226587A 2001-07-26 2001-07-26 Ceramic wiring board and its manufacturing method Pending JP2003046238A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001226587A JP2003046238A (en) 2001-07-26 2001-07-26 Ceramic wiring board and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001226587A JP2003046238A (en) 2001-07-26 2001-07-26 Ceramic wiring board and its manufacturing method

Publications (1)

Publication Number Publication Date
JP2003046238A true JP2003046238A (en) 2003-02-14

Family

ID=19059377

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001226587A Pending JP2003046238A (en) 2001-07-26 2001-07-26 Ceramic wiring board and its manufacturing method

Country Status (1)

Country Link
JP (1) JP2003046238A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006059943A (en) * 2004-08-19 2006-03-02 North:Kk Integrated circuit device and manufacturing method
US10014497B2 (en) * 2014-02-14 2018-07-03 Lg Chem, Ltd. Pouch-type secondary battery including sealed part having recess
WO2019167330A1 (en) * 2018-03-01 2019-09-06 株式会社村田製作所 Layered substrate

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006059943A (en) * 2004-08-19 2006-03-02 North:Kk Integrated circuit device and manufacturing method
US10014497B2 (en) * 2014-02-14 2018-07-03 Lg Chem, Ltd. Pouch-type secondary battery including sealed part having recess
WO2019167330A1 (en) * 2018-03-01 2019-09-06 株式会社村田製作所 Layered substrate
US11212906B2 (en) 2018-03-01 2021-12-28 Murata Manufacturing Co., Ltd. Laminated substrate

Similar Documents

Publication Publication Date Title
US6469259B2 (en) Wiring board
JP2003046238A (en) Ceramic wiring board and its manufacturing method
JP4671500B2 (en) Wiring board manufacturing method
JP2003031956A (en) Ceramic wiring board and manufacturing method therefor
JPH10308118A (en) Conductive paste, ceramic structure using the same and manufacture of the structure
JPH11284296A (en) Wiring board
JP2002050865A (en) Glass-ceramic wiring board and method of manufacturing it
JPH06334351A (en) Conductor paste and ceramic multilayer interconnection board using same
JP2003051679A (en) Ceramic wiring board and manufacturing method therefor
JPH10275979A (en) Ceramic board and divided circuit board
JP4646362B2 (en) Conductor composition and wiring board using the same
JPH11186727A (en) Wiring board and manufacture thereof
JP4416346B2 (en) Circuit board manufacturing method
JP3420424B2 (en) Wiring board
JP3954396B2 (en) Wiring board with metal body
JP3851823B2 (en) Wiring board with metal body
JP2004031699A (en) Ceramic circuit board and method for manufacturing the same
JP2002252444A (en) Gang-molded wiring board
JP2001068852A (en) Multi-layered wiring board and its manufacture
JP3652184B2 (en) Conductive paste, glass-ceramic wiring board and manufacturing method thereof
JP4530864B2 (en) Wiring board with built-in capacitor
JP2003046237A (en) Ceramic wiring board and its manufacturing method
JP2002111228A (en) Multilayer interconnection board and its manufacturing method
JP2002299519A (en) Composite ceramic substrate
JPH09289267A (en) Writing board