JP2003031696A - Semiconductor memory and its manufacturing method - Google Patents
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Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、トランジスタの
チャネルボディを記憶ノードとしてダイナミックにデー
タ記憶を行う半導体メモリ装置とその製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device for dynamically storing data using a channel body of a transistor as a storage node, and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】従来のＤＲＡＭは、ＭＩＳＦＥＴとキャ
パシタによりメモリセルが構成されている。ＤＲＡＭの
微細化は、トレンチキャパシタ構造やスタックトキャパ
シタ構造の採用により大きく進んでいる。現在、単位メ
モリセルの大きさ（セルサイズ）は、最小加工寸法をＦ
として、２Ｆ×４Ｆ＝８Ｆ2の面積まで縮小されてい
る。更に、セルサイズを６Ｆ2や４Ｆ2にまで小さくする
提案も種々なされている。2. Description of the Related Art In a conventional DRAM, a memory cell is composed of a MISFET and a capacitor. The miniaturization of DRAM has been greatly advanced by adopting a trench capacitor structure or a stacked capacitor structure. Currently, the size of a unit memory cell (cell size) is F
As a result, the area is reduced to 2F × 4F = 8F 2 . Further, various proposals have been made to reduce the cell size to 6F 2 or 4F 2 .
【０００３】しかし、セルサイズを６Ｆ2或いはそれ以
下にまで小さくするためには、トランジスタを縦型にし
なければならないといった技術的課題や、隣接セル間の
電気的干渉が大きくなるといった問題、更に加工や膜生
成等の製造技術上の困難があり、実用化は容易ではな
い。However, in order to reduce the cell size to 6 F 2 or smaller, there is a technical problem that the transistor must be vertical type, a problem that electrical interference between adjacent cells becomes large, and further processing. It is not easy to put into practical use due to difficulties in manufacturing technology such as film formation and film formation.
【０００４】これに対して、キャパシタを用いず、一つ
のＭＩＳＦＥＴにより１ビットのメモリセルを構成する
半導体メモリも、以下に例示するように幾つか提案され
ている。
JOHN E.LEISS et al,"dRAM Design Using the Taper-
Isolated Dynamic Cell"(IEEE JOURNAL OF SOLID-STATE
CIRCUITS,VOL.SC-17,NO.2,APRIL 1982, pp337-344)
特開平３−１７１７６８号公報
Marnix R.Tack et al,"The Multistable Charge-Cont
rolled Memory Effect in SOI MOS Transistors at Low
Temperatures"(IEEE TRANSACTIONS ON ELECTRONDEVICE
S,VOL.37,MAY,1990,pp1373-1382)
Hsing-jen Wann et al,"A Capacitorless DRAM Cell
on SOI Substrate"(IEDM93,pp635-638)On the other hand, some semiconductor memories have been proposed, as will be exemplified below, in which one MISFET constitutes a 1-bit memory cell without using a capacitor. JOHN E.LEISS et al, "dRAM Design Using the Taper-
Isolated Dynamic Cell "(IEEE JOURNAL OF SOLID-STATE
CIRCUITS, VOL.SC-17, NO.2, APRIL 1982, pp337-344) JP-A-3-171768 Marnix R. Tack et al, "The Multistable Charge-Cont
rolled Memory Effect in SOI MOS Transistors at Low
Temperatures "(IEEE TRANSACTIONS ON ELECTRONDEVICE
S, VOL.37, MAY, 1990, pp1373-1382) Hsing-jen Wann et al, "A Capacitorless DRAM Cell
on SOI Substrate "(IEDM93, pp635-638)
【０００５】[0005]
【発明が解決しようとする課題】しかし、は構造が複
雑であり、寄生トランジスタを利用していることから、
特性の制御性にも難点がある。は、構造は単純である
が、トランジスタのドレイン、ソース共に信号線に接続
して電位制御する必要がある。また、ウェル分離である
ため、セルサイズが大きく、しかもビット毎の書き換え
ができない。では、ＳＯＩ基板側からの電位制御を必
要としており、従ってビット毎の書き換えができず、制
御性に難点がある。は特殊トランジスタ構造を必要と
し、またメモリセルには、ワード線、ライトビット線、
リードビット線、パージ線を必要とするため、信号線数
が多くなる。However, since the structure is complicated and the parasitic transistor is used,
There is also a problem in controllability of characteristics. Has a simple structure, but it is necessary to connect both the drain and source of the transistor to the signal line to control the potential. In addition, because of the well separation, the cell size is large and rewriting cannot be performed for each bit. However, since the potential control from the SOI substrate side is required, rewriting cannot be performed for each bit, and controllability is difficult. Requires a special transistor structure, and memory cells have word lines, write bit lines,
Since the read bit line and the purge line are required, the number of signal lines increases.
【０００６】この発明は、単純なトランジスタ構造をメ
モリセルとしてダイナミック記憶を可能とした半導体メ
モリ装置とその製造方法を提供することを目的としてい
る。It is an object of the present invention to provide a semiconductor memory device capable of dynamic storage using a simple transistor structure as a memory cell and a manufacturing method thereof.
【０００７】[0007]
【課題を解決するための手段】この発明に係る半導体メ
モリ装置は、ゲートと、半導体素子形成領域に互いに離
隔して形成された第１および第２のソース／ドレイン
と、第１の電位に設定された第１のデータ状態および第
２の電位に設定された第２のデータ状態を記憶するもの
であり、第１ソース／ドレインと第２のソース／ドレイ
ンとに挟まれこれらと逆の導電型であるフローティング
のチャネルボディと、を含む一つのトランジスタにより
メモリセルが構成され、トランジスタの第１のデータ状
態は、第２のソース／ドレインを基準電位とし、ゲート
にチャネルをオンさせる極性の第１の制御電圧を印加
し、第１のソース／ドレインに第１の制御電圧と同極性
の第２の制御電圧を印加して、第１のソース／ドレイン
接合近傍でインパクトイオン化を起こしてチャネルボデ
ィに多数キャリアを注入することにより書き込まれ、ト
ランジスタの第２のデータ状態は、第１のソース／ドレ
インを基準電位とし、ゲートに第１の制御電圧を印加
し、第２のソース／ドレインに第１の制御電圧と同極性
の第３の制御電圧を印加して、チャネルボディの多数キ
ャリアを第１のソース／ドレインに放出させることによ
り書き込まれることを特徴とする。In a semiconductor memory device according to the present invention, a gate, first and second source / drains spaced apart from each other in a semiconductor element formation region, and a first potential are set. For storing the first data state and the second data state set to the second potential, sandwiched between the first source / drain and the second source / drain, and having a conductivity type opposite thereto. A memory cell is configured by one transistor including a floating channel body, and a first data state of the transistor has a second source / drain as a reference potential and a gate having a first polarity of turning on the channel. Is applied to the first source / drain, and a second control voltage having the same polarity as the first control voltage is applied to the first source / drain. The second data state of the transistor is written by turning on and injecting majority carriers into the channel body, and the first source / drain is used as the reference potential, and the first control voltage is applied to the gate, Writing is performed by applying a third control voltage having the same polarity as the first control voltage to the second source / drain to cause majority carriers of the channel body to be emitted to the first source / drain.
【０００８】この発明によると、一つのメモリセルは単
純な一つのトランジスタにより構成され、そのフローテ
ィングのチャネルボディを記憶ノードとし、その電位状
態によりデータ記憶を行う。第１のデータ状態は、第２
のソース／ドレインを基準電位とし、トランジスタを５
極管動作させることにより書き込まれる。即ち、第１の
ソース／ドレイン接合近傍でインパクトイオン化を起こ
し、生成された多数キャリアをチャネルボディに注入す
ることにより、チャネルボディが第１の電位に設定され
る。第２のデータ状態は、第１のソース／ドレインを基
準電位とし、ゲートから容量結合によりチャネルボディ
電位を制御して、トランジスタのチャネルボディと第１
のソース／ドレインとの接合に順バイアス電流を流し
て、チャネルボディの多数キャリアを第１のソース／ド
レインに放出させた第２の電位として書き込まれる。そ
してこの第２のデータ状態の書き込み時、第２のソース
／ドレインは補助ゲートとして用いる。即ち第２のソー
ス／ドレインには、ゲートに与える第１の制御電圧と同
極性の第３の制御電圧を与えて、ｐｎ接合による容量カ
ップリングによりチャネルボディの電位制御を補助す
る。これにより、第１のソース／ドレインを基準電位に
保ったまま、第１のソース／ドレイン接合で大きな順方
向電流を流すことを可能としている。According to the present invention, one memory cell is composed of one simple transistor, its floating channel body is used as a storage node, and data is stored by its potential state. The first data state is the second
The source / drain of is used as the reference potential and the transistor is set to 5
It is written by operating the polar tube. That is, impact ionization occurs near the first source / drain junction, and the generated majority carriers are injected into the channel body, whereby the channel body is set to the first potential. In the second data state, the first source / drain is used as a reference potential, and the channel body potential is controlled by capacitive coupling from the gate, and the channel body of the transistor and the first source / drain are controlled.
A forward bias current is applied to the junction with the source / drain to write the second potential, which is the majority carrier of the channel body emitted to the first source / drain. Then, when writing the second data state, the second source / drain is used as an auxiliary gate. That is, a third control voltage having the same polarity as the first control voltage applied to the gate is applied to the second source / drain to assist the potential control of the channel body by capacitive coupling by the pn junction. This makes it possible to flow a large forward current at the first source / drain junction while keeping the first source / drain at the reference potential.
【０００９】以上のようにこの発明においては、第１及
び第２のデータ状態の書き込みを一極性の制御電圧のみ
を用いて実現している。ちなみに、この発明において、
第２のソース／ドレインを基準電位に固定した状態で同
様の書き込みを実現することもできる。これを実現する
ためには、第２のデータ書き込み時は、ゲートに第１の
制御電圧を与えて容量カップリングによりチャネルボデ
ィ電位を上昇させ、第１のソース／ドレインには第１の
制御電圧とは逆極性の制御電圧を与えればよい。これに
より、第１のソース／ドレインとチャネルボディの間に
大きな順方向電流を流して、チャネルボディの多数キャ
リアを第１のソース／ドレインに放出させることができ
るからである。しかし、この様な第２のデータ状態の書
き込み法を用いると、データ書き込みに正負の制御電圧
が必要になり、複雑な電位発生回路を必要とするだけで
なく、複数のトランジスタの第１のソース／ドレインを
ビット線に共通接続したセルアレイを構成して、第２の
データ状態を選択的に書き込む際に、同じビット線に接
続された非選択セルでデータ破壊を生じるおそれが大き
い。As described above, in the present invention, the writing of the first and second data states is realized by using only the unipolar control voltage. By the way, in this invention,
The same writing can be realized with the second source / drain fixed to the reference potential. To achieve this, at the time of writing the second data, the first control voltage is applied to the gate to increase the channel body potential by capacitive coupling, and the first control voltage is applied to the first source / drain. It suffices to apply a control voltage having the opposite polarity to. This is because a large forward current can be made to flow between the first source / drain and the channel body, and majority carriers in the channel body can be emitted to the first source / drain. However, when such a second data state writing method is used, positive and negative control voltages are required for writing data, which requires a complicated potential generation circuit and also requires the first sources of a plurality of transistors. When a cell array in which the / drain is commonly connected to a bit line is configured and the second data state is selectively written, there is a high possibility that data may be destroyed in unselected cells connected to the same bit line.
【００１０】具体的に、ｎチャネルメモリセルを用いた
セルアレイで説明する。選択ワード線（ゲート）に正の
制御電圧を与え、選択ビット線（第１のソース／ドレイ
ン）に負の制御電圧を与えると、同じ選択ビット線に接
続された非選択セルで第１のソース／ドレインとチャネ
ルボディの間が順バイアスになり、第１のデータ状態が
破壊されるおそれがある。これに対してこの発明では、
第２のデータ書き込み時、第２のソース／ドレインを補
助ゲートとして用いて、ゲートと同じ正の制御電圧を与
えることにより、第１のソース／ドレインを０Ｖに保持
して、チャネルボディと第１のソース／ドレインとの間
に大きな順方向電流を流すことが可能なる。A cell array using n-channel memory cells will be specifically described. When a positive control voltage is applied to the selected word line (gate) and a negative control voltage is applied to the selected bit line (first source / drain), the first source is connected to the unselected cells connected to the same selected bit line. A forward bias is applied between the / drain and the channel body, possibly destroying the first data state. On the other hand, in the present invention,
At the time of writing the second data, the second source / drain is used as an auxiliary gate, and the same positive control voltage as that of the gate is applied to hold the first source / drain at 0 V, and the channel body and the first It is possible to flow a large forward current between the source / drain of.
【００１１】但し、第２のソース／ドレインを補助ゲー
トとして用いる上述した第２のデータ状態の書き込み法
では、トランジスタは第１のデータ書き込みの場合とは
第１のソース／ドレイン、第２のソース／ドレインを入
れ替えたオン動作となるから、各部の制御電圧の値によ
って、第２のソース／ドレイン接合近傍でインパクトイ
オン化が起こり、第１のデータ状態の書き込みモードと
同じになるおそれがある。これを避けるためには、次の
配慮が必要である。However, in the above-described second data state writing method using the second source / drain as an auxiliary gate, the transistor has the first source / drain and the second source as compared with the case of the first data writing. Since the / ON / drain is switched on, an impact ionization may occur near the second source / drain junction depending on the value of the control voltage of each part, and the same as in the write mode of the first data state may occur. In order to avoid this, the following consideration is necessary.
【００１２】第１の方法は、第１のデータ書き込み時に
第１のソース／ドレインに与える第２の制御電圧に比べ
て、第２のデータ書き込み時に第２のソース／ドレイン
に与える第３の制御電圧を低く抑えることである。これ
により、第１のデータ書き込み時は、ゲートに与える第
１の制御電圧を第２の制御電圧と同じとしてトランジス
タを５極管動作させることができるが、第２のデータ書
き込み時にはトランジスタを５極管動作させないように
することができる。この結果、第２のデータ状態の書き
込みに際しては、インパクトイオン化電流を流さず、或
いはインパクトイオン化電流が僅かに流れるとしても、
これを第１のソース／ドレイン側での順方向電流に比べ
て無視できる程度に小さく抑えることで、チャネルボデ
ィの多数キャリア放出が可能になる。According to the first method, the third control applied to the second source / drain at the time of writing the second data is compared with the second control voltage applied to the first source / drain at the time of writing the first data. It is to keep the voltage low. As a result, when writing the first data, the transistor can be operated as a pentode by setting the first control voltage applied to the gate to be the same as the second control voltage. It is possible not to operate the tube. As a result, when writing the second data state, even if the impact ionization current does not flow or the impact ionization current slightly flows,
By suppressing this to a negligible level as compared with the forward current on the first source / drain side, it becomes possible to release majority carriers from the channel body.
【００１３】第２の方法としては、トランジスタの第１
のソース／ドレイン、第２のソース／ドレインを非対称
にすることが有効である。即ち、第１のソース／ドレイ
ンの少なくともチャネル領域に接する部分に比べて、第
２のソース／ドレインの少なくともチャネル領域に接す
る部分を低不純物濃度にする。これにより、第２のデー
タ状態の書き込み時に、第２のソース／ドレイン側をド
レインとする５極管動作させたとしても、第１のデータ
状態の書き込み時に比べてインパクトイオン化電流を小
さく抑え、これより第１のソース／ドレイン側での順方
向電流を大きくして、第２のデータ状態の書き込みが可
能になる。いいかえれば、この様な非対称構造の採用に
より、第１のデータ書き込み時の第１のソース／ドレイ
ンに与える第２の制御電圧と、第２のデータ書き込み時
に第２のソース／ドレインに与える第３の制御電圧を同
じ値にすることも可能になる。The second method is to use the first transistor
It is effective to make the source / drain and the second source / drain of asymmetric. That is, the impurity concentration of at least the portion of the second source / drain contacting at least the channel region is lower than that of the portion of the first source / drain contacting at least the channel region. As a result, even when the pentode operation with the second source / drain side serving as the drain is performed at the time of writing the second data state, the impact ionization current is suppressed to be smaller than that at the time of writing the first data state. By increasing the forward current on the first source / drain side, the second data state can be written. In other words, by adopting such an asymmetric structure, a second control voltage applied to the first source / drain at the time of writing the first data and a third control voltage applied to the second source / drain at the time of writing the second data. It is also possible to make the control voltages of the same value.
【００１４】第３の方法としては、トランジスタが、第
２のソース／ドレイン上に形成され第２のソース／ドレ
インよりも比誘電率が高い絶縁膜を含むようにすること
が有効である。これによれば、上記第２の方法と同様の
ことが言える。As a third method, it is effective that the transistor includes an insulating film formed on the second source / drain and having a relative dielectric constant higher than that of the second source / drain. According to this, the same thing as the said 2nd method can be said.
【００１５】上記に説明したこの発明の１つの構成とし
て、半導体メモリ装置は、ゲートと、第１および第２の
ソース／ドレインと、前記第２のソース／ドレイン上に
形成された前記第２のソース／ドレインよりも比誘電率
が高い絶縁膜と、前記第１ソース／ドレインと前記第２
のソース／ドレインとに挟まれこれらと逆の導電型であ
るフローティングのチャネルボディと、を含む一つのト
ランジスタによりメモリセルが構成され、トランジスタ
は、第１のソース／ドレイン接合近傍でインパクトイオ
ン化を起こしてチャネルボディに多数キャリアを注入し
た第１のデータ状態と、ゲートからの容量結合により所
定電位が与えられたチャネルボディと第１のソース／ド
レインの間に順方向バイアスを与えることによりチャネ
ルボディの多数キャリアを放出した第２のデータ状態と
を記憶するものであることを特徴とする。As one structure of the present invention described above, a semiconductor memory device is provided with a gate, first and second source / drains, and the second source / drain formed on the second source / drain. An insulating film having a relative dielectric constant higher than that of the source / drain, the first source / drain and the second
And a source / drain of a floating channel body having a conductivity type opposite to that of the source / drain, thereby forming a memory cell, and the transistor causes impact ionization in the vicinity of the first source / drain junction. And a first data state in which majority carriers are injected into the channel body, and a forward bias is applied between the channel body and a first source / drain to which a predetermined potential is given by capacitive coupling from the gate. A second data state in which majority carriers are released is stored.
【００１６】また、この発明の他の構成として、半導体
メモリ装置は、ゲートと、第１のソース／ドレインと、
少なくともチャネル領域に接する部分を有し、この部分
よりも第１のソース／ドレインの少なくともチャネル領
域に接する部分の方が高不純物濃度に設定されている第
２のソース／ドレインと、第１ソース／ドレインと第２
のソース／ドレインとに挟まれこれらと逆の導電型であ
るフローティングのチャネルボディと、を含む一つのト
ランジスタによりメモリセルが構成され、トランジスタ
は、第１のソース／ドレイン接合近傍でインパクトイオ
ン化を起こしてチャネルボディに多数キャリアを注入し
た第１のデータ状態と、ゲートからの容量結合により所
定電位が与えられたチャネルボディと第１のソース／ド
レインの間に順方向バイアスを与えることによりチャネ
ルボディの多数キャリアを放出した第２のデータ状態と
を記憶するものであることを特徴とする。As another configuration of the present invention, the semiconductor memory device includes a gate, a first source / drain,
A second source / drain having at least a portion in contact with the channel region, and a second source / drain in which at least a portion of the first source / drain in contact with the channel region has a higher impurity concentration than the first source / drain; Drain and second
And a source / drain of a floating channel body having a conductivity type opposite to that of the source / drain, thereby forming a memory cell, and the transistor causes impact ionization in the vicinity of the first source / drain junction. And a first data state in which majority carriers are injected into the channel body, and a forward bias is applied between the channel body and a first source / drain to which a predetermined potential is given by capacitive coupling from the gate. A second data state in which majority carriers are released is stored.
【００１７】また、この発明のさらに他の構成として、
半導体メモリ装置は、互いに他から分離されたフローテ
ィングのチャネルボディを持ってマトリクス配列され
た、第１のソース／ドレインのチャネル領域に接する部
分が第２のソース／ドレインのチャネル領域に接する部
分に比べて高不純物濃度に設定されたトランジスタと、
一方向に並ぶトランジスタのゲートが共通に接続された
ワード線と、ワード線と交差する方向に並ぶトランジス
タの第１のソース／ドレインが共通に接続されたビット
線と、ワード線と交差する方向に並ぶトランジスタの第
２のソース／ドレインが共通に接続されたプレート線と
を備えてメモリセルアレイが構成され、トランジスタ
は、第１のソース／ドレイン接合近傍でインパクトイオ
ン化を起こしてチャネルボディに多数キャリアを注入し
た第１のデータ状態と、ゲートからの容量結合により所
定電位が与えられたチャネルボディと第１のソース／ド
レインの間に順方向バイアスを与えることによりチャネ
ルボディの多数キャリアを放出した第２のデータ状態と
を記憶するものであることを特徴とする。Further, as still another configuration of the present invention,
The semiconductor memory device is arranged in a matrix with floating channel bodies isolated from each other, and a portion of the semiconductor memory device in contact with the first source / drain channel region is in contact with that of a second source / drain channel region. And a transistor set to a high impurity concentration,
A word line in which the gates of the transistors arranged in one direction are commonly connected, a bit line in which the first source / drain of the transistors arranged in a direction intersecting the word line are connected in common, and a word line which intersects the word line A memory cell array is configured with a plate line in which the second sources / drains of the transistors arranged side by side are commonly connected, and the transistors cause impact ionization in the vicinity of the first source / drain junction to cause majority carriers in the channel body. The first data state that was injected and the second body that released majority carriers in the channel body by applying a forward bias between the first source / drain and the channel body to which a predetermined potential was applied by capacitive coupling from the gate And the data state of
【００１８】この発明はまた、メモリセルが、フローテ
ィングのチャネルボディを持つ一つのトランジスタによ
り構成される半導体メモリ装置の製造方法であって、半
導体基板上に絶縁膜により分離されて積層された第１導
電型の半導体層にゲート絶縁膜を介してゲート電極を形
成する工程と、ゲート電極をマスクとして垂直方向のイ
オン注入を行って、第１および第２のソース／ドレイン
にそれぞれ第２導電型の第１及び第２の低濃度層を形成
する工程と、ゲート電極をマスクとして斜め方向のイオ
ン注入を行って、第１のソース／ドレインには第１の低
濃度層と重なる浅い第２導電型の第１の高濃度層を形成
し、第２のソース／ドレインには第２の低濃度層のチャ
ネル領域に接する拡張領域部分を残して第２の低濃度層
に重なる浅い第２導電型の第２の高濃度層を形成する工
程と、ゲート電極の側壁に側壁絶縁膜を形成する工程
と、ゲート電極と側壁絶縁膜をマスクとして垂直方向の
イオン注入を行って、第１および第２のソース／ドレイ
ンにそれぞれ絶縁膜に達する深さで第２導電型の第３及
び第４の高濃度層を形成する工程と、を有することを特
徴とする。The present invention is also a method of manufacturing a semiconductor memory device in which a memory cell is composed of one transistor having a floating channel body, wherein the first and second memory cells are stacked and separated by an insulating film on a semiconductor substrate. A step of forming a gate electrode on the conductive type semiconductor layer via a gate insulating film, and ion implantation in the vertical direction using the gate electrode as a mask to perform the second conductivity type on the first and second sources / drains, respectively. A step of forming the first and second low-concentration layers, and ion implantation in an oblique direction using the gate electrode as a mask so that the first source / drain has a shallow second conductivity type overlapping with the first low-concentration layer. Forming a first high-concentration layer on the second low-concentration layer and leaving an extension region portion in contact with the channel region of the second low-concentration layer on the second source / drain. Forming a second high-concentration layer of electrical type, forming a sidewall insulating film on the sidewall of the gate electrode, and performing vertical ion implantation using the gate electrode and the sidewall insulating film as a mask, And forming second and third high-concentration layers of the second conductivity type in the second source / drain so as to reach the insulating film, respectively.
【００１９】この発明はさらに、メモリセルが、第１の
ソース／ドレイン、第２のソース／ドレインおよびフロ
ーティングのチャネルボディを持つ一つのトランジスタ
により構成される半導体メモリ装置の製造方法であっ
て、半導体基板上に絶縁膜により分離されて積層された
半導体層上に、第２のソース／ドレインおよびチャネル
ボディが形成される形成領域を露出する開口部を有する
第１の膜を形成する工程と、形成領域および第１の膜上
に、順に、第２のソース／ドレインよりも比誘電率が高
くゲート絶縁膜となる第２の膜、ゲート電極となる導電
性の第３の膜を形成する工程と、異方性エッチングで第
３の膜をエッチングすることにより開口部の側壁に沿っ
て側壁導電膜を形成する工程と、側壁導電膜をパターニ
ングしてゲート電極を形成する工程と、ゲート電極を形
成した後、第１の膜を除去する工程と、第1の膜を除去
した後、ゲート電極をマスクとして半導体層に第１のソ
ース／ドレインおよび第２のソース／ドレインを形成す
る工程と、を有することを特徴とする。The present invention further provides a method of manufacturing a semiconductor memory device, wherein the memory cell is composed of one transistor having a first source / drain, a second source / drain, and a floating channel body. Forming a first film having an opening exposing a formation region in which a second source / drain and a channel body are formed, on a semiconductor layer separated and laminated by an insulating film on a substrate; A step of sequentially forming, on the region and the first film, a second film having a relative dielectric constant higher than that of the second source / drain and serving as a gate insulating film, and a conductive third film serving as a gate electrode; A step of forming a sidewall conductive film along the sidewall of the opening by etching the third film by anisotropic etching, and patterning the sidewall conductive film to form the gate electrode A step of forming, a step of removing the first film after forming the gate electrode, and a step of removing the first film and then using the gate electrode as a mask to form the first source / drain and the second source in the semiconductor layer. And a step of forming a drain.
【００２０】[0020]
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。実施の形態で説明されるＭＩ
ＳＦＥＴとは本発明に係るトランジスタの一例である。
本発明において、第１および第２のソース／ドレインと
は、一方がソースとして機能するとき、他方がドレイン
として機能するものである。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. MI described in the embodiments
The SFET is an example of the transistor according to the present invention.
In the present invention, the first and second sources / drains are such that when one functions as a source, the other functions as a drain.
【００２１】（第１実施形態）図１は、この発明の第１
実施形態によるＤＲＡＭのメモリセルＭＣの断面構造を
示している。メモリセルＭＣはこの例ではｎチャネルＭ
ＩＳＦＥＴにより構成されている。ｐ型シリコン層３
は、シリコン酸化膜等の絶縁膜２によりシリコン基板１
とは分離されたＳＯＩ構造を有する。ＳＯＩ基板として
は、具体的にはシリコン基板にイオン注入により酸化膜
を埋め込んだもの、シリコン基板を貼り合わせたもの等
が用いられる。ｐ型シリコン層３をフローティングのチ
ャネルボディとして、この上にゲート絶縁膜４を介して
ゲート電極５が形成され、ゲート電極５に自己整合され
たｎ型の第１のソース／ドレイン６及び第２のソース／
ドレイン７が形成されている。(First Embodiment) FIG. 1 shows a first embodiment of the present invention.
2 shows a cross-sectional structure of a memory cell MC of a DRAM according to an embodiment. The memory cell MC is an n channel M in this example.
It is composed of ISFET. p-type silicon layer 3
Is a silicon substrate 1 with an insulating film 2 such as a silicon oxide film.
And have a separated SOI structure. As the SOI substrate, specifically, a silicon substrate in which an oxide film is buried by ion implantation, a silicon substrate bonded to the silicon substrate, or the like is used. A gate electrode 5 is formed on the p-type silicon layer 3 as a floating channel body via a gate insulating film 4, and the n-type first source / drain 6 and the second self-aligned with the gate electrode 5 are formed. Source of /
The drain 7 is formed.
【００２２】第１のソース／ドレイン６及び第２のソー
ス／ドレイン７はそれぞれ、絶縁膜２に達する深さの高
濃度層（ｎ+型層）６ａ及び７ａと、チャネル領域に接
する部分に浅く形成されたエクステンション（拡張）領
域６ｂ及び７ｂとから構成されている。ここで第１のソ
ース／ドレイン側の拡張領域６ｂは高濃度層（ｎ+型
層）により形成され、第２のソース／ドレイン側の拡張
領域７ｂは、低濃度層（ｎ-型層）により形成されて、
第１のソース／ドレイン、第２のソース／ドレインが非
対称となっている。The first source / drain 6 and the second source / drain 7 are shallow in the high-concentration layers (n + type layers) 6a and 7a reaching the insulating film 2 and in the portions in contact with the channel region. It is composed of the formed extension regions 6b and 7b. Here, the first source / drain side extended region 6b is formed by a high concentration layer (n + type layer), and the second source / drain side extended region 7b is formed by a low concentration layer (n − type layer). Formed,
The first source / drain and the second source / drain are asymmetric.
【００２３】メモリセルＭＣをマトリクス配列してセル
アレイを構成する場合、ｐ型シリコン層３は、各セル毎
に他から分離されたフローティングとする。ゲート電極
５はワード線ＷＬに接続され、第１のソース／ドレイン
６はビット線ＢＬに接続され、第２のソース／ドレイン
７はプレート線ＰＬに接続される。When the memory cells MC are arranged in a matrix to form a cell array, the p-type silicon layer 3 is in a floating state separated from the others for each cell. Gate electrode 5 is connected to word line WL, first source / drain 6 is connected to bit line BL, and second source / drain 7 is connected to plate line PL.
【００２４】図２は、メモリセルアレイの等価回路を２
×２ビットについて示している。ｙ方向に並ぶ複数のメ
モリセルＭＣのゲートはワード線ＷＬに共通接続され、
ｘ方向に並ぶ複数のメモリセルＭＣについては、第１の
ソース／ドレインがビット線ＢＬに共通接続され、第２
のソース／ドレインがプレート線ＰＬに共通接続され
る。FIG. 2 shows an equivalent circuit of the memory cell array.
× 2 bits are shown. The gates of the plurality of memory cells MC arranged in the y direction are commonly connected to the word line WL,
Regarding the plurality of memory cells MC arranged in the x direction, the first source / drain is commonly connected to the bit line BL, and the second
Source / drain are commonly connected to the plate line PL.
【００２５】図５及び図６は、メモリセルアレイの構成
を示す平面図とそのＡ−Ａ’断面図である。ｐ型シリコ
ン層３は、素子分離絶縁膜１１により矩形の素子形成領
域１０として区画され、各素子形成領域１０にＭＩＳＦ
ＥＴが形成される。ＭＩＳＦＥＴの第１のソース／ドレ
イン６と第２のソース／ドレイン７は、前述のように非
対称構造とする。即ち、第１のソース／ドレイン６の拡
張領域６ｂは、高濃度のｎ+型層とし、第２のソース／
ドレイン７の拡張領域７ｂは低濃度のｎ-型層としてい
る。5 and 6 are a plan view and a sectional view taken along the line AA 'showing the structure of the memory cell array. The p-type silicon layer 3 is partitioned by the element isolation insulating film 11 into rectangular element formation regions 10, and the MISF is formed in each element formation region 10.
ET is formed. The first source / drain 6 and the second source / drain 7 of the MISFET have an asymmetric structure as described above. That is, the extension region 6b of the first source / drain 6 is a high-concentration n + -type layer, and
The extended region 7b of the drain 7 is a low concentration n − -type layer.
【００２６】ＭＩＳＦＥＴのゲート電極５は、ｙ方向に
連続的にパターン形成されてワード線ＷＬとなる。ＭＩ
ＳＦＥＴ上部は層間絶縁膜１２に覆われ、この層間絶縁
膜１２に、ＭＩＳＦＥＴの第１のソース／ドレイン６及
び第２のソース／ドレイン７に接続されるコンタクトプ
ラグ１３が埋め込まれる。そして層間絶縁膜１２上に
は、ｘ方向に配列されたＭＩＳＦＥＴの第２のソース／
ドレイン７を共通接続するプレート線（ＰＬ）１４が配
設される。プレート線１４上は更に層間絶縁膜１５で覆
われ、この上にビット線（ＢＬ）１６が配設される。ビ
ット線１６は、プレート線１４と並行して配設され、ｘ
方向に配列されたＭＩＳＦＥＴの第１のソース／ドレイ
ン６を共通接続する。The gate electrode 5 of the MISFET is continuously patterned in the y direction to form the word line WL. MI
The upper part of the SFET is covered with an interlayer insulating film 12, and a contact plug 13 connected to the first source / drain 6 and the second source / drain 7 of the MISFET is buried in the interlayer insulating film 12. Then, on the interlayer insulating film 12, the second sources of the MISFETs arranged in the x-direction /
A plate line (PL) 14 that connects the drains 7 in common is arranged. The plate line 14 is further covered with an interlayer insulating film 15, and a bit line (BL) 16 is provided thereon. The bit line 16 is arranged in parallel with the plate line 14, and x
The first source / drains 6 of the MISFETs arranged in the same direction are commonly connected.
【００２７】この様に構成されたＤＲＡＭの動作を説明
する。この実施の形態のメモリセルＭＣは、フローティ
ングであるチャネルボディ（ｐ型シリコン層３）が多数
キャリアを保持した第１の電位状態（以下、これをデー
タ“１”とする）と、多数キャリアを放出した第１の電
位より低い第２の電位状態（以下、これをデータ“０”
とする）をダイナミックに記憶する。The operation of the DRAM thus configured will be described. In the memory cell MC of this embodiment, when the floating channel body (p-type silicon layer 3) holds a majority carrier, the majority carrier is stored in the first potential state (hereinafter, this is referred to as data “1”). The second potential state lower than the released first potential (hereinafter, this is data “0”).
Dynamically).
【００２８】データ“１”の書き込みは、第２のソース
／ドレインを基準電位（０Ｖ）とし、第１のソース／ド
レインとゲートに正の制御電圧を与えて、ＭＩＳＦＥＴ
を５極管動作させる。このとき、第１のソース／ドレイ
ン接合近傍でインパクトイオン化を起こして、生成され
たホールをチャネルボディに注入することにより、デー
タ“１”が書かれる。To write the data "1", the second source / drain is set to the reference potential (0V), a positive control voltage is applied to the first source / drain and the gate, and the MISFET is written.
To operate the pentode. At this time, data “1” is written by causing impact ionization in the vicinity of the first source / drain junction and injecting the generated holes into the channel body.
【００２９】データ“０”の書き込みは、ゲートに正の
制御電圧を与えてチャネルボディの電位を容量結合によ
り上昇させ、第１のソース／ドレインとチャネルボディ
の間で順方向バイアス電流を流す。このときこの実施の
形態では、第１のソース／ドレインを基準電位（０Ｖ）
に保持したまま、第１のソース／ドレインとチャネルボ
ディの間で大きな順方向電流を流すために、第２のソー
ス／ドレインからも正の制御電圧を与える。この第２の
ソース／ドレインからの制御電圧は、ｐｎ接合容量を介
してチャネルボディの電位上昇に寄与する。これによ
り、チャネルボディの過剰ホールを放出したデータ
“０”が書かれる。For writing data "0", a positive control voltage is applied to the gate to raise the potential of the channel body by capacitive coupling, and a forward bias current is passed between the first source / drain and the channel body. At this time, in this embodiment, the first source / drain is connected to the reference potential (0 V).
In order to allow a large forward current to flow between the first source / drain and the channel body while being held at, a positive control voltage is also applied from the second source / drain. The control voltage from the second source / drain contributes to the potential rise of the channel body via the pn junction capacitance. As a result, the data "0" for writing the excess holes in the channel body is written.
【００３０】但しデータ“０”の書き込み時、ＭＩＳＦ
ＥＴは第１のソース／ドレインの機能をソースにすると
共に第２のソース／ドレインの機能をドレインにした状
態でオン動作して、チャネル電流が流れるから、このと
きインパクトイオン化が起こらないこと、或いは起こっ
たとしても第１のソース／ドレインでの順方向電流に比
べて無視できる程度に小さいことが重要である。そのた
めにこの実施の形態では、ＭＩＳＦＥＴを非対称として
いる。即ち、第２のソース／ドレイン７側の拡張領域７
ｂを低濃度のｎ-型層としており、これにより、第１の
ソース／ドレインの機能をソースにすると共に第２のソ
ース／ドレインの機能をドレインとする５極管動作のモ
ードになったとしても、ピンチオフ領域の電界を小さく
することができ、インパクトイオン化電流を小さく抑え
ることができる。However, when writing data "0", MISF
ET is turned on with the first source / drain function as the source and the second source / drain function as the drain, and a channel current flows, so that impact ionization does not occur at this time, or It is important that, if at all, it is negligibly small compared to the forward current in the first source / drain. Therefore, in this embodiment, the MISFET is asymmetric. That is, the extension region 7 on the second source / drain 7 side
b is a low-concentration n − -type layer, and it is assumed that a pentode operation mode in which the first source / drain function serves as the source and the second source / drain function serves as the drain Also, the electric field in the pinch-off region can be reduced, and the impact ionization current can be reduced.
【００３１】図３は、ＭＩＳＦＥＴのチャネルボディ電
位Ｖｂと、ゲート電圧（ワード線電圧）ＶＷＬの関係を
示している。図示のように、チャネルボディ電位Ｖｂの
差として、データ“１”，“０”が記憶される。チャネ
ルボディ電位Ｖｂの差は、ＭＩＳＦＥＴのしきい値電圧
の差となる。即ち、ボディ電位Ｖｂの高い“１”データ
の場合のしきい値電圧Ｖｔｈ１と、ボディ電位Ｖｂの低
い“０”データの場合のしきい値電圧Ｖｔｈ０とは異な
る。これらのしきい値電圧Ｖｔｈ１，Ｖｔｈ０の差を検
出することにより、データの読み出しが可能になる。FIG. 3 shows the relationship between the channel body potential Vb of the MISFET and the gate voltage (word line voltage) VWL. As illustrated, data "1" and "0" are stored as the difference between the channel body potentials Vb. The difference in channel body potential Vb becomes the difference in threshold voltage of the MISFET. That is, the threshold voltage Vth1 for "1" data having a high body potential Vb is different from the threshold voltage Vth0 for "0" data having a low body potential Vb. Data can be read by detecting the difference between these threshold voltages Vth1 and Vth0.
【００３２】図４は、具体的に図２のようなメモリセル
アレイを構成したときの、データの書き込み、保持及び
データ読み出しの動作タイミングを示している。時刻ｔ
０までは、スタンバイ状態とし、ここでは、着目するセ
ルのチャネルボディ電位Ｖｂが高レベルＶｂ１のデータ
“１”状態（実線）から、書き込みサイクルでデータ
“０”が書かれる場合と、着目するセルのチャネルボデ
ィ電位が低レベルＶｂ０のデータ“０”状態（破線）か
ら、書き込みサイクルでデータ“１”が書かれる場合を
示している。FIG. 4 shows the operation timings of data writing, holding and data reading when the memory cell array as shown in FIG. 2 is specifically constructed. Time t
Up to 0, the cell is in the standby state. Here, from the data “1” state (solid line) in which the channel body potential Vb of the cell of interest is at the high level Vb1, the case where data “0” is written in the write cycle and the cell of interest is The case where the data "1" is written in the write cycle from the data "0" state (broken line) in which the channel body potential is low level Vb0.
【００３３】即ち時刻ｔ０で書き込みサイクルに入り、
選択されたワード線ＷＬに正の制御電圧ＶＨ１を与え
る。このワード線ＷＬで選択されたメモリセルのうち、
“１”データを書き込むセルについては、実線で示すよ
うに、プレート線ＰＬを０Ｖとし、これと対をなすビッ
ト線ＢＬに正の制御電圧ＶＨ２を与える。“０”書き込
みを行うセルについては、逆に、破線で示すように、ビ
ット線ＢＬを０Ｖとして、これと対をなすプレート線Ｐ
Ｌに正の制御電圧ＶＨ３を与える。ここで、制御電圧Ｖ
Ｈ１，ＶＨ２，ＶＨ３は、例えば電源電圧Ｖｃｃとす
る。非選択のワード線ＷＬ、ビット線ＢＬ及びプレート
線ＰＬは０Ｖを保つ。That is, at the time t0, a write cycle is started,
A positive control voltage VH1 is applied to the selected word line WL. Of the memory cells selected by this word line WL,
As for the cell in which "1" data is written, the plate line PL is set to 0V and a positive control voltage VH2 is applied to the bit line BL paired with the plate line PL, as shown by the solid line. On the contrary, for the cell in which "0" is written, the bit line BL is set to 0 V and the plate line P paired with the bit line BL is set to 0 V as shown by the broken line.
A positive control voltage VH3 is applied to L. Where the control voltage V
H1, VH2, VH3 are, for example, the power supply voltage Vcc. The unselected word line WL, bit line BL, and plate line PL are kept at 0V.
【００３４】これにより、“１”データが与えられたメ
モリセルは、５極管動作し、第１のソース／ドレイン接
合近傍でインパクトイオン化を起こす。このとき、第２
のソース／ドレインとチャネルボディとのｐｎ接合は順
バイアスになるが、第１のソース／ドレイン側でのイン
パクトイオン化電流が第２のソース／ドレイン側での順
バイアス電流より大きければ、チャネルボディには過剰
ホールが蓄積され、その電位Ｖｂが上昇する。一方、
“０”データが与えられたメモリセルは、第１のソース
／ドレインの機能をソースにすると共に第２のソース／
ドレインの機能をドレインとする５極管動作するが、第
１のソース／ドレイン，第２のソース／ドレインの非対
称性のために第２のソース／ドレイン接合近傍で生じる
インパクトイオン化電流が第１のソース／ドレイン接合
に流れる順方向電流に比べて小さい。この結果、チャネ
ルボディの過剰ホールは第１のソース／ドレインに放出
され、その電位Ｖｂが減少する。以上により、時刻ｔ１
で書き込み動作を終了すると、チャネルボディ電位Ｖｂ
１が高い状態に設定されたデータ“１”、チャネルボデ
ィ電位Ｖｂ１が低い状態に設定されたデータ“０”が保
持される。As a result, the memory cell to which "1" data is applied operates as a pentode, and impact ionization occurs near the first source / drain junction. At this time, the second
The pn junction between the source / drain and the channel body is forward biased, but if the impact ionization current on the first source / drain side is larger than the forward bias current on the second source / drain side, Excessive holes are accumulated and the potential Vb rises. on the other hand,
The memory cell to which “0” data is applied uses the function of the first source / drain as the source and the second source / drain.
It operates as a pentode using the drain function as a drain, but the impact ionization current generated near the second source / drain junction is the first due to the asymmetry of the first source / drain and the second source / drain. It is smaller than the forward current flowing through the source / drain junction. As a result, excess holes in the channel body are released to the first source / drain, and the potential Vb thereof is reduced. From the above, time t1
When the write operation is completed at, the channel body potential Vb
Data "1" set to a high state of 1 and data "0" set to a low state of the channel body potential Vb1 are held.
【００３５】データ読み出しは、例えばビット線のプリ
チャージと、選択セルによるビット線放電を利用する。
時刻ｔ３でビット線ＢＬを例えば電源電圧Ｖｃｃにプリ
チャージする。そして、時刻ｔ４で選択ワード線ＷＬに
読み出し電圧ＶＲを印加する。読み出し電圧ＶＲを、図
３に示すデータ“１”，“０”のしきい値電圧Ｖｔｈ
１，Ｖｔｈ０の中間値とすれば、“１”データのセルに
は実線で示すようなビット線ＢＬを放電する電流が流
れ、“０”データのセルには破線で示すように電流が流
れない。このビット線放電電流の有無、或いはその結果
のビット線電位の差をセンスアンプで検出することによ
り、“１”，“０”データ判別が可能である。Data reading uses, for example, bit line precharge and bit line discharge by a selected cell.
At time t3, the bit line BL is precharged to the power supply voltage Vcc, for example. Then, at time t4, the read voltage VR is applied to the selected word line WL. The read voltage VR is the threshold voltage Vth of the data “1” and “0” shown in FIG.
At an intermediate value between 1 and Vth0, a current for discharging the bit line BL as shown by the solid line flows through the cell of "1" data, and no current flows through the cell of "0" data as shown by the broken line. . By detecting the presence or absence of this bit line discharge current or the resulting difference in bit line potential with a sense amplifier, it is possible to discriminate between "1" and "0" data.
【００３６】以上のように第１実施形態によれば、一つ
のＭＩＳＦＥＴを１ビットメモリセルとするＤＲＡＭが
得られる。しかも、“１”，“０”書き込み及び読み出
しに正の制御電圧のみが用いられるから、非選択セルで
のデータ破壊も生じにくくなる。例えば、“０”データ
書き込み時、選択ビット線に負の電圧を与えれば、第１
のソース／ドレイン接合で大きな順方向電流を流すこと
ができるが、この場合、同じビット線に接続された非選
択セル（ワード線ＷＬが０Ｖ）でも第１のソース／ドレ
イン接合が順バイアスになって、その非選択セルが
“１”データを保持している場合にデータ破壊が生じる
可能性がある。このデータ破壊を防止するためには、非
選択ワード線にも負の電圧を印加することが必要にな
る。これに対して第１実施形態では、“０”データ書き
込み時、ビット線ＢＬは０Ｖに保持するから、非選択ワ
ード線を０Ｖとしても第１のソース／ドレイン接合は順
バイアスにはならず、データ破壊を防止することができ
る。また、負電圧発生回路を必要としないことも、有利
になる。As described above, according to the first embodiment, a DRAM having one MISFET as a 1-bit memory cell can be obtained. Moreover, since only the positive control voltage is used for writing and reading "1", "0", data destruction in non-selected cells is less likely to occur. For example, if a negative voltage is applied to the selected bit line when writing "0" data, the first bit
A large forward current can be made to flow in the source / drain junction of the first source / drain junction in this case, even in a non-selected cell (word line WL of 0 V) connected to the same bit line. Thus, data destruction may occur when the non-selected cell holds "1" data. In order to prevent this data destruction, it is necessary to apply a negative voltage to the unselected word lines as well. On the other hand, in the first embodiment, since the bit line BL is held at 0V at the time of writing “0” data, the first source / drain junction is not forward biased even if the unselected word line is set to 0V. Data destruction can be prevented. It is also advantageous that no negative voltage generating circuit is required.
【００３７】次に、第１実施形態でのＤＲＡＭセルの製
造工程を、図６の断面での一つのセルに着目して、図７
〜図１１を用いて説明する。まず、図７に示すように、
ＳＯＩ構造のｐ型シリコン層３にＳＴＩ（Ｓｈａｌｌｏ
ｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により素子
分離絶縁膜１１を埋め込むことにより、矩形の素子形成
領域１０を区画する。素子形成領域１０には必要に応じ
て、しきい値調整のためのイオン注入を行う。Next, the manufacturing process of the DRAM cell in the first embodiment will be described with reference to one cell in the cross section of FIG.
~ It demonstrates using FIG. First, as shown in FIG.
The STI (Shallow) is formed on the p-type silicon layer 3 of the SOI structure.
By embedding the element isolation insulating film 11 by the w Trench Isolation method, the rectangular element formation region 10 is partitioned. Ions are implanted into the element forming region 10 as needed to adjust the threshold value.
【００３８】そして、図８に示すように、素子形成領域
１０のｐ型シリコン層３上に熱酸化によりゲート絶縁膜
４を形成し、その上にゲート電極５を形成する。ゲート
電極５は、多結晶シリコンの堆積と、ＲＩＥにより形成
し、前述のように、紙面に直交する方向に連続するワー
ド線ＷＬとしてパターン形成する。Then, as shown in FIG. 8, a gate insulating film 4 is formed on the p-type silicon layer 3 in the element forming region 10 by thermal oxidation, and a gate electrode 5 is formed thereon. The gate electrode 5 is formed by deposition of polycrystalline silicon and RIE, and as described above, is patterned as the word line WL continuous in the direction orthogonal to the paper surface.
【００３９】次に、図９に示すように、ゲート電極５を
マスクとしてリン（Ｐ）イオン注入を行い、第１のソー
ス／ドレイン，第２のソース／ドレイン領域に低不純物
濃度で浅いｎ-型層６ｂ０，７ｂ０を形成する。このと
きイオン注入条件は、ドーズ量１×１０13／ｃｍ2程度
とし、また通常のように基板に垂直方向のイオン注入と
して、第１のソース／ドレイン，第２のソース／ドレイ
ンに対称的にｎ-型層６ｂ０，７ｂ０を形成する。Next, as shown in FIG. 9, phosphorus (P) ions are implanted using the gate electrode 5 as a mask, and the first source / drain and second source / drain regions are shallowly n − with a low impurity concentration. The mold layers 6b0 and 7b0 are formed. At this time, the ion implantation condition is a dose amount of about 1 × 10 13 / cm 2, and the ion implantation in the vertical direction to the substrate is performed as usual to symmetrically form the first source / drain and the second source / drain. The n − type layers 6b0 and 7b0 are formed.
【００４０】続いて、図１０に示すように、ドーズ量５
×１０14／ｃｍ2程度で、第２のソース／ドレイン側に
ゲート電極の影ができるような斜め方向からの砒素（Ａ
ｓ）イオン注入を行う。これにより、第１のソース／ド
レイン側では、ｎ-型層６ｂ０に完全に重なる浅く高不
純物濃度のｎ+型層６ｂ１が形成され、第２のソース／
ドレイン側では、チャネル領域に接する部分にｎ-型層
７ｂ０を残した状態で、ｎ-型層７ｂ０に重なる浅く高
不純物濃度のｎ+型層７ｂ１が形成される。Then, as shown in FIG. 10, a dose amount of 5
Arsenic (A in an oblique direction) at about 10 14 / cm 2 and a shadow of the gate electrode is formed on the second source / drain side.
s) Ion implantation is performed. Thus, in the first source / drain side, n - n + -type layer 6b1 of shallow high impurity concentration completely overlaps the mold layer 6b0 is formed, the second source /
In drain side, the portion in contact with the channel region n - while leaving the mold layer 7b0, n - shallow high impurity concentration overlap -type layer 7b0 n + -type layer 7b1 is formed.
【００４１】次に、図１１に示すように、ゲート電極５
の側壁に側壁絶縁膜８を形成した後、ゲート電極５と側
壁絶縁膜８をマスクとして再度砒素イオン注入を行っ
て、第１のソース／ドレイン，第２のソース／ドレイン
領域に絶縁膜２に達する深さの高不純物濃度ｎ+型層６
ａ，７ａを形成する。この後、導入不純物の活性化のた
めに、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅ
ａｌ）等の熱処理を行う。これにより、第１のソース／
ドレイン６の拡張領域６ｂが高不純物濃度のｎ+型層６
ｂ０により構成され、第２のソース／ドレイン７の拡張
領域７ｂが低不純物濃度のｎ-型層７ｂ０により構成さ
れた、非対称構造ＭＩＳＦＥＴが得られる。Next, as shown in FIG. 11, the gate electrode 5
After the side wall insulating film 8 is formed on the side wall of the substrate, arsenic ions are implanted again using the gate electrode 5 and the side wall insulating film 8 as a mask to form the insulating film 2 in the first source / drain and second source / drain regions. High impurity concentration n + type layer 6 reaching depth
a and 7a are formed. After that, RTA (Rapid Thermal Anne) is activated to activate the introduced impurities.
heat treatment such as al). This gives the first source /
The extended region 6b of the drain 6 is the n + type layer 6 having a high impurity concentration.
An asymmetric structure MISFET is obtained in which the extended region 7b of the second source / drain 7 is formed of the n − type layer 7b0 having a low impurity concentration and is formed of b0.
【００４２】この後は工程図は示さないが、図６に示す
ように、層間絶縁膜を堆積し、プレート線ＰＬ及びビッ
ト線ＢＬを形成する。以上のような工程により、第１の
ソース／ドレイン、第２のソース／ドレインを非対称と
した一つのＭＩＳＦＥＴによりＤＲＡＭセルを構成する
セルアレイを得ることができる。Although not shown in the process diagram thereafter, as shown in FIG. 6, an interlayer insulating film is deposited to form the plate line PL and the bit line BL. Through the above steps, it is possible to obtain a cell array that constitutes a DRAM cell by one MISFET in which the first source / drain and the second source / drain are asymmetric.
【００４３】なお、第１実施形態の製造工程も変形する
ことができる。例えば先の製造工程では、第１のソース
／ドレイン、第２のソース／ドレインの非対称構造を得
るために斜めイオン注入を利用したが、斜めイオン注入
に依らず、例えば非対称のイオン注入マスクを形成して
垂直イオン注入を行って同様の非対称構造を得ることも
できる。また、素子分離法は、ＳＴＩに限らず、ＬＯＣ
ＯＳ法でもよいし、素子形成領域をメサ型に残すメサ型
分離を行ってもよい。更に、絶縁膜上にシリコン層を成
長させたもの、サファイア基板上にシリコン層を形成し
たＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）
構造を利用することもできる。The manufacturing process of the first embodiment can be modified. For example, in the previous manufacturing process, oblique ion implantation was used to obtain the asymmetric structure of the first source / drain and the second source / drain, but, for example, an asymmetric ion implantation mask is formed regardless of the oblique ion implantation. Then, vertical ion implantation can be performed to obtain a similar asymmetric structure. The element isolation method is not limited to STI, but LOC
The OS method may be used, or mesa type separation may be performed in which the element formation region is left as a mesa type. Further, an SOS (Silicon On Sapphire) in which a silicon layer is grown on an insulating film and a silicon layer is formed on a sapphire substrate.
Structures can also be used.
【００４４】（第２実施形態）この発明の第２実施形態
について説明する。図１２は、第２実施形態によるメモ
リセルの構造を示す断面図である。図１に示す第１実施
形態と同一の要素については同一符号を付すことにより
説明を省略し、第１実施形態と異なる点を説明する。図
１２は、図１と異なり、第１のソース／ドレイン、第２
のソース／ドレインを対称構造としたＭＩＳＦＥＴによ
りメモリセルＭＣを構成している。即ち、第１および第
２のソース／ドレイン６，７は、通常のＬＤＤ構造と同
様に、高不純物濃度のｎ+型層６ａ，７ａと、チャネル
領域に接する低不純物濃度のｎ-型層６ｂ，７ｂとから
構成されている。この場合も、制御電圧を適当に設定す
ることにより、第１実施形態と同様の動作が可能であ
る。(Second Embodiment) A second embodiment of the present invention will be described. FIG. 12 is a sectional view showing the structure of the memory cell according to the second embodiment. The same elements as those in the first embodiment shown in FIG. 1 are designated by the same reference numerals to omit the description, and only the points different from the first embodiment will be described. 12 differs from FIG. 1 in that the first source / drain and the second
The memory cell MC is composed of MISFETs having a source / drain symmetrical structure. That is, the first and second source / drains 6, 7 have high impurity concentration n + type layers 6a, 7a and low impurity concentration n − type layer 6b in contact with the channel region, as in the normal LDD structure. , 7b. Even in this case, the operation similar to that of the first embodiment can be performed by appropriately setting the control voltage.
【００４５】具体的には、図４に示すタイミング図にお
いて、データ書き込み時、選択ワード線（ゲート）に与
える制御電圧ＶＨ１を例えば電源電圧Ｖｃｃより高いＶ
ｃｃ＋αとする。そしてビット線（第１のソース／ドレ
イン）に与える“１”データ書き込みのための制御電圧
ＶＨ２を同じくＶｃｃ＋αとし、プレート線（第２のソ
ース／ドレイン）に与える“０”データ書き込みのため
の制御電圧ＶＨ３は電源電圧Ｖｃｃ又はそれより低い値
にする。このとき、“１”データが与えられた選択セル
では、ビット線側をドレインとして５極管動作をして、
第１のソース／ドレイン接合近傍でインパクトイオン化
を起こし、第１実施形態と同様に“１”書き込みができ
る。一方、“０”データが与えられたセルでは、プレー
ト線側をドレインとした３極管動作となるから、インパ
クトイオン化を殆ど発生させることなく、ビット線側に
大きな順方向電流を流すことができ、先の実施の形態と
同様に“０”書き込みができる。Specifically, in the timing chart shown in FIG. 4, the control voltage VH1 applied to the selected word line (gate) at the time of data writing is, for example, V higher than the power supply voltage Vcc.
Let cc + α. Then, the control voltage VH2 for writing "1" data applied to the bit line (first source / drain) is also set to Vcc + α, and control for writing "0" data applied to the plate line (second source / drain). The voltage VH3 is set to the power supply voltage Vcc or a value lower than it. At this time, in the selected cell to which the “1” data is given, the pentode operation is performed with the bit line side as the drain,
Impact ionization occurs in the vicinity of the first source / drain junction, and “1” writing can be performed as in the first embodiment. On the other hand, in the cell to which "0" data is given, since the plate line side serves as a drain, triode operation is performed, so that a large forward current can be passed to the bit line side with almost no impact ionization. As in the previous embodiment, "0" can be written.
【００４６】（第３実施形態）この発明の第３実施形態
について説明する。図１３は、第３実施形態によるＤＲ
ＡＭのメモリセルＭＣの断面構造を示している。第１実
施形態と同一の要素については同一符号を付すことによ
り説明を省略し、第１実施形態と異なる点を説明する。
図１３は、図１と異なり、第１のソース／ドレイン、第
２のソース／ドレインを対称構造としている。つまり、
図１２に示す第２実施形態と同様な対象構造をしてい
る。ゲート電極５の側面および上面には熱酸化膜からな
る絶縁膜２４が形成されている。絶縁膜２４は第１のソ
ース／ドレイン６のｎ-型層６ｂ上まで延びている。(Third Embodiment) A third embodiment of the present invention will be described. FIG. 13 is a DR according to the third embodiment.
The cross-sectional structure of the memory cell MC of AM is shown. The same elements as those in the first embodiment are designated by the same reference numerals to omit the description, and only the points different from the first embodiment will be described.
In FIG. 13, unlike FIG. 1, the first source / drain and the second source / drain have a symmetrical structure. That is,
The target structure is similar to that of the second embodiment shown in FIG. An insulating film 24 made of a thermal oxide film is formed on the side surface and the upper surface of the gate electrode 5. The insulating film 24 extends onto the n − -type layer 6b of the first source / drain 6.
【００４７】第３実施形態において、ゲート絶縁膜２２
は第２のソース／ドレイン７（シリコン）よりも比誘電
率が高い材料で構成されている。シリコンの比誘電率は
１２．０なのでゲート絶縁膜２２の材料はこれより大き
い値である。そして、好ましくは比誘電率が２０以上で
あり、さらに好ましくは比誘電率が３０以上である。ゲ
ート絶縁膜２２の具体例としては、例えば、ＨｆＯ2、
ＴｉＯ2、Ａｌ2Ｏ3、Ｔａ2Ｏ3、ＺｒＯ2、Ｙ2Ｏ3、Ｌａ
2Ｏ3、ＣｅＯ2、ＰｒＯ2、Ｇｄ2Ｏ3、Ｓｃ2Ｏ3、ＬａＡ
ｌＯ3、ＺｒＴｉＯ4、（Ｚｒ，Ｓｎ）ＴｉＯ4、ＳｒＺ
ｒＯ4、ＬａＡｌ 3Ｏ4、ＳｒＴｉＯ3、ＢａＳｒＴｉＯ3
等の金属酸化膜或いは、これらのシリケート、もしく
は、上述の金属酸化物とシリコン酸化膜、シリコン窒化
膜及びＡｌ2Ｏ3のなかから選ばれた少なくとも一種との
混晶の形態でもよい。In the third embodiment, the gate insulating film 22
Is more dielectric than the second source / drain 7 (silicon)
Composed of high-rate materials. The relative permittivity of silicon is
Since it is 12.0, the material of the gate insulating film 22 is larger than this.
Value. And, preferably, the relative dielectric constant is 20 or more.
Yes, and more preferably, the relative dielectric constant is 30 or more. Ge
As a specific example of the gate insulating film 22, for example, HfO2,
TiO2, Al2O3, Ta2O3, ZrO2, Y2O3, La
2O3, CeO2, PrO2, Gd2O3, Sc2O3, LaA
103, ZrTiOFour, (Zr, Sn) TiOFour, SrZ
rOFour, LaAl 3OFour, SrTiO3, BaSrTiO3
Such as metal oxide film or silicate or
Is the above-mentioned metal oxide, silicon oxide film, silicon nitride
Membrane and Al2O3With at least one selected from
A mixed crystal form may be used.
【００４８】ゲート絶縁膜２２は、第２のソース／ドレ
イン７のｎ-型層７ｂ上まで延びており、第１のソース
／ドレイン６上にまで延びていない。ｎ-型層７ｂ上の
ゲート絶縁膜２２により、第１のソース／ドレイン６、
第２のソース／ドレイン７の上記非対称構造と同様の機
能を果たしている。すなわち、データ“０”書き込み時
に、第１のソース／ドレイン６の機能をソースにすると
共に第２のソース／ドレイン７の機能をドレインとする
５極管動作のモードになっても、ピンチオフ領域の電界
を小さくすることができ、インパクトイオン化電流を小
さく抑えることができる。The gate insulating film 22 extends onto the n -- type layer 7b of the second source / drain 7, but does not extend onto the first source / drain 6. The gate insulating film 22 on the n − -type layer 7b allows the first source / drain 6,
The same function as the asymmetric structure of the second source / drain 7 is fulfilled. That is, at the time of writing data “0”, even if the mode of the pentode operation in which the function of the first source / drain 6 is used as the source and the function of the second source / drain 7 is used as the drain, the pinch-off region The electric field can be reduced and the impact ionization current can be reduced.
【００４９】これについてシミュレーションにより具体
的に説明する。図１４および図１５はシミュレーション
の結果であるインパクトイオン化電流密度のグラフであ
る。ｈｉｇｈ-ｋ膜からなるゲート絶縁膜２２は、誘電
率２５、厚さ５．８ｎｍ、ゲート長３０ｎｍに設定し
た。しきい値電圧Ｖｔｈは０．１５Ｖ、ドレイン電圧Ｖ
ｄおよびゲート電圧Ｖｇは０．７５Ｖに設定した。This will be specifically described by simulation. 14 and 15 are graphs of impact ionization current density as a result of simulation. The gate insulating film 22 made of a high-k film was set to have a dielectric constant of 25, a thickness of 5.8 nm, and a gate length of 30 nm. Threshold voltage Vth is 0.15V, drain voltage V
d and the gate voltage Vg were set to 0.75V.
【００５０】図１４は第３実施形態、つまりゲート絶縁
膜２２が第２のソース／ドレイン７のｎ-型層７ｂ上ま
で延びている場合である。図１５は第３実施形態の比較
となる場合、つまり、ゲート絶縁膜２２が第１のソース
／ドレイン６のｎ-型層６ｂ上まで延びている場合であ
る。図中のｘ軸はゲート長方向を示し、ｙ軸はゲート電
極５の厚み方向を示している。FIG. 14 shows the third embodiment, that is, the case where the gate insulating film 22 extends to the n − type layer 7b of the second source / drain 7. FIG. 15 shows a comparison with the third embodiment, that is, a case where the gate insulating film 22 extends up to the n − type layer 6b of the first source / drain 6. In the figure, the x-axis shows the gate length direction and the y-axis shows the thickness direction of the gate electrode 5.
【００５１】図１４および図１５のグラフの等高線間隔
は１ｋＡ／ｃｍ2であり、等高線が多いとインパクトイ
オン化電流密度が高くなる。図１４の第３実施形態は図
１５の比較例と比べて、等高線の数が約半分なので、イ
ンパクトイオン化電流を約５０％低減できることが分か
る。また、第３実施形態は比較例と比べてドレイン電流
が２．５％低い値になった。The contour intervals in the graphs of FIGS. 14 and 15 are 1 kA / cm 2 , and the impact ionization current density increases as the number of contour lines increases. As compared with the comparative example of FIG. 15, the third embodiment of FIG. 14 has about half the number of contour lines, so it can be seen that the impact ionization current can be reduced by about 50%. In addition, the drain current of the third embodiment is 2.5% lower than that of the comparative example.
【００５２】シミュレーションからも分かるように、第
３実施形態によれば、データ“０”書き込み時に、第１
のソース／ドレイン６の機能をソースにすると共に第２
のソース／ドレイン７の機能をドレインとする５極管動
作のモードになっても、インパクトイオン化電流を小さ
く抑えることができる。As can be seen from the simulation, according to the third embodiment, when the data “0” is written, the first
The source / drain 6 function of
Even in a pentode operation mode in which the source / drain 7 function is used as a drain, the impact ionization current can be suppressed to a small value.
【００５３】なお、第３実施形態において、第２のソー
ス／ドレイン７のｎ-型層７ｂ上に、第２のソース／ド
レイン７よりも比誘電率が大きい誘電膜が形成されてい
れば、上記非対称構造と同様の機能を達成できる。よっ
て、ゲート絶縁膜２２の材料をシリコン酸化膜にするこ
とも可能である。しかしながら、第３実施形態では、ｈ
ｉｇｈ-ｋ膜のような比誘電率が大きい材料でゲート絶
縁膜２２を構成している。よって、高性能化のためにス
ケーリング則に従いＭＩＳＦＥＴを微細化しても、ゲー
ト絶縁膜については厚みを小さくしなくてもよい。これ
により、シリコン酸化膜をゲート絶縁膜とする場合に生
じるトンネル電流を減少させることができる。In the third embodiment, if a dielectric film having a relative dielectric constant larger than that of the second source / drain 7 is formed on the n -- type layer 7b of the second source / drain 7, The same function as the asymmetric structure can be achieved. Therefore, the material of the gate insulating film 22 can be a silicon oxide film. However, in the third embodiment, h
The gate insulating film 22 is made of a material having a large relative dielectric constant, such as the high-k film. Therefore, even if the MISFET is miniaturized according to the scaling rule for higher performance, the thickness of the gate insulating film does not have to be reduced. Thereby, the tunnel current generated when the silicon oxide film is used as the gate insulating film can be reduced.
【００５４】また、第３実施形態において、第１のソー
ス／ドレイン６、第２のソース／ドレイン７を対称構造
としているが、図１に示す第１実施形態のように非対称
構造にしてもよい。Further, in the third embodiment, the first source / drain 6 and the second source / drain 7 have a symmetrical structure, but they may have an asymmetric structure as in the first embodiment shown in FIG. .
【００５５】さらに、第３実施形態において、メモリセ
ルＭＣを動作させる際の制御電圧の印加方法としては、
第１実施形態および第２実施形態で説明したいずれの方
法も可能である。Further, in the third embodiment, as a method of applying the control voltage when operating the memory cell MC,
Any of the methods described in the first and second embodiments is possible.
【００５６】次に、第３実施形態でのＤＲＡＭセルの製
造工程について、図１６〜図２２を用いて説明する。ま
ず、第１実施形態と同様にして図７に示す構造を形成す
る。そして、図１６に示すように、素子形成領域１０上
に熱酸化により絶縁膜２６を形成し、その上に例えば窒
化膜のような絶縁膜２８（第１の膜の一例）をＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法により形成する。Next, the manufacturing process of the DRAM cell in the third embodiment will be described with reference to FIGS. First, the structure shown in FIG. 7 is formed similarly to the first embodiment. Then, as shown in FIG. 16, an insulating film 26 is formed on the element formation region 10 by thermal oxidation, and an insulating film 28 (an example of a first film) such as a nitride film is formed on the insulating film 26 by CVD.
(Chemical Vapor Deposition
n) formed by the method.
【００５７】次に、絶縁膜２８上に例えばレジストを形
成し、このレジストをマスクとして、例えばＲＩＥによ
り絶縁膜２６、２８を選択的にエッチングする。これに
より、第２のソース／ドレインおよびチャネルボディが
形成される形成領域３０に開口部３２を形成する。Next, for example, a resist is formed on the insulating film 28, and the insulating films 26 and 28 are selectively etched by, for example, RIE using this resist as a mask. As a result, the opening 32 is formed in the formation region 30 where the second source / drain and the channel body are formed.
【００５８】次に、ゲート絶縁膜となる例えばＨｆＯ2
からなる絶縁膜３４（第２の膜の一例）をＣＶＤによ
り、絶縁膜２８および形成領域３０上に形成する。そし
て、その上にゲート電極となる例えば多結晶シリコン膜
３６（第３の膜の一例）をＣＶＤにより形成する。Next, for example, HfO 2 to be a gate insulating film is formed.
An insulating film 34 (an example of a second film) made of is formed on the insulating film 28 and the formation region 30 by CVD. Then, for example, a polycrystalline silicon film 36 (an example of a third film) serving as a gate electrode is formed thereon by CVD.
【００５９】次に、図１７に示すように、多結晶シリコ
ン膜３６を例えばＲＩＥによりエッチングし、開口部３
２の側壁に沿って多結晶シリコン膜３６を残す。これが
側壁導電膜３８となる。そして、側壁導電膜３８のうち
ゲート電極５となる部分をレジスト４０で覆う。レジス
ト４０をマスクとして側壁導電膜３８を例えばフッ硝酸
によるウエットエッチングをし、ゲート電極５を形成す
る。その後、レジスト４０を除去する。Next, as shown in FIG. 17, the polycrystalline silicon film 36 is etched by, for example, RIE, and the opening 3 is formed.
The polycrystalline silicon film 36 is left along the side wall of the second. This becomes the sidewall conductive film 38. Then, a portion of the sidewall conductive film 38 that will become the gate electrode 5 is covered with a resist 40. The sidewall conductive film 38 is wet-etched with, for example, hydrofluoric nitric acid using the resist 40 as a mask to form the gate electrode 5. Then, the resist 40 is removed.
【００６０】次に、図１８に示すように、絶縁膜３４お
よびゲート電極５上に例えばシリコン酸化膜のような絶
縁膜４２をＣＶＤ法に形成する。そして、絶縁膜２８
（窒化膜）をストッパとして、絶縁膜４２（シリコン酸
化膜）および絶縁膜３４（ＨｆＯ2）を例えばＣＭＰ
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ）により研磨して、平坦化する。Next, as shown in FIG. 18, an insulating film 42 such as a silicon oxide film is formed on the insulating film 34 and the gate electrode 5 by the CVD method. Then, the insulating film 28
Using the (nitride film) as a stopper, the insulating film 42 (silicon oxide film) and the insulating film 34 (HfO 2 ) are subjected to, for example, CMP.
(Chemical Mechanical Poli
and polishing to obtain a flat surface.
【００６１】次に、図１９に示すように、絶縁膜２８を
例えば燐酸によるウエットエッチングにより剥離する。
第３実施形態では、第１の膜として絶縁膜２８を用いて
いるが、ゲート電極５を残すように除去が可能であり、
かつ図１８で説明したように絶縁膜３４、４２を研磨す
る際のストッパとして機能すれば、絶縁膜に限らず導電
膜や半導体膜でもよい。Next, as shown in FIG. 19, the insulating film 28 is removed by wet etching with phosphoric acid, for example.
In the third embodiment, the insulating film 28 is used as the first film, but it can be removed so that the gate electrode 5 remains.
Further, as described in FIG. 18, as long as it functions as a stopper when polishing the insulating films 34 and 42, not only the insulating film but also a conductive film or a semiconductor film may be used.
【００６２】次に、図２０に示すように、絶縁膜２６、
絶縁膜４２およびゲート電極５の側壁にある絶縁膜３４
を、例えば、フッ酸によるウエットエッチングにより除
去する。これにより、第２のソース／ドレインおよびチ
ャネルボディが形成される形成領域３０には絶縁膜３４
（ＨｆＯ2）が残る。Next, as shown in FIG. 20, the insulating film 26,
Insulating film 42 and insulating film 34 on the sidewall of gate electrode 5
Are removed by, for example, wet etching with hydrofluoric acid. As a result, the insulating film 34 is formed in the formation region 30 where the second source / drain and the channel body are formed.
(HfO 2 ) remains.
【００６３】次に、図２１に示すように、例えば、熱酸
化により、第１のソース／ドレインが形成される領域に
シリコン酸化膜からなる絶縁膜２４を形成する。そし
て、ゲート電極５をマスクとして例えば砒素（Ａｓ）の
イオン注入を行い、第１および第２のソース／ドレイン
が形成される領域に低不純物濃度で浅いｎ-型層６ｂ
０，７ｂ０を形成する。このときイオン注入条件は、ド
ーズ量５×１０14／ｃｍ2程度とし、また通常のように
基板に垂直方向のイオン注入として、第１のソース／ド
レイン、第２のソース／ドレインに対称的にｎ-型層６
ｂ０，７ｂ０を形成する。Next, as shown in FIG. 21, an insulating film 24 made of a silicon oxide film is formed in the region where the first source / drain is formed by, for example, thermal oxidation. Then, using the gate electrode 5 as a mask, ion implantation of, for example, arsenic (As) is performed to form a shallow n − -type layer 6b with a low impurity concentration in a region where the first and second source / drains are formed.
0,7b0 is formed. At this time, the ion implantation condition is a dose amount of about 5 × 10 14 / cm 2, and the ion implantation in the direction perpendicular to the substrate is performed as usual to symmetrically form the first source / drain and the second source / drain. n - type layer 6
b0 and 7b0 are formed.
【００６４】次に、図２２に示すように、ゲート電極５
の側壁に側壁絶縁膜８を形成する。これにより、絶縁膜
３４は第２のソース／ドレイン側の側壁絶縁膜８下まで
延びたゲート絶縁膜２２となる。そして、ゲート電極５
と側壁絶縁膜８をマスクとして再度砒素イオン注入を行
って、第１のソース／ドレイン、第２のソース／ドレイ
ンに絶縁膜２に達する深さの高不純物濃度ｎ+型層６
ａ、７ａを形成する。この後の工程は第１実施形態と同
様なので説明を省略する。Next, as shown in FIG. 22, the gate electrode 5
A side wall insulating film 8 is formed on the side wall of the. As a result, the insulating film 34 becomes the gate insulating film 22 extending below the side wall insulating film 8 on the second source / drain side. And the gate electrode 5
And arsenic ion implantation is performed again using the side wall insulating film 8 as a mask, and the high impurity concentration n + type layer 6 having a depth reaching the insulating film 2 in the first source / drain and the second source / drain.
a and 7a are formed. Since the subsequent steps are the same as those in the first embodiment, description thereof will be omitted.
【００６５】（第４実施形態）この発明の第４実施形態
について説明する。これまでの実施形態では、第１及び
第２のデータ状態の書き込みに一極性の制御電圧を用い
ていたが、第４実施形態では第１及び第２のデータ状態
の書き込みの制御電圧を互いに異なる極性にしている。
図２３は第４実施形態のメモリセルの等価回路図であ
る。図２に示す第１実施形態との違いは、プレート線
（ＰＬ）の替わりに接地線（ＧＮＤ）を設けたことであ
る。第４実施形態のメモリセルＭＣの構造は図１に示す
第１実施形態及び図１３に示す第３実施形態のいずれも
適用することができる。第４実施形態では第１のソース
／ドレイン６にビット線（ＢＬ）が接続され、第２のソ
ース／ドレイン７に接地線（ＧＮＤ）が接続されてい
る。(Fourth Embodiment) A fourth embodiment of the present invention will be described. In the above embodiments, the unipolar control voltage was used for writing the first and second data states, but in the fourth embodiment, the control voltages for writing the first and second data states are different from each other. It has a polarity.
FIG. 23 is an equivalent circuit diagram of the memory cell of the fourth embodiment. The difference from the first embodiment shown in FIG. 2 is that a ground line (GND) is provided instead of the plate line (PL). The structure of the memory cell MC of the fourth embodiment can be applied to both the first embodiment shown in FIG. 1 and the third embodiment shown in FIG. In the fourth embodiment, the bit line (BL) is connected to the first source / drain 6, and the ground line (GND) is connected to the second source / drain 7.
【００６６】次に、第４実施形態のデータの書き込みお
よび読み出しの動作を説明する。図２４、図２５はそれ
ぞれ第４実施形態のデータの書き込み、読み出しの動作
タイミングを示している。図２４および図２５におい
て、図４に示す符号と同じものついては同一符号を付し
ている。Next, the data write and read operations of the fourth embodiment will be described. 24 and 25 show operation timings for writing and reading data according to the fourth embodiment, respectively. 24 and 25, the same components as those shown in FIG. 4 are designated by the same symbols.
【００６７】時刻ｔ０で書き込みサイクルに入り、選択
されたワード線ＷＬに正の制御電圧ＶＨ１を与える。こ
のワード線ＷＬで選択されたメモリセルのうち、“１”
データを書き込むセルについては、実線で示すように、
ビット線ＢＬに正の制御電圧ＶＨ２を与える。一方、
“０”書き込みを行うセルについては、逆に、破線で示
すように、ビット線ＢＬに負の制御電圧ＶＨ４を与え
る。ここで、制御電圧ＶＨ４はチャネルボディから第１
のソース／ドレイン６に順バイアス電流を流しかつ第２
のソース／ドレイン７接合近傍で生じるインパクトイオ
ン化電流を低く抑えられる電圧であれば、マイナスＶｃ
ｃよりも大きい値（絶対値が小さい値）にすることがで
きる。At time t0, a write cycle is started, and a positive control voltage VH1 is applied to the selected word line WL. Of the memory cells selected by this word line WL, "1"
As for the cell to write data, as shown by the solid line,
A positive control voltage VH2 is applied to the bit line BL. on the other hand,
On the contrary, for the cell in which "0" is written, the negative control voltage VH4 is applied to the bit line BL as indicated by the broken line. Here, the control voltage VH4 is the first from the channel body.
Forward bias current is applied to the source / drain 6 of the
If the voltage that can suppress the impact ionization current generated near the source / drain 7 junction of
It can be set to a value larger than c (a value whose absolute value is small).
【００６８】以上により、“１”データが与えられたメ
モリセルは、図４に示す“１”データが与えられたメモ
リセルと同様にして、チャネルボディの電位Ｖｂが上昇
しハイレベルとなる。一方、“０”データが与えられた
メモリセルは、図４に示す“０”データが与えられたメ
モリセルと同様にして、電位Ｖｂはハイレベルより低い
ローレベルとなる。時刻ｔ１で書き込み動作を終了する
と、チャネルボディ電位Ｖｂ１が高い状態に設定された
データ“１”、電位Ｖｂ１が低い状態に設定されたデー
タ“０”が保持される。As described above, the memory cell to which "1" data is applied raises the potential Vb of the channel body to the high level in the same manner as the memory cell to which "1" data is applied as shown in FIG. On the other hand, the memory cell to which "0" data is applied has the potential Vb at a low level lower than the high level in the same manner as the memory cell to which the "0" data is applied as shown in FIG. When the write operation is completed at time t1, the data "1" in which the channel body potential Vb1 is set high and the data "0" in which the potential Vb1 is set low are held.
【００６９】次に、データの読み出しについて図２５で
説明する。データ“１”の読み出し時は、データ“０”
の読み出し時に比べて、電位Ｖｂ１が高いので、基板バ
イアス効果が大きい。このため、データ“１”の読み出
し時のドレイン電流Ｉｄは、データ“０”の読み出し時
のそれよりも大きくなる。これらのドレイン電流Ｉｄの
差をセンスアンプで検出することにより、“１”，
“０”データ判別が可能である。Next, reading of data will be described with reference to FIG. When reading data "1", data "0"
Since the potential Vb1 is higher than that at the time of reading, the substrate bias effect is large. Therefore, the drain current Id at the time of reading the data “1” becomes larger than that at the time of reading the data “0”. By detecting the difference between these drain currents Id with a sense amplifier, “1”,
"0" data discrimination is possible.
【００７０】以上説明したように、第４実施形態によれ
ば、第２のソース／ドレイン７を接地に固定した状態
で、メモリ動作をさせることができる。As described above, according to the fourth embodiment, the memory operation can be performed with the second source / drain 7 fixed to the ground.
【００７１】[0071]
【発明の効果】以上述べたようにこの発明によれば、単
純なトランジスタ構造をメモリセルとしてダイナミック
記憶を可能とした半導体メモリ装置を提供することがで
きる。As described above, according to the present invention, it is possible to provide a semiconductor memory device capable of dynamic storage using a simple transistor structure as a memory cell.
【図１】この発明の第１実施形態によるメモリセルの構
造を示す断面図である。FIG. 1 is a sectional view showing a structure of a memory cell according to a first embodiment of the present invention.
【図２】同実施の形態のメモリセルアレイの等価回路で
ある。FIG. 2 is an equivalent circuit of the memory cell array of the same embodiment.
【図３】同実施の形態のメモリセルのチャネルボディ電
位とゲート電圧特性を示す図である。FIG. 3 is a diagram showing channel body potential and gate voltage characteristics of the memory cell of the same embodiment.
【図４】同実施の形態のメモリの動作タイミング図であ
る。FIG. 4 is an operation timing chart of the memory according to the same embodiment.
【図５】同実施の形態のメモリセルアレイの平面図であ
る。FIG. 5 is a plan view of the memory cell array according to the same embodiment.
【図６】図５のＡ−Ａ’断面図である。6 is a cross-sectional view taken along the line A-A ′ of FIG.
【図７】同実施の形態のメモリセル製造の素子分離工程
を示す図である。FIG. 7 is a diagram showing an element isolation process for manufacturing the memory cell of the same embodiment.
【図８】同実施の形態のメモリセル製造のゲート電極形
成工程を示す図である。FIG. 8 is a diagram showing a gate electrode forming step of manufacturing the memory cell of the same embodiment.
【図９】同実施の形態のメモリセル製造のイオン注入工
程（１）を示す図である。FIG. 9 is a diagram showing an ion implantation step (1) for manufacturing the memory cell of the same embodiment.
【図１０】同実施の形態のメモリセル製造のイオン注入
工程（２）を示す図である。FIG. 10 is a diagram showing an ion implantation step (2) in manufacturing the memory cell according to the same embodiment.
【図１１】同実施の形態のメモリセル製造のゲート側壁
絶縁膜形成及びイオン注入工程（３）を示す図である。FIG. 11 is a diagram showing a gate sidewall insulating film formation and ion implantation step (3) for manufacturing the memory cell of the same embodiment.
【図１２】この発明の第２実施形態によるメモリセルの
構造を示す断面図である。FIG. 12 is a sectional view showing the structure of a memory cell according to a second embodiment of the present invention.
【図１３】この発明の第３実施形態によるメモリセルの
構造を示す断面図である。FIG. 13 is a sectional view showing the structure of a memory cell according to a third embodiment of the present invention.
【図１４】同実施の形態のシミュレーションのグラフを
示す図である。FIG. 14 is a view showing a simulation graph of the same embodiment.
【図１５】比較例のシミュレーションのグラフを示す図
である。FIG. 15 is a diagram showing a simulation graph of a comparative example.
【図１６】同実施の形態のメモリセル製造のゲート絶縁
膜となる絶縁膜（ＨｆＯ2）形成工程を示す図である。FIG. 16 is a diagram showing a step of forming an insulating film (HfO 2 ) serving as a gate insulating film in the memory cell manufacture of the same embodiment.
【図１７】同実施の形態のメモリセル製造のゲート電極
形成工程を示す図である。FIG. 17 is a diagram showing a gate electrode forming step of manufacturing the memory cell of the same embodiment.
【図１８】同実施の形態のメモリセル製造のＣＭＰ工程
を示す図である。FIG. 18 is a diagram showing a CMP step of manufacturing the memory cell of the same embodiment.
【図１９】同実施の形態のメモリセル製造のウエットエ
ッチング工程（１）を示す図である。FIG. 19 is a diagram showing a wet etching step (1) for manufacturing the memory cell according to the same embodiment.
【図２０】同実施の形態のメモリセル製造のウエットエ
ッチング工程（２）を示す図である。FIG. 20 is a diagram showing a wet etching step (2) for manufacturing the memory cell of the same embodiment.
【図２１】同実施の形態のメモリセル製造のイオン注入
工程（１）を示す図である。FIG. 21 is a diagram showing an ion implantation step (1) in manufacturing the memory cell of the same embodiment.
【図２２】同実施の形態のメモリセル製造のイオン注入
工程（２）を示す図である。FIG. 22 is a diagram showing an ion implantation step (2) in manufacturing the memory cell of the same embodiment.
【図２３】第４実施形態のメモリセルアレイの等価回路
である。FIG. 23 is an equivalent circuit of the memory cell array of the fourth embodiment.
【図２４】同実施の形態のメモリの書き込み動作タイミ
ング図である。FIG. 24 is a timing chart of the write operation of the memory according to the same embodiment.
【図２５】同実施の形態のメモリの読み出し動作タイミ
ング図である。FIG. 25 is a timing chart of the read operation of the memory according to the same embodiment.
１…シリコン基板、２…絶縁膜、３…ｐ型シリコン層
（チャネルボディ）、４…ゲート絶縁膜、５…ゲート電
極（ワード線ＷＬ）、６…第１のソース／ドレイン、７
…第２のソース／ドレイン、８…側壁絶縁膜、１０…素
子形成領域、１１…素子分離絶縁膜、１２，１５…層間
絶縁膜、１３…コンタクトプラグ、１４…プレート線
（ＰＬ）、１６…ビット線（ＢＬ）、２２…ゲート絶縁
膜（ＨｆＯ2）、２４…絶縁膜（シリコン酸化膜）、２
６…絶縁膜（シリコン酸化膜）、２８…絶縁膜（窒化
膜）、３０…形成領域、３２…開口部、３４…絶縁膜
（ＨｆＯ2）、３６…多結晶シリコン膜、３８…側壁導
電膜、４０…レジスト、４２…絶縁膜（シリコン酸化
膜）。1 ... Silicon substrate, 2 ... Insulating film, 3 ... P-type silicon layer (channel body), 4 ... Gate insulating film, 5 ... Gate electrode (word line WL), 6 ... First source / drain, 7
... second source / drain, 8 ... sidewall insulating film, 10 ... element forming region, 11 ... element isolation insulating film, 12,15 ... interlayer insulating film, 13 ... contact plug, 14 ... plate line (PL), 16 ... Bit line (BL), 22 ... Gate insulating film (HfO 2 ), 24 ... Insulating film (silicon oxide film), 2
6 ... Insulating film (silicon oxide film), 28 ... Insulating film (nitride film), 30 ... Forming region, 32 ... Opening part, 34 ... Insulating film (HfO 2 ), 36 ... Polycrystalline silicon film, 38 ... Side wall conductive film , 40 ... Resist, 42 ... Insulating film (silicon oxide film).
Claims (14)
よび第２のソース／ドレインと、 第１の電位に設定された第１のデータ状態および第２の
電位に設定された第２のデータ状態を記憶するものであ
り、前記第１ソース／ドレインと前記第２のソース／ド
レインとに挟まれこれらと逆の導電型であるフローティ
ングのチャネルボディと、 を含む一つのトランジスタによりメモリセルが構成さ
れ、 前記トランジスタの第１のデータ状態は、前記第２のソ
ース／ドレインを基準電位とし、前記ゲートにチャネル
をオンさせる極性の第１の制御電圧を印加し、前記第１
のソース／ドレインに第１の制御電圧と同極性の第２の
制御電圧を印加して、前記第１のソース／ドレイン接合
近傍でインパクトイオン化を起こして前記チャネルボデ
ィに多数キャリアを注入することにより書き込まれ、 前記トランジスタの第２のデータ状態は、前記第１のソ
ース／ドレインを基準電位とし、前記ゲートに第１の制
御電圧を印加し、前記第２のソース／ドレインに第１の
制御電圧と同極性の第３の制御電圧を印加して、前記チ
ャネルボディの多数キャリアを前記第１のソース／ドレ
インに放出させることにより書き込まれることを特徴と
する半導体メモリ装置。1. A gate, a first and a second source / drain which are formed in a semiconductor element forming region and are spaced apart from each other, and a first data state and a second potential which are set to a first potential. A second channel state for storing the set second data state, which is sandwiched between the first source / drain and the second source / drain and has a floating channel body having a conductivity type opposite to those of the first source / drain; A memory cell is composed of two transistors, and a first data state of the transistor is such that the second source / drain is a reference potential and a first control voltage having a polarity for turning on a channel is applied to the gate, First
A second control voltage having the same polarity as the first control voltage is applied to the source / drain of the first source / drain to cause impact ionization in the vicinity of the first source / drain junction and inject majority carriers into the channel body. The second data state of the transistor is written with the first source / drain as a reference potential, a first control voltage is applied to the gate, and a first control voltage is applied to the second source / drain. A semiconductor memory device is written by applying a third control voltage having the same polarity as that of the above, to release majority carriers of the channel body to the first source / drain.
／ドレインの少なくともチャネル領域に接する部分が、
前記第２のソース／ドレインの少なくともチャネル領域
に接する部分に比べて高不純物濃度に設定された非対称
性を有することを特徴とする請求項１記載の半導体メモ
リ装置。2. In the transistor, at least a portion in contact with the channel region of the first source / drain,
2. The semiconductor memory device according to claim 1, wherein the second source / drain has an asymmetry with a higher impurity concentration than at least a portion in contact with the channel region.
／ドレイン上に形成され前記第２のソース／ドレインよ
りも比誘電率が高い絶縁膜を含むことを特徴とする請求
項１又は２記載の半導体メモリ装置。3. The transistor according to claim 1, wherein the transistor includes an insulating film formed on the second source / drain and having a relative dielectric constant higher than that of the second source / drain. Semiconductor memory device.
ース／ドレインに与える第２の制御電圧に比べて、第２
のデータ書き込み時に前記第２のソース／ドレインに与
える第３の制御電圧を低く抑えることを特徴とする請求
項１〜３のいずれか一項記載の半導体メモリ装置。4. Compared to the second control voltage applied to the first source / drain when writing the first data, the second
4. The semiconductor memory device according to claim 1, wherein the third control voltage applied to the second source / drain at the time of writing the data is suppressed to a low level.
ソース／ドレインよりも比誘電率が高い絶縁膜と、 前記第１ソース／ドレインと前記第２のソース／ドレイ
ンとに挟まれこれらと逆の導電型であるフローティング
のチャネルボディと、 を含む一つのトランジスタによりメモリセルが構成さ
れ、 前記トランジスタは、前記第１のソース／ドレイン接合
近傍でインパクトイオン化を起こして前記チャネルボデ
ィに多数キャリアを注入した第１のデータ状態と、前記
ゲートからの容量結合により所定電位が与えられた前記
チャネルボディと前記第１のソース／ドレインの間に順
方向バイアスを与えることにより前記チャネルボディの
多数キャリアを放出した第２のデータ状態とを記憶する
ものであることを特徴とする半導体メモリ装置。5. A gate, first and second source / drain, an insulating film formed on the second source / drain and having a relative dielectric constant higher than that of the second source / drain, A memory cell is configured by one transistor including a first source / drain and a floating channel body sandwiched between the second source / drain and having a conductivity type opposite to those of the first source / drain. The first data state in which majority carriers are injected into the channel body by causing impact ionization in the vicinity of the source / drain junction, and the channel body and the first source to which a predetermined potential is given by capacitive coupling from the gate A second data state in which majority carriers in the channel body are emitted by applying a forward bias between the drain and the drain. The semiconductor memory device characterized in that is configured to store and.
よりも前記第１のソース／ドレインの少なくともチャネ
ル領域に接する部分の方が高不純物濃度に設定されてい
る第２のソース／ドレインと、 前記第１ソース／ドレインと前記第２のソース／ドレイ
ンとに挟まれこれらと逆の導電型であるフローティング
のチャネルボディと、 を含む一つのトランジスタによりメモリセルが構成さ
れ、 前記トランジスタは、前記第１のソース／ドレイン接合
近傍でインパクトイオン化を起こして前記チャネルボデ
ィに多数キャリアを注入した第１のデータ状態と、前記
ゲートからの容量結合により所定電位が与えられた前記
チャネルボディと前記第１のソース／ドレインの間に順
方向バイアスを与えることにより前記チャネルボディの
多数キャリアを放出した第２のデータ状態とを記憶する
ものであることを特徴とする半導体メモリ装置。6. A gate, a first source / drain, and a portion in contact with at least a channel region, and a portion in contact with at least the channel region of the first source / drain has a higher impurity concentration than this portion. A second source / drain that is set to, and a floating channel body that has a conductivity type opposite to those of the first source / drain and the second source / drain. And a first data state in which majority carriers are injected into the channel body to cause impact ionization in the vicinity of the first source / drain junction, and the transistor has a predetermined capacity due to capacitive coupling from the gate. A forward bias is applied between the channel body to which a potential is applied and the first source / drain. The semiconductor memory device, characterized in that by obtaining is configured to store a second data state that has released the majority carriers in the channel body.
は、前記第２のソース／ドレインを基準電位とし、前記
ゲートにチャネルをオンさせる極性の第１の制御電圧を
印加し、前記第１のソース／ドレインに第１の制御電圧
と同極性の第２の制御電圧を印加して、前記第１のソー
ス／ドレイン接合近傍でインパクトイオン化を起こして
前記チャネルボディに多数キャリアを注入することによ
り書き込まれ、 前記トランジスタの第２のデータ状態は、前記第１のソ
ース／ドレインを基準電位とし、前記ゲートに第１の制
御電圧を印加し、前記第２のソース／ドレイン領域に第
１の制御電圧と同極性の第３の制御電圧を印加して、前
記チャネルボディの多数キャリアを前記第１のソース／
ドレインに放出させることにより書き込まれることを特
徴とする請求項５または６記載の半導体メモリ装置。7. The first data state of the transistor is such that the second source / drain is a reference potential and a first control voltage having a polarity for turning on a channel is applied to the gate, A second control voltage having the same polarity as the first control voltage is applied to the / drain to cause impact ionization in the vicinity of the first source / drain junction and to inject majority carriers into the channel body. In the second data state of the transistor, the first source / drain is used as a reference potential, the first control voltage is applied to the gate, and the first control voltage is applied to the second source / drain region. By applying a third control voltage of the same polarity, majority carriers of the channel body are transferred to the first source /
7. The semiconductor memory device according to claim 5, wherein the semiconductor memory device is written by being discharged to the drain.
は、前記第２のソース／ドレインを基準電位とし、前記
ゲートにチャネルをオンさせる極性の第１の制御電圧を
印加し、前記第１のソース／ドレインに第１の制御電圧
と同極性の第２の制御電圧を印加して、前記第１のソー
ス／ドレイン接合近傍でインパクトイオン化を起こして
前記チャネルボディに多数キャリアを注入することによ
り書き込まれ、 前記トランジスタの第２のデータ状態は、前記第２のソ
ース／ドレインを基準電位とし、前記ゲートに第１の制
御電圧を印加し、前記第１のソース／ドレイン領域に第
１の制御電圧と逆極性の第３の制御電圧を印加して、前
記チャネルボディの多数キャリアを前記第１のソース／
ドレインに放出させることにより書き込まれることを特
徴とする請求項５または６記載の半導体メモリ装置。8. The first data state of the transistor is such that the second source / drain is a reference potential and a first control voltage having a polarity for turning on a channel is applied to the gate, A second control voltage having the same polarity as the first control voltage is applied to the / drain to cause impact ionization in the vicinity of the first source / drain junction and to inject majority carriers into the channel body. In the second data state of the transistor, the second source / drain is used as a reference potential, the first control voltage is applied to the gate, and the first control voltage is applied to the first source / drain region. By applying a third control voltage of opposite polarity, majority carriers of the channel body are transferred to the first source /
7. The semiconductor memory device according to claim 5, wherein the semiconductor memory device is written by being discharged to the drain.
のチャネルボディを持ってマトリクス配列された、第１
のソース／ドレインのチャネル領域に接する部分が第２
のソース／ドレインのチャネル領域に接する部分に比べ
て高不純物濃度に設定されたトランジスタと、 一方向に並ぶトランジスタのゲートが共通に接続された
ワード線と、 前記ワード線と交差する方向に並ぶトランジスタの前記
第１のソース／ドレインが共通に接続されたビット線
と、 前記ワード線と交差する方向に並ぶ前記トランジスタの
第２のソース／ドレインが共通に接続されたプレート線
とを備えてメモリセルアレイが構成され、 前記トランジスタは、前記第１のソース／ドレイン接合
近傍でインパクトイオン化を起こして前記チャネルボデ
ィに多数キャリアを注入した第１のデータ状態と、ゲー
トからの容量結合により所定電位が与えられた前記チャ
ネルボディと前記第１のソース／ドレインの間に順方向
バイアスを与えることにより前記チャネルボディの多数
キャリアを放出した第２のデータ状態とを記憶するもの
であることを特徴とする半導体メモリ装置。9. A first matrix array having floating channel bodies isolated from each other.
The part of the source / drain in contact with the channel region is the second
Of which the impurity concentration is higher than that of the source / drain contacting the channel region, a word line to which the gates of the transistors arranged in one direction are commonly connected, and a transistor arranged in a direction intersecting the word line Of the memory cell array including a bit line to which the first source / drain is commonly connected, and a plate line to which the second source / drain of the transistor arranged in a direction intersecting with the word line are commonly connected. The transistor is supplied with a predetermined potential by capacitive coupling from the gate and a first data state in which impact ions are generated in the vicinity of the first source / drain junction and majority carriers are injected into the channel body. Applying a forward bias between the channel body and the first source / drain And a second data state in which the majority carriers of the channel body have been released by the semiconductor memory device.
前記プレート線を基準電位とし、選択されたワード線に
前記トランジスタをオンさせる第１の制御電圧を印加
し、選択されたビット線に前記選択されたワード線と同
極性の第２の制御電圧を印加して、選択されたトランジ
スタの前記第１のソース／ドレイン接合近傍でインパク
トイオン化を起こしてそのチャネルボディに多数キャリ
アを注入するものであり、 前記第２のデータ状態の書き込みは、前記ビット線を基
準電位とし、選択されたワード線に第１の制御電圧を印
加し、選択されたプレート線に前記選択されたワード線
と同極性の第３の制御電圧を印加し、選択されたトラン
ジスタの前記第１のソース／ドレイン接合に順方向バイ
アス電流を流してそのチャネルボディの多数キャリアを
前記第１のソース／ドレインに放出させるものであるこ
とを特徴とする請求項９記載の半導体メモリ装置。10. Writing the first data state comprises:
A first control voltage for turning on the transistor is applied to the selected word line using the plate line as a reference potential, and a second control voltage having the same polarity as the selected word line is applied to the selected bit line. And applying impact ionization in the vicinity of the first source / drain junction of the selected transistor to inject majority carriers into the channel body, and writing the second data state is performed by the bit line. Is used as a reference potential, a first control voltage is applied to the selected word line, a third control voltage having the same polarity as the selected word line is applied to the selected plate line, and A forward bias current is applied to the first source / drain junction to release majority carriers in the channel body to the first source / drain. 10. The semiconductor memory device according to claim 9, wherein the semiconductor memory device is provided.
電圧が実質的に同電圧であることを特徴とする請求項
１、２、３、７および１０のいずれか一項記載の半導体
メモリ装置。11. The semiconductor according to claim 1, wherein the second control voltage and the third control voltage are substantially the same voltage. Memory device.
前記第２のソース／ドレイン上に延在するゲート絶縁膜
を含むことを特徴とする請求項３または５記載の半導体
メモリ装置。12. The semiconductor memory device according to claim 3, wherein the insulating film includes a gate insulating film extending from immediately below the gate to above the second source / drain.
ネルボディを持つ一つのトランジスタにより構成される
半導体メモリ装置の製造方法であって、 半導体基板上に絶縁膜により分離されて積層された第１
導電型の半導体層にゲート絶縁膜を介してゲート電極を
形成する工程と、 前記ゲート電極をマスクとして垂直方向のイオン注入を
行って、第１および第２のソース／ドレインにそれぞれ
第２導電型の第１及び第２の低濃度層を形成する工程
と、 前記ゲート電極をマスクとして斜め方向のイオン注入を
行って、前記第１のソース／ドレインには前記第１の低
濃度層と重なる浅い第２導電型の第１の高濃度層を形成
し、前記第２のソース／ドレインには前記第２の低濃度
層のチャネル領域に接する拡張領域部分を残して第２の
低濃度層に重なる浅い第２導電型の第２の高濃度層を形
成する工程と、 前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、 前記ゲート電極と側壁絶縁膜をマスクとして垂直方向の
イオン注入を行って、前記第１および前記第２のソース
／ドレインにそれぞれ前記絶縁膜に達する深さで第２導
電型の第３及び第４の高濃度層を形成する工程と、を有
することを特徴とする半導体メモリ装置の製造方法。13. A method of manufacturing a semiconductor memory device, wherein a memory cell is composed of one transistor having a floating channel body, the first memory layer being separated and laminated by an insulating film on a semiconductor substrate.
Forming a gate electrode on a conductive type semiconductor layer via a gate insulating film; and performing vertical ion implantation using the gate electrode as a mask to form a second conductive type on each of the first and second source / drains. Forming the first and second low-concentration layers, and performing ion implantation in an oblique direction using the gate electrode as a mask so that the first source / drain has a shallow overlap with the first low-concentration layer. A first high-concentration layer of the second conductivity type is formed, and the second source / drain overlaps with the second low-concentration layer leaving an extended region portion in contact with the channel region of the second low-concentration layer. A step of forming a shallow second conductivity type second high-concentration layer, a step of forming a sidewall insulating film on a sidewall of the gate electrode, and a vertical ion implantation using the gate electrode and the sidewall insulating film as a mask And the first and And a step of forming third and fourth high-concentration layers of the second conductivity type in the second source / drain so as to reach the insulating film, respectively. Method.
ン、第２のソース／ドレインおよびフローティングのチ
ャネルボディを持つ一つのトランジスタにより構成され
る半導体メモリ装置の製造方法であって、 半導体基板上に絶縁膜により分離されて積層された半導
体層上に、前記第２のソース／ドレインおよび前記チャ
ネルボディが形成される形成領域を露出する開口部を有
する第１の膜を形成する工程と、 前記形成領域および前記第１の膜上に、順に、前記第２
のソース／ドレインよりも比誘電率が高くゲート絶縁膜
となる第２の膜、ゲート電極となる導電性の第３の膜を
形成する工程と、 異方性エッチングで前記第３の膜をエッチングすること
により前記開口部の側壁に沿って側壁導電膜を形成する
工程と、 前記側壁導電膜をパターニングして前記ゲート電極を形
成する工程と、 前記ゲート電極を形成した後、前記第１の膜を除去する
工程と、 前記第1の膜を除去した後、前記ゲート電極をマスクと
して前記半導体層に前記第１のソース／ドレインおよび
前記第２のソース／ドレインを形成する工程と、を有す
ることを特徴とする半導体メモリ装置の製造方法。14. A method of manufacturing a semiconductor memory device, wherein a memory cell is composed of one transistor having a first source / drain, a second source / drain and a floating channel body, the method comprising: Forming a first film having an opening exposing a formation region in which the second source / drain and the channel body are formed, on the stacked semiconductor layers separated by an insulating film; On the region and the first film, in order
Forming a second film having a higher relative dielectric constant than the source / drain and forming a gate insulating film and a conductive third film forming a gate electrode, and etching the third film by anisotropic etching. Forming a side wall conductive film along the side wall of the opening, forming a gate electrode by patterning the side wall conductive film, and forming the gate electrode, and then forming the first film. And removing the first film, and then forming the first source / drain and the second source / drain in the semiconductor layer using the gate electrode as a mask. And a method of manufacturing a semiconductor memory device.
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