JP2003015908A - インサーキットエミュレータのブレーク信号発生回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 バイト命令及びワード命令識別信号がない場
合であっても、意図するビット幅でデータ値と任意設定
値とを比較しブレークできる。さらには、入力信号数を
増やすことなく、大きいバイト数の単位でデータ値と任
意設定値とを比較しブレークできる。 【解決手段】 データメモリリード信号出力部は、デー
タメモリリード／ライト信号と命令の先頭信号とが所定
の条件を満たすように入力されると、第ｉデータメモリ
リード信号を出力開始または停止する。第ｉ一致信号出
力部は、第ｉデータメモリリード信号が入力開始される
と同時に、一つの命令に対応する１又は複数のデータメ
モリのデータ値のうち第ｉ番目のデータ値をデータメモ
リから読み込み、任意設定値とを比較して、双方の値が
一致している場合には、第ｉ一致信号を出力する。ブレ
ーク信号出力部は、読み込まれたデータ値と任意設定値
とが所定バイト単位で一致したと判断したときに、ブレ
ーク信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、インサーキット
エミュレータによるエミュレーションをブレークするに
当たって、ブレーク信号を発するインサーキットエミュ
レータのブレーク信号発生回路に関する。

【０００２】

【従来の技術】インサーキットエミュレータは、マイク
ロコントローラ（マイコン）の開発支援装置として、プ
ログラム及びハードウェアデバッグに用いられている。
インサーキットエミュレータには、システム状態を設
定、変更できる機能、実行状態が確認できるトレース機
能、プログラムの特定部分やシステムとしての特定状態
により実行を中断できるブレーク機能などが用意されて
おり、リアルタイムデバッグを効率的に行うことができ
る。

【０００３】従来、このインサーキットエミュレータに
よる、プログラムのエミュレーション（実行）中に、エ
ミュレーションをブレーク（中断）させるには、一般的
に以下のような方法が用いられていた。

【０００４】すなわち、インサーキットエミュレータの
データメモリのデータ値（以後、データ値とも称す
る。）とブレークさせる値である任意に設定した値（以
後、任意設定値とも称する。）とを比較し、一致したら
ブレークさせていた（これをデータマッチブレークとい
う。）。この方法において、データ値と任意設定値とを
意図するバイト幅で比較し一致させ、ブレークさせるた
めに、プログラムの命令がバイト命令（１バイトの命
令）であることを識別する信号（以後、バイト命令識別
信号とも称する。）、及びプログラムの命令がワード命
令（２バイトの命令）であることを識別する信号（以
後、ワード命令識別信号とも称する。）を利用してい
た。

【０００５】この従来のブレーク方法を実現するため
に、従来使用されているブレーク信号発生回路につい
て、図１３を参照して説明する。図１３は、従来技術の
ブレーク信号発生回路の構成を示す回路図である。

【０００６】図１３に示すように、このブレーク信号発
生回路は、第１論理組み合わせ回路１０、第２論理組み
合わせ回路４０、第１コンペア回路２０及び第２コンペ
ア回路３０で構成されている。

【０００７】第１論理組み合わせ回路１０には、バイト
命令識別信号Ｂ１、ワード命令識別信号Ｂ２、データメ
モリリード／ライト信号Ｒ／Ｗ、及びデータメモリのア
ドレスバス最下位ビット信号Ｃがそれぞれ入力される。

【０００８】また、第１コンペア回路２０及び第２コン
ペア回路３０の端子Ｄ１と端子Ｄ２には、それぞれデー
タ値Ｄと任意設定値Ａとがデータバスによって入力され
る。また、第１コンペア回路２０の端子ＣＬＫ１と端子
ＣＬＫ２には、第１論理組み合わせ回路１０の出力Ｆ１
と第１任意設定値ライト信号Ｗ１とがそれぞれ入力され
る。同様に、第２コンペア回路３０の端子ＣＬＫ１と端
子ＣＬＫ２には、第１論理組み合わせ回路１０の出力Ｆ
２と第２任意設定値ライト信号Ｗ２とがそれぞれ入力さ
れる。

【０００９】また、第１コンペア回路２０及び第２コン
ペア回路３０の端子ＣＬＲ１と端子ＣＬＲ２には、デー
タ値クリア信号ＣＬＲ１と任意設定値クリア信号ＣＬＲ
２とがそれぞれ入力される。

【００１０】さらに、第２論理組み合わせ回路４０に
は、第１コンペア回路２０及び第２コンペア回路３０の
それぞれの出力端子ＥＱＵからの出力Ｇ１及びＧ２と、
所定バイト識別信号Ｅ１と、所定バイト識別信号Ｅ２と
が入力される。そして、第２論理組み合わせ回路４０か
らブレーク信号Ｈが出力される。

【００１１】このブレーク信号発生回路の動作につい
て、図２を参照して説明する。図２は、従来技術のブレ
ーク信号発生回路の動作を示すタイミングチャートであ
る。

【００１２】まず、エミュレーションを行う際に用いる
各種信号やデータについて説明する。

【００１３】図２に示すように、インサーキットエミュ
レータのＣＰＵの基本クロックＢＣＬＫに同調して、プ
ログラムの命令Ｉｎが実行される。図２においては、Ｃ
ＰＵが一度に処理できる情報量を１バイトとしており、
従って、タイミングチャートを１バイトの命令Ｉｎを処
理する時間ごとに区切っている。そして、図２において
は、ＣＰＵが処理する命令Ｉｎは、順にバイト、ワー
ド、バイト命令になっている。

【００１４】このとき、バイト命令識別信号Ｂ１のレベ
ルは、バイト命令のときハイレベルになっており、か
つ、ワード命令のときローレベルになっている。これに
対して、ワード命令識別信号Ｂ２のレベルは、バイト命
令識別信号Ｂ１の逆になっている。

【００１５】また、データメモリ中のデータ値Ｄは、命
令をマイコンがバイト単位で処理するごとに記憶されて
いるので、命令の下位のバイトに対応するデータ値と、
上位のバイトに対応するデータ値とが存在する。

【００１６】ここで、命令の下位のバイトとは、バイト
命令処理のとき及びワード命令であって前半のバイト処
理のときのことを意味しており、上位のバイトとは、ワ
ード命令であって後半のバイト処理のときのことを意味
している。

【００１７】これに対応して、データメモリのアドレス
バス最下位ビット信号Ｃのレベルは、データメモリ中の
データ値が下位バイトのときにはローレベルになってい
て、上位バイトのときにはハイレベルになっている。ま
た、データメモリリード／ライト信号Ｒ／Ｗは、命令切
り換え時にローレベルからハイレベルに立ち上がる波形
になっている。

【００１８】これらのＢ１、Ｂ２、Ｒ／Ｗ、及びＣ信号
が第１論理組み合わせ回路１０に入力されたときに出力
される信号Ｆ１及びＦ２は、図２に示すとおりである。
このうち、Ｆ１は第１コンペア回路２０へのデータ値リ
ード信号になっており、Ｆ１が第１コンペア回路２０の
端子ＣＬＫ１に入力されると同時に、端子Ｄ１からデー
タ値Ｄが入力される。

【００１９】ここで、Ｆ１が入力されるとは、Ｆ１のレ
ベルがローレベルからハイレベルに立ち上がったときの
ことを意味している。つまり、図２の時間ｔ１、ｔ２及
びｔ４のタイミングで第１コンペア回路２０にはデータ
値Ｄが読み込まれている。従って、第１コンペア回路２
０では、下位バイトのデータ値を読み取っている。

【００２０】同様に、Ｆ２は第２コンペア回路３０への
データ値リード信号になっており、Ｆ２が第２コンペア
回路３０の端子ＣＬＫ１に入力されると同時に、第２コ
ンペア回路３０の端子Ｄ１からデータ値Ｄが入力され
る。つまり、図２のｔ３のタイミングで第２コンペア回
路３０にはデータ値が読み込まれている。従って、第２
コンペア回路３０では、上位バイトのデータ値を読み取
っている。

【００２１】次に、第１コンペア回路２０及び第２コン
ペア回路３０のそれぞれにおいて、このデータ値Ｄと、
予め端子Ｄ２から入力された任意設定値とを比較して、
一致している場合には、出力端子ＥＱＵからそれぞれ一
致信号であるＧ１及びＧ２を出力する（ハイレベルにな
る。）。

【００２２】このブレーク信号発生回路によれば、バイ
ト単位でブレークさせたいときには、第１コンペア回路
２０及び第２コンペア回路３０には同じ任意設定値Ａを
入力し、ワード単位でブレークさせたいときにはそれぞ
れに異なる任意設定値Ａを入力する。

【００２３】次に、第２論理組み合わせ回路４０におい
て、Ｇ１及びＧ２に基づいてブレーク信号を出力するか
判断する。このブレーク信号発生回路によれば、第２論
理組み合わせ回路４０に入力するＥ１とＥ２のレベル
は、バイト単位でブレークさせたいとき予めＥ１にはハ
イレベル、かつ、Ｅ２にはローレベルを与えておく。そ
して、バイト単位でブレークしたいときであれば、Ｇ１
及びＧ２のうち一方がハイレベルであれば、ブレーク信
号である信号Ｈが出力される（ハイレベルになる。）。
つまり、第１コンペア回路２０中の下位バイトであるデ
ータ値と第２コンペア回路３０中の上位バイトであるデ
ータ値のうち、どちらかが任意設定値と一致していれば
ブレーク信号を出力する。

【００２４】また、ワード単位でブレークしたいときで
あれば、Ｇ１及びＧ２の両方がハイレベルであれば、ブ
レーク信号である信号Ｈが出力される（ハイレベルにな
る。）。つまり、第１コンペア回路２０中の下位バイト
であるデータ値と第２コンペア回路３０中の上位バイト
であるデータ値の両方が任意設定値と一致していればブ
レーク信号を出力する。

【００２５】

【発明が解決しようとする課題】しかしながら、上述の
ブレーク信号発生回路では、バイト命令識別信号及びワ
ード命令識別信号がない場合は、バイト命令かワード命
令かを判断できない。つまり、第１論理組み合わせ回路
１０の出力信号であるＦ１及びＦ２を得ることができな
い。このＦ１及びＦ２は、第１及び第２コンペア回路２
０及び３０にデータ値を書き込むデータメモリリード信
号の役割を果たしているので、結果的に、意図するビッ
ト幅でデータの値と任意設定値とを比較しブレークでき
ない。

【００２６】また、第１論理組み合わせ回路１０には４
つの信号を入力させる必要があり、従って、第１論理組
み合わせ回路１０が複雑な構造になっていた。

【００２７】さらに、上述のブレーク信号発生回路で
は、ワード単位より大きいバイト数の単位で比較できな
い。この理由として、上述のブレーク信号発生回路で
は、バイト単位又はワード単位の比較をするために、識
別信号を２つ入力させる必要があるのに対し、例えば最
大２^mバイト単位で比較できるようにするには、識別信
号を２^m個入力しなければならず、これに伴って第１論
理組み合わせ回路１０がますます複雑になる。さらに、
データメモリのアドレスバス最下位ビット信号は、デー
タ値が下位のバイト又は上位のバイトのどちらに対応す
るかのみ識別できるので、ワード単位より大きいバイト
数の命令に対応するデータ値は識別することができな
い。

【００２８】従って、この発明の目的は、バイト命令及
びワード命令識別信号がない場合であっても、意図する
ビット幅でデータ値と任意設定値とを比較しブレークで
きるブレーク信号発生回路を提供することである。さら
に、この発明の他の目的は、入力信号数を増やすことな
く、大きいバイト数の単位でデータ値と任意設定値とを
比較しブレークできるブレーク信号発生回路を提供する
ことである。

【００２９】

【課題を解決するための手段】上述の目的を達成するた
め、この発明のブレーク信号発生回路は、次のような構
成を有する。

【００３０】即ち、この発明のブレーク信号発生回路
は、インサーキットエミュレータによるプログラムのエ
ミュレーション中に、このプログラムの命令を実行する
ときのデータ値を記憶するデータメモリのデータ値と、
ブレークしたい数値としての任意設定値とを、所定のバ
イト単位で比較して、双方の値が一致していたらブレー
ク信号を出力する。

【００３１】このとき、インサーキットエミュレータに
より一度に処理できるバイト数は２ ^pバイト（但し、ｐ
は０以上の整数）であり、比較できる最大のバイト単位
は２^{n +p}バイト（但し、ｎは１以上の整数）であり、及
び所定のバイト単位が２^m+pバイト（但し、ｍは０≦ｍ
≦ｎを満たす整数）である。

【００３２】なおこの発明のブレーク信号発生回路は、
データメモリリード信号出力部と、第ｉ一致信号出力部
と、ブレーク信号出力部とで構成される。

【００３３】データメモリリード信号出力部は、データ
メモリリード／ライト信号と命令の先頭信号とが所定の
条件を満たすように入力されると、第ｉデータメモリリ
ード信号を出力開始または停止する。

【００３４】また第ｉ一致信号出力部は、第ｉデータメ
モリリード信号が入力開始されると同時に、一つの命令
に対応する１又は複数のデータメモリのデータ値のうち
第ｉ番目のデータ値をデータメモリから読み込み、この
読み込まれたデータ値と、２ ^pバイトの任意設定値とを
比較して、双方の値が一致している場合には、第ｉ一致
信号を出力する。

【００３５】またブレーク信号出力部は、少なくとも２
^m個の第ｉ一致信号出力部の各々から第ｉ一致信号が入
力され、かつ、読み込まれたデータ値と任意設定値とを
２^{m+ p}バイト単位で一致したと判断したときに、ブレー
ク信号を出力する（但しｉは、ｉ＝１，２，３，・・
・，２ⁿ）。

【００３６】ここで、ｎの値はブレーク信号発生回路の
構造によって決まる値である。つまり、この発明のブレ
ーク信号発生回路は、２ⁿ個の一致信号出力部を有して
いる。そして、データメモリリード信号出力部からデー
タメモリリード信号は２ⁿ個出力され、これらの信号は
２ⁿ個の一致信号出力部にそれぞれ入力され、これらそ
れぞれの一致信号出力部から一致信号が出力される。

【００３７】また、ｐの値は、インサーキットエミュレ
ータのマイコンの性能で決まってくる値である。つま
り、マイコンが２^pバイトを一度に処理できる性能であ
るとき、データメモリに記憶されるデータ値は２^pバイ
トになる。このとき、それぞれの第ｉ一致信号出力部に
おいては、２^pバイトの読み込まれたデータ値と２^pバイ
トの任意設定値とを比較している。従って、比較できる
最大のバイト数は２^n+pバイトになる。

【００３８】またｍの値は、エミュレーション前に、例
えば外部入力により予め設定しておく。この設定した値
は、エミュレーション前であれば変更可能なものとし、
また、エミュレーション中に変更可能であってもよい。
このとき、所定のバイト単位は２^m+pバイトであり、こ
の所定のバイト単位は、比較しブレークさせたいバイト
単位である。

【００３９】また、データメモリリード／ライト信号と
は、データメモリにデータ値を書き込むための信号であ
ると共に、第ｉ一致信号出力部においてこのデータ値を
データメモリから読み込むための信号である。また、命
令の先頭信号とは、インサーキットエミュレータのマイ
コンが新たな命令の実行を開始すると共に出力開始する
信号のことである。

【００４０】また、第ｉ一致信号出力部において、一つ
の命令が２^q+pバイト単位のとき、この命令に対応する
一又は複数のデータメモリのデータ値とは、この一つの
命令をマイコンで実行したときに得られたデータ値のす
べてのことを意味している。従って、このデータ値はそ
れぞれ２^pバイトからなっており、かつ２^q個存在する。

【００４１】従って、第ｉ番目のデータ値とは、この２
^q個のデータ値のうち、データメモリに記憶された順で
いうところの第ｉ番目のデータ値のことを意味し、すな
わち、２^q個のデータ値群を並べて一つの命令に対応す
る一つのデータ値群としたとき、下位から数えて第ｉ番
目のデータ値と定義する。

【００４２】なお、入力される信号レベルをハイレベル
とローレベルとの二種類に分けた場合、ハイレベルが継
続されている期間又はローレベルからハイレベルに変化
した瞬間に、意味があるあるいは動作が行われることが
ある。この発明でいうところの信号の入力又は入力開始
とはそれぞれ、このような期間又は瞬間のことを意味す
る。信号の出力又は出力開始においても同様である。ま
た、逆にハイレベルとローレベルとが反対であってもよ
い。

【００４３】このように、データメモリリード信号出力
部において、データメモリリード／ライト信号と命令の
先頭信号とが所定の条件を満たすように入力されること
により、上述の第ｉ一致信号出力部において、第ｉデー
タメモリリード信号の入力開始と同時に、第ｉ番目のデ
ータ値を読み込むことができる。

【００４４】従って、少なくとも２^m個の第ｉ一致信号
出力部の各々から第ｉ一致信号が出力されると、２^pバ
イトのデータ値と任意設定値とが、少なくとも２^m個に
おいて一致したことになる。しかも、それぞれの第ｉ一
致信号出力部においては、一つの命令に対応する第ｉ番
目のデータ値と任意設定値とを比較しているので、これ
ら少なくとも２^m個のデータ値はそれぞれ重複していな
い。すなわち、このときデータ値と任意設定値とが２
^m+pバイト単位で一致する。

【００４５】さらに、ブレーク信号出力部において、デ
ータ値と任意設定値とが２^m+pバイト単位で一致したと
判断したときにのみブレーク信号を出力する。即ち、こ
のブレーク信号出力部は、データ値と任意設定値とがブ
レークさせたい所定のバイト数である２^m+pバイト単位
で一致したときにのみ、確実に、ブレーク信号を出力す
ることができる。

【００４６】また、この発明では、従来技術において必
要であったバイト命令又はワード命令識別信号、即ち一
般化すると、２^p+qバイト命令識別信号を用いなくて
も、意図するバイト単位でデータ値と任意設定値とを比
較しブレークすることができる。さらに、従来技術にお
いては、ｎ＝１のときデータメモリリード信号出力部へ
の入力信号が４つ必要であり、かつ、ｎ≧２のときに適
用することできなかったのに対し、この発明では、すべ
てのｎについて理論的に適用可能であり、しかも、デー
タメモリリード信号出力部への入力信号は、常にデータ
メモリリード／ライト信号及び命令の先頭信号の二つだ
けでよい。

【００４７】ところで、この発明の実施に当たり、デー
タメモリリード信号出力部は、データメモリリード／ラ
イト信号のみ連続してｉ回入力開始されると、第ｉデー
タメモリリード信号を出力開始し、及び、命令の先頭信
号が入力開始されるとデータメモリリード信号を出力停
止するように動作するのが好ましい。ここで、データメ
モリリード／ライト信号のみ連続してｉ回入力開始され
るとは、命令の先頭信号が入力開始される前にデータメ
モリリード／ライト信号のみ連続してｉ回入力開始され
ることを意味する。

【００４８】この場合、データメモリリード信号出力部
における第ｉデータメモリリード信号出力開始時には、
データメモリにおいて、一つの命令に対応する１又は複
数のデータメモリのデータ値のうち第ｉ番目のデータ値
が記憶されている。よって、第ｉデータメモリリード信
号が入力開始されると同時に、第ｉ一致信号出力部は、
データメモリからこの第ｉ番目のデータ値を読み込むこ
とができる。

【００４９】さらに、データメモリリード信号出力部が
上述したような動作を行う場合、出力停止の条件である
命令の先頭信号の入力は、新たな命令の実行が開始され
た時に起こるため、第ｉデータメモリリード信号の出力
停止時とは、一つの命令の実行が終わり新たな命令の実
行に移るときを意味する。従って、データメモリリード
信号出力部は、その時点で振り出しに戻り、新たに上述
の出力開始の条件を満たしたときに再びデータメモリリ
ード信号を出力開始するので、この出力開始時に、第ｉ
一致信号出力部はこの新たな一つの命令に対応する第ｉ
番目のデータ値を読み込むことができる。

【００５０】また、この発明の実施に当たり、好ましく
は第ｉ一致信号出力部におけるデータメモリのデータ値
の読み込みは、第ｉデータメモリリード信号が入力開始
されたときの最新のデータ値を読み込んで、この読み込
まれたデータ値は逐次更新されるのが良い。

【００５１】このように動作することにより、第ｉ一致
信号出力部は、一つの命令に対応する１又は複数のデー
タメモリのデータ値のうち第ｉ番目のデータ値を読み込
むことができる。また、この読み込まれたデータ値は逐
次更新されるので、第ｉ一致信号出力部はこの逐次更新
されたデータ値と任意設定値とを比較することができ、
従って、すべての読み込まれたデータ値について比較す
ることができる。

【００５２】また、この発明の実施に当たり、好ましく
は、第ｉ一致信号出力部において、ｉの値に対し、ｊ＝
｛ｉ−（ｋ−１）２^m｝（数式（１））（但し、ｊ＝
１，２，３，・・・，２^m、かつ、ｋ＝１，２，３，・
・・，２^n-m）を満たすｊが同じ値をもつとき、任意設
定値は同じ値をもつのが良い。

【００５３】なお、第ｉ一致信号出力部は、一つの命令
に対応する１又は複数のデータメモリのデータ値のうち
第ｉ番目のデータ値を読み込み、次の条件を満たしたと
き、データ値と任意設定値とが２^m+pバイト単位で一致
していると判断する。

【００５４】すなわち、２ⁿ個のｉの値を大きさの順に
並べて２^m個ずつ２^n-m群に分けたとき、少なくとも一つ
の群については、その群に属する２^m個のすべてのｉの
値に対応する第ｉ一致信号出力部から第ｉ一致信号が出
力されればよい。

【００５５】例えばｉ＝１，２，３，・・・，２^m（ｋ
＝１のとき）に対応するすべての第ｉ一致信号出力部に
おいて、データ値と任意設定値とが一致していればよ
い。同様に、ｉ＝２^m＋１，２^m＋２，・・・，２
^m+1（ｋ＝２のとき）に対応するすべての第ｉ一致信号
出力部において、データ値と任意設定値とが一致してい
てもよい。同様に、ｉ＝２ⁿ−２^m＋１，２ⁿ−２^m＋２，
・・・，２ⁿ（ｋ＝２^n-mのとき）に対応するすべての第
ｉ一致信号出力部において、データ値と任意設定値とが
一致していてもよい。

【００５６】ここで、ｋの値は、それぞれの群の番号に
相当することがわかる。したがって、一つの群に属する
それぞれのｉの値に対応する第ｉ一致信号出力部におい
ては、２^m個の一組の任意設定値を設定する必要があ
る。また、異なる群に対しては、同じ一組の任意設定値
を設定する必要がある。

【００５７】すなわち、あるｉの値が第ｋ群に族してい
るとし、第ｋ群中で、このｉが、小さい順にｙ番目とす
ると、同じｙをもつ第ｉ一致信号出力部における任意設
定値は同じ値をもてばよい。上述の、ｉの値に対し、数
式（１）を満たすｊの値が同じ値をもつときに、任意設
定値も同じ値をもつということは、以上のことを意味し
ている。

【００５８】また、この発明の実施に当たり、好ましく
は、ブレーク信号出力部において、少なくとも一つのｋ
の値において、このｋの値に対する２^m個のすべての第
ｉ一致信号出力部から第ｉ一致信号が入力されたとき
に、データ値と任意設定値とが２^m+pバイト単位で一致
したと判断するのが良い。この結果、ブレーク信号出力
部では、データ値と任意設定値とが所定のバイト単位で
一致したときのみ、確実にブレーク信号を発生させるこ
とができる。

【００５９】また、この発明の実施に当たり、好ましく
は、データメモリリード／ライト信号は、インサーキッ
トエミュレータにおける基本クロックと同調していて、
データメモリリード／ライト信号がデータメモリに１回
入力されると、データメモリに２^pバイトのデータメモ
リのデータ値が書き込まれるのが良い。

【００６０】このように、データメモリリード／ライト
信号が基本クロックと同調していると、命令の実行とタ
イミングを同期させたデータメモリリード／ライト信号
を、データメモリリード信号出力部とデータメモリに入
力させることができる。また、データメモリに１回入力
されると、データメモリに２^pバイトのデータ値が書き
込まれるので、現在実行されている命令に対するデータ
値が最新のデータ値としてデータメモリに記憶される。

【００６１】また、この発明の実施に当たり、好ましく
は、命令の先頭信号は、インサーキットエミュレータに
おける基本クロックと同調していて、命令の実行開始と
共に出力開始する信号と、基本クロックとのＡＮＤ出力
であるのが良い。

【００６２】このように、命令の先頭信号が基本クロッ
クと同調していると、命令の実行とタイミングを同期さ
せた命令の先頭信号を、データメモリリード信号出力部
に入力させることができる。また、命令の実行開始と共
に出力開始する信号と、基本クロックとのＡＮＤ出力で
あるので、命令の先頭信号とデータメモリリード／ライ
ト信号とが同時にデータメモリリード信号出力部に入力
されることがなく、安定なデータメモリリード信号を出
力することができる。

【００６３】また、この発明の実施に当たり、好ましく
は、第ｉ一致信号出力部には、命令の先頭信号が入力可
能になっており、第ｉ一致信号出力部において、命令の
先頭信号が入力されたとき、読み込まれたデータ値が消
去されるのが良い。

【００６４】このような構成であると、新たな命令の実
行に移ったとき、第ｉ一致信号出力部に命令の先頭信号
が入力されるので、読み込まれたデータ値が消去され
る。従って、第ｉ一致信号が出力されなくなり、この結
果、異なる命令に対応するデータ値を比較してブレーク
信号を出力するといった誤動作がなくなり、安定なブレ
ーク信号を出力することができる。

【００６５】また、この発明の実施に当たり、好ましく
は、第ｉ一致信号出力部をコンペア回路により形成する
のが良い。

【００６６】このような構成であると、従来公知のコン
ペア回路を用いるので、回路構成を簡単にできる。

【００６７】また、この発明の実施に当たり、好ましく
は、データメモリリード信号出力部をカウンター回路に
より形成するのが良い。

【００６８】このような構成であると、従来公知のカウ
ンター回路を用いるので、回路構成を簡単にできる。

【００６９】また、この発明の実施に当たり、データメ
モリの代わりにレジスタを用いて、レジスタにプログラ
ムの命令を実行するときのデータ値を記憶させても良
い。

【００７０】レジスタは、データメモリと異なりデータ
値の記憶容量が小さいが、レジスタに記憶されたデータ
値を、次の新しいデータ値に更新される前に、第ｉ一致
信号出力部が読み込む構成にすれば問題ない。このよう
な構成であると、従来公知のレジスタを用いるので、回
路構成を簡単にできる。

【００７１】

【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎない。

【００７２】まず、この発明のブレーク信号発生回路を
利用して、エミュレーション中にブレークさせるための
装置構成及び動作について、図３を参照して説明する。
図３は、エミュレーション中にブレークさせるための装
置構成を示すブロック図である。

【００７３】このエミュレーション中にブレークさせる
ための装置構成は、インサーキットエミュレータ５０、
応用機器５２及び開発用計算機５４とから構成されてい
る。

【００７４】応用機器５２は、エミュレーションする対
象のシステムであって、ＣＰＵ等からなるマイコン、シ
ステム駆動のためのエミュレーションの対象となってい
るプログラムが記憶されているメモリなどからなる。

【００７５】また、インサーキットエミュレータ５０
は、ＣＰＵ５６、データメモリ５８、ブレーク信号発生
回路６０及び制御部６２から構成されている。

【００７６】ＣＰＵ５６は、応用機器５２のＣＰＵの機
能を代行し、エミュレーションの対象となっているプロ
グラムを実行し、このＣＰＵとハード的に等価な構造を
もっている。データメモリ５８は、ＣＰＵ５６でエミュ
レーションの対象となっているプログラムを実行した計
算結果等のデータ値を記憶する。ブレーク信号発生回路
６０は、ブレーク信号を出力する回路である。制御部６
２は、ＣＰＵ、メモリ等から構成されており、インサー
キットエミュレータ５０を制御する。また、開発用計算
機５４は、エミュレーションに関する情報の入力又は出
力を行うための計算機である。

【００７７】エミュレーションを行う前に、まず、ユー
ザーはブレークしたい数値である任意設定値を開発用計
算機５４から入力する。すると、制御部６２からブレー
ク信号発生回路６０へ任意設定値ライト信号が送られ、
任意設定値がブレーク信号発生回路６０に書き込まれ
る。

【００７８】エミュレーションが始まると、ＣＰＵ５６
は応用機器５２のＣＰＵの代わりに応用機器５２内のプ
ログラムの命令を実行することにより、ソフトウェア・
ハードウェアのデバッグを行う。このとき、ＣＰＵ５６
は応用機器５２内のプログラムを実行するのとタイミン
グを合わせて、データメモリリード／ライト信号をデー
タメモリ５８に送り、この信号によりデータメモリ５８
はデータ値を記憶する。

【００７９】またＣＰＵ５６は、ブレーク信号発生回路
６０にデータメモリリード／ライト信号及び命令の先頭
信号を送る。これらの信号を受けたブレーク信号発生回
路６０は、データメモリ５８のデータ値を、データメモ
リ５８から読み込んで書き込む。

【００８０】次に、ブレーク信号発生回路６０は、この
書き込んだデータ値と上述の任意設定値とを比較し、一
致している場合にはブレーク信号を制御部６２に出力す
る。制御部６２は、このブレーク信号を受けて、エミュ
レーションをブレークする。ここでブレークとは、エミ
ュレータ５０によるプログラムのエミュレーション、す
なわち実行を中断・一時停止させることを意味する。

【００８１】このように、プログラム・ハードウェアの
デバッグを行う際に、エミュレーションをブレークさせ
ることにより、プログラムが正常に動作しているかを監
視することができ、正常に動作していない場合にはその
原因を解明することができる。

【００８２】［第１の実施の形態］次に、この発明の第
１の実施の形態のブレーク信号発生回路６０の構成につ
いて、図４及び図５を参照して説明する。

【００８３】このブレーク信号発生回路６０は、インサ
ーキットエミュレータ５０によるプログラムのエミュレ
ーション中に、データメモリ５８のデータ値と、任意設
定値とを、所定のバイト単位で比較して、双方の値が一
致していたらブレーク信号を出力する回路である。

【００８４】ここで、この発明においてエミュレーショ
ンをブレークさせる条件は、次のように設定される。即
ち、インサーキットエミュレータ５０のユーザー（つま
りプログラム設計者）は、データメモリ５８のデータの
値が、意図する値になったときにエミュレーションをブ
レークさせようとする。この意図する値、つまりブレー
クさせる値を任意設定値とする。

【００８５】また、インサーキットエミュレータ５０の
ＣＰＵ５６は、２^pバイト、すなわち１バイトは８ビッ
トであるので、８・２^pビット処理が可能な性能を持っ
ている。よって、インサーキットエミュレータ５０によ
り一度に処理できるバイト数を２^pバイト（但し、ｐは
０以上の整数）とする。

【００８６】更に、比較できる最大のバイト単位を２
^n+pバイト（但し、ｎは１以上の整数）とし、及び上述
の所定のバイト単位を２^m+pバイト（但し、ｍは０≦ｍ
≦ｎを満たす整数）とする。このうち、ｎ及びｐは、装
置構成によって決定される定数である。また、ｍは、主
にエミュレーション前に設定する値であり、装置構成に
よらず設定変更可能な変数である。

【００８７】このブレーク信号発生回路６０は、データ
メモリリード信号出力部１００と、第ｉ一致信号出力部
１１０−ｉ（但しｉは、ｉ＝１，２，３，・・・，
２ⁿ）と、ブレーク信号出力部１３０とを具えている。

【００８８】図４（Ａ）は、データメモリリード信号出
力部１００の構成を示す図であり、図４（Ｂ）は、第ｉ
一致信号出力部１１０−ｉの構成を示している。また、
図５（Ａ）及び（Ｂ）に、ブレーク信号出力部１３０の
構成を示す。このブレーク信号出力部１３０は（ｎ＋
１）個の出力段１２０−１〜１２０−（ｎ＋１）を具え
ている。図５（Ｂ）は、これら出力段のうちある特定の
出力段１２０−ｍの構成を示す図である。

【００８９】ここで、図４（Ａ）を参照して、データメ
モリリード信号出力部１００について説明する。

【００９０】データメモリリード信号出力部１００は、
入力端子としては、データメモリリード／ライト信号Ｒ
／Ｗが入力する端子ＣＬＫ０、及び命令の先頭信号Ｉが
入力する端子ＣＬＲ０を具えている。そして出力端子と
しては、Ｒ１〜Ｒ２ⁿまでの第ｉデータメモリリード信
号Ｒｉを出力する２ⁿ個の端子ＥＱＵ１〜ＥＱＵ２ⁿを具
えている。このデータメモリリード信号出力部１００と
しては、例えば従来公知のジョンソンカウンタなどを用
いればよい。

【００９１】次に、図４（Ｂ）を参照して、第ｉ一致信
号出力部１１０−ｉについて説明する。

【００９２】この第ｉ一致信号出力部１１０−ｉは、入
力端子としては、データメモリリード信号出力部１００
から出力された第ｉデータメモリリード信号Ｒｉを入力
する端子ＣＬＫ１、データメモリのデータ値Ｄを入力す
る端子Ｄ１、データメモリのデータ値クリア信号ＣＬＲ
１を入力する端子ＣＬＲ１、任意設定値ライト信号Ｗｉ
を入力する端子ＣＬＫ２、任意設定値Ａを入力する端子
Ｄ２及び任意設定値クリア信号ＣＬＲ２を入力する端子
ＣＬＲ２を具えている。

【００９３】上述したように命令を実行するＣＰＵ５６
の性能から、一つのデータは２^pバイトで構成されてい
るので、端子Ｄ１及び端子Ｄ２は２^pバイトのデータバ
スと接続されていて、このデータバスからデータ値Ｄ及
び任意設定値Ａが入力されることが好ましい。特に、デ
ータメモリのデータ値ＤはＣＰＵ５６が命令を実行する
処理速度と同調して入力される必要があるため、端子Ｄ
１は２^pバイトのデータバスと接続される必要がある。

【００９４】また、出力端子としては、第ｉ一致信号Ｊ
ｉを出力する端子ＥＱＵを具えている。

【００９５】この第ｉ一致信号出力部１１０−ｉとして
は、例えば従来公知のコンペア回路などを用いればよ
い。なお、２ⁿ個の第ｉ一致信号出力部１１０−ｉは、
すべて同様の構成のものが用いられる。

【００９６】次に図５（Ａ）を参照してブレーク信号出
力部１３０、及び図５（Ｂ）を参照してブレーク信号出
力部１３０における（ｎ＋１）個の出力段１２０−１〜
１２０−（ｎ＋１）の構成について説明する。この図５
（Ｂ）は、（ｎ＋１）個の出力段１２０−１〜１２０−
（ｎ＋１）のうち、ｍ番目の出力段１２０−ｍの構成を
示している。

【００９７】この（ｎ＋１）個の出力段１２０−１〜１
２０−（ｎ＋１）は、それぞれ２ⁿ個の入力端子Ｊｍｉ
（ｉ＝１，２，・・・，２ⁿ）を具えている。これら入
力端子Ｊｍｉはそれぞれ、第ｉ一致信号出力部１１０−
ｉの第ｉ一致信号Ｊｉを出力する端子ＥＱＵと接続され
ている。

【００９８】これらの入力端子Ｊｍｉは、図５（Ｂ）を
参照すれば、２^n-m個のＡＮＤゲート回路１２０−ｍ−
ｋ（ｋ＝１，２，・・・，２^n-m）の入力端子になって
いることが分かる。即ち、このＡＮＤゲート回路１２０
−ｍ−ｋはそれぞれ、２^m個の入力端子をもっている。

【００９９】また、ＡＮＤゲート回路１２０−ｍ−ｋ
は、それぞれ一つの出力端子をもっている。そして、２
^n-m個のＡＮＤゲート回路１２０−ｍ−ｋのそれぞれの
出力端子は、ＯＲゲート回路１２２ｍの２^n-m個の入力
端子と接続されている。また、ＯＲゲート回路１２２ｍ
の一つの出力端子と、所定バイト識別信号ＥｍとがＡＮ
Ｄゲート回路１２４ｍの入力端子に接続されている。こ
の場合の所定バイトとは、２^m+pバイトである。

【０１００】さらに、図示されていないが、ブレーク信
号出力部１３０の（ｎ＋１）個の各出力段１２０−１〜
１２０−（ｎ＋１）におけるＡＮＤゲート回路１２４ｍ
の出力端子がそれぞれ、ＯＲゲート回路１２６の（ｎ＋
１）個の入力端子と接続されている。このＯＲゲート回
路１２６の出力端子からブレーク信号Ｋが出力される。

【０１０１】次に、図４及び図５に示したような第１の
実施の形態の構成を有するブレーク信号発生回路６０の
動作について説明する。

【０１０２】まずエミュレーション前に、図４（Ｂ）に
示したような構成の第ｉ一致信号出力部１１０−ｉにお
ける端子Ｄ２に、任意設定値Ａを入力する。この発明で
は、ブレークさせるに当たって、上述した所定のバイト
単位である２^m+pバイト単位でデータメモリのデータ値
Ｄと任意設定値Ａを比較する。このため図３に示したよ
うな装置構成において、この任意設定値Ａの入力は、ユ
ーザーが親計算機５４から２^m+pバイトの任意設定値Ａ
を入力することによって行われる。

【０１０３】そして、各々の第ｉ一致信号出力部１１０
−ｉの入力端子Ｄ２に、２^pバイトずつ任意設定値Ａが
入力される。このとき、後述する理由から、ｉの値に対
し、ｊ＝｛ｉ−（ｋ−１）２^m｝（数式（１））（但
し、ｊ＝１，２，３，・・・，２^m、かつ、ｋ＝１，
２，３，・・・，２^n-m）を満たすｊが同じ値をもつと
き、任意設定値Ａは同じ値をもつように入力されること
が好ましい。

【０１０４】ここで、２^m個の第ｉ一致信号出力部１１
０−ｉを一組とすると、このブレーク信号発生回路６０
は、２^n-m組の第ｉ一致信号出力部１１０−ｉを有す
る。そして、それぞれの組における第ｉ一致信号出力部
１１０−ｉには、２^m個の任意設定値Ａが入力される。
この結果、一組の第ｉ一致信号出力部１１０−ｉには、
合計で２^m+pバイトの任意設定値Ａが入力されたことに
なる。このとき、一組当たりの第ｉ一致信号出力部１１
０−ｉに記憶された２^m+pバイトの任意設定値Ａをみる
と、ｉの値が小さい第ｉ一致信号出力部１１０−ｉから
順に下位から２^pバイトずつの任意設定値Ａが記憶され
ている。

【０１０５】第ｉ一致信号出力部１１０−ｉへの任意設
定値Ａの入力は、次のようにして行う。すなわち、任意
設定値ライト信号Ｗｉが第ｉ一致信号出力部１１０−ｉ
の端子ＣＬＫ２に入力されたときに、任意設定値Ａが端
子Ｄ２から入力される。

【０１０６】この際、ｉの値に対して上述したような式
を満たすｊが同じ値をもつ第ｉ一致信号出力部１１０−
ｉには、同じ任意設定値ライト信号Ｗｉが入力されるよ
うにすることにより、同じ任意設定値Ａを入力すること
ができる。

【０１０７】この任意設定値Ａは、エミュレーション前
に設定すると、エミュレーション中は値が変更しない。
しかしながら、エミュレーション中であっても、任意設
定値Ａを外部入力により設定変更することができる構成
にしても良い。

【０１０８】エミュレーションが開始され、まず、図４
（Ａ）に示したようなデータメモリリード信号出力部１
００に、データメモリリード／ライト信号Ｒ／Ｗと命令
の先頭信号Ｉとがそれぞれ、端子ＣＬＫ０及び端子ＣＬ
Ｒ０から、所定の条件を満たすように入力されると、端
子ＥＱＵｉから第ｉデータメモリリード信号Ｒｉを出力
開始または停止する。

【０１０９】ここで、データメモリリード／ライト信号
Ｒ／Ｗとは、データメモリにデータ値を書き込む命令を
し、かつ、このデータ値をデータメモリから読み込む命
令をする信号である。

【０１１０】また、命令の先頭信号Ｉとは、新たな命令
の実行が始まると入力を開始する信号である。ここで、
命令とは、プログラムを構成するコードであって、ＣＰ
Ｕに演算、入出力や各種制御を行わせるためのコードの
ことである。この命令の先頭信号Ｉは、ＣＰＵ５６が命
令を実行するときに、必ず発生する。

【０１１１】また、この所定の条件は、データメモリリ
ード／ライト信号のみが連続してｉ回データメモリリー
ド信号出力部１００に入力されると、第ｉデータメモリ
リード信号を出力開始し、及び、命令の先頭信号が入力
されると第ｉデータメモリリード信号を出力停止するた
めの条件である。

【０１１２】この点につき、図６を参照して説明する。
図６は、この第１の実施の形態のブレーク信号発生回路
６０の動作を説明するためのタイミングチャートであ
る。このタイミングチャートにおいては、各時間ｔｘ
（ｘ＝０，１，２，・・・，２^r，（２^r＋１））におけ
る各信号の出力の様子を示している。命令は２^m+rバイ
トの大きさをもっている。この図の場合、ｍ＜ｒであ
る。

【０１１３】このとき、命令の先頭信号Ｉは、ＣＰＵが
この命令の実行を始めてから、最初の２^pバイトの実行
が終わらないうち、すなわち時間ｔ０から時間ｔ１の間
に端子ＣＬＲ０に入力される。

【０１１４】また、データメモリリード／ライト信号Ｒ
／Ｗは、２^pバイトの実行が始まるごとに端子ＣＬＫ０
に入力される。従って、データメモリリード信号出力部
１００は、データメモリリード／ライト信号のみ連続し
て１回入力された時点であるｔ１において第１データメ
モリリード信号Ｒ１を出力端子ＥＱＵ１より出力開始す
る。

【０１１５】同様にして、データメモリリード信号出力
部１００は、時間ｔｘ（ｘ≦ｒ）において第ｉデータメ
モリリード信号ＲｉをＥＱＵｉから出力開始する。ま
た、ｒ＞ｎのときには、当然ながら、２ⁿ個のすべての
第ｉデータメモリリード信号Ｒｉが、データメモリリー
ド信号出力部１００のＥＱＵ１からＥＱＵ２ⁿまでの２ⁿ
個の出力端子より出力される。

【０１１６】また、図６に示すように、図３の装置構成
におけるＣＰＵ５６が時間ｔ（２^r）において次の命令
の実行を開始すると、時間ｔ（２^r）から時間ｔ（２^r＋
１）の間に、命令の先頭信号Ｉが、データメモリリード
信号出力部１００の入力端子ＣＬＲ０に入力される。こ
の結果、データメモリリード信号出力部１００は、前述
のすべての第ｉデータメモリリード信号Ｒｉの出力を停
止する。

【０１１７】よって、データメモリリード信号出力部１
００は、次のような回路で構成されることが望ましい。
すなわち、このデータメモリリード信号出力部１００を
構成する回路は、端子ＣＬＫ０に入力された信号数を計
測し、ｉ回入力されると端子Ｒｉから信号を出力し、Ｃ
ＬＲ０に信号が入力されると、端子ＣＬＫ０に入力され
計測された信号数をクリアし０回にする。このような動
作を行うような回路として、例えばジョンソンカウンタ
のようなカウンタを用いることが考えられる。

【０１１８】ところで、データメモリリード／ライト信
号Ｒ／Ｗ及び命令の先頭信号Ｉは、図６に示すように、
図３のような装置構成におけるインサーキットエミュレ
ータ５０における基本クロックＢＣＬＫと同調してい
る。また、上述したように、ＣＰＵ５６による命令の処
理も基本クロックＢＣＬＫと同調している。

【０１１９】このＣＰＵ５６が一度に処理するバイト数
は２^pバイトである。そして、データメモリリード／ラ
イト信号Ｒ／Ｗは、ＣＰＵ５６が２^pバイト処理するご
とに、出力される。従って、図３のような装置構成にお
いて、データメモリリード／ライト信号Ｒ／Ｗがデータ
メモリ５８に１回入力されると、データメモリ５８に２
^pバイトのデータメモリのデータ値Ｄが書き込まれるよ
うにすると、ＣＰＵ５６による命令の処理とデータメモ
リ５８へのデータ値の書き込みがタイミング同期され
る。

【０１２０】この発明によれば、このように、ＣＰＵ５
６が２^pバイト処理するごとに、この処理に対応したデ
ータ値（図６においては、具体的にａ₁，ａ₂，・・・
・，ａ _2rで表される）がデータメモリ５８に書き込まれ
ている。よって、図６におけるデータ値ａ_iは、この書
き込まれた最新のデータ値を示している。即ち、例えば
時間ｔ０から時間ｔ１の間に行った処理に対するデータ
値ａ₁が、ｔ０からｔ１の間に示してあるデータ値とな
っている。

【０１２１】ここで、命令の実行開始（例えば、ｔ０）
と共にＣＰＵ５６から出力開始される信号を命令の先頭
信号Ｉとする。このとき、データメモリリード出力部１
００への命令の先頭信号Ｉとデータメモリリード／ライ
ト信号Ｒ／Ｗとの入力が同時になってしまうと、データ
メモリリード出力部１００において、第ｉデータメモリ
リード信号を、出力開始するか出力停止するかの動作が
的確に行われない恐れがある。よって、このような事態
を避けるために、命令の先頭信号Ｉは、命令の実行開始
と共にＣＰＵ５６から出力開始される信号と、基本クロ
ックとのＡＮＤ出力とすればよい。

【０１２２】なお、命令の先頭信号Ｉを、基本クロック
ＢＣＬＫとのＡＮＤ出力としても、基本クロックＢＣＬ
Ｋが、図６に示したような立ち上がり・立ち下がりと反
対の動作を示すときは、上述の効果は得られないことが
考えられる。このときは、基本クロックＢＣＬＫをイン
バータゲート回路に入力させるようにすればよい。

【０１２３】また、図６では、ＣＰＵ５６が２^pバイト
の処理を行うのを、基本クロックＢＣＬＫが２回入力さ
れるタイミングとしているが、これにとらわれず、任意
の回数入力されるタイミングとしても良い。

【０１２４】次に、図４（Ｂ）に示したような構成の第
ｉ一致信号出力部１１０−ｉは、端子ＣＬＫ１から第ｉ
データメモリリード信号Ｒｉが入力開始されると同時
に、端子Ｄ１から、一つの命令に対応する１又は複数の
データメモリのデータ値のうち第ｉ番目のデータ値ａ_i
をデータメモリ５８から読み込む。

【０１２５】上述したように、図６のタイミングチャー
トにおいて、時間ｔ（ｉ−１）から時間ｔ（ｉ）の間の
データ値ａ_iは、時間ｔ（ｉ−１）から時間ｔ（ｉ）の
間に命令の実行を行ったことによる最新のデータ値であ
って、データメモリ５８に記憶されているデータ値であ
る。これらのデータ値ａ_iは、データメモリ５８中に順
次蓄えられて記憶される。

【０１２６】また、この時間ｔ（ｉ−１）から時間ｔ
（ｉ）の間のデータ値ａ_iは、一つの命令に対応する２^r
個（ｒ＞ｎの場合は２ⁿ個）のデータメモリのデータ値
のうち第ｉ番目のデータ値ａ_iである。ｒ＝０のとき、
すなわち、命令が１バイトのときは、一つの命令に対応
するデータ値は１つであり、ｒ≧１のときは、複数個に
なる。

【０１２７】従って、第ｉ一致信号出力部１１０−ｉに
おいて、第ｉデータメモリリード信号Ｒｉが入力開始さ
れると同時に、最新のデータ値を読み込むようにすれ
ば、第ｉ番目のデータ値ａ_iを読み込むことができる。
この第ｉ番目のデータ値ａ_iは、一つの命令に対応する
２^r個のデータ値ａ_iを一つのデータ群と考えると、ａ_i
は、このデータ群のうち下位から数えて第ｉ番目のデー
タ値ａ_iであるということができる。また、第ｉ一致信
号出力部１１０−ｉにおいて、この読み込まれたデータ
値は逐次更新されている。

【０１２８】ここで、第ｉ一致信号出力部１１０−ｉ
は、端子ＣＬＫ１に信号が入力開始されたときに、端子
Ｄ１からデ−タを取り込むことができ、また、取り込ま
れたデータは逐次更新されるような回路で構成されるこ
とが望ましい。このような回路として、例えばコンペア
回路を用いることが考えられる。

【０１２９】次に、図１２を参照して、２^m個の任意設
定値Ａ_jと第ｉ一致信号出力部１１０−ｉに読み込まれ
たデータ値ａ_iとの関係に注目する。図１２は、任意設
定値Ａ_jと読み込まれたデータ値ａ_iとの関係を示す表で
ある。

【０１３０】任意設定値Ａ_jの設定方法として説明した
ように、任意設定値Ａ_jは、ｉの値が２^mずつ変化するご
とに周期的に繰り返す値である。この２^m個の任意設定
値Ａ_jを含む任意設定値Ａ_k群と、数式（１）におけるｋ
の値との対応関係は次のようになっている。即ち任意設
定値Ａ_k群は、それぞれ１から順に２^n-mまでの個々のｋ
の値に対応している。

【０１３１】また、読み込まれたデータ値ａ_iは、図１
２に示すように、一つの命令に対しては、ｉ≦２^rの読
み込まれたデータ値ａ_iが更新されるのみで、ｉ＞２^rの
読み込まれたデータ値ａ_iは前から記憶されている読み
込まれたデータ値ａ_iがそのまま残っているか、又は、
読み込まれたデータ値ａ_iが全く記憶されていないかで
ある。ｉ≦２^rにおけるデータ値ａ_iの読み込みは、デー
タメモリにデータ値ａ_iが記憶される順、すなわちｉの
値が小さい順に、下位のデータ値ａ_iから、時系列に第
ｉ一致信号出力部１１０−ｉに読み込まれる。

【０１３２】次に、第ｉ一致信号出力部１１０−ｉは、
この読み込まれたデータ値ａ_iと、２^pバイトの任意設定
値Ａ_jとを比較して、双方の値が一致している場合に
は、第ｉ一致信号Ｊｉを出力する。すなわち、第ｉ一致
信号出力部１１０−ｉは、端子Ｄ１から入力され記憶さ
れているデータ値ａ_iと、端子Ｄ２から入力され記憶さ
れている任意設定値Ａ_jとが一致していれば第ｉ一致信
号Ｊｉを出力し続け、一致していないときは、第ｉ一致
信号Ｊｉを出力しない。

【０１３３】ここで、このような動作を行う第ｉ一致信
号出力部１１０−ｉとして、コンペア回路を用いるよう
な構成とすることが望ましい。

【０１３４】次に、図５（Ｂ）に示したような構成のブ
レーク信号出力部１３０は、少なくとも２^m個の第ｉ一
致信号出力部１１０−ｉの各々から端子Ｊｍｉに第ｉ一
致信号Ｊｉが入力される。そして、読み込まれたデータ
値ａ_iと任意設定値Ａ_jとを２ ^m+pバイト単位で一致した
と判断したときに、ブレーク信号を出力する。

【０１３５】ここで、「少なくとも２^m個の第ｉ一致信
号出力部１１０−ｉの各々から第ｉ一致信号Ｊｉが端子
Ｊｍｉに入力される」とは、この実施の形態において
は、図６に示したタイミングチャートにおいて、第ｉ一
致信号Ｊｉのレベルが、少なくとも２^m個ハイレベルに
なっていることを意味している。つまり、データ値ａ_i
と任意設定値Ａ_jとが２^m+pバイト単位で一致するための
必要条件となっている。

【０１３６】しかし、この条件だけではブレーク信号Ｋ
は、このブレーク信号出力部１３０からは出力されず、
さらに、読み込まれたデータ値ａ_iと任意設定値Ａ_jとが
２^{m+ p}バイト単位で一致したと判断される必要がある。
つまり、ブレーク信号出力部１３０におけるデータ値ａ
_iと任意設定値Ａ_jとの一致の判断は、数式（１）におい
て、少なくとも一つのｋの値において、このｋの値に対
する２^m個のすべての第ｉ一致信号出力部１１０−ｉか
ら第ｉ一致信号Ｊｉが入力されたときに行われる。

【０１３７】これらの点につき、図１２を参照して説明
する。ブレーク信号出力部１３０におけるデータ値ａ_i
と任意設定値Ａ_jとの一致の判断がされるのは、同じｋ
の値に対応する２^m個のすべての読み込まれたデータ値
ａ_iと任意設定値Ａ_jとが一致しているときである。ま
た、２^n-m個のｋの値のうち、少なくとも一つのｋの値
について一致していればよい。このとき、当然ながら、
少なくとも２^m個のｉの値について、読み込まれたデー
タ値ａ_iと任意設定値Ａ_jとが一致していなければならな
い。

【０１３８】例えば、ｋ＝１に対応する任意設定値Ａ₁
〜Ａ_2mと、データ値ａ₁〜ａ_2mとがそれぞれ一致してい
たら、ブレーク信号出力部１３０において２^m+pバイト
単位で一致したと判断される。同様に、ｋ＝２に対応す
る任意設定値Ａ₁〜Ａ_2mと、データ値ａ_(2m+1)〜ａ_2m+1
とがそれぞれ一致していたら、ブレーク信号出力部１３
０において２^m+pバイト単位で一致したと判断される。

【０１３９】ｋ＝１に対応する読み込まれたデータ値ａ
_iと任意設定値Ａ_jとが一致している場合は、ＣＰＵ５６
において命令の実行が始まってから最初の２^m個のデー
タ値、つまり、最も下位の２^m個のデータ値ａ_iと任意設
定値Ａ_jとが一致した場合である。

【０１４０】また、ｋ≧２に対応する読み込まれたデー
タ値ａ_iと任意設定値Ａ_jとが一致している場合は、ＣＰ
Ｕ５６において命令の実行の開始後、途中の２^m個のデ
ータ値、つまりｋ＝１より相対的に上位の２^m個のデー
タ値ａ_iと任意設定値Ａ_jとが一致した場合である。

【０１４１】このように、一つの命令に対するデータ値
ａ_iのうち、ｋ＝１、すなわち最も下位の２^m個のデータ
値ａ_iより相対的に上位、即ちｋ≧２に対応するデータ
値ａ _iと、任意設定値Ａ_jとが一致した場合も、エミュレ
ーションはブレークされるが、この発明の目的上、これ
は好ましいことである。

【０１４２】ここで、上述したような一致判断を実現さ
せるため、ブレーク信号出力部１３０は、図５（Ｂ）に
示すような構成である１２０−１〜１２０−（ｎ＋１）
までの（ｎ＋１）個の出力段を有している。即ち、これ
ら１２０−１〜１２０−（ｎ＋１）までの（ｎ＋１）個
の出力段は、それぞれ同様の構成を有する。よって、こ
のうちある特定の出力段１２０−ｍについて、図５
（Ｂ）を参照して説明する。

【０１４３】図５（Ｂ）のゲート回路１２４ｍはＡＮＤ
ゲート回路である。このゲート回路１２４ｍの入力端子
の一方に、所定バイト識別信号Ｅｍが入力される。この
所定バイト識別信号Ｅｍは、２^m+pバイト単位でエミュ
レーションをブレークさせるときにハイレベル”Ｈ”と
なる信号である。

【０１４４】即ち、このインサーキットエミュレータ５
０においてエミュレーションをブレークするときに、ブ
レークしたい所定のバイト単位は２^m+pバイトである。
よって、図５（Ａ）に示したようなブレーク信号出力回
路１３０を構成する（ｎ＋１）個の出力段のうち、ある
特定の１つの出力段１２０−ｍにおける所定バイト識別
信号Ｅｍのみがハイレベルになり、残りのｎ個の出力段
については、所定バイト識別信号Ｅｍはローレベルにな
る。即ち、残りのｎ個の出力段のＡＮＤゲート回路１２
４ｍからハイレベルの信号が出力されることはない。

【０１４５】従って、図５（Ａ）に示したような構成の
ブレーク信号出力部１３０において、ＯＲゲート回路１
２６からブレーク信号Ｋが出力されるのは、ある特定の
１つの出力段１２０−ｍに設けられたＡＮＤゲート回路
１２４ｍから、ハイレベルの信号が出力されるときのみ
である。即ち、ブレーク信号出力部１３０のうちある特
定の１つの出力段１２０−ｍについてのみ、その動作を
考慮すればよい。

【０１４６】ここで、所定バイト識別信号Ｅｍは、エミ
ュレーション前に２^m+pバイトの任意設定値Ａを入力す
るのと合わせて予め設定しておき、エミュレーション中
は変更しないようにする。

【０１４７】このとき、図５（Ｂ）に示したような構成
の出力段１２０−ｍにおいて、一つのＡＮＤゲート回路
１２０−ｍ−ｋは、２^m個の入力端子から第ｉ一致信号
Ｊｉが入力されれば、ハイレベルの信号を出力する。こ
の結果、ＯＲゲート回路１２２ｍからはハイレベルの信
号が出力され、従って、ＡＮＤゲート回路１２４ｍから
ハイレベルの信号が出力される。この結果、ＯＲゲート
回路１２６からハイレベルの信号が出力されるので、ブ
レーク信号出力回路１３０からブレーク信号Ｋが出力さ
れることになる。

【０１４８】このような構成にすることにより、ブレー
ク信号出力回路１３０において、確実に、ブレークさせ
たい所定のバイト数である２^m+pバイト単位で、データ
値ａ_iと任意設定値Ａ_jとが一致したときにのみ、ブレー
ク信号Ｋを出力することができる。ここで、上述の少な
くとも一つのＡＮＤゲート回路１２０−ｍ−ｋにおい
て、２^m個の入力端子から第ｉ一致信号Ｊｉが入力され
ることは、数式（１）において、少なくとも一つのｋの
値において、このｋの値に対する２^m個のすべてのデー
タ値ａ_iと任意設定値Ａ_jとが一致している、すなわち、
このｋの値に対する２^m個のすべての第ｉ一致信号出力
部１１０−ｉから第ｉ一致信号Ｊｉが入力されることに
対応している。

【０１４９】また、エミュレーション後には、第ｉ一致
信号出力部１１０−ｉの端子ＣＬＲ１及び端子ＣＬＲ２
からデータメモリのデータ値クリア信号ＣＬＲ１及び任
意設定値クリア信号ＣＬＲ２を入力すれば良い。このと
き、読み込まれたデータ値ａ _i及び任意設定値Ａ_jが消去
されるので、次回のエミュレーションの際に、前回のデ
ータ値ａ_i及び任意設定値Ａ_jの記憶が残って影響するこ
とがない。

【０１５０】上述した第１の実施の形態の構成では、従
来技術において必要であったバイト命令又はワード命令
識別信号、一般化すると、２^p+qバイト命令識別信号を
用いなくても、意図するバイト単位でデータ値と任意設
定値とを比較しブレークすることができる。さらに、従
来技術においては、ｎ＝１のときデータメモリリード信
号出力部への入力信号が４つ必要であり、かつ、ｎ≧２
のときに適用することできなかったのに対し、この発明
では、すべてのｎについて理論的に適用可能であり、し
かも、データメモリリード信号出力部への入力信号は、
常にデータメモリリード／ライト信号及び命令の先頭信
号の二つだけでよい。

【０１５１】［第２の実施の形態］次に、この発明の第
２の実施の形態について説明する。この第２の実施の形
態の構成におけるブレーク信号発生回路６０は、図４及
び図５に示したような第１の実施の形態の構成と同様で
ある。よって、第１の実施の形態と同様の構成及び動作
の説明については省略する。

【０１５２】第２の実施の形態によれば、第ｉ一致信号
出力部１１０−ｉに、命令の先頭信号Ｉが入力可能にな
っており、第ｉ一致信号出力部１１０−ｉにおいて、命
令の先頭信号Ｉが入力されたとき、読み込まれたデータ
値ａ_iが消去される。

【０１５３】つまり、命令の先頭信号Ｉは、データメモ
リリード信号出力部１００の端子ＣＬＲ０だけでなく、
第ｉ一致信号出力部１１０−ｉの端子ＣＬＲ２にも入力
されるように接続されている。この命令の先頭信号Ｉ
は、データ値ａ_iのクリア信号として機能するので、第
１の実施の形態において端子ＣＬＲ２に入力されていた
データメモリのデータ値クリア信号ＣＬＲ１は必要な
い。

【０１５４】第２の実施の形態の構成によれば、次のよ
うな第１の実施の形態の問題点を解決することができ
る。すなわち、第１の実施の形態では、一度第ｉ一致信
号出力部１１０−ｉにおいて第ｉ一致信号Ｊｉが出力さ
れると、新たな命令Ｉ２の実行に移っても、読み込まれ
たデータ値ａ_iが更新されない限り、過去の命令に対応
するデータ値ａ_iが記憶されているため、第ｉ一致信号
Ｊｉは出力され続ける。

【０１５５】従って、例えば、異なる第ｉ一致信号出力
部１１０−ｉを比較した場合、異なる命令に対応するデ
ータ値ａ_iが記憶されていて、それぞれのデータ値ａ_iに
対応する第ｉ一致信号Ｊｉが同時期に出力されることが
ある。この結果、異なる命令に対応する第ｉ一致信号Ｊ
ｉによって、ブレーク信号出力部１３０において、上述
の一致の判断が行われてしまうことがある。この結果、
ブレーク信号出力部１３０からは誤ってブレーク信号Ｋ
が出力されてしまう。

【０１５６】しかしながら、第２の実施の形態の構成に
することにより、新たな命令Ｉ２の実行に移ると、図６
に示したようなタイミングチャートを第２の実施の形態
について考えたとき、時間ｔ（２^r）〜時間ｔ（２^r＋
１）の間に、第ｉ一致信号出力部１１０−ｉに命令の先
頭信号Ｉが入力されるので、読み込まれたデータ値ａ_i
が消去される。

【０１５７】従って、新たな命令の実行Ｉ２に移ると、
必ず第ｉ一致信号Ｊｉは出力停止される。この結果、異
なる命令に対応するデータ値ａ_iに対応する第ｉ一致信
号Ｊｉが同時期に出力されることがなく、この結果、誤
ってブレーク信号出力部１３０からブレーク信号Ｋが出
力されてしまうことがない。

【０１５８】

【実施例】１．第１実施例 次に、この発明の具体的な実施例について、図１及び図
８を参照して説明する。

【０１５９】図１は第１実施例のブレーク信号発生回路
６０の構成を説明するための回路図である。この実施例
は、上述の第１の実施の形態において、ｎ＝１としたと
きの構成例であり、従って、ｍ＝０，１である。また、
ｐの値は任意な値でよいが、データ値の説明のため、こ
の実施例においてはｐ＝０とする。従って、図３に示し
たようなこの発明の装置構成において、インサーキット
エミュレータ５０で一度に処理できるバイト数は１バイ
ト、すなわち８ビットであり、比較できる最大のバイト
単位が２バイトであり、及び比較するバイト単位が１バ
イト又は２バイトである。

【０１６０】この実施例のブレーク信号発生回路６０
は、データメモリリード信号出力部２００と、第１一致
信号出力部２１０と、第２一致信号出力部２２０と、ブ
レーク信号出力部２３０とを具えている。また、ブレー
ク信号出力部２３０は、ＯＲゲート回路２３２及び２４
０と、ＡＮＤゲート回路２３４、２３６及び２３８とを
具えている。

【０１６１】データメモリリード信号出力部２００に
は、データメモリリード／ライト信号Ｒ／Ｗ及び命令の
先頭信号Ｉがそれぞれ入力される。また、第１一致信号
出力部２１０及び第２一致信号出力部２２０の端子Ｄ１
と端子Ｄ２には、それぞれデータ値Ｄと任意設定値Ａと
がデータバスによって入力される。

【０１６２】また、第１一致信号出力部２１０の端子Ｃ
ＬＫ１と端子ＣＬＫ２には、それぞれデータメモリリー
ド信号出力部２００の出力端子ＥＱＵ１１からの出力Ｒ
１１と任意設定値ライト信号１Ｗ１とが入力される。同
様に、第２一致信号出力部２２０の端子ＣＬＫ１と端子
ＣＬＫ２には、それぞれデータメモリリード信号出力部
２００の出力端子ＥＱＵ１２からの出力Ｒ１２と任意設
定値ライト信号２Ｗ２とが入力される。

【０１６３】また、第１一致信号出力部２１０及び第２
一致信号出力部２２０の端子ＣＬＲ１と端子ＣＬＲ２に
は、それぞれデータ値クリア信号ＣＬＲ１と任意設定値
クリア信号ＣＬＲ２とが入力される。

【０１６４】さらに、ＯＲゲート回路２３２及びＡＮＤ
ゲート回路２３４の入力端子は両方とも、第１一致信号
出力部２１０及び第２一致信号出力部２２０両方の出力
端子ＥＱＵと接続されている。

【０１６５】ＡＮＤゲート回路２３６の入力端子には、
所定バイト識別信号Ｅ１とＯＲゲート回路２３２からの
出力信号とが入力される。ＡＮＤゲート回路２３８の入
力端子には、所定バイト識別信号Ｅ２とＡＮＤゲート回
路２３４からの出力信号とが入力される。

【０１６６】ＯＲゲート回路２４０の入力端子は、ＡＮ
Ｄゲート回路２３６及びＡＮＤゲート回路２３８の出力
端子と接続されている。そして、このＯＲゲート回路２
４０の出力端子からブレーク信号Ｋ１が出力される。

【０１６７】このデータメモリリード信号出力部２００
としては、例えばジョンソンカウンタのようなカウンタ
回路を用いればよい。また、第１一致信号出力部２１０
及び第２一致信号出力部２２０としては、例えばコンペ
ア回路を用いればよい。

【０１６８】次に、この実施例のブレーク信号発生回路
６０の動作について、図８を参照して説明する。図８は
第１実施例の動作を説明するためのタイミングチャート
である。

【０１６９】図８に示すように、マイコンの基本クロッ
クＢＣＬＫに同調して、プログラムの命令Ｉｎが実行さ
れる。この実施例では、図３の装置構成におけるインサ
ーキットエミュレータ５０のＣＰＵ５６が一度に処理す
るバイト単位が１バイトである。よって、このタイミン
グチャートを１バイトごとに区切っている。そして、こ
の場合、プログラムの命令は、順にバイト命令Ｉ１１、
ワード命令Ｉ１２、バイト命令Ｉ１３、バイト命令Ｉ１
４になっている。

【０１７０】また、命令をＣＰＵ５６がバイト単位で処
理するごとに、この処理に対応したデータ値がデータメ
モリ５８に書き込まれている。図８に示したデータ値Ｄ
は、この書き込まれた最新のデータ値であって、それぞ
れ同時期の命令を処理した結果としてのデータ値であ
る。

【０１７１】すなわち、バイト命令Ｉ１１、ワード命令
Ｉ１２、バイト命令Ｉ１３及びバイト命令Ｉ１４に対応
したデータ値がそれぞれ、１１ｈ、ＡＡｈ、５５ｈ、２
２ｈ及び４４ｈになっている。ここで、それぞれのデー
タ値は８ビットのデータなので、データ値を二桁で表す
ために１６進法を用いている。

【０１７２】このうち、ＡＡｈ及び５５ｈは、ワード命
令に対応したデータ値なので、本来は、５５ＡＡｈがワ
ード命令Ｉ１２に対応したデ−タ値である。従って、Ａ
Ａｈは下位バイトのデータ値であり、５５ｈは上位バイ
トのデータ値である。また、１１ｈ、２２ｈ及び４４ｈ
は、それぞれ一つずつがバイト命令に対応したデータ値
である。従って、下位バイトのデータ値である。

【０１７３】命令の先頭信号Ｉは、命令の実行開始と共
に出力開始する信号と、基本クロックＢＣＬＫとのＡＮ
Ｄ出力になっている。また、データメモリリード／ライ
ト信号Ｒ／Ｗは、命令切り換え時にローレベルからハイ
レベルに立ち上がる波形になっている。

【０１７４】まず、ワード単位で比較しブレークさせる
場合であって、ブレークさせたい数値である任意設定値
Ａを”５５ＡＡｈ”に設定する場合について考える。こ
こでワードとは、２バイトのことである。つまり、ｍ＝
１のときについて考える。

【０１７５】このとき、エミュレーションを行うに先立
ち、エミュレーション前に、所定バイト識別信号Ｅ１及
びＥ２、並びに、任意設定値Ａを設定する。まず、ワー
ド命令でブレークさせたいので、ブレーク信号出力部２
３０に入力する所定バイト識別信号Ｅ２のレベルをハイ
レベルに設定する。これに伴い、所定バイト識別信号Ｅ
１のレベルをローレベルに設定する。この所定バイト識
別信号Ｅ１及びＥ２の設定は、ワード命令でブレークさ
せる場合である限り変化させない。

【０１７６】次に、任意設定値Ａを設定する。第１一致
信号出力部２１０に、任意設定値ライト信号１Ｗ１を端
子ＣＬＫ２より入力することにより、下位１バイト分の
任意設定値Ａである”ＡＡｈ”を書き込む。第２一致信
号出力部２２０に、任意設定値ライト信号２Ｗ２を端子
ＣＬＫ２より入力することにより、上位１バイト分の任
意設定値Ａである”５５ｈ”を書き込む。

【０１７７】なお、ここでは所定バイト識別信号Ｅ１及
びＥ２を設定した後に任意設定値Ａを書き込んだが、こ
の順序は反対であっても良い。そして、この任意設定値
Ａは、設定する数値を変更するか、後述する任意設定値
クリア信号ＣＬＲ２によりクリアする以外は、第１及び
第２一致信号出力部２１０、２２０において記憶され続
けている。

【０１７８】エミュレーションが開始され、データメモ
リリード信号出力部２００において、データメモリリー
ド／ライト信号Ｒ／Ｗが端子ＣＬＫ０より１回入力され
ると出力端子ＥＱＵ１１から第１データメモリリード信
号Ｒ１１が出力開始され、データメモリリード／ライト
信号Ｒ／Ｗのみ連続して端子ＣＬＫ０より２回入力され
ると出力端子ＥＱＵ１２から第２データメモリリード信
号Ｒ１２が出力開始される。

【０１７９】また、データメモリリード信号出力部２０
０に命令の先頭信号Ｉが端子ＣＬＲ０より入力される
と、第１及び第２データメモリリード信号Ｒ１１及びＲ
１２は出力停止する。

【０１８０】その結果、第１及び第２データメモリリー
ド信号Ｒ１１及びＲ１２は図８に示すような波形をもっ
た信号となる。すなわち、第１データメモリリード信号
Ｒ１１は、データメモリリード／ライト信号Ｒ／Ｗが１
回入力された時間ｔ１の時点で出力開始し、時間ｔ１〜
時間ｔ２間の命令の先頭信号Ｉが入力された時点で出力
停止する。そして、データメモリリード／ライト信号Ｒ
／Ｗが再び１回入力された時間ｔ２の時点で出力開始
し、時間ｔ３〜ｔ４間の命令の先頭信号Ｉが入力された
時点で出力停止する。そして、データメモリリード／ラ
イト信号Ｒ／Ｗが再び１回入力された時間ｔ４の時点で
出力開始し、時間ｔ４〜時間ｔ５間の命令の先頭信号Ｉ
が入力された時点で出力停止する。

【０１８１】また、第２データメモリリード信号Ｒ１２
は、時間ｔ１〜時間ｔ２間で命令の先頭信号Ｉが入力さ
れた後、データメモリリード／ライト信号Ｒ／Ｗのみ連
続して２回入力された時間ｔ３の時点で出力開始し、時
間ｔ３〜時間ｔ４間の命令の先頭信号Ｉが入力された時
点で出力停止する。

【０１８２】そして、第１一致信号出力部２１０におい
て、第１データメモリリード信号Ｒ１１が端子ＣＬＫ１
に入力開始されると同時に、端子Ｄ１からデータ値Ｄを
読み込む。つまり、図８の時間ｔ１、時間ｔ２及び時間
ｔ４のタイミングで第１一致信号出力部２１０にはデー
タ値Ｄが読み込まれている。

【０１８３】この読み込むデ−タ値Ｄは、第１データメ
モリリード信号Ｒ１１が入力開始されたときの最新のデ
ータ値Ｄであり、第１一致信号出力部２１０において逐
次更新される。従って、時間ｔ１、時間ｔ２及び時間ｔ
４においてそれぞれ、第１一致信号出力部は、１１ｈ、
ＡＡｈ及び２２ｈなるデータ値Ｄを更新しながら読み込
んでいる。図８からも理解できるように、第１一致信号
出力部２１０においては、一つの命令に対応する一又は
複数のデータ値Ｄのうち１番目のデータ値Ｄ、つまり下
位バイトのデータ値Ｄを読み取っている。

【０１８４】同様に、第２一致信号出力部２２０におい
て、第２データメモリリード信号Ｒ１２が端子ＣＬＫ１
に入力開始されると同時に、端子Ｄ１からデータ値Ｄを
読み込む。つまり、図８の時間ｔ３のタイミングで第２
一致信号出力部２２０にはデータ値Ｄが読み込まれてい
る。

【０１８５】この読み込むデ−タ値Ｄは、第２データメ
モリリード信号Ｒ１２が入力開始されたときの最新のデ
ータ値Ｄであり、第２一致信号出力部において逐次更新
される。従って、第２一致信号出力部は、時間ｔ３にお
いて、５５ｈなるデータ値Ｄを更新しながら読み込んで
いる。図８からも理解できるように、第２一致信号出力
部２２０においては、一つの命令に対応する一又は複数
のデータ値Ｄのうち２番目のデータ値Ｄ、つまり上位バ
イトのデータ値Ｄを読み取っている。

【０１８６】次に、第１一致信号出力部２１０及び第２
一致信号出力部２２０のそれぞれにおいて、このデータ
値Ｄと、予め端子Ｄ２から入力された任意設定値Ａとを
比較して、一致している場合には、出力端子ＥＱＵから
それぞれ第１及び第２一致信号Ｊ１１及びＪ１２を出力
する。

【０１８７】第１一致信号出力部２１０においては、時
間ｔ２の時点で、”ＡＡｈ”なるデータ値Ｄを読み込
み、このとき第１一致信号出力部２１０に記憶されてい
る下位１バイトの任意設定値Ａである”ＡＡｈ”と一致
するので、ｔ２の時点で第１一致信号Ｊ１１を出力す
る。また、第２一致信号出力部２２０においては、時間
ｔ３の時点で、”５５ｈ”なるデータ値Ｄを読み込み、
このとき第２一致信号出力部２２０に記憶されている上
位１バイトの任意設定値Ａである”５５ｈ”と一致する
ので、時間ｔ３の時点で第２一致信号Ｊ１２を出力す
る。

【０１８８】次に、ブレーク信号出力部２３０におい
て、読み込まれたデータ値Ｄと任意設定値Ａとを２バイ
ト単位で一致していると判断したときに、ブレーク信号
を出力する。ここで、ＡＮＤゲート回路２３６の入力端
子のうち一方に入力される所定バイト識別信号Ｅ１はロ
ーレベルであるので、ＡＮＤゲート回路２３６からハイ
レベルの信号が出力されることはない。従って、このＡ
ＮＤゲート回路２３６へ信号を出力するＯＲゲート回路
２３２及びＡＮＤゲート回路２３６の動作は考えなくて
も良い。以降の説明においては、ＡＮＤゲート回路２３
４及びＡＮＤゲート回路２３８の動作にのみ注目する。

【０１８９】ブレーク信号出力部２３０に、第１及び第
２一致信号Ｊ１１及びＪ１２が入力される、即ちこれら
の信号レベルがハイレベルになっていると、ＡＮＤゲー
ト回路２３４はハイレベルの信号を出力する。また、Ａ
ＮＤゲート回路２３８に入力される所定バイト識別信号
Ｅ２がハイレベルになっているので、ＡＮＤゲート回路
２３８の出力はハイレベルになる。従って、ＯＲゲート
回路２４０の出力はハイレベルとなり、すなわち、ブレ
ーク信号Ｋ１が出力される。

【０１９０】つまり、図８のタイミングチャートにおい
て示した時間ｔ３に、ブレーク信号Ｋ１がこのブレーク
信号出力部２３０より出力される。なお同図について、
時間ｔ４では、第１一致信号信号部２１０はデータ値”
２２ｈ”を読み込むので、任意設定値Ａと一致しなくな
り、その結果、第１一致信号Ｊ１１は出力停止すること
を示している。しかしながら現実的には、時間ｔ３にお
いてブレーク信号Ｋ１が出力され、エミュレーションが
ブレークされてしまうので、時間ｔ３より後のタイミン
グチャートは意味がないと考えられる。

【０１９１】時間ｔ３におけるＡＮＤゲート回路２３４
及びＡＮＤゲート回路２３８の動作は、上述の数式
（１）における少なくとも一つのｋの値において、この
ｋの値に対する２^m個の第ｉ一致信号出力部すべてから
第ｉ一致信号が入力されたときに一致したと判断するこ
とに相当する。このとき、ｋ＝１、ｍ＝１、ｉ＝１，２
である。このとき、当然ながら、少なくとも２^m個の第
ｉ一致信号出力部の各々から第ｉ一致信号が入力されて
いる。以上の動作をまとめると、ワード単位で比較して
ブレークさせる場合には、第１及び第２一致信号の両方
が出力された場合にのみ、ブレーク信号Ｋ１が出力され
る。

【０１９２】次に、バイト単位で比較してブレークさせ
る場合であって、ブレークさせたい数値である任意設定
値Ａを”ＡＡｈ”に設定する場合について考える。つま
り、ｍ＝０のときについて考える。このとき、ｍ＝１の
ときと同様に、エミュレーションを行うに先立ち、エミ
ュレーション前に、所定バイト識別信号Ｅ１及びＥ２、
並びに、任意設定値Ａを設定する。

【０１９３】まず、バイト単位でブレークさせたいの
で、ブレーク信号出力部２３０に入力する所定バイト識
別信号Ｅ１のレベルをハイレベルに設定する。これに伴
い、所定バイト識別信号Ｅ２のレベルをローレベルに設
定する。この所定バイト識別信号Ｅ１及びＥ２の設定
は、バイト命令でブレークさせる場合である限り変化さ
せない。

【０１９４】次に、任意設定値Ａを設定する。第１一致
信号出力部２１０に、任意設定値ライト信号１Ｗ１を入
力することにより、任意設定値Ａである”ＡＡｈ”を書
き込む。第２一致信号出力部２２０に、任意設定値ライ
ト信号２Ｗ２を入力することにより、同じ任意設定値Ａ
である”ＡＡｈ”を書き込む。第１一致信号出力部２１
０及び第２一致信号出力部２２０の任意設定値を同じに
設定するのは、第ｉ一致信号出力部（ｉ＝１，２）にお
いて、ｉの値に対し上述の数式（１）を満たすｊが同じ
値をもつとき、任意設定値Ａは同じ値をもつことに相当
している。このとき、ｍ＝０であり、ｉ＝１に対してｋ
＝１、かつ、ｉ＝２に対してｋ＝２になっている。

【０１９５】なお、ここでは所定バイト識別信号Ｅ１及
びＥ２を設定した後に任意設定値Ａを書き込んだが、こ
の順序は反対であっても良い。この任意設定値Ａは、設
定する数値を変更するか、後述する任意設定値クリア信
号ＣＬＲ２によりクリアする以外は、第１及び第２一致
信号出力部において記憶され続けている。

【０１９６】エミュレーションが開始され、第１及び第
２一致信号出力部２１０及び２２０のそれぞれに、第１
及び第２データメモリリード信号Ｒ１１及びＲ１２が入
力されるまでは、ｍ＝１のときと同様の動作であるの
で、重複する説明については記載を省略する。また、第
１及び第２一致信号出力部２１０及び２２０における動
作について、ワード単位で比較しブレークさせる場合と
異なる部分だけ説明する。

【０１９７】第１一致信号出力部２１０においては、時
間ｔ２の時点で、”ＡＡｈ”なるデータ値Ｄを読み込
み、このとき第１一致信号出力部２１０に記憶されてい
る下位１バイトの任意設定値Ａである”ＡＡｈ”と一致
するので、時間ｔ２の時点で第１一致信号Ｊ１１を出力
する。また、第２一致信号出力部２２０においては、時
間ｔ３の時点で、”５５ｈ”なるデータ値Ｄを読み込む
が、このとき第２一致信号出力部２２０に記憶されてい
る上位１バイトの任意設定値Ａである”ＡＡｈ”と一致
しないので、時間ｔ３の時点では第２一致信号Ｊ１２を
出力しない（図示せず。）。

【０１９８】次に、ブレーク信号出力部２３０におい
て、読み込まれたデータ値Ｄと任意設定値Ａとを１バイ
ト単位で一致していると判断したときに、ブレーク信号
を出力する。ここで、ＡＮＤゲート回路２３８の入力端
子のうち一方に入力される所定バイト識別信号Ｅ２はロ
ーレベルであるので、ＡＮＤゲート回路２３８からハイ
レベルの信号が出力されることはない。従って、このＡ
ＮＤゲート回路２３８へ信号を出力するＡＮＤゲート回
路２３４及びＡＮＤゲート回路２３８の動作は考えなく
ても良い。以降の説明においては、ＯＲゲート回路２３
２及びＡＮＤゲート回路２３６の動作に注目する。

【０１９９】ブレーク信号出力部２３０に第１一致信号
Ｊ１１が入力される、つまりこの信号のレベルがハイレ
ベルになっていると、ＯＲゲート回路２３２はハイレベ
ルの信号を出力する。また、ＡＮＤゲート回路２３６に
入力される所定バイト識別信号Ｅ１がハイレベルになっ
ているので、ＡＮＤゲート回路２３６の出力はハイレベ
ルになる。従って、ＯＲゲート回路２４０の出力はハイ
レベルとなり、すなわち、ブレーク信号Ｋ１がブレーク
信号出力部２３０より出力される。

【０２００】つまり、図８の時間ｔ２において、ブレー
ク信号Ｋ１が出力される。時間ｔ２におけるＡＮＤゲー
ト回路２３４及びＡＮＤゲート回路２３８の動作は、上
述の数式（１）における少なくとも一つのｋの値におい
て、このｋの値に対する２^m個の第ｉ一致信号出力部す
べてから第ｉ一致信号が入力されたときに一致したと判
断することに相当する。このとき、ｋ＝１、ｍ＝０、ｉ
＝１である。このとき、当然ながら、少なくとも２^m個
の第ｉ一致信号部の各々から第ｉ一致信号が入力されて
いる。

【０２０１】上述の場合は、ワード命令に対応したデー
タ値のうち、下位バイトのデータ値、すなわち”ＡＡ
ｈ”において一致してブレークさせた例であったが、同
様に、バイト命令に対応したデータ値、すなわち”１１
ｈ”、”２２ｈ”、”４４ｈ”において一致してブレー
クさせることもできる。この場合には、任意設定値Ａと
してこれらの値を設定しておけばよい。このとき、第１
一致信号Ｊ１１がそれぞれ、図８のタイミングチャート
において、時間ｔ１、時間ｔ４、時間ｔ５において第１
一致信号出力部２１０より出力されることにより、ブレ
ーク信号Ｋ１がブレーク信号出力部２３０より出力され
る。

【０２０２】また、ワード命令に対応したデータ値のう
ち、上位バイトのデータ値、すなわち”５５ｈ”におい
て一致してブレークさせることもできる。この場合に
は、任意設定値Ａとしてこの値を設定しておけばよい。
このとき、第２一致信号が時間ｔ３において出力される
ことにより、ブレーク信号Ｋ１が出力される。

【０２０３】以上の動作をまとめると、バイト単位で比
較してブレークさせる場合には、第１及び第２一致信号
Ｊ１１、Ｊ１２のうち、いずれか一方が出力されると、
ブレーク信号Ｋ１が出力される。

【０２０４】第１の実施例の構成にすることにより、バ
イト単位又はワード単位の任意のバイト幅で、任意設定
値Ａとデータ値Ｄとを比較してブレークさせることがで
きる。

【０２０５】２．第２実施例 次に、この発明の第２実施例について、図７及び図９を
参照して説明する。図７は第２実施例の構成を説明する
ための回路図であり、図９は第２実施例の動作を説明す
るためのタイミングチャートの参考例である。

【０２０６】この実施例は、上述の第１の実施の形態に
おいて、ｎ＝１としたときの構成例であり、従って、ｍ
＝０，１である。また、ｐの値は任意な値でよいが、デ
ータ値の説明のため、この実施例においてはｐ＝０とす
る。

【０２０７】第２実施例の構成によれば、図７に示すよ
うに、第１及び第２一致信号出力部２１０及び２２０の
両方に、命令の先頭信号Ｉが入力可能になっており、第
１及び第２一致信号出力部２１０及び２２０において、
命令の先頭信号Ｉが入力されたとき、読み込まれたデー
タ値Ｄが消去される。

【０２０８】つまり、命令の先頭信号Ｉは、データメモ
リリード信号出力部の端子ＣＬＲ０だけでなく、第１及
び第２一致信号出力部２１０及び２２０の両方の端子Ｃ
ＬＲ１にも入力されるように接続されている。この命令
の先頭信号Ｉは、データ値Ｄのクリア信号として機能す
るので、第１実施例において端子ＣＬＲ１に入力されて
いたデータメモリのデータ値クリア信号ＣＬＲ１は必要
ない。上述の点以外は、第１実施例の構成と同様なの
で、重複する他の同様の構成については説明を省略す
る。

【０２０９】次に、第２実施例の動作について説明する
前に、第１実施例における問題点について考える。この
とき、図１に示したような構成の第１実施例の回路にお
いて、図９に示すタイミングチャートのような動作が行
われるものとする。

【０２１０】図９において、バイト命令Ｉ２１、ワード
命令Ｉ２２、バイト命令Ｉ２３及びバイト命令Ｉ２４に
対応したデータ値はそれぞれ、１１ｈ、８８ｈ、５５
ｈ、ＡＡｈ及び４４ｈになっている。ワード単位で比較
しブレークさせる（つまり、ｍ＝１である。）とき、ブ
レークさせたい数値である任意設定値Ａを”５５ＡＡ
ｈ”に設定した場合について考える。

【０２１１】このとき、第１一致信号出力部２１０には
任意設定値Ａとして”ＡＡｈ”が書き込まれ、第２一致
信号出力部２２０には任意設定値Ａとして”５５ｈ”が
書き込まれる。図９における命令の先頭信号Ｉ、データ
メモリリード／ライト信号Ｒ／Ｗ、データメモリリード
信号Ｒ１１及びデータメモリリード信号Ｒ１２について
は、図８におけるタイミングチャート中の対応する信号
と同じである。

【０２１２】このとき、図１のような第１実施例の回路
構成において、第１一致信号出力部２１０は、時間ｔ１
０にデータ値”ＡＡｈ”を読み込むので、任意設定値Ａ
と一致し、第１一致信号Ｊ１１を出力する。また、第２
一致信号出力部２２０は、時間ｔ９にデータ値”５５
ｈ”を読み込むので、任意設定値Ａと一致し、第２一致
信号Ｊ１２を出力する。従って、時間ｔ１０において、
第１及び第２一致信号Ｊ１１及びＪ１２の両方が出力さ
れているので、ブレーク信号Ｋ２がこのブレーク信号発
生回路から出力される。

【０２１３】しかしながら、この発明は、一つの命令に
対するデータ値Ｄと任意設定値Ａを比較しブレークさせ
るのが目的であり、上述の場合は異なる命令に対する複
数のデータ値Ｄと任意設定値Ａを比較しブレークさせて
いる。従って、第１実施例においては、この場合にもブ
レーク信号Ｋ２を出力してしまうことが問題点である。

【０２１４】これに対し、図７に示したような第２実施
例の構成について、図９に示すタイミングチャートのよ
うな動作が行われる場合、第２一致信号出力部２２０
が、時間ｔ９において、第２一致信号Ｊ２２を出力した
後に、時間ｔ９〜時間ｔ１０間に入力された命令の先頭
信号Ｉが入力されると、第２一致信号Ｊ２２は出力停止
される。同様に、第１一致信号出力部２１０が、時間ｔ
１０において、第１一致信号Ｊ２１を出力した後に、時
間ｔ１０〜時間ｔ１１間に入力された命令の先頭信号Ｉ
が入力されると、第１一致信号Ｊ２１は出力停止され
る。従って、時間ｔ１０において第１及び第２一致信号
Ｊ２１及びＪ２２の両方が出力されていないので、ブレ
ーク信号Ｋ２を出力しない。

【０２１５】このように、第２実施例の構成にすること
により、異なる命令に対応するデータ値Ｄに対応する第
１及び第２一致信号Ｊ２１及びＪ２２が同時期に出力さ
れることがなく、同時期に出力される第１及び第２一致
信号Ｊ２１及びＪ２２は必ず一つの命令に対するデータ
値Ｄになる。従って、誤ってブレーク信号が出力されて
しまうことがなく、正しくブレークさせることができ
る。

【０２１６】３．第３実施例 次に、この発明の第３実施例について、図１０及び図１
１を参照して説明する。図１０及び図１１は、第３実施
例のブレーク信号発生回路６０の構成を説明するための
回路図である。

【０２１７】この実施例は、上述の第１の実施の形態に
おいて、ｎ＝３としたときの構成例であり、従って、ｍ
＝０，１，２，３である。また、ｐの値は任意の値でよ
いが、この実施例においてはｐ＝０とする。従って、こ
のとき、インサーキットエミュレータ５０で一度に処理
できるバイト数は１バイト、すなわち８ビットであり、
比較できる最大のバイト単位が８バイトであり、及び比
較するバイト単位が１バイト、２バイト、４バイト又は
８バイトである。

【０２１８】この実施例のブレーク信号発生回路６０
は、データメモリリード信号出力部３００と、第１〜第
８一致信号出力部３１０〜３８０と、ブレーク信号出力
部３９０とを具えている。

【０２１９】また、ブレーク信号出力部３９０は、第１
ブレーク信号出力部出力段４００と、第２ブレーク信号
出力部出力段４２０と、第３ブレーク信号出力部出力段
４４０と、第４ブレーク信号出力部出力段４６０と、Ｏ
Ｒゲート回路４８０とを具えている。

【０２２０】さらに、第１ブレーク信号出力部出力段４
００は、ＯＲゲート回路４０２と、ＡＮＤゲート回路４
０４とを具えている。第２ブレーク信号出力部出力段４
２０は、ＡＮＤゲート回路４２２，４２４，４２６，４
２８，４３２と、ＯＲゲート回路４３０とを具えてい
る。第３ブレーク信号出力部出力段４４０は、ＡＮＤゲ
ート回路４４２，４４４，４４８と、ＯＲゲート回路４
４６とを具えている。第４ブレーク信号出力部出力段４
６０は、ＡＮＤゲート回路４６２，４６４を具えてい
る。

【０２２１】これより、図１０を参照して、この第３実
施例の回路におけるデータメモリリード信号出力部３０
０、第１〜第８一致信号出力部３１０〜３８０における
信号の流れについて説明する。

【０２２２】データメモリリード信号出力部３００に
は、データメモリリード／ライト信号Ｒ／Ｗ及び命令の
先頭信号Ｉがそれぞれ入力される。

【０２２３】また、第１〜第８一致信号出力部３１０〜
３８０の端子Ｄ１と端子Ｄ２には、それぞれデータ値Ｄ
と任意設定値Ａとがデータバスによって入力される。

【０２２４】次に、第１〜第８一致信号出力部３１０〜
３８０の端子ＣＬＫ１と端子ＣＬＫ２について説明す
る。この発明の構成によれば、第１〜第８一致信号出力
部３１０〜３８０のそれぞれの構成は同様である。よっ
て、ここでは第１一致信号出力部３１０について代表し
て説明する。

【０２２５】すなわち、第１一致信号出力部３１０にお
いて、端子ＣＬＫ１にはデータメモリリード信号出力部
３００の出力端子ＥＱＵ２１からの出力信号Ｒ３１が入
力され、端子ＣＬＫ２には任意設定値ライト信号１Ｗ１
が入力される。以下、第２〜第８一致信号出力部３２０
〜３８０において、それぞれに対応する信号Ｒ３２〜Ｒ
３８、Ｗ２〜Ｗ８に対して同様である。

【０２２６】また、第１〜第８一致信号出力部３１０〜
３８０の端子ＣＬＲ１と端子ＣＬＲ２には、それぞれデ
ータ値クリア信号ＣＬＲ１と任意設定値クリア信号ＣＬ
Ｒ２とが入力される。

【０２２７】次に、図１１を参照してブレーク信号出力
部３９０における信号の流れについて説明する。

【０２２８】この、ブレーク信号出力部３９０におい
て、第１ブレーク信号出力部出力段４００では、ＯＲゲ
ート回路４０２の入力端子と第１〜第８一致信号出力部
３１０〜３８０の出力端子ＥＱＵすべてが接続され、Ｏ
Ｒゲート回路４０２からの出力信号と所定バイト識別信
号Ｅ１とがＡＮＤゲート回路４０４に入力される。

【０２２９】また、第２ブレーク信号出力部出力段４２
０では、ＡＮＤゲート回路４２８の入力端子と第１及び
第２一致信号出力部３１０及び３２０の出力端子ＥＱＵ
とが、ＡＮＤゲート回路４２６の入力端子と第３及び第
４一致信号出力部３３０及び３４０の出力端子ＥＱＵと
が、ＡＮＤゲート回路４２４の入力端子と第５及び第６
一致信号出力部３５０及び３６０の出力端子ＥＱＵと
が、及びＡＮＤゲート回路４２２の入力端子と第７及び
第８一致信号出力部３７０及び３８０の出力端子ＥＱＵ
とが、それぞれ接続されている。また、ＡＮＤゲート回
路４２２、ＡＮＤゲート回路４２４、ＡＮＤゲート回路
４２６及びＡＮＤゲート回路４２８の出力端子すべて
と、ＯＲゲート回路４３０の入力端子とが接続され、Ｏ
Ｒゲート回路４３０からの出力信号と所定バイト識別信
号Ｅ２とがＡＮＤゲート回路４３２に入力される。

【０２３０】また、第３ブレーク信号出力部出力段４４
０では、ＡＮＤゲート回路４４４の入力端子と第１〜第
４一致信号出力部３１０〜３４０の出力端子ＥＱＵと
が、及びＡＮＤゲート回路４４２の入力端子と第５〜第
８一致信号出力部３５０〜３８０の出力端子ＥＱＵと
が、それぞれ接続されている。また、ＡＮＤゲート回路
４４２及びＡＮＤゲート回路４４４の出力端子と、ＯＲ
ゲート回路４４６の入力端子とが接続され、ＯＲゲート
回路４４６からの出力信号と所定バイト識別信号Ｅ３と
がＡＮＤゲート回路４４８に入力される。

【０２３１】また、第４ブレーク信号出力部出力段４６
０では、ＡＮＤゲート回路４６２の入力端子と第１〜第
８一致信号出力部３１０〜３８０の出力端子ＥＱＵすべ
てが接続され、ＡＮＤゲート回路４６２からの出力信号
と所定バイト識別信号Ｅ４とがＡＮＤゲート回路４６４
に入力される。そして、ＡＮＤゲート回路４０４，４３
２，４４８，４６４のすべての出力端子と、ＯＲゲート
回路４８０の入力端子とが接続され、ＯＲゲート回路４
８０からはブレーク信号Ｋ３が出力される。

【０２３２】上述のデータメモリリード信号出力部３０
０としては、例えばジョンソンカウンタのようなカウン
タ回路を用いればよい。また、第１〜第８一致信号出力
部３１０〜３８０としては、例えばコンペア回路を用い
ればよい。

【０２３３】次に、この実施例のブレーク信号発生回路
６０の動作について説明する。

【０２３４】（１）第３実施例における任意設定値識別
信号及び任意設定値の設定方法 まず、エミュレーション前に、任意設定値識別信号Ｅ１
〜Ｅ４の設定及び任意設定値Ａの設定を行う。

【０２３５】ここで、これらの設定について、（イ）１
バイト単位で比較しブレークさせたいとき（即ちｍ＝０
のとき）、（ロ）ワード単位（即ち２バイト単位）で比
較しブレークさせたいとき（即ちｍ＝１のとき）、
（ハ）ロングワード単位（即ち４バイト単位）で比較し
ブレークさせたいとき（即ちｍ＝２のとき）、（ニ）ク
ワッドワード単位（即ち８バイト単位）で比較し、ブレ
ークさせたいとき（即ちｍ＝３のとき）、のそれぞれの
場合に分けて説明する。

【０２３６】（イ）１バイト単位で比較しブレークさせ
たいとき（即ちｍ＝０のとき） 任意設定値識別信号Ｅ１のみハイレベルにし、他はロー
レベルに設定する。このとき、任意設定値Ａは、第１〜
第８一致信号出力部３１０〜３８０にすべて同じ値であ
るＡ１を設定する。

【０２３７】この場合、第ｉ一致信号出力部において、
ｉの値に対し数式（１）を満たすｊの値が同じ値をもつ
とき、任意設定値は同じ値をもっている。つまり、ｉ＝
１〜８のそれぞれの値に対して、ｋ＝１〜８の値をも
ち、すべてｊ＝１になる。従って、同じ任意設定値Ａ１
をもつ。

【０２３８】（ロ）ワード単位（即ち２バイト単位）で
比較しブレークさせたいとき（即ちｍ＝１のとき） 任意設定値識別信号Ｅ２のみハイレベルにし、他はロー
レベルに設定する。このとき、任意設定値Ａは、第１、
第３、第５及び第７一致信号出力部３１０、３３０、３
５０及び３７０にはＡ１をそれぞれ設定し、第２、第
４、第６及び第８一致信号出力部３２０、３４０、３６
０及び３８０にはＡ２を、それぞれ設定する。

【０２３９】この場合、第ｉ一致信号出力部において、
ｉの値に対し数式（１）を満たすｊの値が同じ値をもつ
とき、任意設定値は同じ値をもっている。つまり、ｉ＝
１，３，５，７のそれぞれの値に対して、ｋ＝１，２，
３，４の値をもち、すべてｊ＝１になり、任意設定値Ａ
１をもつ。

【０２４０】また、ｉ＝２，４，６，８のそれぞれの値
に対して、ｋ＝１，２，３，４の値をもち、すべてｊ＝
２になり、任意設定値Ａ２をもつ。

【０２４１】（ハ）ロングワード単位（即ち４バイト単
位）で比較しブレークさせたいとき（即ちｍ＝２のと
き） 任意設定値識別信号Ｅ３のみハイレベルにし、他はロー
レベルに設定する。任意設定値Ａは、第１及び第５一致
信号出力部３１０及び３５０にはＡ１を、第２及び第６
一致信号出力部３２０及び３６０にはＡ２を、第３及び
第７一致信号出力部３３０及び３７０にはＡ３を、第４
及び第８一致信号出力部３４０及び３８０にはＡ４を、
それぞれ設定する。

【０２４２】この場合、第ｉ一致信号出力部において、
ｉの値に対し数式（１）を満たすｊの値が同じ値をもつ
とき、任意設定値は同じ値をもっている。つまり、ｉ＝
１，５のそれぞれの値に対して、ｋ＝１，２の値をも
ち、すべてｊ＝１になり、任意設定値Ａ１をもつ。ま
た、ｉ＝２，６のそれぞれの値に対して、ｋ＝１，２の
値をもち、すべてｊ＝２になり、任意設定値Ａ２をも
つ。また、ｉ＝３，７のそれぞれの値に対して、ｋ＝
１，２の値をもち、すべてｊ＝３になり、任意設定値Ａ
３をもつ。また、ｉ＝４，８のそれぞれの値に対して、
ｋ＝１，２の値をもち、すべてｊ＝４になり、任意設定
値Ａ４をもつ。

【０２４３】（ニ）クワッドワード単位（即ち８バイト
単位）で比較し、ブレークさせたいとき（即ちｍ＝３の
とき） 任意設定値識別信号Ｅ４のみハイレベルにし、他はロー
レベルに設定する。任意設定値Ａは、第１〜第８一致信
号出力部３１０〜３８０にすべて異なる値であるＡ１〜
Ａ８を、それぞれ設定する。この場合、第ｉ一致信号出
力部において、ｉの値に対し数式（１）を満たすｊの値
が同じ値をもつとき、任意設定値は同じ値をもってい
る。つまり、ｉ＝１〜８のそれぞれの値に対して、ｋ＝
１の値をもち、ｊ＝１〜８という異なる値になり、それ
ぞれ異なる任意設定値Ａ１〜Ａ８をもつ。

【０２４４】（２）エミュレーション開始から、ブレー
ク信号を出力するまでの第３実施例の動作について 次に、図１０及び図１１に示したような回路構成を有す
る第３実施例において、エミュレーションが開始された
後、ブレーク信号を出力するまでの動作について説明す
る。

【０２４５】エミュレーションが開始され、図１０に示
すデータメモリリード信号出力部３００において、デー
タメモリリード／ライト信号Ｒ／Ｗのみ連続してｉ回
（但し、ｉ＝１，２，・・・，８である。）入力される
と出力端子ＥＱＵ２ｉから第ｉデータメモリリード信号
Ｒ３ｉが出力開始される。また、データメモリリード信
号出力部３００に命令の先頭信号Ｉが入力されると、第
ｉデータメモリリード信号Ｒ３ｉは出力停止する。

【０２４６】ここで、この第３実施例において、各信号
の波形については図示しないが、これらの波形は、第１
実施例について図８のタイミングチャートに示したもの
とほぼ同様である。よって、ここでのデータメモリリー
ド／ライト信号Ｒ／Ｗ及び命令の先頭信号Ｉの波形、そ
して、第ｉデータメモリリード信号Ｒ３ｉの波形につい
ての説明を省略する。

【０２４７】ところで、図１０に示す第ｉ一致信号出力
部３１０〜３８０（ｉ＝１，２，・・・，８）において
は、一つの命令に対応する一又は複数のデータ値Ｄのう
ちｉ番目のデータ値Ｄｉを読み取っている。すなわち、
第ｉ一致信号出力部３１０〜３８０において、第ｉデー
タメモリリード信号Ｒ３ｉが端子ＣＬＫ１に入力開始さ
れると同時に、端子Ｄ１からデータ値Ｄｉを読み込む。
この読み込まれたデータ値Ｄｉは、第ｉデータメモリリ
ード信号Ｒ３ｉが入力開始されたときの最新のデータ値
Ｄであって、第ｉ一致信号出力部３１０〜３８０におい
て逐次更新される。

【０２４８】また、第ｉ一致信号出力部３１０〜３８０
のそれぞれにおいて、この読み込まれたデータ値Ｄｉ
と、予め端子Ｄ２から入力された任意設定値Ａとを比較
して、一致している場合には、出力端子ＥＱＵからそれ
ぞれ第ｉ一致信号Ｊ３ｉを出力する。

【０２４９】次に、図１１に示すブレーク信号出力部３
９０において、読み込まれたデータ値Ｄｉと任意設定値
Ａとを２^mバイト単位で一致していると判断したとき
に、ブレーク信号Ｋ３を出力する。

【０２５０】ここで、第１〜第４ブレーク信号出力部出
力段４００，４２０，４４０及び４６０からそれぞれブ
レーク補助信号Ｌ１〜Ｌ４を出力するＡＮＤゲート回路
４０４，４３２，４４８及び４６４には、それぞれ所定
バイト識別信号Ｅ１〜Ｅ４が入力される。

【０２５１】この所定バイト識別信号Ｅ１〜Ｅ４は、上
述したように、ブレークしたいバイト数に対応した一つ
だけがハイレベルになる。従って、第１〜第４ブレーク
信号出力部出力段４００，４２０，４４０及び４６０の
うちブレーク補助信号Ｌ１〜Ｌ４を出力する可能性があ
るのは、ハイレベルになっている所定バイト識別信号が
入力されるブレーク信号出力部出力段だけであり、この
ブレーク信号出力部出力段からブレーク補助信号が出力
されると、ＯＲゲート回路４８０からブレーク信号Ｋ３
が出力される。

【０２５２】ここで、上述した（イ）〜（ニ）のそれぞ
れの場合における、このブレーク信号出力部出力段の動
作について具体的に説明する。

【０２５３】（イ）１バイト単位で比較しブレークさせ
たいとき（すなわちｍ＝０のとき） ＡＮＤゲート回路４０４にハイレベルの所定バイト識別
信号Ｅ１が入力されるので、第１ブレーク信号出力部出
力段４００の動作のみ考慮すればよい。このとき、ＯＲ
ゲート回路４０２の８個の入力端子のうち少なくとも一
つの端子に、上述の第ｉ一致信号（但し、ｉ＝１，２，
・・・，８である。）が入力されると、ＯＲゲート回路
４０２はハイレベルの信号を出力し、従ってＡＮＤゲー
ト回路４０４は第１ブレーク補助信号Ｌ１を出力する。
その結果、一致していると判断し、ブレーク信号Ｋ３を
出力する。

【０２５４】（ロ）ワード単位で比較しブレークさせた
いとき（すなわちｍ＝１のとき） ＡＮＤゲート回路４３２にハイレベルの所定バイト識別
信号Ｅ２が入力されるので、第２ブレーク信号出力部出
力段４２０の動作のみ考慮すればよい。このとき、４個
のＡＮＤゲート回路４２２，４２４，４２６及び４２８
のうち少なくとも一つについて、それぞれの２個の入力
端子の両方に第ｉ一致信号が入力されると、このＡＮＤ
ゲート回路から出力されるハイレベルの信号に基づいて
ＯＲゲート回路４３０はハイレベルの信号を出力し、従
ってＡＮＤゲート回路４３２は第２ブレーク補助信号Ｌ
２を出力する。その結果、一致していると判断し、ブレ
ーク信号Ｋ３を出力する。

【０２５５】（ハ）ロングワード単位で比較しブレーク
させたいとき（すなわちｍ＝２のとき） ＡＮＤゲート回路４４８にハイレベルの所定バイト識別
信号Ｅ３が入力されるので、第３ブレーク信号出力部出
力段４４０の動作のみ考慮すればよい。このとき、２個
のＡＮＤゲート回路４４２及び４４４のうち少なくとも
一つについて、それぞれの４個の入力端子のすべてに第
ｉ一致信号が入力されると、このＡＮＤゲート回路から
出力されるハイレベルの信号に基づいてＯＲゲート回路
４４６はハイレベルの信号を出力し、従ってＡＮＤゲー
ト回路４４８は第３ブレーク補助信号Ｌ３を出力する。
その結果、一致していると判断し、ブレーク信号Ｋ３を
出力する。

【０２５６】（ニ）クワッドワード単位で比較しブレー
クさせたいとき（すなわちｍ＝３のとき） ＡＮＤゲート回路４６４にハイレベルの所定バイト識別
信号Ｅ４が入力されるので、第４ブレーク信号出力部出
力段４６０の動作のみ考慮すればよい。このとき、ＡＮ
Ｄゲート回路４６２の８個の入力端子のすべてに第ｉ一
致信号が入力されると、このＡＮＤゲート回路４６２は
ハイレベルの信号を出力し、従ってＡＮＤゲート回路４
６４は第４ブレーク補助信号Ｌ４を出力する。その結
果、一致していると判断し、ブレーク信号Ｋ３を出力す
る。

【０２５７】上述したような、（イ）〜（ニ）のそれぞ
れの場合において、ブレーク補助信号出力部からブレー
ク補助信号が出力される場合は、少なくとも一つのｋの
値において、このｋの値に対する２^m個のすべての任意
設定値Ａと読み込まれたデータ値Ｄｉとが一致する、つ
まり、このｋの値に対する２^m個のすべての第ｉ一致信
号出力部から第ｉ一致信号が入力されていることに相当
する。このとき、当然ながら、ブレーク信号出力部３９
０には、少なくとも２^m個のすべての第ｉ一致信号出力
部３１０〜３８０の各々から第ｉ一致信号が入力されて
いる。

【０２５８】第３実施例の構成にすることにより、バイ
ト単位、ワード単位、ロングワード単位又はクワッドワ
ード単位の任意のバイト幅で、任意設定値Ａとデータ値
Ｄとを比較してブレークさせることができる。また、従
来技術では不可能であったｍ≧２の場合、すなわち、ロ
ングワード単位又はクワッドワード単位において、比較
してブレークさせることができる。

【０２５９】上述した実施の形態及び実施例の構成、条
件、数値等は単なる例示であって、この発明はこれらに
限定されるものではなく、任意好適に変更することがで
きる。

【０２６０】例えば、データメモリ５８として、ＲＡＭ
のような大型の記憶装置を用いたが、データメモリ５８
の代わりにレジスタを用いて、このレジスタにプログラ
ムの命令を実行するときのデータ値Ｄを記憶させても良
い。データメモリ５８を使用すると記憶容量が大きいの
で、データ値Ｄを蓄積して記憶することができる。しか
しながら、上述したように、実際にデータ値Ｄを第ｉ一
致信号出力部に読み込むときには、データメモリ５８の
データ値Ｄのうち最も新しいデータ値Ｄを読み込むこと
が好ましい。従って、この場合には、データ値Ｄは最も
新しいものが記憶されていれば十分である。そこで、一
時的な記憶しかできなく次のデータが記憶されるとデー
タが更新されてしまう回路であるレジスタを用いてデー
タ値Ｄを記憶させても良い。

【０２６１】また、実施例で、ｎ＝１，３の場合を説明
したが、任意好適な１以上の整数に対して、この発明を
適用することができる。なお、比較できる最大のバイト
数、つまり、２^n+pバイトがあまり大きくても、この最
大バイト数程度の命令をマイコンで処理するのに時間が
かかり過ぎてしまうため扱うことができなく、大がかり
なブレーク信号発生回路を使用する意味がない。従っ
て、マイコンで現実的に処理可能なバイト数の命令を比
較できる程度のｎの値が好適であると言える。また、ｐ
の値も、マイコンの性能に従った任意好適な値に変更可
能である。

【０２６２】

【発明の効果】上述した説明から明らかなように、この
発明によれば、データメモリリード／ライト信号と命令
の先頭信号とが所定の条件を満たすように入力される
と、第ｉデータメモリリード信号を出力開始または停止
するデータメモリリード信号出力部と、第ｉデータメモ
リリード信号が入力開始されると同時に、一つの命令に
対応する１又は複数のデータメモリのデータ値のうち第
ｉ番目のデータ値をデータメモリから読み込み、この読
み込まれたデータ値と、２^pバイトの任意設定値とを比
較して、双方の値が一致している場合には、第ｉ一致信
号を出力する第ｉ一致信号出力部と、少なくとも２^m個
の第ｉ一致信号出力部の各々から第ｉ一致信号が入力さ
れ、かつ、読み込まれたデータ値と任意設定値とを２
^m+pバイト単位で一致したと判断したときに、ブレーク
信号を出力するブレーク信号出力部とを具えている。従
って、バイト命令識別信号及びワード命令識別信号がな
い場合であっても、意図するビット幅でデータ値と任意
設定値とを比較しブレークできる。さらに、入力信号数
を増やすことなく、大きいバイト数の単位でデータ値と
任意設定値とを比較しブレークできる。

【図面の簡単な説明】

【図１】ｎ＝１における第１の実施例の構成を示す回路
図である。

【図２】従来技術の動作を示すタイミングチャート図で
ある。

【図３】エミュレーションをブレークさせるための装置
構成を示すブロック図である。

【図４】第１の実施の形態における各部回路の構成を示
す図である。

【図５】第１の実施の形態における各部回路の構成を示
す図である。

【図６】この発明の実施の形態の動作を示すタイミング
チャート図である。

【図７】ｎ＝１の第２の実施例の構成を示す回路図であ
る。

【図８】第１の実施例の動作を示すタイミングチャート
図である。

【図９】第２実施例の動作を考えるためのタイミングチ
ャートの参考例である。

【図１０】ｎ＝３の第３の実施例の構成を示す回路図で
ある。

【図１１】ｎ＝３の第３の実施例の構成を示す回路図で
ある。

【図１２】任意設定値Ａ_jとデータ値ａ_iとの関係を示す
図表である。

【図１３】従来技術の構成を示す回路図である。

【符号の説明】

１０：第１論理組み合わせ回路 ２０：第１コンペア回路 ３０：第２コンペア回路 ４０：第２論理組み合わせ回路 ５０：インサーキットエミュレータ ５２：応用機器 ５４：開発用計算機 ５６：ＣＰＵ ５８：データメモリ ６０：ブレーク信号発生回路 ６２：制御部 １００，２００，３００：データメモリリード信号出力
部 １１０−ｉ：第ｉ一致信号出力部 ２１０：第１一致信号出力部 ２２０：第２一致信号出力部 ３１０〜３８０：第１〜第８一致信号出力部 １３０，２３０，３９０：ブレーク信号出力部 ２３２，２３４，２３６，２３８，２４０，４０２，４
０４，４２２，４２４，４２６，４２８，４３０，４３
２，４４２，４４４，４４６，４４８，４６４、４８
０：ゲート回路

Claims (11)

【特許請求の範囲】
1. 【請求項１】 インサーキットエミュレータによるプロ
   グラムのエミュレーション中に、該プログラムの命令を
   実行するときのデータ値を記憶するデータメモリのデー
   タ値と、ブレークしたい数値としての任意設定値とを、
   所定のバイト単位で比較して、双方の値が一致していた
   らブレーク信号を出力するブレーク信号発生回路におい
   て、 該インサーキットエミュレータにより一度に処理できる
   バイト数が２^pバイト（但し、ｐは０以上の整数）であ
   り、 比較できる最大のバイト単位が２^n+pバイト（但し、ｎ
   は１以上の整数）であり、 及び該所定のバイト単位が２^m+pバイト（但し、ｍは０
   ≦ｍ≦ｎを満たす整数）であるとき、 データメモリリード／ライト信号と命令の先頭信号とが
   所定の条件を満たすように入力されると、第ｉデータメ
   モリリード信号を出力開始または停止するデータメモリ
   リード信号出力部と、 前記第ｉデータメモリリード信号が入力開始されると同
   時に、一つの前記命令に対応する１又は複数の前記デー
   タメモリのデータ値のうち第ｉ番目の当該データ値を前
   記データメモリから読み込み、この読み込まれたデータ
   値と、２^pバイトの前記任意設定値とを比較して、双方
   の値が一致している場合には、第ｉ一致信号を出力する
   第ｉ一致信号出力部と、 少なくとも２^m個の第ｉ一致信号出力部の各々から前記
   第ｉ一致信号が入力され、かつ、前記読み込まれたデー
   タ値と前記任意設定値とを２^m+pバイト単位で一致した
   と判断したときに、ブレーク信号を出力するブレーク信
   号出力部とを具えている（但し前記ｉは、ｉ＝１，２，
   ３，・・・，２ⁿ）ことを特徴とするブレーク信号発生
   回路。
2. 【請求項２】 請求項１に記載のブレーク信号発生回路
   において、 前記データメモリリード信号出力部における前記所定の
   条件は、 前記データメモリリード／ライト信号のみ連続してｉ回
   入力されると前記第ｉデータメモリリード信号を出力開
   始し、 及び、前記命令の先頭信号が入力されると前記第ｉデー
   タメモリリード信号を出力停止することを特徴とするブ
   レーク信号発生回路。
3. 【請求項３】 請求項１又は２に記載のブレーク信号発
   生回路において、 前記第ｉ一致信号出力部における前記データメモリのデ
   ータ値の読み込みは、前記第ｉデータメモリリード信号
   が入力開始されたときの最新の前記データ値を読み込ん
   で、この読み込まれたデータ値は逐次更新することを特
   徴とするブレーク信号発生回路。
4. 【請求項４】 請求項１〜３のいずれか１項に記載のブ
   レーク信号発生回路において、 前記第ｉ一致信号出力部において、ｉの値に対し、ｊ＝
   ｛ｉ−（ｋ−１）２^m｝（但し、ｊ＝１，２，３，・・
   ・，２^m、かつ、ｋ＝１，２，３，・・・，２^{n -m}）を満
   たすｊが同じ値をもつとき、前記任意設定値は同じ値を
   もつことを特徴とするブレーク信号発生回路。
5. 【請求項５】 請求項４に記載のブレーク信号発生回路
   において、 前記ブレーク信号出力部において、前記一致の判断は、
   少なくとも一つの前記ｋの値において、このｋの値に対
   する２^m個のすべての第ｉ一致信号出力部から第ｉ一致
   信号が入力されたときに、一致したと判断することを特
   徴とするブレーク信号発生回路。
6. 【請求項６】 請求項１〜５のいずれか１項に記載のブ
   レーク信号発生回路において、 前記データメモリリード／ライト信号は、前記インサー
   キットエミュレータにおける基本クロックと同調してい
   て、当該データメモリリード／ライト信号が前記データ
   メモリに１回入力されると、該データメモリに２^pバイ
   トの前記データメモリのデータ値が書き込まれることを
   特徴とするブレーク信号発生回路。
7. 【請求項７】 請求項１〜６のいずれか１項に記載のブ
   レーク信号発生回路において、 前記命令の先頭信号は、前記インサーキットエミュレー
   タにおける基本クロックと同調していて、前記命令の実
   行開始と共に出力開始する信号と、該基本クロックとの
   ＡＮＤ出力であることを特徴とするブレーク信号発生回
   路。
8. 【請求項８】 請求項１〜７のいずれか１項に記載のブ
   レーク信号発生回路において、 前記第ｉ一致信号出力部には、前記命令の先頭信号が入
   力可能になっており、前記第ｉ一致信号出力部におい
   て、当該命令の先頭信号が入力されたとき、前記読み込
   まれたデータ値が消去されることを特徴とするブレーク
   信号発生回路。
9. 【請求項９】 請求項１〜８のいずれか１項に記載のブ
   レーク信号発生回路において、 前記第ｉ一致信号出力部をコンペア回路により形成した
   ことを特徴とするブレーク信号発生回路。
10. 【請求項１０】 請求項１〜９のいずれか１項に記載の
    ブレーク信号発生回路において、 前記データメモリリード信号出力部をカウンター回路に
    より形成したことを特徴とするブレーク信号発生回路。
11. 【請求項１１】 請求項１〜１０のいずれか１項に記載
    のブレーク信号発生回路において、 前記データメモリの代わりにレジスタを用いて、該レジ
    スタに前記プログラムの命令を実行するときのデータ値
    を記憶させることを特徴とするブレーク信号発生回路。