JP2003006143A - System, device and method of sharing bus - Google Patents

System, device and method of sharing bus

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JP2003006143A JP2001189980A JP2001189980A JP2003006143A JP 2003006143 A JP2003006143 A JP 2003006143A JP 2001189980 A JP2001189980 A JP 2001189980A JP 2001189980 A JP2001189980 A JP 2001189980A JP 2003006143 A JP2003006143 A JP 2003006143A
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Katsuhiko Hata
勝彦 秦
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Nec Corp
日本電気株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a device which reduces the number of terminals of a device, having a PCI I/F and a ROM I/F and dispenses with an external circuit or the like. SOLUTION: A PCI device 22 and a ROM 21 are connected to a shared bus 2, a multiplexer 33 for selecting a connection path between either the ROM I/F 12 or the PCI I/F 13 and the shared bus 2, according to a mode set value is provided; and there is provided a mode controller 32 that makes an arbiter 14 in a ROM mode, use the shared bus for ROM access, waiting for the ROM access to be finished, in the case of stopping PCI clock supply and shifting to a PCI mode and start clock supply, and makes the arbiter 14, in the PCI mode, avoid contention between ROM access and PCI access on the shared bus and conduct control that stops clock supply, in the case of shifting to the ROM mode.

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、バス制御技術に関し、特に、バス共有化システム及び装置並びに方法に関する。 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to a bus control technology, and more particularly, to a shared bus system and apparatus and method. 【0002】 【従来の技術】クロック同期型のPCI(personal co [0002] clock synchronization type of PCI (personal co
mponent interconnect)バスと、非同期型のROM mponent interconnect) bus and, of asynchronous ROM
(読出し専用メモリ)が接続されるバスは、それぞれ、 Bus (read only memory) is connected, respectively,
異なるプロトコルのバスである。 A bus of a different protocol. この両方のタイプのデバイスを使用する従来のシステムについて、以下に説明する。 For conventional systems using both types of devices, it will be described below. 【0003】図7は、ROMインタフェース(I/F) [0003] FIG. 7, ROM interface (I / F)
12とPCIインタフェース(I/F)13それぞれに別の端子をもつ従来型ホストデバイスA24を使ったシステムの構成を示す図である。 12 and PCI interface (I / F) 13, respectively is a diagram showing a configuration of a system using conventional host device A24 with a different terminal. 【0004】ホストバス1には、ROM I/F12、P [0004] to the host bus 1, ROM I / F12, P
CI I/F13およびCPU11が接続されている。 CI I / F13 and CPU11 is connected. 【0005】ROM I/F12は、CPU11からホストバス1を通して送られた読み込み命令や書き込み命令をROMプロトコルに変換する回路である。 [0005] ROM I / F12 is a circuit for converting the read instruction or a write instruction sent from the CPU11 through host bus 1 to ROM protocol. 【0006】PCI I/F13は、ホストバス1からP [0006] PCI I / F13 is, P from the host bus 1
CIバス(PCI専用バス)5へのプロトコル変換、および、PCIバス5からホストバス1へのプロトコル変換を行うブリッジ回路である。 CI bus protocol conversion into (PCI en) 5, and a bridge circuit for performing protocol conversion from the PCI bus 5 to the host bus 1. 【0007】ROM21は、マスクROMやフラッシュROMなどの汎用のROMデバイスであり、アドレス信号、データ信号、制御信号(CS#41以外)がROM専用バス4に接続されている。 [0007] ROM21 is a general-purpose ROM devices such as a mask ROM or a flash ROM, the address signals, data signals, control signals (except CS # 41) is connected to a ROM dedicated bus 4. 【0008】制御線CS#41(ただし「#」は、Low [0008] The control line CS # 41 (where "#" is, Low
レベルのときアクティブであることを表す)は、ROM Indicating that it is active when the level), ROM
21に対するチップセレクト信号であり、ROM I/F A chip select signal for the 21, ROM I / F
12が、ROM21のアクティブ・非アクティブを制御するために使用される。 12 is used to control the active and non-active ROM 21. 【0009】PCI専用バス5に接続されるPCIデバイスA22は、PCIローカルバス仕様に従うPCIデバイスであり、クロック分配器15からPCIクロックの供給を受ける。 [0009] PCI devices A22 connected to PCI en 5 is a PCI device according to the PCI Local Bus Specification, receives supply of the PCI clock from the clock divider 15. 【0010】PCIデバイスA22には、PCIアービタ14に対するバス要求信号(REQ_A#42)と、PCIアービタ14からの許可信号GNT_A#43が接続されており、 [0010] PCI devices A22 is provided with a bus request signal to the PCI arbiter 14 (REQ_A # 42), enabling signal GNT_A # 43 is connected from the PCI arbiter 14,
PCIデバイスA22は、バス使用許可が下りたときのみ(許可信号GNT_A#43がアサートされたとき)、バスマスタ動作を開始できる。 PCI device A22 is (when permission signal GNT_A # 43 is asserted) only when the bus grant is down, it starts the master operation. 【0011】PCIデバイスA22のPCIアドレス/ [0011] PCI devices A22 PCI address /
データ信号、バス要求信号(REQ_A#42)、許可信号GNT_ Data signals, bus request signal (REQ_A # 42), enabling signal GNT_
A#43以外の制御信号は、PCI専用バス5に接続されている。 Control signals other than A # 43 is connected to a dedicated PCI bus 5. 【0012】PCIアービタ14は、PCIバスの調停を行う回路である。 [0012] The PCI arbiter 14 is a circuit that performs the arbitration of the PCI bus. 【0013】ROM21は、ROM専用バス4に接続されており、ROM I/F12からアクセス可能である。 [0013] ROM21 is connected to the ROM-only bus 4, it is accessible from the ROM I / F12. 【0014】PCIデバイスA22は、PCI専用バス5に接続されており、PCI I/F13からアクセス可能である。 [0014] PCI devices A22 is connected to a dedicated PCI bus 5 and is accessible from the PCI I / F13. 【0015】図7に示した構成において、従来型ホストデバイス24は、PCI I/F13用とROM I/F1 [0015] In the configuration shown in FIG. 7, the conventional host device 24, for PCI I / F13 and ROM I / F1
2用にそれぞれが別々の端子を具備している。 Respectively for 2 are provided with a separate terminal. 【0016】このため、 ・ホストデバイス24の端子数が多い、 ・ボード上のバスの配線数が多い、という問題点がある。 [0016] For this reason, the number of terminals of the host device 24 is large, the number of wiring bus on the board is large, there is a problem in that. 【0017】図8は、PCI I/F機能のみを持つ従来型ホストデバイスB25と、ROM I/F機能を持ったPCIデバイス(PCI-ROM I/F)23を用いたシステムの構成の一例を示す図である。 [0017] Figure 8 is a conventional host device B25 with only PCI I / F function, an example of a system configuration using a PCI device (PCI-ROM I / F) 23 having a ROM I / F function It illustrates. CPU11、 CPU11,
PCI I/F13、クロック分配器15、ROM21、 PCI I / F13, the clock divider 15, ROM 21,
PCIデバイスA22は、図7に示したものと同一である。 PCI device A22 is identical to that shown in FIG. 【0018】PCI-ROM I/F23は、PCIプロトコルでの読み込み・書き込み命令を、ROMプロトコルに変換する外付け回路であり、PCI専用バス5に接続される。 [0018] PCI-ROM I / F 23 is read-write instructions in PCI protocol, a external circuit to be converted to ROM protocol, is connected to the PCI en 5. 【0019】CPU11からROM21へのアクセスは、いったんPCIバスのプロトコルに変換された後、 [0019] The access of the CPU11 from the ROM21, after being temporarily converted to the PCI bus protocol,
PCI-ROM I/F23により、ROM21のプロトコルに変換される。 The PCI-ROM I / F23, and is converted into ROM21 protocol. 【0020】図8に示す構成では、ホストデバイスB2 [0020] In the configuration shown in FIG. 8, the host device B2
5は、ROM I/F用の端子を持つ必要が無くなり、 5, it is not necessary to have a terminal for the ROM I / F,
図7に示した構成と比べ、端子数は削減される。 Compared configuration as shown in FIG. 7, the number of terminals is reduced. しかしながら、ROM21は、PCIプロトコルに直接応答する機能を具備していないことから、ROM21とPCI However, ROM 21, since it does not include the ability to respond directly to the PCI protocol, ROM 21 and PCI
との間でプロトコル変換を行う必要があり、ROMI/ It is necessary to perform a protocol conversion between, ROMI /
F機能を持ったPCIデバイス(PCI-ROM I/F) PCI devices with the F function (PCI-ROM I / F)
23を、新たに開発するか、調達することが必要とされており、このため、部品点数が増え、システム全体のコストが高くなる。 23, new or development, are required to procure, Therefore, number of parts increases, overall system cost becomes high. 【0021】なお、例えば特開平7−160626号公報には、短ワード長メモリをアドレス/データマルチプレクシング・モードで動作するワイドなバスに接続するシステムとして、PCIアドレス/データバスと、RO [0021] Incidentally, in the example, Japanese Patent Laid-Open No. 7-160626, as a system for connecting a wide bus that operates a short word length memory address / data multiplexing mode, the PCI address / data bus, RO
Mアクセス用の8ビットデータバス、24ビットアドレスバスをマルチプレクスする構成が開示されている。 8-bit data bus for M access, discloses a configuration for multiplexing the 24-bit address bus. 【0022】 【発明が解決しようとする課題】したがって、本発明が解決しようとする課題は、PCIインタフェースとRO [0022] The object of the invention is to solve] Therefore, an object of the present invention is to provide, PCI interface and RO
Mインタフェース等、プロトコルの異なる複数のインタフェースを有する装置の端子数を削減するとともに、プロトコル変換のため外付け回路等を不用とする装置及びシステム並びに方法を提供することにある。 M interface, etc., as well as reduce the number of terminals of a device having a plurality of interfaces with different protocols, to provide a device and a system and method for the unnecessary external circuit or the like for protocol conversion. 【0023】 【課題を解決するための手段】上記課題を解決するための手段を提供する本発明は、その一つのアスペクトにおいて、クロック同期型バスに接続される同期型のデバイスと、非同期型デバイスとが、一つの共用バスに共通に接続されており、前記同期型デバイスと前記非同期型デバイスとは、前記共用バスにおいて、アドレス線とデータ線、及び複数の制御線の少なくとも一部の制御線を共用し、アクセスモードが同期型デバイスアクセスモードであるか、あるいは非同期型デバイスアクセスモードであるかに応じて、上位装置と前記同期型デバイスとのインタフェースを行う同期型デバイスインタフェースと前記共用バスとを電気的に接続するか、前記上位装置と前記非同期型デバイスとのインタフェースを行う非同期型デバ [0023] According to an aspect of the present invention to provide a means for solving the aforementioned problems is, in its one aspect, the synchronous devices connected to the clock-synchronized bus, asynchronous device DOO, are connected in common to one of the shared bus, the a synchronous device and the asynchronous device, in the shared bus, the address lines and data lines, and at least a portion of the control line of the plurality of control lines share or access mode is a synchronous device access mode, or depending on whether the asynchronous device access mode, and the common bus and the synchronous device interfaces for interfacing with a host device and the synchronous device the electrically connecting either asynchronous device for interfacing between the host device and the asynchronous device イスインタフェースと前記共用バスとを電気的に接続する切替手段と、前記非同期型デバイスアクセスモードの場合、前記非同期型デバイスインタフェースと前記非同期型デバイスが前記共用バスを使用できるように設定するとともに、前記同期型デバイスへのクロックの供給を停止し、前記同期型デバイスアクセスモードの場合、前記同期型デバイスへのクロックが供給され、前記非同期型デバイスのアクセスのための前記共用バスの使用を不許可とし、前記共用バスにおける前記非同期型デバイスと前記同期型デバイスのアクセスの競合を回避するように制御する手段と、を備えている。 A switching means for electrically connecting the chair interface and said shared bus, when said asynchronous device access mode, along with the asynchronous device and the asynchronous device interface is configured to use said shared bus, said stopping the supply of the clock to the synchronized device, the case of the synchronous device access mode, the clock to the synchronous device is supplied, the disallowed the use of a shared bus for accessing said asynchronous device , and a means for controlling so as to avoid conflicts of said asynchronous device and the synchronous device access in the shared bus. 【0024】本発明は、クロックで駆動され、アドレス信号を入力しデータ信号と制御信号を入力又は出力する同期型のデバイスと、アドレス信号を入力しデータ信号と制御信号を入力又は出力する非同期型デバイスとが、 The present invention is driven by a clock, a synchronous-type devices for inputting or outputting enter the address signal data and control signals, enter the address signal asynchronous to input or output data and control signals device and is,
一つのバス(共用バス)に共通に接続されており、前記同期型デバイスと前記非同期型デバイスとは、前記共用バスにおいて、アドレス線とデータ線、及び複数の制御線の一部の制御線を共用し、上位装置と前記同期型デバイスとのインタフェースを行う同期型デバイスインタフェースと、前記上位装置と前記同期型デバイスとのインタフェースを行う非同期型デバイスインタフェースと、 One bus is connected in common to (shared bus), wherein A synchronous device and the asynchronous device, in the shared bus, the address lines and data lines, and a portion of the control line of the plurality of control lines sharing, and asynchronous device interface for the synchronous device interface for interfacing with a host device and the synchronous device, the interface between the synchronous device and the host device,
前記同期型デバイスインタフェースと、前記非同期型デバイスインタフェースと、前記共用バスとに接続され、 It said synchronous device interface, and the asynchronous device interface, is connected to said common bus,
アクセスモードが同期型デバイスアクセスモードであるか、あるいは非同期型デバイスアクセスモードであるかに応じて、前記同期型デバイスインタフェース、あるいは前記非同期型デバイスインタフェースの一方と、前記共用バスとを電気的に接続するマルチプレクサを備え、 Whether the access mode is a synchronous device access mode, or depending on whether the asynchronous device access mode, one of the synchronous device interface or the asynchronous device interface, electrically connecting the shared bus a multiplexer that,
前記非同期型デバイスアクセスモードのときは、前記バスのアービタ回路をして、前記非同期型デバイスインタフェースと前記非同期型デバイスが前記共用バスを使用できるように設定するとともに、前記同期型デバイスへのクロックの供給を停止し、前記非同期型デバイスアクセスモードから前記同期型デバイスアクセスモードへ移行するとき、前記同期型デバイスへのクロックの供給を開始し、前記同期型デバイスアクセスモードにおいては、前記アービタ回路をして、前記非同期型デバイスのアクセスのための前記共用バスの使用を不許可として、 When the asynchronous device access mode, the arbiter circuit of the bus, along with the asynchronous device and the asynchronous device interface is configured to use the shared bus, the clock to the synchronous device the feed is stopped, when moving from the asynchronous device access mode to the synchronous device access mode, and starts supplying the clock to the synchronous devices in the synchronous device access mode, the arbiter circuit Te, as unauthorized use of the shared bus for accessing said asynchronous device,
前記バスにおける前記非同期型デバイスと前記同期型デバイスのアクセスの競合を回避し、前記同期型デバイスアクセスモードから前記非同期型デバイスアクセスモードへ移行するときは、前記同期型デバイスへのクロックの供給を停止させる制御を行うモードコントロール回路を備えている。 Avoiding conflicts of said asynchronous device and the synchronous device access in the bus, the time of transition from the synchronous device access mode to the asynchronous device access mode, stopping the supply of a clock to the synchronous device and a mode control circuit for performing control to. 【0025】別のアスペクトにおいて、本発明は、PC [0025] In another aspect, the present invention is, PC
I(Peripheral Component Interconnect)デバイスと、ROM(Read Only Memory)デバイスと、前記P I (Peripheral Component Interconnect) and the device, a ROM (Read Only Memory) device, the P
CIデバイスと前記ROMデバイスが共通に接続される共用バスと、を備え、前記共用バスにおいて、PCIバスとROMアクセス用のバスとの間で、アドレス線、及びデータ線と、複数本の制御線の一部の制御線が共用されており、ROMインタフェースとPCIインタフェースとに接続され、モード設定値が、前記ROMデバイスにアクセス可能なROMモードであるか、あるいは、前記PCIデバイスにアクセス可能なPCIモードであるかに応じて、前記ROMインタフェースと前記共用バスとの接続経路、あるいは、前記PCIインタフェースと前記共用バスとの接続経路を選択するマルチプレクサと、前記共用バスのアービタ回路と、前記PCIデバイスに対してクロックの分配を行うクロック分配器と、を備え、ROMモード And a shared bus CI device and the ROM device is commonly connected, in the shared bus, with the bus for PCI bus and ROM access, and the address lines and data lines, a plurality of control lines and a part of the control lines are shared, is connected to the ROM interface and PCI interface, mode setting values, the ROM or the device to be accessible ROM mode, or accessible PCI to the PCI device depending on whether the mode, the ROM interface and connection path between the shared bus or a multiplexer for selecting a connection path between the PCI interface and the shared bus, and the arbiter circuit of the shared bus, the PCI device and a clock distributor for performing distribution of the clock signal to, ROM mode は、前記アービタ回路をして、前記共用バスを前記ROMデバイスのアクセスに使用させるとともに、前記クロック分配器をしてPCIクロックの供給を停止し、ROMモードからPCIモードへの移行するとき、前記ROMデバイスのアクセスの終了を待ち、前記クロック分配器をしてPCIクロックの供給を開始させ、PCIモードにおいては、前記アービタ回路をして前記共用バスによる前記ROMデバイスのアクセスを不許可として、ROMアクセスとPCIアクセスとの競合を回避し、PCIモードからROMモードへ移行するとき、前記クロック分配器をしてPCIクロックの供給を停止させる制御を行うモードコントロール回路を備えている。 , Said by the arbiter circuit, together to use the shared bus to access said ROM devices, and the clock divider to stop the supply of the PCI clock, when moving from ROM mode to PCI mode, the wait for the end of the ROM device access, and the clock divider to start the supply of the PCI clock, the PCI mode, the access of the ROM device by the shared bus by the arbiter circuit as disallowed, ROM to avoid conflicts between access and PCI access, when moving from PCI mode to ROM mode, and a mode control circuit for performing control to stop the supply of the PCI clock and the clock divider. 上記課題は、以下の説明からも明らかとされるように、本願特許請求の範囲の各請求項の発明によっても、同様にして解決される。 The above object, as will be apparent from the following description, by the invention of each claim of the claims of the present application is solved in a similar manner. 【0026】 【発明の実施の形態】発明の実施の形態について説明する。 [0026] PREFERRED EMBODIMENTS describes embodiments of the invention. 本発明は、PCIインタフェース(I/F)とRO The present invention includes a PCI interface (I / F) RO
Mインタフェース(I/F)の両方を持つデバイスにおいて、構成上、以下の特徴を有する。 In the device with both M interface (I / F), the arrangement has the following features. 【0027】・ROMインタフェースを1つのPCIバスマスタとみなし、PCIアービタにバス調停を行わせる。 [0027] · ROM interface regarded as one of the PCI bus master to perform the bus arbitration to the PCI arbiter. 【0028】・ROMチップセレクト、PCIクロックを制御することで、PCIとROMという異なるプロトコルのバス同士を互いに干渉させることなく共有化する。 [0028] · ROM chip select, and controls the PCI clock, sharing without interfering the bus between the different as PCI and ROM protocols each other. 【0029】・アドレス線およびデータ線だけでなく、 [0029] as well as address and data lines,
制御のための信号線も共有する。 Signal lines for control is also shared. 【0030】本発明の実施の形態について説明する。 The described embodiment of the present invention. 本発明は、その一実施の形態において、PCIバス等クロック同期型バスに接続される同期型のデバイス(図1の22)と、クロック同期型バスとは別のプロトコルのバスに接続される、非同期型デバイス(図1の21)とが、一つの共用バス(図1の2)に共通に接続されており、同期型デバイス(図1の22)と非同期型デバイス(図1の21)は、共用バス(図1の2)において、アドレス線とデータ線、及び複数の制御線の少なくとも一部の制御線を共用し、アクセスモードが同期型デバイスアクセスモードであるか、あるいは、非同期型デバイスアクセスモードであるかに応じて、上位装置(図1の1 The present invention, in the form of its one embodiment, the synchronous devices connected to the PCI bus such as a clock synchronous bus (22 in FIG. 1), is connected to the bus of a different protocol than the clock synchronous bus, and asynchronous device (21 in FIG. 1), one of the shared bus are connected in common to (2 in FIG. 1), synchronous device (22 in FIG. 1) and the asynchronous device (21 in FIG. 1) is , in a shared bus (2 in FIG. 1), share at least a part of the control line of the address lines and data lines, and a plurality of control lines, whether the access mode is a synchronous device access mode, or asynchronous device depending on whether the access mode, the first host device (Fig. 1
1)と同期型デバイス(図1の22)とのインタフェースを行う同期型デバイスインタフェース(図1の13) 1) a synchronous device (synchronous device interface that interfaces with 22 in FIG. 1) (13 in Fig. 1)
と共用バス(図1の2)とを電気的に接続するか、上位装置(図1の11)と非同期型デバイス(図1の21) A shared bus (2 Figure 1) and how to electrically connect the upper unit (11 in FIG. 1) and the asynchronous device (21 in FIG. 1)
とのインタフェースを行う非同期型デバイスインタフェース(図1の12)と共用バス(図1の2)とを電気的に接続する制御を行う切替手段(図1の33)と、非同期型デバイスアクセスモードの場合、非同期型デバイスインタフェース(図1の12)と非同期型デバイス(図1の21)が共用バス(図1の2)を使用できるように設定するとともに、同期型デバイス(図1の22)へのクロックの供給を停止し、同期型デバイスアクセスモードの場合、同期型デバイス(図1の22)へのクロックが供給され、非同期型デバイス(図1の21)のアクセスのための共用バス(図1の2)の使用を不許可とし、 Asynchronous device interface that interfaces with the (12 1) and a shared bus switching means for controlling the electrical connection (2 in FIG. 1) and (33 in FIG. 1), the asynchronous device access mode case, the set to use the asynchronous device interface shared bus (12 Fig. 1) and the asynchronous device (21 in FIG. 1) (2 in FIG. 1), to the synchronous device (22 in FIG. 1) stop the supply of the clock, when the synchronous device access mode, the clock to the synchronized device (22 in FIG. 1) is supplied, a shared bus (Figure for access asynchronous device (21 in FIG. 1) the use of one of 2) is not permitted,
共用バス(図1の2)における非同期型デバイスのアクセスと同期型デバイスのアクセスの競合を回避するように制御する手段(図1の32、14、15)と、を備えている。 It includes a means for controlling so as to avoid conflicts of access of the access and synchronous device asynchronous devices (32,14,15 in Fig. 1), a in a shared bus (2 in Figure 1). 【0031】本発明を、PCIインタフェースとROM [0031] The present invention, PCI interface and the ROM
インタフェースに適用した一実施の形態において、図1 In one embodiment according to the interface, Figure 1
を参照すると、クロック同期型のPCIバスに接続されるPCIデバイス(22)と、PCIバスとは異なるプロトコルのバスに接続される非同期型デバイスであるR Referring to, a PCI device (22) connected to the clock-synchronized PCI bus, the PCI bus is asynchronous devices connected to the bus of the different protocols R
OMデバイス(21)とが共用バス(2)に接続されており、共用バス(2)においては、PCIバスと、RO OM and device (21) is connected to the shared bus (2), in shared bus (2), and the PCI bus, RO
Mアクセス用のバスとの間で、アドレス、データ線と、 In between the bus for the M access, address, and data lines,
複数本の制御線の一部の制御線とが共用されている。 A part of the control line of the plurality of control lines are shared. 【0032】PCIデバイスとROMデバイスのバスの共有化を実現する構成として、共用バス型ホストデバイス(20)は、モードコントローラ(32)と、バスの切替回路をなすマルチプレクサ(33)を備えている。 [0032] configuration for realizing sharing of the bus PCI devices and ROM devices, shared bus type host device (20) includes a mode controller (32), and a multiplexer (33) forming a switching circuit of the bus . 【0033】マルチプレクサ(33)は、ROMインタフェース(12)と、PCIインタフェース(13)とに接続され、モード設定値が、ROMデバイスにアクセス可能なROMモードであるか、PCIデバイスにアクセス可能なPCIモードであるかに応じて、ROMインタフェース(12)と共用バス(2)とを電気的に接続する経路、またはPCIインタフェース(13)と共用バス(2)を電気的に接続する経路を選択する。 The multiplexer (33) includes a ROM interface (12), connected to the PCI interface (13), the mode setting value, whether it is accessible ROM mode ROM device, access the PCI device capable PCI depending on whether the mode, selects the ROM interface (12) and a shared bus (2) and electrically connected to the path or PCI interface (13) a path for electrically connecting the shared bus (2), the . 【0034】ROMモードでは、共用バスのアービタ回路(14)をして、共用バス(2)を、ROMデバイス(21)のアクセスに使用させるとともに、クロック分配器(15)をして、PCIクロックの供給を停止し、 [0034] In ROM mode, the arbiter circuit of the shared bus (14), a shared bus (2), with is used to access the ROM device (21), and a clock distributor to (15), PCI clock to stop the supply of,
ROMモードから、PCIモードへ移行するとき、RO From the ROM mode, when the transition to PCI mode, RO
Mのアクセスの終了を待ち、クロック分配器(15)をしてPCIクロックの供給を開始させ、PCIモードにおいては、アービタ回路(14)をして、共用バス(2)によるROMデバイスのアクセスを不許可として、ROMアクセスとPCIアクセスとの競合を回避し、PCIモードからROMモードへ移行するとき、クロック分配器をしてPCIクロックの供給を停止させる制御を行うモードコントローラ(32)を備えている。 Wait for the end of the M access, to initiate the supply of the PCI clock and the clock divider (15), in PCI mode, the arbiter circuit (14), access ROM device according to the shared bus (2) as disallowed to avoid conflict with the ROM access and PCI access, when moving from PCI mode to ROM mode, a mode controller that controls to stop the supply of the PCI clock (32) and a clock divider there. 【0035】モード設定レジスタ(31)には、ROM [0035] The mode setting register (31), ROM
モードまたはPCIモードのいずれかが値として設定され、モード設定レジスタ(31)の設定値に応じ、モードコントローラ(32)は、マルチプレクサ(33)の選択を制御する。 Any mode or PCI mode is set as a value, according to the set value of the mode setting register (31), mode controller (32) controls the selection of the multiplexer (33). ROMモードでは、マルチプレクサ(33)は、ROM I/F(12)から共用バス(2)へ至る経路を選択し、CPU(11)からROM In ROM mode, the multiplexer (33) selects a path to the shared bus (2) from the ROM I / F (12), ROM from CPU (11)
(21)へのアクセスが可能となる。 It is possible to access to (21). 【0036】PCIモードでは、マルチプレクサ(3 [0036] In PCI mode, the multiplexer (3
3)は、PCI I/F(13)から共用バス(2)へ至る経路を選択し、CPU(11)からPCIデバイスA(22)へのアクセス、PCIデバイスA(22)からホストバス(1)上のデバイスへのアクセスが可能となる。 3), PCI I / F (select the path to the shared bus (2) from 13), CPU (access from 11) to the PCI device A (22), PCI device A (22) from the host bus (1 ) it is possible to access to on the device. 【0037】ROMモードの間、モードコントローラ(32)は、PCIアービタ(14)を通じて、バス使用権を保持し続け、ROM I/F(12)がROMアクセスのために共用バス(2)を占有できるようにしている。 [0037] During the ROM mode, the mode controller (32) is occupied through PCI arbiter (14), continues to hold the bus use right, ROM I / F (12) is a shared bus (2) for the ROM access It is possible way. 【0038】PCIモードの間、モードコントローラ(32)は、バス使用権を他のPCIデバイスに開放し、PCI I/F(13)やPCIデバイスA(2 [0038] During the PCI mode, mode controller (32), a bus use right to open to other PCI devices, PCI I / F (13) or PCI device A (2
2)がマスタとして、PCIアクセスできるようにする。 As 2) master, to allow PCI access. 【0039】モード設定レジスタ(31)に値を設定するだけで、共用バス(2)をPCIアクセスのためにも、ROMアクセスのためにも使うことができる。 [0039] In the mode setting register (31) only sets the value, in order shared bus (2) of the PCI access can also be used for the ROM access. 【0040】接続するROMデバイス、PCIデバイスは、従来の製品がそのまま用いられ、バス共用化のために、専用のROM・PCIデバイスを用意する必要はない。 [0040] ROM device to be connected, PCI devices, conventional product is used as it is, for bus sharing, it is not necessary to prepare a dedicated ROM · PCI devices. 【0041】またホストデバイスを設計する際に、PC [0041] Also when designing the host device, PC
I I/F(13)は、既存のホストバス−PCIバスブリッジ回路を流用することが可能とされており、このため、バス共用化のための修正は特に必要とされていない。 I I / F (13) is it possible to use the existing host bus -PCI bus bridge circuit, Thus, modification for bus sharing is not particularly required. 【0042】ROM I/F(12)は、アクセス状態が分かる出力信号を付加する等、僅かな修正を行うだけで、既存の構成を流用可能である。 The ROM I / F (12) is equal to adding the output signal access state is found, only by performing a slight modification, it is possible to use the existing configuration. 【0043】 【実施例】上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。 [0043] EXAMPLES order to describe in detail the embodiment of the present invention described above will be described below with reference to the accompanying drawings embodiments of the present invention. 図1は、本発明の一実施例の構成を示す図である。 Figure 1 is a diagram showing the structure of an embodiment of the present invention. ROM I/F(インタフェース)1 ROM I / F (interface) 1
2と、PCI I/F13を備えた共用バス型ホストデバイス20と、システムボード上のCPU11、ROM 2, a shared bus type host device 20 with a PCI I / F13, CPU 11 on the system board, ROM
21、PCIデバイスA22とを備えている。 And a 21, PCI device A22. 共用バス2には、ROM21とPCIデバイスA22が接続されており、共用バス2を通じて、共用バス型ホストデバイス20からのPCIアクセスおよびROMアクセスが可能とされている。 The shared bus 2 is connected to the ROM21 and PCI devices A22, through shared bus 2, and is capable of PCI access and ROM access from the shared bus type host device 20. 【0044】ホストバス1には、ROM I/F12、P [0044] to the host bus 1, ROM I / F12, P
CI I/F13およびCPU11が接続されている。 CI I / F13 and CPU11 is connected. 【0045】ROM I/F12は、CPU11からホストバス1を通して送られた読み込み・書き込み命令をR [0045] ROM I / F12 is, the reading and writing instruction that is sent from the CPU11 through the host bus 1 R
OMプロトコルに変換する回路である。 A circuit for converting the OM protocol. 【0046】PCI I/F13は、ホストバス1からP The PCI I / F13 is, P from the host bus 1
CIバスへのプロトコル変換、およびPCIバスからホストバス1へのプロトコル変換を行うブリッジ回路である。 Protocol conversion to the CI bus, and a bridge circuit for performing protocol conversion from the PCI bus to the host bus 1. 【0047】ROM21は、マスクROMやフラッシュROMなどの汎用のROMデバイスであり、アドレス信号、データ信号、制御信号(チップセレクト信号CS#41 The ROM21 is a general-purpose ROM devices such as a mask ROM or a flash ROM, the address signals, data signals, control signals (the chip select signal CS # 41
以外)を共用バス2に接続する。 Except) is connected to the shared bus 2. 【0048】制御線CS#41はROM21に対するチップセレクト信号であり、ROM I/F12が、ROM2 The control line CS # 41 is a chip select signal for the ROM 21, the ROM I / F12, ROM2
1のアクティブ・非アクティブを制御するために使用される。 It is used to control one of the active and non-active. 【0049】PCIデバイスA22は、PCIローカルバス仕様に従うPCIデバイスであり、クロック分配器15からPCIクロック48の供給を受ける。 [0049] PCI devices A22 is a PCI device according to the PCI Local Bus Specification, supplied with the PCI clock 48 from the clock distributor 15. 【0050】PCIデバイスA22には、PCIアービタ14に対するバス要求信号REQ_A#42とPCIアービタ14からの許可信号GNT_A#43が接続されており、P [0050] The PCI device A22 is enabling signal GNT_A # 43 is connected from the bus request signal REQ_A # 42 and PCI arbiter 14 to the PCI arbiter 14, P
CIデバイスA22は、バス使用許可が下りたときのみ、バスマスタ動作を開始できる。 CI device A22 is, only when the bus use permission is down, can start the bus master operations. 【0051】PCIデバイスA22のPCIアドレス/ [0051] PCI devices A22 PCI address /
データ信号、バス要求信号REQ_A#42、許可信号GNT_A# Data signals, bus request signal REQ_A # 42, the enable signal GNT_A #
43以外の制御信号は、共用バス2に接続する。 Control signals other than 43 is connected to the shared bus 2. 【0052】マルチプレクサ33は、共用バス2と、R [0052] The multiplexer 33, a shared bus 2, R
OM I/F12またはPCI I/F13のどちらかとを結ぶ経路を選択する。 Selecting OM I / F12 or either preparative route connecting the PCI I / F13. 【0053】モード設定レジスタ31は、CPU11からのアクセスにより、PCIモードまたはROMモードどちらかを表す値が設定され、設定値を保持するレジスタである。 The mode setting register 31, the access from the CPU 11, a value indicating either PCI mode or ROM mode is set, a register for holding a set value. 【0054】モードコントローラ32は、モード設定レジスタ31の設定値に応じて、ROMモード/PCIモードの切り替えを行い、経路選択信号をマルチプレクサ33に供給し、マルチプレクサ33の経路選択を制御する。 [0054] Mode controller 32, in accordance with the set value of the mode setting register 31, to switch the ROM mode / PCI mode, the path selection signal is supplied to the multiplexer 33, to control the routing of the multiplexer 33. なお、モード設定レジスタ31、モードコントローラ32、マルチプレクサ33からなる回路30が、本発明であらたに導入されたものである。 The mode setting register 31, the mode controller 32, the circuit 30 comprising multiplexer 33 is one that is newly introduced in the present invention. 【0055】ROM I/F12からモードコントローラ32に渡される信号ROM_BUSY40は、ROMアクセス状態であることを示す信号である。 [0055] signals ROM_BUSY40 passed from ROM I / F12 to mode controller 32 is a signal indicating that it is a ROM access state. 【0056】PCIアービタ14は、PCIバスの調停回路であり、モードコントローラ32、PCI I/F1 [0056] PCI arbiter 14 is an arbitration circuit of the PCI bus, mode controller 32, PCI I / F1
3、PCIデバイスA22からPCIバス使用要求を受けつけ、そのうちの1つに対して、バス使用許可を与える。 3, the PCI device A22 receives a PCI bus request, for one of them, giving a bus grant. 【0057】REQ_PCIIF#44、GNT_PCIIF#45は、それぞれ、PCI I/F13からのバス要求信号、許可信号である。 [0057] REQ_PCIIF # 44, GNT_PCIIF # 45, respectively, a bus request signal from the PCI I / F13, a permission signal. REQ_CONT#46、GNT_CONT#47はそれぞれ、モードコントローラ32からのバス要求信号、許可信号である。 REQ_CONT # 46, respectively GNT_CONT # 47, the bus request signal from the mode controller 32, an enable signal. 【0058】クロック分配器15は、各ブロック、PC [0058] The clock divider 15, each block, PC
Iデバイスに対して、PCIクロックの分配を行う回路であり、モードコントローラ32からのクロック制御信号49により、PCIクロック48の停止・開始を行う。 For I device is a circuit for distributing the PCI clock, the clock control signal 49 from the mode controller 32 performs the stop-start of the PCI clock 48. 【0059】本発明の一実施例の動作について、図2に示したモードコントローラの制御状態の状態遷移図を用いて説明する。 [0059] Operation of one embodiment of the present invention will be described with reference to the state transition diagram of the control state of the mode controller shown in FIG. 【0060】初期状態で、モードコントローラ32は、 [0060] In the initial state, mode controller 32,
「ROMモードA1」にあり、ROM I/F12は、共用バス2を通じてROM21へのアクセスが可能である。 Located in the "ROM mode A1", ROM I / F12 is, it is possible to access to the ROM21 through the shared bus 2. 【0061】この状態で、モードコントローラ32は、 [0061] In this state, the mode controller 32,
ROMアクセス用に、共用バス2の使用権を保持する。 For ROM access, to retain the right to use the shared bus 2. 【0062】PCIアービタ14は、モードコントローラ32にバス使用許可を与えた状態にあり、GNT_CONT# [0062] PCI arbiter 14 is in a mode controller 32 in the state that gave the bus use permission, GNT_CONT #
47をアサートし続ける。 47 continues to assert. 【0063】GNT_PCIIF#45や、GNT_A#43はディアサートされ、PCI I/F13やPCIデバイスA22がバス使用権を得てマスタ動作を始めないようにしている。 [0063] GNT_PCIIF # 45 and, GNT_A # 43 is de-asserted, PCI I / F13 and PCI device A22 is that you do not start the master operation to obtain the right to use the bus. 【0064】クロック分配器15は、PCIクロック4 [0064] The clock divider 15, PCI clock 4
8の供給を停止し、PCIデバイスA22が共用バス上のROMアクセス信号に応答して誤動作することを防ぐ。 8 supply stops, PCI device A22 is prevented from malfunctioning in response to the ROM access signal on a shared bus. 【0065】モード設定レジスタ31に、PCIモードが設定されると、モードコントローラ32は、「ROM [0065] The mode setting register 31, the PCI mode is set, the mode controller 32, "ROM
アクセス終了待ち状態A2」に遷移する。 To transition to access the termination waiting state A2 ". 【0066】「ROMアクセス終了待ち状態A2」では、ROM I/F12がアクセス途中であれば、アクセス終了まで待機し、アクセス終了後であれば、ただちに「PCIモード移行状態A3」に遷移する。 [0066] In the "ROM access the termination waiting state A2", if in the middle ROM I / F12 is access, wait until the access end, as long as it is performed after the access has been completed, immediately transition to the "PCI mode transition state A3". 【0067】「PCIモード移行状態A3」では、モードコントローラ32は、クロック分配器15に対してP [0067] In the "PCI mode transition state A3", mode controller 32, P to the clock distributor 15
CIクロック48の開始信号を送り、またマルチプレクサ33がPCI I/F13側の経路を選択するように制御する。 It sends a start signal CI clock 48, and controls so that the multiplexer 33 selects the PCI I / F13 side of the path. 【0068】PCIクロック48が開始されると、「P [0068] When the PCI clock 48 is started, "P
CIモード状態A4」に遷移する。 To transition to the CI mode state A4 ". 【0069】「PCIモード状態A4」に入ると、モードコントローラ32は、それまでアサートしていたREQ_ [0069] Once in the "PCI mode state A4", mode controller 32, had been asserted until it REQ_
CONT#46をディアサートし、ROMアクセス用に確保していた共用バス2を開放する。 The CONT # 46 de-asserted, to open a shared bus 2, which has been reserved for ROM access. 【0070】すると、PCI I/F13やPCIデバイスA22は、マスター動作を開始することが可能となり、共用バス2は、PCIバスとして使われる。 [0070] Then, PCI I / F13 and PCI device A22 is, it is possible to start the master operation, a shared bus 2 is used as a PCI bus. なお、 It should be noted that,
この状態では、ROM I/F12は、制御信号CS#41 In this state, ROM I / F12, the control signal CS # 41
をディアサートし、共用バス2上のPCIアクセスにR The de-asserted, R to PCI access on a shared bus 2
OM21が応答して誤動作することを防ぐ。 OM21 is prevent the malfunction in response. 【0071】モード設定レジスタ31に、ROMモードが設定されると、「PCIバス要求状態A5」に遷移する。 [0071] in the mode setting register 31, when the ROM mode is set, a transition to the "PCI bus request state A5". 【0072】「PCIバス要求状態A5」では、モードコントローラ32は、REQ_CONT#46をアサートし、P [0072] In the "PCI bus request state A5", mode controller 32 asserts the REQ_CONT # 46, P
CIアービタ14にPCIバス使用権を要求する。 To request the PCI bus use right to the CI arbiter 14. 【0073】この要求を受け、PCIアービタ14がGN [0073] Upon receiving this request, PCI arbiter 14 GN
T_CONT#47をディアサートし、PCIバスがアイドル状態になると、モードコントローラ32は、ROMアクセスのために共用バスを確保できたと判断し、「ROM The T_CONT # 47 deasserts, the PCI bus is idle, mode controller 32 determines that could secure a shared bus for ROM access, "ROM
モード移行状態A6」に遷移する。 Transition to the mode transition state A6 ". 【0074】「ROMモード移行状態A6」では、モードコントローラ32は、クロック分配器15に対してP [0074] In the "ROM Mode transition state A6", mode controller 32, P to the clock distributor 15
CIクロック停止信号を送り、また、マルチプレクサ3 Feed the CI clock stop signal, also, multiplexer 3
3がROM I/F12側の経路を選択する。 3 selects a ROM I / F12 side of the path. PCIクロックの停止が完了すると、「ROMモード状態A1」 When the stop of the PCI clock is complete, "ROM mode state A1"
に戻る。 Back to. 【0075】以上のように、A1からA6までのモードコントローラ32の状態に合わせ、共用バス2がPCI [0075] As described above, according to the state of the mode controller 32 from A1 to A6, the shared bus 2 PCI
バスまたはROMバスとして使用される。 It is used as a bus or the ROM bus. 【0076】図5、図6は、本発明の一実施例のタイミング動作の一例を示す図である。 [0076] Figure 5, Figure 6 is a diagram showing an example of the timing operation of one embodiment of the present invention. 図5には、モードコントローラ32の状態が「ROMモードA1」から「PC 5 shows the state of the mode controller 32 from "ROM mode A1", "PC
IモードA4」まで遷移する様子が示されている。 Manner in which the transition to I mode A4 "are shown. 図5 Figure 5
では、ROM I/F12がROM21のアドレスrADR0からデータrDAT0を読み込んでいる最中に、モード設定値が、ROMモードからPCIモードに設定されている。 So while the ROM I / F12 is reading data rDAT0 from the address rADR0 the ROM 21, the mode setting value is set from the ROM mode to PCI mode.
ROMアクセス中であることは、ROM_BUSY信号のアサートで示され、時間T01からT03までの期間である。 It is in ROM access is indicated by the assertion of ROM_BUSY signal is a period from the time T01 to T03. 【0077】時間T02に、モード設定値がPCIモードに変化することをトリガーとして、モードコントローラ32の状態は、「ROMモードA1」から「ROMアクセス終了待ちA2」に遷移する。 The [0077] time T02, as a trigger that the mode setting value is changed to PCI mode, the state of the mode controller 32 transitions from the "ROM mode A1" to "ROM access end wait A2". 【0078】その後、時間T03に、ROM I/F12のリードアクセスが終り、ROM_BUSY40がディアサートされると、「PCIモード移行A3」に遷移する。 [0078] Then, in time T03, the end is read access of the ROM I / F12, and ROM_BUSY40 is de-asserted, the transition to the "PCI mode transition A3". 【0079】さらに、時間T04のタイミングで、PCI [0079] In addition, at the timing of the time T04, PCI
クロック48の供給が開始すると、「PCIモードA When the supply of the clock 48 is started, "PCI mode A
4」に遷移し、モードコントローラ32は、REQ_CONT# Transition to 4 ", mode controller 32, REQ_CONT #
46をディアサートし、PCIバスを開放する。 46 de-asserted, to open the PCI bus. 【0080】この例では、時間T06で、GNT_PCIIF#45 [0080] In this example, at time T06, GNT_PCIIF # 45
がアサートされ、T07以降、PCII/F13がマスタ動作を始める。 There is asserted, T07 or later, PCII / F13 starts a master operation. 【0081】図6のタイミングチャートには、モードコントローラ32の状態が、「PCIモードA4」から「ROMモードA1」まで遷移する様子が示されている。 [0081] in the timing chart of FIG. 6, the state of the mode controller 32, state transition from the "PCI mode A4" to "ROM mode A1" are shown. 【0082】図6では、PCI I/F13がPCIデバイスA22のアドレスpADR0からデータrDAT0を読み込んでいる最中に、モード設定値がPCIモードからROM [0082] In Figure 6, ROM while the PCI I / F13 is reading data rDAT0 from the address pADR0 PCI device A22, the mode setting value from PCI mode
モードに設定されている。 It is set to mode. モード設定値が変更されるとき、PCIアクセス中であることは、FRAME#(サイクルフレーム)、またはIDRY#(イニシエータレディ)がアサートを示す(Lowレベルである)ことで示される。 When the mode setting value is changed, it is being PCI access, FRAME # (Cycle Frame), or IDRY # (Initiator Ready) is (a Low level) showing the assertion indicated by. 【0083】図6では、時間T12で、REQ_PCIIF#がアサートされ、時間T14で、FRAME#がアサートされてから、 [0083] In FIG. 6, at time T12, REQ_PCIIF # is asserted, at time T14, since the FRAME # is asserted,
時間T17で、FRAME#とIRDYが共にディアサートされ、時間T18で、PCIバスがアイドル状態になるまでが、P In time T17, FRAME # and IRDY is deasserted together, at time T18, until the PCI bus is idle, P
CIアクセス期間であり、T12からT18までの間である。 A CI access period is a period from T12 to T18. 【0084】モード設定値がROMモードに変化することをトリガーにして、モードコントローラ32の状態は、「PCIモードA4」から「PCIバス要求A5」 [0084] mode settings in the trigger to change the ROM mode, the state of the mode controller 32, from the "PCI mode A4", "PCI bus request A5"
に遷移し、時間T15のタイミングで、バス要求REQ_CONT# And transition to, at the timing of the time T15, the bus request REQ_CONT #
をアサートする。 The asserted. 【0085】その後、時間T18のタイミングで、PCI [0085] Then, at the timing of the time T18, PCI
アービタ14からのGNT_CONT#のアサートとPCIバスのアイドル状態を確認すると、「PCIモード移行A When you confirm the assertion and the idle state of the PCI bus of GNT_CONT # from the arbiter 14, "PCI mode transition A
6」に遷移する。 A transition to 6 ". 【0086】最後に、時間T20に、PCIクロックが停止するのを待ってから、「ROMモードA1」に遷移する。 [0086] Finally, the T20 time, from waiting for the PCI clock to stop, a transition to the "ROM mode A1". 【0087】図4は、バスを共有する際に適した、RO [0087] Figure 4 is suitable for sharing the bus, RO
MとPCIの端子機能の組み合わせ例を示す図である。 It is a diagram showing a combination example of M and PCI pin functions.
ROM21のデータバスD[7:0]、アドレスバスA[23:0] ROM21 data bus D [7: 0], address bus A [23: 0]
には、PCIのトライステートバスであるAD[31:0]を割り当てる。 The, AD is a PCI tri-state bus: assign the [31 0]. PCIバスは、アドレス、データ転送でマルチプレクスされる32本のラインAD[31:0]を有する。 PCI bus, address, 32 lines that are multiplexed in the data transfer AD: having [31 0]. 【0088】ROM制御信号のWE#(ライトイネーブル)、OE#(アウトプットイネーブル)、RDY#(レディ)には、それぞれPCIのサステインドトライステ− [0088] WE # in ROM control signal (write enable), OE # (output enable), RDY # The (ready), the PCI each sustain Indian tri stearate -
トバスである、IRDY#(イニシエータ・レディ)、TRDY# It is a skip, IRDY # (initiator ready), TRDY #
(ターゲット・レディ)、STOP#(ストップ)を割り当てる。 (Target ready), assign STOP # (the stop). なお、WE#(ライトイネーブル)を制御信号としてもつROMデバイス21は、フラッシュEEPROM Incidentally, ROM device 21 with WE # (write enable) as the control signal, a flash EEPROM
等、書き換え可能なメモリであるものとする。 Etc., it is assumed that a rewritable memory. 【0089】サステインドトライステ−トバスには、電源側にプルアップ抵抗が接続されるので、すべてのデバイスが非ドライブ状態でも、ディアサートされ、ROM [0089] sustaining the Indian tri-stearate - to fly, because the pull-up resistor is connected to the power supply side, all of the devices are also in the non-drive state, is de-asserted, ROM
21への制御線が長時間、中間電位状態になることを防ぐ。 Control lines to 21 for a long time, prevented from becoming to an intermediate potential state. 【0090】このように、ROM I/F12とPCI [0090] In this way, ROM I / F12 and PCI
I/F13の両方を持つホストデバイス上で、ROM On the host device that has both I / F13, ROM
モード/PCIモードに応じ、マルチプレクサ33の切り替えを行うことで、ROMアクセス用の端子とPCI Depending on the mode / PCI mode, by performing the switching of the multiplexer 33, the terminal and the PCI for ROM accesses
アクセス用の端子を共用して使用できることから、ホストデバイスの外部端子数を削減できる。 Since it can be used to share a terminal for access, it is possible to reduce the number of external terminals of the host device. 【0091】アドレスバス24bits、データバス8bits、 [0091] address bus 24bits, data bus 8bits,
およびWE#、OE#、RDY#の制御線を持つROMのバスと、 And WE #, OE #, and bus ROM with control line RDY #,
PCIバスを共有化した場合、35本分の端子が削減できる。 If sharing the PCI bus can be reduced is 35 duty terminal. 【0092】また本実施例では、ホストデバイス20上のモードコントローラ32とPCIアービタ14が連携してバス上の競合回避を行うので、外付けのROM、P [0092] In the present embodiment, since the mode controller 32 and the PCI arbiter 14 on the host device 20 in cooperation a competition avoidance on the bus, an external ROM, P
CIデバイスの変更や、新たな外付け回路を必要としない。 Change or CI devices, do not require a new external circuit. 【0093】本発明の実施例として、その基本構成は上記の通りであるが、部分的にその構成を置き換えても、 [0093] As an example of the present invention, although its basic structure is as described above, it is substituted partially its configuration,
同様の効果を奏することができる。 It is possible to achieve the same effect. 図3は、本発明の第2の実施例の構成を示す図である。 Figure 3 is a diagram showing a configuration of a second embodiment of the present invention. 【0094】図1に示した前記実施例においては、モード設定レジスタ31へのPCI/ROMのモードの書き込みは、CPU11が行っているが、CPU11以外からの書き込みであってもよい。 [0094] In the embodiment shown in FIG. 1, the writing of the PCI / ROM mode to the mode setting register 31 is CPU 11 is performed, it may be a write from the other CPU 11. 例えば、ホストバス上のバスマスタ機能を持つブロックからの書き込みによってモード設定を行ったり、バスを介さずに直接信号によりモード設定を行うことも可能である。 For example, performing a mode set by a write from the block with the bus master function on the host bus, it is also possible to perform mode setting by direct signal without passing through the bus. 【0095】この実施例では、モード設定レジスタ31 [0095] In this embodiment, the mode setting register 31
へのモード書き込みはROM I/F12により行われる。 Mode write to is carried out by the ROM I / F12. モードコントローラ32は、通常、PCIモード状態にあり、ROM I/F12からの要求があった時のみ、ROMモードへの切替を行う。 Mode controller 32 is typically located in the PCI mode, only when there is a request from the ROM I / F12, and switches to the ROM mode. この構成では、前記実施例のように、CPU11を使ってソフトウェアによりモードを設定する必要がなく、ROMアクセスをトリガーとして自動的にモードを切り替えることが可能となる。 In this configuration, as in the above embodiment, it is not necessary to set the mode by software using CPU 11, it is possible to automatically switch the mode ROM access as a trigger. 【0096】図3に示す例では、ホストバス1は設けられていない。 [0096] In the example shown in FIG. 3, the host bus 1 is not provided. 本発明において、適用デバイスは、図1に示したホストデバイス20に限定されるものでなく、図3に示すように、ROM I/F12とPCI I/F1 In the present invention, the application device is not limited to the host device 20 shown in FIG. 1, as shown in FIG. 3, ROM I / F12 and PCI I / F1
3を持つ通常のデバイス26であっても良い。 3 may be a conventional device 26 having a. なお、図3に示す構成において、クロック分配器(図1の15) In the configuration shown in FIG. 3, the clock divider (15 in Figure 1)
は図示されていない。 Not shown. 【0097】図3では、図1に示したCPUやホストバスは設けられていず、共用バス型デバイス26のROM [0097] In Figure 3, Izu CPU or host bus provided as shown in FIG. 1, the shared bus type device 26 ROM
I/F12には、ROM21へのアクセスを必要とする回路A51を直接接続し、PCI I/F13には、PCI The I / F12, and connect the circuit A51 that require access to ROM21 directly to the PCI I / F13, PCI
デバイスへのアクセスを必要とする回路B52が接続されている。 Circuit B52 that requires access to the device is connected. これら2つの回路51、52に必要とされる端子数を、バスを共有化することで削減している。 These two the number of terminals required for the circuits 51 and 52, are reduced by sharing the bus. 【0098】本発明においては、図1に示したように、 [0098] In the present invention, as shown in FIG. 1,
PCIアービタ14をホストデバイス20内に備えるかわりに、外部のPCIアービタを用いてもよい。 Instead of comprising a PCI arbiter 14 to the host device 20 may be used outside of the PCI arbiter. 図3に示す実施例では、共用バス型デバイス26は、PCI全体のアービトレーションを行わず、PCIエージェントの1つとして動作し、外付けのPCIアービタ14にバス要求信号REQ_C#62を出力し、バス獲得信号GNT_C#6 In the embodiment shown in FIG. 3, a shared bus type device 26 does not perform the entire PCI arbitration, it operates as one of the PCI agent, outputs a bus request signal REQ_C # 62 in PCI arbiter 14 external, bus acquisition signal GNT_C # 6
3を入力する。 3 to enter. 【0099】共用バス型デバイス26が具備する内部P [0099] internal shared bus type device 26 is provided with P
CIアービタ53は、モードコントローラ32とPCI CI arbiter 53, the mode controller 32 and PCI
I/F13の2つのみからのバス要求の調停を行う。 It arbitrates the bus request from the only two I / F13. 【0100】図1に示した前記実施例では、外付けRO [0100] In the embodiment shown in FIG. 1, the external RO
MとPCIの接続数はそれぞれ1個ずつであるが、各デバイスでバスを駆動する出力バッファへの負荷が大きくなり過ぎないかぎり、共有バス2に接続されるROMやPCIデバイスの数を増やすことが可能である。 Although connections of M and PCI is one by one, respectively, as long as the load to the output buffer driving the bus in each device does not become too large, increasing the number of ROM and PCI devices connected to the shared bus 2 it is possible. 図3に示す例では、PCIデバイスとしてPCIデバイスB5 In the example shown in FIG. 3, the PCI device B5 as a PCI device
4が増設されている。 4 has been added. 【0101】上記したように、本発明は、ホストデバイスに限らず、PCI I/F、ROM I/Fを持つ一般のデバイスに適用可能であり、PCI/ROMデバイスの数、PCIアービタ、モード設定レジスタ、PCI [0102] As described above, the present invention is not limited to a host device, it can be applied to general devices with PCI I / F, a ROM I / F, the number of PCI / ROM devices, PCI arbiter, mode setting register, PCI
クロック制御などの構成に関し、自由度がある。 Respect configuration of a clock control, there is a degree of freedom. 以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみに限定されるものでなく、同期型デバイスと、非同期型デバイスを共通に接続する共用バスに適用可能とされており、特許請求の範囲の各請求項の発明の範囲内で当業者がなし得るであろう各種変形、修正を含むことは勿論である。 Although the present invention has been described with reference to the embodiments, the present invention is not limited only to the configurations of the embodiments described above, a shared bus for connecting the synchronous device, the asynchronous device in common applicable and are, various modifications that could be made by those skilled in the art within the scope of the invention of the following claims, it is of course it includes modifications. 【0102】 【発明の効果】以上説明したように、本発明によれば、 [0102] As has been described in the foregoing, according to the present invention,
PCIインタフェースとROMインタフェースの両方を持つデバイス上で、ROMモード/PCIモードに応じ、マルチプレクサの切り替えを行うことで、ROMアクセス用の端子とPCIアクセス用の端子を共用して使用できることから、ホストデバイスの外部端子数を削減できるという効果を奏する。 On a device with both PCI interface and the ROM interface, depending on the ROM mode / PCI mode, by performing the switching of the multiplexer, since it can be used to share a terminal of the terminal and PCI accesses for ROM access, the host device an effect of reducing the number of external terminals. 【0103】また本発明によれば、モードコントローラとPCIアービタが連携してバス上の競合回避を行うので、外付けのROM、PCIデバイスの変更や、新たな外付け回路を必要せず、部品点数の増加、コストの増大を抑止低減している。 [0103] According to the invention, the mode controller and PCI arbiter performs conflict resolution on the bus in conjunction, an external ROM, the PCI device changes and, without requiring a new external circuit, component increase in number, it has been suppressed reduce the increase of the cost.

【図面の簡単な説明】 【図1】本発明の一実施例の構成を示す図である。 BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram showing the structure of an embodiment of the present invention. 【図2】本発明の一実施例の状態遷移を説明するための図である。 Is a diagram for explaining a state transition of an embodiment of the present invention; FIG. 【図3】本発明の他の実施例の構成を示す図である。 3 is a diagram showing the configuration of another embodiment of the present invention. 【図4】本発明の一実施例におけるPCIバスとROM PCI bus and ROM in one embodiment of the present invention; FIG
バスとで共用する信号線を示す図である。 It is a diagram showing a signal line shared by the bus. 【図5】本発明の一実施例の動作を説明するためのタイミング図である。 5 is a timing chart for explaining the operation of an embodiment of the present invention. 【図6】本発明の一実施例の動作を説明するためのタイミング図である。 6 is a timing chart for explaining the operation of an embodiment of the present invention. 【図7】従来のシステム構成を示す図である。 7 is a diagram showing a conventional system configuration. 【図8】従来のシステム構成を示す図である。 8 is a diagram showing a conventional system configuration. 【符号の説明】 1 ホストバス2 共用バス4 ROM専用バス5 PCI専用バス11 CPU 12 ROMインタフェース13 PCIインタフェース14 PCIアービタ15 クロック分配器20 共用バス型ホストデバイス21 ROM 22 PCIデバイスA 23 PCI-ROMインタフェース24 従来型ホストデバイスA 25 従来型ホストデバイスB 26 共用バス型デバイス31 モード設定レジスタ32 モードコントローラ33 マルチプレクサ40 ROM_BUSY 41 CS#(チップセレクト) 42 REQ_A# 43 GNT_A# 44 REQ_PCIIF# 45 GNT_PCIIF# 46 REQ_CONT# 47 GNT_CONT# 48 PCIクロック49 PCIクロック制御信号51 回路A 52 回路B 53 内部PC [EXPLANATION OF SYMBOLS] 1 host bus 2 shared bus 4 ROM en 5 PCI en 11 CPU 12 ROM interface 13 PCI interface 14 PCI arbiter 15 clock distributor 20 shared bus type host device 21 ROM 22 PCI device A 23 PCI-ROM interface 24 conventional host device A 25 conventional host device B 26 shared bus type devices 31 mode setting register 32 mode controller 33 the multiplexer 40 ROM_BUSY 41 CS # (chip select) 42 REQ_A # 43 GNT_A # 44 REQ_PCIIF # 45 GNT_PCIIF # 46 REQ_CONT # 47 GNT_CONT # 48 PCI clock 49 PCI clock control signal 51 circuit A 52 circuit B 53 inside PC Iアービタ54 PCIデバイスB 60 REQ_B# 61 GNT_B# 62 REQ_C# 63 GNT_C# I arbiter 54 PCI device B 60 REQ_B # 61 GNT_B # 62 REQ_C # 63 GNT_C #

Claims (1)

  1. 【特許請求の範囲】 【請求項1】クロック同期型バスに接続される同期型デバイスと、前記クロック同期型バスとはプロトコル仕様が異なるバスに接続される非同期型デバイスとが、一つの共用バスに共通に接続されており、 前記同期型デバイスと前記非同期型デバイスとは、前記共用バスにおいて、アドレス線とデータ線、及び複数の制御線のうちの少なくとも一部の制御線を共用し、 アクセスモードが同期型デバイスアクセスモードであるか、あるいは非同期型デバイスアクセスモードであるかに応じて、上位装置と前記同期型デバイスとのインタフェースを行う同期型デバイスインタフェースと前記共用バスとを電気的に接続するか、前記上位装置と前記非同期型デバイスとのインタフェースを行う非同期型デバイスインタフェース A synchronous device [Claims 1] is connected to the clock synchronous bus and an asynchronous type device protocol specification is connected to a different bus from the clock synchronous bus, one shared bus are connected in common to said a synchronous device and the asynchronous device, in the shared bus, shared at least some of the control line of the address and data lines, and a plurality of control lines, access or the mode is the synchronous device access mode, or depending on whether the asynchronous device access mode, electrically connecting the shared bus and the synchronous device interfaces for interfacing with a host device and the synchronous device either, asynchronous device interface that interfaces with the said host device asynchronous device 前記共用バスとを電気的に接続する切替手段と、 前記非同期型デバイスアクセスモードの場合、前記非同期型デバイスインタフェースと前記非同期型デバイスが前記共用バスを使用できるように設定するとともに、前記同期型デバイスへのクロックの供給を停止し、 前記同期型デバイスアクセスモードの場合、前記同期型デバイスへクロックを供給し、前記非同期型デバイスのアクセスのための前記共用バスの使用を不許可として、 Switching means for electrically connecting the shared bus, the case of the asynchronous device access mode, along with the asynchronous device and the asynchronous device interface is configured to use the shared bus, the synchronous device stopping the supply of a clock to the case of the synchronous device access mode, it supplies a clock to the synchronous devices, as unauthorized use of the shared bus for accessing said asynchronous device,
    前記共用バスにおける前記非同期型デバイスと前記同期型デバイスのアクセスの競合を回避するように制御する手段と、 を備えている、ことを特徴とするバス共有化装置。 It said means for controlling so as to avoid conflicts of said asynchronous device and the synchronous device access in a shared bus, and a, bus sharing and wherein the. 【請求項2】クロックで駆動され、アドレス信号を入力しデータ信号と制御信号を入力又は出力する同期型のデバイスと、アドレス信号を入力しデータ信号と制御信号を入力又は出力する非同期型デバイスとが、一つの共用バスに共通に接続されており、 前記同期型デバイスと前記非同期型デバイスとは、前記共用バスにおいて、アドレス線とデータ線、及び複数の制御線の少なくとも一部の制御線を共用し、 上位装置と前記同期型デバイスとのインタフェースを行う同期型デバイスインタフェースと、 前記上位装置と前記同期型デバイスとのインタフェースを行う非同期型デバイスインタフェースと、 前記同期型デバイスインタフェースと、前記非同期型デバイスインタフェースと、前記共用バスとに接続され、 2. A driven by the clock, and synchronized device that inputs an address signal input or output data and control signals, and asynchronous devices for inputting or outputting enter the address signal data and control signals There are connected in common to one of the shared bus, the a synchronous device and the asynchronous device, in the shared bus, the address lines and data lines, and at least a portion of the control line of the plurality of control lines sharing, and asynchronous device interface for the synchronous device interface for interfacing with a host device and the synchronous device, the interface between said upper apparatus the synchronous device, said synchronization device interfaces, the asynchronous is connected to the device interface, to said shared bus,
    アクセスモードが同期型デバイスアクセスモードであるか、あるいは非同期型デバイスアクセスモードであるかに応じて、前記同期型デバイスインタフェース、あるいは前記非同期型デバイスインタフェースの一方と、前記共用バスとを電気的に接続するマルチプレクサと、 を備え、 前記非同期型デバイスアクセスモードのときは、前記共用バスのアービタ回路をして、前記非同期型デバイスインタフェースと前記非同期型デバイスが前記共用バスを使用できるように設定するとともに、前記同期型デバイスへのクロックの供給を停止し、 前記非同期型デバイスアクセスモードから前記同期型デバイスアクセスモードへ移行するとき、前記同期型デバイスへのクロックの供給を開始し、 前記同期型デバイスアクセスモードにおいては、前記 Whether the access mode is a synchronous device access mode, or depending on whether the asynchronous device access mode, one of the synchronous device interface or the asynchronous device interface, electrically connecting the shared bus comprising a multiplexer for, a, when the asynchronous device access mode, the arbiter circuit of the shared bus, together with said asynchronous device and the asynchronous device interface is configured to use the shared bus, stop the clock supply to the synchronous device, when moving from the asynchronous device access mode to the synchronous device access mode, and starts supplying the clock to the synchronous devices, the synchronous device access mode in the, the アービタ回路をして、前記非同期型デバイスのアクセスのための前記共用バスの使用を不許可として、前記共用バスにおける前記非同期型デバイスと前記同期型デバイスのアクセスの競合を回避し、 前記同期型デバイスアクセスモードから前記非同期型デバイスアクセスモードへ移行するときは、前記同期型デバイスへのクロックの供給を停止させる制御を行うモードコントロール回路を備えている、ことを特徴とするバス共有化装置。 And an arbiter circuit, wherein the unauthorized use of the shared bus for access asynchronous device, avoiding conflicts of said asynchronous device and the synchronous device access in the shared bus, the synchronous device when transitioning from the access mode to the asynchronous device access mode is a mode control circuit for performing control to stop the supply of the clock to the synchronous devices, that the bus sharing apparatus according to claim. 【請求項3】前記同期型デバイスがPCI(Peripheral Wherein the synchronous devices PCI (Peripheral
    Component Interconnect)デバイスよりなり、前記非同期型デバイスが、非同期型のメモリデバイスよりなる、ことを特徴とする請求項1又は2記載のバス共有化装置。 Component Interconnect) made of devices, said asynchronous device, an asynchronous consisting memory devices, the bus sharing apparatus according to claim 1 or 2, wherein the. 【請求項4】PCI(Peripheral Component Interco 4. A PCI (Peripheral Component Interco
    nnect)デバイスと、 非同期型のメモリデバイスと、 前記PCIデバイスと前記メモリデバイスとが共通に接続される共用バスと、を備え、 前記共用バスにおいて、PCIバスとメモリデバイスアクセス用のバスとの間で、アドレス線及びデータ線と、 Nnect) a device comprising a asynchronous memory devices, and a shared bus and the PCI device and the memory device are commonly connected, between the said shared bus, a bus for PCI bus and a memory device access in the address and data lines,
    複数本の制御線の一部の制御線とが共用されており、 メモリインタフェースとPCIインタフェースとに接続され、モード設定値が、前記メモリデバイスにアクセス可能なメモリモードであるか、あるいは、前記PCIデバイスにアクセス可能なPCIモードであるかに応じて、前記メモリインタフェースと前記共用バスとの接続経路、あるいは、前記PCIインタフェースと前記共用バスとの接続経路を選択するマルチプレクサと、 前記共用バスのアービタ回路と、 前記PCIデバイスに対してクロックの分配を行うクロック分配器と、 を備え、 メモリモードでは、前記アービタ回路をして、前記共用バスを前記メモリデバイスのアクセスに使用させるとともに、前記クロック分配器をして、クロックの供給を停止し、 メモリモードか Is shared and a part of the control line of the plurality of control lines, is connected to the memory interface and PCI interface, mode setting value, the one to the memory device is accessible memory mode, or the PCI depending on whether the device is accessible PCI mode, the connection path memory interface and said common bus or a multiplexer for selecting a connection path between the PCI interface and the shared bus, the arbiter of the shared bus comprising a circuit, and a clock distributor for performing distribution of the clock to the PCI device, the memory mode, and the arbiter circuit, together to use the shared bus to access the memory device, the clock distribution to the vessel, to stop the supply of the clock, or memory mode PCIモードへ移行するとき、前記メモリデバイスのアクセスの終了後、前記クロック分配器をしてクロックの供給を開始させ、 PCIモードにおいては、前記アービタ回路をして、前記共用バスにおける前記メモリデバイスのアクセスと前記PCIデバイスのアクセスとの競合を回避し、 PCIモードからメモリモードへ移行するときは、前記クロック分配器をして、クロックの供給を停止させる制御を行う、モードコントロール回路を備えている、ことを特徴とするバス共有化システム。 When entering PCI mode, after completion of access of the memory device, and the clock divider to start supplying the clock, in PCI mode, and the arbiter circuit, the memory device in said shared bus to avoid conflict with the access and the access of the PCI device, when moving from PCI mode to the memory mode, and the clock distributor, performs control to stop the supply of the clock, and a mode control circuit bus sharing system, characterized in that,. 【請求項5】PCI(Peripheral Component Interco 5. A PCI (Peripheral Component Interco
    nnect)デバイスと、 ROM(Read Only Memory)デバイスと、 前記PCIデバイスと前記ROMデバイスが共通に接続される共用バスと、 を備え、 前記共用バスにおいて、PCIバスとROMアクセス用のバスとの間で、アドレス線、及びデータ線と、複数本の制御線の一部の制御線が共用されており、 ROMインタフェースとPCIインタフェースとに接続され、モード設定値が、前記ROMデバイスにアクセス可能なROMモードであるか、あるいは、前記PCIデバイスにアクセス可能なPCIモードであるかに応じて、前記ROMインタフェースと前記共用バスとの接続経路、あるいは、前記PCIインタフェースと前記共用バスとの接続経路を選択するマルチプレクサと、 前記共用バスのアービタ回路と、 前記PCIデバイスに対し Between Nnect) and devices, ROM and (Read Only Memory) device, and a shared bus for the ROM device and the PCI devices are commonly connected, in the shared bus, the bus for PCI bus and ROM access in the address line, and a data line, a portion of the control line of the plurality of control lines are shared, is connected to the ROM interface and PCI interface, mode setting value is accessible to the ROM device ROM either a mode or, depending on whether the is accessible PCI mode PCI device, the ROM interface and connection path between the shared bus or, select a connection route between the shared bus and the PCI interface a multiplexer for, the arbiter circuit of the shared bus, to said PCI device てクロックの分配を行うクロック分配器と、 を備え、 ROMモードでは、前記アービタ回路をして、前記共用バスを前記ROMデバイスのアクセスに使用させるとともに、前記クロック分配器をしてPCIクロックの供給を停止し、 ROMモードからPCIモードへの移行するとき、前記ROMデバイスのアクセスの終了を待ち、前記クロック分配器をしてPCIクロックの供給を開始させ、 PCIモードにおいては、前記アービタ回路をして前記共用バスによる前記ROMデバイスのアクセスを不許可として、ROMアクセスとPCIアクセスとの競合を回避し、 PCIモードからROMモードへ移行するとき、前記クロック分配器をしてPCIクロックの供給を停止させる制御を行うモードコントロール回路を備えている、ことを特 Comprising Te a clock distributor for performing distribution of the clock, and the ROM mode, the arbiter circuit, together to use the shared bus to access the ROM device, the supply of the PCI clock and the clock divider the stop, when migrating from ROM mode to PCI mode, the wait for the completion of the ROM device access, to initiate the supply of the PCI clock and the clock divider, the PCI mode, the arbiter circuit access the ROM device by the shared bus as disallowed to avoid conflict with the ROM access and PCI access Te, when moving from PCI mode to ROM mode, stopping the supply of the PCI clock and the clock divider and a mode control circuit for performing control to, especially that とするバス共有化システム。 Bus sharing system that. 【請求項6】PCIモードとROMモードのうちいずれかを設定するモード設定レジスタを備え、 前記モード設定レジスタの設定値に応じて、前記モードコントロール回路が、ROMモードとPCIモードを切り替える、ことを特徴とする請求項5記載のバス共有化システム。 Further comprising: a mode setting register for setting one of PCI mode and ROM mode, according to the set value of the mode setting register, the mode control circuit switches the ROM mode and PCI mode, that bus sharing system of claim 5, wherein. 【請求項7】前記モードコントロール回路が、PCIモードからROMモードへ移行するにあたり、前記アービタ回路に対して、バス使用権を要求し、前記共用バスを、ROMアクセス用に占有させる、ことを特徴とする請求項5記載のバス共有化システム。 Wherein said mode control circuit, when the transition from PCI mode to ROM mode, wherein with respect to said arbiter, requests the bus use right, the shared bus, is occupied for ROM access, that bus sharing system of claim 5 wherein. 【請求項8】前記ROMデバイスのアドレス信号及びデータ信号と、ライトイネーブル信号と、出力イネーブル信号と、レディ信号を、それぞれ、PCIバスのアドレス/データ信号と、イニシエータレディ信号と、ターゲットレディ信号と、ストップ信号と共用する、ことを特徴とする請求項5記載のバス共有化システム。 The address signal and data signal wherein said ROM device, a write enable signal, an output enable signal, a ready signal, respectively, and the PCI bus address / data signal, and the initiator ready signal, and the target ready signal , bus sharing system of claim 5, wherein shared with the stop signal, characterized in that. 【請求項9】前記ROMインタフェースは、前記ROM Wherein said ROM interface, the ROM
    デバイスに対するチップセレクト信号を、専用の信号線から供給する、ことを特徴とする請求項5記載のバス共有化システム。 Bus sharing system of claim 5, wherein the chip select signal, characterized by supplying it from a dedicated signal line for the device. 【請求項10】前記モード設定レジスタへのモード設定値の書き込みが、上位装置からの指令で行われる、ことを特徴とする請求項5記載のバス共有化システム。 10. A writing mode set value for the mode setting register is performed by a command from the host apparatus, a bus sharing system of claim 5, wherein a. 【請求項11】前記ROMインタフェース、及び、前記PCIインタフェースへのアクセスをトリガーとして前記モード設定レジスタへのモード設定値の書き込みが行われる、ことを特徴とする請求項5記載のバス共有化システム。 Wherein said ROM interface, and a bus sharing system of claim 5, wherein said write mode setting value of the access to the PCI interface to the mode setting register as a trigger is performed, characterized in that. 【請求項12】ROMモードのとき、前記モードコントロール回路は、ROMアクセス用に、前記共用バスの使用権を保持し、前記アービタ回路は、前記モードコントロール回路に、前記共用バスのバス使用許可を与えた状態とされ、前記PCIインタフェース及び前記PCIデバイスがバス使用権を得てマスタ動作を始めないようにしており、前記クロック分配器は、PCIクロックの供給を停止し、 前記モード設定レジスタに、PCIモードが設定されると、前記モードコントロール回路は、ROMアクセス終了待ち状態に遷移し、前記ROMインタフェースがアクセス途中であれば、アクセス終了まで待機し、アクセス終了後であればただちにPCIモード移行状態に遷移し、 PCIモード移行状態では、前記モードコントロール回 12. When the ROM mode, the mode control circuit for ROM access, retain the right to use said shared bus, the arbiter circuit, the mode control circuit, the bus use permission of said shared bus is a given state, the PCI interface and the PCI device has to not start a master operation to obtain bus use right, the clock distributor stops the supply of the PCI clock, the mode setting register, When PCI mode is set, the mode control circuit transitions to ROM access termination waiting state, if the ROM interface access way, waits until access end, immediately PCI mode transition state if after the access transitions, in the PCI mode transition state, the mode control times は、前記クロック分配器に対して、PCIクロックの開始信号を送り、前記マルチプレクサがPCIインタフェース側の経路を選択するように制御し、PCIクロックが開始されると、PCIモード状態に遷移し、 PCIモード状態では、前記モードコントロール回路は、ROMアクセス用に確保していた前記共用バスを開放し、前記共用バスは、PCIバスとして使われ、前記ROMインタフェースは、前記ROMデバイスのチップセレクト信号を、ディアサートする、ことを特徴とする請求項5記載のバス共有化システム。 , Relative to said clock divider, sends a start signal of the PCI clock, the multiplexer is controlled to select the path of the PCI interface side, the PCI clock is started, and transition to the PCI mode state, PCI in mode, the mode control circuit opens the said shared bus which has been reserved for ROM access, the shared bus is used as a PCI bus, the ROM interface, a chip select signal of the ROM device, bus sharing system of claim 5 wherein deasserted, and wherein the. 【請求項13】PCIモード状態において、前記モード設定レジスタに、ROMモードが設定されると、PCI 13. The PCI mode, the mode setting register, the ROM mode is set, PCI
    バス要求状態に遷移し、 PCIバス要求状態において、前記モードコントロール回路は、前記アービタ回路にPCIバス使用権を要求し、この要求を受け、前記アービタ回路は、PCIバスのグラント信号をディサートし、PCIバスがアイドル状態になると、前記モードコントロール回路は、ROM Transitions to a bus request state, the PCI bus request state, the mode control circuit requests the PCI bus use right to the arbiter circuit, receiving the request, the arbiter circuit may Disato the grant signal of the PCI bus, When the PCI bus is idle, said mode control circuit, ROM
    モード移行状態に遷移し、 ROMモード移行状態において、前記モードコントロール回路は、前記クロック分配器に対してPCIクロック停止信号を送り、前記マルチプレクサが前記ROMインターフェース側の経路を選択し、PCIクロックの停止が完了すると、ROMモードに戻る、ことを特徴とする請求項12記載のバス共有化システム。 Transitions to mode transition state, the ROM mode transition state, the mode control circuit sends a PCI clock stop signal to said clock divider, said multiplexer selects the route of the ROM interface side, stopping of the PCI clock There When completed, the flow returns to ROM mode, the bus sharing system of claim 12, wherein a. 【請求項14】PCIデバイスと非同期型のメモリデバイスとが共通に接続される共用バスに接続される共用バス型装置であって、 前記共用バスにおいては、PCIバスと、メモリアクセス用のバスとの間で、アドレス線及びデータ線と、複数本の制御線の一部の制御線が共用されており、 前記メモリデバイスにアクセス可能なメモリモード、前記PCIデバイスにアクセス可能なPCIモードを設定するモード設定値を記憶するモード設定レジスタと、 メモリインタフェースと、 PCIインタフェースと、 前記モード設定レジスタのモード設定値が、メモリモードであるかPCIモードであるかに応じて、経路選択信号を出力するモードコントロール回路と、 前記モードコントロール回路からの経路選択信号の値に基づき、前記メモリ 14. A PCI device and asynchronous memory devices and a shared bus type device connected to a shared bus which is commonly connected, in the shared bus, and the PCI bus, and the bus for memory access between the sets the address lines and data lines, and a portion of the control line of the plurality of control lines are shared, the memory device in a memory accessible mode, the accessible PCI mode the PCI device a mode setting register for storing a mode setting value, a memory interface, a PCI interface, mode setting value of the mode setting register, depending on whether the PCI mode or a memory mode, the mode for outputting path selection signals a control circuit, based on the value of the path selection signal from the mode control circuit, the memory ンタフェースと前記共用バスとの接続経路と、前記PCIインタフェースと前記共用バスとの接続経路のうちの一方を選択するマルチプレクサと、 前記共用バスのアービタ回路と、 前記PCIデバイスに対してクロックの分配を行うクロック分配器と、 を備え、 前記モードコントロール回路は、メモリモードでは、前記アービタ回路をして、前記共用バスを、前記メモリデバイスのアクセスに使用許可させるとともに、前記クロック分配器をしてPCIクロックの供給を停止し、 メモリモードからPCIモードへ移行するとき、前記メモリデバイスのアクセスの終了を待って、前記クロック分配器をしてPCIクロックの供給を開始させ、 PCIモードにおいては、前記アービタ回路をして、前記共用バスによる前記メモリデバイスの A connection path between interface and said common bus, and a multiplexer for selecting one of the connection path between the PCI interface and the shared bus, and the arbiter circuit of the shared bus, the clock distribution to the PCI device comprising a clock divider which performs the said mode control circuit, in the memory mode, and the arbiter circuit, the shared bus, together with to grant access of the memory device, PCI and the clock divider stopping the supply of the clock, when moving from the memory mode to the PCI mode, after completion of access of the memory device, to start the supply of the PCI clock and the clock divider, the PCI mode, the arbiter and a circuit, of the memory device according to said shared bus クセスを不許可として、メモリアクセスとPCIアクセスとの競合を回避させ、 PCIモードからメモリモードへ移行するとき、前記クロック分配器をしてPCIクロックの供給を停止させる制御を行う、ことを特徴とする共用バス制御装置。 As Disallow access, to avoid conflict with memory access and PCI access, when moving from PCI mode to the memory mode, performs control to stop the supply of the PCI clock and the clock divider, and wherein the a shared bus control device that. 【請求項15】メモリモードのとき、前記モードコントロール回路は、メモリアクセス用に、共用バスの使用権を保持し、 前記アービタ回路は、前記モードコントロール回路に前記共用バスのバス使用許可を与えた状態にあり、前記P 15. When the memory mode, the mode control circuit for the memory access, retain the right to use the shared bus, the arbiter circuit gave the bus use permission of said shared bus to said mode control circuit located in the state, said P
    CIインタフェース及び前記PCIデバイスがバス使用権を得てマスタ動作を始めないようにしており、前記クロック分配器は、PCIクロックの供給を停止し、 前記モード設定レジスタに、PCIモードが設定されると、前記モードコントロール回路は、メモリデバイスのアクセス終了待ち状態に遷移し、前記メモリインタフェースがアクセス途中であれば、アクセス終了まで待機し、アクセス終了後であればPCIモード移行状態に遷移し、 PCIモード移行状態では、前記モードコントロール回路は、前記クロック分配器に対してPCIクロックの開始信号を送り、前記マルチプレクサがPCIインタフェース側の経路を選択するように制御し、PCIクロックが開始されると、PCIモード状態に遷移し、PCIモード状態に入る CI interface and the PCI device has to not start a master operation to obtain bus use right, the clock distributor stops the supply of the PCI clock, the mode setting register, the PCI mode is set the mode control circuit transitions to access termination waiting state of the memory device, if the memory interface is in the middle access, and waits until the access end, a transition to the PCI mode transition state if after the access, PCI mode the transition state, the mode control circuit sends a start signal of the PCI clock signal to said clock divider, the multiplexer is controlled to select the path of the PCI interface side, the PCI clock is started, PCI transition to the mode state, enter the PCI mode state 、前記モードコントロール回路は、メモリアクセス用に確保していた前記共用バスを開放し、 The mode control circuit opens the said shared bus which has been reserved for memory access,
    前記共用バスはPCIバスとして使われ、前記メモリインタフェースは、チップセレクト信号をディアサートする、ことを特徴とする請求項14記載の共用バス制御装置。 The shared bus is used as a PCI bus, the memory interface, a chip select signal deasserts, shared bus control device according to claim 14, wherein a. 【請求項16】PCIモード状態において、前記モード設定レジスタに、前記メモリモードが設定されると、P 16. A PCI mode, the mode setting register, when the memory mode is set, P
    CIバス要求状態に遷移し、PCIバス要求状態では、 A transition to the CI bus request state, the PCI bus request state,
    前記モードコントロール回路は、前記アービタ回路にP It said mode control circuit, P to the arbiter circuit
    CIバス使用権を要求し、この要求を受け、前記アービタ回路はPCIバスのグラント信号をディサートし、 PCIバスがアイドル状態になると、前記モードコントロール回路は、メモリアクセスのために前記共用バスを確保できたものと判断し、メモリモード移行状態に遷移し、 メモリモード移行状態では、前記モードコントロール回路は、前記クロック分配器に対してPCIクロック停止信号を送り、前記マルチプレクサが前記メモリインターフェース側の経路を選択し、PCIクロックの停止が完了するとメモリモードに戻る、ことを特徴とする請求項15記載の共用バス制御装置。 Requesting the CI bus use right, receiving this request, the arbiter circuit is Disato the grant signal of the PCI bus, the PCI bus is idle, said mode control circuit, ensure the shared bus for the memory access determines that made, transition to the memory mode transition state, the memory mode transition state, the mode control circuit sends a PCI clock stop signal to said clock divider, the path the multiplexer of the memory interface side select, returns to the memory mode is stopped the PCI clock is completed, a shared bus control device according to claim 15, wherein a. 【請求項17】前記共用バスのアービタ回路として、前記共用バス制御装置の外部に設けられた外部アービタ回路が用いられ、 前記共用バス制御装置の内部には、前記モードコントロール回路と、前記PCIインタフェース回路との間での前記共用バスの使用に関する調停を行う内部アービタ回路を備え、 前記内部アービタ回路は、前記外部アービタ回路に対してバス使用要求を送出し、前記外部アービタ回路からの許可信号を受けとる、ことを特徴とする請求項14記載の共用バス制御装置。 17. As the arbiter circuit of the shared bus, the external arbiter circuit provided outside of the shared bus control device is used, the inside of the shared bus controller, and the mode control circuit, the PCI interface an internal arbiter circuit for arbitrating for said use of a shared bus between the circuits, the internal arbiter sends a bus request to the external arbiter circuit, the permission signal from the external arbiter circuit receive, shared bus control device according to claim 14, wherein a. 【請求項18】前記メモリデバイスが、不揮発性メモリ、又は、書き換え可能な不揮発性メモリよりなる、ことを特徴とする請求項14記載の共用バス制御装置。 18. The method of claim 17, wherein the memory device is a nonvolatile memory, or composed of rewritable nonvolatile memory, a shared bus control device according to claim 14, wherein a. 【請求項19】クロック同期型バスに接続される同期型のデバイスと、前記クロック同期型バスとはプロトコル仕様が異なるバスに接続される非同期型デバイスとを、 And synchronous devices 19. is connected to the clock synchronous bus and an asynchronous device the clock synchronous bus and the protocol specifications are connected to different buses,
    一つの共用バスに共通に接続し、 前記同期型デバイスと前記非同期型デバイスとは、前記共用バスにおいて、アドレス線とデータ線、及び複数の制御線の少なくとも一部の制御線を共用し、 アクセスモードが同期型デバイスアクセスモードであるか、あるいは非同期型デバイスアクセスモードであるかに応じて、上位装置と前記同期型デバイスとのインタフェースを行う同期型デバイスインタフェースと前記共用バスとを電気的に接続するか、前記上位装置と前記非同期型デバイスとのインタフェースを行う非同期型デバイスインタフェースと前記共用バスとを電気的に接続する切替え制御を行うステップと、 前記非同期型デバイスアクセスモードのときは、前記バスのアービタ回路をして、前記非同期型デバイスインタフェースと前記非 Connected in common to one shared bus, the A synchronous device and the asynchronous device, in the shared bus, shared at least some of the control lines of the address lines and data lines, and a plurality of control lines, access or the mode is the synchronous device access mode, or depending on whether the asynchronous device access mode, electrically connecting the shared bus and the synchronous device interfaces for interfacing with a host device and the synchronous device either, and performing electrical connection to the switching control between the shared bus and an asynchronous device interface that interfaces with the host system and the asynchronous device, when the asynchronous device access mode, said bus and the arbiter circuit, the said asynchronous device interface non 期型デバイスが前記共用バスを使用できるようにするとともに、前記同期型デバイスへのクロックの供給を停止するステップと、 前記非同期型デバイスアクセスモードから前記同期型デバイスアクセスモードへ移行するとき、前記非同期型デバイスのアクセス終了後、前記同期型デバイスへのクロックの供給を開始する制御を行うステップと、 前記同期型デバイスアクセスモードにおいては、前記アービタ回路をして、前記非同期型デバイスのアクセスのための前記共用バスの使用を不許可として、前記共用バスにおける前記非同期型デバイスと前記同期型デバイスのアクセスの競合を回避するステップと、 前記同期型デバイスアクセスモードから前記非同期型デバイスアクセスモードへ移行するときは、前記同期型デバイスへのクロッ With period-type device to be able to use the shared bus, the steps of stopping the supply of a clock to the synchronous device, when moving from the asynchronous device access mode to the synchronous device access mode, the asynchronous after the access type devices, and performing the control for starting the supply of the clock to the synchronous devices in the synchronous device access mode, and the arbiter circuit, for accessing said asynchronous device as unauthorized use of the shared bus, the steps to avoid conflicts of said asynchronous device and the synchronous device access in said shared bus, when moving from the synchronous device access mode to the asynchronous device access mode the clock to the synchronous device の供給を停止させる制御を行うステップと、 を含む、ことを特徴とするバス共有化方法。 Including a step of performing control to stop the supply of the bus sharing wherein the.
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