JP2002544626A - 物理的分割部を有するｐｃｉブリッジ構成 - Google Patents
物理的分割部を有するｐｃｉブリッジ構成Info
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
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- Physics & Mathematics (AREA)
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Abstract
(57)【要約】
コンピュータシステムは、ホストプロセッサ、第１のＰＣＩバス、第２のＰＣＩバスおよびＰＣＩ対ＰＣＩブリッジを備えている。第１のＰＣＩバスはホストプロセッサに接続されている。ＰＣＩ対ＰＣＩブリッジは、第１のＰＣＩバスと第２のＰＣＩバスとを相互に接続している。ＰＣＩ対ＰＣＩブリッジは、第１の部分および第２の部分を備えている。この第１の部分は、第１の構成レジスタを備え、第２の部分は、第２の構成レジスタを備えている。方法もまた、これらにより教示される。
Description
【０００１】 ［関連出願への相互参照］ この出願は、１９９９年５月１４日に出願された米国特許出願連続番号第０９
／３１１，９１１号の出願の利益を主張する。
／３１１，９１１号の出願の利益を主張する。
【０００２】 ［技術分野］ この発明はコンピュータ装置の複数のバスシステム間のインターフェースに係
り、より詳細には、物理的に分離・配置されて設けられた複数の部分を有するＰ
ＣＩブリッジ構成に関する。
り、より詳細には、物理的に分離・配置されて設けられた複数の部分を有するＰ
ＣＩブリッジ構成に関する。
【０００３】 ［背景技術］ コンピュータシステム内の情報の伝送は、１または複数のバスにより取り扱わ
れる。典型的なコンピュータシステムは、例えば、マイクロプロセッサ、表示装
置および入力／出力装置のような多数の装置またはエージェントを含んでいる。
１または複数のシステムバスは、制御信号、アドレス信号、データ信号を伝送す
るためにこれらのエージェント間を相互に接続するために用いられている。より
最近、コンピュータシステムは複数のバスを用いるようになってきており、これ
らのバスの１つ１つに個々のエージェントが接続されている。
れる。典型的なコンピュータシステムは、例えば、マイクロプロセッサ、表示装
置および入力／出力装置のような多数の装置またはエージェントを含んでいる。
１または複数のシステムバスは、制御信号、アドレス信号、データ信号を伝送す
るためにこれらのエージェント間を相互に接続するために用いられている。より
最近、コンピュータシステムは複数のバスを用いるようになってきており、これ
らのバスの１つ１つに個々のエージェントが接続されている。
【０００４】 複数バス（multiple-bus）コンピュータシステムは、１つのバス上のエージェ
ントを他のバス上のエージェントに接続できるように複数のバス相互間を接続す
るためにバスブリッジを利用している。したがって、バスブリッジは、コンピュ
ータシステムにおける複数のバスシステム間の通信を可能にしている２つのバス
システム間のインターフェースを提供している。一例としては、バスブリッジを
介してコンピュータシステムのプロセッサと拡張バスとの間を互いに接続するこ
とをも含んでいる。
ントを他のバス上のエージェントに接続できるように複数のバス相互間を接続す
るためにバスブリッジを利用している。したがって、バスブリッジは、コンピュ
ータシステムにおける複数のバスシステム間の通信を可能にしている２つのバス
システム間のインターフェースを提供している。一例としては、バスブリッジを
介してコンピュータシステムのプロセッサと拡張バスとの間を互いに接続するこ
とをも含んでいる。
【０００５】 近年評判となってきているバスの１つのタイプは、周辺構成要素相互接続（Ｐ
ＣＩ―Peripheral Component Interconnect ―）ローカルバスである。このＰＣ
Ｉバスは、エージェントまたは中央処理装置に設けられる、より接近した電気的
な近傍物内の周辺構成要素を設置するために設計されたものであり、これにより
グラフィック、ネットワークおよびマルチメディアアプリケーション用のシステ
ム性能を向上させている。
ＣＩ―Peripheral Component Interconnect ―）ローカルバスである。このＰＣ
Ｉバスは、エージェントまたは中央処理装置に設けられる、より接近した電気的
な近傍物内の周辺構成要素を設置するために設計されたものであり、これにより
グラフィック、ネットワークおよびマルチメディアアプリケーション用のシステ
ム性能を向上させている。
【０００６】 図１は、１次ＰＣＩと２次ＰＣＩとの間に接続された従来のＰＣＩバスブリッ
ジ１０を有する、従来技術としてのコンピュータシステムを示している。１つの
の実施に従って、１次ＰＣＩバス１２はプロセッサバスであり、２次ＰＣＩバス
はＩ／Ｏバスである。しかしながら、ブリッジ１０がバス１２および１４の何れ
かと互いに接続可能であり、単にプロセッサバスやＩ／Ｏバスのみと接続可能な
ものではないことは理解される。
ジ１０を有する、従来技術としてのコンピュータシステムを示している。１つの
の実施に従って、１次ＰＣＩバス１２はプロセッサバスであり、２次ＰＣＩバス
はＩ／Ｏバスである。しかしながら、ブリッジ１０がバス１２および１４の何れ
かと互いに接続可能であり、単にプロセッサバスやＩ／Ｏバスのみと接続可能な
ものではないことは理解される。
【０００７】 ＰＣＩバスブリッジ１０は、１次ＰＣＩインターフェース１６，２次ＰＣＩイ
ンターフェース１８，構成（configuration）レジスタ２０および先入れ先出し
（ＦＩＦＯ―First-In-First-Out―）待ち行列２２および２４を含んでいる。エ
ージェント２６は、１次ＰＣＩバス１２に接続されており、他のエージェント２
８は、２次ＰＣＩバス１４に接続されている。使用に際し、構成レジスタ２０は
、バス１２と１４との間を伝送されているデータを保存する一時記憶バッファと
して機能している。ＦＩＦＯ待ち行列２２は、１次ＰＣＩバス１２に送り出され
、バス１２のエージェント２６に向けられる要求を記憶するために用いられてい
る。同様に、ＦＩＦＯ待ち行列２４は、２次ＰＣＩバス１４に送り出され、バス
１４のエージェント２８に向けられる要求を記憶するために用いられている。図
１に示されているように、ＦＩＦＯ待ち行列２２および２４のステータスは、１
次ＰＣＩインターフェース１６および２次ＰＣＩインターフェース１８の両方に
対して、常時、利用可能である。
ンターフェース１８，構成（configuration）レジスタ２０および先入れ先出し
（ＦＩＦＯ―First-In-First-Out―）待ち行列２２および２４を含んでいる。エ
ージェント２６は、１次ＰＣＩバス１２に接続されており、他のエージェント２
８は、２次ＰＣＩバス１４に接続されている。使用に際し、構成レジスタ２０は
、バス１２と１４との間を伝送されているデータを保存する一時記憶バッファと
して機能している。ＦＩＦＯ待ち行列２２は、１次ＰＣＩバス１２に送り出され
、バス１２のエージェント２６に向けられる要求を記憶するために用いられてい
る。同様に、ＦＩＦＯ待ち行列２４は、２次ＰＣＩバス１４に送り出され、バス
１４のエージェント２８に向けられる要求を記憶するために用いられている。図
１に示されているように、ＦＩＦＯ待ち行列２２および２４のステータスは、１
次ＰＣＩインターフェース１６および２次ＰＣＩインターフェース１８の両方に
対して、常時、利用可能である。
【０００８】 動作において、構成レジスタ２０は、１次ＰＣＩバス１２により書き込みおよ
び読み出しが行なわれる。レジスタ２０は、１次ＰＣＩインターフェース１６、
２次ＰＣＩインターフェース１８およびＦＩＦＯ待ち行列２４および２６の動作
を制御している。しかしながら、１次ＰＣＩバス１２および２次ＰＣＩバス１４
は、構成レジスタ２０が１次ＰＣＩバス１２を介して負荷を掛けられており、１
次ＰＣＩバス１２と２次ＰＣＩバス１４との両方の動作を制御するために供され
ているので、切り離して物理的に分離することはできない。２つのバス１２と１
４との間のＰＣＩバスブリッジ１０を切り離すことがこのようにできないことは
役に立つアプリケーションの数を少なくすることになる。例えば、このようなＰ
ＣＩバスブリッジ１０は、ＰＣＩバス２を有するネットワークコンピュータを２
次ＰＣＩバスを有するドッキングステーションに接続するために用いることがで
きない。
び読み出しが行なわれる。レジスタ２０は、１次ＰＣＩインターフェース１６、
２次ＰＣＩインターフェース１８およびＦＩＦＯ待ち行列２４および２６の動作
を制御している。しかしながら、１次ＰＣＩバス１２および２次ＰＣＩバス１４
は、構成レジスタ２０が１次ＰＣＩバス１２を介して負荷を掛けられており、１
次ＰＣＩバス１２と２次ＰＣＩバス１４との両方の動作を制御するために供され
ているので、切り離して物理的に分離することはできない。２つのバス１２と１
４との間のＰＣＩバスブリッジ１０を切り離すことがこのようにできないことは
役に立つアプリケーションの数を少なくすることになる。例えば、このようなＰ
ＣＩバスブリッジ１０は、ＰＣＩバス２を有するネットワークコンピュータを２
次ＰＣＩバスを有するドッキングステーションに接続するために用いることがで
きない。
【０００９】 それゆえに、１次ＰＣＩバスと２次ＰＣＩバスとの間の物理的な分離を可能に
するＰＣＩブリッジを提供する必要性が存在している。
するＰＣＩブリッジを提供する必要性が存在している。
【００１０】 ［発明の開示］ 物理的に分離されたＰＣＩバスブリッジの２つの部分、または２つの半部分を
介して２つの物理的に分離された配置間に、ＰＣＩバスブリッジを構成するため
の装置および方法が提案されている。待ち時間を導く待ち時間発生用バスは、Ｐ
ＣＩバスブリッジの２つの半部分を接続するために用いられる。冗長性の構成レ
ジスタの２つのセットが設けられており、一方はブリッジの１次側のセットであ
り、他方はブリッジの２次側のセットである。さらに、４つのタイプの構成レジ
スタがＰＣＩバスブリッジ内に設けられている。第１に、複数のレジスタがブリ
ッジの１次側にのみ存在するように設けられている。第２に、複数のレジスタが
ブリッジの２次側にのみ存在するように設けられている。第３に、複数のレジス
タがブリッジの１次側に読み出し／書き込みレジスタとして存在するように設け
られ、２次側には書き込み用のシャドウレジスタとして存在するように設けられ
ている。最後に、複数のレジスタがブリッジの２次側に読み出し／書き込みレジ
スタとして存在するように設けられ、ブリッジの１次側にシャドウレジスタとし
て用いるように設けられている。１つの特別な実施によれば、ラップトップコン
ピュータ側とドッキングステーション側とにそれぞれ分離された２つの配置が設
けられている。
介して２つの物理的に分離された配置間に、ＰＣＩバスブリッジを構成するため
の装置および方法が提案されている。待ち時間を導く待ち時間発生用バスは、Ｐ
ＣＩバスブリッジの２つの半部分を接続するために用いられる。冗長性の構成レ
ジスタの２つのセットが設けられており、一方はブリッジの１次側のセットであ
り、他方はブリッジの２次側のセットである。さらに、４つのタイプの構成レジ
スタがＰＣＩバスブリッジ内に設けられている。第１に、複数のレジスタがブリ
ッジの１次側にのみ存在するように設けられている。第２に、複数のレジスタが
ブリッジの２次側にのみ存在するように設けられている。第３に、複数のレジス
タがブリッジの１次側に読み出し／書き込みレジスタとして存在するように設け
られ、２次側には書き込み用のシャドウレジスタとして存在するように設けられ
ている。最後に、複数のレジスタがブリッジの２次側に読み出し／書き込みレジ
スタとして存在するように設けられ、ブリッジの１次側にシャドウレジスタとし
て用いるように設けられている。１つの特別な実施によれば、ラップトップコン
ピュータ側とドッキングステーション側とにそれぞれ分離された２つの配置が設
けられている。
【００１１】 この発明の１つのアスペクトによれば、コンピュータシステムはホストプロセ
ッサ、第１のＰＣＩバス、第２のＰＣＩバスおよびＰＣＩ対ＰＣＩブリッジを含
んでいる。この第１のＰＣＩバスは、ホストプロセッサに接続されている。ＰＣ
Ｉ対ＰＣＩブリッジは、第１および第２のＰＣＩバスを相互に接続している。Ｐ
ＣＩ対ＰＣＩブリッジは、第１の部分と第２の部分とを含んでいる。第１の部分
は第１の構成レジスタを含んでおり、第２の部分は第２の構成レジスタを含んで
いる。
ッサ、第１のＰＣＩバス、第２のＰＣＩバスおよびＰＣＩ対ＰＣＩブリッジを含
んでいる。この第１のＰＣＩバスは、ホストプロセッサに接続されている。ＰＣ
Ｉ対ＰＣＩブリッジは、第１および第２のＰＣＩバスを相互に接続している。Ｐ
ＣＩ対ＰＣＩブリッジは、第１の部分と第２の部分とを含んでいる。第１の部分
は第１の構成レジスタを含んでおり、第２の部分は第２の構成レジスタを含んで
いる。
【００１２】 この発明の他のアスペクトによれば、第１のバスと第２のバスとの間を接続す
るブリッジが設けられている。このブリッジは、第１のブリッジ部分、第２のブ
リッジ部分およびコネクタを含んでいる。第１のブリッジ部分は第１の構成レジ
スタを有しており、第２のブリッジ部分は第２の構成レジスタを有している。コ
ネクタは、第１のブリッジ部分と第２のブリッジ部分とを取り外し可能に接続し
ている。
るブリッジが設けられている。このブリッジは、第１のブリッジ部分、第２のブ
リッジ部分およびコネクタを含んでいる。第１のブリッジ部分は第１の構成レジ
スタを有しており、第２のブリッジ部分は第２の構成レジスタを有している。コ
ネクタは、第１のブリッジ部分と第２のブリッジ部分とを取り外し可能に接続し
ている。
【００１３】 この発明のさらに他のアスペクトによれば、コンピュータシステムが、ノート
ブックコンピュータ、ドッキングステーションおよびバスブリッジとを含んでい
る。ノートブックコンピュータは第１のＰＣＩバスを有し、ドッキングステーシ
ョンは第２のＰＣＩバスを有している。バスブリッジは第１のＰＣＩバスと第２
のＰＣＩバスとの間を接続している。バスブリッジは、第１の構成レジスタ、第
２の構成レジスタ、および第１の構成レジスタと第２の構成レジスタとの間に設
けられたコネクタを含んでいる。コネクタは、ノートブックコンピュータとドッ
キングステーションとの間を接続／非接続するときに、第１のＰＣＩバスと第２
のＰＣＩバスとを取り外し可能に接続したり／切り離したりするように機能して
いる。
ブックコンピュータ、ドッキングステーションおよびバスブリッジとを含んでい
る。ノートブックコンピュータは第１のＰＣＩバスを有し、ドッキングステーシ
ョンは第２のＰＣＩバスを有している。バスブリッジは第１のＰＣＩバスと第２
のＰＣＩバスとの間を接続している。バスブリッジは、第１の構成レジスタ、第
２の構成レジスタ、および第１の構成レジスタと第２の構成レジスタとの間に設
けられたコネクタを含んでいる。コネクタは、ノートブックコンピュータとドッ
キングステーションとの間を接続／非接続するときに、第１のＰＣＩバスと第２
のＰＣＩバスとを取り外し可能に接続したり／切り離したりするように機能して
いる。
【００１４】 この発明のさらにまた他のアスペクトによれば、第１のＰＣＩバスを第２のＰ
ＣＩバスに説属するための方法が提案されている。この第１のＰＣＩバスは第１
のエージェントにより提供され、第２のＰＣＩバスは第２のエージェントにより
提供されている。この方法は、第１の部分、第２の部分およびこの第１の部分と
第２の部分とを互いに取り外し可能に接続するように配置されたコネクタを有す
るバスブリッジを提供するステップと、第１の部分と第２の部分とをコネクタに
より互いに接続することにより第１のバスと第２のバスとを互いに取り外し可能
に接続するステップと、を含んでいる。
ＣＩバスに説属するための方法が提案されている。この第１のＰＣＩバスは第１
のエージェントにより提供され、第２のＰＣＩバスは第２のエージェントにより
提供されている。この方法は、第１の部分、第２の部分およびこの第１の部分と
第２の部分とを互いに取り外し可能に接続するように配置されたコネクタを有す
るバスブリッジを提供するステップと、第１の部分と第２の部分とをコネクタに
より互いに接続することにより第１のバスと第２のバスとを互いに取り外し可能
に接続するステップと、を含んでいる。
【００１５】 １つの長所は、物理的に分離することが可能な２つの個別な配置間の実現を円
滑にする一対のＰＣＩバスの物理的な分離を可能にすることである。
滑にする一対のＰＣＩバスの物理的な分離を可能にすることである。
【００１６】 ［発明を実施するための最良の態様および発明の開示］ この発明の好適な実施形態は、添付の図面に従って以下に説明される。
【００１７】 コンピュータシステム内の分離されたＰＣＩバス間の物理的に分離可能な部分
にＰＣＩバスブリッジ接続を形成するための方法および装置が提案されている。
この詳細な説明においては、１次ＰＣＩバスおよび２次ＰＣＩバスを含むコンピ
ュータシステムの１つの実施形態が説明されている。このシステムはまた、コネ
クタおよびケーブルを介して取り外し可能に互いに接続された１次ＰＣＩインタ
ーフェースと２次ＰＣＩインターフェースを含んでいる。このシステムは図示を
目的としており、一対のバス間に取り外し可能な接続バスを利用することが求め
られている他のコンピュータシステムにこの発明を実施するかも知れないと言う
限定として提案されるものではない。
にＰＣＩバスブリッジ接続を形成するための方法および装置が提案されている。
この詳細な説明においては、１次ＰＣＩバスおよび２次ＰＣＩバスを含むコンピ
ュータシステムの１つの実施形態が説明されている。このシステムはまた、コネ
クタおよびケーブルを介して取り外し可能に互いに接続された１次ＰＣＩインタ
ーフェースと２次ＰＣＩインターフェースを含んでいる。このシステムは図示を
目的としており、一対のバス間に取り外し可能な接続バスを利用することが求め
られている他のコンピュータシステムにこの発明を実施するかも知れないと言う
限定として提案されるものではない。
【００１８】 ＰＣＩバスブリッジは、１次ＰＣＩバスと２次ＰＣＩバスとの間のインターフ
ェースを提供している。具体的には、ＰＣＩバスは、それぞれのＰＣＩバスに接
続されたＰＣＩエージェントを有する２つのサブシステム間の接続を形成してい
る。通常、ホストＣＰＵに接続されたローカルバスが１次バスとして引用され、
ＰＣＩエージェント、ユニットまたは他のＰＣＩバスブリッジに接続された何れ
かのバスが２次バスとして引用される。
ェースを提供している。具体的には、ＰＣＩバスは、それぞれのＰＣＩバスに接
続されたＰＣＩエージェントを有する２つのサブシステム間の接続を形成してい
る。通常、ホストＣＰＵに接続されたローカルバスが１次バスとして引用され、
ＰＣＩエージェント、ユニットまたは他のＰＣＩバスブリッジに接続された何れ
かのバスが２次バスとして引用される。
【００１９】 この開示の幾つかの目的のため、ＰＣＩは周辺構成要素相互接続（Peripheral Component Interconnect ）のことを引用しており、ローカルバス標準（Local
bus standard）はインテル・コーポレーションにより創出されて、ＰＣＩ特別イ
ンタレストグループ（special interest group）により公開された、ＰＣＩロー
カルバス仕様、改訂２．０により定義されたものである。ブリッジは、プロセッ
サと拡張バスとを切り離すために用いられると共に、３２ビットまたは６４ビッ
トのバス幅を有することができる。１つの実施形態によれば、ブリッジは３２ビ
ットバス幅を有するように構成されている。
bus standard）はインテル・コーポレーションにより創出されて、ＰＣＩ特別イ
ンタレストグループ（special interest group）により公開された、ＰＣＩロー
カルバス仕様、改訂２．０により定義されたものである。ブリッジは、プロセッ
サと拡張バスとを切り離すために用いられると共に、３２ビットまたは６４ビッ
トのバス幅を有することができる。１つの実施形態によれば、ブリッジは３２ビ
ットバス幅を有するように構成されている。
【００２０】 ここで、図１を参照しながら、出願人達の発明の特徴を具体化する構成を有す
るコンピュータシステムは、参照番号１３０によって識別される。コンピュータ
システム１３０は、１次ＰＣＩバス１２を２次ＰＣＩバス１４に取り外し可能に
接続するために構成された分離できるシリアル相互接続またはコネクタ１１２を
有するＰＣＩバスブリッジ１１０を含んでいる。１つの構成例によれば、コネク
タ１１２は、一対の雄型および雌型シリアルギガバイトイーサネット（登録商標 ）インターフェース、または、例えば１ギガビットを含んで使用可能な２ピンシ リアル雄型／雌型コネクタのようなギガビットリンク、コネクタ、図４に示され た実施形態に以下のように示される２対ケーブル、を備えている。図４に示され た１つの応用によれば、ＰＣＩバスブリッジ１１０は、ラップトップコンピュー タをドッキングステーションに取り外し可能に接続するために用いられている。 しかしながらこのＰＣＩバスブリッジ１１０は、バスを電気的にも物理的にも分 離する能力を求めている多数のバスの何れかに相互に取り外し可能に接続するた めに用いることもできる。
るコンピュータシステムは、参照番号１３０によって識別される。コンピュータ
システム１３０は、１次ＰＣＩバス１２を２次ＰＣＩバス１４に取り外し可能に
接続するために構成された分離できるシリアル相互接続またはコネクタ１１２を
有するＰＣＩバスブリッジ１１０を含んでいる。１つの構成例によれば、コネク
タ１１２は、一対の雄型および雌型シリアルギガバイトイーサネット（登録商標 ）インターフェース、または、例えば１ギガビットを含んで使用可能な２ピンシ リアル雄型／雌型コネクタのようなギガビットリンク、コネクタ、図４に示され た実施形態に以下のように示される２対ケーブル、を備えている。図４に示され た１つの応用によれば、ＰＣＩバスブリッジ１１０は、ラップトップコンピュー タをドッキングステーションに取り外し可能に接続するために用いられている。 しかしながらこのＰＣＩバスブリッジ１１０は、バスを電気的にも物理的にも分 離する能力を求めている多数のバスの何れかに相互に取り外し可能に接続するた めに用いることもできる。
【００２１】 図１に示されるように、ＰＣＩバスブリッジ１１０は、１次構成レジスタ１２
０と２次構成レジスタ１２１とを含み、２つの別個の物理的な配置で、コネクタ
１１２の対向する両側に設けられている。したがって、１次構成レジスタ１２０
は、にリッジ１１０の１次側または部分１２６に設けられ、２次構成レジスタ１
２１は、ブリッジ１１０の２次側または部分１２７に設けられている。コネクタ
１１２は、ブリッジ１１０のこれらの１次側１２６および２次側１２７を分離し
ている。これに対して、先行技術のバスブリッジは、このバスブリッジの両側に
より共有される中央に配置された構成レジスタを具体的には用いている。したが
って、ＰＣＩバスブリッジは、限定された数のワイヤを有する信号相互接続を提
供しているコネクタ１１２により、２つの部分または２つの側、すなわち１次ブ
リッジ部１２６および２次ブリッジ部１２７に分割されている。
０と２次構成レジスタ１２１とを含み、２つの別個の物理的な配置で、コネクタ
１１２の対向する両側に設けられている。したがって、１次構成レジスタ１２０
は、にリッジ１１０の１次側または部分１２６に設けられ、２次構成レジスタ１
２１は、ブリッジ１１０の２次側または部分１２７に設けられている。コネクタ
１１２は、ブリッジ１１０のこれらの１次側１２６および２次側１２７を分離し
ている。これに対して、先行技術のバスブリッジは、このバスブリッジの両側に
より共有される中央に配置された構成レジスタを具体的には用いている。したが
って、ＰＣＩバスブリッジは、限定された数のワイヤを有する信号相互接続を提
供しているコネクタ１１２により、２つの部分または２つの側、すなわち１次ブ
リッジ部１２６および２次ブリッジ部１２７に分割されている。
【００２２】 １次構成レジスタ１２０および２次構成レジスタは、コネクタ１１２により分
離可能である冗長性構成レジスタを形成している。レジスタ１２０は、ブリッジ
１１０の１次ブリッジ部１２６に設けられており、レジスタ１２１は、ブリッジ
１１０の２次ブリッジ部１２７に設けられている。動作において、ブリッジ１１
０は、バス１２およびバス１４を相互に接続する待ち時間発生バスを形成してい
る。図３（Ａ）ないし図３（Ｄ）を用いて以下により詳細に説明するように、レ
ジスタ１２および１２１は、４つの異なるタイプのものにより提供されている。
第１に、レジスタは、ブリッジの１次側にのみ存在するように設けられている。
第２に、レジスタは、ブリッジの２次側にのみ存在するように設けられている。
第３に、レジスタは、ブリッジの１次側に読み出し／書き込みレジスタとして存
在するように設けられ、ブリッジの２次側にシャドウレジスタを書き込むように
設けられている。最後に、レジスタは、ブリッジの２次側に読み出し／書き込み
レジスタとして存在するように設けられ、ブリッジの１次側にシャドウレジスタ
を用いるように設けられている。
離可能である冗長性構成レジスタを形成している。レジスタ１２０は、ブリッジ
１１０の１次ブリッジ部１２６に設けられており、レジスタ１２１は、ブリッジ
１１０の２次ブリッジ部１２７に設けられている。動作において、ブリッジ１１
０は、バス１２およびバス１４を相互に接続する待ち時間発生バスを形成してい
る。図３（Ａ）ないし図３（Ｄ）を用いて以下により詳細に説明するように、レ
ジスタ１２および１２１は、４つの異なるタイプのものにより提供されている。
第１に、レジスタは、ブリッジの１次側にのみ存在するように設けられている。
第２に、レジスタは、ブリッジの２次側にのみ存在するように設けられている。
第３に、レジスタは、ブリッジの１次側に読み出し／書き込みレジスタとして存
在するように設けられ、ブリッジの２次側にシャドウレジスタを書き込むように
設けられている。最後に、レジスタは、ブリッジの２次側に読み出し／書き込み
レジスタとして存在するように設けられ、ブリッジの１次側にシャドウレジスタ
を用いるように設けられている。
【００２３】 図２に示すように、対になったＦＩＦＯ待ち行列１２２，１２４と１２３，１
２５が、１次ＰＣＩインターフェース１１６および２次ＰＣＩインタフェース１
１８にそれぞれ接続されている。ＦＩＦＯ待ち行列１２２は、コネクタ１１２に
より設けられたシリアル通信リンクを介して、ＦＩＦＯ待ち行列１２３に接続さ
れている。より詳細には、パラレル−シリアル（Ｐ／Ｓ）インターフェース回路
構成１６０およびシリアル−パラレル（Ｓ／Ｐ）インターフェース回路構成１６
１が、ＦＩＦＯ待ち行列１２２およびＦＩＦＯ待ち行列１２３を結合するために
用いられている。同様に、ＦＩＦＯ待ち行列１２５は、コネクタ１１２により提
供されたシリアル通信リンクを介して、ＦＩＦＯ待ち行列１２４に接続されてい
る。より詳細には、パラレル−シリアル（Ｐ／Ｓ）インターフェース回路構成１
６３およびシリアル−パラレル（Ｓ／Ｐ）インターフェース回路構成１６２が、
ＦＩＦＯ待ち行列１２５およびＦＩＦＯ待ち行列１２４を結合するために用いら
れている。したがって、ＦＩＦＯ待ち行列は、それぞれの方向に伝送するための
シリアル通信リンクの各々の端部に設けられている。このような構成は、ＰＣＩ
バス１２，１４とこれに接続された他のシリアルバスとの間では性能の不一致が
起こるであろうことから必要とされている。
２５が、１次ＰＣＩインターフェース１１６および２次ＰＣＩインタフェース１
１８にそれぞれ接続されている。ＦＩＦＯ待ち行列１２２は、コネクタ１１２に
より設けられたシリアル通信リンクを介して、ＦＩＦＯ待ち行列１２３に接続さ
れている。より詳細には、パラレル−シリアル（Ｐ／Ｓ）インターフェース回路
構成１６０およびシリアル−パラレル（Ｓ／Ｐ）インターフェース回路構成１６
１が、ＦＩＦＯ待ち行列１２２およびＦＩＦＯ待ち行列１２３を結合するために
用いられている。同様に、ＦＩＦＯ待ち行列１２５は、コネクタ１１２により提
供されたシリアル通信リンクを介して、ＦＩＦＯ待ち行列１２４に接続されてい
る。より詳細には、パラレル−シリアル（Ｐ／Ｓ）インターフェース回路構成１
６３およびシリアル−パラレル（Ｓ／Ｐ）インターフェース回路構成１６２が、
ＦＩＦＯ待ち行列１２５およびＦＩＦＯ待ち行列１２４を結合するために用いら
れている。したがって、ＦＩＦＯ待ち行列は、それぞれの方向に伝送するための
シリアル通信リンクの各々の端部に設けられている。このような構成は、ＰＣＩ
バス１２，１４とこれに接続された他のシリアルバスとの間では性能の不一致が
起こるであろうことから必要とされている。
【００２４】 Ｐ／Ｓインターフェース回路構成１６０，１６３とＳ／Ｐインターフェース回
路構成とは、協力しあってバスブリッジ１１０内でシリアル通信バスを形成して
いる。Ｐ／Ｓインターフェース回路構成１６０および１６３は、パラレルインタ
ーフェースを、バスブリッジ１１０を介して伝送されるシリアルインターフェー
スへと変換する。同様に、Ｓ／Ｐインターフェース回路構成１６１，１６２は、
シリアルインターフェース信号を受信して、これをパラレルインターフェース構
成へと変換して戻すために用いられている。インターフェース回路構成１６０−
１６３はまた、バスブリッジ１１０のコネクタ１１２を通り越して信号を搬送す
るように動作する各受信および送信回路構成を含んでいる。
路構成とは、協力しあってバスブリッジ１１０内でシリアル通信バスを形成して
いる。Ｐ／Ｓインターフェース回路構成１６０および１６３は、パラレルインタ
ーフェースを、バスブリッジ１１０を介して伝送されるシリアルインターフェー
スへと変換する。同様に、Ｓ／Ｐインターフェース回路構成１６１，１６２は、
シリアルインターフェース信号を受信して、これをパラレルインターフェース構
成へと変換して戻すために用いられている。インターフェース回路構成１６０−
１６３はまた、バスブリッジ１１０のコネクタ１１２を通り越して信号を搬送す
るように動作する各受信および送信回路構成を含んでいる。
【００２５】 動作において、シリアルバスが特定用途のためのリンクを形成するであろうし
、ブリッジ１１０の対向する側にそれぞれ設けられたＰＣＩバス１２および１４
が他の装置により共有されるかも知れず、また、各々の特定用途のためにシリア
ルバス１２および１４間で非常に異なっているアクセス時間を有するかもしれな
いことから、このような構成が求められている。図２に示すように、ＦＩＦＯ待
ち行列１２２は、１次ＰＣＩインターフェース１１６から２次インターフェース
１１８まで求められるＦＩＦＯステータスビットを連続的に伝送するために、コ
ネクタ１１２を介し、インターフェース回路構成１６０−１６３を介して、提供
されるシリアル通信リンクを用いている。ＦＩＦＯ待ち行列１２３は、伝送され
てきたＦＩＦＯステータスビットを１次ＰＣＩインターフェース１１６から２次
ＰＣＩインターフェース１１８で受信する。同様に、ＦＩＦＯ待ち行列１２５は
、２次ＰＣＩインターフェース１１８から１次ＰＣＩインターフェース１１６へ
とＦＩＦＯステータスビットを伝送し、ＦＩＦＯ待ち行列１２４は、２次ＰＣＩ
インターフェース１１８から１次ＰＣＩインターフェース１１６へと伝送されて
きたＦＩＦＯステータスビットを受信する。
、ブリッジ１１０の対向する側にそれぞれ設けられたＰＣＩバス１２および１４
が他の装置により共有されるかも知れず、また、各々の特定用途のためにシリア
ルバス１２および１４間で非常に異なっているアクセス時間を有するかもしれな
いことから、このような構成が求められている。図２に示すように、ＦＩＦＯ待
ち行列１２２は、１次ＰＣＩインターフェース１１６から２次インターフェース
１１８まで求められるＦＩＦＯステータスビットを連続的に伝送するために、コ
ネクタ１１２を介し、インターフェース回路構成１６０−１６３を介して、提供
されるシリアル通信リンクを用いている。ＦＩＦＯ待ち行列１２３は、伝送され
てきたＦＩＦＯステータスビットを１次ＰＣＩインターフェース１１６から２次
ＰＣＩインターフェース１１８で受信する。同様に、ＦＩＦＯ待ち行列１２５は
、２次ＰＣＩインターフェース１１８から１次ＰＣＩインターフェース１１６へ
とＦＩＦＯステータスビットを伝送し、ＦＩＦＯ待ち行列１２４は、２次ＰＣＩ
インターフェース１１８から１次ＰＣＩインターフェース１１６へと伝送されて
きたＦＩＦＯステータスビットを受信する。
【００２６】 動作において、ブリッジ１１０のコネクタ１１２を介してインターフェース回
路構成１６０−１６３により提供されたシリアルリンクは、２つのタイプの情報
パケット、すなわちアイドルパケットとデータパケットを伝送する。データパケ
ットは、ＰＣＩデータおよびバイトイネーブルズ、またはＰＣＩアドレスおよび
コマンド、の何れかを含んでいる。ＦＩＦＯステータスの待ち時間に関する特別
な要求の結果として、ＦＩＦＯフラッグがコマンドおよびデータパケットの両方
に伝送される。したがって、ＰＣＩバスブリッジ１１０は、コネクタ１１２を介
して取り外し可能に分離された構成レジスタ１２０および１２１と結合して、Ｆ
ＩＦＯ待ち行列１２２−１２５の使用によって、コネクタ１１２を介して取り外
し可能に接続されている。
路構成１６０−１６３により提供されたシリアルリンクは、２つのタイプの情報
パケット、すなわちアイドルパケットとデータパケットを伝送する。データパケ
ットは、ＰＣＩデータおよびバイトイネーブルズ、またはＰＣＩアドレスおよび
コマンド、の何れかを含んでいる。ＦＩＦＯステータスの待ち時間に関する特別
な要求の結果として、ＦＩＦＯフラッグがコマンドおよびデータパケットの両方
に伝送される。したがって、ＰＣＩバスブリッジ１１０は、コネクタ１１２を介
して取り外し可能に分離された構成レジスタ１２０および１２１と結合して、Ｆ
ＩＦＯ待ち行列１２２−１２５の使用によって、コネクタ１１２を介して取り外
し可能に接続されている。
【００２７】 ＦＩＦＯ待ち行列１２２−１２５の構成および動作のさらに詳細な内容は、こ
の出願と同時に出願され、本出願人による同時係属の特許出願である、ロナルド
・Ｅ・レンジ（Ronald E.Lange）およびデヴィット・ロス・エボイ（David Ross
Evoy）の両名を発明者とし、米国特許出願連続番号０９／３１２，２０６号、
代理人ドケット番号ＶＬ５−０５３を有する「待ち時間発生シリアルバスを有す
るＰＣＩブリッジ」の中に、より詳細に説明されている。上記米国特許出願連続
番号０９／３１２，２０６号の内容は、この明細書中に参考として組み込まれる
ものとする。
の出願と同時に出願され、本出願人による同時係属の特許出願である、ロナルド
・Ｅ・レンジ（Ronald E.Lange）およびデヴィット・ロス・エボイ（David Ross
Evoy）の両名を発明者とし、米国特許出願連続番号０９／３１２，２０６号、
代理人ドケット番号ＶＬ５−０５３を有する「待ち時間発生シリアルバスを有す
るＰＣＩブリッジ」の中に、より詳細に説明されている。上記米国特許出願連続
番号０９／３１２，２０６号の内容は、この明細書中に参考として組み込まれる
ものとする。
【００２８】 動作において、ＦＩＦＯ待ち行列１２２−１２５は、ブリッジ１１０の１次部
分または１次側１２６と２次部分または２次側１２７が物理的に分離可能な配置
に構成されているときに、ＦＩＦＯが走りすぎないように構成されている。この
ような実施形態に従って、ＰＣＩブリッジ１１０の２つの部分１２６および１２
７は、待ち時間発生シリアル接続またはバスにより互いに接続されている。この
ような技術は、１次部分１２６と２次部分１２７との間のシリアル伝送をせいぎ
ょするためのしきい値レベルを提供するコネクタ１１２のやり方によって、シリ
アルバスを介して提供されてくるシングルビットの情報に依存している。
分または１次側１２６と２次部分または２次側１２７が物理的に分離可能な配置
に構成されているときに、ＦＩＦＯが走りすぎないように構成されている。この
ような実施形態に従って、ＰＣＩブリッジ１１０の２つの部分１２６および１２
７は、待ち時間発生シリアル接続またはバスにより互いに接続されている。この
ような技術は、１次部分１２６と２次部分１２７との間のシリアル伝送をせいぎ
ょするためのしきい値レベルを提供するコネクタ１１２のやり方によって、シリ
アルバスを介して提供されてくるシングルビットの情報に依存している。
【００２９】 図３（Ａ）ないし図３（Ｄ）は、（図２の）ＰＣＩバスブリッジ１１０の１次
部分１２６および２次部分１２７のそれぞれに設けられた１次構成レジスタ１２
０および２次構成レジスタ１２１により設けられる、４つの異なるタイプの個々
のレジスタを表している。より詳細には、図３（Ａ）は、ブリッジ１１０の１次
部分１２６のみに存在する「タイプ１」構成レジスタを示している。このような
「タイプ１」構成レジスタは、ブリッジ１１０の１次部分１２６内のみに存在す
る読み出し／書き込みレジスタである。例えば、「タイプ１」構成レジスタの１
つの例は、配送（ベンダー―vendor―）ＩＤおよびデバイスＩＤレジスタを含ん
でいる。動作においてブリッジ１１０の２次部分１２７は、これらの「タイプ１
」レジスタには依存していない。
部分１２６および２次部分１２７のそれぞれに設けられた１次構成レジスタ１２
０および２次構成レジスタ１２１により設けられる、４つの異なるタイプの個々
のレジスタを表している。より詳細には、図３（Ａ）は、ブリッジ１１０の１次
部分１２６のみに存在する「タイプ１」構成レジスタを示している。このような
「タイプ１」構成レジスタは、ブリッジ１１０の１次部分１２６内のみに存在す
る読み出し／書き込みレジスタである。例えば、「タイプ１」構成レジスタの１
つの例は、配送（ベンダー―vendor―）ＩＤおよびデバイスＩＤレジスタを含ん
でいる。動作においてブリッジ１１０の２次部分１２７は、これらの「タイプ１
」レジスタには依存していない。
【００３０】 図３（Ｂ）は、ブリッジ１１０の２次部分１２７のみに存在する「タイプ２」
構成レジスタを示している。このような「タイプ２」構成レジスタは、ブリッジ
１１０の２次部分１２７内のみに存在する読み出し／書き込みレジスタである。
動作において、これらの「タイプ２」レジスタは、ブリッジ１１０の２次部分１
２７から、すなわちバス１４からのステータスを含み、ブリッジ１１０の２次部
分１２７の動作を制御する２次ブリッジ制御レジスタを含んでいる。
構成レジスタを示している。このような「タイプ２」構成レジスタは、ブリッジ
１１０の２次部分１２７内のみに存在する読み出し／書き込みレジスタである。
動作において、これらの「タイプ２」レジスタは、ブリッジ１１０の２次部分１
２７から、すなわちバス１４からのステータスを含み、ブリッジ１１０の２次部
分１２７の動作を制御する２次ブリッジ制御レジスタを含んでいる。
【００３１】 さらに、図３（Ｃ）は、ブリッジ１１０の１次部分１２６内に読み出し／書き
込みレジスタとして存在すると共に、ブリッジ１１０の２次部分１２７で「タイ
プ３」レジスタ内のシャドウレジスタを書き込むように動作する「タイプ３」構
成レジスタを示している。「タイプ３」構成レジスタは、Ｉ／Ｏベース２アドレ
スレジスタのようなアドレスレジスタを含んでいる。このようなＩ／Ｏベース２
アドレスレジスタは、１次部分１２６のためのアドレス領域を設定する用に構成
されており、２次部分１２７は、目標Ｉ／Ｏアドレス領域を選択するための補助
を用いている。このようなＩ／Ｏベース２レジスタは、例えば図２のコネクタ１
１２のようなシリアルリンクが１次バス１２と２次バス１４との間で活性化され
るようになる前に、利用可能なようにすることができる。
込みレジスタとして存在すると共に、ブリッジ１１０の２次部分１２７で「タイ
プ３」レジスタ内のシャドウレジスタを書き込むように動作する「タイプ３」構
成レジスタを示している。「タイプ３」構成レジスタは、Ｉ／Ｏベース２アドレ
スレジスタのようなアドレスレジスタを含んでいる。このようなＩ／Ｏベース２
アドレスレジスタは、１次部分１２６のためのアドレス領域を設定する用に構成
されており、２次部分１２７は、目標Ｉ／Ｏアドレス領域を選択するための補助
を用いている。このようなＩ／Ｏベース２レジスタは、例えば図２のコネクタ１
１２のようなシリアルリンクが１次バス１２と２次バス１４との間で活性化され
るようになる前に、利用可能なようにすることができる。
【００３２】 最後に、図３（Ｄ）は、ブリッジ１１０の２次部分または２次側１２７内で読
み出し／書き込みレジスタとして存在している「タイプ４」構成レジスタを示し
ている。「タイプ４」レジスタは、ブリッジ１１０の１次部分または１次側１２
６に配置されたシャドウレジスタを用いている。レジスタがブリッジ１１０の両
側に表れるように配置されている必要性があるような場合には、この「タイプ４
」構成レジスタが望ましい。ブリッジ１１０のシリアルリンクがいつでも動作可
能であるという証明がソフトウェアのアルゴリズムを介して実現され得るもので
あることを理由として、このような構成が望ましいことになる。アルゴリズムに
よる１つの実現は、これらのレジスタに対して行なわれる読み出しおよび書き込
み動作を比較することを備えている。２次ステータスレジスタは、ブリッジ１１
０の２次部分１２７より読み出される「タイプ４」構成レジスタ内に設けられて
いる。１つの構成によれば、２次ステータスレジスタは、Ｉ／Ｏリミット１アド
レスレジスタを伴って３２ビット領域に配置されている。このような２次ステー
タスレジスタは、ブリッジ１１０の１次部分１２６と２次部分１２７の両方に有
用なように形成されている。４バイトを備えるこの２次ステータス、Ｉ／Ｏリミ
ット１アドレスレジスタは全て、ブリッジ１１０の１次部分１２６および２次部
分１２７に対してアドレス情報を提供し；２次ステータスレジスタのために読み
出しビットを提供するブリッジ１１０の２次部分１２７を許容し；そして、結果
としての３２ビットワード内のビットの全てにアクセスするための首尾一貫した
方法を提供する「タイプ４」を構成している。
み出し／書き込みレジスタとして存在している「タイプ４」構成レジスタを示し
ている。「タイプ４」レジスタは、ブリッジ１１０の１次部分または１次側１２
６に配置されたシャドウレジスタを用いている。レジスタがブリッジ１１０の両
側に表れるように配置されている必要性があるような場合には、この「タイプ４
」構成レジスタが望ましい。ブリッジ１１０のシリアルリンクがいつでも動作可
能であるという証明がソフトウェアのアルゴリズムを介して実現され得るもので
あることを理由として、このような構成が望ましいことになる。アルゴリズムに
よる１つの実現は、これらのレジスタに対して行なわれる読み出しおよび書き込
み動作を比較することを備えている。２次ステータスレジスタは、ブリッジ１１
０の２次部分１２７より読み出される「タイプ４」構成レジスタ内に設けられて
いる。１つの構成によれば、２次ステータスレジスタは、Ｉ／Ｏリミット１アド
レスレジスタを伴って３２ビット領域に配置されている。このような２次ステー
タスレジスタは、ブリッジ１１０の１次部分１２６と２次部分１２７の両方に有
用なように形成されている。４バイトを備えるこの２次ステータス、Ｉ／Ｏリミ
ット１アドレスレジスタは全て、ブリッジ１１０の１次部分１２６および２次部
分１２７に対してアドレス情報を提供し；２次ステータスレジスタのために読み
出しビットを提供するブリッジ１１０の２次部分１２７を許容し；そして、結果
としての３２ビットワード内のビットの全てにアクセスするための首尾一貫した
方法を提供する「タイプ４」を構成している。
【００３３】 一例としてのＰＣＩバス構成および（図２ないし図３の）ブリッジ１１０の実
現は、ネットワークコンピュータおよびドッキングステーションに共に取り外し
可能に接続し得るために用いられるＰＣＩバスブリッジ１１０を示す図４を参照
しながら以下のように表示される。図５は、図４に示されたＰＣＩバスブリッジ
１１０を実現するためのＰＣＩ構成スペース０レジスタマップを示している。
現は、ネットワークコンピュータおよびドッキングステーションに共に取り外し
可能に接続し得るために用いられるＰＣＩバスブリッジ１１０を示す図４を参照
しながら以下のように表示される。図５は、図４に示されたＰＣＩバスブリッジ
１１０を実現するためのＰＣＩ構成スペース０レジスタマップを示している。
【００３４】 図４に示されるように、ネットワークコンピュータ１５４は、１次ＰＣＩバス
１２とバスインターフェース回路構成１５７とを含んでいる。バスインターフェ
ース回路構成１５７は、例えば１次ＰＣＩインターフェース１１６のようなバス
ブリッジ１１０の１次側１２６と、構成レジスタ１２０と、シリアル相互接続バ
ス回路構成１３０と、を備えている。バスインターフェース回路構成１５７はま
た、複数のインターフェースポート１３４，１３６，１３８および１４０に接続
されたローカルＶＰバス１４２を備えている。
１２とバスインターフェース回路構成１５７とを含んでいる。バスインターフェ
ース回路構成１５７は、例えば１次ＰＣＩインターフェース１１６のようなバス
ブリッジ１１０の１次側１２６と、構成レジスタ１２０と、シリアル相互接続バ
ス回路構成１３０と、を備えている。バスインターフェース回路構成１５７はま
た、複数のインターフェースポート１３４，１３６，１３８および１４０に接続
されたローカルＶＰバス１４２を備えている。
【００３５】 ワークステーション１５６は、２次ＰＣＩバス１４と、バスインターフェース
回路構成１５９を備えている。バスインターフェース回路構成１５９は、バス１
１０の２次部分；すなわち、２次ＰＣＩインターフェース１１８，構成レジスタ
１２１，およびシリアル相互接続バス回路構成１３２を備えている。バスインタ
ーフェース回路構成１５９はまた、複数の通信ポート１４４，１４６，１４８お
よび１５０に接続されたＶＰローカルバス１５２を備えている。
回路構成１５９を備えている。バスインターフェース回路構成１５９は、バス１
１０の２次部分；すなわち、２次ＰＣＩインターフェース１１８，構成レジスタ
１２１，およびシリアル相互接続バス回路構成１３２を備えている。バスインタ
ーフェース回路構成１５９はまた、複数の通信ポート１４４，１４６，１４８お
よび１５０に接続されたＶＰローカルバス１５２を備えている。
【００３６】 シリアル相互接続バス回路構成１３０および１３２のそれぞれは、（図２に示
されるように）ＦＩＦＯ待ち行列１２２，１２４および１２３，１２５と、イン
ターフェース回路構成１６０，１６２および１６１，１６３と、をそれぞれ備え
ている。シリアル相互接続バス回路構成１３０および１３２のそれぞれは、（図
２の）インターフェース回路構成１６０−１６３に含まれる送信および受信回路
構成をさらに備え、バスブリッジ１１０の１次部分１２６と２次部分１２７との
間で送信と受信とを行なうように動作していることは理解されることである。シ
リアル相互接続バス回路構成１３１および１３２が、コネクタ１１２を含み、シ
リアル通信リンク１３１を介して互いに信号接続されていることもまた理解され
ることである。シリアル通信リンク１３１は、コネクタ１１２を介して、バス回
路構成１３０および１３２の間に取り外し可能に接続されている。１つの形式に
おいて、シリアル通信リンク１３１は、バス回路構成１３０，１３２および通信
リンク１３１によって定義されるシリアルバスの一部分を形成している。
されるように）ＦＩＦＯ待ち行列１２２，１２４および１２３，１２５と、イン
ターフェース回路構成１６０，１６２および１６１，１６３と、をそれぞれ備え
ている。シリアル相互接続バス回路構成１３０および１３２のそれぞれは、（図
２の）インターフェース回路構成１６０−１６３に含まれる送信および受信回路
構成をさらに備え、バスブリッジ１１０の１次部分１２６と２次部分１２７との
間で送信と受信とを行なうように動作していることは理解されることである。シ
リアル相互接続バス回路構成１３１および１３２が、コネクタ１１２を含み、シ
リアル通信リンク１３１を介して互いに信号接続されていることもまた理解され
ることである。シリアル通信リンク１３１は、コネクタ１１２を介して、バス回
路構成１３０および１３２の間に取り外し可能に接続されている。１つの形式に
おいて、シリアル通信リンク１３１は、バス回路構成１３０，１３２および通信
リンク１３１によって定義されるシリアルバスの一部分を形成している。
【００３７】 図４には万能非同期送受信機（ＵＡＲＴ―Universal Asynchronous Receiver
Transmitter―）ポート１３４および１４４、すなわちシリアルバスを介して送
信および受信のために動作可能な電子回路、が示されている。ポート１３６およ
び１４６は、機能拡張されたポート（ＥＣＰ―Enhanced Capability Port―）、
相対的に高速の転送レートを有するＩＥＥＥ１２８４機能拡張並列ポートをそれ
ぞれ備えている。さらに、ポート１３８，１４０および１４８，１５０は、それ
ぞれ、ＩＢＭのＰＳ／２コンピュータシステムに対して例えばキーボードやマウ
ス等の入力装置を接続するのに有用である、ＰＳ２、６ピンミニＤＩＮプラグお
よびソケットポートを備えている。しかしながら、多数の他のタイプのポートの
何れかが、ローカルバス１４２および１５２を介してインターフェース１１６お
よび１１８にそれぞれ接続されることが可能であろうことは理解されることであ
る。
Transmitter―）ポート１３４および１４４、すなわちシリアルバスを介して送
信および受信のために動作可能な電子回路、が示されている。ポート１３６およ
び１４６は、機能拡張されたポート（ＥＣＰ―Enhanced Capability Port―）、
相対的に高速の転送レートを有するＩＥＥＥ１２８４機能拡張並列ポートをそれ
ぞれ備えている。さらに、ポート１３８，１４０および１４８，１５０は、それ
ぞれ、ＩＢＭのＰＳ／２コンピュータシステムに対して例えばキーボードやマウ
ス等の入力装置を接続するのに有用である、ＰＳ２、６ピンミニＤＩＮプラグお
よびソケットポートを備えている。しかしながら、多数の他のタイプのポートの
何れかが、ローカルバス１４２および１５２を介してインターフェース１１６お
よび１１８にそれぞれ接続されることが可能であろうことは理解されることであ
る。
【００３８】 図６Ａおよび図６Ｂは共に、図４のブリッジ１１０とともに用いるのに有用な
１つの例示的なＰＣＩブリッジ構成レジスタマップを示している。このようなテ
ーブルは、多くがＰＣＩ特別インタレストグループ（ＳＩＧ―Special Interest
Group―）によって設定されたＰＣＩ仕様により定義される、例えばＰＣＩバス
ブリッジのようなブリッジ構成スペースレジスタの全てを要約している。
１つの例示的なＰＣＩブリッジ構成レジスタマップを示している。このようなテ
ーブルは、多くがＰＣＩ特別インタレストグループ（ＳＩＧ―Special Interest
Group―）によって設定されたＰＣＩ仕様により定義される、例えばＰＣＩバス
ブリッジのようなブリッジ構成スペースレジスタの全てを要約している。
【図１】 コンピュータシステムと共に用いられるように示された従来のＰＣＩバスブリ
ッジの先行技術による実施のブロック図である。
ッジの先行技術による実施のブロック図である。
【図２】 この発明の一実施形態による物理的に分割可能な２部分ＰＣＩバスブリッジの
ブロック図である。
ブロック図である。
【図３】 図２の２部分ＰＣＩバスブリッジの、物理的に分割可能な１次側および２次側
にそれぞれ配置された構成レジスタの個別配置をそれぞれ（Ａ）−（Ｄ）で示す
ブロック図である。
にそれぞれ配置された構成レジスタの個別配置をそれぞれ（Ａ）−（Ｄ）で示す
ブロック図である。
【図４】 ラップトップコンピュータとドッキングステーションとを互いに接続するため
に適した実施形態を示す図２の物理的に分離可能な２部分ＰＣＩバスブリッジの
機能ブロック図である。
に適した実施形態を示す図２の物理的に分離可能な２部分ＰＣＩバスブリッジの
機能ブロック図である。
【図５】 図６Ａおよび図６Ｂの配置を示すアッセンブリ図である。
【図６Ａ】 図２ないし図４のＰＣＩバスブリッジのためのＰＣＩバスブリッジ構成スペー
スレジスタを示す表である。
スレジスタを示す表である。
【図６Ｂ】 図２ないし図４のＰＣＩバスブリッジのためのＰＣＩバスブリッジ構成スペー
スレジスタを示す表である。
スレジスタを示す表である。
１２ 第１のＰＣＩバス １４ 第２のＰＣＩバス ２６，２８ マイクロプロセッサ（エージェント） １１０ ＰＣＩ対ＰＣＩブリッジ １２０ 第１の構成レジスタ １２６ 第１の部分 １２１ 第２の構成レジスタ １２７ 第２の部分
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイビッド、ロス、エボイ アメリカ合衆国アリゾナ州、テンプ、ダブ リュ．セクレタリアト、ドライブ、68 Ｆターム(参考） 5B061 AA00 DD09 FF07 GG02
Claims (30)
- 【請求項１】 ホストプロセッサと、 このホストプロセッサに接続された第１のＰＣＩバスと、 第２のＰＣＩバスと、 前記第１および第２のＰＣＩバスを相互に接続すると共に、第１の構成レジス
タを含む第１の部分と第２の構成レジスタを含む第２の部分とを含むＰＣＩ対Ｐ
ＣＩブリッジと、 を備えるコンピュータシステム。 - 【請求項２】 前記第１の構成レジスタおよび前記第２の構成レジスタは冗長構成レジスタを
提供する、請求項１に記載のコンピュータシステム。 - 【請求項３】 前記第１の部分は第１の待ち行列を含み、前記第２の部分は第２の待ち行列を
含む、請求項１に記載のコンピュータシステム。 - 【請求項４】 前記第１の待ち行列および前記第２の待ち行列は、ＦＩＦＯ（先入れ先出し）
待ち行列である、請求項３に記載のコンピュータシステム。 - 【請求項５】 前記第１の部分と前記第２の部分との間に介挿されると共に前記第２の部分に
前記第１の部分を取り外し可能に接続するように作用するコネクタをさらに備え
る、請求項１に記載のコンピュータシステム。 - 【請求項６】 前記コネクタは、雄型プラグとこれに相補的な雌型ソケットを含む直列コネク
タを備える、請求項５に記載のコンピュータシステム。 - 【請求項７】 前記第１の部分は前記ブリッジの１次側を備え、前記第１の構成レジスタは前
記ブリッジの前記１次側に設けられた読み出し／書き込みレジスタを備える、請
求項１に記載のコンピュータシステム。 - 【請求項８】 前記第１の部分は前記ブリッジの１次側を備え、前記第２の部分は前記ブリッ
ジの２次側を備え、前記２次側は前記ブリッジの前記２次側に設けられる読み出
し／書き込みレジスタを備える、請求項１に記載のコンピュータシステム。 - 【請求項９】 前記第１の部分は前記ブリッジの１次側を備え、前記第２の部分は前記ブリッ
ジの２次側を備え、前記第１の構成レジスタは前記第２の構成レジスタ内のシャ
ドウレジスタを書き込むように作用する読み出し／書き込みレジスタを備える、
請求項１に記載のコンピュータシステム。 - 【請求項１０】 前記第１の部分は前記ブリッジの１次側を備え、前記第２の部分は前記ブリッ
ジの２次側を備え、前記第２の構成レジスタは前記第１の構成レジスタ内のシャ
ドウレジスタを書き込むように作用する読み出し／書き込みレジスタを備える、
請求項１に記載のコンピュータシステム。 - 【請求項１１】 第１のバスと第２のバスとの間に接続されたブリッジであって、 第１の構成レジスタを有する第１のブリッジ部と、 第２の構成レジスタを有する第２のブリッジ部と、 前記第１のブリッジ部と前記第２のブリッジ部とを相互に取り外し可能に接続
するコネクタと、 を備えるブリッジ。 - 【請求項１２】 前記第１のバスに接続された第１のエージェントと、前記第２のバスに接続さ
れた第２のエージェントとをさらに備える、請求項１１に記載のブリッジ。 - 【請求項１３】 前記第１のエージェントはノートブックコンピュータよりなり、第２のエージ
ェントはドッキングステーションよりなる、請求項１２に記載のブリッジ。 - 【請求項１４】 前記第１のブリッジ部は第１の待ち行列であり、前記第２のブリッジ部は第２
の待ち行列である、請求項１１に記載のブリッジ。 - 【請求項１５】 前記第１の待ち行列および第２の待ち行列は、それぞれＦＩＦＯ待ち行列より
なる、請求項１４に記載のブリッジ。 - 【請求項１６】 前記第１のブリッジ部は、前記ブリッジの前記第１の構成レジスタにより提供
される読み出し／書き込みレジスタを備える、請求項１１に記載のブリッジ。 - 【請求項１７】 前記第２のブリッジ部は、前記ブリッジの前記第２の構成レジスタにより提供
される読み出し／書き込みレジスタを備える、請求項１１に記載のブリッジ。 - 【請求項１８】 前記第１の構成レジスタは、前記第２の構成レジスタ内のシャドウレジスタを
書き込むように作用する読み出し／書き込みレジスタを備える、請求項１１に記
載のブリッジ。 - 【請求項１９】 前記第２の構成レジスタは、前記第１の構成レジスタ内のシャドウレジスタを
書き込むように作用する読み出し／書き込みレジスタを備える、請求項１１に記
載のブリッジ。 - 【請求項２０】 前記第１のブリッジ部、前記第２のブリッジ部および前記コネクタはシリアル
通信リンクを提供するために協働する、請求項１１に記載のブリッジ。 - 【請求項２１】 第１のＰＣＩバスを有するネットワークコンピュータと、 第２のＰＣＩバスを有するドッキングステーションと、 前記第１のＰＣＩバスと第２のＰＣＩバスとの間に接続されると共に、第１の
構成レジスタ、第２の構成レジスタおよびこれらの第１および第２の構成レジス
タ間に設けられたコネクタを含むバスブリッジと、 を備えるコンピュータシステムであって、 前記コネクタは、前記ネットワークコンピュータと前記ドッキングステーショ
ンとを対にしたり／切り離したりするときに、前記第１のＰＣＩバスと前記第２
のＰＣＩバスを取り外し可能に対にしたり／切り離したりするように作用する、
コンピュータシステム。 - 【請求項２２】 前記バスブリッジは、前記第１の構成レジスタに連絡する第１のＦＩＦＯ待ち
行列と、第２の構成レジスタに連絡する第２のＦＩＦＯ待ち行列とを備える、請
求項２１に記載のコンピュータシステム。 - 【請求項２３】 前記バスブリッジは待ち時間発生バスを備える、請求項２１に記載のコンピュ
ータシステム。 - 【請求項２４】 前記バスブリッジは第１の部分と第２の部分とを備え、前記第１の構成レジス
タは前記第１の部分に設けられると共に、前記第２の構成レジスタは前記第２の
部分に設けられている、請求項２１に記載のコンピュータシステム。 - 【請求項２５】 前記コネクタは、前記第１の部分および前記第２の部分を相互に取り外し可能
に接続する、請求項２４に記載のコンピュータシステム。 - 【請求項２６】 前記第１の部分は１次ＰＣＩインターフェースを含み、前記第２の部分は２次
ＰＣＩインターフェースを含む、請求項２４に記載のコンピュータシステム。 - 【請求項２７】 第１のエージェントにより設けられた第１のＰＣＩバスを第２のエージェント
により設けられた第２のＰＣＩバスと対にする方法であって、 第１の部分と、第２の部分と、この第１の部分と第２の部分を互いに取り外し
可能に対にするように構成されたコネクタと、を有するバスブリッジを提供する
ステップと、 前記第１の部分と前記第２の部分とを前記コネクタにより接続することにより
前記第１のＰＣＩバスと前記第２のＰＣＩバスとを取り外し可能に相互に対にす
るステップと、 を備える方法。 - 【請求項２８】 前記第１のＰＣＩバスと前記第２のＰＣＩバスとを取り外し可能に相互に対に
するステップは、プラグとソケットコネクタとを相互に接続するステップを備え
る、請求項２７に記載の方法。 - 【請求項２９】 前記バスブリッジは、前記第１の部分に設けられた第１の構成レジスタと、前
記第２の部分に設けられた第２の構成レジスタとを含む、請求項２７に記載の方
法。 - 【請求項３０】 前記第１の構成レジスタおよび前記第２の構成レジスタに対して実行される読
み出し動作および書き込み動作を比較するステップをさらに備える、請求項２９
に記載の方法。
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