JP2002536832A - Lateral field effect transistor of SiC, method of making the same, and use of such transistor - Google Patents
Lateral field effect transistor of SiC, method of making the same, and use of such transistorInfo
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Abstract
Description
【０００１】 （技術分野） 本発明は、横方向に間隔をおいて配置された高ドープｎ形のソース領域層およ
びドレイン領域層、横方向に拡大してソース領域層とドレイン領域層とを相互接
続してトランジスタのオン状態時にこれらの層の間に電流を流すための低ドーピ
ング濃度のｎ形チャネル層、ならびにゲート電極に印加される電位を変化させる
ことによりチャネル層が伝導、または遮断するような特性を制御するために配置
されたゲート電極を含む、高スイッチング周波数用のＳｉＣのラテラル電界効果
トランジスタに関する。[0001] The present invention relates to a highly doped n-type source region and a drain region layer which are arranged at intervals in the horizontal direction, and expands the source region layer and the drain region layer in the horizontal direction. A lightly doped n-type channel layer for connecting and passing current between these layers when the transistor is on, and for changing the potential applied to the gate electrode to conduct or block the channel layer SiC lateral field effect transistor for high switching frequencies, including a gate electrode arranged to control various characteristics.
【０００２】 （背景技術） 「高スイッチング周波数」とは、ここでは１ＭＨｚ以上の周波数を意味する。
そのようなトランジスタは、例えばパワー・マイクロ波適用分野、例えば移動電
話の基地局、レーダー、および電子レンジで使用することができる。(Background Art) “High switching frequency” here means a frequency of 1 MHz or more.
Such transistors can be used, for example, in power microwave applications, such as mobile phone base stations, radar, and microwave ovens.
【０００３】 この種の高周波電界効果トランジスタは、オン状態チャネル電流を増加し、チ
ャネルのキャリヤ走行時間およびゲート容量を最小にするために、短いゲート電
極を必要とする。したがって、より短いゲート電極が結果的に、より高い電力お
よびより高い動作周波数を生じる。他方、ゲート長が減少すると、望ましくない
短チャネル効果が顕著になる。非常に短いゲートを持つトランジスタはしばしば
、ドレイン・バイアスの増加によるドレイン電流の飽和を示さず、代わりに、ド
レイン・バイアスの増加と共にドレイン電流の連続増加が観察される。これは、
ドレイン・バイアスによるチャネル長変調のために発生する。さらに、極端な場
合には、高いドレイン・バイアスで寄生バイポーラ・トランジスタをオンにする
ことができ、そこではソースおよびドレインが寄生トランジスタのコレクタおよ
びエミッタとして働き、その場合チャネル層の隣の層である基板またはバッファ
層がベースになる。この効果は低電力高周波トランジスタの場合にはそれほど顕
著ではないかもしれないが、この効果は高電力トランジスタの性能をますます支
配するようになっており、そこでは全電力を高めるためにドレイン・バイアスが
できるだけ高くなければならない。[0003] High frequency field effect transistors of this kind require a short gate electrode to increase the on-state channel current and minimize the channel carrier transit time and gate capacitance. Thus, a shorter gate electrode results in higher power and higher operating frequency. On the other hand, as the gate length decreases, undesirable short channel effects become more pronounced. Transistors with very short gates often do not show saturation of drain current with increasing drain bias, instead a continuous increase in drain current with increasing drain bias is observed. this is,
Occurs due to channel length modulation due to drain bias. Furthermore, in extreme cases, a high bipolar bias can turn on the parasitic bipolar transistor, where the source and drain act as the collector and emitter of the parasitic transistor, in which case it is the layer next to the channel layer It is based on a substrate or a buffer layer. Although this effect may not be as pronounced in the case of low-power high-frequency transistors, it is becoming increasingly dominant in the performance of high-power transistors, where drain bias is required to increase overall power. Must be as high as possible.
【０００４】 炭化ケイ素は高周波電力トランジスタ用の材料として、たとえばＳｉに関して
多数の利点を持っている。それは高い降伏電界（ｂｒｅａｋｄｏｗｎ ｆｉｅｌ
ｄ）を持ち、その結果、より短いキャリア走行時間、高速の飽和ドリフト速度、
および高い熱伝導性をもつ可能性が生じる。[0004] Silicon carbide has a number of advantages over, for example, Si as a material for high frequency power transistors. It has a high breakdown field.
d) resulting in shorter carrier transit times, fast saturation drift speeds,
And the possibility of having a high thermal conductivity.
【０００５】 導入部で定義した種類のトランジスタは、例えば、ラテラルｎ形チャネルを持
つ高周波電界効果トランジスタを記載した米国特許第５，２７０，５５４号によ
り知られている。ｎ形導電性のチャネルは、自由電子の移動度がＳｉＣの価電子
帯ホールよりかなり高いので好適である。既知のこのトランジスタは、導電性基
板、その上のｐ形バッファ層、ｎ形チャネル層、ならびにドレインおよびソース
領域層の抵抗を低下すると共に、これらの層の接触抵抗を最小にするために形成
された、高ドープされたコンタクト領域を有する。このトランジスタのバッファ
層は、高電圧を遮断し、コンダクタンスによる高周波アクティブ損失を最小にし
、内部容量によるリアクティブ損失を最小にするために、低ドープされ、かつ厚
くなければならない。この種の設計は特に短チャネル効果を起こしやすく、大き
いドレイン・バイアスで寄生バイポーラ・トランジスタがオンになり、前記バッ
ファ層はそのようなバイポーラ・トランジスタのベースとして機能する。そのよ
うな効果は、ゲート長を増加することによって抑制することができるが、オン電
流および高周波性能を低下させる。A transistor of the type defined in the introduction is known, for example, from US Pat. No. 5,270,554 which describes a high-frequency field-effect transistor with a lateral n-type channel. An n-type conductive channel is preferred because the mobility of free electrons is significantly higher than the valence band holes of SiC. This known transistor is formed to reduce the resistance of the conductive substrate, the p-type buffer layer thereon, the n-type channel layer, and the drain and source region layers, and to minimize the contact resistance of these layers. And has a highly doped contact region. The buffer layer of this transistor must be lightly doped and thick to cut off high voltages, minimize high frequency active losses due to conductance, and minimize reactive losses due to internal capacitance. This type of design is particularly susceptible to short channel effects, with a large drain bias turning on the parasitic bipolar transistor and the buffer layer serving as the base of such a bipolar transistor. Such effects can be suppressed by increasing the gate length, but reduce the on-current and high frequency performance.
【０００６】 したがって、高スイッチング周波数用のＳｉＣのラテラル電界効果トランジス
タは、短いゲート電極を形成した場合、望ましくない短チャネル効果を経験する
。現在利用可能なパターン定義ツールを使用して達成できるゲート長の値は、高
電圧を遮断するために要求されるものよりかなり低く、このことは、そのような
高周波トランジスタが材料の潜在力を充分に利用していないことを意味する。Thus, SiC lateral field effect transistors for high switching frequencies experience undesirable short channel effects when short gate electrodes are formed. The gate length values achievable using currently available pattern definition tools are much lower than those required to cut off high voltages, which makes such high frequency transistors fully exploit the potential of the material. Means that it is not used.
【０００７】 （発明の開示） 本発明の目的は、増大した動作速度を持ち、既知のトランジスタより高電力で
作動することができる、導入部で定義した種類のラテラル電界効果トランジスタ
を提供することである。DISCLOSURE OF THE INVENTION It is an object of the present invention to provide a lateral field effect transistor of the kind defined in the introduction, which has an increased operating speed and can operate at higher power than known transistors. is there.
【０００８】 この目的は、本発明にしたがって、少なくとも部分的にゲート電極と重なるチ
ャネル層の隣に、ドレイン領域層に対して横方向に間隔をおいて配置された、高
ドープｐ形ベース層を持ち、前記ベース層がソース領域層に短絡されているトラ
ンジスタを提供することによって達成される。In accordance with the present invention, a highly doped p-type base layer is disposed adjacent to a channel layer that at least partially overlaps a gate electrode and is laterally spaced from a drain region layer. This is achieved by providing a transistor wherein the base layer is shorted to the source region layer.
【０００９】 そのような高ドープｐ形ベース層は、まず第一に、ソース領域層からドレイン
領域層への空乏領域の拡大を阻止する。このような構造では、電界がベース層に
よって完全に遮断されるので、たとえゲートの横方向の長さが非常に小さくても
、寄生バイポーラ・トランジスタを形成することができない。さらに、そのよう
に形成されたｐ−ｎ接合はショットキー障壁より高い電圧を遮断し、結果的に可
能な電力の増加がもたらされる。ベース層がドレイン領域まで拡大されないよう
に制限する理由は、これによりドレイン対ゲート容量が低く維持されるからであ
る。[0009] Such a highly doped p-type base layer prevents the depletion region from expanding from the source region layer to the drain region layer, first of all. In such a structure, a parasitic bipolar transistor cannot be formed, even if the lateral length of the gate is very small, since the electric field is completely blocked by the base layer. Further, the pn junction so formed blocks higher voltages than the Schottky barrier, resulting in a possible increase in power. The reason for limiting the base layer not to extend to the drain region is that this keeps the drain-to-gate capacitance low.
【００１０】 本発明の好適な実施形態によると、前記ベース層のドーピング濃度は、ソース
領域層からドレイン領域層に向かって横方向に、その横方向拡大の少なくとも一
部分にわたって徐々にまたは段階的にのいずれかで低下する。ソース領域層の確
実な電気接地の観点からは、ｐ形ベース層の高ドーピング濃度が好ましいが、ベ
ース層とチャネル層との間の接合に高いなだれ降伏電圧を得ることを考慮すると
、異なる要求が課せられる。高ドープ領域の急激な湾曲または角は、結果的に電
界の集中を引き起こし、降伏電圧を低下させる。この実施形態によるこの低下の
結果、ベース層の高ドープ領域はＡＣ電流をソースに導く充分な導電率を提供す
る一方、低ドーピングの部分は降伏電圧の増加を可能にする。According to a preferred embodiment of the present invention, the doping concentration of the base layer is gradually or gradually in a lateral direction from the source region layer toward the drain region layer, at least over a part of the lateral expansion thereof. Decrease in either. From the viewpoint of reliable electrical grounding of the source region layer, a high doping concentration of the p-type base layer is preferable, but in view of obtaining a high avalanche breakdown voltage at the junction between the base layer and the channel layer, different requirements are required. Imposed. The sharp curvature or corner of the heavily doped region results in concentration of the electric field and lowers the breakdown voltage. As a result of this reduction according to this embodiment, the highly doped region of the base layer provides sufficient conductivity to conduct the AC current to the source, while the lightly doped portion allows for an increased breakdown voltage.
【００１１】 本発明の別の好適な実施形態によると、前記ベース層のドーピング濃度は１０１８ ｃｍ−３より大きく、さらに好適には１０１９ｃｍ−３より大きく、最も好
適には１０２０ｃｍ−３より大きい。高周波電界は誘電緩和周波数より上の周波
数の場合バルク導電性材料を通り抜けることがあるという理由から、できるだけ
高レベルにドープされたベース層を形成することが好ましいと認識されてきた。
この電界の透過がこの種のトランジスタ構造で実際に発生すると、ベース層は高
周波電界を遮断できなくなり、したがってそれは適切に機能しなくなる。前記誘
電緩和周波数は、材料の導電率に比例する。第二に、伝導（ｃｏｎｄｕｃｔｉｏ
ｎ）による高周波損失はトランジスタの性能を低下させる。特定のトランジスタ
構造の場合、前記透過は、デバイスの構成に依存する誘電緩和周波数より数桁低
い周波数で潜在的に発生し得る。したがって、溶解度の限界までできるだけ高濃
度にドープされたベース層を形成することが好ましい。溶解度の限界は、例えば
ＳｉＣ中のアルミニウムの場合、１０２０〜１０２１ｃｍ−３の範囲である。そ
のような高ドーピングは、ベース層に誘導される高周波電圧のよりよい接地をも
たらし、ベース層のオーム接触抵抗もそれによって改善される。他方、製造工程
の観点からは、より低いドーピング・レベルの方がより便利であるので、妥協解
が使用される。[0011] According to another preferred embodiment of the present invention, the doping concentration of the base layer is greater than 10 18 cm -3, even more preferably greater than 10 19 cm -3, and most preferably 10 20 cm - Greater than 3 . It has been recognized that it is preferable to form a base layer that is as heavily doped as possible, because high frequency electric fields may pass through the bulk conductive material at frequencies above the dielectric relaxation frequency.
If this electric field transmission actually occurs in this type of transistor structure, the base layer will not be able to block the high frequency electric field, and thus will not function properly. The dielectric relaxation frequency is proportional to the conductivity of the material. Second, conductivity.
The high frequency loss due to n) degrades the performance of the transistor. For certain transistor structures, the transmission can potentially occur at a frequency several orders of magnitude below the dielectric relaxation frequency depending on the configuration of the device. Therefore, it is preferable to form a base layer doped as high as possible to the limit of solubility. The limit of solubility, for example in the case of aluminum in the SiC, in the range of 10 20 ~10 21 cm -3. Such high doping results in better grounding of the high frequency voltage induced in the base layer, which also improves the ohmic contact resistance of the base layer. On the other hand, a compromise is used since a lower doping level is more convenient from a manufacturing process point of view.
【００１２】 本発明の別の好適な実施形態によると、前記ベース層にＡｌをドーピングする
。アルミニウムアクセプタは、例えばホウ素より低い熱活性化エネルギーを持ち
、したがってアルミニウムをドーピングした層にはより高い導電率を得ることが
できるので、好適なドーパント型と認識されている。According to another preferred embodiment of the present invention, the base layer is doped with Al. Aluminum acceptors are recognized as a preferred dopant type because they have a lower thermal activation energy than, for example, boron, and can therefore provide higher conductivity for aluminum doped layers.
【００１３】 本発明の別の好適な実施形態によると、トランジスタは、ゲート電極とチャネ
ル層との間に配置された絶縁層を含む。そのようなＭＯＳまたはＭＩＳ電界効果
トランジスタは、ゲート電極がチャネル層の隣に配置されたトランジスタ、いわ
ゆる金属半導体ＦＥＴ（ＭＥＳＦＥＴ）より優れた高温ケイパビリティ（ｃａｐ
ａｂｉｌｉｔｙ）を持ち、高温電子適用分野に有利に使用することができる。[0013] According to another preferred embodiment of the present invention, the transistor includes an insulating layer disposed between the gate electrode and the channel layer. Such MOS or MIS field-effect transistors have a higher temperature capability (cap) than a transistor whose gate electrode is located next to the channel layer, a so-called metal semiconductor FET (MESFET).
abundance) and can be used advantageously in high temperature electronic applications.
【００１４】 本発明の別の好適な実施形態によると、ソース領域層の少なくとも一部をベー
ス層の隣に配置して、それらの間にｐｎ接合を形成する。そのように形成された
ｐｎ接合は高い容量を持ち、それが高周波信号の効率的なシンクをソースに提供
するので、高ドープｎ形ソース領域層と高ドープｐ形ベース層のそのような直接
接触は有利である。According to another preferred embodiment of the invention, at least a part of the source region layer is arranged next to the base layer and a pn junction is formed between them. Such a direct contact between the highly doped n-type source region layer and the highly doped p-type base layer, because the pn junction so formed has a high capacitance, which provides an efficient sink for high frequency signals to the source. Is advantageous.
【００１５】 本発明の別の好適な実施形態によると、ソース領域層はチャネル層の下、実質
的にゲート電極まで横方向に拡大し、それがトランジスタのオン状態性能を改善
する。According to another preferred embodiment of the invention, the source region layer extends laterally below the channel layer and substantially to the gate electrode, which improves the on-state performance of the transistor.
【００１６】 本発明の別の好適な実施形態によると、トランジスタはトレンチを含み、ベー
ス層およびソース領域層は、トレンチの実質的に垂直な壁上を横方向に見たとき
に、相互の上に配置され、それにより、高い容量を持つｐｎ接合を形成し、ベー
ス層に誘導された電圧のＡＣ成分をソースに短絡させ、それと同時にソース領域
層に対して横方向に距離をおかずにゲート電極を配置することが可能になる。According to another preferred embodiment of the present invention, the transistor includes a trench, and the base layer and the source region layer are above each other when viewed laterally on a substantially vertical wall of the trench. , Thereby forming a pn junction with high capacitance, shorting the AC component of the voltage induced in the base layer to the source, and at the same time keeping the gate electrode laterally away from the source region layer Can be arranged.
【００１７】 本発明の別の好適な実施形態によると、トランジスタは、トレンチの実質的に
垂直な壁上に形成されたソース領域層を有する垂直トレンチを含み、垂直壁の向
きは、ＳｉＣの結晶面と実質的に整列するように選択される。これは次の理由か
ら好ましい。この種のトランジスタは、ラテラル・エピタキシャル成長を用いて
得ることが好ましく、これは炭化ケイ素の結晶対称に関連する材料特有の問題を
含む。ラテラル・エピタキシの成長速度および晶癖は、前記トレンチ壁を形成す
る結晶面の配向によって異なる。したがって、ラテラル・エピタキシのトレンチ
は、円形または多角形ではなく、特定の向きの直線として形成することが好まし
い。さらに、高電力高周波トランジスタの好適な構成は、ソース、ドレイン、チ
ャネル、およびゲート領域の線形配列である。ソースまたはドレインまたはゲー
トいずれかの相互接続は、メタル・コンタクトに関連する抵抗およびインダクタ
ンスを最小にするために、エア・ブリッジング（ａｉｒ ｂｒｉｄｇｉｎｇ）を
用いて、またはスルー・ホール技術を用いて実行される。線形配列の場合、ｎ形
ソース領域層は、同時に２つのチャネルのソース領域層として使用しなければな
らない。したがって、ラテラル・エピタキシのトレンチの対向側面を形成する結
晶面は、結晶学的に対称であることが好ましい。According to another preferred embodiment of the invention, the transistor comprises a vertical trench having a source region layer formed on a substantially vertical wall of the trench, wherein the orientation of the vertical wall is a crystal of SiC It is selected to be substantially aligned with the surface. This is preferred for the following reasons. Such transistors are preferably obtained using lateral epitaxial growth, which involves material-specific problems associated with the crystal symmetry of silicon carbide. The growth rate and crystal habit of lateral epitaxy differ depending on the orientation of the crystal plane forming the trench wall. Therefore, the lateral epitaxy trench is preferably formed not as a circle or a polygon but as a straight line in a specific direction. Further, the preferred configuration of the high power high frequency transistor is a linear array of source, drain, channel, and gate regions. Either source or drain or gate interconnections are performed using air bridging or through-hole technology to minimize the resistance and inductance associated with the metal contacts. You. In the case of a linear arrangement, the n-type source region layer must be used simultaneously as the source region layer for the two channels. Therefore, it is preferable that the crystal planes forming the opposite side surfaces of the lateral epitaxy trench be crystallographically symmetric.
【００１８】 本発明はまた、独立請求項１８で定義するステップを含む、高スイッチング周
波数用のＳｉＣのラテラル電界効果トランジスタを製造する方法をも含む。その
ような方法は、上述の好適な特徴を持つラテラル電界効果トランジスタを比較的
単純なやり方で、つまりその製造を商業的に魅力的なものにするコストで製造す
ることを可能にする。The invention also comprises a method for manufacturing a SiC lateral field effect transistor for high switching frequencies, comprising the steps defined in independent claim 18. Such a method makes it possible to produce a lateral field-effect transistor having the preferred features described above in a relatively simple manner, that is, at a cost that makes its production commercially attractive.
【００１９】 さらに、本発明はまた、独立請求項１９に従って高スイッチング周波数用のＳ
ｉＣのラテラル電界効果トランジスタを製造する別の方法にも関する。そのよう
なラテラル・エピタキシ成長技術を使用する電界効果トランジスタの１つの利点
は、すでに述べた通り、ゲートをソース領域層のエッジの非常に近くに配置する
か、または重ねることさえ行うことによって、ソース抵抗を最小にすることがで
きることである。Furthermore, the invention also relates to an S for high switching frequency according to the independent claim 19.
Another method of fabricating an iC lateral field effect transistor is also described. One advantage of a field effect transistor using such a lateral epitaxy growth technique is that, as already mentioned, by placing the gate very close to or even overlapping the edge of the source region layer, That is, the resistance can be minimized.
【００２０】 本発明はまた、本発明によるトランジスタを１ＭＨｚ以上、好ましくは１ＧＨ
ｚ以上の高周波数のスイッチングに利用することに関し、その場合それは１Ｗ以
上の電力を持つ高周波信号のスイッチングを行う。本発明によるベース層の構成
は、ゲート電極を短くした場合、高い降伏電圧および高い熱伝導性に関するＳｉ
Ｃの優れた特性から利益を得ることを可能にするので、本発明によるＳｉＣのラ
テラル電界効果トランジスタは、高電力と共にそのような高周波数をスイッチン
グするのによく適している。The present invention also relates to a transistor according to the present invention having a frequency of 1 MHz or more, preferably 1 GHz.
With respect to its use in switching high frequencies above z, it then switches high frequency signals with powers above 1W. The configuration of the base layer according to the present invention, when the gate electrode is shortened, has a high breakdown voltage and high thermal conductivity.
The SiC lateral field effect transistor according to the invention is well suited for switching such high frequencies with high power, as it allows to benefit from the excellent properties of C.
【００２１】 本発明によるトランジスタの好適な用途は、さらに移動電話用の基地局、レー
ダー、電子レンジ、およびガス・プラズマの発生にある。[0021] Preferred applications of the transistor according to the invention are furthermore in base stations for mobile phones, radar, microwave ovens and gas plasma generation.
【００２２】 本発明のさらなる利点および有利な特徴を、以下の説明および他の従属請求項
で示す。[0022] Further advantages and advantageous features of the invention are set forth in the following description and other dependent claims.
【００２３】 添付の図面を参照しながら、例として提示する本発明の好適な実施形態につい
て、以下で具体的に説明する。Preferred embodiments of the present invention, presented by way of example, will be described in detail below with reference to the accompanying drawings.
【００２４】 図１に示すトランジスタは先行技術に属し、裏面側メタライズ層１’の上に次
のＳｉＣの層、すなわち半絶縁基板層２’、ｐ形バッファ層３’、およびｎ形チ
ャネル層４’を有する。バッファ層は、半絶縁基板内に存在する深いセンタのキ
ャリア輸送に対する効果を最小にするために存在する。バッファ層のドーピング
・レベルは、高周波損失を低レベルに維持するために低くする必要がある。トラ
ンジスタはさらに、横方向に間隔をおいて配置され、高ドープｎ形であり、チャ
ネル層４’の上に配置された、ソース領域層５’およびドレイン領域層６’を含
む。ソース・コンタクト７’およびドレイン・コンタクト８’がこれらの層上に
配置される。トランジスタはまた、チャネル層４’上でソース領域層５’とドレ
イン領域層６’との間に配置されたゲート電極９’をも含む。ソース・コンタク
トとドレイン・コンタクトとの間に電圧が印加されると、これらの２つのコンタ
クトの間のチャネル層４’に、ゲート電極９’によって制御される電流が流れる
ことができる。ゲート電極９’は、そこに印加される電位によって前記電流を制
御する。特定の大きさの正電位を印加すると、チャネル層にバッファ層３’まで
拡大する空乏領域１０’が形成され、これは電流が遮断され、スイッチが開く、
つまりオフ状態になることを意味する。そのような空乏領域を形成する電圧がゲ
ート電極に印加されないときは、チャネルが連続し、２つのコンタクト７’およ
び８’の間に電流が流れ、トランジスタは閉じ、つまりオン状態になる。ゲート
電極９’の電位の変化により、トランジスタは高い周波数でスイッチングを行う
ことができる。すでに上で詳述した通り、ゲート電極９’は横方向に見たとき短
くすることが望ましいが、極端な場合には、寄生バイポーラ・トランジスタが高
ドレイン・バイアス時にオンになることがあり、その場合、ソース領域層５’は
コレクタとして働き、ドレイン領域層６’はトランジスタのエミッタとして働き
、バッファ層３’はベース３’を形成するという結果になる。そのような寄生バ
イポーラ・トランジスタが形成されると、ラテラル電界効果トランジスタはもは
やゲート電極９’によってオフにすることができず、したがってトランジスタは
適正に機能しなくなる。そのような寄生バイポーラ・トランジスタをどのように
してオンにすることができるかを、破線１１’で示す。実際には、これは、その
ような先行技術のトランジスタのゲート電極が、そのような障害を回避するため
に所望されるより大きい横方向の拡大を持つように作成されることを意味するが
、そうするとこれはチャネルのより長いキャリヤ走行時間、より高いゲート容量
、およびより高いオン状態抵抗につながり、損失の増加をもたらす。The transistor shown in FIG. 1 belongs to the prior art, and has the following SiC layers, ie, a semi-insulating substrate layer 2 ′, a p-type buffer layer 3 ′, and an n-type channel layer 4 on the backside metallization layer 1 ′. Having '. The buffer layer is present to minimize the effect on carrier transport of deep centers present in the semi-insulating substrate. The doping level of the buffer layer needs to be low to keep the high frequency loss at a low level. The transistor further includes a source region layer 5 'and a drain region layer 6', which are laterally spaced, highly doped n-type, and are disposed above the channel layer 4 '. Source and drain contacts 7 'and 8' are located on these layers. The transistor also includes a gate electrode 9 'located between the source region layer 5' and the drain region layer 6 'on the channel layer 4'. When a voltage is applied between the source and drain contacts, a current controlled by the gate electrode 9 'can flow through the channel layer 4' between these two contacts. The gate electrode 9 'controls the current according to the potential applied thereto. When a positive potential of a certain magnitude is applied, a depletion region 10 'is formed in the channel layer which extends to the buffer layer 3', which cuts off the current and opens the switch.
That is, it means that it is turned off. When the voltage that forms such a depletion region is not applied to the gate electrode, the channel is continuous, current flows between the two contacts 7 'and 8', and the transistor is closed, that is, turned on. With the change in the potential of the gate electrode 9 ′, the transistor can perform switching at a high frequency. As already detailed above, it is desirable to make the gate electrode 9 'short when viewed in the lateral direction, but in extreme cases the parasitic bipolar transistor may turn on at high drain bias, In this case, the result is that the source region layer 5 'acts as a collector, the drain region layer 6' acts as the emitter of the transistor, and the buffer layer 3 'forms the base 3'. When such a parasitic bipolar transistor is formed, the lateral field effect transistor can no longer be turned off by the gate electrode 9 ', and thus the transistor will not function properly. How such a parasitic bipolar transistor can be turned on is shown by the dashed line 11 '. In practice, this means that the gate electrode of such a prior art transistor is made to have a larger lateral extension than desired to avoid such obstacles, This in turn leads to longer carrier transit times in the channel, higher gate capacitance, and higher on-state resistance, resulting in increased losses.
【００２５】 （発明を実施するための最良の形態） 発明の第１の好適な実施形態によるトランジスタおよび発明自体の原則につい
て、ここに図２を参照して説明する。以下、本発明の様々な実施形態によるトラ
ンジスタについて、図１の先行技術のトランジスタに使用したのと同じ参照番号
を使用する。図２によるトランジスタと図１による先行技術のトランジスタとの
間の主要な相違は、チャネル層４の隣にゲート電極９と重なり、かつドレイン領
域層６から横方向に距離をおいて、高ドープｐ形ベース層１２が配置されること
である。このベース層は、メタル・ソース・コンタクト７によってソース領域層
５に短絡される。BEST MODE FOR CARRYING OUT THE INVENTION The transistor according to the first preferred embodiment of the invention and the principle of the invention itself will now be described with reference to FIG. Hereinafter, the same reference numerals as used for the prior art transistor of FIG. 1 will be used for the transistors according to various embodiments of the present invention. The main difference between the transistor according to FIG. 2 and the prior art transistor according to FIG. 1 is that the highly doped p overlaps the gate electrode 9 next to the channel layer 4 and at a lateral distance from the drain region layer 6. That is, the shaped base layer 12 is disposed. This base layer is short-circuited to the source region layer 5 by the metal source contact 7.
【００２６】 ベース層１２は、上で示した理由により、溶解度の限界までドープすることが
好ましく、ＳｉＣのドーパントがアルミニウムの場合、これは１０２０〜１０２ １ ｃｍ−３の範囲である。しかし、使用する製造工程の観点からより低いドーピ
ング・レベルの方が好都合の場合、いずれにせよドーピング濃度は１０１８ｃｍ−３ 以上、さらに好適には１０１９ｃｍ−３とすべきである。The base layer 12 is, for the reasons indicated above, it is preferable to dope to the limit of solubility, when SiC dopant is aluminum, which is in the range of 10 20 ~10 2 1 cm -3. However, if a lower doping level is advantageous from the point of view of the manufacturing process used, in any case the doping concentration should be at least 10 18 cm -3 , more preferably 10 19 cm -3 .
【００２７】 図２に示すトランジスタは、上述した寄生バイポーラ・トランジスタを形成す
る危険性無しに、わずか０．２〜０．３μｍもありうる非常に短い長さを持つゲ
ート電極９を設けることができる。これは、トランジスタのオフ状態時にソース
とドレイン間の電界が高ドープされたベース層によって完全に遮断されるので、
たとえアクティブ・ゲート長が非常に小さくても、寄生バイポーラ・トランジス
タが形成できないという事実のためである。ソースからドレインまでの欠乏領域
の拡大を阻止する必要があるので、何よりもまず、ベース層のｐ形高ドーピング
が必要である。ベース層の横方向の拡大は、それがドレイン領域層６の下に拡大
しないように制限され、それはドレインからゲートの低容量を維持するために必
要である。さらに、ベース層１２がゲート電極に部分的に重なることが必要なだ
けである。The transistor shown in FIG. 2 can be provided with a gate electrode 9 having a very short length, which can be as small as 0.2-0.3 μm, without the risk of forming the parasitic bipolar transistor described above. . This is because the electric field between the source and the drain is completely blocked by the highly doped base layer during the off state of the transistor,
This is due to the fact that a parasitic bipolar transistor cannot be formed, even if the active gate length is very small. First of all, p-type high doping of the base layer is necessary because it is necessary to prevent the expansion of the depletion region from the source to the drain. The lateral extension of the base layer is limited so that it does not extend below the drain region layer 6, which is necessary to maintain a low drain-to-gate capacitance. Further, it is only necessary that the base layer 12 partially overlap the gate electrode.
【００２８】 ベース層１２のドーピング濃度は、上で示した理由により、ソース領域層から
ドレイン領域層に向かって横方向に徐々に、または段階的にのいずれかで低下す
ることが好適である。さらに、アルミニウム受容体はＳｉＣ内で低い熱活性化エ
ネルギを持つので、高い導電率を得ることができるため、アルミニウムはベース
層のための好適なドーパントの種類である。Preferably, the doping concentration of the base layer 12 decreases gradually or stepwise in the lateral direction from the source region layer toward the drain region layer for the reasons described above. In addition, aluminum is a preferred dopant type for the base layer because the aluminum acceptor has a low thermal activation energy in SiC so that high conductivity can be obtained.
【００２９】 発明の第２の好適な実施形態によるトランジスタを図３に示す。これは、以下
でさらに説明するように、部分的にラテラル・エピタキシによって形成される。
この実施形態は、主として、ベース層１２およびソース領域層５が相互に直接接
触する状態に配置され、かつゲート電極９がソース領域層の非常に近くに配置さ
れるという事実により、図２に示したものとは異なる。ベース層とソース領域層
との間に形成されたｐｎ接合１３は高い容量を持ち、これは高周波信号のソース
への効率的なシンクとなる。ベース層のオーム・コンタクト７はこの場合、ベー
ス層を流れる電流のＤＣ成分のシンクを提供するだけである。ベース層とチャネ
ル層との間のｐｎ接合は、正常動作条件下で逆バイアスされるので、ベース層電
流のＤＣ成分は非常に小さい。ベース層をソース領域層に短絡するオーム・コン
タクトは、デバイスの性能をなんら低下すること無く、チャネルから遠い距離位
置に配置することができる。特定の場合には、ＤＣベース層の電流成分をソース
領域層に短絡するために特別な短絡コンタクトは全く必要無く、基板およびバッ
ファ層が導電性である場合、ＤＣ成分はバッファ層を介してソースに短絡され、
特許の請求項の定義「前記ベース層はソース領域層に短絡される」は、この場合
も含まれると解釈すべきである。ベース層またはソース領域層のいずれかを縮退
するようにドープして形成して、それらの界面にトンネル・ダイオードつまりト
ンネル特性を持つダイオードが形成されるようにし、結果的にトンネル電流およ
び高い接合容量をもたらし、ベース層をソース領域層に自動的に短絡させること
は、付加的な利点である。A transistor according to a second preferred embodiment of the invention is shown in FIG. It is formed in part by lateral epitaxy, as described further below.
This embodiment is shown in FIG. 2 mainly due to the fact that the base layer 12 and the source region layer 5 are arranged in direct contact with each other and the gate electrode 9 is arranged very close to the source region layer. Different from The pn junction 13 formed between the base layer and the source region layer has a high capacitance, which serves as an efficient sink for the high frequency signal to the source. The ohmic contact 7 of the base layer in this case only provides a sink for the DC component of the current flowing through the base layer. Since the pn junction between the base layer and the channel layer is reverse biased under normal operating conditions, the DC component of the base layer current is very small. An ohmic contact that shorts the base layer to the source region layer can be located at a greater distance from the channel without any degradation in device performance. In certain cases, no special shorting contact is needed to short the current component of the DC base layer to the source region layer, and if the substrate and buffer layer are conductive, the DC component will be sourced through the buffer layer. Shorted to
The definition of the appended claims "the base layer is short-circuited to the source region layer" should be interpreted as including this case. Either the base layer or the source region layer is doped so as to be degenerate so that a tunnel diode or a diode having a tunnel characteristic is formed at an interface between them, resulting in a tunnel current and a high junction capacitance. And automatically shorting the base layer to the source region layer is an additional advantage.
【００３０】 ゲート電極９をソース領域層５の非常に近くに配置することにより、ソース抵
抗が最小になり、トランジスタのオン状態性能が改善される。図２および図３に
よるトランジスタをどのように製造するかを、今度は説明する。図２によるトラ
ンジスタは、半絶縁基板層２の上に、好ましくは化学気相成長法（ＣＶＤ）を使
用することにより、低濃度にドープされた（３×１０１５ｃｍ−３）厚さ０．７
５μｍのｐ形バッファ層３を成長させ始めることによって製造される。次いで、
図４に図示しない適切なマスクをバッファ層の上に施用し、マスクに開口パター
ンを形成し、その後、図４に概略的に示すように０．４μｍの深さを持つ箱形輪
郭の高ドープｐ形ベース層１２を形成するために、前記開口を通してＡｌイオン
を注入する。ベース層のドーピング・レベルは３×１０１９ｃｍ−３である。こ
のために、Ａｌイオンは、たとえばそれぞれ４０、１００、１７０および３００
ＫｅＶのエネルギおよび１．３×１０１４ｃｍ−２、２．１×１０１４ｃｍ−２ 、２．７×１０１４ｃｍ−２、および６．７×１０１４ｃｍ−２の量を注入する
。次いでマスクを取り外し、１７００℃以上のアニール温度でアニールすること
によってＡｌイオンを活性化する。その後、ベース層およびバッファ層の上にｎ
形チャネル層をエピタキシャル成長させる。この層の厚さは約０．３μｍであり
、それに５×１０１７ｃｍ−３の濃度まで窒素をドープする。チャネル領域層の
上に、厚さ０．１５μｍで窒素の濃度１×１０１９ｃｍ−３のソース領域層およ
びドレイン領域層を横方向に間隔をおいた位置に、ドレイン領域はベース層に対
して横方向に間隔をおいて、エピタキシャル成長させる。これは実際には、１つ
の層をチャネル領域層の上に成長させ、次にその上にマスクを被覆し、ソース領
域層およびドレイン領域層が画定されるようにマスクをパターン形成することに
よって得られる。次いでチャネル層の上に、少なくとも部分的にベース層に重ね
合わせてゲート電極９を施し、ソース領域層およびドレイン領域層の上にそれぞ
れソース・メタル・コンタクト７およびドレイン・メタル・コンタクト８を施す
。ここで前者はベース層をソース領域層に短絡するように施される。これらは、
図２によるラテラル電界効果トランジスタを製造する方法の最も重要なステップ
であるが、この方法は、当該技術分野の通常の熟練者には明白な従来のステップ
をもさらに含む。ドーピング濃度および特徴サイズの値は例証として提示しただ
けであり、厳密な数字は、要求される電力および周波数応答のより詳細な仕様か
ら得られる。By arranging the gate electrode 9 very close to the source region layer 5, the source resistance is minimized and the on-state performance of the transistor is improved. How the transistor according to FIGS. 2 and 3 is manufactured will now be described. The transistor according to FIG. 2 has a lightly doped (3 × 10 15 cm −3 ) thickness of 0.1 μm on the semi-insulating substrate layer 2, preferably by using chemical vapor deposition (CVD). 7
It is manufactured by starting to grow a 5 μm p-type buffer layer 3. Then
A suitable mask, not shown in FIG. 4, is applied over the buffer layer to form an opening pattern in the mask, and then a highly doped box-shaped contour having a depth of 0.4 μm, as schematically shown in FIG. Al ions are implanted through the opening to form a p-type base layer 12. The doping level of the base layer is 3 × 10 19 cm −3 . For this purpose, the Al ions are, for example, 40, 100, 170 and 300 respectively.
The energy of KeV and the amount of 1.3 × 10 14 cm −2 , 2.1 × 10 14 cm −2 , 2.7 × 10 14 cm −2 , and 6.7 × 10 14 cm −2 are implanted. Next, the mask is removed and Al ions are activated by annealing at an annealing temperature of 1700 ° C. or more. Then, n is formed on the base layer and the buffer layer.
The channel layer is epitaxially grown. This layer has a thickness of about 0.3 μm and is doped with nitrogen to a concentration of 5 × 10 17 cm −3 . On the channel region layer, a source region layer and a drain region layer having a thickness of 0.15 μm and a nitrogen concentration of 1 × 10 19 cm −3 are laterally spaced from each other. Epitaxial growth is performed at intervals in the lateral direction. This is actually obtained by growing one layer over the channel region layer, then coating the mask thereon, and patterning the mask so that the source and drain region layers are defined. Can be Next, a gate electrode 9 is applied on the channel layer at least partially over the base layer, and a source metal contact 7 and a drain metal contact 8 are applied on the source region layer and the drain region layer, respectively. Here, the former is performed such that the base layer is short-circuited to the source region layer. They are,
Although this is the most important step of the method of manufacturing a lateral field effect transistor according to FIG. 2, this method also includes conventional steps that will be apparent to a person skilled in the art. The values of doping concentration and feature size are only given by way of illustration, exact figures being obtained from more detailed specifications of the required power and frequency response.
【００３１】 今度は、図５ないし図９を参照して、図３に示した好適な実施形態によるトラ
ンジスタを好適な方法に従ってどのように製造するかを簡単に説明する。この方
法は、基板層２の上にＣＶＤによってｐ形バッファ層３およびｎ形層１４をエピ
タキシャル成長させることによって開始される。次いで、基板が露出した下方第
１部分１５および前記ｎ形層１４の頂部の上方第２部分１６によりステップ（段
）またはトレンチ２０（図５参照）を形成するために、エピタキシャル成長した
２つの層にメサ・エッチを実行する。エッチングされたメサ構造の上に、その後
、高ドープｐ形ベース層１２および高ドープｎ形ソース領域層５をエピタキシャ
ル成長させる（図６参照）。次いで、図７に示すように、メサ構造の下方第１部
分の上に少なくとも上方第２部分の高さまで、たとえばＳｉＯ２の保護層１７を
堆積する。次いで、高ドープされたｎ形およびｐ形の２つの上方の層を、図８に
示すように、前記上方第２部分からエッチングで除去し、一方これら２つの部分
を接続するメサ壁２１（トレンチ壁）および下方第１部分では残す。次いで保護
層を除去し、メサ構造の上にｎ形チャネル層４をエピタキシャル成長させる。マ
スクを施用し、適切にパターン形成した後、前記ベース層およびソース領域層に
対して横方向に距離をおいて前記第２部分にイオン注入を行うことによって高ド
ープｎ形ドレイン領域層を形成する。ソース領域層とソース・コンタクト層の間
に低抵抗接触をもたらす高ドープｎ形層１８を形成するために、チャネル層４を
介してｎ形ドーパントもソース領域層５内に注入する。最後に、図３に示すよう
にチャネル層の上にゲート電極を設け、かつ図３に示すようにソース領域層およ
びドレイン領域層の上にソース・コンタクトおよびドレイン・コンタクトを設け
る。Referring now to FIGS. 5-9, a brief description of how to fabricate the transistor according to the preferred embodiment shown in FIG. 3 according to a preferred method is provided. The method starts by epitaxially growing a p-type buffer layer 3 and an n-type layer 14 on a substrate layer 2 by CVD. The two first layers are then epitaxially grown to form a step or trench 20 (see FIG. 5) by the lower first portion 15 with the substrate exposed and the upper second portion 16 on top of the n-type layer 14. Perform a Mesa etch. A highly doped p-type base layer 12 and a highly doped n-type source region layer 5 are then epitaxially grown on the etched mesa structure (see FIG. 6). Next, as shown in FIG. 7, a protective layer 17 of, for example, SiO 2 is deposited on the lower first portion of the mesa structure to at least the height of the upper second portion. The two upper layers of highly doped n-type and p-type are then etched away from the upper second part, as shown in FIG. 8, while the mesa walls 21 (trench) connecting these two parts Wall) and the lower first part. Next, the protective layer is removed, and an n-type channel layer 4 is epitaxially grown on the mesa structure. After applying a mask and forming an appropriate pattern, a highly doped n-type drain region layer is formed by ion-implanting the second portion at a lateral distance from the base layer and the source region layer. . An n-type dopant is also implanted into the source region layer 5 through the channel layer 4 to form a highly doped n-type layer 18 providing a low resistance contact between the source region layer and the source contact layer. Finally, a gate electrode is provided on the channel layer as shown in FIG. 3, and a source contact and a drain contact are provided on the source region layer and the drain region layer as shown in FIG.
【００３２】 本発明の第３の好適な実施形態によるトランジスタを図１０に概略的に示す。
これは、主として、ゲート電極９がたとえばＳｉＯ２、ＡｌＮ、窒化シリコン、
酸化アルミニウム、またはそれらの混合物の絶縁層１９によってチャネル層から
分離されることによって、すでに説明したものとは異なる。そのようなＭＩＳ構
造を持つトランジスタは、図２および図３に示すような金属半導体電界効果トラ
ンジスタより優れた高温ケイパビリティを持つことができ、高温電子分野に使用
することができる。A transistor according to a third preferred embodiment of the present invention is schematically illustrated in FIG.
This is mainly because the gate electrode 9 is made of, for example, SiO 2 , AlN, silicon nitride,
It differs from that already described by being separated from the channel layer by an insulating layer 19 of aluminum oxide or a mixture thereof. A transistor having such a MIS structure can have higher high-temperature capability than a metal-semiconductor field-effect transistor as shown in FIGS. 2 and 3, and can be used in a high-temperature electronic field.
【００３３】 図１０によるトランジスタは、半絶縁基板２上に低ドープｐ形バッファ層３を
成長させることによって始まる、図１１〜１５に示したシーケンスにより製造す
ることができる。次いで、図３の実施形態の場合と同じ方法で、ラテラル・エピ
タキシおよび平坦化を使用して、ｐベース層１２およびソース領域層５を形成す
る。次いで、図１３に示すように、ベース層およびソース領域層の上に、ｎ形チ
ャネル層４をエピタキシャル成長させる。１０１８ｃｍ−３以上の濃度になるよ
うに窒素を注入することにより、高ドープされたソースおよびドレイン・コンタ
クト領域６、１８を形成する。次いで、約１７００℃でアニールを行う。次いで
、構造の上に絶縁層を堆積するか成長させ、図１５に示す外観にパターン形成す
る。最後に、ゲート電極、ソース・メタル・コンタクト、およびドレイン・メタ
ル・コンタクトを堆積することによって、図１０に示すような最終構造が得られ
る。The transistor according to FIG. 10 can be manufactured according to the sequence shown in FIGS. 11 to 15, starting by growing a lightly doped p-type buffer layer 3 on a semi-insulating substrate 2. The p base layer 12 and the source region layer 5 are then formed using lateral epitaxy and planarization in the same way as in the embodiment of FIG. Next, as shown in FIG. 13, an n-type channel layer 4 is epitaxially grown on the base layer and the source region layer. Highly doped source and drain contact regions 6, 18 are formed by implanting nitrogen to a concentration of 10 18 cm −3 or more. Next, annealing is performed at about 1700 ° C. An insulating layer is then deposited or grown over the structure and patterned to the appearance shown in FIG. Finally, by depositing the gate electrode, source metal contact, and drain metal contact, the final structure as shown in FIG. 10 is obtained.
【００３４】 本発明は、言うまでもなく、いかなる方法でも上述の好適な実施形態に制限さ
れないが、請求の範囲で定義する発明の基本的な考え方から逸脱することがなけ
れば、当該技術分野の通常の熟練者には多くの変形が可能であることは明らかで
あろう。The present invention is, of course, not limited in any way to the preferred embodiments described above, but without departing from the basic idea of the invention as defined in the claims, which are conventional in the art. It will be clear to the skilled person that many variants are possible.
【００３５】 ドレイン領域層とベース領域層の間の横方向間隔の条件およびベース層とゲー
ト電極の少なくとも部分的な重なりが観察される限り、ドレイン領域層およびゲ
ート電極に対する高ドープ・ベース層の横方向の拡大は変化させることができる
。As long as the condition of the lateral spacing between the drain region layer and the base region layer and at least a partial overlap of the base layer and the gate electrode is observed, the side of the highly doped base layer with respect to the drain region layer and the gate electrode The directional expansion can be varied.
【００３６】 さらに、数字で示したトランジスタの様々な層の相互割合は明確を期すために
選択したにすぎず、実際にはは全く異なることができることを強調しておく。It is further emphasized that the mutual proportions of the various layers of the transistor, indicated by numbers, have been chosen for clarity only and may in fact be quite different.
【図１】 先行技術によるＳｉＣのラテラル電界効果トランジスタの略断面図である。FIG. 1 is a schematic cross-sectional view of a prior art SiC lateral field effect transistor.
【図２】 本発明の第１の好適な実施形態によるラテラル電界効果トランジスタの略断面
図である。FIG. 2 is a schematic cross-sectional view of a lateral field effect transistor according to a first preferred embodiment of the present invention.
【図３】 本発明の第２の好適な実施形態によるラテラル電界効果トランジスタの略断面
図である。FIG. 3 is a schematic cross-sectional view of a lateral field effect transistor according to a second preferred embodiment of the present invention.
【図４】 図２によるトランジスタのベース層を作成するステップを示す断面図である。FIG. 4 is a cross-sectional view illustrating steps for creating a base layer of the transistor according to FIG. 2;
【図５】 図３に示すトランジスタを製造するための本発明による方法の１つのステップ
を示す略断面図である。FIG. 5 is a schematic sectional view showing one step of a method according to the invention for manufacturing the transistor shown in FIG. 3;
【図６】 図３に示すトランジスタを製造するための本発明による方法の別のステップを
示す略断面図である。FIG. 6 is a schematic sectional view showing another step of the method according to the invention for manufacturing the transistor shown in FIG. 3;
【図７】 図３に示すトランジスタを製造するための本発明による方法のさらに別のステ
ップを示す略断面図である。FIG. 7 is a schematic sectional view showing yet another step of the method according to the invention for manufacturing the transistor shown in FIG. 3;
【図８】 図３に示すトランジスタを製造するための本発明による方法のさらに別のステ
ップを示す略断面図である。FIG. 8 is a schematic sectional view showing yet another step of the method according to the invention for manufacturing the transistor shown in FIG. 3;
【図９】 図３に示すトランジスタを製造するための本発明による方法のさらに別のステ
ップを示す略断面図である。FIG. 9 is a schematic sectional view showing yet another step of the method according to the invention for manufacturing the transistor shown in FIG. 3;
【図１０】 本発明の第３の好適な実施形態によるラテラル電界効果トランジスタの略断面
図である。FIG. 10 is a schematic cross-sectional view of a lateral field effect transistor according to a third preferred embodiment of the present invention.
【図１１】 図１０によるトランジスタを製造するための方法の１つのステップを示す略断
面図である。FIG. 11 is a schematic sectional view showing one step of a method for manufacturing a transistor according to FIG. 10;
【図１２】 図１０によるトランジスタを製造するための方法の別のステップを示す略断面
図である。FIG. 12 is a schematic sectional view showing another step of the method for manufacturing a transistor according to FIG. 10;
【図１３】 図１０によるトランジスタを製造するための方法のさらに別のステップを示す
略断面図である。FIG. 13 is a schematic sectional view showing yet another step of the method for manufacturing a transistor according to FIG. 10;
【図１４】 図１０によるトランジスタを製造するための方法のさらに別のステップを示す
略断面図である。FIG. 14 is a schematic sectional view showing still another step of the method for manufacturing a transistor according to FIG. 10;
【図１５】 図１０によるトランジスタを製造するための方法のさらに別のステップを示す
略断面図である。FIG. 15 is a schematic sectional view showing yet another step of the method for manufacturing a transistor according to FIG. 10;
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ Ｆターム(参考） 5F102 FA03 FB05 GA14 GB01 GC01 GD01 GJ02 GR07 GR12 GR13 HC01 HC07 HC21 5F140 AA01 AA17 AA29 AC21 BA02 BB03 BB16 BC12 BC19 BD05 BD07 BD11 BH21 BH30 BH33 BH47 ──────────────────────────────────────────────────続 き Continuation of front page (81) Designated country EP (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE ), OA (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG), AP (GH, GM, KE, LS, MW, SD, SL, SZ, TZ, UG, ZW), EA (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM), AE, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CR, CU, CZ, DE, DK, DM, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID , IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZWF terms (Reference) 5F102 FA03 FB05 GA14 GB01 GC01 GD01 GJ02 GR07 GR12 GR13 HC01 HC07 HC21 5F140 AA01 AA17 AA29 AC21 BA02 BB03 BB16 BC12 BC19 BD05 BD07 BD11 BH21 BH30 BH33 BH47
Claims (31)
層（５）およびドレイン領域層（６）、横方向に拡大してソース領域層とドレイ
ン領域層とを相互接続してトランジスタのオン状態時にこれらの層の間に電流を
流すための低ドーピング濃度のｎ形チャネル層（４）、ならびにゲート電極に印
加される電位を変化させることにより伝導するか遮断するようにチャネル層の特
性を制御するために配置されたゲート電極（９）を含む、高スイッチング周波数
用のＳｉＣのラテラル電界効果トランジスタにおいて、前記チャネル層の隣に、
前記ゲート電極に少なくとも部分的に重なり、前記ドレイン領域層から横方向に
距離をおいて配置された高ドープｐ形ベース層（１２）をさらに含み、前記ベー
ス層が前記ソース領域層に短絡されることを特徴とするトランジスタ。An n-type highly doped n-type source region layer and a drain region layer are spaced apart in the lateral direction, and the source region layer and the drain region layer are enlarged in the lateral direction to interconnect the source region layer and the drain region layer. A low doping n-type channel layer (4) for connecting and passing current between these layers when the transistor is on, and conducting or blocking by changing the potential applied to the gate electrode A lateral field effect transistor of SiC for high switching frequencies, including a gate electrode (9) arranged to control the characteristics of the channel layer, next to said channel layer;
A highly doped p-type base layer at least partially overlapping the gate electrode and laterally spaced from the drain region layer, wherein the base layer is shorted to the source region layer; A transistor characterized by the above-mentioned.
（４）の下に配置されることを特徴とする、請求項１に記載のトランジスタ。2. The transistor according to claim 1, wherein the base layer is arranged at least partially below the channel layer.
一部分の上に配置されることを特徴とする、請求項２に記載のトランジスタ。3. The transistor according to claim 2, wherein the gate electrode is disposed on at least a part of the channel layer.
り合うことを特徴とする、請求項１から３のいずれか１項に記載のトランジスタ
。4. Transistor according to claim 1, wherein the base layer (12) completely overlaps the gate electrode (9).
の少なくとも一部分にわたって、ソース領域層（５）からドレイン領域層（６）
に向かって横方向に徐々にまたは段階的にのいずれかで減少することを特徴とす
る、請求項１から４のいずれか１項に記載のトランジスタ。5. The source region layer (5) to the drain region layer (6) wherein the doping concentration of said base layer (12) is at least partly in its lateral extension.
5. The transistor according to claim 1, wherein the transistor decreases either gradually or stepwise in the lateral direction toward.
０２０ｃｍ−３より大きいことを特徴とする、請求項１から５のいずれか１項に
記載のトランジスタ。6. The doping concentration of said base layer (12) is higher than 10 18 cm -3 , more preferably higher than 10 19 cm -3 , most preferably 1
The transistor according to claim 1, wherein the transistor is larger than 0 20 cm −3 .
、請求項１から６のいずれか１項に記載のトランジスタ。7. The transistor according to claim 1, wherein the base layer is doped with Al.
ｐ形バッファ層（３）をさらに含むことを特徴とする、請求項１から７のいずれ
か１項に記載のトランジスタ。8. The method according to claim 1, further comprising a p-type buffer layer arranged to separate the channel layer from a substrate. Transistor.
れることを特徴とする、請求項１から８のいずれか１項に記載のトランジスタ。9. The transistor according to claim 1, wherein the gate electrode is arranged next to the channel layer.
置された絶縁層（１９）を含むことを特徴とする、請求項１から８のいずれか１
項に記載のトランジスタ。10. The semiconductor device according to claim 1, further comprising an insulating layer disposed between said gate electrode and said channel layer.
14. The transistor according to item 5.
層（１２）の隣に配置されてそれらの間にｐｎ接合（１３）を形成することを特
徴とする、請求項１から１０のいずれか１項に記載のトランジスタ。11. The device according to claim 1, wherein at least part of the source region layer is arranged next to the base layer to form a pn junction therebetween. 11. The transistor according to any one of items 10 to 10.
れらの間に実質的に垂直なｐｎ接合を形成するように配置されることを特徴とす
る、請求項１１に記載のトランジスタ。12. The method according to claim 11, wherein the source region layer and the base layer are arranged so as to form a substantially vertical pn junction therebetween. Transistor.
記ソース領域層（５）が前記トレンチの実質的に垂直な壁（２１）で横方向に見
たときに相互にその上に配置されることを特徴とする、請求項１１または１２に
記載のトランジスタ。13. A trench (20), wherein said base layer (12) and said source region layer (5) are mutually separated when viewed laterally at a substantially vertical wall (21) of said trench. The transistor according to claim 11, wherein the transistor is disposed on the transistor.
前記チャネル層（４）の下に横方向に拡大することを特徴とする、請求項１から
１３のいずれか１項に記載のトランジスタ。14. The device according to claim 1, wherein the source region layer extends laterally below the channel layer substantially up to the gate electrode. 2. The transistor according to claim 1.
層（５）を有する垂直トレンチ（２０）を含み、対向する実質的に垂直なトレン
チの壁を形成するＳｉＣの結晶面が、実質的に結晶学的に対称であることを特徴
とする、請求項１から１４のいずれか１項に記載のトランジスタ。15. SiC forming a vertical trench (20) having a source region layer (5) applied to a substantially vertical wall (21) from above and forming opposing substantially vertical trench walls. 15. The transistor according to claim 1, wherein the crystal plane is substantially crystallographically symmetric.
好ましくは０．４μｍ以下であることを特徴とする、請求項１から１５のいずれ
か１項に記載のトランジスタ。16. The horizontal enlargement of the gate electrode (9) is 1.5 μm or less,
The transistor according to any one of claims 1 to 15, wherein the thickness is preferably 0.4 μm or less.
特徴とする、請求項１から１６のいずれか１項に記載のトランジスタ。17. The transistor according to claim 1, wherein the transistor is configured for a switching frequency of 1 MHz or more.
の拡大が制限されたベース層の上にチャネル層（４）をエピタキシャル成長させ
ることを特徴とする、ＳｉＣのラテラル電界効果トランジスタの製造方法。18. A lateral field effect of SiC, characterized by epitaxially growing a channel layer (4) on a patterned p-type base layer (12), ie a base layer with limited lateral expansion. A method for manufacturing a transistor.
形成されることを特徴とする、請求項１８に記載の方法。19. The method according to claim 18, wherein the drain and source region layers (5, 6) are formed using implantation.
をエピタキシャル成長させるステップと、 ２）前記バッファ層の上にマスクを施用し、マスクに開口をパターン形成する
ステップと、 ３）前記開口の下の前記バッファ層の表面層にｐ形ドーパントを注入して、高
ドープｐ形ベース層（１２）を形成するステップと、 ４）前記マスクを除去し、注入層をアニールして、注入されたドーパントを電
気的に活性化させるステップと、 ５）前記ベース層およびバッファ層の上にｎ形チャネル層（４）をエピタキシ
ャル成長させるステップと、 ６）ドレイン領域層が前記ベース層に対して横方向に距離をおくように前記チ
ャネル層の上に横方向に間隔をおいてソース領域層（５）およびドレイン領域層
（６）をエピタキシャル成長させ、前記ベース層を前記ソース領域層に短絡させ
るステップと、 ７）前記チャネル層（４）の上に、前記ベース層（１２）に少なくとも部分的
に重なるゲート電極（９）を設け、かつ前記ソース領域層および前記ドレイン層
の上にソース・コンタクト（７）およびドレイン・コンタクト（８）をそれぞれ
設けるステップと をさらに含む、請求項１８に記載の方法。20. 1) A p-type doped buffer layer (3) on a substrate layer (2)
2) applying a mask over the buffer layer and patterning an opening in the mask; and 3) implanting a p-type dopant into the surface layer of the buffer layer below the opening. Forming a highly doped p-type base layer (12); 4) removing the mask and annealing the implanted layer to electrically activate the implanted dopants; 5) the base layer. And epitaxially growing an n-type channel layer (4) on the buffer layer; 6) laterally spaced above the channel layer such that the drain region layer is laterally spaced from the base layer. Epitaxially growing a source region layer (5) and a drain region layer (6) to short-circuit the base layer to the source region layer; A) a gate electrode (9) at least partially overlapping the base layer (12) on the channel layer (4), and a source contact (7) and a source contact (7) on the source region layer and the drain layer; 19. The method of claim 18, further comprising: providing a drain contact (8), respectively.
およびｎ形の層（１４）を示した順番にエピタキシャル成長させるステップと、 ２）エピタキシャル成長させた前記２つの層にメサ・エッチングを実行して、
基板が露出した下方第１部分（１５）および前記ｎ形の上にある上方第２部分（
１６）を持つステップ（段）を形成するステップと、 ３）前記エッチングしたメサ構造の上に高ドープｐ形ベース層（１２）および
高ドープｎ形ソース領域（５）層を示した順番にエピタキシャル成長させるステ
ップと、 ４）前記メサ構造の前記下方第１部分の上に少なくとも前記上方第２部分の高
さまで保護層（１７）を堆積するステップと、 ５）高ドープされたｎ形およびｐ形の前記２つの上方の層を前記上方第２部分
からエッチングで除去し、一方前記２つの部分を接続するメサ壁上および前記下
方第１部分では残すステップと、 ６）前記保護層を除去し、前記メサ構造の上にｎ形チャネル層（４）をエピタ
キシャル成長させるステップと、 ７）前記ベース層（１２）および前記ソース領域層（５）に対して横方向に距
離をおいて、前記第２部分に高ドープｎ形ドレイン領域層（６）を設けるステッ
プと、 ８）前記チャネル層（４）の上に、前記ベース層に少なくとも部分的に重なる
ゲート電極（９）を設け、かつ前記ソース領域層および前記ドレイン領域層の上
にソース・コンタクト（７）およびドレイン・コンタクト（８）をそれぞれ設け
るステップと をさらに含む、請求項１８に記載の方法。21. 1) A p-type doped buffer layer (3) on a substrate layer (2)
And e) epitaxially growing the n-type layer (14) in the order shown; 2) performing a mesa etch on the two epitaxially grown layers;
The lower first portion (15) where the substrate is exposed and the upper second portion (above the n-type)
Forming a step having 16) and 3) epitaxially growing a highly doped p-type base layer (12) and a highly doped n-type source region (5) layer on the etched mesa structure in the order shown. 4) depositing a protective layer (17) over the lower first portion of the mesa structure at least to the level of the upper second portion; 5) highly doped n-type and p-type Etching away the two upper layers from the upper second part, while leaving the upper part on the mesa wall connecting the two parts and the lower first part; 6) removing the protective layer; Epitaxially growing an n-type channel layer (4) on the mesa structure; 7) laterally spaced from the base layer (12) and the source region layer (5); Providing a highly doped n-type drain region layer (6) in the second portion; 8) providing a gate electrode (9) on the channel layer (4) at least partially overlapping the base layer; Providing a source contact (7) and a drain contact (8), respectively, on the source region layer and the drain region layer.
を注入することによってドレイン領域層（６）を設けることを特徴とする、請求
項２１に記載の方法。22. The method according to claim 21, wherein the drain region layer (6) is provided by implanting an n-type dopant in a restricted region of the second part (16).
領域層内に拡大する高ドープｎ形層（１８）を形成するために、前記第１部分に
高レベル量のｎ形ドーパントを注入することによって、前記ソース領域層と前記
ソース・コンタクトとの間に低抵抗接触が確立されることを特徴とする、請求項
２１または２２に記載の方法。23. After step 6), the first portion has a high level amount of n-type dopant to form a highly doped n-type layer (18) that extends through the channel layer and into the source region layer. 23. The method of claim 21 or 22, wherein a low resistance contact is established between the source region layer and the source contact by implanting.
ｌを使用することを特徴とする、請求項２０から２３のいずれか１項に記載の方
法。24. A dopant as a dopant for the highly doped p-type base layer (12).
24. The method according to claim 20, wherein 1 is used.
記高ドープｐ形ベース層（１２）を形成することを特徴とする、請求項２０から
２４のいずれか１項に記載の方法。25. The method according to claim 20, wherein the highly doped p-type base layer is formed while providing a doping concentration of at least 10 19 cm −3 . Method.
波スイッチング用の請求項１から１７のいずれか１項に記載のトランジスタの使
用。26. The use of a transistor according to claim 1, for high-frequency switching greater than 1 MHz, preferably greater than 1 GHz.
請求項１から１７のいずれか１項に記載のトランジスタの使用。27. The use of a transistor according to claim 1, for switching high-frequency signals having an output of more than 1 W.
か１項に記載のトランジスタの使用。28. Use of a transistor according to any one of claims 1 to 17 in a base station for a mobile telephone.
のトランジスタの使用。29. The use of a transistor according to any one of claims 1 to 17 in radar.
１項に記載のトランジスタの使用。30. Use of the transistor according to any one of claims 1 to 17 in a microwave heating device.
か１項に記載のトランジスタの使用。31. The use of a transistor according to claim 1 in the generation of a gas plasma.
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