KR20040065560A - A field effect transistor semiconductor device - Google Patents
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Abstract
본 발명은 소스 영역(33), 드레인 영역(14) 및 드레인 드리프트 영역(11)을 포함하는 전계 효과 트랜지스터 디바이스(1)에 관한 것이며, 상기 디바이스는 상기 드리프트 영역(11)에 인접하여 있는 전계 형성 영역(a field shaping region)(20)을 포함하되, 상기 전계 형성 영역(20)은 사용 시에 전압이 상기 소스 영역(33)과 상기 드레인 영역(14) 간에 인가되고 상기 디바이스가 비도전성 상태일 때 실질적으로 일정한 전계가 상기 전계 형성 영역(20) 및 이 영역에 인접하는 드리프트 영역(11)에서 생성된다. 진성 반도체인 상기 전계 형성 영역(20)은 제 1 캐패시터 전극 영역(21)과 제 2 캐패시터 전극 영역(22) 간의 캐패시터 유전체 영역(20)으로서 기능하고, 상기 제 1 캐패시터 전극 영역(21)과 상기 제 2 캐패시터 전극 영역(22)은 상기 유전체 영역(20)의 인접하는 각각의 단부이며 서로 다른 전자 에너지 장벽을 갖는다. 상기 제 1 캐패시터 전극 영역(21)과 상기 제 2 캐패시터 전극 영역(22)은 서로 다른 도전성 타입의 반도체 영역이거나 이들은 반도체 영역(21) 및 쇼트키 장벽 영역(224, 도 4 참조)일 수 있다. 이 디바이스는 특히 고전압 또는 저전압 DC 전력 애플리케이션에서 적합한 절연 게이트 디바이스(1,13,15,17,171,171,19,12)이거나 RF 애플리케이션에서 적합한 쇼트키 게이트 디바이스(181,182,183)일 수 있다.The present invention relates to a field effect transistor device (1) comprising a source region (33), a drain region (14) and a drain drift region (11), said device forming an electric field adjacent to said drift region (11). A field shaping region 20, wherein the field forming region 20 is in use when a voltage is applied between the source region 33 and the drain region 14 and the device is in a non-conductive state. A substantially constant electric field is then generated in the field forming region 20 and in the drift region 11 adjacent to this region. The field formation region 20, which is an intrinsic semiconductor, functions as a capacitor dielectric region 20 between the first capacitor electrode region 21 and the second capacitor electrode region 22, and the first capacitor electrode region 21 and the first capacitor electrode region 21. The second capacitor electrode region 22 is each adjacent end of the dielectric region 20 and has a different electron energy barrier. The first capacitor electrode region 21 and the second capacitor electrode region 22 may be semiconductor regions of different conductivity types, or they may be semiconductor regions 21 and Schottky barrier regions 224 (see FIG. 4). The device may be an insulated gate device 1, 13, 15, 17, 171, 171, 19, 12, particularly suited for high or low voltage DC power applications, or a Schottky gate device 181, 182, 183 suitable for RF applications.
Description
전계 효과 트랜지스터의 전압 차단 능력은 도펀트 농도를 감소시키고 드레인 드리프트 영역의 크기를 증가시킴으로써 증가될 수 있다. 그러나, 이는 또한 이 디바이스가 도전성 상태일 때 이 디바이스를 통한 다수 전하 캐리어 경로의 저항 및 길이를 증가시킨다. 이는 이 디바이스를 통한 다수 전하 캐리어에 대한 전류 경로의 직렬 저항 및 이에 따른 이 전계 효과 트랜지스터 디바이스의 온 저항이 대략적으로 요구된 항복 전압의 제곱에 비례하여 증가함을 의미한다.The voltage blocking capability of the field effect transistor can be increased by reducing the dopant concentration and increasing the size of the drain drift region. However, this also increases the resistance and length of the multiple charge carrier paths through the device when the device is in a conductive state. This means that the series resistance of the current path for the multiple charge carriers through this device and thus the on resistance of this field effect transistor device increases approximately in proportion to the square of the required breakdown voltage.
미국 특허 제 4,754,310 호는 본 명세서에서 참조로서 인용되며(필립스 참조 번호 PHB32740) 반대되는 도전성 타입을 갖는 제 2 영역과 함께 개재된 한 도전성 타입의 제 1 영역으로 형성된 구역으로서 드레인 드리프트 영역을 제공함으로써 상기의 문제를 다루고 있는데 여기서 상기 제 1 영역과 제 2 영역의 크기 및 도펀트 농도는 상기 디바이스가 전압 차단 모드로 동작하고 상기 구역의 자유 전하 캐리어가 공핍될 때에 상기 제 1 영역 및 제 2 영역 내의 단위 면적 당 공간 전하가 이 공간 전하로부터 기인되는 전계가 어밸런치 항복 현상이 발생할 수 있는 임계 전계 강도보다 작도록 하는 정도로 균형을 이루도록 된다. 이로써, 제 1 영역과 제 2 영역으로 하지 않을 때 요구되는 것보다 높은 도핑 농도와 이로써 낮은 저항을 개별적으로 갖는 두 개의 개재된 반도체 영역을 사용하여서 이 제 1 영역과 제 2 영역의 직렬 저항 및 따라서 디바이스의 온 저항이 감소되면서 필요한 항복 전압 특성을 획득할 수 있다.US Pat. No. 4,754,310 is incorporated herein by reference (Philips reference number PHB32740) and by providing a drain drift region as a region formed of a first region of one conductivity type interposed with a second region having an opposite conductivity type. Where the size and dopant concentrations of the first and second regions are determined by the unit area in the first and second regions when the device is operating in a voltage blocking mode and the free charge carriers of the region are depleted. The sugar space charges are balanced such that the electric field resulting from this space charge is less than the critical field strength at which an avalanche breakdown can occur. Thus, the series resistance of this first region and the second region using two interposed semiconductor regions, each having a higher doping concentration and thus a lower resistance than is required when not making the first region and the second region, and thus The on-resistance of the device is reduced to achieve the required breakdown voltage characteristics.
미국 특허 제 4,654,310를 사용하여 최상의 결과를 얻기 위해서는, 드레인 드리프트 영역 내의 각 폴(pole) 간의 전하 균형이 정확하게 되어야 한다. 말하자면, 제 1 도전성 타입과 이에 반대되는 도전성 타입의 두 개의 개재된 영역의 접합부에 수직으로의 도핑 농도의 적분값이 약 2*1012cm-2과 동일한 값을 가져야 한다. 집적 회로 처리 기술에서 이렇게 정확하게 도핑 레벨을 구현하는 것은 쉽지 않으며 두 영역 중 어느 한 영역에서 도핑 농도의 작은 변화가 발생해도 드레인 드리프트 영역을 따라서 요구된 전하 균형 정도로부터 큰 편차가 유발되며 디바이스의 항복 전압은 이에 따라서 크게 감소한다.For best results using US Pat. No. 4,654,310, the charge balance between each pole in the drain drift region must be accurate. In other words, the integral value of the doping concentration perpendicular to the junction of two interposed regions of the first conductivity type and the opposite conductivity type should have a value equal to about 2 * 10 12 cm -2 . It is not easy to achieve this precise doping level in integrated circuit processing technology, and any small change in doping concentration in either region will cause a large deviation from the required charge balance along the drain drift region and the breakdown voltage of the device. Is greatly reduced accordingly.
본 명세서에서 참조로서 인용되는 WO 01/59847로서 공개된 국제 특허 출원(필립스 참조 번호 PHNL 000066)은 종형 고전압 절연 게이트 전계 효과 디바이스의 경우에 항복 전압과 온 저항의 절충 관계를 개선하는 다른 방법을 제공한다. 전계 형성 영역은 바디 영역에서 드레인 영역까지 드레인 드리프트 영역을 통해서 연장된다. 이 전계 형성 영역은, 디바이스가 도전성 상태가 아니고 전압이 주 전극들 간에 인가되어 드레인 드리프트 영역 내에서 드레인 영역을 향하여 공핍 영역이 연장되게 하여 디바이스의 항복 전압을 증가시킬 때에, 소스 영역으로부터의 전류 누설 경로를 제공하는 반절연성(semi-insulative) 또는 저항성 영역이다. 이 저항성 경로를 따르는 작은 누설 전류는 이 경로를 따라서 선형 전압 강하가 발생하게 한다. 따라서, 실질적으로 일정한 수직 전계가 이 경로를 따라서 그리고 이에 따라 그에 인접하는 드레인 드리프트 영역에서 생성되는데 이러한 현상으로 인해서 항복 전압이 이 전계 형성 영역이 존재하지 않는 경우에 발생할 수 있는 불균일한 전계의 경우의 항복 전압보다 크게 된다. 따라서, 미국 특허 제 4,754,310 호의 경우, 소정의 요구된 항복 전압을 위해서, 드레인 드리프트 영역의 도핑 농도를 증가시키고 따라서 통상적인 디바이스에 비해서 이 디바이스의 온 저항을 감소시킬 수 있다.International patent application (Philips reference number PHNL 000066) published as WO 01/59847, incorporated herein by reference, provides another way to improve the compromise between breakdown voltage and on resistance in the case of vertical high voltage insulated gate field effect devices. do. The field formation region extends through the drain drift region from the body region to the drain region. This field formation region is a current leakage from the source region when the device is not in a conductive state and a voltage is applied between the main electrodes to cause the depletion region to extend in the drain drift region toward the drain region, thereby increasing the breakdown voltage of the device. It is a semi-insulative or resistive region that provides a path. Small leakage current along this resistive path causes a linear voltage drop along this path. Thus, a substantially constant vertical electric field is created along this path and thus in the adjacent drain drift region, which causes breakdown voltages in the case of non-uniform electric fields which can occur when this field forming region is not present. It is greater than the breakdown voltage. Thus, in the case of US Pat. No. 4,754,310, for any desired breakdown voltage, it is possible to increase the doping concentration of the drain drift region and thus reduce the on resistance of this device compared to conventional devices.
발명의 개요Summary of the Invention
본 발명의 목적은 드레인 드리프트 영역에 인접하는 전계 형성 영역을 구비할 뿐만 아니라 실질적으로 일정한 전계가 이 전계 형성 영역에서 여러 상이한 방식에 의해서 그리고 여러 상이한 구조에 의해서 생성되는 전계 효과 트랜지스터 반도체 디바이스를 제공하는 것이다.It is an object of the present invention to provide a field effect transistor semiconductor device having not only a field forming region adjacent to the drain drift region but also a substantially constant electric field is produced in several different ways and by different structures in this field forming region. will be.
본 발명에 따라서, 소스 영역, 드레인 영역 및 드레인 드리프트 영역을 포함하는 전계 효과 트랜지스터 디바이스가 제공되며, 이 디바이스는 드리프트 영역에 인접하여 있는 전계 형성 영역을 구비하며 상기 전계 형성 영역은 사용시에 전압이 소스 영역과 드레인 영역 간에 인가되고 이 디바이스가 비도전성 상태일 때 실질적으로 일정한 전계가 상기 전계 형성 영역에서 그리고 이에 따라 그에 인접하는 드리프트 영역에서 생성되도록 구성되며, 상기 전계 형성 영역은 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역 간의 캐패시터 유전체 영역으로서 기능하고, 상기 제 1 캐패시터 전극 영역과 상기 제 2 캐패시터 전극 영역은 상기 유전체 영역의 인접하는 각각의 단부이며 서로 다른 전자 에너지 장벽을 갖는다.According to the present invention, there is provided a field effect transistor device comprising a source region, a drain region and a drain drift region, the device having a field forming region adjacent to the drift region, the field forming region having a source of voltage in use. When applied between a region and a drain region and the device is in a non-conductive state, a substantially constant electric field is configured to be generated in the field forming region and thus in the drift region adjacent thereto, wherein the field forming region is connected to the first capacitor electrode region. It functions as a capacitor dielectric region between the second capacitor electrode regions, wherein the first capacitor electrode region and the second capacitor electrode region are each adjacent ends of the dielectric region and have different electron energy barriers.
실질적으로 일정한 전계는 소정의 전압에서 전계 형성 영역 및 이에 따라 그에 인접하는 드리프트 영역에서 생성된 최대 전계가 이 디바이스의 항복 전압이 비교적 보다 커졌기 때문에 상기 전계 형성 영역이 존재하지 않을 경우와 비교하여 감소됨을 의미한다. 이 감소된 최대 전계는 전계 형성 영역 및 드리프트 영역의 길이를 따라 존재하는 전계의 적분값이 증가되는 것과 이로써 보다 커진 항복 전압과 연관된다. 상기 전계 형성 영역 및 이에 인접하는 드리프트 영역을 따라 존재하지만 디바이스의 기하 구조를 포함하는 다수의 요인에 의존하는 완전하게 균일한 전계를 가질 수 있으며 여기서 상기 요인은 가령 드리프트 영역의 길이를 따라 존재하는 전계 형성 영역의 길이 및 상기 전계 형성 영역이 상기 드리프트 영역의 폭을 가로질러 영향을 미치는 정도를 포함한다.The substantially constant electric field is reduced at a given voltage in comparison with the case where the maximum electric field generated in the field forming region and thus the drift region adjacent thereto is less than the field forming region because the breakdown voltage of the device is relatively higher. it means. This reduced maximum field is associated with an increase in the integral value of the electric field present along the length of the field-forming region and the drift region, thereby increasing the breakdown voltage. It can have a completely uniform electric field that exists along the field-forming region and adjacent drift regions, but depends on a number of factors including the geometry of the device, where the factors exist, for example, along the length of the drift region. The length of the formation region and the extent to which the field formation region affects the width of the drift region.
본 발명에 따른 디바이스에서, 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역의 전자 에너지 장벽이 서로 다르며 이로써 사용 시에 전압이 소스 영역과 드레인 영역 간에 인가되고 디바이스가 비도전성 상태일 때 상기 전계 형성 영역은 저항성 영역보다는 캐패시터 유전체 영역으로 작용하며 이 전계 형성 영역에서는 어떠한 공간 전하도 실질적으로 존재하지 않으며, 드레인 드리프트 영역 내부에서는 이 드레인 드프트 영역과 함께 제 1 캐패시터 전극 영역 내의 공간 전하와 제 2 캐패시터 전극 영역 내의 공간 전하 간의 전하 균형이 존재한다. 말하자면, 드레인 드리프트 영역 내의 전하와 제 1 캐패시터 전극 영역 내의 전하를 더한 전하는 제 2 캐패시터 전극 영역의 전하를 보상한다. 인가된 전압은 WO 01/59847에서 개시된 구성에서 제공된 전계 형성 영역을 통해 인가된 누설 전류을 생성하기 보다는 본 발명에서처럼 전계 형성 영역 내에 실질적으로 일정한 전계를 용량성으로 생성한다. 또한, 드리프트 영역의 길이를 따라 존재하는 두 개의 반대되는 도전성 타입의 영역 간의 정확한 전하 균형을 제공하는 미국 특허 제 4,754,310의 구성이 가지고 있는 문제는 본 발명의 구성에서는 발생하지 않는다.In the device according to the invention, the electron energy barrier of the first capacitor electrode region and the second capacitor electrode region is different from each other so that in use a voltage is applied between the source region and the drain region and the field forming region when the device is in a non-conductive state. Acts as a capacitor dielectric region rather than a resistive region and substantially no space charge exists in the field-forming region, and within the drain drift region together with the drain drift region, the space charge in the first capacitor electrode region and the second capacitor electrode There is a charge balance between the space charges in the region. In other words, the charge in the drain drift region plus the charge in the first capacitor electrode region compensates for the charge in the second capacitor electrode region. The applied voltage produces a substantially constant electric field within the field forming region as capacitively as in the present invention rather than generating a leakage current applied through the field forming region provided in the configuration disclosed in WO 01/59847. In addition, the problem with the configuration of US Pat. No. 4,754,310, which provides an accurate charge balance between two opposing conductive type regions that exist along the length of the drift region, does not arise with the configuration of the present invention.
본 발명에 따른 디바이스에서, 캐패시터 유전체 영역은 진성 반도체 물질이거나 드리프트 영역보다 약하게 도핑된 외인성 반도체 물질이거나 가령 산소 도핑된 다결정 실리콘과 질소 도핑된 다결정 실리콘 중 하나를 포함하는 반절연성 물질일 수 있다.In the device according to the invention, the capacitor dielectric region can be an intrinsic semiconductor material or an exogenous semiconductor material lightly doped than the drift region or a semi-insulating material comprising one of oxygen doped polycrystalline silicon and nitrogen doped polycrystalline silicon.
본 발명에 따른 디바이스에서, 캐패시터 유전체 영역은 절연성 영역에 의해서 드레인 드리프트 영역으로부터 분리된다. 이 절연성 영역은 캐패시터 유전체 영역과 드레인 드리프트 영역 간의 전기 전도를 억제하며 이는 계면 상태와 관련된디바이스 성능에서 특히 유리하다. 이상적이지 않는 계면으로 인해서 기생 전하가 포함될 수도 있다. 이러한 계면 상태는 절연층에 의해서 감소된다. 그러나, 드리프트 영역에서 생성된 전계는 이 절연성 영역이 없는 경우에 본 발명의 목적을 성취하는데 있어서 충분하게 균일하다.In the device according to the invention, the capacitor dielectric region is separated from the drain drift region by an insulating region. This insulating region inhibits electrical conduction between the capacitor dielectric region and the drain drift region, which is particularly advantageous in device performance related to the interface state. Parasitic charges may be included due to interfaces that are not ideal. This interface state is reduced by the insulating layer. However, the electric field generated in the drift region is sufficiently uniform to achieve the object of the present invention in the absence of this insulating region.
본 발명에 따른 디바이스에서, 제 1 캐패시터 전극 영역은 제 1 도전성 타입을 갖는 반도체 영역이며 제 1 캐패시터 전극 영역은 상기 제 1 도전성 타입에 반대되는 제 2 도전성 타입을 갖는 반도체 영역이다. 이 경우에 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역 간의 서로 다른 전자 에너지 장벽은 두 개의 반도체 도전성 타입 간의 서로 다른 일함수에 의해서 제공된다. 이와 달리, 제 1 캐패시터 전극 영역은 반도체 영역이며 제 2 캐패시터 전극 영역은 쇼트키 장벽 영역일 수 있다. 이 경우에 제 1 캐패시터 전극 영역의 일함수는 제 1 캐패시터 전극 쇼트키 장벽 영역의 쇼트키 전자 에너지 장벽과 다른 전자 에너지 장벽이다. 이 두 경우에 제 1 캐패시터 전극 반도체 영역은 드레인 영역과 동일한 도전성 타입을 갖는다.In the device according to the invention, the first capacitor electrode region is a semiconductor region having a first conductivity type and the first capacitor electrode region is a semiconductor region having a second conductivity type opposite to the first conductivity type. In this case the different electron energy barriers between the first capacitor electrode region and the second capacitor electrode region are provided by different work functions between the two semiconductor conductive types. Alternatively, the first capacitor electrode region may be a semiconductor region and the second capacitor electrode region may be a Schottky barrier region. In this case, the work function of the first capacitor electrode region is an electron energy barrier different from the Schottky electron energy barrier of the first capacitor electrode Schottky barrier region. In both cases, the first capacitor electrode semiconductor region has the same conductivity type as the drain region.
본 발명에 따른 디바이스에서, 트랜지스터는 절연 게이트 전계 효과 트랜지스터이다. 이는 트렌치 게이트 트랜지스터일 수 있는 종형 트랜지스터이다.In the device according to the invention, the transistor is an insulated gate field effect transistor. This is a vertical transistor, which may be a trench gate transistor.
WO 01/59847에서 개시된 발명은 종형 고전압 절연 게이트 전계 효과 디바이스와 연관된다. 본 발명에 따라서 규정된 종형 트렌치 게이트 트랜지스트 디바이스는 200 볼트 이상의 항복 전압을 갖는 고전압 디바이스이며 여기서 이 디바이스의 온 저항은 주로 드레인 드리프트 영역의 저항에 의해서 결정된다. 그러나, 이후에 설명될 이유들로 인해서, 본 발명에 따른 종형 트렌치 게이트 디바이스는 각기 약 200 볼트 이하 또는 약 50 볼트 이하의 항복 전압을 갖는 매체 또는 저전압 디바이스일 수 있다. 50 볼트 이하의 항복 전압의 경우, 디바이스의 온 저항은 주로 채널 수용 영역의 저항에 의해서 결정된다. 이러한 매체 또는 저전압 디바이스에서 이후에 설명될 이유들로 인해서 트랜지스터의 게이트 대 드레인 전하를 줄이기 위해서 트렌치 게이트의 바닥에서의 게이트 절연부가 채널 수용 영역에 인접하는 게이트 절연부보다 큰 것이 바람직하다. 이 경우에 트렌치 게이트의 바닥에 있는 게이트 절연부는 채널 수용 영역에 인접하는 게이트 절연부와 동일한 물질이지만 두께는 보다 크다.The invention disclosed in WO 01/59847 relates to a vertical high voltage insulated gate field effect device. The vertical trench gate transistor device defined in accordance with the present invention is a high voltage device having a breakdown voltage of 200 volts or more, where the on resistance of the device is mainly determined by the resistance of the drain drift region. However, for reasons to be described later, the vertical trench gate device according to the present invention may be a medium or low voltage device, each having a breakdown voltage of about 200 volts or less or about 50 volts or less. For breakdown voltages below 50 volts, the on resistance of the device is mainly determined by the resistance of the channel receiving region. In such a medium or low voltage device it is desirable for the gate insulation at the bottom of the trench gate to be larger than the gate insulation adjacent to the channel receiving region in order to reduce the gate to drain charge of the transistor. In this case, the gate insulator at the bottom of the trench gate is of the same material as the gate insulator adjacent the channel receiving region, but larger in thickness.
트랜지스터가 절연 게이트 전계 효과 트랜지스터인 본 발명에 따른 디바이스에서, 이 트랜지스터는 상기 디바이스의 상부 주요 표면 아래에 존재하는 드리프트 영역, 드레인 영역 및 소스 영역을 갖는 횡형 트랜지스터이며, 평면 절연 게이트가 상기 상부 주요 표면 위에 존재하며, 캐패시터 유전체 영역 및 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역은 상기 상부 주요 표면 위에 존재한다. 이와 달리, 상기 절연 게이트 전계 효과 트랜지스터는 디바이스의 상부 주요 표면 아래에 존재하는 드레인 드리프트 영역, 드레인 영역 및 소스 영역을 구비한 횡형 트랜지스터이며 상기 드레인 드리프트 영역은 다수의 횡적으로 이격된 부분으로 분할되며 상기 캐패시터 유전체 영역은 상부 주요 표면 아래에 존재하면서 다수의 횡적으로 이격된 부분을 포함하되, 상기 이격된 유전체 영역 부분과 상기 이격된 드리프트 영역 부분은 서로 교번하여 존재한다. 이 경우에, 절연 게이트는 드레인 영역에대향하는 드레인 드리프트 영역의 단부에서 상부 주요 표면 아래에서 연장되거나 평면 절연 게이트는 상부 주요 표면 상에 존재한다.In a device according to the invention wherein the transistor is an insulated gate field effect transistor, the transistor is a lateral transistor having a drift region, a drain region and a source region present below the upper major surface of the device, the plane insulated gate being the upper major surface And a capacitor dielectric region and a first capacitor electrode region and a second capacitor electrode region are above the upper major surface. In contrast, the insulated gate field effect transistor is a lateral transistor having a drain drift region, a drain region and a source region below the upper main surface of the device, the drain drift region divided into a plurality of laterally spaced portions and the The capacitor dielectric region includes a plurality of laterally spaced portions that exist below the upper major surface, wherein the spaced dielectric region portions and the spaced drift region portions are alternately present. In this case, the insulating gate extends below the upper major surface at the end of the drain drift region opposite the drain region or a planar insulating gate is present on the upper major surface.
본 발명에 따른 절연 게이트 전계 효과 트랜지스터 디바이스에서, 트랜지스터는 드레인 영역과 드레인 전극 사이에서 상기 드레인 영역과 반대되는 도전성 타입을 갖는 반도체 영역을 갖는 절연 게이트 바이폴라 트랜지스터일 수 있다.In the insulated gate field effect transistor device according to the present invention, the transistor may be an insulated gate bipolar transistor having a semiconductor region having a conductivity type opposite the drain region between the drain region and the drain electrode.
본 발명에 따른 전계 효과 트랜지스터 디바이스는 DC 전력 애플리케이션에서 사용된다. 이들은 무선 주파수 애플리케이션에서 또한 사용된다. 전계 형성 영역의 효과는 DC 전력 애플리케이션에서 중요한 소정 항복 전압에 대해 감소되어야 하는 디바이스의 온 저항 특성을 가능하게 할 뿐만 아니라 RF 애플리케이션에서 중요한 소정 항복 전압에 대한 컷 오프 주파수 증가를 가능하게 한다. 또한, 전계 형성 영역이 (가령, WO 01/59847에서처럼) 저항성 영역으로 작용하기 보다는 캐패시터 유전체 영역으로 작용하고 전압이 소스 영역과 드레인 영역 간에 인가되고 디바이스가 비도전성 상태일 때에 이 전계 형성 영역에는 실질적으로 어떠한 공간 전하도 존재하지 않기 때문에, 디바이스의 스위칭 속도가 크게 증가하게 되는데 이러한 특성은 RF 애플리케이션에서 매우 중요하다. 제 2 캐패시터 전극 영역이 반도체 영역이 되는 상술된 바와 같은 경우에서, 스위칭 속도는 이 제 2 캐패시터 전극 영역을 위한 반도체 물질의 종류 선택에 의해서 가령 실리콘보다는 실리콘 게르마늄 물질을 선택함으로써 개선될 수 있다. 또한, 상기 제 2 캐패시터 전극 영역이 반도체 영역보다는 쇼트키 장벽 영역인 경우에 스위칭 속도가 더 개선된다. 이 디바이스가 상술된 바와 같이 절연 게이트 전계 효과 트랜지스터 디바이스일 경우에, 이 상술된 횡형 트랜지스터 디바이스는 특히 RF 애플리케이션에서 사용되기 적합하다.Field effect transistor devices according to the present invention are used in DC power applications. These are also used in radio frequency applications. The effect of the field-forming region not only enables the on-resistance characteristics of the device that should be reduced for certain breakdown voltages that are important in DC power applications, but also enables an increase in cutoff frequency for any breakdown voltage that is important in RF applications. In addition, the field forming region acts as a capacitor dielectric region rather than acting as a resistive region (such as in WO 01/59847), and when the voltage is applied between the source region and the drain region and the device is in a non-conductive state, As no space charge is present, the switching speed of the device is greatly increased, which is very important in RF applications. In the case as described above where the second capacitor electrode region becomes a semiconductor region, the switching speed can be improved by selecting a silicon germanium material rather than silicon, for example, by selecting the kind of semiconductor material for this second capacitor electrode region. In addition, the switching speed is further improved when the second capacitor electrode region is a Schottky barrier region rather than a semiconductor region. In the case where the device is an insulated gate field effect transistor device as described above, this aforementioned lateral transistor device is particularly suitable for use in RF applications.
본 발명에 따른 디바이스에서, 절연 게이트 전계 효과 트랜지스터가 사용되는 대신에, 쇼트키 게이트 전계 효과 트랜지스터가 사용된다. 이 쇼트키 게이트 전계 효과 트랜지스터는 종형 트랜지스터이다. 이와 달리, 이 트랜지스터는 디바이스의 상부 주요 표면 아래에 존재하는 드레인 드리프트 영역, 드레인 영역 및 소스 영역을 포함하는 횡형 트랜지스터이며, 쇼트키 게이트는 상기 상부 주요 표면 위에 존재하며, 상기 캐패시터 유전체 영역 및 상기 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역은 상기 상부 주요 표면 위에 존재한다.In the device according to the invention, instead of using an insulated gate field effect transistor, a Schottky gate field effect transistor is used. This Schottky gate field effect transistor is a vertical transistor. In contrast, the transistor is a lateral transistor comprising a drain drift region, a drain region and a source region below the upper major surface of the device, and a Schottky gate is above the upper major surface, the capacitor dielectric region and the first transistor. The first capacitor electrode region and the second capacitor electrode region are above the upper main surface.
본 발명에 따른 디바이스에서, 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역을 디바이스 전극으로 다양한 가능한 방식으로 접속시킬 수 있다. 일 실례에서, 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역은 각기 소스 전극과 드레인 전극에 접속된다. 다른 실례에서, 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역은 각기 드레인 전극과 게이트 전극에 접속된다. 다른 실례에서, 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역 중 적어도 하나는 드레인 전극 또는 게이트 전극 또는 소스 전극이 아닌 전극에 접속된다. 이 경우는 디바이스가 RF 디바이스인 경우에 유리한데 그 이유는 이로써 오직 일정한 DC 전압 또는 전류가 상기 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역을 통해서 전계 형성 영역으로 인가되며 상기 드레인 전극, 소스 전극 및 게이트 전극은 상기 일정한 DC 전압 또는 전류와 함께 RF 신호를 인가할 시에 사용되기 때문이다.In the device according to the invention, it is possible to connect the first capacitor electrode region and the second capacitor electrode region to the device electrodes in various possible ways. In one example, the first capacitor electrode region and the second capacitor electrode region are connected to the source electrode and the drain electrode, respectively. In another example, the first capacitor electrode region and the second capacitor electrode region are respectively connected to the drain electrode and the gate electrode. In another example, at least one of the first capacitor electrode region and the second capacitor electrode region is connected to an electrode that is not a drain electrode or a gate electrode or a source electrode. This case is advantageous when the device is an RF device because only a constant DC voltage or current is applied to the field forming region through the first capacitor electrode region and the second capacitor electrode region and the drain electrode, source electrode and This is because the gate electrode is used when applying an RF signal with the constant DC voltage or current.
본 발명에 따른 디바이스에서, 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역 중 적어도 하나가 드레인 전극 또는 게이트 전극 또는 소스 전극이 아닌 전극에 접속되는 경우를 제외하고, 제 1 캐패시터 전극 영역은 드레인 전극과 통합될 수 있다.In the device according to the invention, the first capacitor electrode region is connected to the drain electrode, except that at least one of the first capacitor electrode region and the second capacitor electrode region is connected to an electrode other than the drain electrode, the gate electrode or the source electrode. Can be integrated.
이제 본 발명의 실시예들이 첨부 도면을 참조하여 예시적으로 설명될 것이다.Embodiments of the present invention will now be described by way of example with reference to the accompanying drawings.
전체 도면에서, 도시의 편리성과 명료성을 위해서 구성 요소의 일부분의 크기가 확대 또는 축소되었다. 전반적으로 동일한 참조 부호는 유사한 구성 요소를 지칭한다.In the entire drawing, the size of a part of the component is enlarged or reduced for convenience and clarity of the city. The same reference numerals generally refer to similar components.
본 발명은 전계 효과 트랜지스터 반도체 디바이스에 관한 것이며 특히 이 디바이스의 온 저항과 항복 전압 간의 관계를 절충하는 것과 연관되는데 여기에만 한정되는 것은 아니다.FIELD OF THE INVENTION The present invention relates to field effect transistor semiconductor devices, and in particular to, but is not limited to, negotiating the relationship between the on resistance and breakdown voltage of the device.
도 1은 본 발명에 따른 평면 게이트 종형 절연 게이트 전계 효과 트랜지스터 반도체 디바이스의 일 실시예의 일부의 단면도,1 is a cross-sectional view of a portion of one embodiment of a planar gate vertical insulated gate field effect transistor semiconductor device in accordance with the present invention;
도 2a 내지 도 2e는 도 1에 도시된 디바이스를 제조할 시에 사용되는 방법의 일 실례의 단계들의 도면,2A-2E are diagrams of exemplary steps of a method used in manufacturing the device shown in FIG.
도 3은 본 발명에 따른 종형 트렌치 게이트 전계 효과 트랜지스터 반도체 디바이스의 일 실시예의 일부의 단면도,3 is a cross-sectional view of a portion of an embodiment of a vertical trench gate field effect transistor semiconductor device in accordance with the present invention;
도 4는 본 발명에 따른 종형 트렌치 게이트 전계 효과 트랜지스터 반도체 디바이스의 다른 실시예의 일부의 단면도,4 is a cross-sectional view of a portion of another embodiment of a vertical trench gate field effect transistor semiconductor device in accordance with the present invention;
도 5a 및 도 5b는 본 발명에 따른 평면 게이트 횡형 절연 게이트 전계 효과트랜지스터 반도체 디바이스의 일 실시예의 일부의 단면도 및 평면도,5A and 5B are cross-sectional and plan views of a portion of an embodiment of a planar gate transverse insulated gate field effect transistor semiconductor device in accordance with the present invention;
도 6a, 도 6b 및 도 6c는 본 발명에 따른 평면 게이트 횡형 절연 게이트 전계 효과 트랜지스터 반도체 디바이스의 다른 실시예의 일부의 2 개의 단면도 및 하나의 평면도,6A, 6B and 6C show two cross-sectional views and one plan view of a portion of another embodiment of a planar gate transverse insulated gate field effect transistor semiconductor device in accordance with the present invention;
도 7a, 도 7b 및 도 7c는 본 발명에 따른 횡형 트렌치 게이트 전계 효과 트랜지스터 반도체 디바이스의 일 실시예의 일부의 2 개의 단면도 및 하나의 평면도,7A, 7B and 7C show two cross-sectional views and one plan view of a portion of an embodiment of a lateral trench gate field effect transistor semiconductor device in accordance with the present invention;
도 8 및 도 9는 본 발명에 따른 횡형 쇼트키 게이트 전계 효과 트랜지스터 반도체 디바이스의 두 개의 실시예의 단면도,8 and 9 are cross-sectional views of two embodiments of a lateral Schottky gate field effect transistor semiconductor device in accordance with the present invention;
도 10은 본 발명에 따른 종형 쇼트키 게이트 전계 효과 트랜지스터 반도체 디바이스의 일 실시예의 단면도,10 is a cross-sectional view of one embodiment of a vertical Schottky gate field effect transistor semiconductor device in accordance with the present invention;
도 11은 본 발명에 따른, 도 1의 평면 게이트 종형 절연 게이트 전계 효과 트랜지스터 반도체 디바이스의 수정 실시예인 절연 게이트 바이폴라 트랜지스터 반도체 디바이스의 일 실시예의 일부의 단면도,11 is a cross-sectional view of a portion of an embodiment of an insulated gate bipolar transistor semiconductor device that is a modified embodiment of the planar gate vertical insulated gate field effect transistor semiconductor device of FIG. 1, in accordance with the present invention;
도 12는 도 1의 디바이스의 수정 디바이스인 본 발명에 따른 평면 게이트 종형 절연 게이트 전계 효과 트랜지스터의 일 실시예의 일부의 단면도.12 is a cross-sectional view of a portion of one embodiment of a planar gate vertical insulated gate field effect transistor in accordance with the present invention that is a modification of the device of FIG.
도 1은 평면 게이트 종형 절연 게이트 전계 효과 트랜지스터 반도체 디바이스(1)의 도면이다. 이 디바이스(1)는 서로 대향하는 제 1 주요 표면 및 제 2 주요 표면(10a,10b)을 갖는 단결정 실리콘 반도체 바디(10)를 포함한다. 이 반도체바디(10)는 본 실례에서는 n+ 도전성 타입인 도전성 타입을 갖는 상대적으로 강하게 도핑된 기판(14)을 포함하며 이 기판은 이 디바이스의 드레인 영역을 형성한다. 본 실례에서는 n- 도전성 타입인 도전성 타입을 갖는 상대적으로 약하게 도핑된 영역(11)은 이 디바이스의 드레인 드리프트 영역을 형성한다. 통상적으로, 드레인 드리프트 영역(11) 내의 도펀트 농도는 1016cm-3이다.1 is a diagram of a planar gate vertical insulated gate field effect transistor semiconductor device 1. The device 1 comprises a single crystal silicon semiconductor body 10 having a first major surface and a second major surface 10a, 10b facing each other. This semiconductor body 10 comprises a relatively strongly doped substrate 14 having a conductivity type, which in this example is of the n + conductivity type, which forms the drain region of the device. In this example, the relatively lightly doped region 11 having a conductivity type of n-conductivity type forms the drain drift region of the device. Typically, the dopant concentration in the drain drift region 11 is 10 16 cm -3 .
게이트 유전체 층(30) 및 게이트 도전성 층(31)을 포함하는 절연 게이트 구조물(G)이 제 1 주요 표면(10a) 상에 제공된다. 본 기술 분야에서 알려진 바와 같이, 표면(10a) 상에서 아래로 평면적으로 관측할 때에 절연 게이트 구조물(G)은 개구를 갖는 규칙적인 그물 형상 또는 그리드 형상을 규정하며 이 개구 내에는 드레인 드리프트 영역(11)과 PN 접합부(34)를 형성하는 반대되는 도전성 타입(본 실례에서는 p 타입)의 바디 영역(32)과 제 1 도전성 타입(본 실례에서는 n 타입)의 소스 영역(33)을 포함하는 소스 셀(SC)이 형성되는데 여기서 상기 바디 영역(32)은 상기 소스 영역(33)과 함께 절연 게이트 구조물(G) 아래의 도전성 채널 영역(33a)을 규정하며 상기 도전성 채널은 절연 게이트 구조물(G)에 인가된 전압에 의해서 제어된다. 각 소스 셀(SC)은 가령 정방형, 육방형 또는 스트라이프형 또는 원형 기하 구조를 가질 수 있다.An insulated gate structure G comprising a gate dielectric layer 30 and a gate conductive layer 31 is provided on the first major surface 10a. As is known in the art, the insulating gate structure G, when viewed planarly downward on the surface 10a, defines a regular net shape or grid shape with openings within the drain drift region 11. And a source cell comprising a body region 32 of the opposite conductivity type (p type in this example) and a source region 33 of the first conductivity type (n type in this example) forming the PN junction 34. SC) is formed where the body region 32 defines a conductive channel region 33a under the insulating gate structure G together with the source region 33 and the conductive channel is applied to the insulating gate structure G. Controlled by voltage. Each source cell SC may have, for example, a square, hexagonal or stripe or circular geometry.
절연 영역(35)이 게이트 구조물(G) 상에 제공된다. 모든 소스 영역(33)과 접촉하는 소스 금속 배선(36)이 제 1 주요 표면(10a) 상에서 절연 영역(35) 위에 제공되어 소스 전극(S)을 제공한다. 도시되지는 않았지만, 절연 게이트구조물(G)으로의 전기 접속은 절연 영역(35)을 통해 하나 이상의 윈도우를 형성하여 게이트 도전체 층(31)의 일부를 노출시키고 소스 금속 배선을 패터닝하여 개별 게이트 전극을 형성함으로써 제공된다. 금속 배선 층(16)은 드레인 전극(14)과 옴 접촉을 형성하여 드레인 전극(D)을 제공한다.An insulating region 35 is provided on the gate structure G. Source metal wiring 36 in contact with all source regions 33 is provided over insulating region 35 on first major surface 10a to provide source electrode S. Although not shown, the electrical connection to the insulated gate structure G forms one or more windows through the insulated region 35 to expose a portion of the gate conductor layer 31 and pattern the source metal wiring to form individual gate electrodes. It is provided by forming a. The metallization layer 16 forms an ohmic contact with the drain electrode 14 to provide the drain electrode D. FIG.
도 1은 오직 하나의 완성된 소스 셀(SC)을 도시하지만, 실제로 트랜지스터 디바이스(1)는 통상적으로 공통 드레인 영역(14)을 공유하는 수 많은 병렬 접속된 소스 셀을 포함하고 있다. 디바이스(1)는 종형 디바이스인데 말하자면 소스 영역(33)에서 드레인 영역(14)으로의 주 전류 경로가 제 1 주요 표면 및 제 2 주요 표면(10a,10b)에 대해서 수직인 방향으로 되어 있다.1 shows only one completed source cell SC, but in practice the transistor device 1 typically includes a number of parallel connected source cells that share a common drain region 14. The device 1 is a vertical device, so that the main current path from the source region 33 to the drain region 14 is in a direction perpendicular to the first main surface and the second main surface 10a, 10b.
지금까지 개시된 디바이스(1)의 구조는 통상적인 종형 DMOSFET를 형성한다. 그러나, 통상적인 DMOSFET에 비해서, 디바이스(1)는 주 드리프트 영역(11)을 걸쳐서 분포된 다수의 전계 형성 영역(20)을 가짐으로써 각 소스 셀(SC)은 상기 전계 형성 영역(20)과 연결된다. 이로써, 도 1에 도시된 바와 같이 절연 게이트 구조물(G)의 전체 부분 상에서 중앙에 위치한 드리프트 영역(11)의 부분은 이 드리프트 영역(11)의 부분 중 어느 한 측면에 인접하는 전계 형성 영역(20)을 갖는다. 각 전계 형성 영역(20)은 이 영역(20)의 하부 단부에 인접하면서 점선(14a)들 사이에 존재하고 n+ 드레인 영역(14) 내에 통합되어 있는 제 1 캐패시터 전극 영역(21)을 갖는다. 또한, 각 전계 형성 영역(20)은 제 2 캐패시터 전극 영역(22)을 갖는데 이 영역(22)은 p+ 도전성 타입 반도체 영역이며 영역(20)의 상부 단부에 인접한다. 이 p+ 캐패시터 전극 영역(22)의 각 측면은 소스 전극(S)에 접속된 바디 영역(32)에 인접하여 있다.The structure of the device 1 disclosed so far forms a conventional vertical DMOSFET. However, as compared with a conventional DMOSFET, the device 1 has a plurality of field forming regions 20 distributed over the main drift region 11 so that each source cell SC is connected to the field forming region 20. do. Thus, as shown in FIG. 1, the portion of the drift region 11 located centrally on the entire portion of the insulated gate structure G is adjacent to the field forming region 20 adjacent to either side of the portion of the drift region 11. Has Each field formation region 20 has a first capacitor electrode region 21 adjacent to the lower end of the region 20 and between the dashed lines 14a and integrated into the n + drain region 14. Further, each field formation region 20 has a second capacitor electrode region 22, which is a p + conductive type semiconductor region and is adjacent to the upper end of the region 20. Each side of this p + capacitor electrode region 22 is adjacent to the body region 32 connected to the source electrode S. As shown in FIG.
전계 형성 영역(20)의 각 측면은 절연 영역(23)에 의해서 드리프트 영역(11)으로부터 분리되며 상기 절연 영역(23)은 통상적으로 실리콘 이산화물이다. 이 절연 영역(23)은 선택 사양적이다.Each side of the field formation region 20 is separated from the drift region 11 by an insulating region 23, which is typically silicon dioxide. This insulating region 23 is optional.
n+ 반도체 제 1 캐패시터 전극 영역(21)과 p+ 반도체 제 2 캐패시터 전극 영역(22)의 서로 다른 일함수에 의해서 제공되는 서로 다른 전자 에너지 장벽으로 인해서, 사용 시에 전압이 소스 영역(33)과 드레인 영역(14) 간에 인가되고 즉 전압이 소스 전극(S)과 드레인 전극(D) 간에 인가되고 디바이스(1)가 비도전성 상태일 때에 실질적으로 일정한 전계가 각 전계 형성 영역(20) 및 이 영역에 인접하는 드리프트 영역(11) 내에서 생성된다. 인가된 전압은 이 전계 형성 영역(20)에서 실질적으로 일정한 전계를 용량성으로 생성한다. 따라서, 이러한 상태에서, 각 전계 형성 영역(20)은 캐패시터 유전체 영역으로서 기능하며, 이 전계 형성 영역(20)에서는 실질적으로 어떠한 공간 전하도 존재하지 않고, 드리프트 영역(11) 내부에서는 이 드리프트 영역(11)과 함께 제 1 캐패시터 전극 영역(21) 내의 공간 전하와 제 2 캐패시터 전극 영역(22) 내의 공간 전하 간의 전하 균형이 존재한다. 말하자면, 드레인 드리프트 영역(11) 내의 전하와 제 1 캐패시터 전극 영역(21) 내의 전하를 더한 전하는 제 2 캐패시터 전극 영역(22)의 전하를 보상한다. 디바이스(1)가 도전성 상태일 때, 영역(20)을 통한 경로는 드레인 드리프트 영역(11)을 통한 주 소스 대 드레인 전류 경로와 병렬로 된 작은 소스 대 드레인 전류를 간단하게 부가한다.Due to the different electron energy barriers provided by the different work functions of the n + semiconductor first capacitor electrode region 21 and the p + semiconductor second capacitor electrode region 22, the voltage in use causes the source region 33 and the drain to drain. A substantially constant electric field is applied to each field-forming region 20 and this region when applied between the regions 14, that is, when a voltage is applied between the source electrode S and the drain electrode D and the device 1 is in a non-conductive state. It is created in the adjacent drift region 11. The applied voltage generates a substantially constant electric field capacitively in this field forming region 20. Thus, in this state, each field formation region 20 functions as a capacitor dielectric region, and substantially no space charge exists in the field formation region 20, and this drift region ( With 11) there is a charge balance between the space charge in the first capacitor electrode region 21 and the space charge in the second capacitor electrode region 22. In other words, the charge in the drain drift region 11 plus the charge in the first capacitor electrode region 21 compensates for the charge in the second capacitor electrode region 22. When the device 1 is in a conductive state, the path through the region 20 simply adds a small source to drain current in parallel with the main source to drain current path through the drain drift region 11.
캐패시터 유전체 전계 형성 영역(20)은 진성 반도체 물질이거나 드리프트 영역보다 약하게 도핑된 외인성 반도체 물질(p 타입 또는 n 타입 도전성 물질)이거나 가령 산소 도핑된 다결정 실리콘 또는 질소 도핑된 다결정 실리콘과 같은 반절연 물질일 수 있다.The capacitor dielectric field formation region 20 may be an intrinsic semiconductor material or an exogenous semiconductor material (p type or n type conductive material) lightly doped than the drift region or a semi-insulating material such as oxygen doped polycrystalline silicon or nitrogen doped polycrystalline silicon. Can be.
캐패시터 유전체 영역(20) 및 이에 따라 이 영역에 인접하는 드레인 드리프트 영역(11)을 따라서 생성된 실질적으로 일정한 수직 전계로 인해서 항복 전압은 이 전계 형성 영역이 존재하지 않을 시에 발생할 수 있는 비균일한 전계의 경우의 항복 전압보다 크게 된다. 따라서, 이 디바이스(1)의 소정의 요구된 항복 전압을 위해서, 드레인 드리프트 영역(11)의 도핑 농도를 증가시켜서 통상적인 디바이스에 비해서 이 디바이스의 온 저항을 감소시킬 수 있다.Due to the substantially constant vertical electric field generated along the capacitor dielectric region 20 and thus the drain drift region 11 adjacent to this region, the breakdown voltage is non-uniform that may occur when this field forming region is not present. It becomes larger than the breakdown voltage in the case of an electric field. Thus, for the desired desired breakdown voltage of this device 1, the doping concentration of the drain drift region 11 can be increased to reduce the on-resistance of this device compared to the conventional device.
도 1을 참조하여 설명된 디바이스(1)는 DC 전력 애플리케이션에서 사용된다. 이 디바이스는 무선 주파수 애플리케이션에서 또한 사용된다. 전계 형성 영역(20)의 효과는 DC 전력 애플리케이션에서 중요한 소정 항복 전압에 대해 감소되어야 하는 디바이스(1)의 온 저항 특성을 가능하게 할 뿐만 아니라 RF 애플리케이션에서 중요한 소정 항복 전압에 대한 컷 오프 주파수 증가를 가능하게 한다. 또한, 전계 형성 영역이 캐패시터 유전체 영역으로 작용하고 전압이 소스 영역(33)과 드레인 영역(14) 간에 인가되고 디바이스(1)가 비도전성 상태일 때에 이 전계 형성 영역(20)에는 실질적으로 어떠한 공간 전하도 존재하지 않기 때문에, 디바이스(1)의 스위칭 속도가 크게 증가하게 되는데 이러한 특성은 RF 애플리케이션에서 매우 중요하다. 제 2 캐패시터 전극 영역(22)이 반도체 영역이 되는 상술된 바와 같은 경우에서, 스위칭 속도는 이 제 2 캐패시터 전극 영역(22)을 위한 반도체 물질의 종류 선택에 의해서 가령 실리콘보다는 실리콘 게르마늄 물질을 선택함으로써 개선될 수 있다.The device 1 described with reference to FIG. 1 is used in a DC power application. This device is also used in radio frequency applications. The effect of the field formation region 20 not only enables the on-resistance characteristic of the device 1 which should be reduced for certain breakdown voltages which are important in DC power applications, but also increases the cutoff frequency increase for any breakdown voltage which is important in RF applications. Make it possible. In addition, when the field forming region serves as a capacitor dielectric region, a voltage is applied between the source region 33 and the drain region 14 and the device 1 is in a non-conductive state, there is substantially no space in the field forming region 20. Since no charge is present, the switching speed of device 1 is greatly increased, which is very important in RF applications. In the case as described above where the second capacitor electrode region 22 becomes the semiconductor region, the switching speed is determined by selecting the type of semiconductor material for the second capacitor electrode region 22, for example, by selecting silicon germanium material rather than silicon. Can be improved.
도 2a 내지 도 2e는 도 1에 도시된 VDMOSFET(1)를 제조하는 방법의 일 실례의 여러 단계들을 도시한 반도체 바디의 일부의 단면도이다. 단순성을 위해서, 도시된 도면은 도 1에 도시된 바와 같이 절연 게이트 구조물(G)이 중심이 되며, 도 1에 도시된 바와 같은 두 개의 인접하는 전계 형성 영역(20)의 폭을 따라서 그 폭의 오직 중간 정도까지만 그 중심 부분으로부터 횡적으로 연장되어 있다. 초기에, n+ 도전성 타입 기판으로 구성된 반도체 바디가 제공되어 드레인 영역(14)을 형성한다. 이어서, n- 도전성 타입 에피택셜 층(110)이 기판(14) 상에 성장하여 드레인 드리프트 영역(11)을 형성한다. 이어서, 게이트 유전체 층(30)이 실리콘 이산화물로서 성장 또는 증착되고 이어서 n+ 도핑된 다결정 실리콘의 게이트 도전성 층(31)이 증착된다. 잘 알려진 마스킹 및 에칭 기술에 의해서 층(30,31)이 이어서 패터닝되어 도 2a에서 도시된 바와 같이 게이트 구조물을 형성한다. 이어서, p 타입 바디 영역(32) 및 n+ 타입 소스 영역(33)이 적절한 마스크를 사용하여 연속적으로 주입되고 이어서 어닐링 단계를 받는다. p 바디(32) 프로파일 및 소스(33) 프로파일은 도 2b에서 도시된 바와 같이 게이트 산화물(30) 아래로 연장된다. 이 후에 하드 마스크를 사용하여 또는 가능하게는 자기 정렬형 방법을 사용하여 이방성 에칭 프로세스가 수행되며 이로써 층(33,32,110)을 통해서 기판 층(14)까지 아래로 트렌치를 에칭한다. 이어서, 이 트렌치는 성장 또는 증착에 의해서캐패시터 유전체 물질(20)로 충진되고 이어서 이 캐패시터 유전체 물질은 도 2c에서 도시된 바와 같이 p 바디(32)와 드리프트 영역(11)의 pn 접합부까지 아래로 이방성으로 에칭된다. 이어서, p+ 제 2 캐패시터 전극 영역(22)이 가령 도핑된 다결정 실리콘 반도체 물질을 증착함으로써 형성되고 이어서 이 증착된 물질은 도 2d에 도시된 바와 같이 소스 영역(33)과 p 바디 영역(32)의 접합부까지 아래로 에칭백된다. 단순성을 위해서 도시되지는 않았지만, 이어서 유전체 층이 구조물 표면 상에 제공되고 이어서 알려진 마스킹 및 에칭 기술에 의해서 패터닝되어 절연 영역(35)을 규정한다. 도시되지는 않았지만, 윈도우가 절연 영역(35) 내에 형성되어 이로써 게이트 도전성 층(31)과 접촉하는 금속 배선이 가능하게 되며 이어서 금속 배선 층이 증착되고 패터닝되어 도 2e에 도시된 바와 같이 소스 금속 배선(36)을 규정하며 도 1에서는 도시되지 않았지만 게이트 금속 배선을 규정한다. 단순성을 위해서, 도 1에 도시된 바와 같이 전계 형성 영역(20)을 드리프트 영역(11)으로부터 분리하는 절연 영역(23)은 이미 도 1을 참조하여 설명된 바와 같이 선택 사양적이기 때문에, 여기에서는 생략되었다. 그러나, 상기 영역(23)은, 캐패시터 유전체 영역(20)을 수용할 트렌치를 에칭한 이후에 노출된 실리콘 표면 상에 열적 산화물 층을 성장시키고 이어서 이 열적 산화물 층에 이방성 에칭 프로세스를 가하여 오직 트렌치의 측벽 상에서만 이 산화물이 남도록 함으로써, 형성될 수 있다.2A-2E are cross-sectional views of a portion of a semiconductor body showing various steps of one example of a method of manufacturing the VDMOSFET 1 shown in FIG. 1. For the sake of simplicity, the depicted figure is centered on the insulated gate structure G as shown in FIG. 1, the width of which is along the width of two adjacent field-forming regions 20 as shown in FIG. 1. Only halfway extends laterally from its central part. Initially, a semiconductor body composed of an n + conductive type substrate is provided to form the drain region 14. Subsequently, an n− conductive type epitaxial layer 110 is grown on the substrate 14 to form the drain drift region 11. Subsequently, gate dielectric layer 30 is grown or deposited as silicon dioxide, followed by a gate conductive layer 31 of n + doped polycrystalline silicon. Layers 30 and 31 are then patterned by well known masking and etching techniques to form the gate structure as shown in FIG. 2A. Subsequently, the p type body region 32 and the n + type source region 33 are successively implanted using a suitable mask and subsequently subjected to an annealing step. The p body 32 profile and the source 33 profile extend under the gate oxide 30 as shown in FIG. 2B. An anisotropic etching process is then performed using a hard mask or possibly using a self-aligned method, thereby etching the trench down through the layers 33, 32, 110 to the substrate layer 14. This trench is then filled with capacitor dielectric material 20 by growth or deposition and then the capacitor dielectric material is anisotropic down to the pn junction of p body 32 and drift region 11 as shown in FIG. 2C. Is etched. Subsequently, a p + second capacitor electrode region 22 is formed, for example, by depositing a doped polycrystalline silicon semiconductor material, which is then deposited into the source region 33 and the p body region 32, as shown in FIG. 2D. It is etched back down to the junction. Although not shown for simplicity, a dielectric layer is then provided on the structure surface and then patterned by known masking and etching techniques to define the insulating region 35. Although not shown, a window is formed in the insulating region 35 so that metal wiring in contact with the gate conductive layer 31 is possible, and then the metal wiring layer is deposited and patterned, as shown in FIG. 2E. (36) is defined and gate metal wiring is defined although not shown in FIG. For the sake of simplicity, the insulating region 23 separating the field forming region 20 from the drift region 11 as shown in FIG. 1 is optional as already described with reference to FIG. 1, and thus is omitted here. It became. However, the region 23 grows a thermal oxide layer on the exposed silicon surface after etching the trench to receive the capacitor dielectric region 20 and then applies an anisotropic etch process to the thermal oxide layer only to remove the trench. It can be formed by leaving this oxide only on the sidewalls.
도 3은 종형 트렌치 게이트 절연 게이트 전계 효과 트랜지스터 디바이스(13)의 도면이다. 이러한 디바이스에서 통상적인 바와 같이, 트렌치 게이트 구조물은 반도체 바디 내부에서 이 바디의 상부 표면으로부터 n+ 소스 영역(33) 및 P 바디 채널 수용 영역(32)을 통해서 드레인 드리프트 영역(11) 내부까지 연장된 트렌치(40)을 포함한다. 절연층(303,303a)이 트렌치(40) 내의 게이트 도전성 물질(31)과 트렌치에 인접한 반도체 바디 간에 제공된다. 바디 영역(32)의 일부는 트렌치의 측면에 있는 게이트 절연부(303)에 인접한 도전성 채널 영역(303a)을 규정한다. 상부 절연 층(35)이 게이트 도전성 물질(31) 상에 제공된다.3 is a diagram of a vertical trench gate insulated gate field effect transistor device 13. As is typical for such devices, the trench gate structure is a trench extending from the upper surface of the body to the inside of the drain drift region 11 through the n + source region 33 and the P body channel receiving region 32 within the semiconductor body. And 40. An insulating layer 303, 303a is provided between the gate conductive material 31 in the trench 40 and the semiconductor body adjacent to the trench. Part of the body region 32 defines a conductive channel region 303a adjacent to the gate insulation 303 on the side of the trench. An upper insulating layer 35 is provided on the gate conductive material 31.
지금까지 기술된 디바이스(13)의 구조는 통상적인 종형 트렌치 게이트 MOSFET를 형성한다. 그러나, 도 1에 도시된 바와 같은 디바이스(1)와 동일한 방식으로 형성되고 동일한 효과를 구비하게 되면, 디바이스(13)도 또한 n+ 반도체 제 1 캐패시터 전극 영역(21)과 p+ 반도체 제 2 캐패시터 전극 영역(22)을 갖는 캐패시터 유전체 전계 형성 영역(20)을 갖는다.The structure of the device 13 described so far forms a conventional vertical trench gate MOSFET. However, if formed in the same manner as the device 1 as shown in FIG. 1 and have the same effects, the device 13 also has the n + semiconductor first capacitor electrode region 21 and the p + semiconductor second capacitor electrode region. And a capacitor dielectric field formation region 20 having a number 22.
도 3을 참조하여 기술된 종형 트렌치 게이트 트랜지스터 디바이스는 약 200 볼트 이상의 항복 전압을 갖는 고전압 DC 전력 디바이스이며 이 디바이스의 온 저항은 주로 드레인 드리프트 영역의 저항에 의해서 결정된다. 그러나, 이러한 종형 트렌치 게이트 디바이스는 약 200 볼트 이하 또는 약 50 볼트 이하의 항복 전압을 갖는 저전압 디바이스 또는 매체이다. 50 볼트 이하의 저전압 디바이스의 경우, 이 디바이스의 저항은 주로 채널 수용 영역의 저항에 의해서 결정된다. 이 디바이스들에서, 펀치 쓰루 상태 전압은 도 3에 도시된 바와 같은 채널 수용 p 바디 영역(32)의 정공 농도의 적분값에 의존한다. 이 정공 농도의 적분값이 높을수록 펀치 쓰루 현상이 발생하는 드레인 대 소스 전압이 높아진다. 도 3에 도시된 바와 같은 드레인 드리프트 영역(13)에서 드레인 대 소스 전압에 의해서 유도된 최대 전계가 감소되면, 정공 농도의 적분값은 증가한다. 따라서, 이 최대 전계를 감소시킴으로써 전계 형성 영역(20)은 펀치 쓰루 전압을 증가시킨다. 전계 형성 영역(20)의 효과는 소정의 펀치 쓰루 전압에 대해서 p 바디 영역(32) 내의 정공 농도의 적분값이 감소되며 이는 채널 저항 감소를 유발한다는 것이다. 그러나, 이러한 디바이스에서 전계 형성 영역(20)은 트랜지스터의 게이트 대 드레인 전하를 증가시키는 경향이 있다.The vertical trench gate transistor device described with reference to FIG. 3 is a high voltage DC power device having a breakdown voltage of about 200 volts or more and its on resistance is mainly determined by the resistance of the drain drift region. However, such a vertical trench gate device is a low voltage device or medium having a breakdown voltage of about 200 volts or less or about 50 volts or less. For low voltage devices below 50 volts, the resistance of this device is mainly determined by the resistance of the channel receiving area. In these devices, the punch through state voltage depends on the integral value of the hole concentration of the channel receiving p body region 32 as shown in FIG. The higher the integral value of the hole concentration, the higher the drain-to-source voltage at which punch through occurs. When the maximum electric field induced by the drain-to-source voltage in the drain drift region 13 as shown in FIG. 3 is reduced, the integral value of the hole concentration increases. Thus, by reducing this maximum electric field, the field formation region 20 increases the punch through voltage. The effect of the field formation region 20 is that the integral value of the hole concentration in the p body region 32 is reduced for a predetermined punch through voltage, which causes a decrease in channel resistance. However, in such devices the field forming region 20 tends to increase the gate to drain charge of the transistor.
도 3에 도시된 디바이스(13)는 이 디바이스가 저전압 디바이스로서 사용될 경우에 채용될 수 있는 추가적인 특징을 도시하고 있다. 즉, 트렌치 게이트의 바닥에서의 게이트 절연부(303a)가 채널 수용 영역(32)에 인접하는 트렌치 게이트의 측면에서의 게이트 절연부보다 크다. 이 보다 큰 게이트 절연부(303a)는 트랜지스터의 게이트 대 드레인 전하를 감소시키며 이로써 상술된 단점들을 가능한한 상쇄시킨다. 트렌치 게이트의 바닥에서의 게이트 절연부(303a)의 물질은 채널 수용 영역(32)에 인접하는 트렌치 게이트의 측면에서의 게이트 절연부(303)와 동일한 물질이지만 두께가 보다 크다. 이와 달리, 보다 큰 게이트 절연부(303a)는 서로 상이한 유전체 물질로 구성된 샌드위치형 층들에 의해 제공될 수 있다.The device 13 shown in FIG. 3 shows additional features that can be employed when the device is used as a low voltage device. That is, the gate insulator 303a at the bottom of the trench gate is larger than the gate insulator at the side of the trench gate adjacent to the channel receiving region 32. This larger gate insulator 303a reduces the gate-to-drain charge of the transistor, thereby canceling out the aforementioned disadvantages as much as possible. The material of the gate insulator 303a at the bottom of the trench gate is the same material as the gate insulator 303 at the side of the trench gate adjacent the channel receiving region 32 but is thicker. Alternatively, the larger gate insulation 303a may be provided by sandwiched layers made of different dielectric materials.
도 4는 도 3에 도시된 디바이스(13)의 수정인 종형 트렌치 게이트 절연 게이트 전계 효과 트랜지스터 반도체 디바이스(15)의 도면이다. 여기서 수정된 사항은 도 3의 p+ 반도체 영역(22)이 제 2 캐패시터 전극 영역이 되는 대신에 쇼트키장벽 영역(224)이 제 2 캐패시터 전극 영역이 된다. 이 영역(224)은 소스 금속 배선(36)을 캐패시터 유전체 전계 형성 영역(20)으로 아래로 연장시킴으로써 형성되거나 상기 영역(224)은 영역(20)과의 경계부에서 가령 실리사이드와 같은 금속간 화합물로 형성될 수 있다. 점선(224a)은 제 2 캐패시터 전극 영역(224)과 소스 금속 배선(36)의 공칭 경계부를 도시한다. 이 경우에 제 1 캐패시터 전극 영역(21)의 일함수는 제 2 캐패시터 전극 쇼트키 장벽 영역(224)의 쇼트키 전자 에너지 장벽과는 다른 전자 에너지 장벽이며 이러한 전자 에너지 장벽 간의 차이로 인해서 인가된 전압은 전계 형성 영역(20)에서 실질적으로 일정한 전계를 용량성으로 생성한다. 이 실시예에서 p 바디를 금속 컨택트와 접촉시키는 p+ 층은 3 차원으로 위치하며 이로써 p 바디와 소스 금속 전극 간의 옴 접촉을 갖는다.4 is a diagram of a vertical trench gate insulated gate field effect transistor semiconductor device 15, which is a modification of the device 13 shown in FIG. 3. The modified matter here is that instead of the p + semiconductor region 22 of FIG. 3 becoming the second capacitor electrode region, the schottky barrier region 224 becomes the second capacitor electrode region. This region 224 is formed by extending the source metal wiring 36 down to the capacitor dielectric field formation region 20 or the region 224 is formed of an intermetallic compound such as silicide at the interface with the region 20. Can be formed. The dotted line 224a shows the nominal boundary of the second capacitor electrode region 224 and the source metal wiring 36. In this case, the work function of the first capacitor electrode region 21 is an electron energy barrier different from the Schottky electron energy barrier of the second capacitor electrode Schottky barrier region 224 and the voltage applied due to the difference between these electron energy barriers. Generates a substantially constant electric field in the field forming region 20 capacitively. In this embodiment the p + layer that contacts the p body with the metal contact is located in three dimensions, thereby having an ohmic contact between the p body and the source metal electrode.
도 5a 및 도 5b는 본 발명에 따른 평면 게이트 횡형 절연 게이트 전계 효과 트랜지스터 반도체 디바이스(17)의 일 실시예의 일부의 단면도 및 평면도이다. n+ 소스 영역(335), n- 드레인 영역(145) 및 n- 드레인 드리프트 영역(115)은 이 디바이스(17)의 상부 주요 표면(10a) 바로 아래에 존재한다. 게이트 유전체 층(305) 및 게이트 도전체 층(315)을 갖는 평면 절연 게이트는 상부 주요 표면(10a) 위에 존재한다. 또한, p 바디 채널 수용 영역(325)은 표면(10a) 바로 아래에 존재하며 소스 영역(335)과 함께 절연 게이트 아래의 도전성 채널 영역(335a)을 규정한다. 캐패시터 유전체 전계 형성 영역(205), n+ 반도체 제 1 캐패시터 전극 영역(215) 및 p+ 반도체 제 2 캐패시터 전극 영역(225)은 상부 주요 표면(10a) 위에 존재하며 절연 영역(235)에 의해서 드레인 드리프트 영역(115)으로부터 분리된다. 드레인 금속 배선 전극(165)은 드레인 영역(145) 및 제 1 캐패시터 전극 영역(215)와 접촉한다. 소스 금속 배선 전극(365)은 소스 영역(335) 및 인접하는 p+ 영역(50)과 접촉하며 게이트 도전성 층(315)을 피복하는 절연층(355) 위에서 연장되어 제 2 패패시터 전극 영역(225)과 접촉한다. 디바이스(17)는 기판(52) 상에 매립된 산화물 층(51)을 포함하는 실리콘 온 절연층(SOI) 프로세스를 사용하여 도시된 바와 같이 제조될 수 있다. 기판(52)은 강하게 도핑되며 디바이스의 바닥 부분에서 실질적으로 균일한 전계를 유도하는 게이트로서 기능한다.5A and 5B are cross-sectional and plan views of a portion of one embodiment of a planar gate transverse insulated gate field effect transistor semiconductor device 17 according to the present invention. The n + source region 335, n− drain region 145 and n− drain drift region 115 are just below the upper major surface 10a of the device 17. A planar insulated gate having a gate dielectric layer 305 and a gate conductor layer 315 is above the upper major surface 10a. In addition, the p body channel receiving region 325 is located directly below the surface 10a and defines a conductive channel region 335a under the insulating gate along with the source region 335. The capacitor dielectric field formation region 205, the n + semiconductor first capacitor electrode region 215 and the p + semiconductor second capacitor electrode region 225 are above the upper major surface 10a and drain drift region by the insulating region 235. Separated from 115. The drain metal wiring electrode 165 contacts the drain region 145 and the first capacitor electrode region 215. The source metal wiring electrode 365 contacts the source region 335 and the adjacent p + region 50 and extends over the insulating layer 355 covering the gate conductive layer 315 to extend the second capacitor electrode region 225. Contact with The device 17 may be fabricated as shown using a silicon on insulation layer (SOI) process that includes an oxide layer 51 embedded on a substrate 52. Substrate 52 is heavily doped and functions as a gate to induce a substantially uniform electric field at the bottom portion of the device.
도 6a, 도 6b 및 도 6c는 본 발명에 따른 다른 평면 게이트 횡형 절연 게이트 전계 효과 트랜지스터 반도체 디바이스(171)의 일부의 2 개의 단면도 및 하나의 평면도이다. n+ 소스 영역(336), n+ 드레인 영역(146) 및 n- 드레인 드리프트 영역(116)은 도 6a에 도시된 바와 같이 디바이스의 상부 주요 표면(10a) 바로 아래에 존재한다. 게이트 유전체 층(306) 및 게이트 도전체 층(316)을 갖는 평면 절연 게이트는 상부 주요 표면(10a) 위에 존재한다. p 바디 채널 수용 영역(326)은 표면(10a) 아래에 존재하며 소스 영역(336)과 함께 절연 게이트 아래의 도전성 채널 영역(336a)을 규정한다. 도 6b 및 도 6c에 도시된 바와 같이, 드레인 드리프트 영역(116)은 다수의 횡적으로 이격된 부분들로 분할되며 전계 형성 영역(206)도 다수의 횡적으로 이격된 부분들로 분할되며 이 두 분할된 부분들은 서로 교번하여 존재한다. n+ 반도체 제 1 캐패시터 전극 영역(216)은 캐패시터 유전체 영역(206)의 이격된 부분들에 인접한 드레인 영역(146)의 통합된 부분들에 의해서 형성된다. p 타입 반도체 제 2 캐패시터 전극 영역(226)은 캐패시터 유전체 영역(206)의 이격된 부분들에 p 바디 영역(326)의 통합된 부분 및 그에 인접하는 p+ 영역(50)에 의해서 형성된다. 드레인 금속 배선 전극(166)은 드레인 영역(146)과 제 1 캐패시터 전극 영역(216)과 접촉한다. 소스 금속 배선 전극(366)은 소스 영역(336) 및 제 2 캐패시터 전극 영역(226)의 일부인 그에 인접하는 p+ 영역(50)과 접촉한다. 디바이스(171)는 도 5a 및 도 5b에서 도시된 바와 같이 디바이스(17)과 유사한 방식으로 SOI 프로세스를 사용하여 제조될 수 있다.6A, 6B, and 6C are two cross-sectional views and one plan view of a portion of another planar gate transverse insulated gate field effect transistor semiconductor device 171 according to the present invention. The n + source region 336, n + drain region 146 and n− drain drift region 116 are just below the upper major surface 10a of the device as shown in FIG. 6A. A planar insulated gate having a gate dielectric layer 306 and a gate conductor layer 316 is above the upper major surface 10a. The p body channel receiving region 326 is below the surface 10a and defines a conductive channel region 336a under the insulating gate along with the source region 336. As shown in FIGS. 6B and 6C, the drain drift region 116 is divided into a plurality of laterally spaced portions, and the field forming region 206 is also divided into a plurality of laterally spaced portions, both of which are divided. The parts are alternate with each other. The n + semiconductor first capacitor electrode region 216 is formed by integrated portions of the drain region 146 adjacent the spaced portions of the capacitor dielectric region 206. The p-type semiconductor second capacitor electrode region 226 is formed by an integrated portion of the p body region 326 and the p + region 50 adjacent thereto at spaced portions of the capacitor dielectric region 206. The drain metal wiring electrode 166 is in contact with the drain region 146 and the first capacitor electrode region 216. The source metal wiring electrode 366 is in contact with the p + region 50 adjacent to the source region 336 and the portion of the second capacitor electrode region 226. Device 171 may be fabricated using an SOI process in a manner similar to device 17 as shown in FIGS. 5A and 5B.
도 7a, 도 7b 및 도 7c는 본 발명에 따른 횡형 트렌치 게이트 전계 효과 트랜지스터 반도체 디바이스(172)의 일부의 2 개의 단면도 및 하나의 평면도이다. 이 디바이스(172)는 도 6a, 도 6b 및 도 6c에서 도시된 디바이스(171)와 유사하지만 차이점은 절연 게이트가 드레인 영역(146)과 대향하는 드레인 드리프트 영역(116)의 단부에서 상부 주요 표면(10a) 아래로 연장된다는 점이다. 따라서, 도 7b의 단면도는 도 6b의 단면도와 유사하며 도 7a 및 도 7c는 절연 게이트의 트렌치 게이트 부분들(316a,306a)을 도시한다.7A, 7B and 7C are two cross-sectional views and one plan view of a portion of a lateral trench gate field effect transistor semiconductor device 172 according to the present invention. This device 172 is similar to the device 171 shown in FIGS. 6A, 6B, and 6C except that the difference is that the upper major surface (at the end of the drain drift region 116 with an insulating gate opposite the drain region 146). 10a) extends down. Thus, the cross sectional view of FIG. 7B is similar to the cross sectional view of FIG. 6B and FIGS. 7A and 7C show trench gate portions 316a and 306a of the insulated gate.
도 8은 본 발명에 따른 횡형 쇼트키 게이트 전계 효과 트랜지스터 반도체 디바이스(181)의 단면도이다. 이 디바이스(181)는 상부 주요 표면(10a)을 갖는 갈륨 아세나이드 반도체 바디(108)를 포함하며 상기 반도체 바디(108) 아래에는 절연성 또는 약하게 도핑된 반도체 기판(109)이 존재한다. n+ 타입 소스 영역(338), n- 타입 접합부 영역(328), n 타입 드레인 드리프트 영역(118) 및 n+ 타입 드레인 영역(148)이 상부 표면(10a) 아래에 존재한다. 금속 또는 실리사이드화된 금속 쇼트키 게이트(318)는 상부 표면(10a) 상의 접합부 영역(328)과 접촉한다.8 is a cross-sectional view of a lateral Schottky gate field effect transistor semiconductor device 181 in accordance with the present invention. The device 181 includes a gallium arsenide semiconductor body 108 having an upper major surface 10a and underneath the semiconductor body 108 is an insulating or lightly doped semiconductor substrate 109. An n + type source region 338, an n− type junction region 328, an n type drain drift region 118 and an n + type drain region 148 are below the upper surface 10a. The metal or silicided metal Schottky gate 318 is in contact with the junction region 328 on the top surface 10a.
지금까지 기술된 디바이스(181)의 구조는 통상적인 횡영 MOSFET를 형성한다. 그러나, 디바이스(181)는 상부 주요 표면 상에 존재하면서 절연 영역(238)에 의해서 드레인 드리프트 영역(118)으로부터 분리되는 캐패시터 유전체 전계 형성 영역(208) 및 n+ 반도체 제 1 캐패시터 전극 영역(218)을 갖는다. 드레인 금속 배선 전극(168)은 드레인 영역(148) 및 제 1 캐패시터 전극 영역(218)과 접촉한다. 소스 금속 배선 전극(368)은 소스 영역(338)과 접촉하며 쇼트키 게이트 영역(318)을 피복하는 절연층(358) 위에서 연장되어 직접적으로 또는 실리사이드화된 영역을 통해서 제 1 캐패시터 전극 영역(218)을 대향하는 캐패시터 유전체 영역(208)의 단부를 접촉한다. 전극(368)과 캐패시터 유전체 영역(208)의 접촉부는 쇼트키 장벽 영역(228)과 같은 제 2 캐패시터 전극 영역을 형성한다. 점선(228a)은 제 2 캐패시터 전극 영역(228)과 소스 금속 배선 전극(368)의 공칭 경계부를 도시한다.The structure of the device 181 described so far forms a conventional lateral MOSFET. However, device 181 has a capacitor dielectric field formation region 208 and n + semiconductor first capacitor electrode region 218 present on the upper major surface and separated from drain drift region 118 by insulating region 238. Have The drain metal wiring electrode 168 contacts the drain region 148 and the first capacitor electrode region 218. Source metal wiring electrode 368 contacts first source region 338 and extends over insulating layer 358 covering Schottky gate region 318 to extend first capacitor electrode region 218 either directly or through a silicided region. Contact the end of the capacitor dielectric region 208 opposite. The contact of the electrode 368 and the capacitor dielectric region 208 forms a second capacitor electrode region, such as the Schottky barrier region 228. The dotted line 228a shows the nominal boundary of the second capacitor electrode region 228 and the source metal wiring electrode 368.
도 9는 도 8에 도시된 디바이스(181)와 유사한 횡형 쇼트키 게이트 전계 효과 트랜지스터 반도체 디바이스(182)의 단면도이지만 서로 간의 차이점은 도 9의 디바이스에서 쇼트키 장벽 영역 제 2 캐패시터 전극 영역(229)이 캐패시터 유전체 영역(208)과 디바이스(182)의 금속 또는 실리사이드화된 금속 쇼트키 게이트(318)의 접촉부에 의해서 형성된다는 점이다. 점선(229a)은 제 2 캐패시터 전극 영역(229)과 쇼트키 게이트(318) 간의 공칭 경계부를 도시한다.FIG. 9 is a cross-sectional view of a lateral Schottky gate field effect transistor semiconductor device 182 similar to the device 181 shown in FIG. 8, but the differences between each other are the Schottky barrier region second capacitor electrode region 229 in the device of FIG. 9. That is formed by the contact of the capacitor dielectric region 208 and the metal or silicided metal Schottky gate 318 of the device 182. Dotted line 229a shows the nominal boundary between the second capacitor electrode region 229 and the Schottky gate 318.
도 10은 본 발명에 따른 종형 쇼트키 게이트 전계 효과 트랜지스터 반도체 디바이스(183)의 일부의 단면도인데 이 디바이스(183)는 즉 종형 MESFET 또는 SIT(Static Induction Transistor)이다. 이 디바이스(183)는 n+ 드레인영역(149) 및 이 위에 존재하는 n- 드레인 드리프트 영역(119) 및 이 위에 존재하는 n- 또는 n 타입 접합부 영역(329) 및 이 위에 존재하는 n+ 소스 영역(339)을 연속적으로 가지고 있다. 드레인 전극(169)은 드레인 영역(149)과 접촉하며 소스 전극(369)은 소스 영역(339)과 접촉한다. 금속 또는 실리사이드화된 금속 쇼트키 게이트(319)는 접합부 영역(329)의 측면과 접촉한다. 캐패시터 유전체 전계 형성 영역(209)은 드레인 드리프트 영역(119)의 측면에 제공되며 절연 영역(239)에 의해서 상기 영역(119)으로부터 분리된다. 각 캐패시터 유전체 영역(209)은 이 영역(209)의 하부 단부에 인접하면서 점선(149a)에 의해서 도시된 바와 같이 드레인 영역(149)과 통합된 제 1 캐패시터 전극 영역(219)을 갖는다. 쇼트키 장벽 영역 제 2 캐패시터 전극 영역(2291)은 이 디바이스(183)의 금속 또는 실리사이드화된 금속 쇼트키 게이트(319)와 캐패시터 유전체 영역(209)의 접촉부에 의해서 형성된다. 점선(2291a)은 제 2 캐패시터 전극 영역(2291)과 쇼트키 게이트(319) 간의 공칭 경계부를 도시한다.10 is a cross-sectional view of a portion of a vertical Schottky gate field effect transistor semiconductor device 183 in accordance with the present invention, which is a vertical MESFET or Static Induction Transistor (SIT). The device 183 includes an n + drain region 149 and an n− drain drift region 119 thereon and an n− or n type junction region 329 present thereon and an n + source region 339 present thereon. ) Have consecutively. The drain electrode 169 is in contact with the drain region 149 and the source electrode 369 is in contact with the source region 339. The metal or silicided metal Schottky gate 319 is in contact with the side of the junction region 329. The capacitor dielectric field formation region 209 is provided on the side of the drain drift region 119 and is separated from the region 119 by the insulating region 239. Each capacitor dielectric region 209 has a first capacitor electrode region 219 adjacent to the lower end of this region 209 and integrated with the drain region 149 as shown by dashed line 149a. Schottky barrier region The second capacitor electrode region 2291 is formed by the contact of the metal or silicided metal Schottky gate 319 and the capacitor dielectric region 209 of the device 183. Dotted line 2291a shows the nominal boundary between second capacitor electrode region 2291 and Schottky gate 319.
도 8, 도 9 및 도 10에 도시된 쇼트키 게이트 전계 효과 트랜지스터(181,182,183)의 수정에 있어서 쇼트키 게이트는 가령 InAlAs 및 InGsAs 또는 AlGaN/GaN 및 AlGaAs/GaAs와 같은 상이한 반도체 물질들을 샌드위치함으로써 형성될 수 있다. 이러한 디바이스는 HEMT(고 전자 이동도 트랜지스터)로서 알려져 있다.In the modification of the Schottky gate field effect transistors 181, 182, 183 shown in Figs. 8, 9 and 10, the Schottky gate is formed by sandwiching different semiconductor materials such as InAlAs and InGsAs or AlGaN / GaN and AlGaAs / GaAs. Can be. Such devices are known as HEMTs (high electron mobility transistors).
도 11은 절연 게이트 바이폴라 트랜지스터 반도체 디바이스(IGBT)(19)의 일부의 단면도이다. 이 디바이스(19)는 다음과 같이 도 1에 도시된 평면 게이트 종형 절연 게이트 전계 효과 트랜지스터 반도체 디바이스(1)가 수정된 것이다. 즉, 드레인 영역(14)과 드레인 전극(16) 사이에서 드레인 영역(14)과 반대되는 도전성 타입을 갖는 p+ 반도체 영역(150)이 존재한다. 이 p+ 영역(150)은 바이폴라 에미터로서 기능하며 드레인 영역(14) 및 드레인 드리프트 영역(11)은 바이폴라 베이스로서 기능하며 바디 영역(32)은 바이폴라 컬렉터로서 기능한다. 도 3, 도 4, 도 5a 및 도 5b, 도 6a 내지 도 6c, 도 7a 내지 도 7c에서 도시된 모든 절연 게이트 전계 효과 트랜지스터 반도체 디바이스는 상기와 마찬가지로 IGBT 디바이스로 수정될 수 있다.11 is a cross-sectional view of a portion of an insulated gate bipolar transistor semiconductor device (IGBT) 19. This device 19 is a modification of the planar gate vertical insulated gate field effect transistor semiconductor device 1 shown in FIG. 1 as follows. That is, there is a p + semiconductor region 150 having a conductivity type opposite to the drain region 14 between the drain region 14 and the drain electrode 16. This p + region 150 functions as a bipolar emitter, the drain region 14 and the drain drift region 11 function as a bipolar base and the body region 32 functions as a bipolar collector. All of the insulated gate field effect transistor semiconductor devices shown in FIGS. 3, 4, 5A and 5B, 6A-6C, and 7A-7C can be modified to IGBT devices as above.
도 12는 도 1의 디바이스의 수정 디바이스인 본 발명에 따른 평면 게이트 종형 절연 게이트 전계 효과 트랜지스터 반도체 디바이스(12)의 일부의 단면도이다. 디바이스(12)에서, 제 1 캐패시터 전극 영역(21) 및 제 2 캐패시터 전극 영역(22)은 각기 전극(V2,V1)에 접속되지만 이들 전극 중 그 어떠한 것도 드레인 전극 또는 게이트 전극 또는 소스 전극이 아니다. 캐패시터 유전체 전계 형성 영역(20)과 드레인 드리프트 영역(11) 간의 절연 영역(23)은 부분(23a)으로서 상부 바디 표면(10a)까지 연장되어 제 2 캐패시터 전극 영역(22)을 p 바디 영역(32)과 소스 전극(36)으로부터 분리시킨다. 이로써, 금속 배선이 제 2 캐패시터 전극 영역(22)과 접촉하는 독립 전극(V1)에 제공될 수 있다. 또한, 상기 절연 영역(23)은 부분(23b)으로서 드레인 영역(14) 내부로 그리고 가로질러서 아래로 연장되며 이로써 제 1 캐패시터 전극 영역(21)과 접촉하기 위해서 전극(V2)을 제공할 수 있다. 이 전극(V2)은 3 차원으로(도시되지 않음) 반도체 바디의 표면까지 위로 연장된다. 도 2c를 참조하여 상술된 바와 같은 트렌치 에칭 프로세스에서, 이 트렌치는 드레인 영역(14) 내부로 아래로 연장될 수 있다. 이 경우에, 성장해서 절연 영역(23)을 형성하는 열적 산화물 층은 이방성으로 에칭되지 않으며 이에 따라서 트렌치의 바닥에서 남게 되어 부분(23b)의 일부를 형성한다. 이어서, n+ 반도체 제 1 캐패시터 전극 영역(21)이 트렌치 내에 캐패시터 유전체 물질(20)을 제공하기 이전에 증착된다. 이와 달리, SOI 프로세스를 사용하며 이 프로세스에서 매립된 산화물 층을 사용하여 트렌치의 바닥에 절연부(23b)를 제공할 수 있다. 절연 영역 연장부(23b)을 생략함으로써 오직 하나의 독립형 전극(V1)을 제공할 수도 있다.12 is a cross-sectional view of a portion of a planar gate vertical insulated gate field effect transistor semiconductor device 12 in accordance with the present invention that is a modification of the device of FIG. 1. In the device 12, the first capacitor electrode region 21 and the second capacitor electrode region 22 are connected to the electrodes V2 and V1, respectively, but none of these electrodes is a drain electrode or a gate electrode or a source electrode. . The insulating region 23 between the capacitor dielectric field formation region 20 and the drain drift region 11 extends to the upper body surface 10a as a portion 23a to extend the second capacitor electrode region 22 to the p body region 32. ) And the source electrode 36. As a result, a metal wiring may be provided to the independent electrode V1 in contact with the second capacitor electrode region 22. In addition, the insulating region 23 extends downward into and across the drain region 14 as part 23b, thereby providing an electrode V2 to contact the first capacitor electrode region 21. . This electrode V2 extends up to the surface of the semiconductor body in three dimensions (not shown). In a trench etching process as described above with reference to FIG. 2C, this trench may extend down into the drain region 14. In this case, the thermal oxide layer that grows to form the insulating region 23 is not anisotropically etched and thus remains at the bottom of the trench to form part of the portion 23b. Subsequently, an n + semiconductor first capacitor electrode region 21 is deposited prior to providing the capacitor dielectric material 20 in the trench. Alternatively, an SOI process may be used and an oxide layer embedded in the process may be used to provide insulation 23b at the bottom of the trench. Only one independent electrode V1 may be provided by omitting the insulation region extension 23b.
도 12의 디바이스(12)가 유리하게 사용될 수 있는 애플리케이션은 RF 디바이스 애플리케이션이며 여기서 오직 일정한 DC 전압 또는 전류가 제 1 캐패시터 전극 영역 및 제 2 캐패시터 전극 영역과 접촉하는 독립형 전극(V1,V2)을 통해서 상기 전계 형성 영역에 인가되며 한편 드레인 전극 및 소스 전극 및 게이트 전극은 이 일정한 DC 전압 또는 전류와 함께 RF 신호를 인가할 시에 사용된다. 도 12에서 도시된 바와 같이 하나 또는 두 개의 독립형 전극을 제공하도록 도 1의 디바이스(1)가 수정되는 것 이외에, 다른 상술된 임의의 예시적인 디바이스도 이와 같이 수정될 수 있다.An application in which the device 12 of FIG. 12 may advantageously be used is an RF device application where only constant DC voltage or current is via the standalone electrodes V1 and V2 in contact with the first capacitor electrode region and the second capacitor electrode region. A drain electrode, a source electrode, and a gate electrode are applied to the field formation region while being used to apply an RF signal with this constant DC voltage or current. In addition to modifying the device 1 of FIG. 1 to provide one or two independent electrodes as shown in FIG. 12, any of the other exemplary devices described above may be modified as such.
상술된 실례에서 소스 영역은 반도체 영역이었다. 그러나, 소스 영역은 가령 백금 실리사이드와 같은 쇼트키 금속화부에 의해서 제공되어서 바디 영역과 함께 쇼트키 장벽을 형성한다.In the example described above, the source region was a semiconductor region. However, the source region is provided by a Schottky metallization, such as platinum silicide, for example, to form a Schottky barrier with the body region.
물론, 본 발명에서 도전성 타입은 반대로 될 수 있으며 실리콘이 아닌 다른 반도체 물질 가령 게르마늄 또는 게르마늄 실리콘 합금이 사용될 수도 있다.Of course, in the present invention, the conductivity type may be reversed and other semiconductor materials other than silicon, such as germanium or germanium silicon alloy, may be used.
Claims (18)
Applications Claiming Priority (7)
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