JP2002531952A - mos field effect transistor having an auxiliary electrode - Google Patents

mos field effect transistor having an auxiliary electrode

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    • H01L29/407Recessed field plates, e.g. trench field plates, buried field plates

Abstract

(57)【要約】 本発明は、低いオン抵抗R onを有するMOS電界効果トランジスタに関し、このMOS電界効果トランジスタでは、1つの伝導形の複数の半導体領域(3)の間のドリフト区間に補助電極(11)が設けられており、この補助電極(11)は多結晶シリコン(12)から成り、多結晶シリコン(12)は絶縁層(5)によって周囲を囲まれている。 (57) Abstract: The present invention relates to a MOS field effect transistor having a low on-resistance R on, in the MOS field-effect transistor, the auxiliary electrode to the drift path between the plurality of semiconductor regions of one conduction type (3) (11) is provided, the auxiliary electrode (11) is made of polycrystalline silicon (12), polycrystalline silicon (12) is surrounded by an insulating layer (5).

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 本発明は、MOS電界効果トランジスタであって、 ・第1の主表面及び第2の主表面を有する1つの伝導形の半導体ボディを有し、 [0001] The present invention relates to a MOS field effect transistor, having one conductivity type semiconductor body having a first major surface and second major surfaces,,
半導体ボディにおいて第1の主表面の側に第1の伝導形とは正反対の他の伝導形の少なくとも1つの第1の半導体ゾーンが埋め込まれており、 ・1つの伝導形の少なくとも1つの第2の半導体ゾーンを有し、第2の半導体ゾーンは第1の半導体ゾーンに設けられており、 ・第2の半導体ゾーンと半導体ボディとの間の第1の半導体ゾーンの少なくとも上方の領域にゲート電極を有し、 ・半導体ボディに第2の主表面において接続する第1の電極を有し、及び、少なくとも第2の半導体ゾーンに接続する第2の電極を有する、MOS電界効果トランジスタに関する。 The semiconductor body has on a first main surface and the first conductivity type is embedded in at least one first semiconductor zone of the opposite other conduction type, the one-1 conductivity type at least one second It has a semiconductor zone, the second semiconductor zone first gate electrode in at least the region above the semiconductor zone between the first is provided on the semiconductor zone, - the second semiconductor zone and the semiconductor body has a has a first electrode connected at the second major surface, a semiconductor body, and a second electrode connected to at least a second semiconductor zone, to a MOS field effect transistor.

【0002】 周知のように以前から特にパワーMOS電界効果トランジスタ(FET)のオン抵抗R onを低減する可能性が研究されてきた。 [0002] possibility of reducing the on-resistance R on of the particular power MOS field effect transistor from the previous as well known (FET) have been investigated. 例えばUS5216275には冒頭に挙げたように原理的に構成されているパワー半導体装置が記述されている。 For example US5216275 power semiconductor device that is in principle constructed as mentioned at the outset in is described. この半導体装置のドリフト区間にはいわゆる「電圧サステイニング層(Voltag So-called "voltage sustaining layer in the drift zone of the semiconductor device (Voltage Quad
e sustaining layer)」が設けられている。 e sustaining layer) "it is provided. この電圧サステイニング層は互いに相並んだ垂直のp形領域及びn形領域から成り、これらのp形領域及びn形領域は互いに交互に配置され、これらのp形領域とn形領域との間には二酸化シリコンから成る絶縁層が設けられている。 This voltage sustaining layer is a p-type region and the n-type region of a vertical aligned phase with each other, these p-type regions and n-type regions are alternately arranged, between these p-type regions and n-type region insulating layer of silicon dioxide is provided on the. このような通常の半導体装置の例として図4にMOSFETが示されている。 MOSFET is shown in FIG. 4 as an example of such a conventional semiconductor device.

【0003】 この公知のMOSFETはn +形ドレインコンタクトゾーン2、交互に配置されたn形半導体ゾーン及びp形半導体ゾーン3乃至は4、p形半導体ゾーン(「 [0003] This known MOSFET is n + type drain contact zones 2, or alternately arranged an n-type semiconductor zones and the p-type semiconductor zone 3 is 4, p-type semiconductor zone ( "
ボディ」ゾーン)6及びこのゾーン6に埋め込まれたn形半導体ゾーン7を有する半導体ボディ1から成る。 Comprising a semiconductor body 1 having a body "zone) 6 and n-type semiconductor zones 7 embedded in the zone 6. n形半導体ゾーンとp形半導体ゾーン3乃至は4は例えば二酸化シリコンから成る絶縁層5によって相互に分離されている。 Or n-type semiconductor zone and the p-type semiconductor zones 3 4 are separated from each other by an insulating layer 5 made of for example silicon dioxide.

【0004】 半導体ボディ1には、場合によっては他の材料も使用できるが、通常はシリコンが使用される。 [0004] The semiconductor body 1 is in some cases other materials can be used, usually silicon is used. また場合によっては上記の伝導形を正反対にすることもできる。 In some cases it may be directly opposite the conductivity type.

【0005】 ドープされた多結晶シリコンから成るゲート電極9は例えば二酸化シリコン又は窒化シリコンから成る絶縁層8に埋め込まれており、接続端子Gが設けられている。 [0005] The gate electrode 9 made of doped polycrystalline silicon is embedded in the insulating layer 8 of, for example, silicon dioxide or silicon nitride, the connection terminal G is provided. 例えばアルミニウムから成る金属層10はn形ゾーン7に接続し、アースされるソース端子Sが設けられている。 For example, a metal layer 10 made of aluminum is connected to the n-type zone 7, the source terminal S is provided to be grounded. ドレイン端子Dが設けられているn +形半導体層2にはドレイン電圧+U Dが印加される。 Drain voltage + U D is applied to the n + -type semiconductor layer 2 in which the drain terminal D is provided.

【0006】 電圧+U Dが印加されると、ゾーン3及び4は相互に電荷担体によって空乏化される。 [0006] Voltage + U D is applied, the zone 3 and 4 are depleted by another charge carriers. 半導体ボディ1の2つの主表面の間に柱状に延在するこれらのゾーン3、 These zones 3 extending in a columnar between the two major surfaces of the semiconductor body 1,
4においてnドーピング及びpドーピングの総量がほぼ同じである場合、又は、 If the total amount of n-doped and p-doped are substantially the same in 4, or,
降伏が発生する前にこれらのゾーン3、4が完全に電荷担体によって空乏化されるほどにこれらのゾーン3、4においてnドーピング及びpドーピングの総量が僅少な場合、このようなMOSFETは高い電圧を遮断することができ、しかもそれにもかかわらず小さいオン抵抗R onを有する。 If breakdown is immaterial amount of n-doped and p-doped in these zones 3 and 4 as these zones 3 and 4 are depleted completely by charge carriers before they occur, such MOSFET high voltage can block, yet it has nevertheless small on-resistance R on. この場合、n形ゾーン3とp In this case, n-type zone 3 and p
形ゾーン4との間の絶縁層5のために、これらのゾーンが電荷担体によって完全には空乏化されていない場合には、ゾーン6の下に設けられたp形ゾーン4がn For the insulating layer 5 between the shape zone 4, if it is not depleted completely in these zones charge carrier, p-type zone 4 provided below the zone 6 is n
形ゾーン3に対するアースされたフィールドプレートとして使用される。 It is used as a grounded field plate for form zone 3.

【0007】 図4に示された構造を有するMOSFETはその製造において比較的コスト高であり、これはとりわけn形半導体ボディ1の中の絶縁層5及びこの絶縁層5によって周囲を囲まれたp形ゾーン4に起因する。 [0007] are relatively costly in MOSFET its production having the structure shown in FIG. 4, which is p which is surrounded particularly by the insulating layer 5 and the insulating layer 5 in the n-type semiconductor body 1 due to the shape zone 4.

【0008】 従って、本発明の課題は、この既存のMOSFETのような小さいオン抵抗を持ちながらも、はるかに簡単に製造できるMOSFETを提供することである。 Accordingly, an object of the present invention, while having a small ON resistance such as the existing MOSFET, is to provide a MOSFET which can be much more easily manufactured.

【0009】 上記課題は、冒頭に挙げたようなMOSFETにおいて、本発明により、半導体ボデには絶縁層を有する少なくとも1つの補助電極が設けられており、この補助電極は、半導体ボディの第1の主表面と第2の主表面との間の方向に延在しており、第1の半導体ゾーンに電気的に接続されていることによって解決される。 [0009] The above problems is the MOSFET as mentioned at the outset, the present invention, the semiconductor Bode is provided with at least one auxiliary electrode with an insulating layer, the auxiliary electrode, a first semiconductor body extends in a direction between the main surface and the second major surface, is solved by being electrically connected to the first semiconductor zone.
有利には補助電極は第1の半導体ゾーンのすぐ下に設けられる。 Advantageously the auxiliary electrode is provided immediately below the first semiconductor zone.

【0010】 この場合、複数のこのような補助電極を各々の第1の半導体ゾーンの下に設けることも可能である。 [0010] In this case, it is also possible to provide a plurality of such auxiliary electrodes below the first semiconductor zone of each. これらの補助電極は場合によっては「鉛筆状に」形成されている。 These auxiliary electrodes are formed "pencil-like" in some cases. 補助電極は第2の主表面の領域の1つの伝導形の高濃度ドープされた層にまで、すなわち、ドレインコンタクトゾーンの近傍にまで延在しうる。 Auxiliary electrode to the heavily doped layer of one conductivity type region of the second major surface, i.e., may extend to the vicinity of the drain contact zone. しかし、補助電極が1つの伝導形の低濃度ドープされた層にまでしか到達しておらず、 However, only not reach the auxiliary electrode is lightly doped single conductivity type layer,
この低濃度ドープされた層が半導体ボディと第1の電極に接続された高濃度ドープされた1つの伝導形の半導体層との間に設けられていることも可能である。 It is also possible provided between the low-concentration doped layer is a semiconductor layer of one conductivity type which is heavily doped, which is connected to the semiconductor body and the first electrode.

【0011】 補助電極自体は有利には高濃度ドープされた多結晶シリコンから成り、他方で絶縁層には有利には二酸化シリコンが使用される。 [0011] The auxiliary electrode itself consists preferably of polycrystalline silicon was heavily doped, preferably silicon dioxide is used for the insulating layer on the other hand.

【0012】 補助電極の深さは例えば5μmと40μmとの間であり、他方でこの補助電極の幅はほぼ1〜5μmのオーダである。 [0012] The depth of the auxiliary electrodes is between eg 5μm and 40 [mu] m, the width of the auxiliary electrode on the other hand is almost 1~5μm the order. 補助電極の多結晶シリコン上の絶縁層の厚さは0.1μmと1μmとの間である。 The thickness of the insulating layer on the polycrystalline silicon of the auxiliary electrode is between 0.1μm and 1 [mu] m. この絶縁層の厚さは第2の主表面の方向に向かって増大してゆくか又は2つの主表面の間の補助電極の中央部に至るまで増大してゆく。 The thickness of the insulating layer slide into increased up to the central portion of the auxiliary electrode between the second or slide into increases towards the direction of the main surface 2 of the main surface.

【0013】 本発明のMOSFETはとりわけ簡単なやり方で製造できる。 [0013] The MOSFET of the present invention can be produced in a particularly simple manner. すなわち、例えばn形半導体ボディにトレンチが例えばエッチングによって設けられる。 That is, the trench is provided for example by etching for example, n-type semiconductor body. これらのトレンチの壁面及び底部に絶縁層を設ける。 Walls and the bottom of the trenches in an insulating layer. これは酸化によって行われる。 This is done by oxidation. この結果、シリコンから成る半導体ボディにおいて絶縁層として二酸化シリコン層が形成される。 As a result, the silicon dioxide layer is formed as an insulating layer in a semiconductor body made of silicon. 次いで、これらのトレンチをn +形の又はp +形の多結晶シリコンで充填する。 Then, filling the trenches with n + -type or p + -type polycrystalline silicon. これは全く問題を生じない。 This does not cause any problems.

【0014】 この場合、補助電極の多結晶シリコンにはp +ドーピングが有利である:つまり、絶縁層に孔が存在している場合には、p形拡散の後でこの孔によってn形半導体ボディにおいて遮断pn接合部が生じる。 [0014] In this case, the polycrystalline silicon of the auxiliary electrode is advantageously p + doping: that is, if the hole in the insulating layer is present, n-type semiconductor body by the holes after the p-type diffusion blocking pn junction occurs in. これに対して、補助電極の多結晶シリコンに対するn +ドーピングの場合には、このような孔によってn形半導体ボディへの短絡が喚起されてしまう。 In contrast, in the case of n + doping for the polycrystalline silicon of the auxiliary electrode, short circuit to the n-type semiconductor body from being evoked by such holes.

【0015】 補助電極自体は、柱状、格子状又はストリップ状か又は他の形状を有することができる。 The auxiliary electrode itself may have columnar, a grid-like or strip-like or other shapes.

【0016】 また、n形半導体ゾーンは、補助電極が互いに近接して配置されればされるほど、まずます高濃度ドープされる。 Further, n-type semiconductor zone, as the auxiliary electrode is if it is placed close to each other, are first masu heavily doped. しかし、この場合、次のことが考慮される。 However, in this case, the following is taken into account.
すなわち、補助電極が互いにパラレルに延在している場合、n形半導体ゾーンの側面の表面電荷は降伏電荷の2倍に相応するドーピング材料量を上回ってはならない。 That is, when the auxiliary electrode extend in parallel to each other, the surface charge of the n-type semiconductor zone side of the should not exceed a doping material amount corresponding to twice the breakdown charge.

【0017】 補助電極の多結晶シリコンのn +ドーピング又はp +ドーピングは均一である必要はない。 [0017] n + doping or p + doped polycrystalline silicon of the auxiliary electrode need not be uniform. むしろ、この場合、ドーピング濃度の変動が許容される。 Rather, in this case, variation of the doping concentration is acceptable. また、補助電極の深さ乃至はトレンチの深さは重要ではない:これらは高濃度ドープされたドレインコンタクトゾーンにまで到達してもよいが、これはする必要があるわけではない。 The depth to the depth of the trench of the auxiliary electrode is not critical: they may be reached in heavily doped drain contact zone, this is not need to be.

【0018】 例えばn形半導体ボディの代わりに、この半導体ボディに対して異なるドーピングを有する層を設けることもできる。 [0018] Instead of, for example, n-type semiconductor body may be provided with a layer having a different doping to this semiconductor body.

【0019】 次に本発明を図面に基づいて詳しく記述する。 [0019] now be described in detail the present invention based on the drawings.

【0020】 図1は本発明の第1の実施例のMOSFETの断面図である。 [0020] FIG. 1 is a cross-sectional view of the MOSFET of the first embodiment of the present invention.

【0021】 図2は本発明の第2の実施例のMOSFETの断面図である。 [0021] FIG. 2 is a sectional view of the MOSFET of the second embodiment of the present invention.

【0022】 図3は本発明の第3の実施例のMOSFETの断面図である。 [0022] FIG. 3 is a sectional view of the MOSFET of the third embodiment of the present invention.

【0023】 図4は既存のMOSFETの断面図である。 [0023] FIG. 4 is a sectional view of an existing MOSFET.

【0024】 図4は既に冒頭で説明した。 [0024] FIG. 4 has already been described at the beginning. 図1から図3までには、互いに対応する部分に対して図4と同一の参照符号が使用されている。 The FIGS. 1 to 3, the same reference numerals as in FIG. 4 are used for corresponding parts with each other. また、図4と同じように、それぞれ記載されている伝導形は正反対でもよい。 Moreover, as with FIG. 4, the conduction type described respectively may be the opposite.

【0025】 図1は本発明のMOSFETの実施例を示す。 [0025] Figure 1 shows an embodiment of a MOSFET of the present invention. 図4の従来のMOSFETとは異なり、ここでは絶縁層5によって周囲を囲まれたp形ゾーン4が設けられていない。 Unlike conventional MOSFET of Figure 4, here not provided p-type zone 4 which is surrounded by the insulating layer 5. むしろ、図1の実施例のMOSFETには補助電極11が設けられており、これらの補助電極11はそれぞれn +ドープ又はp +ドープされた多結晶シリコン12から成り、絶縁層5によって周囲を囲まれている。 Rather, the MOSFET of the embodiment of FIG. 1 is provided with an auxiliary electrode 11, these auxiliary electrodes 11 is made of polycrystalline silicon 12 which are respectively n + doped or p + doped, surrounded by an insulating layer 5 It has been. 多結晶シリコンの代わりに、場合によっては他に相応に導電性を有する材料も使用できる。 Instead of polycrystalline silicon, optionally it can also be used a conductive material correspondingly to the other. また、絶縁層5は二酸化シリコンとは別の材料、例えば窒化シリコンから、又は、例えば二酸化シリコン又は窒化シリコンのような様々な絶縁フィルムからも構成されうる。 The insulating layer 5 is of a material different from silicon dioxide, for example, silicon nitride, or, for example, can also be constructed from a variety of insulating films such as silicon dioxide or silicon nitride.

【0026】 これらの補助電極は、図4の従来のMOSFETにおけるp形ゾーン4に類似の効果を有する。 [0026] The auxiliary electrodes may have a similar effect on the p-type zones 4 in the conventional MOSFET of Figure 4. すなわち、ドレイン電圧+U Dがドレイン端子Dに印加されると、n形ソーン3が電荷担体によって空乏化される。 That is, when the drain voltage + U D is applied to the drain terminal D, n-type Thorn 3 is depleted by charge carriers. この場合、絶縁層5においては図4の従来の構造を有するMOSFETの場合よりも大きな電界の電界強度が発生する。 In this case, the electric field strength of a large electric field is generated than in the case of a MOSFET having a conventional structure of FIG. 4 in the insulating layer 5. しかし、これは電荷担体によって行われる空乏化になんら影響を与えない。 However, this is no effect on the depletion performed by charge carriers.

【0027】 本発明の重要な利点は、図1のMOSFETは図4のMOSFETよりもはるかに簡単に製造できることである。 [0027] An important advantage of the present invention, MOSFET of FIG. 1 is that much simpler to manufacture than the MOSFET of FIG. すなわち、幅が約1〜5μmで深さが約5〜 That is, about 5 width and a depth of about 1~5μm
40μmのトレンチ13をほぼ層2に至るまで半導体ボディ1にエッチングしさえすればよく、次いでトレンチ13の壁面を酸化によって0.1〜1μmの層厚を有する二酸化シリコンから成る絶縁層5で被覆する。 The trenches 13 of 40μm need only etched into the semiconductor body 1 up to almost the layer 2 and then covered with an insulating layer 5 made of silicon dioxide having a thickness of 0.1~1μm the wall of the trench 13 by oxidation . この場合、絶縁層5の厚さは特に重要ではない。 In this case, the thickness of the insulating layer 5 is not particularly critical. むしろ、この厚さはトレンチ13において上部から下部へと又は中央部まで増大してもよい。 Rather, the thickness may be increased from the top in the trench 13 to a or the central portion to the lower.

【0028】 続いて、これらのトレンチはp +ドープされた又はn +ドープされた多結晶シリコン12によって充填される。 [0028] Subsequently, the trenches are filled with polycrystalline silicon 12 which is the p + doped or n + doped. しかし、有利には補助電極11に対するp +ドーピングの方が選ばれるべきである。 However, advantageously it should towards p + doping is selected for the auxiliary electrodes 11. なぜなら、可能性として絶縁層5に存在するかもしれない孔を顧慮すると、このp +ドーピングの方が、既に説明したように、より大きな歩留まりを生じるからである。 This is because, when having regard to the holes that may be present in the insulating layer 5 possibly, towards the p + doping, because as already described, results in a greater yield.

【0029】 補助電極11の配置は個々の半導体セルの配置と一致する必要はない。 The arrangement of the auxiliary electrode 11 does not have to match the arrangement of the individual semiconductor cell. むしろ、補助電極11は柱状に、格子状に又はストリップ状に又はその他の形状で設けられる。 Rather, the auxiliary electrode 11 is a columnar shape, is provided at or other shapes lattice pattern or strip.

【0030】 n形ゾーン3は、有利には、補助電極11が互いに近接すればするほど、ますます高濃度ドープされる。 The n-type zones 3, advantageously, as the auxiliary electrode 11 is if close to each other, are increasingly heavily doped. 重要なことは、補助電極11が互いにパラレルに延在する場合、n形ゾーン3の側面の表面電荷が降伏電荷に相応するドーピング材料量の2倍を上回らないことだけである。 Importantly, when the auxiliary electrode 11 extends in parallel to each other, the surface charge of the side surface of the n-type zones 3 is only to not exceed twice the doping amount of material corresponding to the breakdown charge.

【0031】 n形ゾーン3(乃至は半導体ボディ1)の代わりに、異なるドーピングを有する複数の層を設けることもできる。 The n-type zones 3 (or the semiconductor body 1) instead of, may be provided a plurality of layers having a different doping. さらに、n +形ゾーン2はn-p +層序又はn + -p +層序によって置き換えることもでき、これは図1において破線15によって示されている。 Further, n + form Zone 2 may also be replaced by n-p + stratigraphic or n + -p + stratigraphic, which is indicated by the dashed line 15 in FIG. 1. この場合には、IGBTとなる(IGBT=絶縁ゲートを有するバイポーラトランジスタ)。 In this case, the IGBT (IGBT = bipolar transistor having an insulated gate).

【0032】 最終的に、補助電極11の多結晶シリコン12のドーピングは均一である必要はない。 [0032] Finally, doping of the polycrystalline silicon 12 of the auxiliary electrode 11 need not be uniform.

【0033】 図2は本発明の他の実施例を示しており、この実施例では、図1の実施例とは異なり、2つの補助電極11が各セルに割り当てられている。 [0033] Figure 2 shows another embodiment of the present invention, in this embodiment, unlike the embodiment of FIG. 1, two auxiliary electrodes 11 are allocated to each cell. 当然、場合によっては3つの又は複数の補助電極11を各セル毎に設けることもできる。 Of course, in some cases it may be provided three or more auxiliary electrodes 11 for each cell.

【0034】 最終的には、補助電極11がドレイン端子Dの側の高濃度ドープされたn +形層2にまで到達することも必要ない。 [0034] Finally, the auxiliary electrode 11 is not necessary to reach the n + type layer 2 which is heavily doped side of the drain terminal D. 同様に、これらの補助電極11がn +形層2とn形ゾーン3との間に設けられているn -形層14で終わることも可能である。 Similarly, these auxiliary electrodes 11 n is provided between the n + -type layer 2 and the n-type zones 3 - it is also possible to end up in the form layer 14.

【0035】 本発明はこのように簡単なやり方で製造できるMOSFETを可能にする。 The present invention enables a MOSFET can be produced in such a simple manner. このMOSFETはトレンチの形成の際の半導体技術における通常のステップを必要とするだけであり、それにもかかわらず小さいオン抵抗R onを保障する。 The MOSFET is only requires ordinary steps in semiconductor technology in the formation of the trench, ensuring nevertheless a small on-resistance R on.

【0036】 上記の実施例では本発明のMOS電界効果トランジスタの垂直構造が記述された。 The vertical structure of the MOS field-effect transistor of the present invention in the above embodiments have been described. 当然、本発明は、横方向構造にも適用可能であり、この横方向構造の場合には補助電極11が半導体ボディにおいて横方向に延在する。 Naturally, the invention is also applicable to lateral structure, the auxiliary electrode 11 in the case of the transverse structure extends laterally in the semiconductor body.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の第1の実施例のMOSFETの断面図である。 1 is a cross-sectional view of the MOSFET of the first embodiment of the present invention.

【図2】 本発明の第2の実施例のMOSFETの断面図である。 2 is a cross-sectional view of the MOSFET of the second embodiment of the present invention.

【図3】 本発明の第3の実施例のMOSFETの断面図である。 3 is a cross-sectional view of the MOSFET of the third embodiment of the present invention.

【図4】 既存のMOSFETの断面図である。 4 is a cross-sectional view of an existing MOSFET.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 半導体ボディ 2 n +形ドレインコンタクトゾーン 3 n形半導体ゾーン 4 p形半導体ゾーン 5 絶縁層 6 p形半導体ゾーン(「ボディ」ゾーン) 9 ゲート電極 G 接続端子 10 金属層 S ソース端子 D ドレイン端子 +U Dドレイン電圧 11 補助電極 12 多結晶シリコン 13 トレンチ 15 破線 14 n -形層 1 semiconductor body 2 n + form drain contact zone 3 n-type semiconductor zone 4 p-type semiconductor zone 5 insulating layer 6 p-type semiconductor zone ( "body" zone) 9 gate electrode G connected terminals 10 metal layer S source terminal D a drain terminal + U D drain voltage 11 auxiliary electrode 12 of polycrystalline silicon 13 trenches 15 dashed 14 n - type layer

Claims (14)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 MOS電界効果トランジスタであって、 第1の主表面及び第2の主表面を有する1つの伝導形の半導体ボディ(1)を有し、該半導体ボディ(1)において前記第1の主表面の側に第1の伝導形とは正反対の他の伝導形の少なくとも1つの第1の半導体ゾーン(6)が埋め込まれており、 前記1つの伝導形の少なくとも1つの第2の半導体ゾーン(7)を有し、該第2の半導体ゾーン(7)は前記第1の半導体ゾーン(6)に設けられており、 前記第2の半導体ゾーン(7)と前記半導体ボディ(1)との間の前記第1の半導体ゾーン(6)の少なくとも上方の領域にゲート電極(9)を有し、 前記半導体ボディ(1)に前記第2の主表面において接続する第1の電極(D 1. A MOS field effect a transistor having a semiconductor body (1) of one conductivity type having a first major surface and second major surfaces, the first in the semiconductor body (1) the first and the conductivity type is embedded at least one first semiconductor zone of the opposite other conduction type (6), at least one second semiconductor of the one conductivity type on the side of the main surface of the has a zone (7), the semiconductor zone (7) of said second being disposed on the first semiconductor zone (6), the second semiconductor zone (7) wherein the semiconductor body (1) at least the upper has a gate electrode (9) in the region, a first electrode connected at said second main surface to said semiconductor body (1) (D of the first semiconductor zone (6) between the
    )を有し、及び、少なくとも前記第2の半導体ゾーン(7)に接続する第2の電極(10;S)を有する、MOS電界効果トランジスタにおいて、 前記半導体ボディ(1)には、絶縁層(5)を有する少なくとも1つの補助電極(11)が設けられており、該補助電極(11)は前記半導体ボディ(1)の前記第1の主表面と第2の主表面との間の方向に延在しており、前記第1の半導体ゾーン(6)に電気的に接続されていることを特徴とする、MOS電界効果トランジスタ。 ) Has, and a second electrode connected to at least the second semiconductor zone (7) (10; having S), the MOS field-effect transistors, said the semiconductor body (1), an insulating layer ( 5) at least one auxiliary electrode (11) is provided with a, the auxiliary electrode (11) in the direction between said first main surface and a second major surface of said semiconductor body (1) It extends, characterized in that it is electrically connected to the first semiconductor zone (6), MOS field-effect transistor.
  2. 【請求項2】 各々の第1の半導体ゾーン(6)のすぐ下に1つ又は複数の補助電極(11)が設けられていることを特徴とする請求項1記載のMOS電界効果トランジスタ。 Wherein one or more MOS field effect transistor of claim 1, wherein the auxiliary electrode (11), characterized in that it is provided immediately under each first semiconductor zone (6).
  3. 【請求項3】 補助電極は鉛筆状に形成されていることを特徴とする請求項1又は2記載のMOS電界効果トランジスタ。 3. A MOS field effect transistor according to claim 1 or 2, wherein the auxiliary electrode is formed in a pencil shape.
  4. 【請求項4】 補助電極(11)は第2の主表面の領域の1つの伝導形の高濃度ドープされた層(2)にまで到達していることを特徴とする請求項1から3 Wherein the auxiliary electrode (11) from claim 1, characterized in that it reaches the layer (2) which is heavily doped of one conductivity type region of the second main surface 3
    のうちの1項記載のMOS電界効果トランジスタ。 MOS field-effect transistor according item 1 of the.
  5. 【請求項5】 補助電極(11)は1つの伝導形の低濃度ドープされた層( 5. The auxiliary electrode (11) of one conductivity type low concentration doped layer (
    14)にまで到達しており、前記層(14)は半導体ボディ(1)と第1の電極(D)に接続された高濃度ドープされた前記1つの伝導形の半導体層(2)との間に設けられていることを特徴とする請求項1から3のうちの1項記載のMOS And reaches the 14), said layer (14) is a semiconductor body (1) and the first electrode (D) connected to the heavily doped semiconductor layer of said one conductivity type and (2) MOS things preceding claim of the preceding claims, characterized in 3 that is provided between
    電界効果トランジスタ。 Field-effect transistor.
  6. 【請求項6】 補助電極は高濃度ドープされた多結晶シリコン(12)から成り、該多結晶シリコン(12)は二酸化シリコンから成る絶縁層(5)によって周囲を囲まれていることを特徴とする請求項1から5のうちの1項記載のMO 6. The auxiliary electrode is made of polycrystalline silicon which is highly doped (12), polycrystalline silicon (12) and characterized in that it is surrounded by an insulating layer made of silicon dioxide (5) MO according one of claims 1 to 5,
    S電界効果トランジスタ。 S field-effect transistor.
  7. 【請求項7】 補助電極(11)の深さは5〜40μmであることを特徴とする請求項1から6のうちの1項記載のMOS電界効果トランジスタ。 7. A MOS field-effect transistor according one of claims 1 to 6, wherein the depth of the auxiliary electrode (11) is 5 to 40 m.
  8. 【請求項8】 補助電極(11)の幅はほぼ1〜5μmであることを特徴とする請求項1から7のうちの1項記載のMOS電界効果トランジスタ。 8. MOS field effect transistor according one of claims 1 to 7, wherein the width of the auxiliary electrode (11) is approximately 1 to 5 [mu] m.
  9. 【請求項9】 絶縁層の厚さは0.1μmと1μmとの間であることを特徴とする請求項1から8のうちの1項記載のMOS電界効果トランジスタ。 9. MOS field effect transistor according one of claims 1 to 8, wherein the thickness of the insulating layer is between 0.1μm and 1 [mu] m.
  10. 【請求項10】 絶縁層(5)の厚さは第2の主表面の方向に向かって増大してゆくことを特徴とする請求項1から9のうちの1項記載のMOS電界効果トランジスタ。 10. A MOS field-effect transistor according one of claims 1 to 9, characterized in that the thickness of the insulating layer (5) is slide into increased toward the second major surface.
  11. 【請求項11】 絶縁層(5)の厚さは補助電極(11)の中央部に至るまで増大してゆくことを特徴とする請求項1から9のうちの1項記載のMOS電界効果トランジスタ。 11. The MOS field effect transistor according one of the nine claims 1, characterized in that slide into increased up to the central portion of the thickness auxiliary electrode dielectric layer (5) (11) .
  12. 【請求項12】 補助電極(11)は、トレンチ(13)をエッチングすること及び前記トレンチ(13)を絶縁層(5)及び多結晶シリコン(12)で充填することによって製造されることを特徴とする請求項1から11のうちの1項記載のMOS電界効果トランジスタ。 12. Auxiliary electrodes (11), characterized in that it is manufactured by filling in the trench (13) is etched and that the said trench (13) an insulating layer (5) and polycrystalline silicon (12) MOS field-effect transistor according one of claims 1 to 11,.
  13. 【請求項13】 多結晶シリコン(12)は均一にはドープされていないことを特徴とする請求項6記載のMOS電界効果トランジスタ。 13. polycrystalline silicon (12) MOS field effect transistor according to claim 6, wherein the non-uniformly doped.
  14. 【請求項14】 第2の主表面の領域の半導体ボディ(1)において、1つの伝導形の高濃度ドープされた層(2)が、又は、前記1つの伝導形の層及び他の伝導形の高濃度ドープされた層から成る層序が、又は、前記1つの伝導形の高濃度ドープされた層及び前記他の伝導形の高濃度ドープされた層から成る層序が設けられていることを特徴とする請求項1から13のうちの1項記載のMOS電界効果トランジスタ。 14. The semiconductor body region of the second main surface (1), heavily doped layer of one conductivity type (2), or a layer of said one conductivity type and the other conductivity type Stratigraphy consisting heavily doped layer, or that the one Stratigraphy consisting heavily doped layer and heavily doped layer of the other conductivity type conductivity type is provided MOS field-effect transistor according one of claims 1 to 13, characterized in.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005507160A (en) * 2001-10-17 2005-03-10 フェアチャイルド セミコンダクター コーポレイション Semiconductor device, field effect transistor, and method for forming the same
US7936008B2 (en) 2003-12-30 2011-05-03 Fairchild Semiconductor Corporation Structure and method for forming accumulation-mode field effect transistor with improved current capability
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US8350270B2 (en) 2008-03-07 2013-01-08 Mitsubishi Electric Corporation Silicon carbide semiconductor device and method for manufacturing the same
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