JP2002531952A - MOS field-effect transistor with auxiliary electrode - Google Patents
MOS field-effect transistor with auxiliary electrodeInfo
- Publication number
- JP2002531952A JP2002531952A JP2000585937A JP2000585937A JP2002531952A JP 2002531952 A JP2002531952 A JP 2002531952A JP 2000585937 A JP2000585937 A JP 2000585937A JP 2000585937 A JP2000585937 A JP 2000585937A JP 2002531952 A JP2002531952 A JP 2002531952A
- Authority
- JP
- Japan
- Prior art keywords
- effect transistor
- auxiliary electrode
- mos field
- conductivity type
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 67
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 235000012239 silicon dioxide Nutrition 0.000 claims description 9
- 239000000377 silicon dioxide Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 2
- 239000002800 charge carrier Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 本発明は、低いオン抵抗Ｒonを有するＭＯＳ電界効果トランジスタに関し、このＭＯＳ電界効果トランジスタでは、１つの伝導形の複数の半導体領域（３）の間のドリフト区間に補助電極（１１）が設けられており、この補助電極（１１）は多結晶シリコン（１２）から成り、多結晶シリコン（１２）は絶縁層（５）によって周囲を囲まれている。 (57) Abstract: The present invention relates to a MOS field-effect transistor having a low on-resistance R on , wherein an auxiliary electrode is provided in a drift section between a plurality of semiconductor regions (3) of one conductivity type. (11) is provided, and the auxiliary electrode (11) is made of polycrystalline silicon (12), and the polycrystalline silicon (12) is surrounded by an insulating layer (5).
Description
【０００１】 本発明は、ＭＯＳ電界効果トランジスタであって、 ・第１の主表面及び第２の主表面を有する１つの伝導形の半導体ボディを有し、
半導体ボディにおいて第１の主表面の側に第１の伝導形とは正反対の他の伝導形
の少なくとも１つの第１の半導体ゾーンが埋め込まれており、 ・１つの伝導形の少なくとも１つの第２の半導体ゾーンを有し、第２の半導体ゾ
ーンは第１の半導体ゾーンに設けられており、 ・第２の半導体ゾーンと半導体ボディとの間の第１の半導体ゾーンの少なくとも
上方の領域にゲート電極を有し、 ・半導体ボディに第２の主表面において接続する第１の電極を有し、及び、少な
くとも第２の半導体ゾーンに接続する第２の電極を有する、ＭＯＳ電界効果トラ
ンジスタに関する。The present invention is a MOS field effect transistor comprising: a semiconductor body of one conductivity type having a first main surface and a second main surface;
At least one first semiconductor zone of another conductivity type diametrically opposite to the first conductivity type is embedded in the semiconductor body on the side of the first main surface, at least one second zone of one conductivity type A second semiconductor zone is provided in the first semiconductor zone; a gate electrode in a region at least above the first semiconductor zone between the second semiconductor zone and the semiconductor body; A MOS field effect transistor having a first electrode connected to the semiconductor body at a second main surface, and having at least a second electrode connected to the second semiconductor zone.
【０００２】 周知のように以前から特にパワーＭＯＳ電界効果トランジスタ（ＦＥＴ）のオ
ン抵抗Ｒonを低減する可能性が研究されてきた。例えばＵＳ５２１６２７５には
冒頭に挙げたように原理的に構成されているパワー半導体装置が記述されている
。この半導体装置のドリフト区間にはいわゆる「電圧サステイニング層（Voltag
e sustaining layer）」が設けられている。この電圧サステイニング層は互いに
相並んだ垂直のｐ形領域及びｎ形領域から成り、これらのｐ形領域及びｎ形領域
は互いに交互に配置され、これらのｐ形領域とｎ形領域との間には二酸化シリコ
ンから成る絶縁層が設けられている。このような通常の半導体装置の例として図
４にＭＯＳＦＥＴが示されている。As is well known, the possibility of reducing the on-resistance R on of power MOS field-effect transistors (FETs) has been studied particularly before. For example, US Pat. No. 5,216,275 describes a power semiconductor device constructed in principle as mentioned at the beginning. In the drift section of this semiconductor device, a so-called “voltage sustaining layer (Voltag
e sustaining layer) ". The voltage sustaining layer consists of vertical p-type and n-type regions arranged side by side, the p-type and n-type regions being arranged alternately with each other, and between the p-type and n-type regions. Is provided with an insulating layer made of silicon dioxide. FIG. 4 shows a MOSFET as an example of such a normal semiconductor device.
【０００３】 この公知のＭＯＳＦＥＴはｎ+形ドレインコンタクトゾーン２、交互に配置さ
れたｎ形半導体ゾーン及びｐ形半導体ゾーン３乃至は４、ｐ形半導体ゾーン（「
ボディ」ゾーン）６及びこのゾーン６に埋め込まれたｎ形半導体ゾーン７を有す
る半導体ボディ１から成る。ｎ形半導体ゾーンとｐ形半導体ゾーン３乃至は４は
例えば二酸化シリコンから成る絶縁層５によって相互に分離されている。This known MOSFET has an n + -type drain contact zone 2, alternating n-type semiconductor zones and p-type semiconductor zones 3 or 4, a p-type semiconductor zone (“
It comprises a semiconductor body 1 having a "body" zone 6 and an n-type semiconductor zone 7 embedded in this zone 6. The n-type semiconductor zone and the p-type semiconductor zone 3 or 4 are separated from one another by an insulating layer 5 made of, for example, silicon dioxide.
【０００４】 半導体ボディ１には、場合によっては他の材料も使用できるが、通常はシリコ
ンが使用される。また場合によっては上記の伝導形を正反対にすることもできる
。The semiconductor body 1 is usually made of silicon, although other materials can be used in some cases. In some cases, the above conduction types can be reversed.
【０００５】 ドープされた多結晶シリコンから成るゲート電極９は例えば二酸化シリコン又
は窒化シリコンから成る絶縁層８に埋め込まれており、接続端子Ｇが設けられて
いる。例えばアルミニウムから成る金属層１０はｎ形ゾーン７に接続し、アース
されるソース端子Ｓが設けられている。ドレイン端子Ｄが設けられているｎ+形
半導体層２にはドレイン電圧+ＵDが印加される。A gate electrode 9 made of doped polycrystalline silicon is embedded in an insulating layer 8 made of, for example, silicon dioxide or silicon nitride, and a connection terminal G is provided. A metal layer 10, for example made of aluminum, is connected to the n-type zone 7 and provided with a grounded source terminal S. Drain voltage + U D is applied to the n + -type semiconductor layer 2 in which the drain terminal D is provided.
【０００６】 電圧+ＵDが印加されると、ゾーン３及び４は相互に電荷担体によって空乏化さ
れる。半導体ボディ１の２つの主表面の間に柱状に延在するこれらのゾーン３、
４においてｎドーピング及びｐドーピングの総量がほぼ同じである場合、又は、
降伏が発生する前にこれらのゾーン３、４が完全に電荷担体によって空乏化され
るほどにこれらのゾーン３、４においてｎドーピング及びｐドーピングの総量が
僅少な場合、このようなＭＯＳＦＥＴは高い電圧を遮断することができ、しかも
それにもかかわらず小さいオン抵抗Ｒonを有する。この場合、ｎ形ゾーン３とｐ
形ゾーン４との間の絶縁層５のために、これらのゾーンが電荷担体によって完全
には空乏化されていない場合には、ゾーン６の下に設けられたｐ形ゾーン４がｎ
形ゾーン３に対するアースされたフィールドプレートとして使用される。[0006] Voltage + U D is applied, the zone 3 and 4 are depleted by another charge carriers. These zones 3, which extend in a columnar manner between the two main surfaces of the semiconductor body 1,
4, the total amount of n-doping and p-doping is substantially the same, or
If the total amount of n-doping and p-doping in these zones 3, 4 is so small that these zones 3, 4 are completely depleted by charge carriers before breakdown occurs, such MOSFETs will have a high voltage. , And nonetheless has a low on-resistance R on . In this case, n-type zone 3 and p
If these zones are not completely depleted by charge carriers due to the insulating layer 5 between them and the p-type zone 4 provided below the zone 6,
Used as grounded field plate for shape zone 3.
【０００７】 図４に示された構造を有するＭＯＳＦＥＴはその製造において比較的コスト高
であり、これはとりわけｎ形半導体ボディ１の中の絶縁層５及びこの絶縁層５に
よって周囲を囲まれたｐ形ゾーン４に起因する。A MOSFET having the structure shown in FIG. 4 is relatively expensive in its manufacture, which is due in particular to the insulating layer 5 in the n-type semiconductor body 1 and the p surrounding the insulating layer 5. Due to shape zone 4.
【０００８】 従って、本発明の課題は、この既存のＭＯＳＦＥＴのような小さいオン抵抗を
持ちながらも、はるかに簡単に製造できるＭＯＳＦＥＴを提供することである。Accordingly, an object of the present invention is to provide a MOSFET which has a low on-resistance like the existing MOSFET but can be manufactured much more easily.
【０００９】 上記課題は、冒頭に挙げたようなＭＯＳＦＥＴにおいて、本発明により、半導
体ボデには絶縁層を有する少なくとも１つの補助電極が設けられており、この補
助電極は、半導体ボディの第１の主表面と第２の主表面との間の方向に延在して
おり、第１の半導体ゾーンに電気的に接続されていることによって解決される。
有利には補助電極は第１の半導体ゾーンのすぐ下に設けられる。According to the invention, the semiconductor body is provided with at least one auxiliary electrode having an insulating layer, wherein the auxiliary electrode is provided on a first of the semiconductor body. The problem is solved by extending in a direction between the main surface and the second main surface and being electrically connected to the first semiconductor zone.
Advantageously, the auxiliary electrode is provided directly below the first semiconductor zone.
【００１０】 この場合、複数のこのような補助電極を各々の第１の半導体ゾーンの下に設け
ることも可能である。これらの補助電極は場合によっては「鉛筆状に」形成され
ている。補助電極は第２の主表面の領域の１つの伝導形の高濃度ドープされた層
にまで、すなわち、ドレインコンタクトゾーンの近傍にまで延在しうる。しかし
、補助電極が１つの伝導形の低濃度ドープされた層にまでしか到達しておらず、
この低濃度ドープされた層が半導体ボディと第１の電極に接続された高濃度ドー
プされた１つの伝導形の半導体層との間に設けられていることも可能である。In this case, it is also possible to provide a plurality of such auxiliary electrodes below each first semiconductor zone. These auxiliary electrodes are in some cases "pencil-shaped". The auxiliary electrode may extend as far as the heavily doped layer of one conductivity type in the region of the second main surface, i.e. close to the drain contact zone. However, the auxiliary electrode only reaches a lightly doped layer of one conductivity type,
It is also possible for this lightly doped layer to be provided between the semiconductor body and a highly doped semiconductor layer of one conductivity type connected to the first electrode.
【００１１】 補助電極自体は有利には高濃度ドープされた多結晶シリコンから成り、他方で
絶縁層には有利には二酸化シリコンが使用される。The auxiliary electrode itself preferably consists of highly doped polycrystalline silicon, while silicon dioxide is preferably used for the insulating layer.
【００１２】 補助電極の深さは例えば５μｍと４０μｍとの間であり、他方でこの補助電極
の幅はほぼ１〜５μｍのオーダである。補助電極の多結晶シリコン上の絶縁層の
厚さは０.１μｍと１μｍとの間である。この絶縁層の厚さは第２の主表面の方
向に向かって増大してゆくか又は２つの主表面の間の補助電極の中央部に至るま
で増大してゆく。The depth of the auxiliary electrode is for example between 5 μm and 40 μm, while the width of this auxiliary electrode is on the order of approximately 1-5 μm. The thickness of the insulating layer on the polycrystalline silicon of the auxiliary electrode is between 0.1 μm and 1 μm. The thickness of this insulating layer increases towards the second main surface or up to the center of the auxiliary electrode between the two main surfaces.
【００１３】 本発明のＭＯＳＦＥＴはとりわけ簡単なやり方で製造できる。すなわち、例え
ばｎ形半導体ボディにトレンチが例えばエッチングによって設けられる。これら
のトレンチの壁面及び底部に絶縁層を設ける。これは酸化によって行われる。こ
の結果、シリコンから成る半導体ボディにおいて絶縁層として二酸化シリコン層
が形成される。次いで、これらのトレンチをｎ+形の又はｐ+形の多結晶シリコン
で充填する。これは全く問題を生じない。The MOSFET according to the invention can be manufactured in a particularly simple manner. That is, for example, a trench is provided in the n-type semiconductor body, for example, by etching. An insulating layer is provided on the wall and bottom of these trenches. This is done by oxidation. As a result, a silicon dioxide layer is formed as an insulating layer in the semiconductor body made of silicon. The trenches are then filled with n + or p + polycrystalline silicon. This does not cause any problems.
【００１４】 この場合、補助電極の多結晶シリコンにはｐ+ドーピングが有利である：つま
り、絶縁層に孔が存在している場合には、ｐ形拡散の後でこの孔によってｎ形半
導体ボディにおいて遮断ｐｎ接合部が生じる。これに対して、補助電極の多結晶
シリコンに対するｎ+ドーピングの場合には、このような孔によってｎ形半導体
ボディへの短絡が喚起されてしまう。In this case, p.sup. + Doping is advantageous for the polysilicon of the auxiliary electrode: that is, if there is a hole in the insulating layer, after the p-type diffusion, this hole causes the n-type semiconductor body. A pn junction occurs at On the other hand, in the case of n + doping of the polysilicon of the auxiliary electrode, such a hole causes a short circuit to the n-type semiconductor body.
【００１５】 補助電極自体は、柱状、格子状又はストリップ状か又は他の形状を有すること
ができる。The auxiliary electrode itself can have a columnar, grid-like or strip-like or other shape.
【００１６】 また、ｎ形半導体ゾーンは、補助電極が互いに近接して配置されればされるほ
ど、まずます高濃度ドープされる。しかし、この場合、次のことが考慮される。
すなわち、補助電極が互いにパラレルに延在している場合、ｎ形半導体ゾーンの
側面の表面電荷は降伏電荷の２倍に相応するドーピング材料量を上回ってはなら
ない。The n-type semiconductor zone is also heavily doped first as the auxiliary electrodes are arranged closer to each other. However, in this case, the following is considered.
That is, if the auxiliary electrodes extend parallel to one another, the surface charge on the sides of the n-type semiconductor zone must not exceed the amount of doping material corresponding to twice the breakdown charge.
【００１７】 補助電極の多結晶シリコンのｎ+ドーピング又はｐ+ドーピングは均一である必
要はない。むしろ、この場合、ドーピング濃度の変動が許容される。また、補助
電極の深さ乃至はトレンチの深さは重要ではない：これらは高濃度ドープされた
ドレインコンタクトゾーンにまで到達してもよいが、これはする必要があるわけ
ではない。The n + or p + doping of the polysilicon of the auxiliary electrode does not need to be uniform. Rather, in this case, fluctuations in the doping concentration are allowed. Also, the depth of the auxiliary electrode or the depth of the trench is not important: they may reach the heavily doped drain contact zone, but this need not be the case.
【００１８】 例えばｎ形半導体ボディの代わりに、この半導体ボディに対して異なるドーピ
ングを有する層を設けることもできる。For example, instead of an n-type semiconductor body, it is also possible to provide a layer with different doping for this semiconductor body.
【００１９】 次に本発明を図面に基づいて詳しく記述する。Next, the present invention will be described in detail with reference to the drawings.
【００２０】 図１は本発明の第１の実施例のＭＯＳＦＥＴの断面図である。FIG. 1 is a sectional view of a MOSFET according to a first embodiment of the present invention.
【００２１】 図２は本発明の第２の実施例のＭＯＳＦＥＴの断面図である。FIG. 2 is a sectional view of a MOSFET according to a second embodiment of the present invention.
【００２２】 図３は本発明の第３の実施例のＭＯＳＦＥＴの断面図である。FIG. 3 is a sectional view of a MOSFET according to a third embodiment of the present invention.
【００２３】 図４は既存のＭＯＳＦＥＴの断面図である。FIG. 4 is a sectional view of an existing MOSFET.
【００２４】 図４は既に冒頭で説明した。図１から図３までには、互いに対応する部分に対
して図４と同一の参照符号が使用されている。また、図４と同じように、それぞ
れ記載されている伝導形は正反対でもよい。FIG. 4 has already been described at the outset. 1 to 3 use the same reference numerals as in FIG. 4 for corresponding parts. Also, as in FIG. 4, the conduction types described may be diametrically opposite.
【００２５】 図１は本発明のＭＯＳＦＥＴの実施例を示す。図４の従来のＭＯＳＦＥＴとは
異なり、ここでは絶縁層５によって周囲を囲まれたｐ形ゾーン４が設けられてい
ない。むしろ、図１の実施例のＭＯＳＦＥＴには補助電極１１が設けられており
、これらの補助電極１１はそれぞれｎ+ドープ又はｐ+ドープされた多結晶シリコ
ン１２から成り、絶縁層５によって周囲を囲まれている。多結晶シリコンの代わ
りに、場合によっては他に相応に導電性を有する材料も使用できる。また、絶縁
層５は二酸化シリコンとは別の材料、例えば窒化シリコンから、又は、例えば二
酸化シリコン又は窒化シリコンのような様々な絶縁フィルムからも構成されうる
。FIG. 1 shows an embodiment of a MOSFET according to the present invention. Unlike the conventional MOSFET of FIG. 4, a p-type zone 4 surrounded by an insulating layer 5 is not provided here. Rather, the MOSFET of the embodiment of FIG. 1 is provided with auxiliary electrodes 11, each composed of n + -doped or p + -doped polycrystalline silicon 12 and surrounded by an insulating layer 5. Have been. Instead of polycrystalline silicon, it is also possible, if appropriate, to use other electrically conductive materials. The insulating layer 5 can also be composed of a material other than silicon dioxide, for example silicon nitride, or of various insulating films, for example silicon dioxide or silicon nitride.
【００２６】 これらの補助電極は、図４の従来のＭＯＳＦＥＴにおけるｐ形ゾーン４に類似
の効果を有する。すなわち、ドレイン電圧+ＵDがドレイン端子Ｄに印加されると
、ｎ形ソーン３が電荷担体によって空乏化される。この場合、絶縁層５において
は図４の従来の構造を有するＭＯＳＦＥＴの場合よりも大きな電界の電界強度が
発生する。しかし、これは電荷担体によって行われる空乏化になんら影響を与え
ない。These auxiliary electrodes have a similar effect to the p-type zone 4 in the conventional MOSFET of FIG. That is, when the drain voltage + U D is applied to the drain terminal D, n-type Thorn 3 is depleted by charge carriers. In this case, a larger electric field intensity is generated in the insulating layer 5 than in the case of the MOSFET having the conventional structure of FIG. However, this has no effect on the depletion performed by the charge carriers.
【００２７】 本発明の重要な利点は、図１のＭＯＳＦＥＴは図４のＭＯＳＦＥＴよりもはる
かに簡単に製造できることである。すなわち、幅が約１〜５μｍで深さが約５〜
４０μｍのトレンチ１３をほぼ層２に至るまで半導体ボディ１にエッチングしさ
えすればよく、次いでトレンチ１３の壁面を酸化によって０.１〜１μｍの層厚
を有する二酸化シリコンから成る絶縁層５で被覆する。この場合、絶縁層５の厚
さは特に重要ではない。むしろ、この厚さはトレンチ１３において上部から下部
へと又は中央部まで増大してもよい。An important advantage of the present invention is that the MOSFET of FIG. 1 is much easier to manufacture than the MOSFET of FIG. That is, the width is about 1-5 μm and the depth is about 5-
Only a 40 .mu.m trench 13 has to be etched into the semiconductor body 1 down to approximately the layer 2, and the walls of the trench 13 are then covered by oxidation with an insulating layer 5 of silicon dioxide having a layer thickness of 0.1 to 1 .mu.m. . In this case, the thickness of the insulating layer 5 is not particularly important. Rather, this thickness may increase from top to bottom or to the center in trench 13.
【００２８】 続いて、これらのトレンチはｐ+ドープされた又はｎ+ドープされた多結晶シリ
コン１２によって充填される。しかし、有利には補助電極１１に対するｐ+ドー
ピングの方が選ばれるべきである。なぜなら、可能性として絶縁層５に存在する
かもしれない孔を顧慮すると、このｐ+ドーピングの方が、既に説明したように
、より大きな歩留まりを生じるからである。Subsequently, these trenches are filled with p + doped or n + doped polycrystalline silicon 12. However, p + doping for the auxiliary electrode 11 should preferably be chosen. This is because, taking into account possible holes in the insulating layer 5, this p + doping results in a higher yield, as already explained.
【００２９】 補助電極１１の配置は個々の半導体セルの配置と一致する必要はない。むしろ
、補助電極１１は柱状に、格子状に又はストリップ状に又はその他の形状で設け
られる。The arrangement of the auxiliary electrodes 11 does not need to match the arrangement of the individual semiconductor cells. Rather, the auxiliary electrodes 11 are provided in a columnar, grid-like or strip-like or other form.
【００３０】 ｎ形ゾーン３は、有利には、補助電極１１が互いに近接すればするほど、ます
ます高濃度ドープされる。重要なことは、補助電極１１が互いにパラレルに延在
する場合、ｎ形ゾーン３の側面の表面電荷が降伏電荷に相応するドーピング材料
量の２倍を上回らないことだけである。The n-type zone 3 is advantageously more heavily doped, the closer the auxiliary electrodes 11 are to one another. The only important thing is that if the auxiliary electrodes 11 extend parallel to one another, the surface charge on the sides of the n-type zone 3 will not exceed twice the amount of doping material corresponding to the breakdown charge.
【００３１】 ｎ形ゾーン３（乃至は半導体ボディ１）の代わりに、異なるドーピングを有す
る複数の層を設けることもできる。さらに、ｎ+形ゾーン２はｎ-ｐ+層序又はｎ+ -ｐ+層序によって置き換えることもでき、これは図１において破線１５によって
示されている。この場合には、ＩＧＢＴとなる（ＩＧＢＴ＝絶縁ゲートを有する
バイポーラトランジスタ）。Instead of the n-type zone 3 (or the semiconductor body 1), it is also possible to provide a plurality of layers with different doping. Further, n + form Zone 2 may also be replaced by n-p + stratigraphic or n + -p + stratigraphic, which is indicated by the dashed line 15 in FIG. 1. In this case, it becomes an IGBT (IGBT = bipolar transistor having an insulated gate).
【００３２】 最終的に、補助電極１１の多結晶シリコン１２のドーピングは均一である必要
はない。Finally, the doping of the polycrystalline silicon 12 of the auxiliary electrode 11 does not need to be uniform.
【００３３】 図２は本発明の他の実施例を示しており、この実施例では、図１の実施例とは
異なり、２つの補助電極１１が各セルに割り当てられている。当然、場合によっ
ては３つの又は複数の補助電極１１を各セル毎に設けることもできる。FIG. 2 shows another embodiment of the present invention. In this embodiment, unlike the embodiment of FIG. 1, two auxiliary electrodes 11 are assigned to each cell. Of course, in some cases, three or more auxiliary electrodes 11 can be provided for each cell.
【００３４】 最終的には、補助電極１１がドレイン端子Ｄの側の高濃度ドープされたｎ+形
層２にまで到達することも必要ない。同様に、これらの補助電極１１がｎ+形層
２とｎ形ゾーン３との間に設けられているｎ-形層１４で終わることも可能であ
る。Finally, it is not necessary for the auxiliary electrode 11 to reach the heavily doped n + -type layer 2 on the side of the drain terminal D. Similarly, it is possible that these auxiliary electrodes 11 terminate in an n − -type layer 14 provided between the n + -type layer 2 and the n-type zone 3.
【００３５】 本発明はこのように簡単なやり方で製造できるＭＯＳＦＥＴを可能にする。こ
のＭＯＳＦＥＴはトレンチの形成の際の半導体技術における通常のステップを必
要とするだけであり、それにもかかわらず小さいオン抵抗Ｒonを保障する。The invention enables a MOSFET which can be manufactured in such a simple manner. This MOSFET only requires the usual steps in semiconductor technology in the formation of a trench and nevertheless guarantees a low on-resistance R on .
【００３６】 上記の実施例では本発明のＭＯＳ電界効果トランジスタの垂直構造が記述され
た。当然、本発明は、横方向構造にも適用可能であり、この横方向構造の場合に
は補助電極１１が半導体ボディにおいて横方向に延在する。In the above embodiment, the vertical structure of the MOS field effect transistor of the present invention has been described. Naturally, the invention is also applicable to lateral structures, in which the auxiliary electrodes 11 extend laterally in the semiconductor body.
【図１】 本発明の第１の実施例のＭＯＳＦＥＴの断面図である。FIG. 1 is a sectional view of a MOSFET according to a first embodiment of the present invention.
【図２】 本発明の第２の実施例のＭＯＳＦＥＴの断面図である。FIG. 2 is a sectional view of a MOSFET according to a second embodiment of the present invention.
【図３】 本発明の第３の実施例のＭＯＳＦＥＴの断面図である。FIG. 3 is a sectional view of a MOSFET according to a third embodiment of the present invention.
【図４】 既存のＭＯＳＦＥＴの断面図である。FIG. 4 is a cross-sectional view of an existing MOSFET.
１ 半導体ボディ ２ ｎ+形ドレインコンタクトゾーン ３ ｎ形半導体ゾーン ４ ｐ形半導体ゾーン ５ 絶縁層 ６ ｐ形半導体ゾーン（「ボディ」ゾーン） ９ ゲート電極 Ｇ 接続端子 １０ 金属層 Ｓ ソース端子 Ｄ ドレイン端子 +ＵD ドレイン電圧 １１ 補助電極 １２ 多結晶シリコン １３ トレンチ １５ 破線 １４ ｎ-形層Reference Signs List 1 semiconductor body 2 n + type drain contact zone 3 n type semiconductor zone 4 p type semiconductor zone 5 insulating layer 6 p type semiconductor zone (“body” zone) 9 gate electrode G connection terminal 10 metal layer S source terminal D drain terminal + U D drain voltage 11 auxiliary electrode 12 of polycrystalline silicon 13 trenches 15 dashed 14 n - type layer
Claims (14)
有し、該半導体ボディ（１）において前記第１の主表面の側に第１の伝導形とは
正反対の他の伝導形の少なくとも１つの第１の半導体ゾーン（６）が埋め込まれ
ており、 前記１つの伝導形の少なくとも１つの第２の半導体ゾーン（７）を有し、該第
２の半導体ゾーン（７）は前記第１の半導体ゾーン（６）に設けられており、 前記第２の半導体ゾーン（７）と前記半導体ボディ（１）との間の前記第１の
半導体ゾーン（６）の少なくとも上方の領域にゲート電極（９）を有し、 前記半導体ボディ（１）に前記第２の主表面において接続する第１の電極（Ｄ
）を有し、及び、少なくとも前記第２の半導体ゾーン（７）に接続する第２の電
極（１０；Ｓ）を有する、ＭＯＳ電界効果トランジスタにおいて、 前記半導体ボディ（１）には、絶縁層（５）を有する少なくとも１つの補助電
極（１１）が設けられており、該補助電極（１１）は前記半導体ボディ（１）の
前記第１の主表面と第２の主表面との間の方向に延在しており、前記第１の半導
体ゾーン（６）に電気的に接続されていることを特徴とする、ＭＯＳ電界効果ト
ランジスタ。1. A MOS field effect transistor comprising a semiconductor body (1) of one conductivity type having a first main surface and a second main surface, wherein said first semiconductor body (1) has a first main surface and a second main surface. At least one first semiconductor zone (6) of another conductivity type diametrically opposite to the first conductivity type is embedded on the side of the main surface of the at least one second conductivity type. Zone (7), said second semiconductor zone (7) being provided in said first semiconductor zone (6), said second semiconductor zone (7) and said semiconductor body (1) A first electrode (D) having a gate electrode (9) at least in a region above the first semiconductor zone (6) and connecting to the semiconductor body (1) at the second main surface.
) And having at least a second electrode (10; S) connected to the second semiconductor zone (7), wherein the semiconductor body (1) has an insulating layer ( At least one auxiliary electrode (11) having 5) is provided, the auxiliary electrode (11) being oriented in a direction between the first main surface and the second main surface of the semiconductor body (1). A MOS field effect transistor extending and electrically connected to said first semiconductor zone (6).
補助電極（１１）が設けられていることを特徴とする請求項１記載のＭＯＳ電界
効果トランジスタ。2. The MOS field-effect transistor according to claim 1, wherein one or more auxiliary electrodes are provided immediately below each first semiconductor zone.
１又は２記載のＭＯＳ電界効果トランジスタ。3. The MOS field effect transistor according to claim 1, wherein the auxiliary electrode is formed in a pencil shape.
濃度ドープされた層（２）にまで到達していることを特徴とする請求項１から３
のうちの１項記載のＭＯＳ電界効果トランジスタ。4. The semiconductor device according to claim 1, wherein the auxiliary electrode extends to a highly doped layer of one conductivity type in the region of the second main surface.
2. The MOS field effect transistor according to claim 1.
１４）にまで到達しており、前記層（１４）は半導体ボディ（１）と第１の電極
（Ｄ）に接続された高濃度ドープされた前記１つの伝導形の半導体層（２）との
間に設けられていることを特徴とする請求項１から３のうちの１項記載のＭＯＳ
電界効果トランジスタ。5. The auxiliary electrode (11) is a lightly doped layer of one conductivity type.
14), said layer (14) comprising a semiconductor body (1) and a heavily doped semiconductor layer (2) of one conductivity type connected to a first electrode (D). 4. The MOS according to claim 1, wherein the MOS is provided between the MOS transistors.
Field effect transistor.
成り、該多結晶シリコン（１２）は二酸化シリコンから成る絶縁層（５）によっ
て周囲を囲まれていることを特徴とする請求項１から５のうちの１項記載のＭＯ
Ｓ電界効果トランジスタ。6. The auxiliary electrode comprises highly doped polycrystalline silicon (12), the polycrystalline silicon (12) being surrounded by an insulating layer (5) composed of silicon dioxide. The MO according to any one of claims 1 to 5,
S field effect transistor.
する請求項１から６のうちの１項記載のＭＯＳ電界効果トランジスタ。7. The MOS field effect transistor according to claim 1, wherein the auxiliary electrode has a depth of 5 to 40 μm.
する請求項１から７のうちの１項記載のＭＯＳ電界効果トランジスタ。8. The MOS field effect transistor according to claim 1, wherein the width of the auxiliary electrode is approximately 1 to 5 μm.
とする請求項１から８のうちの１項記載のＭＯＳ電界効果トランジスタ。9. The MOS field effect transistor according to claim 1, wherein the thickness of the insulating layer is between 0.1 μm and 1 μm.
してゆくことを特徴とする請求項１から９のうちの１項記載のＭＯＳ電界効果ト
ランジスタ。10. The MOS field-effect transistor according to claim 1, wherein the thickness of the insulating layer increases in the direction of the second main surface.
で増大してゆくことを特徴とする請求項１から９のうちの１項記載のＭＯＳ電界
効果トランジスタ。11. A MOS field-effect transistor according to claim 1, wherein the thickness of the insulating layer increases up to the center of the auxiliary electrode. .
こと及び前記トレンチ（１３）を絶縁層（５）及び多結晶シリコン（１２）で充
填することによって製造されることを特徴とする請求項１から１１のうちの１項
記載のＭＯＳ電界効果トランジスタ。12. The auxiliary electrode (11) is manufactured by etching a trench (13) and filling said trench (13) with an insulating layer (5) and polycrystalline silicon (12). The MOS field effect transistor according to claim 1, wherein:
とを特徴とする請求項６記載のＭＯＳ電界効果トランジスタ。13. The MOS field-effect transistor according to claim 6, wherein the polycrystalline silicon is not uniformly doped.
の伝導形の高濃度ドープされた層（２）が、又は、前記１つの伝導形の層及び他
の伝導形の高濃度ドープされた層から成る層序が、又は、前記１つの伝導形の高
濃度ドープされた層及び前記他の伝導形の高濃度ドープされた層から成る層序が
設けられていることを特徴とする請求項１から１３のうちの１項記載のＭＯＳ電
界効果トランジスタ。14. In the semiconductor body (1) in the region of the second main surface, a highly doped layer (2) of one conductivity type or a layer of said one conductivity type and another conductivity type Or a stratigraphy comprising a heavily doped layer of said one conductivity type and a heavily doped layer of said another conductivity type. 14. The MOS field effect transistor according to claim 1, wherein:
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19854915A DE19854915C2 (en) | 1998-11-27 | 1998-11-27 | MOS field effect transistor with auxiliary electrode |
| DE19854915.6 | 1998-11-27 | ||
| PCT/DE1999/003542 WO2000033385A1 (en) | 1998-11-27 | 1999-11-04 | Mos field effect transistor with an auxiliary electrode |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002531952A true JP2002531952A (en) | 2002-09-24 |
| JP3859969B2 JP3859969B2 (en) | 2006-12-20 |
Family
ID=7889314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000585937A Expired - Fee Related JP3859969B2 (en) | 1998-11-27 | 1999-11-04 | MOS field effect transistor with auxiliary electrode |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP3859969B2 (en) |
| KR (1) | KR100401278B1 (en) |
| AT (1) | ATE419651T1 (en) |
| DE (1) | DE59914942D1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005507160A (en) * | 2001-10-17 | 2005-03-10 | フェアチャイルド セミコンダクター コーポレイション | Semiconductor device, field effect transistor, and method for forming the same |
| US7936008B2 (en) | 2003-12-30 | 2011-05-03 | Fairchild Semiconductor Corporation | Structure and method for forming accumulation-mode field effect transistor with improved current capability |
| JPWO2009110229A1 (en) * | 2008-03-07 | 2011-07-14 | 三菱電機株式会社 | Silicon carbide semiconductor device and manufacturing method thereof |
-
1999
- 1999-11-04 DE DE59914942T patent/DE59914942D1/en not_active Expired - Lifetime
- 1999-11-04 JP JP2000585937A patent/JP3859969B2/en not_active Expired - Fee Related
- 1999-11-04 KR KR10-2000-7008206A patent/KR100401278B1/en not_active IP Right Cessation
- 1999-11-04 AT AT99963211T patent/ATE419651T1/en not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005507160A (en) * | 2001-10-17 | 2005-03-10 | フェアチャイルド セミコンダクター コーポレイション | Semiconductor device, field effect transistor, and method for forming the same |
| US7936008B2 (en) | 2003-12-30 | 2011-05-03 | Fairchild Semiconductor Corporation | Structure and method for forming accumulation-mode field effect transistor with improved current capability |
| US8518777B2 (en) | 2003-12-30 | 2013-08-27 | Fairchild Semiconductor Corporation | Method for forming accumulation-mode field effect transistor with improved current capability |
| JPWO2009110229A1 (en) * | 2008-03-07 | 2011-07-14 | 三菱電機株式会社 | Silicon carbide semiconductor device and manufacturing method thereof |
| US8350270B2 (en) | 2008-03-07 | 2013-01-08 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device and method for manufacturing the same |
| JP5182359B2 (en) * | 2008-03-07 | 2013-04-17 | 三菱電機株式会社 | Silicon carbide semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100401278B1 (en) | 2003-10-17 |
| JP3859969B2 (en) | 2006-12-20 |
| ATE419651T1 (en) | 2009-01-15 |
| KR20010034433A (en) | 2001-04-25 |
| DE59914942D1 (en) | 2009-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10396158B2 (en) | Termination structure for nanotube semiconductor devices | |
| US6362505B1 (en) | MOS field-effect transistor with auxiliary electrode | |
| TWI550851B (en) | Vertical power mosfet including planar channel | |
| US6359308B1 (en) | Cellular trench-gate field-effect transistors | |
| US7091573B2 (en) | Power transistor | |
| US7462908B2 (en) | Dynamic deep depletion field effect transistor | |
| JP4087248B2 (en) | Trench gate field effect transistor and method of manufacturing the same | |
| TWI417965B (en) | Lateral power devices with self-biasing electrodes | |
| US6600194B2 (en) | Field-effect semiconductor devices | |
| US20110140167A1 (en) | Nanotube Semiconductor Devices | |
| US6787872B2 (en) | Lateral conduction superjunction semiconductor device | |
| JP2001244461A (en) | Vertical semiconductor device | |
| JPH1098188A (en) | Insulated gate semiconductor device | |
| JP2004511910A (en) | Trench double diffused metal oxide semiconductor transistor incorporating trench Schottky rectifier | |
| JP3704007B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2007512699A (en) | Trench insulated gate field effect transistor | |
| KR100566599B1 (en) | Power mosfet with deep implanted junctions | |
| JP2007042892A (en) | Trenched misfet | |
| US20070132016A1 (en) | Trench ld structure | |
| JP2022143238A (en) | Semiconductor device | |
| JP3859969B2 (en) | MOS field effect transistor with auxiliary electrode | |
| JP3659195B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2009277956A (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050706 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051005 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060823 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060920 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100929 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100929 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110929 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110929 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120929 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120929 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130929 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |