JP2002523913A - バイアスを招かないで固定少数点フォーマットに信号を圧縮するための方法と装置 - Google Patents

Abstract

(57)【要約】 【課題】 バイアスを招かないで固定少数点フォーマットに信号を圧縮するための方法と装置 【解決手段】 バイアスを招かないで固定少数点信号を圧縮するための方法と装置。信号は、ディザによる切上げ方法により圧縮され、方法の中で、信号値は、ほぼ等しい確率で切り上げられるか切り下げられ、確率とほぼ等しく切り下げるか切り上げないと、切上げあるいは切下げ演算から生ずるバイアスを打ち消す。信号値を切り下げるべきかあるいは切り下げるべきかどうかを決定するために入力信号の数値特性が活用される。従って、信号のバイアスを蓄積して、下流の性能を劣化させないで、信号圧縮を、システムの中の多重点で導入することができ。更に、最低限度のハードウエアの量で、特定の効率的な方法で、１ビット信号圧縮を、達成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

本発明は信号圧縮に関する。より具体的には、本発明は、バイアスを招かずに
固定少数点信号を圧縮するための新規性のある改善された方法と装置に関する。

【０００２】

【従来の技術】

電子デジタルシステムは、二つの異なるフォーマット、即ち浮動少数点(float
ing point)と固定少数点(fixed point)に従って内部で数値を示す。浮動少数点
の表記法は、固定点を有さない。数値は、２個の成分による浮動少数点、即ち仮
数と指数で示される。固定点は、反対に、全ての数的量が、予め設定された桁の
数字で、絶対的に予め設定された位置の所にある小数点を付けて示されるフォー
マットである。固定点の数字は、本発明の主題である。

【０００３】 システムの設計者は、できるだけ少ないビットで数字を示すように努力する。
ハードウエアのコストと複雑さは、部分的にビット数により左右され、ビットが
大きいほど、ハードウエアは複雑になる。たとえ１個のビットを節約しても、そ
れは直接ハードウエアのコスト削減に反映される。設計者は、システムの動的範
囲の必要条件を決定して、それに従ってビットの数を設定する。

【０００４】 デジタルシステムの中の種々の信号を、種々の動的範囲の必要条件を有するも
のとすることができる。例えば、Ｍビット数のＮビット数による乗算の結果は、
正確にはＭ＋Ｎビットを有する積である。しかし、システムは、必ずしも積の信
号がこの高い動的範囲を必要としない。従って、信号からビットを捨てる（即ち
信号を圧縮する）ことが好ましい。

【０００５】 信号を圧縮するための従来の方法は、切捨てと丸めである。切捨ては、この場
合、信号から単に１個あるいはそれ以上の最下位のビットあるいは桁を落とすこ
とを指す。しかし、切捨ては、切捨てが、正の量（切り捨てられたビット）を捨
てることが常に伴うので、負のバイアスを圧縮された信号に招く。より多くの切
捨て演算がなされると、これらのバイアスは蓄積する。特に低い信号レベルの環
境の中では、これらのバイアスが、著しく下流の性能を劣化させる可能性がある
。丸めは、切捨てより良く性能を発揮するが、それでも、また下流の性能を劣化
指せる可能性があるビットを招く。

【０００６】 従って、バイアスを招かない固定少数点信号を圧縮するための設計された方法
と装置が必要である。

【０００７】

【課題を解決するための手段】

本発明は、バイアスを招かないで固定少数点信号を圧縮するための新規性があ
る改善された方法と装置である。本発明に従って、信号は、ディザ(dithered)に
よる切上げ方法により圧縮され、信号値は、ほぼ等しい確率で切り上げられまた
切り捨てられ、そうでなければ前記の丸め演算から生ずるバイアスを取り消す。
本発明は、入力信号の数字の特性を活用して、信号値が切上げあられるべきか切
り捨てられるべきかどうかを決定する。

【０００８】 本発明により提供される利点は、信号の圧縮が、バイアスを招かないで達成さ
れることである。従って、信号圧縮を、信号バイアスを蓄積して、下流の性能を
劣化することなく、システムの中の多重点の所に導くことができる。

【０００９】 本発明の特徴は、１ビットの信号の圧縮を、最低限のハードウエアの量で一般
的に達成することができることである。

【００１０】

【発明の実施の形態】

本発明の特徴、目的、利点は、図面全体をつうじて同じ要素に対して同じ参照
符号が振られている、別添の図面を引用したときに下記の詳しい説明から明かと
なる。

【００１１】 本発明の目的は、バイアスを招かないで固定少数点信号を圧縮するための新規
性のある改善された方法と装置である。図１は、Ｎビットの入力信号１０２をＮ
−Ｋビット出力信号１０４（Ｋビット圧縮）に圧縮する圧縮器１０６を示してい
る。当業者にとって公知であるように、本明細書の意味での信号圧縮(signal co
mpression)は、信号を示すためのビットの数をシステム的に減らすことを指す。
図１の中で示されているとおり、圧縮器１０６は、入力信号１０２を示すビット
数をＫビットだけ減らし、よって、出力信号１０４を形成する。

【００１２】 図１の中で示されているとおり、入力信号１０２と出力信号１０４のビットは
、段々と上位に行く順序で引用されている。例えば、ビット１は最下位のビット
を指し、ビットＫはＫ番目の最下位ビットを指し、またビットＮは、Ｎビット数
の最上位のビットを指す。ビットのグループは、また、例えば（Ｎ―ビット数の
ビットＮ−ＫからビットＮまでを特定する）Ｎ−Ｋ最上位ビット、または（少な
くともＫビットを有する数のビット１からビットＫまでを特定する）Ｋ最下位ビ
ットを指す。更に、入力信号１０２と出力信号１０４は、整数成分（Ｎ−Ｋ最上
位ビット）を有するものと、また少数成分（Ｋ最下位ビット）を指す。

【００１３】 信号圧縮器１０６の種々の実施形態が、下記に説明されている。本発明に従っ
た信号圧縮方法が、最初に図２−５と６を引用して説明されている。次にＫビッ
ト信号圧縮器の実施形態が、図７を引用して説明されている。１ビット信号圧縮
器の実施形態は、図８を引用して説明されている。 ＩＩ．信号圧縮方法 このセクションと次のセクションは、図２−５と６を引用して本発明に従った
信号圧縮方法を説明している。図２、３、４は、１ビット信号圧縮の３個の方法
の入力／出力関係を示している（グラフ２００、２０２、２０４で示されている
とおり）。これらのグラフは、所与の入力数値の範囲にわたる信号圧縮器１０６
による数値出力を記載している。最初の２つのグラフ（２００と２０２）は、従
来の信号圧縮方法を示している一方で、第３（２０４）は、本発明に従った方法
を示している。入力と出力数値の双方が、信号入力１０２と信号出力１０４とし
て２の補数（２’s complement）２進フォーマットで示されているのに、便宜上
１０進法のフォーマットで示されていることに留意しなければならない。

【００１４】 図２−５（２００、２０２および２０４）の３つのグラフは４ビット入力信号
の３ビット出力信号に対する１ビット圧縮を示している。当業者であれば、固定
少数点フォーマットの中の１ビットの圧縮の数が、入手できる動的範囲を半分だ
け減らしてることが分かるはずである。例えば、４ビット信号入力１０２を、“
０”を含む“７”から“−８”の範囲内の整数信号値で示すことができる。３ビ
ット信号入力１０４を、“０”を含む“３”から“−４”の範囲内の整数信号で
示すことができる。ビット整数の切捨てあるいは丸めは、２の冪(power)で除算
の線形演算に近付ける。平均あるいはこの理想的な予期される偏差はバイアスで
ある。２による除算の線形演算は、破線で、グラフ２００、２０２、２０４のグ
ラフの中で示されている。しかし２により除算されたときの奇数の入力値は、整
数の出力数値の結果とならないので、出力信号１０４により正確に示されること
ができない。下記で説明されているとおりの使用される特定の信号圧縮方法は、
どの整数出力値が、これ等の状況で入力値を示すかを決定する。グラフ２００、
２０２、２０４が、簡単な１ビットの信号圧縮の場合を示しているが、下記の解
説が、一般的にＫビット圧縮に言及しており、当業者が、３つのグラフの中で伝
達されている情報を、容易にＫビット圧縮に拡大させることができることが分か
るはずであることに留意しなければならない。

【００１５】 図２は、従来の１ビット切捨ての入力／出力関係を示している。当業者にとっ
て公知であるとおり、切捨ては、出力信号１０４を形成するために、単に入力信
号１０２からＫの最下位ビット（小数点以下成分）を切り捨てることを指す。言
い換えれば、出力値は、常に丸めて切り捨てられている。図２の中の実線は、こ
の関係を示している。例えば、“５”（２進０１０１）の入力値は、理想的に“
２．５”の数値に圧縮される。従来の切捨てでは、入力値の整数成分である出力
値の“２”（２進０１０）が作られる。当業者であれば、実際の入力値が、常に
理想値と等しいかあるいはそれ以下であるので、従来の切捨てが、平均して負の
バイアスを出力信号１０４に招くことが分かるはずである。

【００１６】 図３は、従来の１ビット丸めの入力／出力関係を示している。従来の丸めに従
って、出力値は、常に切り上げられる、２個の整数の間の中間の理想的数値（即
ち、０．５で終る理想値）で、最も理想値に近い整数と等しい。１ビットの圧縮
に対して、奇数入力値の各々は、従って、理想的な圧縮された数値が、２個の整
数の間の中間であるので、切り上げられる（図３の中の実線により示されている
とおり）。例えば、理想的に“２．５”の数値に圧縮される“５”の入力値は、
“２．５”が、整数“２”と“３”との中間であるので、“３”の出力値に切り
上げられる。正の従来の丸めにより招じ入れられたバイアスを、図３の中で明ら
かに見ることができる、即ち、実際の出力値は、常に理想値と等しいかそれより
大きい。

【００１７】 図４は、この発明に従った、“ディザ丸め(dithered rounding)”と呼ばれる
信号圧縮方法の入力／出力関係を示している。ディザ丸めは、従来の丸めのよう
に、理想値に最も近い整数に等しい出力値を作り出す。しかし、ディザ丸めは、
２個の整数の中間の理想的な圧縮値を結果として生ずるこれらの入力値上で、異
なって演算される。ディザ丸めは、これ等の数値の一方の約半分に切上げようと
努力し、他方の半分を切り捨てようと努力する。ディザ丸めは、従来の丸めによ
り招じ入れられた多くのバイアスを取り消す。前記で説明されているとおり、従
来の１ビットの丸めは、各々の奇数入力値に対する常に切上げにより正のバイア
スを出力信号１０４に招き入れる。ディザ丸めされた１ビットは、図２Ｃの中で
示されているとおり、一部の奇数入力値（“−７”、“−３”、“１”、および
“５”）に対して切り上げ、他の奇数（“−５”、“−１”、“３”、および“
７”）に対して切り捨てる。従って、平均してディザ丸めは、負のバイアスを招
く入力値が、正のバイアスを招く入力値を取り消すので、バイアスを作り出さな
い（入力値が、入力の動的範囲を横断して均等に配分されていると仮定して）。

【００１８】 図２Ｄは、平均誤差を従来の切捨て、従来の丸め、ディザ丸めに対して比較し
ている表２０６である。表２０６は、４ビット数の３ビット数への１ビット圧縮
の結果を示している。誤差は、各々の入力値、と三つの方法の各々に対する全体
の平均誤差に対して計算されている。表の中で見ることができるように、従来の
切捨ては、最も高い平均誤差を生み、従来の切上げは、次に高い平均誤差を有し
、またディザ丸めは、平均誤差が無い。

【００１９】 当業者であれば、誤差（“エッジ効果(edge effect)”として知られている）
が、時によっては、２の補数がたとえ圧縮されたとしても、最も大きな正の入力
値(the most positive input value)を招くことが分かるはずである。この理由
は、場合によっては、次の最も高い整数に丸められる最も大きな正数の圧縮され
た数値を示すことが不可能であるからである。例えば、従来の丸めに従って、“
７”の入力値は“４”の入力値となるはずである。しかし３ビットの２の補数フ
ォーマットを使用して“４”を示すことは不可能である。“７”の入力値は、従
って、従来の丸めの規則を破って“３”として示されなければならない。当業者
であれば、エッジ効果を、入力値が最も大きな正数にほとんど近付かないように
入力信号をスケーリングすることで最小限度に抑えることができることが分かる
はずである。しかし、これらのエッジ効果は、１ビット圧縮より大きいもの、に
対してのみ現れる、即ち、圧縮は、エッジ効果の影響を受けない。

【００２０】 次のセクションで、本発明に従ったディザ丸めが、詳しく説明される。後のセ
クションは、ディザ丸めを実行する信号圧縮の実施形態を説明している。 ＩＩＩ．ディザ丸め 図６は、本発明に従ったディザ丸めを示しているフローチャート３００である
。この方法は、入力信号１０２を、Ｋビットで圧縮して、入力信号１０２の数値
的特性を基礎とする出力信号１０４を形成している。下記の説明は、入力信号１
０２と出力信号１０４が、２の補数フォーマットで示されているものと仮定して
いる。当業者であれば、下記に説明されているアイディアを、容易に他のフォー
マットで示されている２進数字に応用できることが分かるはずである。

【００２１】 工程３０２の中で、ビットは、入力信号１０２のＫビットが“０”かどうか点
検される。入力信号１０２のＫビットが“０”であれば、処理は、工程３０４に
進む。工程３０４の中で、入力信号１０２のＮ−Ｋ最上位ビットは、Ｋビット出
力１０４としての出力である。工程３０２の条件を満たす入力値（即ちこれらの
数値が“０”と等しいＫ番目ビットを有している）は、理想的な圧縮された数値
が、次の最も近いより低い整数値である数値であり、従って、切り捨てられる。
入力信号１０３２のビットＫが“０”でない場合は、処理は工程３０６に進む。

【００２２】 工程３０６の中で、ビットは、入力信号１０２のビットＫが“１”であるかど
うか点検される。入力信号１０２のビットＫが“１”であり、またビット１から
Ｋ−１までがすべて“０”でない場合は、処理は工程３０８に進む。工程３０８
の中で、“１”が入力信号１０２のＮ−Ｋ最上位のビットに加算され、その結果
、Ｎ−Ｋビット出力信号１０４として出力される。工程３０６の中で“１”に対
するテストを満たす入力値は、理想的に圧縮された数値が、次に大きな出力整数
値に最も近い数値であり、従って切り上げられる。

【００２３】 入力信号１０２のビットＫが“１”であり、またビット１からＫ−１がすべて
“０”である場合は、処理は、工程３１０に進む。これらの入力値は、２個の整
数の中間の理想的な圧縮された数値である。前記で説明されているとおり、本発
明のディザ丸めは、これ等の数値の一方の約半分に切上げようと努力し、他方の
半分を切り捨てようと努力する。丸めは、入力信号１０２のＮ−Ｋ最上位ビット
（入力信号１０２の整数成分）が、奇数あるは偶数であるかどうか（即ち、唯一
であると見なされるＮ−Ｋ最上位が、奇数あるいは偶数を示しているかどうか）
ビットを決定することで達成される。当業者であれば、入力値の一方の半分が、
奇数整数成分を有しており、他方の半分が、偶数整数成分を有していることが分
かるはずである。好ましい実施形態の中で、偶数整数成分を有するこれらの入力
値は、切り上げられ、奇数整数成分を有するものは切り捨てられる。

【００２４】 別の実施形態の中で、この従来の丸めは、反対となる。即ち、奇数整数成分を
有するこれらの入力値は、切り上げられ、偶数整数成分を有するものは、切り捨
てられる。当業者であれば、これらの２つの実施形態が、別の実施形態と異なり
、好ましい実施形態が、１ビット圧縮に対するエッジ効果の影響を受けないこと
を除いて、ほぼ同じ結果を生むことが分かるはずである。当業者であれば、また
、ハードウエアに対する配慮が、所定の応用の中で実施するのに、どの実施形態
が最も適しているかを左右する可能性があることが分かるはずである。

【００２５】 入力信号１０２の奇数性／偶数性(oddness/evenness)は、できれば、入力信号
１０２のビットＫ＋１を検査することで決定されることが好ましい。奇数整数成
分は、ビットＫ＋１で“１”により示されるのに対して、偶数整数成分は、“０
”により示される。当業者であれば、奇数性／偶数性を、他の方法で決定できる
ことが分かるはずである。

【００２６】 偶数の場合は、処理は、“１”が入力信号１０２のＮ−Ｋ最上位ビットに加算
され、また結果がＮ−Ｋビット出力信号１０４としての出力である工程３１２に
進む。奇数の場合は、処理は、入力信号１０２のＮ−Ｋ最上位ビットがＮ−Ｋビ
ット出力信号１０４として出力される工程３１４に進む。その結果、工程３１０
で試験された入力値の一方のほぼ半分は、切り上げられ、他方の半分は切り捨て
られる。

【００２７】 ディザ丸めを使用する信号圧縮器１０６複数の実施形態が、次に説明される。
Ｋビット丸めを実行する実施形態が、初めに説明され、次に、より複雑な１ビッ
トディザ丸めの実施形態が説明される。当業者であれば、下記に記載されている
説明が、等しくハードウエアとソフトウエアあるいは双方の組み合せに応用され
ることが分かるはずである。例えば、汎用ハードウエア装置あるいはコンピュー
タをプログラミングして、必要とする機能を発揮させること、あるいは、特定の
ハードウエアを使用することで、加算器を実施することができる。 ＩＶ．Ｋビットディザ丸めの実施形態 図７は、Ｋビットディザ丸め信号圧縮器４０２を示している。信号圧縮器４０
２は、ＫビットによりＮビット入力信号１０２を圧縮して、Ｎ−Ｋビット出力信
号１０４を形成する。圧縮Ｋの量は、１ビットからＮ−１ビットまで変化するこ
とがある。信号圧縮器４０２は、できれば、ＯＲゲート（４１０と４１６）、Ａ
ＮＤゲート４０８、ＮＯＲゲート４１２、加算器４０６を含むことが好ましい。
前記で説明されているとおり、当業者であれば、信号圧縮器４０２の成分が、ハ
ードウエアの用語（例えばゲート）で説明されていても、これらの機能を、ソフ
トウエアあるいはハードウエアとソフトウエアの組み合せの中で等しく発揮させ
ることができることが分かるはずである。更に、当業者であれば、同等の機能を
発揮する代案としてのデジタル論理あるいは演算を、本明細書の中の論理と取っ
て代わらせることができることが分かるはずである。

【００２８】 加算器４０６は、選択的に、“１”を入力信号１０２（即ちＮ−Ｋ最上位ビッ
ト）の整数成分に加算して、Ｎ−Ｋビット出力信号１０４を形成する。信号圧縮
器４０２の成分の残りは、“１”を加えるかどうかを決定する。前記で説明され
ているとおり、“１”は切り上げられるべき整数成分に対して加算される。

【００２９】 ＡＮＤゲート４０８は、入力の双方が“１”、即ち入力信号１０２とＯＲゲー
ト４１０の出力のビットＫである場合は、“１”のみを加算器４０６に出力する
。従って、入力信号１０２のビットＫが“１”でない場合は、入力信号１０２の
整数成分は、切り上げられない。

【００３０】 ＯＲゲート４１０は、入力の何れかが“１”である場合は、“１”を出力する
。従って、その入力の一つは、入力信号１０２の整数成分が切り上げられるため
に、“１”のはずである。ＯＲゲート４１０は、入力信号１０２のＫ−１最下位
ビットの何れかが“１”であるかどうかを決定する。これらのビットの何れかが
“１”である場合は、ＯＲゲート４１６は“１”を出力して、ＯＲゲート４１０
がまた“１”を出力させるようにする。あるいは、入力信号１０２のＫ−１最下
位ビットが“０”である場合は、ＯＲゲート４１６の出力は“０”である。Ｋ＋
１ビットがまた“０”である場合は、ＮＯＲゲート４１２の出力は“１”であり
、ＯＲゲート４１０が“１”を出力させるようにする。

【００３１】 信号圧縮器４０２は、Ｋ−ビット信号圧縮を実施するための好ましい実施形態
である。下記のセクションは、１ビットディザ丸めのための代案としての実施形
態を説明している。 Ｖ．１ビットディザ丸め実施形態 図８は、１ビットディザ丸め信号圧縮器５０２を示している。信号圧縮器５０
２は、単一ビットによりＮ−ビット入力信号１０２を圧縮して、Ｎ−１ビット出
力信号１０４を形成する。信号圧縮器５０２は、ＯＲゲート５０４から成る。当
業者であれば、単一ビットの圧縮のみしか必要としない複雑さの著しい削減が得
られることが分かるはずである。従って、圧縮器５０２は、１ビット圧縮が必要
である状況では、好ましい実施形態である。

【００３２】 ＯＲゲート５０４は、選択的に、“１”を入力信号１０２（即ち、Ｎ−１の最
上位ビット）の整数成分に加算して、Ｎ−１ビット出力信号１０４を形成する。
ＯＲゲート５０４は、入力信号１０２のビット１あるいはビット２の何れかが“
１”である場合、“１”を出力する。従って、入力信号１０２の整数成分は、ビ
ット２が“０”であり、またビット２が“１”である場合に切り上げられる。

【００３３】 ＶＩ．結論 好ましい実施形態の前記の説明は、当業者が、本発明を利用できるように行わ
れた。本発明が、特に本発明の好ましい実施形態を引用して示され説明されてき
たが、当業者であれば、種々の形態と詳細の変更を、本発明の精神と範囲を逸脱
することなく行うことができることが分かるはずである。

【図面の簡単な説明】

【図１】 Ｋビットによる信号圧縮を示す図。

【図２】 従来の切捨ての入力／出力の関係を示しているグラフ。

【図３】 従来の丸めの入力／出力の関係を示しているグラフ。

【図４】 本発明に従ったディザ丸めの入力／出力の関係を示しているグラフ。

【図５】 従来の丸めにより生成された平均丸め誤差を、１ビットの従来の切捨てとまた
ディザ丸めと比較している表。

【図６】 Ｋビットのディザ丸めを示すフローチャート。

【図７】 Ｋビットのディザ丸めを実行するための回路の好ましい実施形態を示している
グラフ。

【図８】 １ビットのディザ丸めを実行するための回路の好ましい実施形態を示している
グラフ。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ， ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，Ｇ Ｅ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ， ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，Ｍ Ｎ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ， ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，Ｚ Ｗ (72)発明者 レビン、ジェフリー・エー アメリカ合衆国 カリフォルニア州 92130 サン・ディエゴ、ハーウィック・ レーン 13063

Claims (6)

【特許請求の範囲】
1. 【請求項１】下記工程を具備する、KビットによりＮビット信号を圧縮する
   方法、ここで、該信号は２の補数フォーマットで表現され、そしてＫ＜Ｎであり
   、該信号のビット１は最下位ビットであり、そして該信号のビットＮは最上位ビ
   ットである： 該信号のビットＫが“０”に等しい場合、該信号のＮ-Ｋ最上位ビットを 出力する； 該信号のビットＫが“１”に等しい場合及び該信号のビットＫ-１からビット
   １までが“０”に全て等しくない場合、該信号のＮ-Ｋ最上位ビットに“１”を
   加えそして前記加えた結果を出力する；及び 該信号のビットＫが“１”に等しい場合及び該信号のビットＫ-１からビット
   １までが全て“０”に等しい場合、該信号のＮ-Ｋ最上位ビットの奇数性或いは
   偶数性を決定し、そして偶数の場合、該信号のＮ-Ｋ最上位ビットに“１”を加
   え、前記加えた結果を出力する、そして偶数の場合、該信号のＮ-Ｋ最上位ビッ
   トを出力する。
2. 【請求項２】奇数性或いは偶数性を決定する前記工程は、該信号のビットＫ
   ＋１ビットを検査することを具備する、ここでビットＫ＋１が“１”に等しい場
   合該信号は奇数であり、ビットＫ＋１が“０”に等しい場合該信号は偶数である
   、請求項１の方法。
3. 【請求項３】下記を具備する，ＫビットによりＮ-ビット信号を圧縮するシ
   ステム、ここで該信号は２の補数フォーマットで表現され、そしてＫ＜Ｎであり
   、そして該信号のビット１は最下位ビットでありそして該信号のビットＮは最上
   位ビットである： 該信号のビットＫが“０”に等しいか否かを決定し、等しい場合、該信号のＮ
   -Ｋ最上位ビットを出力するための第一の手段； 該信号のビットＫが“１”に等しいか否かを決定し、等しい場合、該信号のビ
   ットＫ-１からビット１までが全て“０”に等しくないか否かを決定し、等しく
   ない場合、該信号のＮ-Ｋ最上位ビットに“１”を加え、そして前記加えた結果
   を出力するための第二の手段；及び 該信号のビットＫが“１”に等しいか否かを決定し、等しい場合、該信号のビ
   ットＫ-１からビット１までが全て“０”に等しいか否かを決定し、等しい場合
   、該信号のＮ-Ｋ最上位ビットの奇数性或いは偶数性を決定し、偶数の場合、該
   信号のＮ-Ｋ最上位ビットに“１”を加えて前記加えた結果を出力し、奇数の場
   合、該信号のＮ-Ｋ最上位ビットを出力するための第三の手段。
4. 【請求項４】奇数性或いは偶数性を決定する前記第三の手段は、該信号のビ
   ットＫ＋１ビットビットを検査ための手段、ここでビットＫ＋１が“１”に等し
   い場合該信号は奇数であり、ビットＫ＋１が“０”に等しい場合該信号は偶数で
   ある、を具備する、請求項３のシステム。
5. 【請求項５】下記を具備する，ＫビットによりＮ-ビット信号を圧縮するシ
   ステム、ここで該信号は２の補数フォーマットで表現され、そしてＫ＜Ｎであり
   、そして該信号のビット１は最下位ビットでありそして該信号のビットＮは最上
   位ビットである： 該信号のビット１からＫ−１までの一つ以上が“１”に等しいか否かを決定す
   るための第一のＯＲ手段、ここで前記第一のＯＲ手段は第一の出力を有する； 前記第一の出力と該信号のビットＫ＋１が共に“０”であるか否かを決定する
   ための第一のＮＯＲ手段、ここで前記第一のＮＯＲ手段は第二の出力を有する； 前記第一の出力又は前記第二の出力のいずれかが“１”であるか否かを決定す
   るための第二のＯＲ手段、ここで前記第二のＯＲ手段は第三の出力を有する； 前記第三の出力と該信号のビットＫとが共に“１”であるか否かを決定するた
   めの第二のＡＮＤ手段、ここで前記第二のＡＮＤ手段は第四の出力を有する；及
   び 該信号のＮ−Ｋ最上位ビットに前記第四の出力を加え、前記加えられた結果を
   出力するための加算器。
6. 【請求項６】下記を具備する、１ビットによりＮ−ビット信号を圧縮するた
   めのシステム、ここで該信号は２の補数フォーマットで表現され、そしてここで
   該信号のビット１は最下位ビットであり、そして該信号のビットＮは最上位ビッ
   トである： 該信号のビット１又は該信号のビット２のいずれかが“１”に等しいか否かを
   決定するためのＯＲ手段、ここで前記ＯＲ手段は出力を有する；及び 該信号のＮ―１最上位ビットに前記ＡＮＤ手段の出力を加え、そして前記加え
   た結果を出力するための加算器。