JP2002514836A - プログラム可能な誤り制御回路 - Google Patents
プログラム可能な誤り制御回路Info
- Publication number
- JP2002514836A JP2002514836A JP2000547715A JP2000547715A JP2002514836A JP 2002514836 A JP2002514836 A JP 2002514836A JP 2000547715 A JP2000547715 A JP 2000547715A JP 2000547715 A JP2000547715 A JP 2000547715A JP 2002514836 A JP2002514836 A JP 2002514836A
- Authority
- JP
- Japan
- Prior art keywords
- hub
- port
- error
- node
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/427—Loop networks with decentralised control
- H04L12/433—Loop networks with decentralised control with asynchronous transmission, e.g. token ring, register insertion
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/437—Ring fault isolation or reconfiguration
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/44—Star or tree networks
- H04L2012/445—Star or tree networks with switching in a hub, e.g. ETHERNET switch
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Quality & Reliability (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Small-Scale Networks (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
Description
するプログラム可能なパラメータに基づいて自動バイパスと統計報告を行うネッ
トワークループハブ内の誤り制御回路に関する。
ことが多い。広域のネットワークとチャネルは、コンピュータネットワークアー
キテクチャのために開発された二つの方法である。伝統的なネットワーク(例え
ばLANやWANなど)は、大きなフレキシビリティと比較的長い距離の通信能
力を提供する。The Enterprise System Connection(ESCON)およびThe Sm
all Computer System Interface(SCSI)などのチャネルが、高性能と高い
信頼性を求めて開発されて来ている。チャネルは一般に、コンピュータ間または
コンピュータと周辺装置の間の専用の短距離接続を使用する。
)”として知られている新しいネットワーク標準に組み込まれて来た。ファイバ
ーチャネルシステムは、チャネルの速度と信頼性およびネットワークのフレキシ
ビリティーと接続性を兼ね備えている。ファイバーチャネルの製品は、現在、非
常に高いデータ速度、例えば266Mbpsまたは1062Mbpsで作動可能
である。このような速度は、非圧縮、フルモーション、高品質のビデオ(uncompr
essed、full motion、high-quality video)などの全デマンディングアプリケーシ
ョン(quite demanding application)を扱うのに十分な速度である。ANSIの
仕様、例えば、X3.230-1994は、ファイバーチャネルネットワークを規定(定義
)している。この仕様は、ファイバーチャネルの機能を、五つの層に分配してい
る。ファイバーチャネルのこの五つの機能層は、FC−0層:物理的媒体層;F
C−1層:コーディングとエンコーディングを行う層;FC−2層:実転送機構
(ノード間のフレーミングプロトコルとフロー制御を含む);FC−3層:共通
サービスの層;およびFC−4層:上層のプロトコルである。
なわち、単純なポイントツーポイント接続;アービトレーテッドループ(arbitra
ted loop);および交換ファブリック(switched fabric)である。最も単純なトポ
ロジーは、ポイントツーポイントの配置構成であり、この場合、任意の二つのフ
ァイバーチャネルシステムが、単純に、直接、接続されている。アービトレーテ
ッドループは、アービトレーションによって、帯域幅に対する共用アクセスを提
供するファイバーチャネルリングの接続である。交換ファイバーチャネルネット
ワーク(”ファブリック”と呼称されている)はクロスポイント交換(cross-poi
nt switching)の形態である。
ロトコルは、装置またはループセグメントを、ノードポートを通じて相互に接続
する際のループの機能に関するプロトコルである。しかし、ノードポートを直接
、相互接続することは、一つのループ内の一つのノードポートが故障すると、一
般に、ループ全体が故障するという点が問題である。この難点は、従来のファイ
バーチャネルのテクノロジーにおいては、ハブを使用することによって克服され
る。ハブは、ループトポロジー内で相互に接続されたいくつものハブポートを備
えている。ノードポートは、ハブポートに接続され、中央のハブとスタートポロ
ジーを形成している。ノードポートに接続されていないかまたは故障したノード
ポートに接続されているハブポートはバイパスされる。このように、前記ループ
は、ノードポートが取り外し(除去)または故障にかかわらず維持される。
れる複雑な信号処理に固有の側面である。このようなシステムで誤りが発生する
ことは避けることができない性質であるから、効率的な方式でかような誤りを処
理しかつ検出する方法が望まれ、多くの技術分野で、広範囲の研究の目的になっ
ている。
。すなわち、伝送コードの誤りとプロトコル違反の誤りである。伝送コードの誤
りは一般にビット単位で正しくない(not bit-wise correct)か、または8B/
10Bのコード化(公知のコード化方式)の後、無効の10Bコードを有するデ
ータを含んでいる。かような誤りは、一般に、伝送中のビットの損失または意図
しない変化から生じる。プロトコル違反の誤りは、適当なプロトコルによって、
不適正にグループ化されるかまたは配列されている信号を適切に送ることに関連
している(すなわち、その誤りは伝送プロセスで発生されるビットの損失ではな
い)。例えば、FC−ALプロトコル下で、フレーム間のタイミングまたはシー
ケンスについて充填ワード(fill word)を誤用するとプロトコル違反の誤りが
生じる。FC−ALプロトコル下で、適正な伝送シーケンスは、一般に、データ
、次に一つ以上の充填ワード(デフォルトで6)、次に更なるデータである。拡
張されたデータの流れだけでもプロトコル違反の誤りを発生し得る。
のプロセスである。しかし、一旦検出された誤りの処理および検出された誤りの
報告は、従来技術においてはまだ満足すべき状態でない。ループネットワークの
テクノロジーにおける誤り処理に対する従来の解決策は、一般に、ハブの外側の
、ノードポートに取り付けられた装置で誤りを処理する方法である。その結果、
各装置は一般に、誤りを検出し制御する回路系を必要とする。さらに、従来の技
術は、一般に、配線による(hardwired)しきい値およびパラメータによって、
検出された誤りを処理する。
る誤りの発生に関する統計情報を提供しない。その結果、従来のハブの場合、繰
り返し発生する誤りを経験しているハブの組織的な問題を分析することは困難で
ある。ノードポートを一度に一つずつ取り外して再び挿入することによって一般
に行われるトライアンアンドエラー法は、特定のノードポートが過大な数の誤り
を生成しているかどうか、これらの誤りが一層規則的に広がっているか、または
他のある種の問題が存在しているかを確認するために必要である。
ハブポートとそれに連結されているノードポート内の誤りとバイパスの発生の統
計報告を提供する、誤りを検出し、処理しかつ報告する回路を、ハブポート内に
設けることが望ましいと決定した。
ブポートが、しきい値レベルを超える数の誤りを受信したとき、ハブポートに連
結されているノードポートを自動的にバイパスすることを提供する。この許容レ
ベルは、誤りの数、および検出される誤りの数を評価する時間インターバルを含
むプログラム可能なパラメータによって設定される。ノードポートが誤り制御回
路によってバイパスされた後、その誤り制御回路は、そのハブポートで受信され
る誤りを監視し続ける。その誤りの受信が容認可能な許容レベルに到達したとき
、誤り制御回路は、そのノードポートをループ内に自動的に再挿入する。
パスの数についての統計報告を提供する。この機能は、ファイバーチャネルアー
ビトレーテッドループの従来のハブとハブポートを超える優れた分析性能を提供
する。
テクノロジーを超えるいくつもの利点を提供する。すなわち、ハブポートバイパ
スの基準を、パラメータをプログラム可能とすることによって上下させることが
できる;接続されたポートによって発生する誤りを監視できる;ループ内に再挿
入するために、誤りなしまたは各種レベルの誤りの許容値を要求できるという利
点である。プログラム可能な誤りしきい値によって、取り付けられたノードポー
トをいつバイパスすべきかを決定するのに融通性が与えられる。さらに、好まし
い実施態様によって提供される統計報告は価値ある情報を提供する。この統計情
報によって、ポートがループ内にインジェクトしている誤りの数で問題になって
いるポートを容易に検出できる。
グメントが、プログラム可能なしきい値レベルを超える数の誤りを生成した場合
、上記ノードポートまたはループセグメントを自動的にバイパスする機構を提供
するものである。ファイバーチャネルアービトレーテッドループ(”FC−AL
”)を、好ましい実施態様の例示として利用して、本発明を以下に説明する。し
かし、本発明は、FC−ALネットワークと類似の特性を有するネットワークに
も適用できる。
−ALアーキテクチャを示す。図1において、ハブ100は六つのハブポート1
02〜112を備えている。図1には六つのハブポートしか示されていないが、
そのハブポートの数は一例として示してあり、好ましい実施態様の能力を限定す
るものではない。
の内部ハブリンク114によって相互に接続されている。三つのハブポート10
2、106、112、それぞれに三つのノードポート116、118、120が
取り付けられている。このようにして、ループトポロジーが、ハブ100によっ
て維持され、そして、実際に、仮想ループトポロジーがノードポート116〜1
20に対して維持される。各ノードポートはNL_ポートなどの作動装置または
ループセグメントへの接続を代表している。ハブポートは、上記装置に加えて、
別のハブのハブポートに接続することができる。このように、装置とハブは連結
されて、二つの装置から物理的手段が許容するあらゆるものまで任意の大きさの
ループを形成することができる。
、誤りを検出し処理する機能を提供する。好ましい実施態様の、ハブポートに接
続されたノードポートを図2に、より詳細に示してある。図2に示す配置構成は
、ノードポート120とハブポート112のような、図1に示すノードポート−
ハブポートの関係と類似している。
いる。入ってくる内部ハブリンク202は、ハブポート200と、ハブループの
上流の(すなわちループ内で先行している)ハブポート(図示せず)との間の接
続を示す。同様に、外にでる内部ハブリンク220(下記の)は、ハブポート2
00をでて、同ハブポート200を、同ハブループの下流のハブポートに接続す
る。入ってくる内部ハブリンク202は、ハブポート伝送回路204および切換
え装置206例えばマルチプレクサに接続されている。その結果、前のハブポー
トからハブポート200に対して、入ってくる内部ハブリンク202で送られる
データは、切換え装置206の作動のいかんにかかわらずハブポート伝送回路2
04に入力される。ハブポート伝送回路204は、データチャネル208によっ
て、ノードポート210に接続されている。ハブポート伝送回路204は、好ま
しくは、データを、ノードポート210が利用可能な形態に変換する。このよう
に、データは、入ってくる内部ハブリンクセグメント202からハブポート伝送
回路204に流れ、次にデータチャネル208を通じてノードポート210に流
れる。ノードポート210は、それに取り付けられた装置(図示せず)に、デー
タを、上記取り付けられた装置の機能にしたがって適宜、供給する。
通じて、ハブポート受信回路214と誤り検出回路216に流れる。ハブポート
受信回路214は、データを、ハブ内で利用可能な形態に変換する。誤り検出回
路216から出力される信号は誤り制御回路218に入る。誤り制御回路218
は、そのプログラム可能なパラメータを設定するため、入ってくるデータチャネ
ル(図示せず)を備えている。さらに、誤り制御回路218は、誤りの統計報告
および誤り制御回路218によって実行されるバイパスの数を示すため、外に出
るデータチャネル(図示せず)を備えている。これらに代え、ハブポート受信回
路214、誤り検出回路216および誤り制御回路218は、単一の回路に含ま
れていてもよい。
する。切換え装置206の第二入力は、入ってくる内部ハブリンク202に接続
されている。どの入力が切換え装置206から流れださせるかの選択は、誤り制
御回路218により制御される。誤り検出回路216は、ノードポート210か
ら受信したデータ内に誤りが存在することを示す誤り検出信号を、従来検出され
るように、誤り制御回路218へ出力する。誤り制御回路218は、提供される
プログラム可能なパラメータにしたがって作動する。場合によっては、誤り制御
回路218は、切換え装置206を、ハブポート受信回路214の出力(したが
って、ノードポート210の出力)をバイパスして、入ってくる内部ハブリンク
202でデータを送るように設定する。切換え装置206の出力は外にでる内部
ハブリンク220に接続され、そのハブリンク220は代わって、ハブループ内
の後続のハブポート(図示せず)に接続されている。
で、誤りの許容しきい値が超えられたときを確認(判定)する。誤りのしきい値
が破られたことを確認すると、誤り制御回路(図2に誤り制御回路218として
示す)は、バイパス信号を生成して、誤りを発生しているノードポートからリレ
イされている出力がハブループ上に出力されないように、同ハブポートをバイパ
スモードに入れる。あるいは、ハブポートが前のハブポートから受信したデータ
が、次のハブポートに送られる。
ンターバル値(subinterval value)、インターバル値(interval value)、誤
り値(error value)および許容値(tolerance value)がある。これらの値のう
ち一つ以上は、特定の実施態様においては、配線により達成される(hardwired
)(すなわちプログラマブルではない)。上記サブインターバル値は、好ましく
はサブインターバルのマイクロ秒の数を表す。インターバル値は一つのインター
バルを構成するサブインターバルの数を表す。
ドを入れてしまう誤りを含むサブインターバルの数のしきい値を表す。誤りが起
こったサブインターバルの数が計数され、誤り値と比較される。特定のサブイン
ターバル中に一つ以上の誤りが検出された場合、そのサブインターバル中に一つ
の誤りが検出された場合と、バイパスの決定が異ならない方が好ましい。特定の
インターバル中の誤り含有サブインターバルの数が、誤り値に到達したかまたは
この誤り値を超えた場合、誤り制御回路は、ハブポートがバイパスモードにシフ
トするようにバイパスフラグを設定する。
インターバル中に受信される誤り含有サブインターバルの最大数を表す。許容レ
ベルは、誤り値と同様に、誤りの絶対数ではなくて(as opposed to)特定のイ
ンターバル内に起こる誤りを含むサブインターバル(誤り含有サブインターバル
)の数を考慮している。
は、通常のFC−ALネットワークのデータ速度が、1ギガビット/秒の大きさ
なので、特に好ましい。上記許容値はゼロに設定することが好ましい。その結果
、ノードポートは、インターバル全体が、任意のサブインターバル中に誤りが起
こらずに経過するまで、ハブループ中に再挿入されない。
図3に示す。第一インターバル300が、図3において、線302と304で仕
切られている。インターバル300は、10個のサブインターバルに分割されて
いる(すなわちインターバル値は10である)。上記のように、サブインターバ
ルが約24マイクロ秒に等しい場合(サブインターバル値によって決定されるよ
うに)、インターバル300は約240マイクロ秒間続く。図3は一連の6個の
インターバル300、310、320、330、340、350を示す。
ターバル306内に示す丸印308によって示される。サブインターバル306
内の丸印308は、サブインターバルの期間中に、一つ以上の誤りが検出された
ことを示す。図3に示す状況で、誤り値が7に設定され、サブインターバル値が
約24マイクロ秒に設定され、インターバル値が10に設定され、そして許容値
がゼロに設定されると、誤り制御回路は、第一インターバル中において、バイパ
スフラグを生成しない。第一インターバル300内では10個のサブインターバ
ルのうち、6個のサブインターバルだけが、誤りを含み、その誤りは丸印308
のような丸印で示されている。誤り値は7に設定されているから、誤りを含むサ
ブインターバルの数が上記誤り値より小さいので、バイパスフラグは設定されな
い。
うのは、六つのサブインターバルしか誤りを含んでいないからである(サブイン
ターバルをインターバルで区切ることは、一つのグループと考えると誤り値を超
える誤りを有するサブインターバルの絶え間ない流れを考慮するが、インターバ
ル値によって課される規制された性質(regulated nature)のためバイパスフラ
グは設定されないことに留意のこと)。図3に示すように、インターバル300
は誤りを有する六つのサブインターバルを含有し、そしてインターバル310は
誤りを有する六つのサブインターバルを含有しているが、インターバル300と
310はいずれもバイパスフラグを設定させない。しかし、インターバル300
内の、誤りを有する六つのサブインターバルと、インターバル310内の誤りを
有する六つのサブインターバルは連続している。したがって、バイパスフラグを
設定しない、誤りを有する12個の連続サブインターバルがあることになる。こ
のことは、時間の経過とともに起こる誤りの数は平均した数であるので望ましい
。インターバル値と誤り値の使用は、好ましい実施態様におけるハブポートの全
体の誤りの許容値(overall error tolerance)を規制(regulate)する。
なくとも一つの誤りを含有する七つのインターバルを有している。その結果、誤
り制御回路は、バイパスフラグを、インターバル320の間に設定する。バイパ
スフラグを設定した後、ハブポートをバイパスモードにすることによって、同ハ
ブポートに連結されているノードポートがループから取り外される。
るサブインターバルの数が許容値以下であることを確認するまで、バイパスされ
たままである。上記のように、図3に例示する状態に対する許容値はゼロに設定
されていると仮定されている。したがって、インターバル330では、ノードポ
ートは再挿入されずかつバイパスフラグは設定されたままである。というのは、
一つのサブインターバルが誤りを含有しているからである。許容値がゼロである
ので、バイパスフラグは設定されたままである。しかし、インターバル340で
は、誤りを含有するインターバルが全くないので、バイパスフラグはクリアされ
る。ノードポートはループに再挿入される。この時点で、適当な手段を用いて、
ノードポートをループ内に挿入する。
ることを示している。インターバル350について図3に示す例示は、インター
バル350によって仕切られたインターバルに渡って誤りが検出されることを示
している。しかし、好ましい実施態様においては、好ましい実施態様の誤り制御
回路のバイパスフラグは、誤り含有サブインターバルの数が前記誤り値に等しい
ことが検出された場合に設定される。その結果、前記バイパスフラグは、インタ
ーバル350において、九番目のサブインターバル352の期間中に設定される
。バイパスフラグを設定させるサブインターバルに続く、付加的な誤り含有サブ
インターバルは、好ましくは、バイパスの決定を変更しない。しかし、誤りの数
は、連結されているノードポートの誤り特性についての統計情報を計算するため
、計数され続けられる。別の実施態様では、バイパスフラグは、一つのインター
バルが完了したときのみ設定されるようにしてもよい。
素を、図4に一層詳細に示す。誤り制御回路400は、先に考察したプログラム
可能なパラメータを記憶する四つの回路を備えている。すなわち、サブインター
バル値回路402、インターバル値回路404、誤り値回路406および許容値
回路408である。サブインターバル値を記憶しているサブインターバル値回路
402は、クロック信号に応答して、サブインターバル値によって定義される時
間以外のクロックパルスの立上りエッジにて該回路の出力ライン上にパルスを生
成する。例えばクロックが1マイクロ秒当り1パルスで作動しているならば、サ
ブインターバル値回路402は、第一クロックパルス、第25クロックパルス、
第49クロックパルスなどにパルスを生成する。サブインターバル値回路402
の出力は、サブインターバルカウンタ410の増分入力に接続されている。サブ
インターバル値回路402が生成する各パルスは、サブインターバルカウンタ4
10に記憶されている値を増加させる。したがって、サブインターバルカウンタ
410は、サブインターバル値によって規定(定義)されるサブインターバルの
数を計数する。サブインターバル値カウンタ410の出力は、コンパレータ41
2の第一入力に入力される。コンパレータ412の第二入力はインターバル値回
路404の出力に接続されている。インターバル値回路404の出力はインター
バル値の値である。したがって、コンパレータ412は、インターバル値を、サ
ブインターバルカウンタ410の出力(すなわち、すでに経過したサブインター
バルの数)と比較する。
210)からのデータ内に誤りを検出すると、誤り検出ラッチ414に、誤り検
出フラグを送る。誤り検出ラッチ414は、誤り検出フラグを、誤り検出回路2
16から受信すると設定される。また、サブインターバル値回路402の出力は
、誤り検出ラッチ414のクリア入力に入力される。このように、誤り検出ラッ
チ414は各サブインターバルの開始時にクリアされる。このクリア機能によっ
て、誤り検出ラッチ414は、そのサブインターバル中の誤りの検出時に、各サ
ブインターバルについて一回設定されることができる。誤り検出ラッチがクリア
される前(すなわち同じサブインターバル中)、誤り検出回路216からの誤り
検出ラッチ414によって受信される付加的な誤りフラグは、誤り検出ラッチ4
14の出力に影響しない。誤り検出ラッチ414は、サブインターバル値回路4
02からのパルスの出力によって、新しいサブインターバルの開始時にクリアさ
れる。
、ANDゲート416に入力される。ANDゲート416の出力は、誤りカウン
タ418の増分入力に入力される。このように、誤りカウンタ418は、検出さ
れた誤りを中に含んでいる各サブインターバルに対して増大される。誤りカウン
タ418の出力は、第二コンパレータ420の第一入力に入力される。コンパレ
ータ420の第二入力は、誤り値回路406の出力に接続されている。誤り値回
路406は、誤り値に等しい値を出力する。したがって、コンパレータ420は
、誤り値を、誤りカウンタ418の出力と比較する。コンパレータ420の出力
は、ポートバイパス許可ラッチ(port bypass enable latch)422のセット入
力に入力される。このように、誤りカウンタ418が、誤り値回路406内に含
まれている値に等しい一つのインターバル中の誤りを含有するサブインターバル
の数を示す値を出力すると、ポートバイパス許可ラッチ422が設定されて、バ
イパスフラグが設定される。
入力に入力される。このように、サブインターバルカウンタ410が、経過した
サブインターバルの数がインターバル値の値に等しいことを示す値を出力すると
、そのインターバルは終了して、サブインターバルカウンタ410がクリアされ
る。さらに、コンパレータ412の出力が、誤りカウンタ418のクリア入力に
入力される。このように、インターバル値に等しいサブインターバルの数で表さ
れる、インターバルが終了したとき、誤りカウンタはリセットされて、新しいイン
ターバル内の、誤り含有サブインターバルの数を計測し始める。
されている。コンパレータ424の第二入力は、許容値回路408の出力に接続
されている。したがって、コンパレータ424は、許容値の値と、誤りカウンタ4
18の出力とを比較する。コンパレータ424の出力は第二ANDゲート425
に入力されている。また、コンパレータ412の出力もANDゲート425に入
力されている。ANDゲート425の出力はポートバイパス許可ラッチ422の
クリア入力に接続されている。このように、インターバル値とサブインターバル
カウンタ410とが等しいことで表されるインターバルの終了時に、誤りの数が
、誤りカウンタ418の出力が許容値回路408の出力以下であることにより示
されコンパレータ424で決定されるように、許容値以下であるならば、アンド
ゲート425の両入力はポジティブとなる。したがって、単一インターバル中の
誤り含有サブインターバルの数が許容値以下である場合、ANDゲート425の
出力がポートバイパス許可ラッチ422をクリアする。
すポートバイパスライン426に接続されている。ポートバイパスライン426
は誤り制御回路400の出力であり、図2に示す切換え装置206に接続してい
る。
分入力に接続されている。好ましい実施態様では、バイパスカウンタ428は、
その増分入力がエッジ感受性(edge sensitive)であるので、ポートバイパス許
可ラッチがゼロから1へ切換わる回数を計数する。あるいは、バイパスカウンタ
428の増分入力がレベル感受性(level sensitive)である場合、該バイパス
カウンタは、クロック速度と、実施態様のニーズにしたがって供給される別の予
め定められた値に関連して決定されてバイパスフラグが設定される期間の数を計
数することができる。好ましい実施態様においては、バイパスカウンタ428の
出力がバイパスカウントライン430に接続されている。バイパスカウントライ
ン430は、誤り制御回路の出力であるので、ハブポートの誤り特性を外部で統
計分析するのに利用できる。
り検出回路216の前記増分(increment)のレベル感受性もしくはエッジ感受
性および作動に応じて、誤り検出カウンタ432は、誤りが検出されるときの誤
りの絶対数を測定できるか、または供給される値によって規定(定義)される特
定の期間の誤りの数を測定することができる。好ましい実施態様で、誤り検出カ
ウンタ432は、誤りが誤り検出回路216によって検出される毎に増大される
。誤り検出カウンタ432は、この誤り制御回路400で今までに検出された誤
りの数を表す数値を出力する。誤り検出カウンタ432の出力は誤りカウントラ
イン434に接続されている。また、誤りカウントライン434は、ノードポー
トとハブポートの誤り特性を外部で統計分析するのに利用できる。
る入力を有しかつ適宜、書込み可能であるので(図示せず)、当業技術者であれ
ば理解できることであるが、要素を適正に制御する。
ブポートに加えて全体としてハブに関する統計記録を行うためのバイパスカウン
タと誤り検出カウンタを有している。これらのカウンタは、ハブポートの誤り制
御回路内のカウンタからの出力を受信するのに使用することができ、または誤り
検出回路およびポートバイパス可能のラッチから信号を直接、受信できる。
を、ハブループから取り外す機構を提供する。与えられた期間中に、わずかな数
の誤りを受信したときにポートバイパスするのを防止する、特定の大きさの誤り
許容値が、一般に望ましい。用語”わずかな”は、アプリケーションの性質によ
って、相対的な用語であるから、誤りしきい値が調節可能またはプログラム可能
であることが望ましい。誤りとポートバイパスの記録によって、取り付けられた
ノードポートの先の(以前の)性能に基づいて、インターバル値、誤り値および
サブインターバル値のインテリジェントな調節を行うことができる。
本発明の範囲は本願で行った説明によって限定されず、本願の特許請求の範囲の
範囲によってのみ限定されるものである。本願の特許請求の範囲の範囲内に入る
他の実施態様は、当業技術者にとっては明らかであろう。
示す。
Claims (24)
- 【請求項1】 ループネットワーク内のハブポートに取り付けられたノードポー
トを自動的にバイパスするハブポートであって: a.データを、ループネットワークからハブポートへ供給するハブデータ源;お
よび b.前記ノードポートと前記ハブデータ源に接続された誤り制御回路;を備えて
なり; 前記誤り制御回路が、データを、前記取り付けられたノードポートから前記ル
ープネットワークに出力し、そしてさらに前記誤り制御回路が、ノードポートか
らのデータ中に、プログラム可能なしきい値を超える数の誤りを検出したとき、
ノードポートをバイパスし、次いで前記ハブデータ源からのデータを前記ループ
ネットワークに出力する;ハブポート。 - 【請求項2】 ハブ内のハブポートであって: a.第一入力、第二入力および制御入力を有する切換え装置; b.前記切換え装置の第一入力に接続されたハブデータ源; c.前記切換え装置の第二入力に接続されたノードデータ源;および d.前記ノードデータ源および前記切換え装置の制御入力に接続された誤り制御
回路; を備えてなるハブポート。 - 【請求項3】 前記誤り制御回路がプログラム可能である請求項2に記載のハブ
ポート。 - 【請求項4】 前記誤り制御回路が誤り検出回路を備えている請求項2に記載の
ハブポート。 - 【請求項5】 前記誤り制御回路が、 a.各々、対応するプログラム可能なパラメータ入力ラインに接続されている少
なくとも一つの値回路; b.誤り検出回路からの信号に応答して増大するカウンタ;および c.前記カウンタと少なくとも一つの値回路に応答して設定されるかまたはクリ
アされるポートバイパス許可ラッチ; を備えてなる請求項2に記載のハブポート。 - 【請求項6】 誤り制御回路に応答して増大するバイパスカウンタをさらに備え
ている請求項2に記載のハブポート。 - 【請求項7】 誤り検出回路に応答して増大する誤りカウンタをさらに備えてい
る請求項2に記載のハブポート。 - 【請求項8】 ハブがファイバーチャネルアービトレーテッドループネットワー
ク内にある請求項2に記載のハブポート。 - 【請求項9】 ハブ内のハブポートであって: a.第一入力、第二入力および制御入力を有する切換え装置; b.前記切換え装置の第一入力に接続されたハブデータ源; c.前記切換え装置の第二入力に接続されたノードデータ源; d.前記ノードデータ源に接続された誤り検出回路;および e.前記誤り検出回路および前記切換え装置の制御入力に接続された誤り制御回
路; を備えてなるハブポート。 - 【請求項10】 前記誤り制御回路がプログラム可能である請求項9に記載のハ
ブポート。 - 【請求項11】 ノードを、ループネットワーク内のハブに接続するためのハブ
ポートであって: a.第一入力、第二入力および制御入力を有する切換え装置; b.前記ノードに接続された伝送回路; c.前記ノードおよび前記切換え装置の第一入力に接続された受信回路; d.前記ノードに接続された誤り検出回路; e.前記誤り検出回路および前記切換え装置の制御入力に接続され、かつ少なく
とも一つのプログラム可能なパラメータ入力ラインを含む誤り制御回路; f.前記切換え装置の第二入力および前記伝送回路に接続された入ってくる内部
ハブリンク;ならびに g.前記切換え装置に接続された外にでる内部ハブリンク; を備えてなるハブポート。 - 【請求項12】 前記誤り制御回路に接続されたポートバイパス許可ラッチをさ
らに備えている請求項11に記載のハブポート。 - 【請求項13】 前記誤り制御回路が、 a.対応するプログラム可能なパラメータ入力ラインに接続されている少なくと
も一つの値回路; b.前記誤り検出回路からの信号に応答して増大するカウンタ;ならびに c.前記カウンタおよび少なくとも一つの値回路に応答して設定されるかまたは
クリアされるポートバイパス許可ラッチ; をさらに含んでなる請求項11に記載のハブポート。 - 【請求項14】 前記誤り制御回路に応答して増大するバイパスカウンタをさら
に備えている請求項11に記載のハブポート。 - 【請求項15】 前記誤り検出回路に応答して増大する誤りカウンタをさらに備
えている請求項11に記載のハブポート。 - 【請求項16】 ノードポートをハブに接続するための複数のハブポートを含む
ハブであって;各ハブポートが、 a.切換え装置; b.誤り検出回路; c.前記切換え装置および誤り検出回路に接続された誤り制御回路; d.前記切換え装置に接続されたハブデータチャネル;ならびに e.前記誤り検出回路に接続されたノードポートデータチャネル; を備えているハブ。 - 【請求項17】 誤り制御回路が、 a.インターバル値入力ライン; b.誤り値ライン; c.許容値ライン; d.前記誤り検出回路に応答して増大し、前記インターバル値ラインおよび経過
時間の比較に応答してクリアされる誤りカウンタ;ならびに e.前記誤りカウンタの出力および前記誤り値ラインの比較に応答して設定され
、前記誤りカウンタおよび前記許容値ラインの比較に応答してクリアされるポー
トバイパス許可ラッチ; を備えている請求項16に記載のハブ。 - 【請求項18】 少なくとも一つの誤り検出回路に応答して増大する少なくとも
一つの誤りカウンタをさらに備えている請求項16に記載のハブ。 - 【請求項19】 少なくとも一つの誤り制御回路に応答して増大する少なくとも
一つのバイパスカウンタをさらに備えている請求項16に記載のハブ。 - 【請求項20】 ループネットワーク内のノードポートに接続されたハブポート
をバイパスする方法であって: a.前記ノードポートからのデータを受信し; b.前記データ内のあらゆる誤りを検出し; c.検出された誤りの数を計数し; d.検出された誤りの数がしきい値を超えるかどうかを判定し;次いで e.その判定結果に応答してハブポートをバイパスする; ことを含んでなる方法。 - 【請求項21】 前記検出された誤りの数がしきい値を超えているかどうかを、
前記検出された誤りの数、誤り値および時間値に基づいて判定する請求項20に
記載の方法。 - 【請求項22】 a.前記検出された誤りの数が許容レベルより少ないかどうか
を判定し;次いで b.検出された誤りの数が許容レベルより少ない場合に応答してハブポートのバ
イパスを終了する; ことをさらに含んでいる請求項20に記載の方法。 - 【請求項23】 ループネットワーク内のノードポートに接続されたハブポート
をバイパスするシステムであって; a.ノードポートからのデータを受信する手段; b.データ中のあらゆる誤りを検出する手段; c.検出された誤りの数を計数する手段; d.前記検出された誤りの数がしきい値を超えているかどうかを判定する手段;
および e.前記判定結果に応答してハブポートをバイパスする手段; を備えているシステム。 - 【請求項24】 a.検出された誤りの数が許容レベルより少ないかどうかを判
定する手段; b.検出された誤りの数が前記許容レベルより少ない場合に応答して前記ハブポ
ートのバイパスを終了する手段; をさらに備えている請求項23に記載のシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/071,431 | 1998-05-01 | ||
US09/071,431 US6167026A (en) | 1998-05-01 | 1998-05-01 | Programmable error control circuit |
PCT/US1999/009120 WO1999057830A1 (en) | 1998-05-01 | 1999-04-27 | Programmable error control circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002514836A true JP2002514836A (ja) | 2002-05-21 |
JP3795328B2 JP3795328B2 (ja) | 2006-07-12 |
Family
ID=22101281
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000547715A Expired - Fee Related JP3795328B2 (ja) | 1998-05-01 | 1999-04-27 | プログラム可能な誤り制御回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6167026A (ja) |
EP (1) | EP1078483A4 (ja) |
JP (1) | JP3795328B2 (ja) |
KR (1) | KR100394310B1 (ja) |
CA (1) | CA2327766C (ja) |
WO (1) | WO1999057830A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003527777A (ja) * | 1999-08-06 | 2003-09-16 | エミュレックス コーポレーション | ファイバーチャネルアービトレーテッドループの可変アクセス公平性 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6188668B1 (en) | 1998-05-01 | 2001-02-13 | Emulex Corporation | Automatic isolation in loops |
US6744748B1 (en) * | 2000-05-25 | 2004-06-01 | Vtech Communications Ltd. | Method and apparatus for monitoring errors in a wireless transceiver |
US6687219B1 (en) * | 2000-08-16 | 2004-02-03 | Emulex Corporation | Detecting and counting node port loop initialization origination |
JP2002368768A (ja) * | 2001-06-05 | 2002-12-20 | Hitachi Ltd | ファイバチャネル調停ループ対応の電子装置及びファイバチャネル調停ループの障害検出方法 |
US7209451B2 (en) * | 2001-10-23 | 2007-04-24 | Ciena Corporation | Apparatus and method for efficient detection and suppression of corrupted fibre channel frames in a protected transmission medium |
US7373561B2 (en) | 2002-10-29 | 2008-05-13 | Broadcom Corporation | Integrated packet bit error rate tester for 10G SERDES |
US8385188B2 (en) | 2002-10-29 | 2013-02-26 | Broadcom Corporation | Multi-port, gigabit serdes transceiver capable of automatic fail switchover |
US7339885B2 (en) * | 2003-06-05 | 2008-03-04 | International Business Machines Corporation | Method and apparatus for customizable surveillance of network interfaces |
US7894336B2 (en) * | 2005-04-14 | 2011-02-22 | Baumuller Anlagen-Systemtechnik | Breakdown and decoupling tolerant communications network, a data path switching device and a corresponding method |
WO2013034188A1 (de) * | 2011-09-08 | 2013-03-14 | Siemens Aktiengesellschaft | Verfahren zum betreiben einer netzwerkkomponente in einem kommunikationsnetzwerk und netzwerkkomponente |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55134560A (en) * | 1979-04-06 | 1980-10-20 | Fuji Electric Co Ltd | Automatic reconstitution system for common transmission line |
US5229875A (en) * | 1989-05-30 | 1993-07-20 | Glista Andrew S | Fault-tolerant fiber optic coupler/repeater for use in high speed data transmission and the like |
US4956836A (en) * | 1988-03-28 | 1990-09-11 | Par Microsystems Corp. | Automatic bypass system for ring type local area network |
GB9007600D0 (en) * | 1990-04-04 | 1990-05-30 | Hunting Communication Tech | Ring communication system |
GB9202666D0 (en) * | 1992-02-07 | 1992-03-25 | Madge Networks Ltd | Communication system |
US5495580A (en) * | 1992-10-20 | 1996-02-27 | Xlnt Designs, Inc. | Ring network security system with encoding of data entering a subnetwork and decoding of data leaving a subnetwork |
EP0603443A1 (en) * | 1992-12-22 | 1994-06-29 | International Business Machines Corporation | Token star bridge |
US5522047A (en) * | 1993-12-15 | 1996-05-28 | Xlnt Designs, Inc. | Graceful insertion of a tree into a ring network |
US5546378A (en) * | 1994-07-21 | 1996-08-13 | Newbridge Networks Corporation | Fault tolerant FDDI wiring hub |
US5659718A (en) * | 1994-08-19 | 1997-08-19 | Xlnt Designs, Inc. | Synchronous bus and bus interface device |
US5867289A (en) * | 1996-12-24 | 1999-02-02 | International Business Machines Corporation | Fault detection for all-optical add-drop multiplexer |
-
1998
- 1998-05-01 US US09/071,431 patent/US6167026A/en not_active Expired - Lifetime
-
1999
- 1999-04-27 KR KR10-2000-7012133A patent/KR100394310B1/ko not_active IP Right Cessation
- 1999-04-27 JP JP2000547715A patent/JP3795328B2/ja not_active Expired - Fee Related
- 1999-04-27 CA CA002327766A patent/CA2327766C/en not_active Expired - Fee Related
- 1999-04-27 EP EP99920073A patent/EP1078483A4/en not_active Withdrawn
- 1999-04-27 WO PCT/US1999/009120 patent/WO1999057830A1/en not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003527777A (ja) * | 1999-08-06 | 2003-09-16 | エミュレックス コーポレーション | ファイバーチャネルアービトレーテッドループの可変アクセス公平性 |
Also Published As
Publication number | Publication date |
---|---|
EP1078483A1 (en) | 2001-02-28 |
WO1999057830A1 (en) | 1999-11-11 |
EP1078483A4 (en) | 2005-04-27 |
KR20010043205A (ko) | 2001-05-25 |
CA2327766C (en) | 2002-04-16 |
KR100394310B1 (ko) | 2003-08-09 |
US6167026A (en) | 2000-12-26 |
CA2327766A1 (en) | 1999-11-11 |
JP3795328B2 (ja) | 2006-07-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7451362B2 (en) | Method and system for onboard bit error rate (BER) estimation in a port bypass controller | |
US7630300B2 (en) | Methods and apparatus for trunking in fibre channel arbitrated loop systems | |
US5396495A (en) | Hub management bus architecture for repeater interface controller | |
JP3795328B2 (ja) | プログラム可能な誤り制御回路 | |
US20040085994A1 (en) | Methods and apparatus for device access fairness in fibre channel arbitrated loop systems | |
US20070115834A1 (en) | Pool-based network diagnostic systems and methods | |
US20050002415A1 (en) | High performance digital loop diagnostic technology | |
EP0427066A2 (en) | Pattern injector | |
EP1573965A1 (en) | Network tap module | |
JP3138170B2 (ja) | マルチステーション・アクセス・ユニット及び複数伝送レート・デジタル・データ通信ネットワーク | |
US20070047578A1 (en) | Bandwidth control method and transmission equipment | |
US7525910B2 (en) | Method and system for non-disruptive data capture in networks | |
US6600755B1 (en) | Link technology detection in multiple speed physical links | |
US11868288B2 (en) | Verification system and verification method for Ethernet interface chip | |
US5193087A (en) | Electronic digital cross-connect system having bipolar violation transparency | |
EP0624297B1 (en) | Communication system | |
KR20010052290A (ko) | 루프 네트워크에서 무효 데이터의 제거 | |
EP0939512B1 (en) | Method and arrangement in a network repeater for automatically changing link speed | |
US7388843B2 (en) | Method and apparatus for testing loop pathway integrity in a fibre channel arbitrated loop | |
US7765343B2 (en) | Method and system for robust elastic FIFO (EFIFO) in a port bypass controller | |
EP0739561A1 (en) | Apparatus and method for selectively storing error statistics | |
KR100300147B1 (ko) | 디멀티플렉싱 장치의 동작 체크 장치 | |
US6687219B1 (en) | Detecting and counting node port loop initialization origination | |
US20050013258A1 (en) | Method and apparatus for detecting and removing orphaned primitives in a fibre channel network | |
CA2109214A1 (en) | Method and apparatus for translating signaling information |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050208 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050506 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050523 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050729 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051004 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20051007 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060127 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060223 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060322 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060412 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |