JP2002511703A

JP2002511703A - データ処理ネットワークのアプリケーションレベルフローコネクション用システムおよびプロセス

Info

Publication number: JP2002511703A
Application number: JP2000544091A
Authority: JP
Inventors: スピニー，バリー，エイ．; ポール，ナイジェル，ティー．; ナラヤナスワミー，クリシュナ; ロス，セオドア，エル．; スマウズ，リチャード
Original assignee: トップレイヤーネットワークス，インク．
Priority date: 1998-04-10
Filing date: 1999-04-09
Publication date: 2002-04-16
Also published as: US6226267B1; WO1999053646A3; AU3484699A; EP1070405A2; WO1999053646A2

Abstract

(57)【要約】【課題】データ処理ネットワークのアプリケーションレベルフローコネクション用システムおよびプロセスを提供すること。【解決手段】ＯＳＩモデルレイヤ（ＯＳＩｍｏｄｅｌＬａｙｅｒｓ）（２）からの情報を使用するネットワークスイッチであり、フローと呼ばれるシーケンスである要求されたプロセスの結果生じるネットワークメッセージの特定のシーケンスを識別することが可能である。このスイッチは、レイヤ（Ｌａｙｅｒｓ）（４）での仮想接続を行い、データパケットが属する特定のフローに従って、データパケットをルートする（経路を選択する）。このスイッチは、より上位のネットワーク層の情報を使用して交換するアプリケーションレベルのフローを行い、そして２つのフローは同一のレイヤ（３）プロトコルを使用するにもかかわらず、ウェブブラウジングの結果として生ずるフローと、ファイル転送あるいはデータベース問い合わせの結果として生ずるフローとの間の差異を認めることが可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

本出願は、実質的には類似する開示を有し、１つの共通の企業、つまり以前は
ブレーズネット社（ＢｌａｚｅＮｅｔＩｎｃ．）と呼ばれていたトップレイヤ
ーネットワーク社（ＴｏｐＬａｙｅｒＮｅｔｗｏｒｋｓ、Ｉｎｃ．）に譲渡
されている、ＮｉｇｅｌＰｏｏｌｅによる「ネットワーク交換用高速データバ
ス（Ｈｉｇｈ−ＳｐｅｅｄＤａｔａＢｕｓｆｏｒＮｅｔｗｏｒｋＳｗ
ｉｔｃｈｉｎｇ」、ＢａｒｒｙＳｐｉｎｎｅｙらによる「データパケットのア
プリケーションレベルでの交換のための高速パターン照合用システムおよびプロ
セス（ＳｙｓｔｅｍａｎｄＰｒｏｃｅｓｓｆｏｒＨｉｇｈ−Ｓｐｅｅｄ
ＰａｔｔｅｒｎＭａｔｃｈｉｎｇｆｏｒＡｐｐｌｉｃａｔｉｏｎ−Ｌｅ
ｖｅｌＳｗｉｔｃｈｉｎｇｏｆＤａｔａＰａｃｋｅｔｓ）」、およびＢ
ａｒｒｙＳｐｉｎｎｅｙらによる「ネットワーク交換におけるデータパケット
の柔軟な待ち行列管理用システムおよびプロセス（ＳｙｓｔｅｍａｎｄＰｒ
ｏｃｅｓｓｆｏｒＦｌｅｘｉｂｌｅＱｕｅｕｉｎｇｏｆＤａｔａＰ
ａｃｋｅｔｓｉｎＮｅｔｗｏｒｋＳｗｉｔｃｈｉｎｇ）」に対する米国特
許の出願とともに提出されている。

【０００２】

【従来の技術および発明が解決しようとする課題】

発明の分野は、データ処理システムまたはコンピュータのネットワーク通信の
分野であり、さらに特定すると、イーサネットプロトコルによってサポートされ
ているものなどのローカルエリアネットワーク（「ＬＡＮ」）、および非同期転
送モード（「ＡＴＭ」）プロトコルによってサポートされているものなどの広域
ネットワーク（「ＷＡＮ」）の交換可能コネクションの分野である。

【０００３】ネットワークの接続の分野での主要な問題点の１つは、特定のネットワーク上
のさまざまなデータ処理システム間で通信するために使用されている多岐に渡る
異なったネットワークプロトコルが、このようなネットワーク間での通信を困難
にしているという点である。別の主要な問題点は、大部分のネットワークプロト
コルが、典型的には、それでも間違いを犯すネットワーク専門家によるデバイス
アドレスの手作業による入力によって達成される、コンピュータシステムまたは
ノードを増設するときにかなりのパラメータの構成を必要とするという点である
。この問題は、ネットワークの境界を越えて接続するときに悪化する可能性があ
る。

【０００４】インターネットを接続するために使用されている機構を含む、ネットワークの
現在のコネクションは、「ブリッジ」および「ルータ」として知られているデバ
イスを使用して達成される。大まかに言うと、ブリッジは「データリンク」層つ
まりＯＳＩネットワークモデルの第２層でさまざまなネットワークを接続する。
Ｓｃｈｗａｒｔｚ、Ｍｉｓｃｈａ、電気通信ネットワーク（Ｔｅｌｅｃｏｍｍｕ
ｎｉｃａｔｉｏｎＮｅｔｗｏｒｋ）７５−９９ページ（アディソン−ウェスレ
イ（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ）１９８７年）を参照すること。および、ル
ータは、「ネットワーク層」つまりＯＳＩモデルの第３層でさまざまなネットワ
ークを接続する。データのパケットには通信の層に対応するヘッダが先行し、タ
イムヘッダ内の最初が、最低の第１層、つまり物理リンクに対応し、第７層、つ
まりアプリケーション層（他のモードの層はさらに少ない。ここでの「アプリケ
ーション層」とは、ＯＳＩモデルの第５層から第７層での機能に関する）まで進
む。情報のパケットがブリッジで受信されると、ブリッジプロセッサは、（物理
的なリンクヘッダに続く）データリンクヘッダ内の情報に従ってデータリンク上
でパケットを転送する。情報のパケットがルータで受信されると、パケットは、
ネットワークヘッダ内の情報に従って送られる。ただし、これらのヘッダには、
データパケットが関係するアプリケーションによって必要とされているサービス
の質についての情報は含まれていない。したがって、各パケットは、典型的には
ネットワーク管理動作のための優先順位フラグを含むこともあれば、含まないこ
ともあるデータリンクまたはネットワークプロトコルに従って転送される。

【０００５】カレントネットワーク上でデータ伝送を必要とするアプリケーションのタイプ
は、広い範囲のサービスを要求する。したがって、ファイルサーバとの通信中、
データをダウンロードするためにクライアントからアップロードされる要求は、
相対的にはほとんど帯域幅を必要としないが、大量のデータのダウンロードには
、妥当な時間内で達成される大きな帯域幅が必要となる。オーディオ−ビジュア
ル（「マルチメディア」）情報のストリームは、感知可能な妨害つまり「ジッタ
」を回避するために定期的な間隔で保証済みの帯域幅を必要とする。Ｅメール、
ファイルサーバ要求、ＨＴＴＰ、ワードプロセシングのそれぞれは、帯域幅を含
むその通信ニーズと関連付けることのできる関連ヘッダ情報と、専用のアプリケ
ーションプロトコルを有する。

【０００６】ネットワーク層の上の情報をいわゆる「第４層交換」と考えるネットワーク交
換方式がまさに市場に投入されつつあり、典型的には、低速であり、第４層の一
部、つまりトランスポート層ヘッダ（ＴＣＰ／ＩＰ、つまりトランスポート制御
プロトコル／国際プロトコル「ＴＣＰ部分」の一部）を考慮するだけのソフトウ
ェアインプリメンテーションを含むと考えられている。

【０００７】

【課題を解決するための手段】

本発明は、アプリケーション層でネットワークを接続し、技術の現在の状態に
おけるその他のネットワーク交換機より、ＯＳＩモデルの第３層上でさらに多く
の情報を使用する。本発明は、「フロー交換」つまりコネクションを実行し、そ
こでは、第４層より上で受信されたデータパケットの情報に基づき、発明は、フ
ァイルの読取り、Ｅ−メールの送信、ウェブサイトのブラウジング、ファイル転
送の開始、データベース照会の実行などの要求されたプロセスを実行した結果生
じる「フロー」つまりネットワークメッセージのシーケンスを特定し、パケット
をそれに応じて送り、それによって第４層より上で「仮想コネクション」を確立
する。発明は、さらに「アプリケーションフロー交換」に適応されており、そこ
では、本発明は、ＯＳＩモデルの「アプリケーション」第７層までも、受信され
たフレームを第２層ＭＡＣまたは第３層ネットワークアドレス上だけではなく、
さらに高い層でに含まれている情報にも基づいて、フローに分類する。このよう
にして、本発明は、ウェブブラウジングから生じるフローと、ファイル転送また
はデータベース照会の結果生じるフローを、両方とも同じ第３層プロトコルを使
用してよいが、区別することができる。

【０００８】好ましい実施態様においては、これは、速度について、またはそのそれぞれの
機能での柔軟性について最適化されているハードウェアとソフトウェアの組み合
わせを使用して達成される。このようにして、専用「シリコン」またはチップレ
ベルでのゲートは、イーサネット、高速イーサネット、およびフレームリレーな
どの相対的に少ないデータリンクプロトコルに対応するデータリンクヘッダから
、およびインターネット（ＩＰｖ４、ＩＰＸ、ＩＰｖ６）、ＳＮＡおよびＤＥＣ
Ｎｅｔなどの相対的に少ないネットワークプロトコルのネットワークヘッダから
情報を急速に抽出するために利用されるが、ヘッダ情報の１２８バイトまでのア
プリケーションプロトコルは高速パターン照合ソフトウェアによって認識される
。アプリケーションヘッダを見ることによって、交換機は、（帯域幅保証ベース
のマルチメディアとは対照的に、優先順位ベースであるｅ−メールなどの）パケ
ットのある特定のフローまたはストリームに適用されるサービスの質についての
「インテリジェントな」決定を下すことができ、すべてのアプリケーションの速
度を公平に落としつつ（ｂａｃｋｉｎｇｏｆｆｏｆ）、すべてのコネクショ
ンを保つことができる。

【０００９】ポートインタフェースで演繹されるまたは推論されるデータリンクおよびネッ
トワーク情報を含む標準的なつまり「規範的な」ヘッダを内部で使用し、フロー
へのパケットを識別するための規範的なヘッダのハッシュ化されたバージョンを
、一般的なフロー規則と比較することによって、本発明は、指定されたフローと
関連する適切なポート間での仮想的なコネクションを非常に効率的に確立する。
この特徴によって、システムは、「フレームまたはセル」とは無関係となり、こ
れまでに行われなかったようにＡＴＭトラフィックを送ることができる。

【００１０】好ましい実施態様においては、個々の待ち行列に付加されるサービスのさまざ
まな質だけではなく、何千ものコネクションも可能にする（高速記憶装置内のデ
ータパケットを指す）何千もの伝送待ち行列が考えられる。

【００１１】フローに従ってパケットを追跡調査する際のシステムの「知能」により、つま
りデータパケットストリームの部分がポートに入ってくるときにもデータパケッ
トストリームの部分のポートからの出力である、「貫通（ｃｕｔ−ｔｈｒｏｕｇ
ｈ）」フローが可能になる。多くのそれ以外のインテリジェントな機能は、第２
層と第３層のヘッダ情報を「規範化する（ｃａｎｏｎｉｃａｌｉｚｅ）」ために
インタフェースＡＳＩＣ（出願特有の集積回路）、高速バス、高速リレーエンジ
ンのＡＳＩＣの待ち行列管理決定を迅速に実現する待ち行列マネージャＡＳＩＣ
、およびフローコネクションを監視するバックグラウンドエンジンを使用するシ
ステムの柔軟かつスケラブルなアーキテクチャのため可能である。

【００１２】

【発明の好ましい実施の形態】

本明細書は、下記のとおりに構成されている：１．ＢｌａｚｅＰａｔｈＴＭ／ＢｌａｚｅＦｉｒｅＴＭアーキテクチャ（Ａｒ
ｃｈｉｔｅｃｔｕｒｅ）／チップセット（ＣｈｉｐＳｅｔ）２．ヘッダ「標準化（Ｃａｎｏｎｉｃａｌｉｚａｔｉｏｎ）」およびパケット「
細分化（Ｃｅｌｌｕｌａｒｉｚａｔｉｏｎ）」３．ＢｌａｚｅＷｉｒｅＴＭ高速ＭＡＣバス（Ｈｉｇｈ−ＳｐｅｅｄＭＡＣ
Ｂｕｓ）４．データフローイン（ＤａｔａＦｌｏｗＩｎ）５．キューポインタマネージメントおよびオペレーション（ＱｕｅｕｅＰｏｉ
ｎｔｅｒＭａｎａｇｅｍｅｎｔａｎｄＯｐｅｒａｔｉｏｎ）６．リレーエンジンオペレーション（ＲｅｌａｙＥｎｇｉｎｅＯｐｅｒａｒ
ｉｏｎ）／フローマッチング（ＦｌｏｗＭａｔｃｈｉｎｇ）（ＦａｓｔＰａｔ
ｈＴＭ）７．トランスミッションスケジューリング（ＴｒａｎｓｍｉｓｓｏｎＳｃｈｅ
ｄｕｌｉｎｇ）８．インターフェース（Ｉｎｔｅｒｆａｃｅｓ）／トランスミッションクレジッ
トループ（ＴｒａｎｓｍｉｓｓｏｎＣｒｅｄｉｔＬｏｏｐｓ）へのダウンロ
ード（Ｄｏｗｎｌｏａｄ）９．超高速ＲＡＭＢＵＳ（登録商標）オペレーション（Ｕｌｔｒａ−Ｈｉｇｈ
ＳｐｅｅｄＲＡＭＢＵＳ？Ｏｐｅｒａｔｉｏｎ）１０．バックグラウンドエンジン（ＢａｃｋｇｒｏｕｎｄＥｎｇｉｎｅ）／初
期設定（Ｉｎｉｔｉａｌｉｚａｔｉｏｎ）／監視（Ｍｏｎｉｔｏｒｉｎｇ）１．ＢｌａｚｅＰａｔｈ^TM／ＢｌａｚｅＦｉｒｅ^TM アーキテクチャ（Ａｒｃ
ｈｉｔｅｃｔｕｒｅ）／チップセット（ＣｈｉｐＳｅｔ）ＢｌａｚｅＰａｔｈ^TM アーキテクチャと呼ばれる本発明のアーキテクチャは
、特定のフローにおけるメンバシップに特性を与えるパケットのアプリケーショ
ンヘッダの情報に基づいて行われる決定により、入りデータパケットを多数の仮
想キューの１つ以上に事実上割り当てることによって（高速データバッファへの
ポインタによって）行われるアプリケーション層のフロー交換または接続を備え
ている。システムのスループット（処理能力）あるいは帯域幅を拡張するために
、好ましい実施形態のＡｐｐＳｗｉｔｃｈ^TMアプリケーションフロースイッチは
、フローの１つまたは複数の初期パケットにより決定し、そしてそのフローの次
のパケットを識別するために、ヘッダ情報のハッシュバージョンにマッチさせる
。入りフローのヘッダ情報を「標準化する」ことによって、また長いフレームを
小さな内部セルに分割する（しかし、それらを論理的に接続したままで）ことに
よって、本システムは、「セルあるいはフレーム」を独立させている。

【００１３】図１を参照すると、好ましい実施形態において、アーキテクチャは、Ｂｌａｚ
ｅＷｉｒｅ^TMＭＡＣバス（ＭＡＣＢｕｓ）６０によって接続されるＢｌａｚｅ
Ｆｉｒｅ^TM チップセットにおいて実行される。アーキテクチャは、キューポイ
ンタ機構を実行する１００ＭＨｚで作動する２８７ｋ−ゲートキューマネージャ
（２８７ｋ−ｇａｔｅＱｕｅｕｅＭａｎａｇｅｒ）（「ＱＭ」）ＡＳＩＣ３
０を中心に置かれ、ポインタ（２４−ビット精細度）のための１６，０００，０
００キューを、入りパケットが一時的に格納されるＱＭ３０に接続される高速デ
ータバッファ３５と３６のロケーションに割り当てることを可能にする。キュー
は、アルゴナウテース（Ａｒｇｏｎａｕｔ）ＲＩＳＣ（ＡＲＣ）セントラルプロ
セッシングユニット３８７および検査されるパケットヘッダのためのＦＩＦＯ３
９４を含む、１００ＭＨｚで作動する４１０ｋ−ゲートリレーエンジン（Ｒｅｌ
ａｙＥｎｇｉｎｅ）（「ＲＥ」）あるいはフォワーディングエンジン（Ｆｏｒ
ｗａｒｄｉｎｇＥｎｇｉｎｅ）（「ＦＥ」）ＡＳＩＣ４０によって行われる決
定に基づいてロードされる。システムへの入力およびシステムからの出力は、Ｂ
ｌａｚｅＷｉｒｅ^TMＭＡＣバス（ＭＡＣＢｕｓ）６０にデイジーチェーン接続
される３５９ｋ−ゲート６０ＭＨｚＭＯＭ（ＭＩＩメディアインティペン
デントインターフェース（Ｍｅｄｉａ−ＩｎｄｅｐｅｎｄｅｎｔＩｎｔｅｒｆ
ａｃｅ）８進（Ｏｃｔａｌ）ＭＡＣ）ＡＳＩＣｓ１０と２０を使用して行われ
る；そのＭＯＭチップ１０と２０は、ローカルエリアイーサネット（Ｅｔｈｅｒ
ｎｅｔｓ）６３のための２つのクワッド（Ｑｕａｄ）物理リンクチップ（それぞ
れに、７１と７２および７０と７３）、あるいはＴ１およびＰＯＴＳ（「プレー
ンオールド電話サービス（ＰｌａｉｎＯｌｄＴｅｌｅｐｈｏｎｅＳｅｒｖ
ｉｃｅｓ）」）ＷＡＮライン６９を作用するディストリビューテッドアクセスデ
バイス（ＤｉｓｔｒｉｂｕｔｅｄＡｃｃｅｓｓＤｅｖｉｃｅ）（ＤＡＤ）Ｗ
ＡＮプロセッサ（ＷＡＮＰｒｏｃｅｓｓｒ）６６などの広域ネットワークのた
めの、またはバックグラウンドエンジン（ＢａｃｋｇｒｏｕｎｄＥｎｇｉｎｅ
）（「ＢＥ」）５０のためのインターフェースにそれぞれ作用する。

【００１４】図２は、本発明の好ましい実施形態に使用されるＭＯＭチップ、例えば、ＭＯ
Ｍチップ１０のブロック図である。全体として、その線図は、８つのデュプレッ
クスイーサネット（Ｅｔｈｅｒｎｅｔ）ポートを備えるＭＩＩインターフェース
６５を示している。受信インターフェース１１およびパーサ１２は、データパケ
ットを受信し、下文のセクション２に記述される標準ヘッダとしてフレームヘッ
ダを再書き込みし、そして結果パケットを、８つのポートの中でラウンドロビン
アービトレーションのプロデューサ１３およびＦＩＦＯアービタ１４によってＦ
ＩＦＯ１５に配置される１２８−バイトセルに分割する。標準ヘッダを有しない
データセル（パケットの第１セルに続くパケットセル）は、データの内部タグ付
けのためのバーストロジック１７によって追加されるバーストヘッダを有してい
る。ＲＸクレジットマネージャ（ＲＸＣｒｅｄｉｔＭａｎａｇｅｒ）１９は
、トランスミッションクレジット（下文のセクション８で詳細に論じられる）を
、トランスミットＦＩＦＯ２４がトランスミットされるさらに多くのデータを受
け入れることが可能であることをＱＭに知らせるのに適切なヘッダに追加する。
トークンアービタ１８は、データが、ＱＭ３０へのＭＡＣバス６０にトランスミ
ットされるために、ＭＡＣバス（Ｂｕｓ）ＴＸセル７６に送られる時期を決定す
る。

【００１５】さらに、図２を参照すると、ＭＡＣバス（ＭＡＣＢｕｓ）６０に入るデータ
セルは、トランスミット消費者２６およびその回路識別子により、標準／バース
トヘッダに方向付けられる。データパケットヘッダは、トランスミット消費者２
６およびインターフェース２７によって再構成されて、トランスミットされ、Ｔ
Ｘクレジットマネージャ（ＴＸＣｒｅｄｉｔＭａｎａｇｅｒ）２８は、ＱＭ
３０にリターンされるクレジット情報でアップデートされる。

【００１６】図３は、本発明の好ましい実施形態に使用されるＱＭ３０のブロック図である
。本質的に、ＱＭ３０は、適切なキューのデータセルの配置を迅速に実行し（事
実上、データバッファへのポインタのリンクリストによって実行される）、かつ
ＲＥ４０によって方向付けされるようなキューポリシーを適用するように設計さ
れるゲートとステートマシンのコレクションである。ＱＭは、３つのクロック様
式に分割される。受信データＦＩＦＯ（ＲｅｃｅｉｖｅＤａｔａＦＩＦＯ）
３０６および受信コマンドＦＩＦＯ（ＲｅｃｅｉｖｅＣｏｍｍａｎｄＦＩＦ
Ｏ）３１２を供給するデジタル遅延ロックループ（ＤｉｇｉｔａｌＤｅｌａｙ
ＬｏｃｋｅｄＬｏｏｐ）３０２および受信インターフェース（Ｒｅｃｅｉｖ
ｅＩｎｔｅｒｆａｃｅ）３０４を通り、またトランスミットデータＦＩＦＯ（
ＴｒａｎｓｍｉｔＤａｔａＦＩＦＯ）３０５をドレインするデジタル遅延ロ
ックループ（ＤｉｇｉｔａｌＤｅｌａｙＬｏｃｋｅｄＬｏｏｐ）３０１お
よびトランスミットインターフェース（ＴｒａｎｓｍｉｔＩｎｔｅｒｆａｃｅ
）３０３を通るＭＡＣバス６０を有するインターフェースは、ＭＡＣバスクロッ
クにある。受信されるデータセルは、デュアルＲＡＭＢＵＳ(r)アクセスセル（
ＤｕａｌＲＡＭＢＵＳ（登録商標）ＡｃｃｅｓｓＣｅｌｌ）３０８を通っ
て、下文に詳細に論じられるようなＤＲＡＭｓ３５と３６の方に直接向けられる
。ＤＲＡＭクロックに作動するＤＲＡＭインターフェース（ＤＲＡＭＩｎｔｅ
ｒｆａｃｅ）３０７は、ヘッダアウトＦＩＦＯ（ＨｅａｄｅｒＯｕｔＦＩＦ
Ｏ）と共に、ＭＡＣバスＦＩＦＯｓ３０５と３０６のオペレーションを調整する
（ヘッダデータインターフェース（ＨｅａｄｅｒＤａｔａＩｎｔｅｒｆａｃ
ｅ）７４のＲＥ４０（図示せず）に送られる標準ヘッダセルを含む）。ヘッダイ
ンＦＩＦＯ（ＨｅａｄｅｒＩｎＦＩＦＯ）３１０（適切なルーティング情報
を有するリレーエンジンデータインターフェース（Ｒｅｌａｙｅｎｇｉｎｅ
ＤａｔａＩｎｔｅｒｆａｃｅ）３１３で再書き込みされる標準ヘッダを含む）
およびＤＲＡＭコマンドＦＩＦＯ（ＤＲＡＭＣｏｍｍａｎｄＦＩＦＯ）３１
１。ＤＲＡＭコマンドＦＩＦＯ（ＤＲＡＭＣｏｍｍａｎｄＦＩＦＯ）３１
１は、ＳＲＡＭクロックドメインによるファンクションのネットワークに示され
るＱＭロジックによって実行されるようなＲＥの決定を含んでいる。受信エンジ
ン（ＲｅｃｅｉｖｅＥｎｇｉｎｅ）３１５、トランスミットエンジン（Ｔｒａ
ｎｓｍｉｔＥｎｇｉｎｅ）３１６およびヘッダプリフェッチエンジン（Ｈｅａ
ｄｅｒＰｒｅｆｅｔｃｈＥｎｇｉｎｅ）３２４は、インストラクションを供
給するためのＤＲＡＭアービタ３１４のファンクションを、ＤＲＡＭ３５と３６
の内外にデータを移動するためのＤＲＡＭインターフェース（ＤＲＡＭＩｎｔ
ｅｒｆａｃｅ）３０７に方向付ける。受信エンジン（ＲｅｃｅｉｖｅＥｎｇｉ
ｎｅ）３１５およびトランスミットエンジン（ＴｒａｎｓｍｉｔＥｎｇｉｎｅ
）３１６は、ＤＲＡＭ３５と３６のバッファを入りデータに割り当てるために、
さらに、フリーバッファマネージャ（ＦｒｅｅＢｕｆｆｅｒＭａｎａｇｅｒ
）３１８で調整する。エンキューマネージャ（ＥｎＱｕｅｕｅＭａｎａｇｅｒ
）３１９およびデキューマネージャ（ＤｅＱｕｅｕｅＭａｎａｇｅｒ）３１２
は、その他の事の中で、標準ヘッダデータを含むセルがパターンマッチングおよ
び受信キューから除去される対応するパケットのためのＲＥ４０に送られる時期
を決定するために、ヘッダプリフェッチエンジン（ＨｅａｄｅｒＰｒｅｆｅｔ
ｃｈＥｎｇｉｎｅ）および受信キューステート（ＲｅｃｅｉｖｅＱｕｅｕｅ
Ｓｔａｔｅ）３２０（下文のセクション５に詳細に論じられる受信キューポイ
ンタのヘッドおよびテール）で調整する。ヘッダプリフェッチエンジン（Ｈｅａ
ｄｅｒＰｒｅｆｅｔｃｈＥｎｇｉｎｅ）３２４は、インターフェース７５、
リレーエンジンインストラクションインターフェース（ＲｅｌａｙＥｎｇｉｎ
ｅＩｎｓｔｒｕｃｔｉｏｎＩｎｔｅｒｆａｃｅ）３２９およびリレーエンジ
ンインストラクションＦＩＦＯ（ＲｅｌａｙＥｎｇｉｎｅＩｎｓｔｒｕｃｔ
ｉｏｎＦＩＦＯ）３２８を経由してＲＥ４０からインストラクションを受信す
るリレーエンジンコンテキスト（ＲｅｌａｙＥｎｇｉｎｅＣｏｎｔｅｘｔ）
３２６およびインストラクションディスパッチマネージャ（Ｉｎｓｔｒｕｃｔｉ
ｏｎＤｉｓｐａｔｃｈＭａｎａｇｅｒ）３２７で調整する。回路ポーラー（
ＣｉｒｃｕｉｔＰｏｌｌｅｒ）３１７は、セルをトランスミットするために、
回路毎にトランスミットエンジン（ＴｒａｎｓｍｉｔＥｎｇｉｎｅ）３１６を
ポーリングし、そしてそれらが１つ以上のキューに受信されて、トランスミット
されるとき、ＳＲＡＭインターフェース（ＳＲＡＭＩｎｔｅｒｆａｃｅ）３２
３を通ってパケットのトラックコンポーネントセルに、ＳＲＡＭ３２のバッファ
ポインタ（「ディスクリプタ」）のリンクリストをアクセスするＳＲＡＭアービ
タ３２２で調整する。適切なフィールドマッピングがハードワイヤード（据え付
け）されるこれらのオペレーションは、きわめて高速で実行されるスケジューリ
ングおよびルーティングにおける多くの柔軟性を供給する。

【００１７】図４は、ＲＥ４０のブロック図である。ＲＥ４０のプライマリファンクション
は、ＱＭ３０からインターフェース７４で受信される標準化パケットヘッダを検
査し、そのパケットが既知フローに属するかどうかを迅速に決定し、それに応じ
て、適切なスケジューリング（サービスの特質）のためのインターフェース７５
にインストラクションを供給することである。ＣＰＵコア（ＣＰＵＣｏｒｅ）
３８７（ＡＲＣプロセッサで実行される）は、インストラクションキャッシュ３
８６およびデータキャッシュ３８５を含み、ＤＲＡＭインターフェース（ＤＲＡ
ＭＩｎｔｅｒｆａｃｅ）３８４（低速バス６２と初期化におけるＤＭＡ３８３
とを超えてＢＥ５０からのインストラクションをも受け入れる）を通って、コー
ドおよびデータＤＲＡＭ（ＤａｔａＤＲＡＭ）４２を連絡する。ストリング比
較コプロセッサ（ＳｔｒｉｎｇＣｏｍｐａｒｅＣｏｐｒｏｃｅｓｓｏｒ）３
８９は、パケットとフローをマッチさせるのに使用されるパターン認識を促進す
るのに使用される。一般に、ＲＥ４０を実行する標準化パケットヘッダは、ＭＵ
ＸＩｎ３９４によってデータＦＩＦＯ（ＤａｔａＦＩＦＯ）３９４にＭＵＸ（
多重送信される）されると同時に、ハッシュプリプロセッサ（ＨａｓｈＰｒｅ
ｐｒｏｃｅｓｓｏｒ）３９９によって前処理される。パラレルハッシングの結果
は、ハッシュＦＩＦＯ（ＨａｓｈＦＩＦＯ）３９３に配置され、ハッシュルッ
クアップエンジン（ＨａｓｈＬｏｏｋｕｐＥｎｇｉｎｅ）３９２によって、
ハッシュテーブル（ＨａｓｈＴａｂｌｅ）（特定のフロー特性と関連するヘッ
ダ情報の既知のハッシュの）３９１のオンボードＬ１キャッシュの内容と比較さ
れる。マッチが、Ｌ１キャッシュ（Ｌ１Ｃａｃｈｅ）３９１に見出されない場
合、ハッシュルックアップエンジン（ＨａｓｈＬｏｏｋｕｐＥｎｇｉｎｅ）は
、ＳＲＡＭインターフェース（ＳＲＡＭＩｎｔｅｒｆａｃｅ）およびアービト
レータ（Ａｒｂｉｔｒａｔｏｒ）３８８を通ってアクセスされるルックアップＳ
ＲＡＭ（ＬｏｏｋｕｐＳＲＡＭ）４５に格納される全ハッシュテーブル（Ｈａ
ｓｈＴａｂｌｅ）を検索する。サーチコプロセッサ（ＳｅａｒｃｈＣｏｐｒ
ｏｃｅｓｓｏｒ）３９０は、高速パターンマッチングが適切でない、あるいは失
敗している状況の適当なフローパラメータ（下文で詳細に論じられる）を見出す
のに使用される。決定されるフローパラメータについて、適切なインストラクシ
ョンは、インストラクションＦＩＦＯ（ＩｎｓｔｒｕｃｔｉｏｎＦＩＦＯ）３
９５にＣＰＵ３８７によって出され、インターフェース７５を渡ってＭＵＸＯｕ
ｔ３９７によって、データＦＩＦＯ（ＤａｔａＦＩＦＯ）３９４からＱＭ３０
にあらゆるデータを多重送信されるインストラクションプッシュ（Ｉｎｓｔｒｕ
ｃｔｉｏｎＰｕｓｈ）３９６によって処理される。

【００１８】図５は、ビューのキューマネージメントポイントからの本発明の好ましい実施
形態のオペレーションの総合概略図を示している。ＭＯＭ受信ポート（ＭＯＭ
ＲｅｃｅｉｖｅＰｏｒｔｓ）１５′のデータは、ＱＭメイン受信ＦＩＦＯ（Ｑ
ＭＭａｉｎＲｅｃｅｉｖｅＦＩＦＯ）３３０に方向付けされる。さらに、
ＭＯＭ受信ポート３４８に現れるために、プロトコル６６′の下で、またＤＡＤ
マネージメント（ＤＡＤＭａｎａｇｅｍｅｎｔ）６６″の方向付けの下に処理
されるＷＡＮ（Ｔ１およびＰＯＴＳ）ポート受信キュー６９′からＤＡＤイーサ
ネット（ＤＡＤＥｔｈｅｒｎｅｔ）トランスミットキュー３４８′にデータが
キューに入れられる。受信ＦＩＦＯ（ＲｅｃｅｉｖｅＦＩＦＯ）３３０のデー
タセルは、メインシステムパケットメモリＤＲＡＭｓ３５と３６に配置され、標
準ヘッダは、ＱＭ３０へのＦＩＦＯ３９４に転送され、ＦａｓｔＰａｔｈＴＭプ
ロセスが、トランスミッションのためにＭＯＭトランスミットポート（ＭＯＭ
ＴｒａｎｓｍｉｔＰｏｒｔｓ）２４′（あるいは、Ｔ１およびＰＯＴＳポー
トトランスミットキュー（ＰｏｒｔＴｒａｎｓｍｉｔＱｕｅｕｅｓ）６９″
への更なるディストリビューションのため回路キュー３５０に分散されるＤＡＤ
６６）にトランスミットされるフロー毎に、プライオリティ毎に、またポートキ
ュー３３２（下文で詳細に論じられるようなスタティックプライオリティ）と３
３３（下文で詳細に論じられるような重み付けロビンプライオリティ）毎に、パ
ケットを適切なキューに入れることを可能にするのに適用される。スケジューリ
ングのファインチューニングは、「中間」キューとしてスケジュールキュー（Ｓ
ｃｈｅｄｕｌｅｄＱｕｅｕｅｓ）３３６を使用して、フロー毎に、キューに入
れることに対するサービススケジューリングプロセス（ＳｅｒｖｉｃｅＳｃｈ
ｅｄｕｌｉｎｇＰｒｏｃｅｓｓ）３３６の特質を使用して達成される。マネー
ジメントキュー（ＭａｎａｇｅｍｅｎｔＱｕｅｕｅ）３３７は、さらに、重み
付けラウンドロビンキュー３３３に作動するマネージメントオペレーションズプ
ロセス（ＭａｎａｇｅｍｅｎｔＯｐｅｒａｔｉｏｎｓＰｒｏｃｅｓｓ）３３
８を備えている。モニタキュー（ＭｏｎｉｔｏｒＱｕｅｕｅ）３３４は、さら
に、ＭＩＩｓ２４′を越えてトランスミットされるネットワーク監視情報のため
に備えられている。ＢＥ５０サイドで、ＭＯＭポートトランスミットキュー（Ｍ
ＯＭＰｏｒｔＴｒａｎｓｍｉｔＱｕｅｕｅ）３３９に配置されるデータは
、ＭＩＩ（１００Ｍビットイーサネット（Ｅｔｈｅｒｎｅｔ））リンク６４′を
越えてＢＥ受信キュー（ＢＥＲｅｃｅｉｖｅＱｕｅｕｅ）３４１にトランスミ
ットされる。バックグラウンドエンジンメイン転送プロセス（Ｂａｃｋｇｒｏｕ
ｎＥｎｇｉｎｅＭａｉｎＦｏｒｗａｒｄｉｎｇＰｒｏｃｅｓｓ）３４２
は、情報をＢＥトランスミットロープライオリティキュー（ＢＥＴｒａｓｍｉ
ｔＬｏｗＰｒｉｏｒｉｔｙＱｕｅｕｅ）３４６、あるいはＢＥトランスミ
ットハイプライオリティキュー（ＢＥＴｒａｎｓｍｉｔＨｉｇｈＰｒｉｏ
ｒｉｔｙＱｕｅｕｅ）３４５に配置されるデータ（インストラクションを含む
）を開発するために、マネージメントオペレーションズプロセス（Ｍａｎａｇｅ
ｍｅｎｔＯｐｅｒａｔｉｏｎｓＰｒｏｃｅｓｓ）３４４によって作用される
マネージメントキュー（ＭａｎａｇｅｍｅｎｔＱｕｅｕｅ）３４３に受け渡さ
れる。２つのＢＥトランスミットキュー（ＢＥＴｒａｎｓｍｉｔＱｕｅｕｅ
ｓ）は、ＱＭ受信キュー（ＱＭＲｅｃｅｉｖｅＱｕｅｕｅ）３３０に配置さ
れるために、リンク６４を経由して、ＭＯＭポート受信キュー（ＭＯＭＰｏｒ
ｔＲｅｃｅｉｖｅＱｕｅｕｅ）３４７にドレインされる。

【００１９】図６は、本発明のプロセスのための一般化されたフロー図である。プロセスが
、異なるセルのための線図の様々な点に沿って同時に生じることが理解される。
本発明の好ましい実施形態は、長い入りイーサネット（Ｅｔｈｅｒｎｅｔ）フレ
ームを次の再アセンブリのためセルに分割するので、それから創作されたパケッ
トに対するセルに特性を与えることが、実施形態において重要である。受信され
たセルは、「パケットのスタート」（「ＳＯＰ」）、「パケットの中間」（「Ｍ
ＯＰ」）、「パケットの終り」（「ＥＯＰ」）であり、あるいは「パケットのス
タートおよび終り」（「ＳＥＰ」）として１つのパケットを含んでいる。好まし
い実施形態のデータパケットの受信およびトランスミッションは、回路毎にベー
スで実行され、また回路は、パケットの順序を保つ論理接続として定義されてい
るので、１つの回路のパケットのセルは、別の回路の、例えば、ＭＡＣバスのパ
ケットのセルでインターリーブされるが、同一回路に受信されるセルは、同一順
序にトランスミットされる必要がある。したがって、図６Ａにおいて、上部から
下部に進むタイムについて、ＭＡＣバスへの出現順に、ＳＯＰ３７１は回路２か
ら、ＳＥＰ３７２は回路１から、ＳＯＰ３７３は回路３から、ＭＯＰ３７４は回
路２から、ＥＯＰ３７６は回路３から、ＳＯＰ３７５は回路１から、そしてＥＯ
Ｐ３７７は回路３から受信される。

【００２０】図６に示される一般化されたプロセスを参照すると、オペレーション３５１に
おいて、パケットは、ＭＩＩで受信され、オペレーション３５２で、さらに、標
準ヘッダ（そして可能な場合、バーストヘッダ）を追加するＭＯＭ１０あるいは
２０（図１によると）によってセルに分割される。ＭＯＭトランスミット（ＭＯ
ＭＴｒａｎｓｍｉｔ）バッファのセルは、オペレーション３５３のＭＡＣバス
で調停され、本発明の好ましい実施形態に使用される仮想パケットのリンクリス
トなどのオリジナルパケットとセルを結合するために、プロシージャの開発を含
むオペレーション３５４のその後のトランスミッションのためＤＲＡＭに格納さ
れる。セルがＳＯＰである場合、デシジョン３５５は、セルをパターンマッチン
グプロシージャに送ることを行い、そこでは、セルは、ハッシュされ３５６、以
前に識別されたフローと関連する既知のハッシュ結果に対して、マッチされる３
５７。マッチがない場合（可能な場合、いくつかのマッチングプロシージャ後）
、新しいフロー、あるいは例外が示される３５８。いずれにせよ、適切なヘッダ
は、適切にパケットをスケジュールして、ルートするために書き込まれる３５４
。好ましい実施形態において、スケジューリングは、サービスの指定された特質
と特定の回路とに関連するキューにパケットを指定することによって行われる。
キューのセルは、適切なタイムでトランスミットされ３６０、可能な場合、プロ
セスはヘッダの再書き込みを含む。トランスミットされたセルがＥＯＰであった
場合、パケットは、回路からキューを外し３６１、パケット（オーナー３６２の
ない）のトランスミッションのためのその他の要求がない場合、データバッファ
がリリースされる３６３。このプロセスは、さらに、様々な方法で一般化されて
、実行される。

【００２１】本発明の好ましい実施形態によるデータのフローは、追加の発明を含み、更に
詳細に下文に示されている。２．ヘッダ「標準化」（Ｈｅａｄｅｒ “Ｃａｎｏｎｉｃａｌｉｚａｔｉｏｎ”
）およびフレーム「細分化」（Ｆｒａｍｅ “Ｃｅｌｌｕｌａｒｉｚａｔｉｏｎ
”）物理リンクにデータパケットを受信すると、発明のネットワークスイッチは、
入りパケットのレイヤ（Ｌａｙｅｒｓ）２と３のヘッダを選び、それを標準フォ
ームに変換する。本発明は、さらに、可変長パケットを高速内部バスのコミュニ
ケーションのための最大適切の長さの「セル」にブレークする。これにより、イ
ーサネット（Ｅｔｈｅｒｎｅｔ）「フレーム」、あるいはＡＴＭ「セル」などの
異なるレイヤ（Ｌａｙｅｒ）２と３ヘッダフォーマットを有する異なる長さのデ
ータパケットを同一の交換プロセスおよび装置によってルートさせる。ヘッダの
「標準化」は、さらに、プロセッシングのために適切な４バイト境界に沿ってヘ
ッダを整列する。ここの例示は、イーサネット（Ｅｔｈｅｒｎｅｔ）フレームた
めであるが、用語の適切な変更を有するＡＴＭセルおよびインターフェースＡＳ
ＩＣに適用可能である。

【００２２】図１を参照すると、情報のフレームは、図示されている８つのポートの１つを
経由してＭＯＭ１のチップ１０によって受信される。物理リンクレイヤ１のプロ
セッシングは、好ましい実施形態において、デュアル「オフザシェルフ」クワッ
ド（Ｑｕａｄ）ＰＨＹ集積回路（ルーセントテクノロジーＬｕｃｅｎｔＴｅｃ
ｈｎｏｌｏｇｉｅｓから入手可能などの）によって処理され、それぞれは、１０
−ベース−Ｔ（１０Ｍビット／秒）、あるいは１００−ベース−Ｔ（１００Ｍビ
ット／秒）イーサネット（Ｅｔｈｅｒｎｅｔ）のトランスミッションエレクトロ
ニクスを処理する。例えば、ＭＯＭ２からのポートの１つは、内部の、あるいは
外部の１０Ｍビットイーサネット（Ｅｔｈｅｒｎｅｔ）によって、モデムを経由
してＴ１およびＰＯＴＳラインと順番にインターフェースと連結するオフザシェ
ルフＷＡＮプロセッサ（モトローラ（Ｍｏｔｏｒｏｌａ）から入手可能などの）
を含むＤＡＤ集積回路に接続される。全体として、これらは、ＱｕａｄＳｅｒｖ
ｅＴＭＷＡＮアクセスモジュールを形成する。

【００２３】図１を参照すると、メッセージを形成するデータストリーム形状の情報のフレ
ームあるいはパケットは、物理回路７０に入力され、次に、８つのポートの１つ
を経由してＭＯＭ１のチップ１０によって受信される。図１８は、典型的なパケ
ットフォーマットの編成を概略的に図示している。プリアンブル６２０があり、
それに続いて、パケットをブリッジするための情報を含むデータリンクレイヤ２
のヘッダ６２２と、メッセージをルートするための情報を含むネットワークレイ
ヤ３のヘッダ６２３と、データが使用されるアプリケーションについての情報を
含むアプリケーションヘッダ６２４がある。ヘッダの後には、データ自体６２５
が続くが、時には、通常不必要であり、使用されないトレーラ６２６がある。

【００２４】様々なイーサネット（Ｅｔｈｅｒｎｅｔ）プロトコルを認識するために、好ま
しい実施形態におけるハードウェアにプリプログラムされるＭＯＭ１のチップは
、プリアンブルおよびトレーラをドロップし、受信されたフレームからレイヤ２
と３のヘッダを読み取り、図７Ａの２８のバイトの標準ヘッダを生成する。ポー
ト毎に、２５６バイトのバッファ能力を有し、ＭＯＭ１は、フレームデータを１
２８バイトのセルのセグメントにそれぞれを分ける（その他のセルの長さは、別
の実施形態において使用される）。

【００２５】標準ヘッダに隣接して、受信されるレイヤ３（ネットワーク）のヘッダ情報は
格納される。標準ヘッダが２８バイトであるので、レイヤ３のヘッダは、常に、
セルのスタートから４バイトのマルチプルでスタートする。レイヤ３のヘッダ内
の重要なフィールドは、全体として、４バイト境界で整列される。これは、３２
−バイトプロセッサ／メモリアーキテクチャのために極めて効率のよいフィール
ドのプロセッシングを行う。

【００２６】アプリケーションレイヤを含むより上位のレイヤからのその他のヘッダ情報は
、レイヤ３のヘッダの後に続く。標準ヘッダは、受信される各フレーム、あるい
はパケットの第１セルの始めに配置され、パケットをルートしたり、あるいはブ
リッジするために、ＲＥ４０によって使用される。パケットがトランスミッショ
ンのためにＭＯＭに送られるとき、ＭＯＭは、トランスミット標準ヘッダの転送
先およびプロトコル情報により、適切なヘッダと、プリアンブルと、トレーラと
を再構成し、指定されたポートに接続されるラインに、再構成されたパケットを
配置する。

【００２７】図７Ａは、好ましい実施形態の標準ヘッダの編成および内容を示している。最
初の２つのバイト４３０は、データパケットが受信された回路の回路識別を保持
している。ＤＬＩｎｔｏのバイト４３２は、オリジナルの受信ヘッダからのデ
ータリンク（ＤａｔａＬｉｎｋ）（レイヤＬａｙｅｒ２）のヘッダについての
情報を供給する。図７Ｂは、これらのビットへの特定の割り当てを示している。
ビット７は、受信されたフレームが、受信時タグ付けされたＶＬＡＮ（仮想ロー
カルエリアネットワーク）であった場合を示している。トランスミッション時、
このビットがセットされると、出パケットがトランスミッションを処理するＭＯ
ＭチップによってＶＬＡＮヘッダと共に封入される。しかし、ＶＬＡＮタグで受
信されるパケットは、ＶＬＡＮタグと共に必ず送り出されないし、また逆もまた
同じであることに留意されるべきである。

【００２８】図７Ｂのビット６と５は、ＣＲＣｓ（巡回冗長検査）が処理される方法を示し
ている。図７Ｃは、改めて説明するまでもない。出フレームは、受信されたフレ
ームとは異なるとき、新しいＣＲＣが生成される必要があるが、オリジナルのフ
レームが単に転送される場合、古いＣＲＣを保持したり、あるいは別のＣＲＣを
生成する必要があるので、ＣＲＣは、変更すべきでないことを心に留めておきた
い。ビット４と３は、使用されず、ゼロのままである。図７Ｄは、データリンク
パケットフォーマットを識別するビット２，１および０のための符号化を示して
いる。

【００２９】標準ヘッダＮＬＩｎｆｏフィールド４３４は、ネットワークレイヤ情報を含
んでいる。図８Ａは、ＮＬＩｎｆｏの８つのビットの意味を示している。受信
に関しては、ビット７は、受信された情報の転送先アドレス（ＤＡ）が、パケッ
トが受信された回路と関連するブリッジグループのアドレスであることを正確に
示している：ビット６は、ＤＡがポートのためのシステムのアドレスであること
を正確に示している：ビット５は、ＤＡがネットワークコントロールプロトコル
と関連するものであるなど「周知のアドレス」として、発明によって予め形成さ
れたアドレスであることを正確に示している。トランスミッション時、このビッ
トは無視される。トランスミッション時、ビット７と６がセットされると、適切
なソースアドレスがＳＡフィールドに置かれる。

【００３０】ビット４−０は、パケットのレイヤ３のプロトコルを識別する。図８Ｂは、発
明にプリプログラムされるこれらのプロトコルを識別する。これらは、新しいプ
ロトコルが開発され、システムによって効率的に処理される必要があるとき、拡
張される。

【００３１】タイムスタンプ（ＴｉｍｅＳｔａｍｐ）の４つのバイト１３８は、パケット
が終了するタイムを含んでいる。ＱＭは、パケットの第１セルの一部として標準
ヘッダを受信するとき、パケットが終了するタイムを実行する。パケットをトラ
ンスミットするときのＱＭは、カレントタイムが標準ヘッダのタイムスタンプ値
より大きいかどうかを検査する。その場合、データリンクデバイスは、パケット
をトランスミットしないで、その代わりにそれをカウントするように指示される
。ＭＯＭによって最初に生成されるとき、このフィールドは、下文の「データフ
ローイン（ＤａｔａＦｌｏｗＩｎ）」のセクションで記述されるセル情報を
含んでいる。

【００３２】２−バイトの受信回路識別（ＲＸＣｋｔＩｄ）は、パケットが受信される
回路を識別する。ＱＭは、データが再トランスミットされる回路の回路識別でＣ
ｋｔＩｄフィールド４３０を上書きする前に、ＭＯＭ１によって最初に供給さ
れるＣｋｔＩｄフィールド４３０から受信回路識別をコピーする。受信回路識
別は、したがって、後の使用（ＢＥ５０によるマネージメントおよびＲＭＯＮフ
ァンクションのためなど）のために保持される。

【００３３】ＤＡは、受信されたパケットの４８−ビットレイヤ２（ＭＡＣ）の転送アドレ
スである。

【００３４】ＳＡは、受信されたパケットの４８−ビットレイヤ２（ＭＡＣ）のソースアド
レスである。

【００３５】ＶＬＡＮタグは、イーサネット（Ｅｔｈｅｒｎｅｔ）８０２．１Ｑタグで受
信されるパケットを収納する２−バイトフィールドである。ＤＬＩｎｆｏフィ
ールドのＶＬＡＮタグビットは、上述のように、セットされている。このパケッ
トのトランスミッションを処理するＭＯＭチップは、出パケットにタグ付けする
。

【００３６】Ｐ−タイプ／長さ（Ｐ−Ｔｙｐｅ／ｌｅｎ）は、プロトコルタイプ／長さフィ
ールドを含む２−バイトフィールドである。この好ましい実施形態において、値
が１５００（デシマル）より大きい場合、このフィールドは、プロトコルを示し
、また値が１５００未満か、あるいはそれと等しい場合、このフィールドは、長
さを示している。プロトコルは、ＮＬＩｎｆｏフィールドのプロトコルの種類
（ＰｒｏｔｏｃｏｌＫｉｎｄ）のサブフィールドにキャプチャされる。プロト
コルが形成されない場合、ＮＬＩｎｆｏフィールドのプロトコルの種類（Ｐｒ
ｏｔｏｃｏｌＫｉｎｄ）のサブフィールドは、未知（Ｕｎｋｎｏｗｎ）（０）
を示し、そしてＰ−タイプ／長さ（Ｐ−Ｔｙｐｅ／ｌｅｎ）フィールドは、値を
有する。例えば、パケットが、イーサネット（Ｅｔｈｅｒｎｅｔ）８０２．３フ
ォーマットにある場合、このフィールドは、レイヤ３のヘッダの長さを有する妥
当性チェックのために使用されることが可能な長さを含んでいる。

【００３７】ＸＸバイトは、受信されたパケットのパケットフォーマットに基づく別の情報
を有する。図８Ｃは、異なるＤＬフォーマットタイプのためのＸＸバイトの内容
を示している。３．ＢｌａｚｅＷｉｒｅ^TM高速ＭＡＣバス（ＨｉｇｈＳｐｅｅｄＭＡＣＢ
ｕｓ）１つ以上のセルに再編成される受信されたフレーム、標準ヘッダを含む第１セ
ルおよび上位レイヤヘッダは、ＢｌａｚｅＷｉｒｅ^TMと呼ばれる高速ＭＡＣバス
のＱＭに、またＱＭから連絡されている。

【００３８】ＢｌａｚｅＷｉｒｅ^TMの本デザインは、１０の信号のフル−デュプレックスの
クロックバスおよび２つの大集積回路チップ間のクロック信号の各進路である。
クロックプロトコルは、バスのデータトランスミッションを自己フレーミング、
非同期および非エイリアシング状態にさせる。すべての信号は、適当に終了され
た固有のトランスミッションラインを有する２つの導体ラン間の差動信号である
。この好ましい実施形態において、差動ドライバおよび受信機の電気特性は、低
圧差動標準（ＬＶＤＳ）ＡＮＳＩ／ＴＩＡ／ＥＩＡ−６４４に十分に記述される
ようなものである。差動信号電圧は、約２５０ミリボルト（２５０ｍｖ）であり
、ケーブル終端および物理信号パスが、配列され、バスを越える高速オペレーシ
ョンに適応するように設計されている。バスは、１つの大きなチップ（ＭＯＭあ
るいはＱＭ）から別のものにランするチェーンとして編成されている。独立した
デイジーチェーントークンパッシング機構は、バスへのチップのアクセスを制御
するために、下文で詳細に論じられるように、実行される。バスの電気設計は、
起こり得る異なる製造業者からのチップの異なるプロダクションランに固有の実
際上の変化を補償し、電圧変化および温度変化に応じる。好ましい実施形態にお
いて、バスの速度は、ギガヘルツの範囲以上にランすることが可能である。

【００３９】１０の信号は、８つのデータと、１つのパリティと、１つの制御とを備えてい
る。データは、クロック信号のライジングおよびフォーリングの両エッジのライ
ンに配置される。データは、クロック遷移で信号ラインに配置されるので、信号
は、クロック信号の中心にある、あるいはそれに近接する受信エンドで読み取ら
れるべきである。これにより、あらゆるオーバーシュートおよびあらゆる別の信
号遅延、あるいは別の異常を安定させることができる。データが、２つのクロッ
ク信号遷移で信号ラインにロードされるので、クロックエッジとバスに配置され
るデータとの間の最小スキューを有する対称クロックを有することが重大である
。本回路構成要素は、クロック信号の両フェーズの中心をモニタして、見出すた
めにフィードバックメカニズムを備え、さらに、チップを通してバスの延長に送
り出される信号のための対称クロックを備えている。

【００４０】図９は、２０の信号ライン、１０の各進路のグループおよび各グループを有す
るクロックを有するＭＯＭ１およびＭＯＭ２として示されている２つのサブシス
テム間の基本信号フローを概略的に示している。図１０は、２２のラインのそれ
ぞれの差動特性を示している。当該技術では周知のような差動ドライバおよび受
信機は、信号忠実度を最大化し、リンギング（呼出し信号）を最小化するために
、特性インピーダンスのトランスミッションラインを適当に終了する。ドライブ
サイドなどのその他の終端機構は、別の実施形態において役に立つように使用さ
れる。

【００４１】図１１は、１０のデータビットの１つがＭＯＭｓの１つから出力される回路構
成要素の概略図である。回路構成要素は、本質的に、その他のビットのために複
写される。この回路実行が、クロック対称を最大化し、スキューを最小化する。
Ａデータ４６２は、Ｂデータ４６４が後に続く出力４６６に配置される。Ａデー
タは、フロップ４６８にラッチされ、論理アレーに示される。前のＢデータが、
ラッチ４７２に残存し、論理アレー４６０に入力されることを考慮してください
。論理アレーは、ラッチ４７６に残存した信号に対して「排他的な、あるいはｅ
ｄ」であるとき、ゲート４６６の出力でＡ信号を供給するラッチ４７４に信号を
ロードするように配列されている。次のクロックエッジで、類似オペレーション
は、出力でＢデータ信号を供給し、Ｂデータ４６４は、ラッチされ４７２、そし
てラッチ４７６のデータの「排他的な、あるいは」が、「排他的な、あるいは」
４６６の出力でＢ信号を供給するように、ラッチ４７４の前の信号に対して、「
排他的な、あるいはｅｄ」である。図１２は、上記の簡易タイミング図である。

【００４２】図１２Ａは、バスクロックのコンポジットタイミングチャートおよびＭＯＭｓ
１と２の間のバスの１０のデータラインを示している。図１２Ａは、クロック信
号の各エッジの８つの連続バイト（パリティと制御とを加えて）の転送を示して
いる。

【００４３】信号がＭＯＭあるいはＱＭで受信されるとき、図１３は、遅延されたクロック
に受信クロックの１つのフェーズの中心でエッジを供給するのに使用されるＭＯ
Ｍの回路構成要素を示している。別の類似回路は、遅延されたクロックに受信さ
れたロックのその他のフェーズの中心でエッジを供給するのに使用される。これ
らの中心に集められたクロックは、データを受信ＭＯＭにラッチするのに使用さ
れ、ＭＯＭから信号を送り出すのに使用される対称クロックのための基礎となる
。受信されたクロック８０は、ラッチ４８２とラッチ４８４とへのデータ入力と
なる。遅延されたクロックＤＬＹＡ（入力クロックの遅延バージョン）は、その
出力がＳＡＭＰＬＥＣＬＫＡであるラッチ４８２にクロック信号４８０をラ
ッチし、そして遅延されたクロックＤＬＹＢは、出力ＳＡＭＰＬＥＣＬＫＢ
を有するラッチ４８４にクロック信号４８０をラッチする。ＤＬＹＡおよびＤＬ
ＹＢは、プログラマブル量による制御論理によって遅延される。これらのＳＡＭ
ＰＬＥＣＬＫｓの２つは、信号を同期するように設計される回路構成要素を介
して制御論理アレー９０にフィードバックされる。オペレーションにおいて、制
御論理は、ＤＬＹＡが生じるとき、プログラムすることが可能である。このよう
に、ＤＬＹＡは、制御論理がＳＡＭＰＬＥＣＬＫＡ信号によって決定するこ
とが可能なほど低いとき、クロック信号４８０をラッチする。制御論理は、クロ
ック信号４８０が高くなるまで異なる遅延をセットすることを続ける。同じよう
に、制御論理は、クロック信号が低くなるまで、異なる遅延をセットすることを
続ける。上述のように、制御論理は、ＳＡＭＰＬＥＣＬＫＡ信号をモニタし
て、この状況を決定する。図１３Ａを参照すると、制御論理が、第１のライジン
グエッジ４８０′およびクロック信号４８０のフォーリングエッジを見出すと、
制御論理は、「識別」し、クロック４８０の正相の中心でＤＬＹＡライジングエ
ッジ４８６をセットすることが可能である。このＤＬＹＡライジング信号は、ク
ロック４８０の次の継次的正相にデータをラッチするのに使用される効果的なラ
イジングエッジ４８６′である。ＤＬＹＡ信号を中心に集める時間の間、図１３
Ａのタイム４８６で受信される実データは、クロック４８０の正相に以前中心に
集められた図１３のＤＬＹＢ信号によってラッチされる。ＤＬＹＢの以前のセン
タリングは、上述されるような同じ方法で、ＳＡＭＰＬＥＣＬＫＢフィード
バック信号およびＤＬＹＢ遅延された信号を使用して達成された。この実施形態
において、１つの遅延されたクロックが、データをラッチする間に、別の遅延さ
れたクロックは、少し遅れて使用されて中心に集められる。

【００４４】図１３の回路構成要素は、反対のフェーズのデータにラッチするために、入力
クロック信号の負相の中心を精確に測定するべく複写される。図１３は、受信さ
れたクロックの負相の中心で正確にＤＬＹＡライジングエッジ４８９を示してい
る。以前に記述されるように、ＤＬＹＣクロックは、クロック４８０の１つの負
相の間に中心に集められ、もう１つ（図示されていないＤＬＹＤ）は、データを
ラッチし、ＤＬＹＤは、中心に集められ、ＤＬＹＣクロックはデータをラッチす
る。

【００４５】図１４は、遅延回路構成要素の一部分を示している。ＩＮ信号４９４は、１つ
のゲート４９５によって遅延され、「アンド（ａｎｄ）」ゲート４９６に入力さ
れる。制御１の信号は、論理信号である場合、信号は走査され４９６、「オア（
ｏｒ）」ストラクチャ４９８を経由して出力され、３つのゲート遅延４９５、４
９６、４９８によって遅延される出力信号となる。この遅延は１つのユニット遅
延と考えられる。制御１の信号が、ロジック「０」であり、制御２の信号がロジ
ック「１」である場合、ＩＮ信号は、ゲート４９５′、４９６′、４９８、４９
８を通って移動する。このパスは、２つのゲートだけ長く、そしてＩＮ信号は、
２つの信号ユニット遅延回路を介して進むと考えられる。各信号遅延ユニットは
、２つのゲート遅延を追加する。制御論理が、ＩＮ信号を３つのゲート５００に
達することを可能にし、そして制御Ｘ信号が論理信号である場合、ＩＮ信号は
、３つのゲート５００とゲート５０４（ゲート５０２は、各遅延回路において複
写されるコモンパスであり、以前の遅延回路において不能にされる）の４つのゲ
ートのインクリメンタルを貫通する。この回路は、４つのゲート遅延を追加し、
そして２つのユニット遅延を形成する。４つのユニット遅延（図示せず）は、３
つのゲート５００を７つのゲートと置き換え、したがって、８つのゲート遅延あ
るいは４つのユニット遅延のインクリメントを追加する。この好ましい実施形態
において、３２の単一−ユニット遅延、１６の２−ユニット遅延および１６の４
−ユニット遅延がある。この好ましい実施形態における配置は、遅延Ｌｐの算術
のような進行を選択されることが可能な総計で１２８ユニット遅延を可能にする
。別の実施形態において、遅延回路の別の配置が、選択されることが可能であり
、また利点を与えるために、別の周知の遅延回路が使用されることが可能である
。この好ましい実施形態において、回路構成要素を作るのに使用される予想され
る製造プロセスのために、および予想される温度と電源電圧オペレーションのた
めに、単一ユニット遅延は、約０．１５ナノ秒（ｎｓｅｃ）である。１つのユニ
ット遅延の変化は、上述のパラメータにより、０．０８から０．３ナノ秒（ｎｓ
ｅｃ）でランすることが予想される。図１５（テーブル１）は、この好ましい実
施形態における制御ビットの使用を示すテーブルである。ビットは、フレーミン
グのために使用される。図１２Ａのタイミング図において、８バイトは、ｅ０−
ｅ７で記されている各クロック遷移に転送される。テーブル１は、同等数の遷移
、ｅ０、ｅ２、ｅ４、ｅ６のための制御ビットの値を示している。その組み合わ
せは、最も右の縦行に示される許容可能なファンクションを示している。制御ビ
ットが、同等遷移のそれぞれにおいて０である場合、バスは、アイドル状態であ
る。組合せのいくつかが、データラインのデータが有効フレームである列５１０の信
号に示されている。特に、ｅ６タイムでの値は、常に０であり、ｅ０タイムでの
値は、データの有効フレームのために常に１であるので、システムは、制御ビッ
トの０から１のタイムシーケンスを捜す。１が、ｅ０で仮定され、そして列５１
０）に示される組合せが存在する場合、データのフレーミングは、８バイトの有
効セットを示す。

【００４６】列５１０は、８つのデータバイトの有効フレームのエイリアシングが生じない
ことを確実にするように選択される。有効制御ビットシーケンスの組み合わせ―
―図１５の列５１０――は、他に有効フレームの０／１パターンを持たず、常に
、０と１を有する。図１６は、同等クロック遷移での制御ビット値のパターンが
、実効性がないとしてフレーム５１２を示し、その理由が、そのフレーム５１２
のためのｅ２およびｅ４に別の０／１があるからであることを示している。しか
し、フレーム５１４は、フレーム５１６のように有効である。実際問題として、
制御ビットの値は、各受信クロックフェーズで測定され、クロックフェーズによ
って分離される０から１の遷移がモニタされる。このような遷移が生じるとき、
１は、ｅ０タイムスロットにあるとして処理され、フレーム有効性のモニタリン
グは、関連タイミングに基づいている。

【００４７】ＭＯＭチップからＱＭへのデータのトランスミッションは、好ましい実施形態
におけるトークンリングによって調停される。図１のシステムブロック／概略図
に戻って参照すると、トークンリングアービトレーションパス６１は、ＭＯＭ１
とＭＯＭ２との間に示されている。トークンリングは、入りトークン信号と出ト
ークン信号との間に論理差があるとき、チップがトークンを有するループ信号で
ある。図１７において、チップ内にネット反転がなく、パスにインバータがある
ので、この場合、初期化の１つのチップで、ＭＯＭ１は、トークンを有すること
を確実にし、バスを制御する状態にある。チップがトークンを有するとき、バス
を越えてそれ自体のデータを送ることが可能であり、チップがトークンを有しな
いとき、別のデータが、チップを簡単に通過する間、トークンを待つ必要がある
。チップがトークンを有するとき、トークンを解放する前に、チップは、チップ
によって送られる必要があるすべてのデータを送り出す。ＭＯＭ１が、トークン
を有する場合、出力信号６１の状態を変更するＭＯＭ１によってＭＯＭ２に通過
される。４．中へのデータ・フローＭＯＭ１チップ１０は８個のポートそれぞれに対する２５６バイトの受信
されたデータを有する２個以下のセルの保存あるいはバッファになることができ
る。前記の「ヘッダ規範化」セクションに記述したように、ＭＯＭチップは、
受信されたフレームあるいはパケットからレイヤ２および３のヘッダを読み、
２８バイトの初期規範的ヘッダ（このセクションでさらに記述する）を発生し、
続いてネットワーク・レイヤ３ヘッダおよび、処理される最初のセルのアプリ
ケーション・レイヤ・ヘッダを続けて発生する。

【００４８】ＭＯＭ１０（または２０）は、前述のトークンリング結合経路のトークン
を保持するときに、高速ＭＡＣバス６０上のそのセルをＱＭ３０に送信
する。ＭＯＭの８個のポート間で、結合はラウンドロビンになっている。ＱＭ
はそのセルを受信し、そのセルを、この望ましい具体例では下記のセクション９
に記述するように高速アクセスのＤＲＡＭの２バンクを有するＲＡＭＢＵＳ(r)
ＤＲＡＭ、ダイナミックＲＡＭ３５および３６に、保存する。受信され、保存さ
れるセルを記述する情報はＳＲＡＭ３２に置かれ、「記述子」と呼ばれる。規
範的ヘッダはタイムスタンプを含むように修正される。修正された規範的ヘッダ
およびそのパケットの最初のセル内のヘッダ情報の残りはＲｅ４０への転送のた
めにヘッダ出力ＦＩＦＯ３０９に置かれる。

【００４９】フレームのセグメント分けおよび結合のために、回路で受信されるパケットの
セルは、他の回路で受信される他のパケットのセルにインターリーブされる場
合がある。ＱＭがパケットのセルの順の追跡を維持することが可能になるための
情報を提供するために、ＭＯＭは、パケットの第１セルの初期の規範的ヘッダの
第１オクトバイト（８バイト）に相当する同じパケット（１７オクトバイトに組
み立てる）のそれによるセルに加えられる８バイトオウトバイトのバーストヘッ
ダを書く。

【００５０】付加情報は、セルの境界およびそのセルに含まれる情報の形式を区別できる制
御信号線すなわち高速ＭＡＣバスのビット上に送られる。図２１は、オクトバイ
トのグループ内のデータを詳記するための制御ビットの使用を示す。８個の連続
したクロック位相にわたる制御ビット７００は８バイトをフレーム分けし、デー
タを区別する。制御ビットの値は図２２の表のｅ０〜ｅ７として示されている。

【００５１】図２２で、偶数制御ビットｅ０、ｅ２、ｅ４およびｅ６は、次のようにｅ０
が常に１、ｅ６は８バイトの有効グループが受信されることを示すために、常に
０であるように符号化される。この符号化に伴うエイリアシングを防ぐために、
有効なグループを示す値は（偶数制御ビットｅ０〜ｅ６）、１０００、１１０
０および１１１０だけである。ビットｅ２はセルのスタートを示し、ｅ４はパケ
ットのスタートを示す。図２３に偶数制御ビットの可能なシーケンスを示し、グ
ループ７０４、７０８および７１０が有効である間に、グループ７０２は有効グ
ループではない。０と１の巡回する７０８は有効グループの唯一可能な始まりは
０、続いて１でなければならないことを示し、次の２ビット（ｅ２およびｅ４）
の別の０と１であることはできないことを示す。

【００５２】さらに図２２を参照して、奇数制御ビットは次のように、ｅ１は送信クレジッ
ト（下記の検討を参照）があることを示し、ｅ３（符号ビット０）およびｅ５（
符号ビット１）は１個の２ビット終了符号を形成し、ｅ７（短縮語）８個の意味
のあるバイトより少ないのを含む１オクトバイトを示すように符号化される。短
縮語はセルの始まりあるいはセルの終わりに使用することができる。

【００５３】図２４は遭遇する場合のある数個のパケット形式のチャートである。パケット
の最初のセル７２０は１６個オクトバイト以下、すなわち１２８バイトまでにな
ってもよい。最初の３２ビット語（オクトバイト）用の偶数制御ビットは１１１
０である。図２２に示すように、この符号はこのオクトバイトがパケットの有効
第１セルの部分であることを意味する。示されているように、有効セルに対して
ｅ０は「１」であることが要求され、ｅ２の「１」はこの８バイト転送がセルの
初めであることを意味し、ｅ４の「１」はパケットの始まりであることを意味し
、ｅ６は有効セルに対して０でなければならない。セル７２０について、奇数
制御ビットは「１」である最後の８バイト転送のビットｅ５以外すべて０であ
る。第２５図は制御ビットｅ１、ｅ３、ｅ５およびｅ７、奇数制御ビットの符号
化を示す。セル７２０について、ｅ５は「１」で、ｅ３は「パケットの終了」
に復号される「０」である。このように、セル７２０は１個のセルのパケット
（ＳＥＰ）である。このセルが完全な１２８バイト長である必要はないことを注
意すべきである。

【００５４】セル７２４はパケットの有効スタートセルで、奇数制御ビット７２６のｅ３は
「セルの終わり」を意味するが、「パケットの終わり」を意味しないように設定
される、１個のＳＯＰセルである。次のセル７２８はパケットの第２セル（ＭＯ
Ｐ）で、１個のＳＯＰセルに続くセルはすべて各セルの初めに加えられる１個の
オクトバイトバーストヘッダ３３０を含む１７以下のオクトバイトを有する。こ
の第２セルに対して、最後のオクトバイトｅ３は、このセルがセルの終わりで、
パケットの終わりでないことを意味する設定である。セル７３４は最後の８バイ
ト・グループ中に設定され、このセルがパケットの終わり（ＥＯＰ）であること
を意味するｅ５を有し、この場合にｅ７も０に設定される。ビットｅ７は８
個の最後のグループが満たされていず、「短縮語」（図２５でラベルが付いてい
るように）であったことを意味し、これが発生するとき、最後のバイト３３８は
最後の８バイト・グループの有効バイトの数を含む。例えば、最後のグループに
３個だけの有効バイトがあれば、最後のバイト（ｅ７制御ビットと同時）は０
０１１すなわち１０進数の３を含む。

【００５５】ＭＯＭチップからＱＭへのセルの送信に関しては、第１セルの初めの第１オク
トバイトはタイムスタンプを含めるためにＱＭで修正される規範的ヘッダの１部
を含む。規範的ヘッダ全体は他のヘッダおよび１２８バイトの残りに合うような
フレーム・データと一緒にＤＲＡＭに保存される。

【００５６】図２６はＱＭによる規範的ヘッダの第１オクトバイトの変成を示す。示されて
いるように、ＭＯＭによって書かれた初めの４バイト７４０、ＣｋｔＩｄ、Ｄ
ＬＩｎｆｏおよびＮＬＩｎｆｏはＱＭによって前方へ送られる。セル情報を
含む第２番目の４バイト７４２はＱＭによってタイムスタンプ７４８と一緒に
重ね書きされる。（規範的ヘッダはＲＥに送られ、パケット指針で処理されるだ
けで、セル情報には関係しない。）セル情報バイト７４２の第１バイト７４４はＱＭから報告される送信クレジ
ットの数を含む。（下記のセクションの「送信クレジット技術」に詳記する）第
２バイトはクレジット・フラグ、ＳＹＮＣＨフラグであるビット７（初期化用）
および「親」フラグビット６（下記のセクション８に詳記する）を含む。第３バ
イトは第２７図に意味を示すセル情報を提供する。そのビットの意味は、ビット
７がセルエラー、ビット６はパケット時間切れ、ビット５は不良パケット行列か
らのパケット、ビット４はモニタ行列から、ビット３〜０は上記の制御から
選ばれるビットである。ビット３はパケット・エンド・ビットで、ビット２はパ
ケット・スタート・ビットで、ビット１はデータ・セル・ビットで、ビット０は
送信クレジットビットである。セル情報バイト７４２の最後のバイトはバイト数
のセル長を備える。

【００５７】規範的ヘッダ無しでセルを追跡するために使用されるオクトバイト長バースト
ヘッダを図２８に示す。フィールドは初期規範的ヘッダの第１オクトバイトのそ
れと同一であるが、ＤＬＩｎｆｏおよびＮＬＩｎｆｏ（ＳＯＰを見るだけの
ＲＥで使用される）がセル・シーケンス番号７５２および未使用スペースで置
き換えられている。ＣｋｔＩｄ７５０はそのセル（あるいはもっと特別には
その代わりのバッファ記述子）を順番にシーケンス番号を有すべきである同じＣ
ｋｔＩｄを有する先行セルにマッチするために使用される（セルが廃棄されて
いなければ）。そのセルがＱＭによって先行セル（下記のように）、入力したク
レジットおよび他のセルの情報で取られた行動とリンクされれば、バーストヘッ
ダは必要でなくなり、除かれる。（パリティ情報がエラーを検出すれば１個のセ
ルが廃棄される。このような場合に、この時点でセルが、最後にはパケットが、
ＭＯＭチップに信号を送り、打ち切られる。１個の新しいバーストヘッダがＱＭ
によって、そのセル用に送信位相内で創造され、そのＣＫＴＩＤはパケットが
送られている場所を示す。５．ＱＭバッファおよび行列構造、ならびに動作ＱＭによってＭＡＣバス上に受信されるデータセルは、個々に、下記のセク
ション９に記述している高速アクセス動作によって、ＲＡＭＢＵＳ（登録商標）
ＤＲＡＭの、完全な規範的ヘッダを有するが、タイムスタンプを含めるために
書き直され、バーストヘッダ・オクトバイトが除かれ、アドレスを設定できる１
２８バイトのデータ・バッファに個々に保存される。アドレス０００００はセ
ル情報を含まず、ヌルポイントに相当する。

【００５８】ＭＡＣバス上に受信され、データ・バッファに保存されるすべてのデータセル
は、少数の特殊化した行列を除いて、すべてに使用される記述子／ポインタ技術
を使用して単一の仮想受信行列に構成される。この技術は、１Ｇバイト以下のデ
ータに相当する受信行列を可能にする。

【００５９】記述子／ポインタ技術で、４バイト語から成るＱＭＳＲＡＭ内のデータ・バッ
ファ「記述子」はバッファに保存される実際のデータのために置換され、論理パ
ケットを形成するようにリンクされる。このように、データとともにデータバッ
ファに割り当てられる記述子は、関連するセルが保存されるＤＲＡＭ内のバッフ
ァのアドレスを指示する第１語内の１個のフィールドおよび、同じパケットの次
のセルに関係するＳＲＡＭ内のもう１つの記述子８０２へのポインタを含む第２
語内の１個のフィールドを有する。図２９に示すように完全なマルチセル・パケ
ットは、ＭＯＰバッファ記述子８０２を指すＳＯＰバッファ記述子８０１の第２
語、ＥＯＰバッファ記述子８０３を指す記述子８０２の第２語、パケットの第１
セルに関係する記述子８０１を指すポインタを含むパケットの最後のセルと関係
する記述子８０３の第２語とともに記述子「リンクリスト」により記述される
。図２９Ｂに示すように、不完全なパケットは記述子８０５の第２語内にナル・
ポインタを有する。

【００６０】行列は、行列の第１パケットの第１セルおよび、行列の次のパケットの第１セ
ルと関係する記述子の第１語を指すその第１語のフィールド、と関係する記述子
の第１語を指す行列先頭ポインタによって本発明の中で形成され、そこで行列の
最後のパケットまで繰り返しリンクされ、行列は図３０に示すように、行列の第
１パケットの第１セルに関係する指示子８１２を指示する受信行列先頭ポインタ
でそれを指示している行列後端ポインタ、および受信行列の最後のパケットの第
１セルと関係する指示子８１５を指示する後端８１１を有する（記述子はそれぞ
れＤＲＡＭ３５および３６の１２８バイトのバッファにマッピングされる）。示
しているように、行列になったパケットは完全である必要はないが、このパケッ
ト指向の実行の中でＭＡＣバスから受信したデータセルは行列の終わりよりもＲ
ｃｖＣｋｔＩｄで区別されるパケットに「加えられる。」受信動作において、ＱＭ記述子ＳＲＡＭはバッファ記述子テーブルおよび受
信コンテキスト（または回路）テーブルに構成される。バッファテーブルまたは
リストはＲＡＭＢＵＳ（登録商標）ＤＲＡＭ内のデータバッファのバッファ
アドレスを含む語０（これによってバッファテーブル入力は盲従バッファである
）およびバッファテーブル内のもう１つの記述子へのポインタを含む語１を有す
る２個の４バイト語を含む記述子を有する。初期化において、バッファテーブル
は「フリーバッファテーブル」、先頭ポインタでＱＭハードウエアが指示する第
１フリーバッファの指示子、次のフリーバッファ記述子を指すそれの第２語であ
り、第２語に１個のヌル終端子を含む最後のフリーバッファ指示子までリンクが
繰り返される。

【００６１】データセルはＭＡＣバスでＱＭに出されるので、ＱＭはその回路ＩＤをその
規範的なヘッダまたはバーストヘッダから導き、その回路の活動に関する情報を
提出する受信コンテキスト（回路）の入力を調べる。ＳＯＰが検出されるとき、
受信コンテキストテーブルの入力（８バイト／回路）が創造され、次のフリーバ
ッファ指示子を指すポインタ（現行バッファ）が入力される。セルデータは関係
するＲＡＭＢＵＳ（登録商標）ＤＲＡＭバッファに書かれる。フリーリスト
ポインタは「現行のバッファ」が割り当てられた後、次のフリーバッファ指示子
に移動される。

【００６２】受信されるセルがすべてＳＥＰでなければ、次のバッファ指示子の第２語は次
のフリーバッファ指定部を指し、関係するバッファを事前に割り当て、その次の
バッファ入力の第２語に０が書かれる。

【００６３】受信したセルが１個のＳＥＰまたは１個のＥＯＰであれば、バッファ記述子の
第２語はそのパケットの第１バッファ記述子を指すように設定され、それによっ
て、パケットを明確にするリンクリストは受信コンテキスト・テーブルからリン
クを外される。

【００６４】ＭＡＣバスにインターリーブされる場合のある同じ回路ＩＤを有する受信され
たセルはこのようにリンクリストによって仮想的に再構成され、その１部は先の
セルが通り抜け動作で送信される場合に不完全になる場合がある。後者の場合、
図３０Ｂに示すように受信コンテキスト・テーブル８２０の現行バッファはデ
ータセルがロードされる予定のバッファに相当する次のバッファ記述子８３３
を指示し、バッファ記述子８３３はパケットの他のセルの記述子８３２、８２２
および８２１にリンクされ、その１つの記述子８３２は送信コンテキスト・テー
ブルの回路入力の現行バッファ８２１としてリンクされる。送信コンテキスト・
テーブルの中の回路入力は経路選択情報を提供するので、記述子８３３に関係す
るバッファに置かれるデータは「行く場所を知る。」リンク管理のこのシステム
は他の部分がまだ受信の間にパケットの部分の送信である「通り抜け」を可能に
する。６．リレイエンジン処理／フロー・マッチング（ＦａｓｔＰａｔｈ^TM）ＳＯＰのリンクされた記述子の受信行列はＲＥ４０によって処理されるの
を待つ。余地はリレイエンジンによって処理される１６個の１２８バイト・レジ
スタの「循環」ＦＩＦＯ３９４に利用できるので、そのＳＯＰセル自身がロード
される。これはレジスタが一杯になるまでセルを加えるＳＯＰセルの処理に従う
ポインタ・システムで行われ、（図１９の送信ポインタが受信ポインタに「追い
つく」時）、先頭ポインタによって指示される処理が完了し、外される（そして
、受信ポインタは送信ポインタの後に「引っ込む」）ときだけ別のセルを加える
。

【００６５】ＲＥ動作は４段のパイプライン周囲に集中する。パイプラインは何年も、特に
高速ハードウエアの設計で使われてきた技術用語で、一時的な場合を除いてここ
でこれ以上取り上げない。ＲＥの仕事はどうしたらフレームをもっとも良く送れ
るか決定し、ＱＭによる情報を前へ供給し、保存されたパケットの送信を再ス
ケジュールすることである。４段階をここで簡単に記述し、フローを区別するた
めのパターンマッチングに使用されるハッシュおよびシグネチャ機能の詳しい記
述を続ける。

【００６６】第１段は「循環」データＦＩＦＯ内のフルヘッダ情報を（全ＳＯＰセル）を
並列に保存し、並行してハッシュエンジンで処理され、ハッシュとシグネチャ値
を計算し、パターンマッチング機能で経路選択およびスケジュール情報がすでに
開かれている既存のフローの一部であるかを調べる。

【００６７】第２段はハッシュ・テーブルＬ１３９１をアドレスするために使用される
ハッシュ値を受信する。有効な入力がこのテーブルに見つかれば、Ｌ１テーブ
ルからのシグネチャがハッシュされたデータの計算されたシグネチャと比較され
る。合っていれば、ハッシュ・テーブルからのフロータグ（示されていない）が
、パイプラインＦＥ／ＲＥハードウエア設計の次の段に有効なのが見つかった指
示と一緒に出される。このフロータグはフローについての情報が保存されている
メモリのテーブルへの２４ビットの索引である。この情報はこの中の他の場所に
記述しているように、情報の関係する他のフローを加えてパケットを進ませる回
路を含む。

【００６８】有効なフロータグポインタ（指示している中身にリンクしている）はこの望ま
しい実施態様に記述しているパターンマッチ機能の望ましい結果である。
マッチしているのがＬ１に見つからなければ、チップ外でＬ２テーブル４
５の検索が行われる。シグネチャが上のように比較され、Ｌ２テーブルからの
フロータグは次の段へ出される。次の検索を促進するために、Ｌ２入力はＬ１テーブルに書かれる。

【００６９】Ｌ１またはＬ２のどちらにも該当がなければ、コンピュータ処理されたハッシ
ュおよびシグネチャが次段に該当無しの情報とともに出される。

【００７０】第３段は上記の情報を受信し、ヘッダ照合が好結果であるか決定する。好結果
であれば、ヘッダ・データが適用するプロトコル規則により更新され、フロー情
報により前へ送られる。だが、ヘッダがＴＣＰ（Ｌａｙｅｒ４Ｔｒａｎｓｐ
ｏｒｔＣｏｎｔｒｏｌＰｒｏｔｏｃｏｌ）ＳＹＮパケットまたは他のプロ
トコルの接続パケットの等価スタートであることが見つけられるか、そのフレー
ムが既知の接続フローの一部でなければ、そのパケットはフロー情報によって進
められない。これらの例で、ＲＥはあらかじめハッシュしたヘッダを復号してフ
レームの経路選択をするために作動する。このプロセスで、それが利用できるフ
ロー情報を創造し、段１のハードウエアで得られるハッシュおよびシグネチャ値
を使用して、Ｌ２ハッシュ・テーブルのそれを指すタグを挿入する。

【００７１】パイプラインの第４段で、ヘッダはＱＭに戻されフロータグによって供給され
る情報による特定の行列あるいは完全にプリハッシュしたヘッダのＲＥの復号で
供給される経路情報に送信するために行列にされる。フローのパケットを前へ出
すための情報を総合するために、ＲＥはレイヤ２およびレイヤ３ヘッダに加えて
アプリケーションレイヤデータを試験する。

【００７２】図４を参照してさらに詳しくは、パケットが受信されると、ＱＭ３０は１２８
バイトと同様の長さの役に立つヘッダをヘッダ・データをＲＥのデュアル・ポー
ト巡回バッファにロードして、ＦＥ／ＲＥに提供する（ＮＬフィールドから決定
されるように）。図４を参照して、ヘッダデータはＱＭ１００からＭＵＸＩｎ
１０２に送られ、ＲＥ４０のＦＩＦＯスタックＤＦに置かれる。ＲＥは、各
ビットが全受信した全ヘッダデータバイトの１つに相当する１２８ビット入力の
以前に保存した順番になったデータアレイへの検索をするためにネットワークリ
ンクバイトを使用する。１個の１を有するビットに相当するバイトがハッシュお
よびシグネチャ機能で導かれ処理される。バイトストリングは０を持つ終わりで
当てられ、４バイトの偶数倍であるストリングを提供する。この望ましい実施態
様において、６４以下の１２８ヘッダバイトがハッシュ／シグネチャ動作で処理
できるが、他の望ましい実施態様ではさらに多くあるいは少ないのも有益に使用
できる。

【００７３】ハッシュおよびシグネチャ機能は異なったマルチプレクサが使用されること以
外は同一である。だが、別の望ましい実施態様では、異なったマルチプレクサと
異なった除数の結合が好都合なので使用される場合がある。

【００７４】図４を参照して、ハッシュ・プリプロセッサ３９９は１２８バイトのヘッダデ
ータから選ばれたバイトを入力する。選ばれたバイトは多数の３２ビット語（
上記のように４バイトの倍数）を形成する。３２ビット語のこのシーケンスのビ
ットはガロア体ＧＦ［２］の多項式、２のガロア体として処理される（ガロア体
は技術で公知である）。この望ましい実施態様において、この多項式はランダム
３２ビット多項式で乗算され、注意して選んだ３２ビットの剰余になる３２次多
項式で除算される。

【００７５】上記で使用した除数は既約であり、基関数であるように選ばれる（規約および
基関数は技術用語として知られている）。剰余ビットのサブセットがハッシュ・
テーブルへの実際の索引として使用される。ビット５〜０はチップ上のＬ１
キャッシュ３９１を指すアドレスである。ビット１６〜１はチップ外のＬ２
ＲＡＭ４５の６４Ｋの配置をアドレスするために使用される。

【００７６】この望ましい実施例で使用される除数はＸ³²＋Ｘ⁷＋Ｘ⁵＋Ｘ³＋Ｘ²＋Ｘ＋１で
、既約であり、基関数でもあれば、他のものを使用してもよい。

【００７７】フロータグおよびまたは入力フレームの行き先を区別するハッシュテーブルの
中身は次のように構成される。

【００７８】ハッシュテーブル１は各６４ビットの６４語から成り、チップ上に存在し、フ
ローの少しだけがアクティブである一般的な発生の中での値の戻りを最適化する
。さらに大きいテーブルも利用できる。それぞれの語において、図２０Ａおよび
図２０Ｂを参照し、ビット３１〜２４はステイタスを形成し、ビット３１が真で
有効入力を指示する。ビット０〜２３は２４ビットフロータグを形成し、ここ
に特定のフローについての情報が保存される。このタグはパケットが進む回路に
ついての情報に対するポインタである。フロータグを取得することがＲＥの最初
の仕事である。このハッシュテーブルは６３〜３２ビットの３２ビット・シグネ
チャも含み、これは、衝突が発生しなく、結果が有効であるのを確実にするため
に使用される。フロータグの照合の有効性をさらに確実にするために、プリハッ
シュされたヘッダデータは明確な区別ができるように保存される。

【００７９】Ｌ１ハッシュテーブルに適合しなければ、システムは、６４ｋハッシュテーブ
ルＬ２を検索するためにハッシュしたビット１６〜０を使用する。各配置は６４
ビット幅を有する。ビット３０はハッシュバケットポインタであり、その中で
、このビットがゼロであれば、Ｌ２テーブルのビットはＬ１テーブルと同様に機
能的に構成される。このハッシュアドレスに１個の有効な入力があれば、システ
ムはフロータグを得るためのＬ２ビット０〜２３をフローテーブルの索引
用に取る。図２０Ｂを参照のこと。このハッシュアドレスＬ２ビット３１に有
効な入力がなければ、その有効ビットはゼロに設定される。このハッシュアドレ
スに２個以上の入力があればステイタスワードビット３０は１個の１に設定さ
れ、システムはＬ２ビット５５〜３６をハッシュバケットへのポインタとして取
る。

【００８０】ハッシュバケットは６４ビット語の８個以下の異なるアドレスを保持する。衝
突ビット２９が１個の１であれば、別の条件がハッシュおよびシグネチャ動作
を持続し、役に立つ情報が得られないのでハッシュメカニズムにより、それ以上
の分解能は実現できない。この点で２個の衝突しているフローは、経路情報のＴ
ｒｉｅ検索を行うためにプロセッサに渡される。ハッシュバケットの８語は順に
検索され、この検索を容易にするために、アドレスは順番で、テーブルの索引の
最小からスタートする。８個を超える入力がハッシュバケットに導かれると、シ
ステムは逆戻りし、Ｔｒｉｅルーチンを介してオーバーフローが検索される。Ｔ
ｒｉｅ検索はコプロセッサ３９０を使用し、経路の選択および分岐のために、大
きなＴｒｉｅデータベースとして構成される。

【００８１】シグネチャおよび／またはハッシュの衝突の発生はモニタでき、ひどければ、
それぞれのマルチプライヤは変えることができる。このような変更はネットワー
クで遭遇するアドレスの与えられた組の良好なランダム化となる。

【００８２】ハッシュおよびシグネチャのルーチンの結果はある環境、ＴＣＰＳＹＮまた
は等価な「接続開始」パケットが到達するか、接続フローに属さないパケットが
見つかったとき、あるいはパケットが機密性が高いか他の特殊モードであるとき
、のように接続が初期化されるときには使用されない。このような条件が見つか
ると、システムはＴｒｉｅ検索に逆戻りできる。

【００８３】一般にフローのその後のパケットの処理は、前記のようにパターンマッチソフ
トウエアの最適化で加速される。

【００８４】ＲＥは、セルがアドレスの設定で進むように置かれる行列を指示する命令と一
緒に情報を戻す。ＱＭはその情報を受信し、セルを置き、それは送信されるリス
ト上に、受信しているか受信されたパケットの中身を形成するリンクリストに保
存される。７．送信スケジュールＲＥは、１６，０００，０００送信行列（２４ビット）以下のＱＭ記述子ＳＲＡ
Ｍにいろいろな回路用に管理された優先度でリンクされたポインタで仮想的に開
発し、ＱＭをプログラムする。送信位相の核は送信コンテキストテーブルで、
図３５に示すように回路、各回路のための４個の４バイト語で構成される。語０
は、送信クレジットのためのクレジット同期ビット、７ビット８１２（回路用の
クレジットが存在しなければ送信無）、パケットビット８１４のスタートおよび
次のバッファを送信に指示する２３ビット（次のバッファＩＤ）を含む。語１
８１６は８個のフラグビット８１８を含む。第３５Ａはこれらのフラグビット
の意味を示す。ビット７は、パケットが単一のバッファであることを指示し
、ビット６は一般にＣＲＣエラーからのパケットが悪いことを指示し、ＭＯＭは
このパケットをはずすべきであることを示し、ビット５はそのパケットが、モ
ニタ行列から行列を外され、数個の他のポートでロードを外されるか、トラフィ
ック解析のためにバックグランド・エンジンにでき、ビット４はそのパケットが
「多重所有」か、１個の回路多数へ送信することを指示し、ビット３−０は１
６バイトのグループの１２８バイト以下のバッファ長を指示する。語１の残って
いる２４ビットは第１行列のアドレス（各回路は１、２、４、８または１６
個の関係する行列を有する）を含む。送信コンテキストテーブルの語２８２０
はモニタ行列が付いていることを指示する１ビット８２２、その行列のサービ
ス指針を指示する４ビットおよび基準カウントを指示する３ビットを含む。第
３５Ｂ図は４個の行列サービス指針ビットの意味を示す。可能な指定は１、２、
４、８または１６個のスタティック行列、２、４、または８重み付けラウンドロ
ビン行列、２、４、８、１６の１／２スタティックおよび１／２ラウンドロビン
行列である。下記のように、スタティック行列は最高の優先度で、重み付けラウ
ンドロビン行列が続く。語３は次の回路のＩＤを含み、「待機でない回路」に対
しては親回路ＩＤ（次の項で取り上げる）、「待機回路」では（下記で取り上げ
る）。待機スケジュール制御語を含む。

【００８５】送信コンテキストテーブルと連携する図３６に示す行列テーブルは各行列に対
して４個の４バイト語を含む。語０は２バイトの待機回路ＩＤ（下記で検討する
）および２バイトの行列要約ビット（それぞれ１６番目の行列番号のみ）を含む
。語１は行列寸法を示す２バイトおよび２バイトオーバーフローカウンタＩＤを
含む。語２は待機行列の数を示す５ビットフィールドおよび２４ビットの行列先
頭ポインタを含む。語３は２４ビットの行列後端ポインタを含む。

【００８６】望ましい実施態様において、行列は行列の先頭ポインタで始まるＳＯＰセルを
第１ＳＯＰ（および最後のＳＯＰへの後端ポインタ）にリンクして形成され、パ
ケットの新しいセルはパケットのセルに加えられることを記憶して置くべきであ
る。このように図３７を参照して、リンクされた記述子８６３で表される行列テ
ーブル８５０の行列１６の４個のＳＯＰおよびリンクされた記述子８６４で表さ
れる行列１７の２個のＳＯＰまたは「パケット」がある。リンクされた記述子８
６２で表されるような不完全パケットは送信されても、（「通り抜け」を可能に
する）最後の記述子が関係するバッファが空であることを示しているときに、送
信がその回路で停止し、これにより、パケット順番が記憶される規則を保持する
。

【００８７】行列指針はデータパケットの送信の優先度付与およびスケジュールを可能にす
る。このように、固定されたスタティック優先度のもとで、特定の行列のパケッ
トはすべてこれらの前に他に送信される。重み付けラウンドロビン技術で、１
行列のある数のパケットが送信され、次の行列のある数のパケットが送信される
などして、これがトラフィックのクラス（行列）が低い優先度のクラスを「渇望
」させないで相対的に優先度を付けられる。「半端技術」はスタティック行列が
優先度を有し、それらが働いているときに提供される。

【００８８】使用中の回路のスケジュールテーブルは連続的に走査される。図３７に示すよ
うに、これは一次スケジュールテーブルＡ８６５と一次スケジュールテーブル
８６６および二次スケジュールテーブル８７０を有する１次スケジュールテ
ーブルで構成される。一次スケジュールテーブルはチップ上に配置され、各６４
入力の２個の記載されているテーブルから構成される。テーブルＡは一度接触す
ると、それぞれのスケジュール・テーブルの時間に「印」が付けられる。一次テ
ーブルＡ入力は一次スケジュールテーブルＢの入力を検索する６ビット索引を含
む。第３７図に示すように、与えられたテーブルＢ入力はそれを指す１個より多
いテーブルＡ入力を有する場合がある。一次テーブルＢ入力は第２テーブルの
大きさを含み、大きさが「０」でなければ、第２テーブル８６７へのオフセット
および第２テーブル８６８のベースアドレスも含む。

【００８９】大きさが「０」であれば、残っているフィールドは「使用親回路」ビット８７
１、親回路ＩＤ８７２および回路ＩＤ８７３である。

【００９０】回路ＩＤを持つスケジュール・テーブル入力が見つかると、セル送信がトリガ
される。スケジュール・テーブルに適切な回路ＩＤを入力することで、セル送信
順パターンが創造され、送信のそれぞれの割合によって回路に帯域幅を効果的に
割り当てる。

【００９１】スケジュール・テーブルの階層的性質がプログラムの広範囲のレートを可能に
する。これはサブテーブルの３段階までの「チェイン」で行われる。一次テーブ
ルＢ入力の大きさフィールドがゼロでなければ、この入力はチップ外に配置され
る第２テーブルへのポインタを含む。第２テーブル８７０は、それぞれが３列
のテーブルを指示するか、回路を含む２５５以下の入力を有する。テーブル・チ
ェインになれば、オフセットフィールド８６７が下位レベルにアクセスされる入
力の追跡を維持するために使用される。各巡回で、オフセットはテーブルサイズ
を法として増加される。

【００９２】待機スケジュール（ＳＢＳ）は第２番のスケジュールメカニズムである。そ
の名前が意味するように、それがスケジュールテーブルから繰り延べられる帯域
のためのトラフィックのスケジュールを行う。待機トラフィックが送信できる場
合が２通りあり、（１）送信が回路に対して送られるデータ無になり（クレジ
ットの欠如、あるいはデータの欠如）、（２）スケジュール・テーブルでプロ
グラムされる回路ＩＤがゼロで、これによって待機トラフィックにある量の帯
域幅をあらかじめ割り当てる。

【００９３】ＳＢＳは、カレンダー行列アルゴリズム、特にリンクリストのアレイとして実
現されるスロット分割タイムリングの１版を使用する。アレイの各エレメントは
異なるタイムスロットに相当する。各タイムスロットに付けられるのは、この時
に１パケットを送るためにスケジュールを立てられる回路のリストである。スロ
ット索引は時間とともに進む。場所を占めているスロットが見つけられると、そ
のスロットでのリストの先頭で回路のためのセルが送信されることが可能である
。１個のセルが特定の回路のために送信されると、そのフローの次のセルのため
の適確な時間が計算され、別のタイムスロットにマッピングされる。

【００９４】図３８を参照して、待機計画カレンダテーブル８７８は６４個の入力で構
成されるチップ上のテーブルである。各入力は特定のスロットに付けられる回路
の記述されるリンクされたリストへの先頭および後端索引を含む。そのリンクは
送信コンテキストフテーブル８６０の語３の次のＣＣｔＩｄフィールドに保存
される。スロット索引８７７はＱＭ核クロックに相当する周期で進む。ＳＢＳの
機会が発生すると、送信への次の回路がスロット索引の現行値で表される時間内
にその点から前方へ走査して見つけられる。送信するための次の回路は、次の場
所を占めているスロットのためのリストの先頭でのそれである。次の回路がいっ
たん見つかれば、そのリストから行列が外され、再びスケジュールを立てる。こ
のフィールドは回路の継続する送信間のカレンダテーブルスロットの数を表す６
ビットの数である。回路用の次のスロットは現行のスロットプラステーブルサイ
ズを法としてのこの間隔である。ＳＢＳの全体の影響は規則的な重み付け行列ア
ルゴリズムの近似である。与えられた回路の重みはそのＳＢＳ間隔Ｌの逆数であ
る。

【００９５】再スケジュールは回路が送られるべきである次のスロットを計算して行われる
。次のスロットの計算は送信コンテキストテーブルの語３のＳＢＳ間隔フィール
ドに基づいている。

【００９６】望ましい実施態様で「送る」ことはその行列からパケットストリングのリンク
をはずし、送信コンテキストテーブル８６０の現行のバッファにリンクして（図
３７に示すように）スタート（不完全かも知れない）する。送信コンテキスト
の回路入力は現行バッファ（空でなければ）のバッファ内容を相当する「回路」
６３に送るためにポーリングされる。セルデータは下記の「ピンポン」技術によ
りＲＡＭＢＵＳ（登録商標）ＤＲＡＭから読まれる。

【００９７】１個のパケットが全部送信されると、そのバッファはフリーバッファリストに
戻される。１個のパケットの送信は、図３９Ａのポインタ８８３を参照して、送
信コンテキストテーブルの次のバッファが、そのパケットの最後のバッファの記
述子８８２の第２語によって、そのパケットの第１バッファと関係する記述子８
８０に導かれる。そこで、フリーバッファマネージャ（示されていない）が、Ｓ
ＯＰの記述子の「所有者」フィールドを見ることで、他の「所有者」（同報通信
中のように）がいるかどうかを調べ、図３９Ｂに示すようにいなければ（値が１
、そうでなけれ減少）、それは記述子８９０の第２語のバッファカウント８９１
によってフリーカウンタ８９０を増加する。フリーバッファリスト先頭ポインタ
８９５をフリーバッファリスト８９６の先頭から記述子８８０が指す記述子、第
２セルのバッファの記述子８８１に移動し、記述子８８０の次の記述子フィール
ドの中でフリーバッファリスト８９６の前の先頭へポインタを入れる。第３９図
に示すように、全３個のバッファがこのようにフリーバッファリストの先頭にリ
ンクされる。８．送信クレジット・ループ望ましい実施例において、階層的フローと輻輳制御技術が２個のクレジットル
ープを使って提供される。送信のためのセルを受けるために８個の出力チャンネ
ルのそれぞれのために、ＭＯＭチップの能力を指示するクレジットのシステムが
整えられる。特定のチャンネルのためにＭＯＭがパケットをセル対セルで送り、
核セルが送られるので、ＭＯＭはクレジットビットを通して別のセルがＭＯＭチ
ップに転送できることを示す。図３１に示すように、セルを送り出しているＭＯ
Ｍはクレジットカウント７６０を増加し、ＱＭはセル７６２をＭＯＭに転送する
ので、ＱＭはクレジットカウント７６４を増加する。上記のように、クレジット
は適当なＭＯＭチャンネルクレジットが維持されるように回路ＩＤを有する。こ
の望ましい実施例において、４個の送信セルと同様の量が保存できる。ＭＯＭは
パケットがセルから再構成されるＦＩＦＯを有する。

【００９８】セルはＭＯＭチップにより送信されると、ＱＭに送り返されるクレジットはセ
ルモードで最大１７オクトバイト長、パケットモードで１６オクトバイト（パケ
ットモードではＭＯＭがバーストヘッダを除くため）のクレジットである。とこ
ろが、ＱＭは最大セルより幾分少なく送る場合がある。ＭＯＭチップと関係す
る各出力チャンネルのために繰り返される図３２はクレジットがＭＯＭチップで
処理されるメカニズムを図で示す。先頭ポインタ７７０、後端ポインタ７７２、
仮想後端ポインタ７７４およびパケットポインタ７７６のスタートがある。この
望ましい実施例で、５１２すなわち、４個の全１２８バイトを送信ＦＩＦＯに配
置している。図３２において、６４個のスロット、各１オクトバイトを保持する
スロット７７８がある。（６４個のオクトバイトこの実施例のＦＩＦＯの５１２
バイトの格納容量に等しい）初期化でＦＩＦＯは空で、仮想後端はＦＩＦＯ配置を通して動かして増加する
。仮想後端ポインタは、それが先頭ポインタに達したときに停止する。仮想後端
ポインタは最大セル長と交差するので、単一クレジットはＭＯＭチップ内の送信
および受信クレジット区域を介して送られる。これらのクレジットはこの回路用
にＱＭに蓄積される。ＭＯＭがこの回路へのセルを受信すると後端ポインタ（こ
のポインタは実際のセル長を表す実際の情報を指す。）が増加する。ＱＭが完全
セル以下で送れば、仮想後端ポインタが補正される。ＭＯＭが実際にセルを送信
すると、先頭ポインタが増加され、仮想後端ポインタが増加される。ＭＯＭがセ
ルを送り出すと、ＦＩＦＯに余地を開き、先頭ポインタは仮想および実際の後端
ポインタから離れる。最大セル以下で送っているＱＭで補正された仮想後端ポイ
ンタはＦＩＦＯの最大セル長と交差しているとき、それが先頭ポインタに追いつ
くので、クレジットジットが送られ、ＱＭに確立する。

【００９９】他の残っているポインタ、パケットポインタのスタート７７６は重要な機能を
１個有する。この機能はパケットのスタートのスタートしている位置を、イーサ
ネットケーブルに衝突があれば、公表仕様に従って、衝突したパケットを再送信
できるように、保持することである。

【０１００】図２に関して、仮想後端および実際の後端ポインタは送信ＦＩＦＯ発生器で制
御され、顧客はヘッダおよびパケットポインタのスタートを制御する。しかしポ
インタはすべて比較あるいは行動するためにＭＯＭ内の論理ブロックすべてにア
クセスできる。

【０１０１】図３３はＭＯＭＦＩＦＯ、２ポート、６４オクトバイト・メモリをどう制御
するかを指示する。アービタ７８０は製造側からＦＩＦＯの最上有意３アドレス
ビットを制御して、ＱＭからロードされるセルの追跡を維持し、下位６ビット、
アドレス位置５１２に必要な全９ビットが後端ポインタ７８２（８個の１個が示
されている）で制御される。仮想後端ポインタ７８４は実際のデータを指さない
、クレジットマネージャがＱＭに送るクレジット数を決定できることによるカウ
ンタメカニズムである。パケットは物理的にＭＯＭチップで送り出されるので、
別のアービタ７８６および先頭ポインタ（８個の１個が示されている）はＦＩＦ
Ｏのロード無、フリー動作を制御する。先頭ポインタ７８８はＦＩＦＯの下位６
ビットをＦＩＦＯのロードしない側から制御する。顧客はデータが送り出される
先頭ポインタを増加する。先頭およびヘッダポインタのスタートは送信クレジッ
ト回路に利用される。

【０１０２】図２６を参照して、初期規範的ヘッダの第１オクトバイトの１部分７４２およ
び第２７図を参照して、バーストヘッダは、２個のクレジットフラグ、同期フラ
グおよび親フラグを含む。同期フラグは上記のクレジットサイクル動作を適当に
整えるために電源投入時に使用される。電源投入でＭＯＭは同期フラグをＱＭに
それぞれ約１０ｍｓ送る。ＱＭに電源が供給されると、ＱＭは同期フラグを探し
、見つかったときに、ＱＭは同期認識をＭＯＭに送る。ＭＯＭはＱＭがクレジッ
トを受ける用意が整っていることを保証するクレジットを上記のように送る。

【０１０３】親フラグはＭＯＭチップの１チャンネルに多重化される物理的な通信経路の多
重化ができるので、必要である。ＭＯＭがイーサネットに接続されているときの
ように、ＭＯＭチャンネルただ１つの通信回路が接続されているとき、クレジッ
トシステムは上記のように動作し、１個のＭＯＭチャンネルにたくさんの別々の
経路があって、１個のＭＯＭチャンネルに接続された経路それぞれに対してクレ
ジットを維持する方法が設計された。このクレジットシステムの重要な概要の１
つは１個のＭＯＭチャンネルに接続された数個の通信経路のどれも、別の通信経
路で確実に阻止したり、あるいは締め出したりできないことが必要だったことで
ある。この実施例において、図３４に１個のＭＯＭチップの２個のＦＩＦＯチャ
ンネルを示す。ＦＩＦＯ８００は単一通信路で動作する。この場合に、ＭＯＭＦ
ＩＦＯ８００は単一通信回路での動作を指示するためにリーフと称する。だがＦ
ＩＦＯ８０２は他のチップ例えばこの望ましい実施例の８個の他の通信回路に接
続されているＤＡＤチップ８０４に接続されＦＩＦＯチャンネルと関係がある。
この場合にＦＩＦＯ８０２は親と呼ばれ、ＤＡＤに接続される８個の通信回路は
リーフである。この周囲状況でＱＭはＭＯＭの中の親ＦＩＦＯに接続された個々
のリーフのためにクレジットを維持する。この方法で、ＱＭは送信ＦＩＦＯが一
杯になり、もうセルを受けられないときを知る。ＱＭはその結果、親とリーフの
クレジットを簡単にポーリングして、他のリーフにセルを転送し、それに応じて
セルを送信する。この方法で１個のリーフは他のリーフのサービスを妨げること
ができない。

【０１０４】図３８を参照して、ＱＭのスケジュール・テーブル８６６にこの特定の回路に
関係する親があるかどうかの指示８７１がある。親として動作するＭＯＭは親Ｆ
ＩＦＯ用と、その親に関係するリーフのためのクレジットを送る。

【０１０５】親クレジットテーブル８７５はＱＭ内の６４入力のチップ上のテーブルである
。ＱＭ各入力は親回路として取り扱うためのクレジットカウントを含む。回
路が親回路に拘束されるときに、送信コンテキストテーブルクレジットフィール
ドおよび親クレジットテーブルの親クレジットフィールドの双方に利用できるク
レジットを有していれば、セルをＭＡＣバスに送信することだけができる。

【０１０６】セルが親を持つ回路のために送信されるときに送信コンテキストテーブルクレ
ジットと関係する親クレジットが減少させられる。親チャンネルからの親クレジ
ット更新セルが親クレジットを増加させるＱＭに送り返される。

【０１０７】スケジュール・テーブルは回路を与えられた親回路に結合するために使用され
る。この使用親回路ビット（Ｐ）８７１および親回路ＩＤフィールドはこの目的
のために使用される。スケジュール・テーブル入力がＰビット組を有すれば、こ
れは、この回路が親を持ち、親クレジットテーブル８７５を検索するために親回
路ＩＤ８７２使用すべきであることを意味する。９．ＲＡＭＢＵＳ（登録商標）の超高速アクセスＲＡＭＢＵＳ（登録商標）ＤＲＡＭ３５および３６は規格品である。
本発明の中で、これらはこのデータ通信アプリケーションのためのＲＡＭＢＵＳ
（登録商標）の読み出しおよび書き込み帯域幅を最大にする固有の方法で使用さ
れる。

【０１０８】本発明はインターフェース３０８をＲＡＭＢＵＳ（登録商標）メモリの利用
できる帯域幅を増加するためにＲＡＭＢＵＳ（登録商標）のデュアルバンク構成
を利用するＲＡＭＢＵＳ（登録商標）に提供する。デュアルＦＩＦＯスタックは
ＲＡＭＢＵＳ（登録商標）内の別れたＤＲＡＭバンクを交互にアドレスするため
にコントローラと使用する。ＦＩＦＯは潜在部分が増加し、エレクトロニクスを
制御するＲＡＭＢＵＳ（登録商標）のハードウエアのオーバーヘッドを増加する
が、書かれるか、読まれるシーケンシャルデータが交互バンクから来ることを保
証しようとする。この方法で、１個のバンクが他のバンクがアクセスしている間
に準備しており、他のバンクは初めのバンクがアクセスしている間に準備してい
る。

【０１０９】図４０を参照して、ＲＡＭＢＵＳ９００はフェーズロックループ、ＰＬＬおよ
び２個のダイナミックＲＡＭバンクＤＲＡＭ１ＤＲＡＭ２（それぞれ３６と３７
）を示しているブロック形式で示す。ＲＡＭＢＵＳ（登録商標）への多重化され
たデータ／アドレスバスは特に付随するクロック付きの８ビット幅のシリアルポ
ートである。

【０１１０】ＤＲＡＭ３５および３６のデータバッファ構成は偶数データバッファ（１２８
バイトの）がすべて１個のバンクにあり、奇数データバッファがすべて他のバン
クにあるようである。このアービタ９０２はデータのさまざまな要求がＦＩＦＯ
スタック９０４および９０６にロードされる順番を決定する。要求のバッファア
ドレスは偶数または奇数であり、偶数バッファを持つ要求はＦＩＦＯ９０４にロ
ードされ、奇数バッファはＦＩＦＯ９０６にロードされる。

【０１１１】ＦＩＦＯが空である状態で、おの要求は偶数または奇数のＦＩＦＯにロードさ
れ、インターリーバ９０８が要求をコントローラ９１０に転送する。要求が両方
のＦＩＦＯにバックアップされているときにインターリーバ９０８は交互に１個
のＦＩＦＯから要求を受け、ついで他から受ける（ピンポン方式）。これらのバ
ッファのアドレスは交互に偶数そして奇数となるので、コントローラは交互ある
いはインターリーブする方法でＲＡＭＢＵＳ（登録商標）の２個の異なるバンク
にアクセスする。この動作で第２バンクが準備中に、第１バンクがアクセスされ
、次のアクセスにおいては第１バンクが準備中に第２バンクがアクセスされるこ
とになる。

【０１１２】この交互アクセスはＲＡＭＢＵＳ（登録商標）の書き込みまたは読み出しのど
ちらかの最高速アクセスを備え、高いトラフィックを想定している両方のＦＩＦ
Ｏスタックの要求があるかぎりＲＡＭＢＵＳ（登録商標）メモリの処理量を最
大にする。対称的に、純粋なＦＩＦＯに現れそうな要求は、準備を可能にするた
めのタイムアウトが半端になる連続した偶数あるいは奇数の要求による端数であ
る。

【０１１３】通常のアクセス方法で、特別な要求によって隠れていることが起こるかも知れ
ない。この方法は、高いトラフィックの状態で、ＲＡＭＢＵＳ（登録商標）リソ
ースの最高の使用法をここで保証する。１０．バックグラウンド・エンジン／初期化本発明の重要な部分は、モニタおよび他の高いレイヤの意思決定を行うために
、動作中にＭＯＭポートにインターフェースされるＢＥの使用である。これが他
のアプリケーションの間で構成や制御機能にアクセスするためのＢＬａｚｅＷａ
ｔｃｈ^TMおよびＬｅａｒｎ−ａｎｄ−Ｌｏｃｋ^TMセキュリティ・システムを考慮
する。

【０１１４】図１を参照して、システムの初期化およびスタートのためにＢＥ５０にアクセ
スできるブートＦＬＡＳＨＲＯＭ５１が用意されている。ブートＲＯＭ命令
は電源を入れるか、システムを完全にリセットするときに動作する。ブートは、
ＢｅＤＲＡＭ５３の部分が動作し、信頼できることを試験し、確認する。この部
分はＩＳＢコードおよびＢＬａｚｅＮｅｔＲｕｎｔｉｍｅＫｅｒｎｅＬ（Ｂ
ｅＲＴ）が属する場所である。ＲＯＭ５１の第１１Ｆ（１６進）すなわち３２（
１０進）アドレス初期インターラプトベクタをホールドする。アドレス２０−７
ＦはＲＯＭ情報をホールドし、８０−ＦＦはコンソールポートインターフェース
ルーティンをホールドし、１００−４ＦＦはＭＯＭ属性テーブルをホールドし、
５００−１ＦＦＦＢはブートイメージをホールドし、１ＦＦＦＣ−１ＦＦＦＦは
巡回冗長検査（ＣＲＣ）のブートイメージチェックサムをホールドする。この実
施例で、残っているＢＥＤＲＡＭ５３はＢｅＲＴ初期化プロセスを走らせて
並列に試験される。

【０１１５】このブートはＢＡＲＫ（バックグランドエンジンカーネル）は例えばタイマー
から中断できることを保証するために中断構造および動作も試験する。次にブー
トはＩ２Ｃバス６２を初期化し、アドレスをＩ２Ｃバスに付けるチップに割り当
てる。ブートは改版レベルを含むバス上のチップのＩＤを決定する。ブートは見
つけられるチップのＩＤを調べ、初期化部はダウンロードおよび実行されるブー
トディレクトリの中に見つけられる。

【０１１６】メインシステムイメージ小型フラッシュカード、例えば１０Ｍバイトのシステ
ムソフトウエアの不揮発性記憶装置５２にある。基本的な情報はＩ２ＣバスのＲ
Ｅ４０および、ＭＯＭ１０と２０に転送される。その結果、完全なイメージはＤ
ＭＡチャンネル６４に転送される。

【０１１７】上記の検討は本発明の望ましい実施例をファイリングの時間で記述する。等価
なコンポーネントおよび機能は本発明の本質から離れずに置き換えてもよいこと
は明らかであるべきである。ハードウエアおよびソフトウエアのさまざまに組み
合わせて実行することも、本発明利点を保持したまま可能である。本発明は高度
に柔軟に、規模を変えられるので、モヂュールやポートの数よりも重要であるこ
とはここで開示しているモヂュールの連携である。

【図面の簡単な説明】

【図１】本発明の好ましい実施態様のブロック図である。

【図２】本発明の好ましい実施態様のメディアインタフェースＡＳＩＣ（
ＭＯＭ）のブロック図である。

【図３】本発明の好ましい実施態様の待ち行列マネージャＡＳＩＣ（ＱＭ
）のブロック図である。

【図４】本発明の好ましい実施態様のリレーエンジンＡＳＩＣ（ＲＥ）の
ブロック図である。

【図５】本発明の好ましい実施態様のデータフローの概略図である。

【図６】本発明の好ましい実施態様で使用されているプロセスの一般的な
フロー図である。

【図７】図７Ａは本発明の好ましい実施態様で使用されている規範的なヘ
ッダのデータ構造を示す。図７Ｂは本発明の好ましい実施態様で使用されている
規範的なヘッダの一部のデータ構造を示す。図７Ｃは本発明の好ましい実施態様
で使用されている規範的なヘッダの別の部分のデータ構造および考えられるエン
トリを示す。図７Ｄは本発明の好ましい実施態様で使用されている規範的なヘッ
ダの別の部分のデータ構造および考えられるエントリを示す。

【図８】図８Ａは本発明の好ましい実施態様で使用されている規範的なヘ
ッダの別の部分のデータ構造を示す。図８Ｂは本発明の好ましい実施態様で使用
されている規範的なヘッダの別の部分のデータ構造および考えられるエントリを
示す。図８Ｃは本発明の好ましい実施態様で使用されている規範的なヘッダの別
の部分のデータ構造および考えられるエントリを示す。

【図９】本発明の好ましい実施態様で使用されている高速バスのブロック
図である。

【図１０】図９のバス回線の微分的な特徴を示す。

【図１１】図９に図示されているバスで使用される伝送回路の概略図である
。

【図１２】図１１の伝送回路のタイミング図である。

【図１２Ａ】図１２Ａは図１１の伝送回路の複合タイミングである。

【図１３】図１３は図９に図示されているバスでの伝送に使用されるクロッ
ク遅延回路の概略図である。図１３Ａは図１３に図示されている回路での信号の
タイミング図である。

【図１４】図１３に図示されている回路の詳細である。

【図１５】図９に図示されているバスで使用されている考えられる値および
制御ビットの意味を示す。

【図１６】図１５に図示されている制御ビットのシーケンスを示す。

【図１７】図１に図示されているインタフェースチップ間で使用されるトー
クンリングアービトレーションを示すブロック図である。

【図１８】本発明の好ましい実施態様に使用されているセル伝送のシーケン
スを示す。

【図１９】本発明の好ましい実施態様で使用されているポインタレジスタ構
造を示す。

【図２０】図２０Ａは本発明の好ましい実施態様で使用されているハッシュ
テーブルエントリのデータ構造を示す。図２０Ｂは本発明の好ましい実施態様で
使用されているハッシュテーブルエントリのデータ構造を示す。

【図２１】図９に図示されているバスで使用される制御信号のタイミング図
である。

【図２２】図９に図示されているバスで使用されている制御ビットの考えら
れる値および意味を示す。

【図２３】図９に図示されているバスで表示される可能性のある制御ビット
のシーケンスを一例として示す。

【図２４】図９に図示されているバスで伝送される可能性のあるセルのセル
伝送を図によって示す。

【図２５】図９に図示されているバスで使用されているコードの考えられる
値および意味を示す。

【図２６】異なるときに好ましい実施態様で使用されている規範的なヘッダ
の分野のデータ構造を示す。

【図２７】図２６に図示されているサブフィールドの１つのデータ構造の詳
細を示す。

【図２８】本発明の好ましい実施態様で使用されている一時的な「バースト
」ヘッダのデータ構造を示す。

【図２９】図２９は好ましい実施態様で使用されているデータパケットにマ
ッピングされた一連のリンクされている記述子のセットを示す。図２９Ｂは不完
全なパケットを説明するために好ましい実施態様で使用される一連のリンクされ
ている記述子のセットを示す。

【図３０】図３０は仮想待ち行列を確立するために好ましい実施態様で使用
されている記述子のリンクを示す。図３０Ｂはパケットを形成するデータセルを
追跡調査するために、好ましい実施態様で使用されている受信と送信のコンテキ
ストテーブルのバッファ記述子へのリンクを示す。

【図３１】本発明の好ましい実施態様で使用されているクレジット（ｃｒｅ
ｄｉｔ）管理伝送システムの表記である。

【図３２】図３１に表されているシステムでクレジットが発行される必要が
あるのかどうかを判断するために、本発明の好ましい実施態様で使用されるリン
グポインタシステムの表記である。

【図３３】図３１に表されているシステムのさらに詳細な表記である。

【図３４】本発明の好ましい実施態様で使用されている階層待ち行列システ
ムの表記である。

【図３５】図３５は本発明の好ましい実施態様で使用されている伝送コンテ
キストテーブルエントリのデータ構造を示す。図３５Ａは図３５に示されている
データ構造のフィールドのデータ構造を示す。図３５Ｂは図３５に示されている
データ構造のＱＳＶＣ方針フィールドで符号化される考えられるサービス方針
を示す。

【図３６】好ましい実施態様で使用されている待ち行列テーブルのデータ構
造を示す。

【図３７】好ましい実施態様の伝送フェーズでの考えられるリンクおよび待
ち行列を表す。

【図３８】本発明の好ましい実施態様で使用されているスタンバイスケジュ
ーラの動作を示す。

【図３９】図３９Ａは好ましい実施態様のメモリの完全パケットを表すリン
クされている記述子セットを表す。図３９Ｂは図３９Ａに図示されているリンク
されている記述子セットによって記述されているバッファを解放するための、図
３９Ａに図示されている記述子セットのリンクを外すことを表す。

【図４０】本発明の好ましい実施態様で使用されているＤＲＡＭシステムの
ブロック図である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者ポール，ナイジェル，ティー．アメリカ合衆国マサチューセッツ州 01581−1770，ウエストボロー，コンピュータドライブ 2400 トップレイヤーネットワークス，インク．内 (72)発明者ナラヤナスワミー，クリシュナアメリカ合衆国マサチューセッツ州 01581−1770，ウエストボロー，コンピュータドライブ 2400 トップレイヤーネットワークス，インク．内 (72)発明者ロス，セオドア，エル．アメリカ合衆国マサチューセッツ州 01581−1770，ウエストボロー，コンピュータドライブ 2400 トップレイヤーネットワークス，インク．内 (72)発明者スマウズ，リチャードアメリカ合衆国マサチューセッツ州 01581−1770，ウエストボロー，コンピュータドライブ 2400 トップレイヤーネットワークス，インク．内Ｆターム(参考） 5K034 DD02 EE11 HH01 HH02 HH12 HH17 HH23 HH26 HH46 HH54 KK01 KK21 KK27 KK28 KK29 LL01 MM22 MM25

Claims

【特許請求の範囲】

【請求項１】１つの受信物理リンクと１つまたは複数の送信物理リンクの
間で、ＯＳＩ第２層フレームまたはＡＴＭセルとして受信または送信されたデー
タパケットのフローを切替え自在に接続するためのプロセスであって、Ｉ）フローを識別するサブプロセスであって、（ａ）新しいフローを表す初期データパケットを受信することと、（ｂ）端点での関与または認識なしに別個のデータトラフィックフローとして前
記初期のデータパケットを認識することと、（ｃ）初期データパケット内の情報に基づき、前記新しいフローのパケットを伝
送するために使用される送信物理リンク（複数の場合がある）を決定することと
、（ｄ）前記初期データパケットの情報処理に基づき前記新しいフローの要件を決
定することと、を備える前記サブプロセスと、ＩＩ）データパケットを転送するサブプロセスであって、（ａ）複数のデータパケットを受信することと、（ｂ）前記複数のデータパケットのある特定のデータパケットが識別されたフロ
ーのメンバーであるかどうかを判断することと、（ｃ）そのフローメンバーシップおよびしたがってフロー要件の決定に従って、
前記特定のデータパケットを伝送のためにスケジュールし、前記送信物理リンク
の１つで転送することと、（ｄ）前記特定のデータパケットを伝送することと、を備える前記サブプロセスと、の２つのサブプロセスを備える前記プロセス。
【請求項２】フローの前記識別が、ＯＳＩネットワーク第３層より上の情
報を備える、請求項１に記載されるプロセス。
【請求項３】フローの前記識別が、ＯＳＩアプリケーション第７層での情
報を備える、請求項１に記載されるプロセス。
【請求項４】前記識別が、ヘッダ情報を規範的な形式に書き直すことを備
える、請求項１に記載されるプロセス。
【請求項５】フローメンバーシップの前記決定が、前記特定のデータパケ
ットの一部を、前記フローのメンバーであると過去に決定された過去に受信され
たデータパケットと照合することを備える、請求項１に記載されるプロセス。
【請求項６】前記部分が、ハッシュ化アルゴリズムを適用することによっ
て得られる、請求項５に記載されるプロセス。
【請求項７】前記データパケットが内部セルに分割される、請求項１に記
載されるプロセス。
【請求項８】フローの前記識別が、前記データパケットの開始セル（ｏｎ
ｅｓ）である前記セルのデータパケット（ｔｈｏｓｅ）の情報を調べることによ
って実行される、請求項７に記載されるプロセス。
【請求項９】フローメンバーシップの前記決定が、前記データパケットの
開始セル（ｏｎｅｓ）である前記セルのデータパケット（ｔｈｏｓｅ）を基準に
して実行される、請求項７に記載されるプロセス。
【請求項１０】前記セルがそれぞれ、それが分割される元のデータパケッ
トに論理的にリンクされる、請求項７に記載されるプロセス。
【請求項１１】１つの受信物理リンクと１つまたは複数の送信物理リンク
の間で、ＯＳＩ第２層フレームまたはＡＴＭセルとして受信または送信されるデ
ータパケットのフローを切替え自在に接続するための装置であって、Ｉ）フローを識別するための手段であって、ａ）新しいフローを表す初期データパケットを受け取るための手段と、ｂ）端点関与または認識なしに別個のデータトラフィックフローとして前記初期
データパケットを認識するための手段と、ｃ）前記初期データパケット内の情報に基づき、前記新しいフローのパケットを
伝送するために使用される送信物理リンク（複数の場合があります）を決定する
ための手段と、ｄ）前記初期データパケット内の情報処理に基づき、前記新しいフローの要件を
決定するための手段と、を備える前記手段と、ＩＩ）データパケットを転送するための手段であって、ａ）復数のデータパケットを受け取るための手段と、ｂ）前記複数のデータパケットの内の特定のデータパケットが、識別されたフロ
ーのメンバーであるかどうかを判断するための手段と、ｃ）そのフローメンバーシップ、およびしたがってフロー要件の決定に従って、
前記特定のデータパケットを、伝送のためにスケジュールし、前記送信物理リン
クの１つで転送するための手段と、ｄ）前記特定のデータパケットを伝送するための手段と、を備える前記手段と、を備える前記装置。
【請求項１２】識別のための前記手段がＯＳＩネットワーク第３層より上
の情報を調べる、請求項１１に記載される装置。
【請求項１３】識別のための前記手段が、ＯＳＩアプリケーション第７層
で情報を調べる、請求項１１に記載される装置。
【請求項１４】さらに、データパケットヘッダ情報を規範的な形式に書き
直すための手段を備える、請求項１１に記載される装置。
【請求項１５】フローメンバーシップを決定するための前記手段が、前記
特定のデータパケットの一部を、前記フローのメンバーであると過去に判断され
た過去に受信されたデータパケットの対応する一部と照合する、請求項１１に記
載される装置。
【請求項１６】フローメンバーシップを決定するための前記手段が、ハッ
シュ化エンジンを含む、請求項１５に記載される装置。
【請求項１７】さらに、受信されたデータパケットをセルに分割し、前記
受信データパケットの処理が完了されるまで、前記セルを論理的にリンクするた
めの手段を備える、請求項１１に記載される装置。
【請求項１８】前記フローを識別するための前記手段が、前記データパケ
ットの開始セル（ｏｎｅｓ）である前記セルのデータパケット（ｔｈｏｓｅ）内
の情報を調べる、請求項１７に記載される装置。
【請求項１９】フローメンバーシップを識別するための前記手段が、前記
データパケットの開始セル（ｏｎｅｓ）である前記セルのデータパケット（ｔｈ
ｏｓｅ）を調べる（ｅｘａｍｉｎｅｓｔｏ）、請求項１７に記載される装置。
【請求項２０】１つの受信物理リンクと１つまたは複数の送信物理リンク
の間で、データパケットのフローを切替え自在に接続するための装置であって、
（ａ）前記受信リンクと送信リンクに接続されている集積回路インタフェースと
、（ｂ）受信データパケットを記憶するための高速記憶装置であって、前記受信デ
ータパケットが前記受信物理リンク上の前記集積回路インタフェースで受信され
る高速記憶装置と、（ｃ）前記インタフェースを使用して伝送するための前記高速記憶装置に記憶さ
れている前記受信データパケットの仮想待ち行列を確立し、管理するためのプロ
グラマブル集積回路と、（ｄ）前記プログラマブル集積回路を迅速にプログラミングするための転送エン
ジンと、を備える前記装置。
【請求項２１】前記転送エンジンが、前記プログラマブル集積回路を、前
記受信データパケットの、特定のフローの一部であることが知られている過去に
受信されたデータパケット内の対応する情報との比較に基づき、受信データパケ
ットを基準にしてプログラミングする、請求項２０に記載される装置。
【請求項２２】前記インタフェースが入信データパケットをセルに分割す
る請求項２０に記載される装置。
【請求項２３】前記転送エンジンが、前記プログラマブル集積回路を、前
記受信データパケットの第１受信セルの、過去に受信されたデータパケットの第
１受信セル内の対応する情報との比較に基づき受信データパケットを基準にして
プログラミングする、請求項２２に記載される装置。
【請求項２４】さらに、少なくとも１つのその他の集積回路と、前記集積
回路インタフェースを接続する高速データバスとを備える、請求項２０に記載さ
れる装置。
【請求項２５】１つの受信物理リンクと１つまたは複数の送信物理リンク
の間で、データパケットのフローを切替え自在に接続するためのプロセスであっ
て、ａ）データパケットを受信するプロセスと、ｂ）前記受信データパケット内の情報から、前記受信データパケットが、前記既
知のフローのデータパケットの一部を伝送するために１つまたは複数の物理リン
クを指定した過去に受信されたデータパケットによって開始された既知のフロー
の一部であるかどうかを判断し、前記既知のフローの一部を、データパケットの
伝送のためにスケジュールし、一部ではない場合には、１つまたは複数の物理リ
ンクを指定するために前記受信データパケットから情報を抽出し、新しいフロー
のためにスケジュールすることと、ｃ）前記送信物理リンクの１つでの伝送のために、前記指定された１つまたは複
数の物理リンクおよびスケジュール作成に従って前記現在受信されたデータパケ
ットを伝送のためにスケジュールし、伝送のために使用できるようにすることと
、を含むプロセス。
【請求項２６】さらに、前記受信データパケットを、前記プロセスのステ
ップ（ｂ）で調べられる１つまたは複数の規範的なセルに変換することを備える
請求項２５に記載されるプロセス。
【請求項２７】さらに、前記受信データパケットを、その中から伝送のために情報が提示される１つまた
は複数の規範的なセルに変換するステップと、前記１つまたは複数の規範的なセルを記憶するステップと、を備える、請求項２５に記載されるプロセス。
【請求項２８】１つの受信物理リンクと１つまたは複数の送信物理リンク
の間で、データパケットのフローを切替え自在に接続するための装置であって、
前記プロセスがａ）複数のデータパケットを受け取るための手段と、ｂ）前記複数の現在受信されたデータパケットの中の情報から、前記現在受信さ
れたデータパケットが、１つまたは複数の物理リンクを指定した過去に受信され
たデータパケットによって開始された既知のフローの一部であるかどうかを判断
し、前記既知のフローの一部を、パケットを伝送するためにスケジュールし、一
部ではない場合には、前記現在受信されたデータパケットから情報を抽出し、前
記１つまたは複数の物理リンクを指定し、新しいフローのためにスケジュールす
るための手段と、ｃ）前記指定された１つまたは複数の物理リンクに従って前記現在受信されたデ
ータパケットを前記送信物理リンクの１つで伝送のためにスケジュールし、伝送
のために使用できるようにし、スケジュールするための手段と、を備える装置。
【請求項２９】さらに、前記現在受信されたデータパケットを、前記決定
手段によって調べられる１つまたは複数の規範的なセルに変換するための手段を
備える、請求項２８に記載される装置。
【請求項３０】さらに、前記現在受信されたデータパケットを１つまたは
複数の規範的なセルに変換するための手段と、前記規範的なセルから情報を抽出し、前記現在受信されたデータパケットを、伝
送のために前記スケジュール作成手段によって使用できるように再構築するため
の手段と、を備える、請求項２８に記載される装置。