JP2002368619A - Current-addition type digital-to-analog converter control circuit - Google Patents
Current-addition type digital-to-analog converter control circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、電流加算型ＤＡ
Ｃ（デジタル−アナログコンバータ）の基本電圧および
制御電圧を発生する電流加算型ＤＡＣ制御回路に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a current adding type DA
The present invention relates to a current addition type DAC control circuit for generating a basic voltage and a control voltage of a C (digital-analog converter).
【０００２】[0002]
【従来の技術】図1は従来の電流加算型ＤＡＣを示す回
路図であり、図において、１は制御電圧線、２は出力電
圧線、３は基本電圧線であり、ＶＧ，ＶＯ，ＶＢはそれ
ぞれ制御電圧、出力電圧、基本電圧である。４は出力電
圧線２および接地５間に接続された終端抵抗である。６
は複数設けられた各１ビットの基本セルであり、電源
７、ＰｃｈＦＥＴ６ａ、ＰｃｈＦＥＴ６ｂの直列接続に
よって構成されている。ＰｃｈＦＥＴ６ａのゲートは、
制御電圧線１に接続され、ＰｃｈＦＥＴ６ｂのソース
は、出力電圧線２に接続されている。８はＰｃｈＦＥＴ
６ｂのゲートに接続され、基本電圧線３または電源７を
切り換え選択するスイッチである。９はデジタル値に応
じてスイッチ８を切り換え制御するビット制御回路であ
る。2. Description of the Related Art FIG. 1 is a circuit diagram showing a conventional current addition type DAC, in which 1 is a control voltage line, 2 is an output voltage line, 3 is a basic voltage line, and VG, VO, VB are These are a control voltage, an output voltage, and a basic voltage, respectively. Reference numeral 4 denotes a terminating resistor connected between the output voltage line 2 and the ground 5. 6
Is a plurality of 1-bit basic cells, each composed of a power supply 7, a PchFET 6a, and a PchFET 6b connected in series. The gate of the PchFET 6a is
The control voltage line 1 is connected, and the source of the PchFET 6 b is connected to the output voltage line 2. 8 is PchFET
This switch is connected to the gate of 6b and selects and switches the basic voltage line 3 or the power supply 7. Reference numeral 9 denotes a bit control circuit that controls the switching of the switch 8 according to the digital value.
【０００３】図５は従来の電流加算型ＤＡＣ制御回路を
示す回路図であり、図において、１１ａ，１１ｂは抵抗
であり、電源７、抵抗１１ａ，１１ｂ、接地５の直列接
続により、電源電圧を分圧する分圧抵抗を構成してい
る。１２は抵抗１１ａ，１１ｂ間にプラス端子が接続さ
れ、出力側にマイナス端子が接続された電流加算型ＤＡ
Ｃの基本電圧ＶＢを発生するオペアンプである。１３は
電流加算型ＤＡＣの基本セル６と同一に構成され、複数
設けられた擬似基本セルであり、電源７、ＰｃｈＦＥＴ
１３ａ、ＰｃｈＦＥＴ１３ｂの直列接続によって構成さ
れている。ＰｃｈＦＥＴ１３ｂのゲートは、オペアンプ
１２の出力側に接続されている。１４は複数の擬似基本
セル１３および接地５間に接続され、電流加算型ＤＡＣ
の終端抵抗４と同一の抵抗値Ｒ１を有する擬似終端抵抗
である。なお、この擬似終端抵抗１４は、複数の擬似基
本セル１３に対して１つだけ設けられたものである。１
５はオペアンプ１２の出力側にマイナス端子が接続さ
れ、複数の擬似基本セル１３および擬似終端抵抗１４間
にプラス端子が接続された電流加算型ＤＡＣの制御電圧
ＶＧを発生するオペアンプである。このオペアンプ１５
の出力側は、ＰｃｈＦＥＴ１３ａのゲートに接続されて
いる。FIG. 5 is a circuit diagram showing a conventional current addition type DAC control circuit. In the figure, reference numerals 11a and 11b denote resistors, and a power supply 7 is connected in series with a resistor 11a, 11b and a ground 5, so that a power supply voltage is reduced. This constitutes a voltage dividing resistor for dividing the voltage. Reference numeral 12 denotes a current addition type DA having a plus terminal connected between the resistors 11a and 11b and a minus terminal connected to the output side.
This is an operational amplifier that generates a basic voltage VB of C. Reference numeral 13 denotes a plurality of pseudo basic cells which are configured in the same manner as the basic cell 6 of the current addition type DAC, and include a power supply 7, a PchFET
13a and a PchFET 13b connected in series. The gate of the PchFET 13b is connected to the output side of the operational amplifier 12. 14 is connected between the plurality of pseudo basic cells 13 and the ground 5, and a current adding DAC
Is a pseudo termination resistor having the same resistance value R1 as the termination resistor 4 of FIG. It should be noted that only one pseudo termination resistor 14 is provided for a plurality of pseudo basic cells 13. 1
Reference numeral 5 denotes an operational amplifier for generating a control voltage VG of a current addition type DAC having a negative terminal connected to the output side of the operational amplifier 12 and a positive terminal connected between the plurality of pseudo basic cells 13 and the pseudo termination resistor 14. This operational amplifier 15
Is connected to the gate of the PchFET 13a.
【０００４】次に動作について説明する。ＤＡＣ特性
を、６ビット（６４階調）、出力電圧１Ｖｐ−ｐ、電源
電圧３Ｖの場合について説明する。図1に示した電流加
算型ＤＡＣにおいて、基本セル６は、この場合に６４個
設けられている。各基本セル６のＰｃｈＦＥＴ６ａのゲ
ートには、制御電圧線１から制御電圧ＶＧが加えられ、
各基本セル６のＰｃｈＦＥＴ６ａは、常に所定量だけオ
ンしている。すなわち、制御電圧ＶＧは、各基本セル６
の導通状態時の電流値を制御する電圧である。また、ビ
ット制御回路９は、デジタル値に応じてスイッチ８を切
り換え制御する。例えば、デジタル値が“１”の場合に
は、電源７よりも電圧値の低い基本電圧線３からの基本
電圧ＶＢを基本セル６のＰｃｈＦＥＴ６ｂのゲートに加
え、ＰｃｈＦＥＴ６ｂをオンにする。デジタル値が
“０”の場合には、電圧値の高い電源７の電圧をＰｃｈ
ＦＥＴ６ｂのゲートに加え、オフにする。その結果、Ｐ
ｃｈＦＥＴ６ｂがオンした基本セル６では、電源７、Ｐ
ｃｈＦＥＴ６ａ、ＰｃｈＦＥＴ６ｂを通じて出力電圧線
２に一定量の電流を流し、導通状態の各基本セル６の電
流が出力電圧線２上で加算され、終端抵抗４によってア
ナログの出力電圧ＶＯに変換される。Next, the operation will be described. The case where the DAC characteristics are 6 bits (64 gradations), the output voltage is 1 Vp-p, and the power supply voltage is 3 V will be described. In the current addition type DAC shown in FIG. 1, 64 basic cells 6 are provided in this case. A control voltage VG is applied from the control voltage line 1 to the gate of the PchFET 6a of each basic cell 6,
The PchFET 6a of each basic cell 6 is always on by a predetermined amount. That is, the control voltage VG is applied to each basic cell 6
Is a voltage for controlling the current value in the conductive state of. Further, the bit control circuit 9 controls switching of the switch 8 according to the digital value. For example, when the digital value is “1”, the basic voltage VB from the basic voltage line 3 having a lower voltage value than the power supply 7 is applied to the gate of the PchFET 6b of the basic cell 6, and the PchFET 6b is turned on. When the digital value is “0”, the voltage of the power supply 7 having a high voltage value is
The gate is turned off in addition to the gate of the FET 6b. As a result, P
In the basic cell 6 in which the chFET 6b is turned on, the power supply 7, P
A fixed amount of current flows through the output voltage line 2 through the chFET 6a and the PchFET 6b. The current of each basic cell 6 in the conductive state is added on the output voltage line 2 and converted into the analog output voltage VO by the terminating resistor 4.
【０００５】また、図５に示した電流加算型ＤＡＣ制御
回路は、プロセスパラメータ（部品のばらつき等）の変
動または温度変化に対しても図１に示した電流加算型Ｄ
ＡＣの出力特性を一定に保つような基本電圧ＶＢおよび
制御電圧ＶＧを発生するものである。分圧抵抗におい
て、抵抗１１ａの抵抗値をＲ２、抵抗１１ｂの抵抗値を
Ｒ３として、Ｒ２＝３×Ｒ３に設定すると、電源７の電
圧は３Ｖであるので、分圧電圧は７５０ｍＶとなる。オ
ペアンプ１２は、分圧電圧のノイズ除去およびインピー
ダンス変換の目的で設けられたものであり、電流加算型
ＤＡＣの基本電圧ＶＢ（＝７５０ｍＶ）を発生する。な
お、図には示していないが、オペアンプ１２の出力側
は、図１に示した基本電圧線３にも接続されている。一
方、図１に示した電流加算型ＤＡＣの出力電圧ＶＯとし
て７５０ｍＶ発生する場合には、出力電圧ＶＯの最大が
１Ｖで、６ビット（６４階調）であるから、電流加算型
ＤＡＣの基本セル６が４８個導通状態の時となる。この
条件を基準として、電流加算型ＤＡＣの出力特性を一定
に保つために、擬似基本セル１３の個数も、これに合わ
せて４８個並列接続されている。擬似基本セル１３のＰ
ｃｈＦＥＴ１３ｂのソースには擬似終端抵抗１４が接続
され、ＰｃｈＦＥＴ１３ａのゲートに制御電圧ＶＧ、Ｐ
ｃｈＦＥＴ１３ｂのゲートに基本電圧ＶＢが供給される
ので、これは、基本セル６についての終端抵抗４、制御
電圧ＶＧ、基本電圧ＶＢと同一の関係である。それら４
８個並列接続された擬似基本セル１３とオペアンプ１５
とにより、オペアンプ１２から発生された基本電圧ＶＢ
（＝７５０ｍＶ）と複数の擬似基本セル１３の出力電圧
ＶＧ１とが同一になるように、制御電圧ＶＧをフィード
バックを掛けながら変化させ、制御電圧ＶＧを決定す
る。上述のように、制御電圧ＶＧは、各基本セル６の導
通状態時の電流値を制御する電圧である。プロセスパラ
メータおよび温度等に変化があった場合には、電流加算
型ＤＡＣの基本セル６の特性は変化するが、擬似基本セ
ル１３の特性も変化し、さらに、制御電圧ＶＧもそれに
応じて変化する。その結果、プロセスパラメータおよび
温度等に変化があっても電流加算型ＤＡＣの出力特性を
一定に保つことができる。なお、これは基本電圧ＶＢ
が、プロセスパラメータおよび温度等の変化に対して影
響を受けないことに基づくものである。The current addition type DAC control circuit shown in FIG. 5 is also capable of controlling the current addition type D control circuit shown in FIG. 1 against fluctuations in process parameters (such as component variations) or temperature changes.
It generates a basic voltage VB and a control voltage VG that keep the AC output characteristics constant. In the voltage dividing resistor, if the resistance of the resistor 11a is R2 and the resistance of the resistor 11b is R3 and R2 = 3 × R3, the voltage of the power supply 7 is 3V, and the divided voltage is 750mV. The operational amplifier 12 is provided for the purpose of removing the noise of the divided voltage and converting the impedance, and generates the basic voltage VB (= 750 mV) of the current addition type DAC. Although not shown, the output side of the operational amplifier 12 is also connected to the basic voltage line 3 shown in FIG. On the other hand, when 750 mV is generated as the output voltage VO of the current addition type DAC shown in FIG. 1, the output voltage VO has a maximum of 1 V and 6 bits (64 gradations). 6 is in the conductive state. On the basis of this condition, 48 pseudo basic cells 13 are connected in parallel in order to keep the output characteristics of the current addition type DAC constant. P of the pseudo basic cell 13
The pseudo termination resistor 14 is connected to the source of the chFET 13b, and the control voltages VG, P are connected to the gate of the PchFET 13a.
Since the basic voltage VB is supplied to the gate of the chFET 13b, this has the same relationship as the terminating resistor 4, the control voltage VG, and the basic voltage VB for the basic cell 6. Those four
8 pseudo basic cells 13 connected in parallel and an operational amplifier 15
, The basic voltage VB generated from the operational amplifier 12
(= 750 mV) and the control voltage VG is changed while applying feedback so that the output voltage VG1 of the plurality of pseudo basic cells 13 becomes the same, and the control voltage VG is determined. As described above, the control voltage VG is a voltage that controls the current value when each of the basic cells 6 is in the conductive state. When there is a change in the process parameters, the temperature, and the like, the characteristics of the basic cell 6 of the current adding DAC change, but the characteristics of the pseudo basic cell 13 also change, and the control voltage VG also changes accordingly. . As a result, the output characteristics of the current addition type DAC can be kept constant even if there is a change in a process parameter, temperature, or the like. Note that this is the basic voltage VB
Is not affected by changes in process parameters, temperature, and the like.
【０００６】[0006]
【発明が解決しようとする課題】従来の電流加算型ＤＡ
Ｃ制御回路は以上のように構成されているので、プロセ
スパラメータおよび温度等に変化があっても電流加算型
ＤＡＣの出力特性を一定に保つことができる。しかしな
がら、電源７の電圧が変化（定常的）した場合、その変
化量に伴い基本電圧ＶＢが変化してしまう。例えば、電
源７の電圧が上昇した場合、基本電圧ＶＢも上昇する。
基本電圧ＶＢが上昇すると出力電圧ＶＧ１も同様に上昇
するように制御電圧ＶＧが決定される。ここで、擬似終
端抵抗１４は固定抵抗であるので、出力電圧ＶＧ１を同
様に上昇させるためには、その擬似終端抵抗１４に流れ
る電流を増加しなければならないので、制御電圧ＶＧが
下降してしまう。その結果、各基本セル６の導通状態時
の電流値が上昇してしまう。このように、電源７の電圧
が変化（定常的）した場合、各基本セル６の導通状態時
の電流値が上昇してしまうため、電流加算型ＤＡＣの出
力特性が変化してしまう課題があった。SUMMARY OF THE INVENTION A conventional current addition type DA
Since the C control circuit is configured as described above, the output characteristics of the current addition type DAC can be kept constant even if there is a change in a process parameter, temperature, or the like. However, when the voltage of the power supply 7 changes (steady), the basic voltage VB changes according to the change amount. For example, when the voltage of the power supply 7 increases, the basic voltage VB also increases.
The control voltage VG is determined so that when the basic voltage VB increases, the output voltage VG1 also increases. Here, since the pseudo-terminating resistor 14 is a fixed resistor, the current flowing through the pseudo-terminating resistor 14 must be increased in order to increase the output voltage VG1 in the same manner, so that the control voltage VG decreases. . As a result, the current value of each basic cell 6 in the conductive state increases. As described above, when the voltage of the power supply 7 changes (steady state), the current value in the conductive state of each basic cell 6 increases, so that there is a problem that the output characteristics of the current addition type DAC change. Was.
【０００７】この発明は上記のような課題を解決するた
めになされたもので、プロセスパラメータおよび温度等
の変化、および、電源電圧の定常的な変化に対して、電
流加算型ＤＡＣの出力特性を一定に保つ電流加算型ＤＡ
Ｃ制御回路を得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and provides an output characteristic of a current addition type DAC with respect to changes in process parameters, temperature, and the like, and steady changes in power supply voltage. Current addition type DA to keep constant
It is intended to obtain a C control circuit.
【０００８】[0008]
【課題を解決するための手段】この発明に係る電流加算
型ＤＡＣ制御回路は、第１の分圧抵抗に接続され、電流
加算型ＤＡＣの基本電圧を発生する第１のオペアンプ
と、電流加算型ＤＡＣの基本セルと同一構成になるよう
に電源、第１および第２のトランジスタの直列接続によ
り構成され、その第２のトランジスタに第１のオペアン
プから発生された基本電圧が供給される複数の擬似基本
セルと、複数の擬似基本セルおよび接地間に接続され、
電源電圧が基準電圧の場合は電流加算型ＤＡＣの終端抵
抗と同一の抵抗値を有し、その電源電圧の基準電圧から
の増減の割合に応じて抵抗値を増減する可変擬似終端抵
抗と、第１のオペアンプから発生された基本電圧および
複数の擬似基本セルの出力電圧に応じて電流加算型ＤＡ
Ｃの制御電圧を発生すると共に、その制御電圧をそれら
複数の擬似基本セルの第２のトランジスタに供給する第
２のオペアンプとを備えたものである。A current adding type DAC control circuit according to the present invention is connected to a first voltage dividing resistor to generate a basic voltage of the current adding type DAC. A plurality of pseudo-circuits are configured by connecting a power supply and first and second transistors in series so as to have the same configuration as the basic cell of the DAC, and the basic voltage generated from the first operational amplifier is supplied to the second transistor. Connected between the base cell, a plurality of pseudo base cells and ground,
When the power supply voltage is the reference voltage, the variable pseudo termination resistance has the same resistance value as the terminating resistance of the current addition type DAC, and increases or decreases the resistance value in accordance with the rate of increase or decrease of the power supply voltage from the reference voltage. Current addition type DA according to a basic voltage generated from one operational amplifier and output voltages of a plurality of pseudo basic cells.
And a second operational amplifier for generating a control voltage of C and supplying the control voltage to the second transistors of the plurality of pseudo basic cells.
【０００９】この発明に係る電流加算型ＤＡＣ制御回路
は、可変擬似終端抵抗として、複数の擬似基本セルに接
続された第３のトランジスタと、第３のトランジスタお
よび接地間に接続された固定擬似終端抵抗と、電源電圧
を分圧する第２の分圧抵抗と、第２の分圧抵抗に接続さ
れ、第３のトランジスタに分圧電圧を供給する第３のオ
ペアンプとを備えたものである。According to the current adding type DAC control circuit of the present invention, a third transistor connected to a plurality of pseudo basic cells and a fixed pseudo terminal connected between the third transistor and ground are provided as a variable pseudo termination resistor. The circuit includes a resistor, a second voltage dividing resistor for dividing a power supply voltage, and a third operational amplifier connected to the second voltage dividing resistor and supplying a divided voltage to the third transistor.
【００１０】この発明に係る電流加算型ＤＡＣ制御回路
は、可変擬似終端抵抗として、複数の擬似基本セルおよ
び接地間に接続され、複数の抵抗および複数のスイッチ
から構成されるラダー抵抗回路と、ラダー抵抗回路のス
イッチを制御するレジスタとを備えたものである。A current adding type DAC control circuit according to the present invention includes a ladder resistance circuit connected as a variable pseudo-terminating resistor between a plurality of pseudo basic cells and a ground and including a plurality of resistors and a plurality of switches; And a register for controlling a switch of the resistance circuit.
【００１１】[0011]
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による電
流加算型ＤＡＣを示す回路図であり、図において、１は
制御電圧線、２は出力電圧線、３は基本電圧線であり、
ＶＧ，ＶＯ，ＶＢはそれぞれ制御電圧、出力電圧、基本
電圧である。４は出力電圧線２および接地５間に接続さ
れた終端抵抗である。６は複数設けられた各１ビットの
基本セルであり、電源７、ＰｃｈＦＥＴ６ａ、ＰｃｈＦ
ＥＴ６ｂの直列接続によって構成されている。ＰｃｈＦ
ＥＴ６ａのゲートは、制御電圧線１に接続され、Ｐｃｈ
ＦＥＴ６ｂのソースは、出力電圧線２に接続されてい
る。８はＰｃｈＦＥＴ６ｂのゲートに接続され、基本電
圧線３または電源７を切り換え選択するスイッチであ
る。９はデジタル値に応じてスイッチ８を切り換え制御
するビット制御回路である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below. Embodiment 1 FIG. FIG. 1 is a circuit diagram showing a current addition type DAC according to a first embodiment of the present invention. In the figure, 1 is a control voltage line, 2 is an output voltage line, 3 is a basic voltage line,
VG, VO, and VB are a control voltage, an output voltage, and a basic voltage, respectively. Reference numeral 4 denotes a terminating resistor connected between the output voltage line 2 and the ground 5. Reference numeral 6 denotes a plurality of 1-bit basic cells, each of which has a power supply 7, a PchFET 6a, a PchF
ET6b is connected in series. PchF
The gate of the ET 6a is connected to the control voltage line 1 and the Pch
The source of the FET 6b is connected to the output voltage line 2. Reference numeral 8 denotes a switch connected to the gate of the PchFET 6b for switching and selecting the basic voltage line 3 or the power supply 7. Reference numeral 9 denotes a bit control circuit that controls the switching of the switch 8 according to the digital value.
【００１２】図２はこの発明の実施の形態１による電流
加算型ＤＡＣ制御回路を示す回路図であり、図におい
て、１１ａ，１１ｂは抵抗であり、電源７、抵抗１１
ａ，１１ｂ、接地５の直列接続により、電源電圧を分圧
する分圧抵抗（第１の分圧抵抗）を構成している。１２
は抵抗１１ａ，１１ｂ間にプラス端子が接続され、出力
側にマイナス端子が接続された電流加算型ＤＡＣの基本
電圧ＶＢを発生するオペアンプ（第１のオペアンプ）で
ある。１３は電流加算型ＤＡＣの基本セル６と同一に構
成され、複数設けられた擬似基本セルであり、電源７、
ＰｃｈＦＥＴ（第１のトランジスタ）１３ａ、ＰｃｈＦ
ＥＴ（第２のトランジスタ）１３ｂの直列接続によって
構成されている。ＰｃｈＦＥＴ１３ｂのゲートは、オペ
アンプ１２の出力側に接続されている。２１は複数の擬
似基本セル１３および接地５間に接続され、電源７の電
圧が基準電圧の場合は、電流加算型ＤＡＣの終端抵抗４
と同一の抵抗値Ｒ１を有し、その電源７の電圧の基準電
圧からの増減の割合に応じて抵抗値を増減する可変擬似
終端抵抗である。なお、この可変擬似終端抵抗２１は、
複数の擬似基本セル１３に対して１つだけ設けられたも
のである。１５はオペアンプ１２の出力側にマイナス端
子が接続され、複数の擬似基本セル１３および可変擬似
終端抵抗２１間にプラス端子が接続された電流加算型Ｄ
ＡＣの制御電圧ＶＧを発生するオペアンプ（第２のオペ
アンプ）である。このオペアンプ１５の出力側は、Ｐｃ
ｈＦＥＴ１３ａのゲートに接続されている。FIG. 2 is a circuit diagram showing a current addition type DAC control circuit according to a first embodiment of the present invention. In the figure, reference numerals 11a and 11b denote resistors, a power supply 7 and a resistor 11
The voltage-dividing resistor (first voltage-dividing resistor) that divides the power supply voltage is constituted by the series connection of the a, 11b and the ground 5. 12
Is an operational amplifier (first operational amplifier) for generating a basic voltage VB of a current addition type DAC having a positive terminal connected between the resistors 11a and 11b and a negative terminal connected to the output side. Reference numeral 13 denotes a plurality of pseudo basic cells which are configured in the same manner as the basic cell 6 of the current addition type DAC.
PchFET (first transistor) 13a, PchF
ET (second transistor) 13b is connected in series. The gate of the PchFET 13b is connected to the output side of the operational amplifier 12. Reference numeral 21 is connected between the plurality of pseudo basic cells 13 and the ground 5, and when the voltage of the power supply 7 is a reference voltage, the termination resistor 4 of the current addition type DAC is connected.
Is a variable pseudo-termination resistor whose resistance value is increased or decreased in accordance with the rate of increase or decrease of the voltage of the power supply 7 from the reference voltage. The variable pseudo-termination resistor 21 is
Only one is provided for a plurality of pseudo basic cells 13. Reference numeral 15 denotes a current addition type D having a minus terminal connected to the output side of the operational amplifier 12 and a plus terminal connected between the plurality of pseudo basic cells 13 and the variable pseudo termination resistor 21.
This is an operational amplifier (second operational amplifier) that generates an AC control voltage VG. The output side of the operational amplifier 15 is Pc
It is connected to the gate of hFET 13a.
【００１３】次に動作について説明する。ＤＡＣ特性
を、６ビット（６４階調）、出力電圧１Ｖｐ−ｐ、電源
電圧３Ｖの場合について説明する。図1に示した電流加
算型ＤＡＣにおいて、基本セル６は、この場合に６４個
設けられている。各基本セル６のＰｃｈＦＥＴ６ａのゲ
ートには、制御電圧線１から制御電圧ＶＧが加えられ、
各基本セル６のＰｃｈＦＥＴ６ａは、常に所定量だけオ
ンしている。すなわち、制御電圧ＶＧは、各基本セル６
の導通状態時の電流値を制御する電圧である。また、ビ
ット制御回路９は、デジタル値に応じてスイッチ８を切
り換え制御する。例えば、デジタル値が“１”の場合に
は、電源７よりも電圧値の低い基本電圧線３からの基本
電圧ＶＢを基本セル６のＰｃｈＦＥＴ６ｂのゲートに加
え、ＰｃｈＦＥＴ６ｂをオンにする。デジタル値が
“０”の場合には、電圧値の高い電源７の電圧をＰｃｈ
ＦＥＴ６ｂのゲートに加え、オフにする。その結果、Ｐ
ｃｈＦＥＴ６ｂがオンした基本セル６では、電源７、Ｐ
ｃｈＦＥＴ６ａ、ＰｃｈＦＥＴ６ｂを通じて出力電圧線
２に一定量の電流を流し、導通状態の各基本セル６の電
流が出力電圧線２上で加算され、終端抵抗４によってア
ナログの出力電圧ＶＯに変換される。Next, the operation will be described. The case where the DAC characteristics are 6 bits (64 gradations), the output voltage is 1 Vp-p, and the power supply voltage is 3 V will be described. In the current addition type DAC shown in FIG. 1, 64 basic cells 6 are provided in this case. A control voltage VG is applied from the control voltage line 1 to the gate of the PchFET 6a of each basic cell 6,
The PchFET 6a of each basic cell 6 is always on by a predetermined amount. That is, the control voltage VG is applied to each basic cell 6
Is a voltage for controlling the current value in the conductive state of. Further, the bit control circuit 9 controls switching of the switch 8 according to the digital value. For example, when the digital value is “1”, the basic voltage VB from the basic voltage line 3 having a lower voltage value than the power supply 7 is applied to the gate of the PchFET 6b of the basic cell 6, and the PchFET 6b is turned on. When the digital value is “0”, the voltage of the power supply 7 having a high voltage value is
The gate is turned off in addition to the gate of the FET 6b. As a result, P
In the basic cell 6 in which the chFET 6b is turned on, the power supply 7, P
A fixed amount of current flows through the output voltage line 2 through the chFET 6a and the PchFET 6b. The current of each basic cell 6 in the conductive state is added on the output voltage line 2 and converted into the analog output voltage VO by the terminating resistor 4.
【００１４】また、図２に示した電流加算型ＤＡＣ制御
回路は、プロセスパラメータ（部品のばらつき等）の変
動または温度変化に対しても図１に示した電流加算型Ｄ
ＡＣの出力特性を一定に保つような基本電圧ＶＢおよび
制御電圧ＶＧを発生するものである。分圧抵抗におい
て、抵抗１１ａの抵抗値をＲ２、抵抗１１ｂの抵抗値を
Ｒ３として、Ｒ２＝３×Ｒ３に設定すると、電源７の電
圧は３Ｖであるので、分圧電圧は７５０ｍＶとなる。オ
ペアンプ１２は、分圧電圧のノイズ除去およびインピー
ダンス変換の目的で設けられたものであり、電流加算型
ＤＡＣの基本電圧ＶＢ（＝７５０ｍＶ）を発生する。な
お、図には示していないが、オペアンプ１２の出力側
は、図１に示した基本電圧線３にも接続されている。一
方、図１に示した電流加算型ＤＡＣの出力電圧ＶＯとし
て７５０ｍＶ発生する場合には、出力電圧ＶＯの最大が
１Ｖで、６ビット（６４階調）であるから、電流加算型
ＤＡＣの基本セル６が４８個導通状態の時となる。この
条件を基準として、電流加算型ＤＡＣの出力特性を一定
に保つために、擬似基本セル１３の個数も、これに合わ
せて４８個並列接続されている。擬似基本セル１３のＰ
ｃｈＦＥＴ１３ｂのソースには可変擬似終端抵抗２１が
接続され、ＰｃｈＦＥＴ１３ａのゲートに制御電圧Ｖ
Ｇ、ＰｃｈＦＥＴ１３ｂのゲートに基本電圧ＶＢが供給
されるので、これは、基本セル６についての終端抵抗
４、制御電圧ＶＧ、基本電圧ＶＢと同一の関係である。
それら４８個並列接続された擬似基本セル１３とオペア
ンプ１５とにより、オペアンプ１２から発生された基本
電圧ＶＢ（＝７５０ｍＶ）と複数の擬似基本セル１３の
出力電圧ＶＧ１とが同一になるように、制御電圧ＶＧを
フィードバックを掛けながら変化させ、制御電圧ＶＧを
決定する。上述のように、制御電圧ＶＧは、各基本セル
６の導通状態時の電流値を制御する電圧である。プロセ
スパラメータおよび温度等に変化があった場合には、電
流加算型ＤＡＣの基本セル６の特性は変化するが、擬似
基本セル１３の特性も変化し、さらに、制御電圧ＶＧも
それに応じて変化する。その結果、プロセスパラメータ
および温度等に変化があっても電流加算型ＤＡＣの出力
特性を一定に保つことができる。なお、これは基本電圧
ＶＢが、プロセスパラメータおよび温度等の変化に対し
て影響を受けないことに基づくものである。The current addition type DAC control circuit shown in FIG. 2 is also capable of controlling the current addition type D control circuit shown in FIG.
It generates a basic voltage VB and a control voltage VG that keep the AC output characteristics constant. In the voltage dividing resistor, if the resistance of the resistor 11a is R2 and the resistance of the resistor 11b is R3 and R2 = 3 × R3, the voltage of the power supply 7 is 3V, and the divided voltage is 750mV. The operational amplifier 12 is provided for the purpose of removing the noise of the divided voltage and converting the impedance, and generates the basic voltage VB (= 750 mV) of the current addition type DAC. Although not shown, the output side of the operational amplifier 12 is also connected to the basic voltage line 3 shown in FIG. On the other hand, when 750 mV is generated as the output voltage VO of the current addition type DAC shown in FIG. 1, the output voltage VO has a maximum of 1 V and 6 bits (64 gradations). 6 is in the conductive state. On the basis of this condition, 48 pseudo basic cells 13 are connected in parallel in order to keep the output characteristics of the current addition type DAC constant. P of the pseudo basic cell 13
The variable pseudo termination resistor 21 is connected to the source of the chFET 13b, and the control voltage V
Since the basic voltage VB is supplied to the gates of the G and PchFETs 13b, this has the same relationship as the terminating resistor 4, the control voltage VG, and the basic voltage VB for the basic cell 6.
The 48 pseudo-basic cells 13 connected in parallel and the operational amplifier 15 are controlled so that the basic voltage VB (= 750 mV) generated from the operational amplifier 12 and the output voltage VG1 of the plurality of pseudo-basic cells 13 become the same. The control voltage VG is determined by changing the voltage VG while applying feedback. As described above, the control voltage VG is a voltage that controls the current value when each of the basic cells 6 is in the conductive state. When there is a change in the process parameters, the temperature, and the like, the characteristics of the basic cell 6 of the current adding DAC change, but the characteristics of the pseudo basic cell 13 also change, and the control voltage VG also changes accordingly. . As a result, the output characteristics of the current addition type DAC can be kept constant even if there is a change in a process parameter, temperature, or the like. This is based on the fact that the basic voltage VB is not affected by changes in process parameters, temperature, and the like.
【００１５】しかしながら、電源７の電圧が変化（定常
的）した場合、その変化量に伴い基本電圧ＶＢが変化し
てしまう。例えば、電源７の電圧が１０％上昇した場
合、基本電圧ＶＢも１０％上昇する。基本電圧ＶＢが１
０％上昇すると出力電圧ＶＧ１も１０％上昇し、その結
果、制御電圧ＶＧが下降し、各基本セル６の導通状態時
の電流値が上昇する。このように、電源７の電圧が変化
（定常的）した場合、各基本セル６の導通状態時の電流
値が上昇してしまうため、電流加算型ＤＡＣの出力特性
が変化してしまう。However, when the voltage of the power supply 7 changes (steady), the basic voltage VB changes according to the amount of the change. For example, when the voltage of the power supply 7 increases by 10%, the basic voltage VB also increases by 10%. Basic voltage VB is 1
When the voltage increases by 0%, the output voltage VG1 also increases by 10%. As a result, the control voltage VG decreases, and the current value of each basic cell 6 in the conductive state increases. As described above, when the voltage of the power supply 7 changes (steady), the current value of each basic cell 6 in the conductive state increases, so that the output characteristics of the current addition type DAC change.
【００１６】そこで、この実施の形態１では、擬似基本
セル１３のＰｃｈＦＥＴ１３ｂおよび接地５間に可変擬
似終端抵抗２１を接続する。可変擬似終端抵抗２１の抵
抗値をＲＶ４とすれば、電源７の電圧が基準電圧（＝
３．０Ｖ）の場合は、抵抗値ＲＶ４を電流加算型ＤＡＣ
の終端抵抗４と同一の抵抗値Ｒ１になるように調整す
る。ここで、電源７の電圧が基準電圧に対して１０％上
昇した場合には、抵抗値ＲＶ４も１０％上昇した抵抗値
（Ｒ１×１．１）になるように調整する。また、電源７
の電圧が基準電圧に対して１０％下降した場合には、抵
抗値ＲＶ４も１０％下降した抵抗値（Ｒ１×０．９）に
なるように調整する。すなわち、可変擬似終端抵抗２１
の抵抗値ＲＶ４は、その電源７の電圧の基準電圧（＝
３．０Ｖ）からの増減の割合に応じて抵抗値を増減する
ように調整する。例えば、電源７の電圧が上昇した場
合、基本電圧ＶＢも上昇する。基本電圧ＶＢが上昇する
と出力電圧ＶＧ１も同様に上昇するように制御電圧ＶＧ
が決定される。ここで、可変擬似終端抵抗２１は電源７
の電圧の上昇に応じて抵抗値が増加するので、出力電圧
ＶＧ１を同様に上昇させるためには、その可変擬似終端
抵抗２１に流れる電流を増加する必要なく一定で良いの
で、制御電圧ＶＧは下降することなく、むしろ電源７の
電圧の上昇による可変擬似終端抵抗２１に流れる電流の
増加を防ぐように、上昇する。その結果、電源７の電圧
が上昇しても、その上昇に応じて制御電圧ＶＧが上昇
し、また、電源７の電圧が下降しても、その下降に応じ
て制御電圧ＶＧが下降する。したがって、電流加算型Ｄ
ＡＣの各基本セル６の電流値は、電源７の電圧が上昇し
たことにより増加するように働くが、それに合わせて制
御電圧ＶＧが上昇したことにより減少するように働き、
両者により電流値の変化が打ち消され、電源７の電圧に
定常的な変化があっても、電流加算型ＤＡＣの出力特性
を一定に保つことができる。Therefore, in the first embodiment, a variable pseudo termination resistor 21 is connected between the PchFET 13b of the pseudo basic cell 13 and the ground 5. Assuming that the resistance value of the variable pseudo-termination resistor 21 is RV4, the voltage of the power supply 7 is equal to the reference voltage (=
3.0V), the resistance value RV4 is set to the current addition type DAC.
Is adjusted so as to have the same resistance value R1 as that of the terminating resistor 4. Here, when the voltage of the power supply 7 increases by 10% with respect to the reference voltage, the resistance value RV4 is also adjusted so as to have a resistance value (R1 × 1.1) increased by 10%. Power supply 7
Is decreased by 10% with respect to the reference voltage, the resistance value RV4 is also adjusted to be a resistance value (R1 × 0.9) decreased by 10%. That is, the variable pseudo termination resistor 21
Is the reference voltage of the voltage of the power supply 7 (=
(3.0 V), the resistance value is adjusted to increase or decrease according to the rate of increase or decrease. For example, when the voltage of the power supply 7 increases, the basic voltage VB also increases. When the basic voltage VB rises, the control voltage VG is raised so that the output voltage VG1 rises similarly.
Is determined. Here, the variable pseudo termination resistor 21 is connected to the power supply 7.
Since the resistance value increases in accordance with the rise of the voltage of the control voltage VG, the control voltage VG decreases because the current flowing through the variable pseudo-termination resistor 21 does not need to be increased to increase the output voltage VG1. Rather, it rises so as to prevent an increase in the current flowing through the variable pseudo termination resistor 21 due to the rise in the voltage of the power supply 7. As a result, even if the voltage of the power supply 7 rises, the control voltage VG rises according to the rise, and even if the voltage of the power supply 7 falls, the control voltage VG falls according to the fall. Therefore, the current addition type D
The current value of each AC basic cell 6 acts to increase as the voltage of the power supply 7 rises, but acts to decrease as the control voltage VG rises accordingly,
The change in the current value is canceled out by both, and the output characteristics of the current addition type DAC can be kept constant even if the voltage of the power supply 7 has a steady change.
【００１７】なお、上記実施の形態１では、基本セル６
が２つのＰｃｈＦＥＴの直列接続によって構成されるも
のを対象としたが、基本セルが２つのＮｃｈＦＥＴの直
列接続によって構成される場合には、擬似基本セルも２
つのＮｃｈＦＥＴの同一構成とし、オペアンプ１５のプ
ラス端子とマイナス端子の接続関係を逆にすれば、同様
な効果を奏することができる。In the first embodiment, the basic cell 6
Is intended to be constituted by a series connection of two PchFETs, but when the basic cell is constituted by a series connection of two NchFETs, the pseudo basic cell is
The same effect can be obtained if the two NchFETs have the same configuration and the connection relationship between the plus terminal and the minus terminal of the operational amplifier 15 is reversed.
【００１８】実施の形態２．図３はこの発明の実施の形
態２による電流加算型ＤＡＣ制御回路を示す回路図であ
り、図において、３１は複数の擬似基本セル１３のＰｃ
ｈＦＥＴ１３ｂのソースにドレインが接続されたＰｃｈ
ＦＥＴ（第３のトランジスタ）、３２はＰｃｈＦＥＴ３
１のソースおよび接地５間に接続された抵抗値Ｒ４を有
する固定擬似終端抵抗である。３３ａ，３３ｂは抵抗で
あり、電源７、抵抗３３ａ，３３ｂ、接地５の直列接続
により、電源電圧を分圧する分圧抵抗（第２の分圧抵
抗）を構成している。３４は抵抗３３ａ，３３ｂ間にプ
ラス端子が接続され、出力側にマイナス端子が接続され
ＰｃｈＦＥＴ３１のゲートに分圧電圧を供給するオペア
ンプ（第３のオペアンプ）である。その他の構成につい
ては実施の形態１と同一である。Embodiment 2 FIG. FIG. 3 is a circuit diagram showing a current addition type DAC control circuit according to a second embodiment of the present invention. In FIG.
Pch with drain connected to source of hFET 13b
FET (third transistor), 32 is PchFET3
1 is a fixed pseudo-termination resistor having a resistance value R4 connected between the source 1 and the ground 5. 33a and 33b are resistors, and form a voltage dividing resistor (second voltage dividing resistor) for dividing the power supply voltage by connecting the power source 7, the resistors 33a and 33b, and the ground 5 in series. Reference numeral 34 denotes an operational amplifier (third operational amplifier) having a plus terminal connected between the resistors 33a and 33b, a minus terminal connected to the output side, and supplying a divided voltage to the gate of the PchFET 31. Other configurations are the same as those of the first embodiment.
【００１９】次に動作について説明する。上記実施の形
態１では、擬似基本セル１３のＰｃｈＦＥＴ１３ｂおよ
び接地５間に可変擬似終端抵抗２１を接続したが、この
実施の形態２では、その可変擬似終端抵抗２１の代用と
して、ＰｃｈＦＥＴ３１、固定擬似終端抵抗３２、およ
び電源７、抵抗３３ａ，３３ｂ、接地５からなる分圧抵
抗、オペアンプ３４を用いる。抵抗３３ａ，３３ｂは、
電源７の電圧を分圧してオペアンプ３４に供給する。オ
ペアンプ３４は、分圧電圧のノイズ除去およびインピー
ダンス変換の目的で設けられたものであり、その分圧電
圧をＰｃｈＦＥＴ３１のゲートに供給する。このＰｃｈ
ＦＥＴ３１の抵抗値をＲＰ３とすると、抵抗値ＲＰ３は
分圧電圧、すなわち、電源７の電圧に応じて可変され
る。そこで、ＰｃｈＦＥＴ３１の抵抗値ＲＰ３と固定擬
似終端抵抗３２の抵抗値Ｒ４との合成抵抗値を（ＲＰ３
＋Ｒ４）とすれば、電源７の電圧が基準電圧（＝３．０
Ｖ）の場合は、合成抵抗値（ＲＰ３＋Ｒ４）を電流加算
型ＤＡＣの終端抵抗４と同一の抵抗値Ｒ１になるように
設定する。また、電源７の電圧が基準電圧に対して１０
％上昇した場合には、合成抵抗値（ＲＰ３＋Ｒ４）も１
０％上昇した抵抗値（Ｒ１×１．１）になるように設定
する。さらに、電源７の電圧が基準電圧に対して１０％
下降した場合には、合成抵抗値（ＲＰ３＋Ｒ４）も１０
％下降した抵抗値（Ｒ１×０．９）になるように設定す
る。すなわち、ＰｃｈＦＥＴ３１の抵抗値ＲＰ３と固定
擬似終端抵抗３２の抵抗値Ｒ４との合成抵抗値（ＲＰ３
＋Ｒ４）は、その電源７の電圧の基準電圧（＝３．０
Ｖ）からの増減の割合に応じて抵抗値を増減するように
設定する。その結果、電源７の電圧が上昇しても、その
上昇に応じて制御電圧ＶＧが上昇し、また、電源７の電
圧が下降しても、その下降に応じて制御電圧ＶＧが下降
する。したがって、電流加算型ＤＡＣの各基本セル６の
電流値は、電源７の電圧が上昇したことにより増加する
ように働くが、それに合わせて制御電圧ＶＧが上昇する
ことにより減少するように働き、両者により電流値の変
化が打ち消され、電源７の電圧に定常的な変化があって
も、電流加算型ＤＡＣの出力特性を一定に保つことがで
きる。なお、ＰｃｈＦＥＴ３１の抵抗値ＲＰ３は、電源
７の電圧の定常的な変化に応じて自動的に変化するの
で、可変擬似終端抵抗を自動制御することができる。Next, the operation will be described. In the first embodiment, the variable pseudo termination resistor 21 is connected between the PchFET 13b of the pseudo basic cell 13 and the ground 5, but in the second embodiment, the PchFET 31 and the fixed pseudo termination are substituted for the variable pseudo termination resistor 21. A resistor 32, a power supply 7, resistors 33a and 33b, a voltage dividing resistor including a ground 5, and an operational amplifier 34 are used. The resistors 33a and 33b are
The voltage of the power supply 7 is divided and supplied to the operational amplifier 34. The operational amplifier 34 is provided for the purpose of noise reduction and impedance conversion of the divided voltage, and supplies the divided voltage to the gate of the PchFET 31. This Pch
Assuming that the resistance value of the FET 31 is RP3, the resistance value RP3 is varied according to the divided voltage, that is, the voltage of the power supply 7. Therefore, the combined resistance value of the resistance value RP3 of the PchFET 31 and the resistance value R4 of the fixed pseudo termination resistor 32 is expressed as (RP3
+ R4), the voltage of the power supply 7 becomes equal to the reference voltage (= 3.0).
In the case of V), the combined resistance value (RP3 + R4) is set to be the same resistance value R1 as the termination resistance 4 of the current addition type DAC. Also, the voltage of the power supply 7 is 10
%, The combined resistance value (RP3 + R4) is also 1
The resistance value is set so as to increase by 0% (R1 × 1.1). Furthermore, the voltage of the power supply 7 is 10% of the reference voltage.
When it falls, the combined resistance value (RP3 + R4) is also 10
The resistance value is set so that the resistance value decreases by% (R1 × 0.9). That is, the combined resistance value (RP3 of the resistance value RP3 of the PchFET 31 and the resistance value R4 of the fixed pseudo-termination resistor 32)
+ R4) is a reference voltage (= 3.0) of the voltage of the power supply 7
The resistance value is set to increase or decrease according to the rate of increase or decrease from V). As a result, even if the voltage of the power supply 7 rises, the control voltage VG rises according to the rise, and even if the voltage of the power supply 7 falls, the control voltage VG falls according to the fall. Therefore, the current value of each basic cell 6 of the current adding DAC works so as to increase as the voltage of the power supply 7 rises. Thus, the change in the current value is canceled out, and the output characteristics of the current addition type DAC can be kept constant even when the voltage of the power supply 7 has a steady change. Note that the resistance value RP3 of the PchFET 31 automatically changes according to a steady change in the voltage of the power supply 7, so that the variable pseudo-termination resistor can be automatically controlled.
【００２０】実施の形態３．図４はこの発明の実施の形
態３による電流加算型ＤＡＣ制御回路を示す回路図であ
り、図において、４１は複数の擬似基本セル１３のＰｃ
ｈＦＥＴ１３ｂのソースおよび接地５間に接続されたラ
ダー抵抗回路であり、複数の抵抗４２ａ〜４２ｄおよび
複数のスイッチ４３ａ〜４３ｄから構成されている。４
４はラダー抵抗回路４１の各スイッチ４３ａ〜４３ｄを
制御するレジスタである。その他の構成については実施
の形態１と同一である。Embodiment 3 FIG. 4 is a circuit diagram showing a current addition type DAC control circuit according to a third embodiment of the present invention. In FIG.
This is a ladder resistance circuit connected between the source of the hFET 13b and the ground 5, and includes a plurality of resistors 42a to 42d and a plurality of switches 43a to 43d. 4
Reference numeral 4 denotes a register for controlling the switches 43a to 43d of the ladder resistance circuit 41. Other configurations are the same as those of the first embodiment.
【００２１】次に動作について説明する。上記実施の形
態１では、擬似基本セル１３のＰｃｈＦＥＴ１３ｂおよ
び接地５間に可変擬似終端抵抗２１を接続したが、この
実施の形態３では、その可変擬似終端抵抗２１の代用と
して、ラダー抵抗回路４１、およびレジスタ４４を用い
る。レジスタ４４は、ラダー抵抗回路４１の各スイッチ
４３ａ〜４３ｄを制御し、ラダー抵抗回路４１の抵抗値
を調整することができる。そこで、抵抗４２ａの抵抗値
をＲ１１＝Ｒ１×０．９、抵抗４２ｂの抵抗値をＲ１２
＝Ｒ１、抵抗４２ｃの抵抗値をＲ１３＝Ｒ１×１．１、
抵抗４２ｄの抵抗値をＲ１４＝Ｒ１×１．２とすれば、
電源７の電圧が基準電圧（＝３．０Ｖ）の場合は、ラダ
ー抵抗回路４１の抵抗値を電流加算型ＤＡＣの終端抵抗
４と同一の抵抗値Ｒ１になるようにスイッチ４３ｂをオ
ンする。ここで、電源７の電圧が基準電圧に対して１０
％上昇したことが予め判っている場合には、ラダー抵抗
回路４１の抵抗値も１０％上昇した抵抗値Ｒ１３（＝Ｒ
１×１．１）になるようにスイッチ４３ｃをオンする。
また、電源７の電圧が基準電圧に対して１０％下降した
ことが予め判っている場合には、ラダー抵抗回路４１の
抵抗値も１０％下降した抵抗値Ｒ１１（＝Ｒ１×０．
９）になるようにスイッチ４３ａをオンする。すなわ
ち、ラダー抵抗回路４１の抵抗値は、その電源７の電圧
の基準電圧（＝３．０Ｖ）からの増減の割合に応じて抵
抗値を増減するように調整する。その結果、電源７の電
圧が上昇しても、その上昇に応じて制御電圧ＶＧが上昇
し、また、電源７の電圧が下降しても、その下降に応じ
て制御電圧ＶＧが下降する。したがって、電流加算型Ｄ
ＡＣの各基本セル６の電流値は、電源７の電圧が上昇し
たことにより増加するように働くが、それに合わせて制
御電圧ＶＧが上昇することにより減少するように働き、
両者により電流値の変化が打ち消され、電源７の電圧に
定常的な変化があっても、電流加算型ＤＡＣの出力特性
を一定に保つことができる。Next, the operation will be described. In the first embodiment, the variable pseudo termination resistor 21 is connected between the PchFET 13b of the pseudo basic cell 13 and the ground 5, but in the third embodiment, a ladder resistance circuit 41 is used instead of the variable pseudo termination resistor 21. And the register 44 is used. The register 44 controls the switches 43 a to 43 d of the ladder resistance circuit 41 and can adjust the resistance value of the ladder resistance circuit 41. Therefore, the resistance of the resistor 42a is R11 = R1 × 0.9, and the resistance of the resistor 42b is R12.
= R1, the resistance value of the resistor 42c is R13 = R1 × 1.1,
If the resistance value of the resistor 42d is R14 = R1 × 1.2,
When the voltage of the power supply 7 is the reference voltage (= 3.0 V), the switch 43b is turned on so that the resistance value of the ladder resistance circuit 41 becomes the same resistance value R1 as the termination resistance 4 of the current addition type DAC. Here, the voltage of the power supply 7 is 10
%, It is known in advance that the resistance value of the ladder resistance circuit 41 has increased by 10%.
The switch 43c is turned on so that 1 × 1.1) is obtained.
If it is known in advance that the voltage of the power supply 7 has dropped by 10% with respect to the reference voltage, the resistance value of the ladder resistance circuit 41 has also dropped by 10%, R11 (= R1 × 0.
The switch 43a is turned on so as to satisfy 9). That is, the resistance value of the ladder resistance circuit 41 is adjusted to increase or decrease the resistance value in accordance with the rate of increase or decrease of the voltage of the power supply 7 from the reference voltage (= 3.0 V). As a result, even if the voltage of the power supply 7 rises, the control voltage VG rises according to the rise, and even if the voltage of the power supply 7 falls, the control voltage VG falls according to the fall. Therefore, the current addition type D
The current value of each basic cell 6 of AC functions to increase as the voltage of the power supply 7 rises, but acts to decrease as the control voltage VG increases accordingly.
The change in the current value is canceled out by both, and the output characteristics of the current addition type DAC can be kept constant even if the voltage of the power supply 7 has a steady change.
【００２２】[0022]
【発明の効果】以上のように、この発明によれば、第１
の分圧抵抗に接続され、電流加算型ＤＡＣの基本電圧を
発生する第１のオペアンプと、電流加算型ＤＡＣの基本
セルと同一構成になるように電源、第１および第２のト
ランジスタの直列接続により構成され、その第２のトラ
ンジスタに第１のオペアンプから発生された基本電圧が
供給される複数の擬似基本セルと、複数の擬似基本セル
および接地間に接続され、電源電圧が基準電圧の場合は
電流加算型ＤＡＣの終端抵抗と同一の抵抗値を有し、そ
の電源電圧の基準電圧からの増減の割合に応じて抵抗値
を増減する可変擬似終端抵抗と、第１のオペアンプから
発生された基本電圧および複数の擬似基本セルの出力電
圧に応じて電流加算型ＤＡＣの制御電圧を発生すると共
に、その制御電圧をそれら複数の擬似基本セルの第２の
トランジスタに供給する第２のオペアンプとを備えるよ
うに構成したので、プロセスパラメータ（部品のばらつ
き等）および温度等に変化があっても、基本電圧は、第
１の分圧抵抗によって設定されているため変化すること
はない。なお、第１のオペアンプは、インピーダンス変
換およびノイズ除去の目的で設けられている。第１のオ
ペアンプから発生された基本電圧と複数の擬似基本セル
の出力電圧とが同一になるように制御電圧をフィードバ
ックを掛けながら変化させるので、プロセスパラメータ
および温度等に変化があっても、電流加算型ＤＡＣの出
力特性を一定に保つことができる。また、電源電圧に定
常的な変化があった場合には、可変擬似終端抵抗の抵抗
値を、その電源電圧の基準電圧からの増減の割合に応じ
て増減する。例えば、電源電圧が上昇した場合には、第
１のオペアンプから発生された基本電圧も上昇するが、
これに合わせて、可変擬似終端抵抗の抵抗値の増加によ
り、第２のオペアンプから発生される制御電圧も上昇す
る。したがって、電流加算型ＤＡＣの各基本セルの電流
値は、電源電圧が上昇したこととそれに合わせて制御電
圧が上昇したことにより、電流値の変化が打ち消され、
電源電圧に定常的な変化があっても、電流加算型ＤＡＣ
の出力特性を一定に保つことができる効果がある。As described above, according to the present invention, the first
A first operational amplifier connected to the voltage-dividing resistor for generating a basic voltage of the current-adding DAC, and a power supply and first and second transistors connected in series so as to have the same configuration as the basic cell of the current-adding DAC. A plurality of pseudo basic cells, the basic voltage of which is supplied from the first operational amplifier to the second transistor, and a plurality of pseudo basic cells connected between the plurality of pseudo basic cells and the ground, wherein the power supply voltage is a reference voltage. Has the same resistance value as the terminating resistor of the current addition type DAC, and generates a variable pseudo-terminating resistor whose resistance value is increased or decreased in accordance with a rate of increase or decrease from the reference voltage of the power supply voltage, and a first operational amplifier. A control voltage for the current addition type DAC is generated according to the basic voltage and the output voltages of the plurality of pseudo basic cells, and the control voltage is supplied to the second transistors of the plurality of pseudo basic cells. Therefore, even if there is a change in a process parameter (such as variation in parts), temperature, or the like, the basic voltage is changed by the first voltage-dividing resistor. Never. Note that the first operational amplifier is provided for the purpose of impedance conversion and noise removal. The control voltage is changed while applying feedback so that the basic voltage generated from the first operational amplifier and the output voltages of the plurality of pseudo basic cells become the same. The output characteristics of the addition type DAC can be kept constant. If there is a steady change in the power supply voltage, the resistance value of the variable pseudo-termination resistor is increased or decreased according to the rate of increase or decrease of the power supply voltage from the reference voltage. For example, when the power supply voltage increases, the basic voltage generated from the first operational amplifier also increases,
At the same time, the control voltage generated from the second operational amplifier also increases due to the increase in the resistance value of the variable pseudo termination resistor. Therefore, the current value of each basic cell of the current addition type DAC is canceled out by the rise of the power supply voltage and the rise of the control voltage in accordance with the rise of the power supply voltage.
Even if the power supply voltage changes constantly, the current addition type DAC
There is an effect that the output characteristics of can be kept constant.
【００２３】この発明によれば、可変擬似終端抵抗は、
複数の擬似基本セルに接続された第３のトランジスタ
と、第３のトランジスタおよび接地間に接続された固定
擬似終端抵抗と、電源電圧を分圧する第２の分圧抵抗
と、第２の分圧抵抗に接続され、第３のトランジスタに
分圧電圧を供給する第３のオペアンプとを備えるように
構成したので、電源電圧に定常的な変化があった場合に
は、第３のトランジスタおよび固定擬似終端抵抗の合成
抵抗値を、その電源電圧の基準電圧からの増減の割合に
応じて増減されるように設定すれば、電源電圧に定常的
な変化があっても、電流加算型ＤＡＣの出力特性を一定
に保つことができる。なお、第３のトランジスタによる
可変抵抗値は、電源電圧の定常的な変化に応じて自動的
に変化するので、可変擬似終端抵抗を自動制御すること
ができる効果がある。According to the present invention, the variable pseudo-terminating resistor comprises:
A third transistor connected to the plurality of pseudo basic cells, a fixed pseudo termination resistor connected between the third transistor and ground, a second voltage dividing resistor for dividing a power supply voltage, and a second voltage dividing A third operational amplifier connected to the resistor and supplying the divided voltage to the third transistor is provided. Therefore, when there is a steady change in the power supply voltage, the third transistor and the fixed pseudo-amp are provided. If the combined resistance value of the terminating resistor is set to be increased or decreased in accordance with the rate of increase or decrease of the power supply voltage from the reference voltage, the output characteristics of the current addition type DAC can be maintained even if the power supply voltage changes constantly. Can be kept constant. Note that the variable resistance value of the third transistor automatically changes in accordance with a steady change in the power supply voltage, so that there is an effect that the variable pseudo termination resistance can be automatically controlled.
【００２４】この発明によれば、可変擬似終端抵抗は、
複数の擬似基本セルおよび接地間に接続され、複数の抵
抗および複数のスイッチから構成されるラダー抵抗回路
と、ラダー抵抗回路のスイッチを制御するレジスタとを
備えるように構成したので、電源電圧に定常的な変化が
あった場合には、レジスタにより、ラダー抵抗回路の抵
抗値を、その電源電圧の基準電圧からの増減の割合に応
じて増減されるように設定すれば、電源電圧に定常的な
変化があっても、電流加算型ＤＡＣの出力特性を一定に
保つことができる効果がある。According to the present invention, the variable pseudo-terminating resistor comprises:
A ladder resistance circuit connected between the plurality of pseudo basic cells and the ground and configured by a plurality of resistors and a plurality of switches, and a register for controlling the switches of the ladder resistance circuit are provided. If there is a sudden change, if the resistance value of the ladder resistance circuit is set by a register so as to be increased or decreased in accordance with the rate of increase or decrease of the power supply voltage from the reference voltage, a constant Even if there is a change, there is an effect that the output characteristics of the current addition type DAC can be kept constant.
【図１】 従来およびこの発明の実施の形態１による電
流加算型ＤＡＣを示す回路図である。FIG. 1 is a circuit diagram showing a current addition type DAC according to a conventional and a first embodiment of the present invention.
【図２】 この発明の実施の形態１による電流加算型Ｄ
ＡＣ制御回路を示す回路図である。FIG. 2 shows a current summing type D according to the first embodiment of the present invention.
FIG. 3 is a circuit diagram illustrating an AC control circuit.
【図３】 この発明の実施の形態２による電流加算型Ｄ
ＡＣ制御回路を示す回路図である。FIG. 3 is a diagram illustrating a current addition type D according to a second embodiment of the present invention.
FIG. 3 is a circuit diagram illustrating an AC control circuit.
【図４】 この発明の実施の形態３による電流加算型Ｄ
ＡＣ制御回路を示す回路図である。FIG. 4 is a diagram illustrating a current addition type D according to a third embodiment of the present invention.
FIG. 3 is a circuit diagram illustrating an AC control circuit.
【図５】 従来の電流加算型ＤＡＣ制御回路を示す回路
図である。FIG. 5 is a circuit diagram showing a conventional current addition type DAC control circuit.
１ 制御電圧線、２ 出力電圧線、３ 基本電圧線、４
終端抵抗、５ 接地、６ 基本セル、６ａ，６ｂ Ｐ
ｃｈＦＥＴ、７ 電源、８，４３ａ〜４３ｄスイッチ、
９ ビット制御回路、１１ａ，１１ｂ 抵抗（第１の分
圧抵抗）、１２ オペアンプ（第１のオペアンプ）、１
３ 擬似基本セル、１３ａ ＰｃｈＦＥＴ（第１のトラ
ンジスタ）、１３ｂ ＰｃｈＦＥＴ（第２のトランジス
タ）、１５ オペアンプ（第２のオペアンプ）、２１
可変擬似終端抵抗、３１ ＰｃｈＦＥＴ（第３のトラン
ジスタ）、３２ 固定擬似終端抵抗、３３ａ，３３ｂ，
４２ａ〜４２ｄ 抵抗（第２の分圧抵抗）、３４ オペ
アンプ（第３のオペアンプ）、４１ ラダー抵抗回路、
４４ レジスタ。1 control voltage line, 2 output voltage line, 3 basic voltage line, 4
Termination resistor, 5 ground, 6 basic cells, 6a, 6b P
chFET, 7 power supply, 8, 43a-43d switch,
9-bit control circuit, 11a, 11b resistors (first voltage dividing resistors), 12 operational amplifiers (first operational amplifier), 1
3 Pseudo basic cell, 13a PchFET (first transistor), 13b PchFET (second transistor), 15 operational amplifier (second operational amplifier), 21
Variable pseudo termination resistance, 31 PchFET (third transistor), 32 fixed pseudo termination resistance, 33a, 33b,
42a to 42d resistors (second voltage dividing resistors), 34 operational amplifiers (third operational amplifiers), 41 ladder resistance circuits,
44 registers.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J022 AB06 BA01 CB02 CB05 CE08 CF02 CF04 CF05 CF07 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5J022 AB06 BA01 CB02 CB05 CE08 CF02 CF04 CF05 CF07
Claims (3)
上記第１の分圧抵抗に接続され、電流加算型ＤＡＣの基
本電圧を発生する第１のオペアンプと、電流加算型ＤＡ
Ｃの基本セルと同一構成になるように電源、第１および
第２のトランジスタの直列接続により構成され、その第
２のトランジスタに上記第１のオペアンプから発生され
た基本電圧が供給される複数の擬似基本セルと、上記複
数の擬似基本セルおよび接地間に接続され、電源電圧が
基準電圧の場合は電流加算型ＤＡＣの終端抵抗と同一の
抵抗値を有し、その電源電圧の基準電圧からの増減の割
合に応じて抵抗値を増減する可変擬似終端抵抗と、上記
第１のオペアンプから発生された基本電圧および上記複
数の擬似基本セルの出力電圧に応じて電流加算型ＤＡＣ
の制御電圧を発生すると共に、その制御電圧をそれら複
数の擬似基本セルの第２のトランジスタに供給する第２
のオペアンプとを備えた電流加算型ＤＡＣ制御回路。A first voltage dividing resistor for dividing a power supply voltage;
A first operational amplifier connected to the first voltage-dividing resistor to generate a basic voltage of the current-adding DAC;
A plurality of power supplies and a first and a second transistor are connected in series so as to have the same configuration as the C basic cell, and the second transistor is supplied with a basic voltage generated from the first operational amplifier. A pseudo basic cell, which is connected between the plurality of pseudo basic cells and the ground, has the same resistance value as the terminating resistor of the current addition type DAC when the power supply voltage is a reference voltage, and the power supply voltage is lower than the reference voltage. A variable pseudo-terminating resistor for increasing or decreasing the resistance value in accordance with the rate of increase or decrease, and a current addition type DAC in accordance with the basic voltage generated from the first operational amplifier and the output voltages of the plurality of pseudo basic cells
And supplying the control voltage to the second transistors of the plurality of pseudo basic cells.
Current addition type DAC control circuit including the operational amplifier of FIG.
ルに接続された第３のトランジスタと、上記第３のトラ
ンジスタおよび接地間に接続された固定擬似終端抵抗
と、電源電圧を分圧する第２の分圧抵抗と、上記第２の
分圧抵抗に接続され、上記第３のトランジスタに分圧電
圧を供給する第３のオペアンプとを備えたことを特徴と
する請求項１記載の電流加算型ＤＡＣ制御回路。2. The variable pseudo-terminating resistor includes a third transistor connected to the plurality of pseudo-basic cells, a fixed pseudo-terminating resistor connected between the third transistor and ground, and a variable pseudo-terminating resistor for dividing a power supply voltage. 2. The current adding device according to claim 1, further comprising a second voltage dividing resistor, and a third operational amplifier connected to the second voltage dividing resistor and supplying a divided voltage to the third transistor. Type DAC control circuit.
ルおよび接地間に接続され、複数の抵抗および複数のス
イッチから構成されるラダー抵抗回路と、上記ラダー抵
抗回路のスイッチを制御するレジスタとを備えたことを
特徴とする請求項１記載の電流加算型ＤＡＣ制御回路。3. A ladder resistance circuit connected between a plurality of pseudo basic cells and a ground, the ladder resistance circuit including a plurality of resistors and a plurality of switches, and a register controlling a switch of the ladder resistance circuit. 2. The current addition type DAC control circuit according to claim 1, further comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001174605A JP2002368619A (en) | 2001-06-08 | 2001-06-08 | Current-addition type digital-to-analog converter control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001174605A JP2002368619A (en) | 2001-06-08 | 2001-06-08 | Current-addition type digital-to-analog converter control circuit |
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| Publication Number | Publication Date |
|---|---|
| JP2002368619A true JP2002368619A (en) | 2002-12-20 |
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ID=19015870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001174605A Withdrawn JP2002368619A (en) | 2001-06-08 | 2001-06-08 | Current-addition type digital-to-analog converter control circuit |
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| Country | Link |
|---|---|
| JP (1) | JP2002368619A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004221591A (en) * | 2003-01-10 | 2004-08-05 | Agilent Technol Inc | Method for calibrating laser system |
| JP2013172421A (en) * | 2012-02-22 | 2013-09-02 | Toshiba Corp | Da converter |
-
2001
- 2001-06-08 JP JP2001174605A patent/JP2002368619A/en not_active Withdrawn
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| JP2004221591A (en) * | 2003-01-10 | 2004-08-05 | Agilent Technol Inc | Method for calibrating laser system |
| JP2013172421A (en) * | 2012-02-22 | 2013-09-02 | Toshiba Corp | Da converter |
| US8994566B2 (en) | 2012-02-22 | 2015-03-31 | Kabushiki Kaisha Toshiba | DA converter |
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