JP2002368356A - 電気回路、半導体パッケージ、キャリア基板、および電気回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速・高機能回路において十分な特性を持っ
た回路を設計できなかった。 【解決手段】 正電源端子３と負電源端子４と信号端子
２とを有する少なくとも一個の信号源１を備え、正電源
端子３は正電源５の正電源出力端子７に電気的に接続さ
れており、負電源端子４は負電源６の負電源出力端子８
に電気的に接続されており、正電源端子３と正電源５と
の間のインピーダンス９（Ｚｐ）と、負電源端子４と負
電源６との間のインピーダンス１０（Ｚｍ）と、正電源
５により正電源端子３に与えられる正電圧（Ｖｐ）と、
負電源６により負電源端子４に与えられる負電圧（Ｖ
ｍ）と、信号端子２からの出力電圧（Ｖｏｕｔ）とは、
実質上Ｚｍ×Ｖｐ＋Ｖｍ×Ｚｐ−Ｖｏｕｔ（Ｚｍ＋Ｚ
ｐ）＝０を満たす電気回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電源インピーダン
スの低下が抑制された、高速・高周波信号の伝送が可能
な電気回路、半導体パッケージ、キャリア基板、および
電気回路装置に関する。

【０００２】

【従来の技術】半導体集積回路が使用する電流は、半導
体システムのバス幅が８ビットから１６ビット、１６ビ
ットから３２ビット、そして３２ビットから６４ビット
へと増加するに従い、何倍にも増加する傾向がある。ま
た、電流の変化時間も、半導体システムの高速化に伴
い、１０ｎｓｅｃから数ｎｓｅｃへ、そして１ｎｓｅｃ
以下へと数倍速くなっている。

【０００３】このため、半導体装置の消費する電流の変
化率（ｄＩ／ｄｔ）は近年数十倍にも増加する傾向にあ
る。

【０００４】半導体集積回路から見た電源インピーダン
スが大きいと、本来半導体集積回路に与えられる電圧が
低下してしまうことになる。さらに、同様の理由で、接
地端子が０Ｖから電源電圧側に変化してしまうこともあ
る（これをグランドバウンスという）。

【０００５】これらの現象が発生すると、半導体集積回
路に与えられる電圧が低下し、動作しなくなる可能性が
ある。また、送信側半導体集積回路の電源電圧もしくは
接地電圧が変動すると、出力信号の電圧も変動し、受信
側半導体集積回路で正しく信号を読み取れない現象が発
生する。さらに、受信側半導体集積回路の電源電圧もし
くは接地電圧が変動すると、入力電圧を正確にセンス出
来なくなり、たとえ出力側半導体集積回路の動作が正常
であっても、受信側半導体集積回路で正しく信号を読み
取れない現象が発生する。

【０００６】これらの現象を発生させなくする、もしく
は、電源電圧・接地電圧の電圧変動を許容範囲内に押さ
えるために、電源インピーダンスを低下させることが行
われる。

【０００７】この手法として一般的に行われるのは、電
源端子へのバイパスコンデンサの挿入である。この手法
について、従来のバイパスコンデンサによる電気回路を
示す図である図１９を参照しながら説明する。

【０００８】図１９において、８５は半導体集積回路、
８６は半導体集積回路８５の電源端子、８７は半導体集
積回路８５の接地端子、８８は電源ライン、８９はグラ
ンドライン、９０はバイパスコンデンサ、９１は電源で
ある。

【０００９】電源端子８６は電源ライン８８を介して電
源９１に接続されており、接地端子８７はグランドライ
ン８９を介して電源９１に接続されている。通常、電源
ライン８８および接地ライン８９はインダクタンス成分
を有し、それぞれのインダクタンスの大きさをＬｐ、Ｌ
ｍとすると、そのインピーダンスはそれぞれＺｐ＝ｊω
Ｌｐ、Ｚｍ＝ｊωＬｍとなる。

【００１０】このとき、電源９１のインピーダンスをＺ
ｐｏｗｅｒとし、バイパスコンデンサ９０の容量をＣｐ
とし、半導体集積回路８５の電源電流周波数をｆ（ω＝
２πｆ）とすると、半導体集積回路８５からみた電源イ
ンピーダンス（Ｚｉｎ）は、Ｚｉｎ＝１／（１／（ｊω
（Ｌｐ＋Ｌｍ）＋Ｚｐｏｗｅｒ）＋ｊωＣｐ）となる。

【００１１】仮に、Ｚｐｏｗｅｒ＝１Ω、Ｌｐ＝Ｌｍ＝
１０ｍＨ、Ｃｐ＝０．１μＦ、ｆ＝４００ＭＨｚとする
と、｜Ｚｉｎ｜＝０．００４Ωとなる。一方、他の条件
は同様であってバイパスコンデンサ９０が存在しない場
合、｜Ｚｉｎ｜＝５０ＭΩとなる。

【００１２】半導体集積回路８５に電流０．５Ａが流れ
るとすると、バイパスコンデンサ９０が存在しない｜Ｚ
ｉｎ｜＝５０ＭΩの場合は、０Ｖ近くまで電源電圧が降
下し、正常な動作は望むべくもない。一方、｜Ｚｉｎ｜
＝０．００４Ωの場合は、０．００２Ｖの電源電圧降下
が発生するが、通常０．００２Ｖ程度の電源電圧降下は
許容範囲内であり、動作に支障をきたさない。

【００１３】この傾向は、高速・大電流の半導体回路で
あるほど顕著になるため、今日の高速・大電流回路にお
いてはバイパスコンデンサの重要度が増加し、その数が
増加する傾向にある。

【００１４】

【発明が解決しようとする課題】しかしながら、バイパ
スコンデンサは、バイパスコンデンサと半導体集積回路
の間にインダクタンス成分が介在しない場合に効果があ
り、インダクタンス成分が大きくなるほどその効果が大
きく低下する。

【００１５】また、インダクタンス成分のインピーダン
スが周波数に比例するため、周波数が高くなればなるほ
ど、効果が低下する。

【００１６】さらに周波数が高くなると、バイパスコン
デンサ自体が有する等価直列インダクタンス（ＥＳＬ）
の効果が大きくなり、バイパスコンデンサがバイパスコ
ンデンサとしての機能を果たさなくなる。

【００１７】このため、ＥＳＬの小さな特殊なコンデン
サを使用するなど、製品が高価になる傾向がある。

【００１８】そして、周波数が１ＧＨｚ以上に高くなる
と、ＥＳＬの小さなコンデンサを用いても、有効なバイ
パスコンデンサが得られないなどの状態が発生する。

【００１９】このように、特に高速・高機能回路におい
て十分な特性を持った回路を設計できないという課題が
あった。

【００２０】本発明は、上記従来のこのような課題を考
慮し、高速・高機能回路において十分な特性をもった回
路設計を行うための電気回路、半導体パッケージ、キャ
リア基板、および電気回路装置を提供することを目的と
するものである。

【００２１】

【課題を解決するための手段】第一の本発明（請求項１
に対応）は、正電源端子と、負電源端子と、信号端子と
を有する少なくとも一個の信号源を備え、前記正電源端
子は、正電源の出力端子に電気的に接続されており、前
記負電源端子は、負電源の出力端子に電気的に接続され
ており、前記信号端子からの出力電圧（Ｖｏｕｔ）は、
前記正電源の出力端子から供給される正電源電圧と前記
負電源の出力端子から供給される負電源電圧とを利用し
て生成され、前記正電源端子と前記正電源との間のイン
ピーダンス（Ｚｐ）と、前記負電源端子と前記負電源と
の間のインピーダンス（Ｚｍ）と、前記正電源により前
記正電源端子に与えられる正電圧（Ｖｐ）と、前記負電
源により前記負電源端子に与えられる負電圧（Ｖｍ）
と、前記信号端子からの出力電圧（Ｖｏｕｔ）とは、実
質上Ｚｍ×Ｖｐ＋Ｖｍ×Ｚｐ−Ｖｏｕｔ（Ｚｍ＋Ｚｐ）
＝０を満たす電気回路である。

【００２２】第二の本発明（請求項２に対応）は、正電
源端子と、負電源端子と、信号出力端子とを有する少な
くとも一個の信号源と、正電源端子と、負電源端子と、
信号入力端子とを有する少なくとも一個の受信器とを備
え、前記信号源および前記受信器の正電源端子は、正電
源の出力端子に電気的に接続されており、前記信号源お
よび前記受信器の負電源端子は、負電源の出力端子に電
気的に接続されており、前記信号出力端子と前記信号入
力端子とは、電気的に接続されており、前記信号出力端
子からの出力電圧（Ｖｏｕｔ）は、前記正電源の出力端
子から供給される正電源電圧と前記負電源の出力端子か
ら供給される負電源電圧とを利用して生成され、前記正
電源端子と前記正電源との間のインピーダンス（Ｚｐ）
と、前記負電源端子と前記負電源との間のインピーダン
ス（Ｚｍ）と、前記正電源により前記正電源端子に与え
られる正電圧（Ｖｐ）と、前記負電源により前記負電源
端子に与えられる負電圧（Ｖｍ）と、前記信号出力端子
からの出力電圧（Ｖｏｕｔ）とは、実質上Ｚｍ×Ｖｐ＋
Ｖｍ×Ｚｐ−Ｖｏｕｔ（Ｚｍ＋Ｚｐ）＝０を満たす電気
回路である。

【００２３】第三の本発明（請求項３に対応）は、前記
信号端子または信号出力端子の出力電圧は、グランド電
圧（０Ｖ）である第一または第二の本発明の電気回路で
ある。

【００２４】第四の本発明（請求項４に対応）は、前記
負電源端子に加えられる負電圧（Ｖｍ）は、グランド電
圧（０Ｖ）である第一または第二の本発明の電気回路で
ある。

【００２５】第五の本発明（請求項５に対応）は、前記
信号端子または信号出力端子は、差動信号端子である第
一または第二の本発明の電気回路である。

【００２６】第六の本発明（請求項６に対応）は、前記
信号源および／または前記受信器は、半導体装置である
第一または第二の本発明の電気回路である。

【００２７】第七の本発明（請求項７に対応）は、前記
半導体装置は、デジタル素子である第六の本発明の電気
回路である。

【００２８】第八の本発明（請求項８に対応）は、前記
信号源は、ＣＭＯＳ回路を有する半導体装置である第一
または第二の本発明の電気回路である。

【００２９】第九の本発明（請求項９に対応）は、前記
信号源は、アンプである第一または第二の本発明の電気
回路である。

【００３０】第十の本発明（請求項１０に対応）は、前
記受信器は、コンパレータである第二の本発明の電気回
路である。

【００３１】第十一の本発明（請求項１１に対応）は、
前記受信器は、差動増幅器である第二の本発明の電気回
路である。

【００３２】第十二の本発明（請求項１２に対応）は、
接続された所定のデジタル回路における、（１）高電圧
信号の最大値（ＶＨｍａｘ）および最小値（ＶＨｍｉ
ｎ）と、（２）低電圧信号の最大値（ＶＬｍａｘ）およ
び最小値（ＶＬｍｉｎ）と、（３）基準電位の最大値
（Ｖｒｅｆｍａｘ）および最小値（Ｖｒｅｆｍｉｎ）
と、（４）前記二つのインピーダンスの比（Ｚｐ／Ｚ
ｍ）とは、（ＶＨｍｉｎ−Ｖｒｅｆｍａｘ）／（Ｖｒｅ
ｆｍｉｎ−ＶＬｍａｘ）≦Ｚｐ／Ｚｍ≦（ＶＨｍａｘ−
Ｖｒｅｆｍｉｎ）／（Ｖｒｅｆｍａｘ−ＶＬｍｉｎ）を
満たす第一または第二の本発明の電気回路である。

【００３３】第十三の本発明（請求項１３に対応）は、
前記基準電位は、接地電位であることを特徴とする第十
二の本発明の電気回路である。

【００３４】第十四の本発明（請求項１４に対応）は、
正電源端子と、信号端子と、負電源端子とを有する少な
くとも一個の半導体素子と、半導体正電源端子と、基板
正電源端子と、半導体信号端子と、半導体負電源端子
と、基板負電源端子とを有する少なくとも一個のキャリ
ア基板とを備え、前記半導体正電源端子と前記基板正電
源端子とは、電気的に接続されており、前記半導体負電
源端子と前記基板負電源端子とは、電気的に接続されて
おり、前記正電源端子と前記半導体正電源端子とは、電
気的に接続されており、前記負電源端子と前記半導体負
電源端子とは、電気的に接続されており、前記信号端子
と前記半導体信号端子とは、電気的に接続されており、
前記信号端子からの出力電圧（Ｖｏｕｔ）は、前記正電
源の出力端子から供給される正電源電圧と前記負電源の
出力端子から供給される負電源電圧とを利用して生成さ
れ、前記正電源端子と前記基板正電源端子との間のイン
ピーダンス（Ｚｐ）と、前記負電源端子と前記基板負電
源端子との間のインピーダンス（Ｚｍ）と、前記基板正
電源端子に与えられる正電圧（Ｖｐ）と、前記基板負電
源端子に与えられる負電圧（Ｖｍ）と、前記信号端子か
らの出力電圧（Ｖｏｕｔ）とは、実質上Ｚｍ×Ｖｐ＋Ｖ
ｍ×Ｚｐ−Ｖｏｕｔ（Ｚｍ＋Ｚｐ）＝０を満たす半導体
パッケージである。

【００３５】第十五の本発明（請求項１５に対応）は、
正電源端子と、負電源端子とを有する少なくとも一個の
キャリア基板であって、前記正電源端子の形状と前記負
電源端子の形状とは、実質上同じであるキャリア基板で
ある。

【００３６】第十六の本発明（請求項１に対応）は、正
電源電極と、負電源電極とを有する少なくとも一個のキ
ャリア基板であって、前記正電源電極および前記負電源
電極の少なくとも一部は、前記キャリア基板内部におい
て平面状の構造をなし、前記正電源電極の平面状の構造
における表面形状と前記負電源電極の平面状の構造にお
ける表面形状とは、実質上同じであるキャリア基板であ
る。

【００３７】第十七の本発明（請求項１７に対応）は、
少なくとも一個の半導体素子と、正電源端子と負電源端
子とを有する少なくとも一個のキャリア基板とを備え、
前記半導体素子は、前記キャリア基板上に固定されてお
り、前記正電源端子の形状と前記負電源端子の形状と
は、実質上同じである半導体パッケージである。

【００３８】第十八の本発明（請求項１８に対応）は、
少なくとも一個の半導体素子と、正電源電極と負電源電
極とを有する少なくとも一個のキャリア基板とを備え、
前記半導体素子は、前記キャリア基板上に固定されてお
り、前記正電源電極および前記負電源電極の少なくとも
一部は、前記キャリア基板内部において平面状の構造を
なし、前記正電源電極の平面状の構造における表面形状
と前記負電源電極の平面状の構造における表面形状と
は、実質上同じである半導体パッケージである。

【００３９】第十九の本発明（請求項１９に対応）は、
前記負電源端子または負電源電極の接続される負電源
は、グランド（０Ｖ）である第十七または第十八の本発
明の半導体パッケージである。

【００４０】第二十の本発明（請求項２０に対応）は、
少なくとも一個の半導体装置と、正電源端子と負電源端
子とを有する少なくとも一個の基板とを備え、前記半導
体装置は、前記基板上に固定されており、前記正電源端
子の形状と前記負電源端子の形状とは、実質上同じであ
る電気回路装置である。

【００４１】第二十一の本発明（請求項２１に対応）
は、少なくとも一個の半導体装置と、正電源電極と負電
源電極とを有する少なくとも一個の基板とを備え、前記
半導体装置は、前記基板上に実装されており、前記正電
源電極または前記負電源電極の少なくとも一部は、前記
基板内部において平面状の構造をなし、前記正電源電極
の平面状の構造における表面形状と前記負電源電極の平
面状の構造における表面形状とは、実質上同じである電
気回路装置である。

【００４２】第二十二の本発明（請求項２２に対応）
は、前記負電源電極の接続される負電源は、グランド
（０Ｖ）である第二十一の本発明の電気回路装置であ
る。

【００４３】第二十三の本発明（請求項２３に対応）
は、前記平面状の構造は、前記基板の一部に限定されて
いる第二十二の本発明の電気回路装置である。

【００４４】第二十四の本発明（請求項２４に対応）
は、駆動時における、電源電流周波数（ｆ）と、前記基
板の比誘電率（ε）と、光速度（ｃ）と、前記平面状の
構造の最大長（ｌ）とは、ｃ／（８×ｆ×ｓｑｒｔ
（ε））＜ｌを満たす第二十二の本発明の電気回路装置
である。

【００４５】

【発明の実施の形態】以下では、本発明にかかる実施の
形態について、図面を参照しつつ説明を行う。

【００４６】（実施の形態１）図１は本発明の実施の形
態１による電気回路を示す図である。

【００４７】図１において、１は信号源であり、２は信
号源１上の信号端子であり、３は信号源１上の正電源端
子であり、４は信号源１上の負電源端子であり、５は正
電源であり、６は負電源であり、７は正電源５の正電源
出力端子であり、８は負電源６の負電源出力端子であ
り、９は正電源端子３と正電源出力端子７との間のイン
ピーダンス（Ｚｐ）であり、１０は負電源端子４と負電
源出力端子８との間のインピーダンス（Ｚｍ）である。

【００４８】このとき、正電源出力端子７に現れる正電
源出力電圧をＶｐ、負電源出力端子８に現れる負電源出
力電圧をＶｍ、正電源端子３の電圧をＶｉｃｐ、負電源
端子４の電圧をＶｉｃｎとする。また、信号源１に流れ
る電流をＩとする。

【００４９】通常ＶｉｃｐおよびＶｎｃｐに依存する、
信号源１の信号端子２に現れる信号電圧Ｖｏｕｔとして
は、その用途に応じて、一種類の一定電圧が必要であっ
たり、二種類以上の一定電圧が必要であったりする。そ
して、信号電圧Ｖｏｕｔは、そのような一定電圧がとら
れる期間に注目すると、（０≦ｒ≦１でパルス的に時間
変動する）一定の比率ｒを用いて表される。

【００５０】今仮に、信号源１の信号端子２の信号電圧
Ｖｏｕｔが次式であらわされるとする。

【００５１】 Ｖｏｕｔ＝ｒ×Ｖｉｃｐ＋（１−ｒ）×Ｖｉｃｎ また、正・負電源出力端子７、８とＶｉｃｐ、Ｖｉｃｎ
の間の関係は、Ｚｐ，Ｚｍ，Ｉを用いて次式のように与
えられる。

【００５２】Ｖｉｃｐ＝Ｖｐ−Ｉ×Ｚｐ Ｖｉｃｎ＝Ｖｍ＋Ｉ×Ｚｍ これより、Ｖｏｕｔを求めると次式がえられる。

【００５３】Ｖｏｕｔ＝ｒ×Ｖｐ＋（１−ｒ）Ｖｍ＋Ｉ
（（１−ｒ）Ｚｍ−ｒ×Ｚｐ） よって、電流Ｉが変動してもＶｏｕｔが変化しない条件
は、 （１−ｒ）Ｚｍ−ｒ×Ｚｐ＝０ であり、このとき、 Ｖｏｕｔ＝ｒ×Ｖｐ＋（１−ｒ）Ｖｍ である。したがって、 ｒ＝（Ｖｏｕｔ−Ｖｍ）／（Ｖｐ−Ｖｍ） であるが、これを先ほどの式 （１−ｒ）Ｚｍ−ｒ×Ｚｐ＝０ に代入して次式がえられる。

【００５４】

【数１】 Ｚｍ×Ｖｐ＋Ｖｍ×Ｚｐ−Ｖｏｕｔ（Ｚｍ＋Ｚｐ）＝０ 結局、（数１）が成立する場合、電流Ｉが変動してもＶ
ｏｕｔは変化しない。

【００５５】もちろん、電圧Ｖｏｕｔが二種類以上の一
定電圧をとる場合についても、それらの中心電圧が電流
Ｉに依存しないようにするための同様な条件を課すこと
により、通常のデジタル信号伝送における電圧比較を電
流値に影響されずに正確に行うことが可能となる。

【００５６】今仮に、Ｖｏｕｔ＝０である場合、（数
１）から

【００５７】

【数２】−Ｖｐ／Ｖｍ＝Ｚｐ／Ｚｍ が得られる。これは、正の値を持つ正電源Ｖｐと負の値
を持つ負電源Ｖｍを信号源１に与えた場合、Ｚｐ／Ｚｍ
をその電源電圧の比に等しくすれば信号源１の消費電流
によらず、Ｖｏｕｔは０から変動しないことになる。ま
た、今仮に、Ｖｍ＝０とすると、（数１）から、

【００５８】

【数３】Ｚｐ／Ｚｍ＝（Ｖｐ−Ｖｏｕｔ）／Ｖｏｕｔ が得られる。これは、ＺｍとＺｐの比（Ｚｐ／Ｚｍ）を
電源電圧Ｖｐと出力電圧Ｖｏｕｔの関係から得られる
（Ｖｐ−Ｖｏｕｔ）／Ｖｏｕｔに等しくすれば、Ｖｏｕ
ｔが変動しないことを示している。

【００５９】実際に、論理回路（７４ＡＳ００）に正電
源電圧＋２．５Ｖ、負電源電圧−２．５Ｖを与えた場合
の出力電圧の変動を測定してみた場合の回路図を図２
に、その場合の測定結果を図３、４に示す。

【００６０】それぞれの図において、１１は論理回路
（７４ＡＳ００）であり、１２は＋２．５Ｖ正電源であ
り、１３は−２．５Ｖ負電源であり、１４は論理回路１
１と＋２．５Ｖ正電源１２の間のインピーダンスであ
り、１５は論理回路１１と−２．５Ｖ負電源１３の間の
インピーダンスである。

【００６１】論理回路１１へは信号入力として、端子
１，４，９，１２に１００ＭＨｚのクロック信号を、ま
た、端子２，５，１０，１３は＋２．５Ｖ正電源１２に
接続し、Ｈｉｇｈ信号を与えた。この際の端子３の測定
結果を図３、４に示した。

【００６２】なお、図４は回路図２において、Ｚｐ＝３
０ｍＨ、Ｚｍ＝０Ｈを与えた場合、図３は回路図２にお
いて、Ｚｐ＝Ｚｍ＝１５ｍＨを与えた場合の測定結果で
ある。

【００６３】この結果より、０≦ｒ≦１の中間値ｒ＝１
／２を代表値として考えるとき、（１）Ｚｐ＝３０ｍ
Ｈ、Ｚｍ＝０Ｈの場合（（数１）が成立しない場合）、
出力信号は−２．５Ｖ側に大きく変動しているのに対
し、（２）Ｚｐ＝Ｚｍ＝１５ｍＨの場合（（数１）が成
立する場合）、０Ｖを中心に変動していないことが見受
けられる。

【００６４】また、実際に、論理回路（７４ＡＳ００）
に正電源電圧＋３．０Ｖ、負電源電圧０Ｖを与えた場合
の出力電圧の変動を測定してみた場合の回路図を図５
に、その場合の測定結果を図６、７に示す。

【００６５】それぞれの図において、１６は論理回路
（７４ＡＳ００）であり、１７は＋３．０Ｖ正電源であ
り、１４は論理回路１６と＋３．０Ｖ正電源１７の間の
インピーダンスであり、１５は論理回路１６とグランド
間のインピーダンスである。

【００６６】論理回路１６へは信号入力として、端子
１，４，９，１２に１００ＭＨｚのクロック信号を、ま
た、端子２，５，１０，１３は＋３．０Ｖ正電源１７に
接続し、Ｈｉｇｈ信号を与えた。また、７４ＡＳ００の
出力電圧はそのスペックより、ＶＯＨ＝２．４Ｖ、ＶＯ
Ｌ＝０．５Ｖである。このため、ＶＯＨとＶＯＬの中間
電圧１．４５Ｖを出力電圧を安定させるための基準とし
て選んだ。

【００６７】この際の端子３の測定結果を図６、７に示
した。なお、図７は回路図５において、Ｚｐ＝３０ｍ
Ｈ、Ｚｍ＝０Ｈを与えた場合、図７は回路図５におい
て、（数３）を満たすように、Ｚｐ＝１６ｍＨ、Ｚｍ＝
１５ｍＨを与えた場合の測定結果である。この結果よ
り、Ｚｐ＝３０ｍＨ、Ｚｍ＝０Ｈの場合、出力信号はグ
ランド側に大きく変動しているのに対し、Ｚｐ＝１６ｍ
Ｈ、Ｚｍ＝１５ｍＨの場合、１．４５Ｖを中心に変動し
ていないことが見受けられる。

【００６８】本実施の形態においては、信号源として、
論理回路を用いたが、他の論理回路もしくは他のＩＣや
半導体回路を用いても、（数１）が成立する限り同様の
効果が得られることは明らかである。また、信号源とし
てデジタル回路を用いたが、アナログ回路を用いても同
様の効果が得られることはその原理上明らかである。

【００６９】さらに、本実施の形態においては、電源電
圧として＋２．５Ｖ、−２．５Ｖ、３Ｖ、０Ｖ、また、
インピーダンスとして、３０ｍＨ、１５ｍＨ、１６ｍ
Ｈ、Ｖｏｕｔとして１．４５Ｖおよび０Ｖを用いたが、
（数１）を満足する関係であれば、この値でなくとも同
様の効果が得られることは明らかである。

【００７０】さらに、信号源から出力される信号端子が
一個でなくても、信号源の電源端子が複数個存在しても
同様の効果が得られることは明らかである。

【００７１】ただし、たとえば正電源の出力端子に接続
される正電源端子が複数個存在する場合、前述のインピ
ーダンスＺｐは、その複数個の正電源端子を等価回路的
に一つの正電源端子に置き換えた場合の合成インピーダ
ンスに対応する。

【００７２】さらに、信号源としてＣＭＯＳバッファを
用いた場合、バッファがＨｉｇｈ出力をする場合、信号
端子からの出力電圧ＶＯＨは、ＶＯＨ＝Ｖｉｃｐ−０．
４〜０．６Ｖ、また、Ｌｏｗを出力する場合、信号端子
からの出力電圧ＶＯＬは、ＶＯＬ＝Ｖｉｃｍ＋０．４〜
０．６Ｖとなる。この際、ＶＯＨとＶＯＬの中間の電位
が変動しないようにすることにより、もっとも大きくマ
ージンが取れることになる。つまり、Ｖｏｕｔ＝（ＶＯ
Ｈ＋ＶＯＬ）／２として、（数１）が成立するようにＺ
ｐ、Ｚｍを設定することにより最もマージンが大きく、
高周波に対応したＣＭＯＳバッファ回路を作成すること
が出来ることは（数１）より明らかである。また、この
場合、ＣＭＯＳバッファのＶｉｃｐ、Ｖｉｃｍからの電
圧降下を０．４〜０．６Ｖであると見積もったが、この
値には特にこだわらなくて良いことは（数１）に出てこ
ないことより明らかである。

【００７３】（実施の形態２）図８は本発明の実施の形
態２による電気回路を示す図である。

【００７４】図８において、２０は信号源であり、２１
は受信器であり、２２は信号源２０上の信号端子であ
り、２３は信号源２０上の正電源端子であり、２４は信
号源２０上の負電源端子であり、２５は受信器２１上の
信号入力端子であり、２６は受信器２１上の正電源端子
であり、２７は受信器２１上の負電源端子であり、５は
正電源であり、６は負電源であり、７は正電源５の正電
源出力端子であり、８は負電源６の負電源出力端子であ
り、２８は正電源端子２３と正電源出力端子７との間の
インピーダンスであり、２９は正電源端子２６と正電源
出力端子７との間のインピーダンスであり、３０は負電
源端子２４と負電源出力端子８との間のインピーダンス
である。３１は負電源端子２７と負電源出力端子８との
間のインピーダンスである。

【００７５】このとき、正電源出力端子７に現れる正電
源出力電圧をＶｐ、負電源出力端子８に現れる負電源出
力電圧をＶｍ、正電源端子２３および２６の電圧をＶｉ
ｃ１ｐ、Ｖｉｃ２ｐ負電源端子２４および２７の電圧を
Ｖｉｃ１ｎ、Ｖｉｃ２ｎとする。また、インピーダンス
２８、３０に流れる電流をＩ１、また、インピーダンス
２９、３１に流れる電流をＩ２とする。

【００７６】通常、信号源２０の信号端子２２に現れる
信号電圧は、ＶｉｃｐおよびＶｎｃｐに依存し、一定の
比率で表される。今仮に、信号源２０の信号端子２２の
信号電圧Ｖｏｕｔが次式であらわされるとする。

【００７７】 Ｖｏｕｔ＝ｒ×Ｖｉｃ１ｐ＋（１−ｒ）×Ｖｉｃ１ｎ また、正・負電源出力端子７、８とＶｉｃ１ｐ、Ｖｉｃ
１ｎの間の関係は、Ｚｐ１，Ｚｍ１，Ｉ１を用いて次式
のように与えられる。

【００７８】Ｖｉｃ１ｐ＝Ｖｐ−Ｉ１×Ｚｐ１ Ｖｉｃ１ｎ＝Ｖｍ＋Ｉ１×Ｚｍ１ これより、Ｖｏｕｔを求めると次式がえられる。

【００７９】Ｖｏｕｔ＝ｒ×Ｖｐ＋（１−ｒ）Ｖｍ＋Ｉ
（（１−ｒ）Ｚｍ１−ｒ×Ｚｐ１） これより、電流Ｉ１が変動しても、Ｖｏｕｔが変化しな
い条件は、 （１−ｒ）Ｚｍ１−ｒ×Ｚｐ１＝０ であり、このとき、 Ｖｏｕｔ＝ｒ×Ｖｐ＋（１−ｒ）Ｖｍ である。したがって、 ｒ＝（Ｖｏｕｔ−Ｖｍ）／（Ｖｐ−Ｖｍ） であるが、これを先ほどの式 （１−ｒ）Ｚｍ１−ｒ×Ｚｐ１＝０ に代入して次式がえられる。

【００８０】

【数４】Ｚｍ１×Ｖｐ＋Ｖｍ×Ｚｐ１−Ｖｏｕｔ（Ｚｍ
１＋Ｚｐ１）＝０ すなわち、（数４）が成立する場合、電流Ｉ１が変動し
てもＶｏｕｔは変化しない。

【００８１】また、受信器２１は電圧Ｖｏｕｔを信号入
力端子２５に入力し、ある一定の基準電圧Ｖｒｅｆと比
較して信号の大きさを判別する。このとき、同様の理由
により、

【００８２】

【数５】Ｚｍ２×Ｖｐ＋Ｖｍ×Ｚｐ２−Ｖｒｅｆ（Ｚｍ
２＋Ｚｐ２）＝０ が成り立つようにＺｐ２、Ｚｍ２を設定すると、電流Ｉ
２の大きさによらず、入力信号を正しく判断できる。

【００８３】外部から別途基準電圧入力端子を用いて基
準電圧を与えた場合は、基準電圧は電流Ｉ２の大きさに
より変動することはないが、受信器内部において、たと
えば抵抗分圧器などを用いて基準電圧を作り出す場合に
は、基準電圧は電圧Ｖｉｃ２ｐ、Ｖｉｃ２ｍに大きく依
存する。

【００８４】この抵抗分圧器の分圧比率をｒ：（１−
ｒ）とすると信号源の場合とまったく同じ式が成り立つ
ことは明らかである。

【００８５】このようにすると、別途基準電圧を与える
ことなく、信号伝達を行うことが可能になる。今仮に、
Ｖｏｕｔ＝０である場合、（数４）および（数５）か
ら、

【００８６】

【数６】−Ｖｐ／Ｖｍ＝Ｚｐ１／Ｚｍ１

【００８７】

【数７】−Ｖｐ／Ｖｍ＝Ｚｐ２／Ｚｍ２ が得られる。

【００８８】よって、正の値を持つ正電源Ｖｐと負の値
を持つ負電源Ｖｍを信号源２０、受信器２１に与えた場
合、Ｚｐ１／Ｚｍ１、Ｚｐ２／Ｚｍ２をその電源電圧の
比に等しくすれば信号源２０および受信器２１の消費電
流によらず、ＶｏｕｔおよびＶｒｅｆは０から変動しな
いことになる。また、今仮に、Ｖｍ＝０とすると、（数
４）および（数５）から、

【００８９】

【数８】 Ｚｐ１／Ｚｍ１＝（Ｖｐ−Ｖｏｕｔ）／Ｖｏｕｔ

【００９０】

【数９】 Ｚｐ２／Ｚｍ２＝（Ｖｐ−Ｖｏｕｔ）／Ｖｒｅｆ が得られる。

【００９１】これは、Ｚｍ１とＺｐ１の比（Ｚｐ１／Ｚ
ｍ１）およびＺｍ２とＺｐ２の比（Ｚｐ２／Ｚｍ２）
を、電源電圧Ｖｐと出力電圧Ｖｏｕｔ、Ｖｒｅｆの関係
から得られる（Ｖｐ−Ｖｏｕｔ）／Ｖｏｕｔもしくは
（Ｖｐ−Ｖｒｅｆ）／Ｖｒｅｆに等しくすれば、Ｖｏｕ
ｔおよびＶｒｅｆが変動しないことを示している。

【００９２】実際に、論理回路（７４ＡＳ００）に正電
源電圧＋２．５Ｖ、負電源電圧−２．５Ｖを与え、信号
伝達を行った。

【００９３】この際の回路図を図９に示す。図９におい
て、３２は論理回路（７４ＡＳ００）であり、３３は論
理回路（７４ＡＳ００）であり、３４は＋２．５Ｖ正電
源であり、３５は−２．５Ｖ負電源であり、２８は論理
回路３２と＋２．５Ｖ正電源３４の間のインピーダンス
であり、３０は論理回路３２と−２．５Ｖ負電源３５の
間のインピーダンスであり、２９は論理回路３３と＋
２．５Ｖ正電源３４の間のインピーダンスであり、３１
は論理回路３３と−２．５Ｖ負電源３５の間のインピー
ダンスである。

【００９４】論理回路３２へは信号入力として、端子
１，４，９，１２に１００ＭＨｚのクロック信号を、ま
た、端子２，５，１０，１３は＋２．５Ｖ正電源３４に
接続し、Ｈｉｇｈ信号を与えた。さらに、論理回路３３
の端子１に論理回路３２の端子３を接続し、端子２，
４，５，９，１０，１２，１３は＋２．５Ｖ正電源３４
に接続し、Ｈｉｇｈ信号を与えた。

【００９５】この結果、Ｚｐ１＝Ｚｐ２＝３０ｍＨ、Ｚ
ｍ１＝Ｚｍ２＝０Ｈを与えた場合、論理回路３３の端子
３からは正しい出力信号が得られなかったが、Ｚｐ１＝
Ｚｐ２＝Ｚｍ１＝Ｚｍ２＝１５ｍＨを与えた場合、論理
回路３３の端子３からは正しい出力信号が得られた。

【００９６】また、実際に論理回路（７４ＡＳ００）に
正電源電圧＋３．０Ｖ、負電源電圧０Ｖを与え、信号伝
達を行った。

【００９７】この際の回路図を図１０に示す。図１０に
おいて、３６は論理回路（７４ＡＳ００）であり、３７
は論理回路（７４ＡＳ００）であり、３８は＋３．０Ｖ
正電源であり、２８は論理回路３６と＋３．０Ｖ正電源
３８の間のインピーダンスであり、３０は論理回路３６
とグランド電源の間のインピーダンスであり、２９は論
理回路３７と＋３．０Ｖ正電源３８の間のインピーダン
スであり、３１は論理回路３７とグランド電源の間のイ
ンピーダンスである。

【００９８】論理回路３６へは信号入力として、端子
１，４，９，１２に１００ＭＨｚのクロック信号を、ま
た、端子２，５，１０，１３は＋３．０Ｖ正電源３８に
接続し、Ｈｉｇｈ信号を与えた。さらに、論理回路３７
の端子１に論理回路３６の端子３を接続し、端子２，
４，５，９，１０，１２，１３は＋３．０Ｖ正電源３８
に接続し、Ｈｉｇｈ信号を与えた。

【００９９】この結果、Ｚｐ１＝Ｚｐ２＝３０ｍＨ、Ｚ
ｍ１＝Ｚｍ２＝０Ｈを与えた場合、論理回路３７の端子
３からは正しい出力信号が得られなかったが、Ｚｐ１＝
Ｚｐ２＝Ｚｍ１＝Ｚｍ２＝１５ｍＨを与えた場合、論理
回路３７の端子３からは正しい出力信号が得られた。

【０１００】本実施の形態においては、信号源として、
論理回路を用いたが、他の論理回路もしくは他のＩＣや
半導体回路を用いても、（数１）が成立する限り同様の
効果が得られることは明らかである。また、信号源とし
てデジタル回路を用いたが、アナログ回路を用いても同
様の効果が得られることはその原理上明らかである。

【０１０１】さらに、本実施の形態においては、電源電
圧として＋２．５Ｖ、−２．５Ｖ、３Ｖ、０Ｖ、また、
インピーダンスとして、３０ｍＨ、１５ｍＨ、１６ｍ
Ｈ、Ｖｏｕｔとして１．４５Ｖおよび０Ｖを用いたが、
（数４）を満足する関係であれば、この値でなくとも同
様の効果が得られることは明らかである。

【０１０２】さらに、信号源から出力される信号端子が
一個でなくても、信号源の電源端子が複数個存在しても
同様の効果が得られることは明らかである。

【０１０３】さらに、信号源としてＣＭＯＳバッファを
用いた場合、バッファがＨｉｇｈ出力をする場合、信号
端子からの出力電圧ＶＯＨは、ＶＯＨ＝Ｖｉｃｐ−０．
４〜０．６Ｖ、また、Ｌｏｗを出力する場合、信号端子
からの出力電圧ＶＯＬは、ＶＯＬ＝Ｖｉｃｍ＋０．４〜
０．６Ｖとなる。この際、ＶＯＨとＶＯＬの中間の電位
が変動しないようにすることにより、もっとも大きくマ
ージンが取れることになる。つまり、Ｖｏｕｔ＝（ＶＯ
Ｈ＋ＶＯＬ）／２として、（数１）が成立するようにＺ
ｐ、Ｚｍを設定することにより最もマージンが大きく、
高周波に対応したＣＭＯＳバッファ回路を作成すること
が出来ることは（数１）より明らかである。また、この
場合、ＣＭＯＳバッファのＶｉｃｐ、Ｖｉｃｍからの電
圧降下を０．４〜０．６Ｖであると見積もったが、この
値には特にこだわらなくて良いことは（数１）に出てこ
ないことより明らかである。

【０１０４】さらに、通常のデジタル信号伝達の場合、
入力信号と出力信号の関係に余裕を持たせ、伝送線路中
において信号の劣化が発生した場合でも、正しく伝達で
きる様に、電圧の関係が定義されている。このため、こ
の関係を満たす範囲で、電圧が正しく伝送されればよ
い。デジタル回路において、Ｖｍ＝０とすると、高電圧
信号の最大値（ＶＨｍａｘ）と最小値（ＶＨｍｉｎ）
と、低電圧信号の最大値（ＶＬｍａｘ）と最小値（ＶＬ
ｍｉｎ）と、基準電位の最大値（Ｖｒｅｆｍａｘ）と最
小値（Ｖｒｅｆｍｉｎ）、および、前記インピーダンス
の比（Ｚｐ１／Ｚｍ１、Ｚｐ２／Ｚｍ２）の関係が、
（数８）、（数９）から、次式が成立すればよいことが
わかる。

【０１０５】 （ＶＨｍｉｎ−Ｖｒｅｆｍａｘ）／（Ｖｒｅｆｍｉｎ−ＶＬｍａｘ） ≦Ｚｐ１／Ｚｍ１， Ｚｐ２／Ｚｍ２ ≦（ＶＨｍａｘ−Ｖｒｅｆｍｉｎ）／（Ｖｒｅｆｍａｘ−ＶＬｍｉｎ） （実施の形態３）図１１は本実施の形態３による（半導
体）パッケージ構造を示す断面図である。

【０１０６】図１１において、３９は半導体素子、４０
はキャリア基板、４１は正電源端子、４２は負電源端
子、４３は信号端子、４４は半導体正電源端子、４５は
基板正電源端子、４６は半導体負電源端子、４７は基板
負電源端子、４８は半導体信号端子、４９は基板信号端
子であり、正電源端子４１は半導体正電源端子４４と、
負電源端子４２は半導体負電源端子４６と、信号端子４
３は半導体負信号端子４８と、電気的に接続されてい
る。また、正電源端子４１と基板正電源端子４５との間
の配線に起因するインピーダンスをＺｐ、負電源端子４
２と基板負電源端子４７との間の配線に起因するインピ
ーダンスをＺｍとする。

【０１０７】今、基板正電源端子４５が正電源５に接続
され、４７が負電源６に接続されているとし、正電源５
の出力電圧をＶｐ、負電源６の出力電圧をＶｍ、正電源
端子４１の電圧をＶｉｃｐ、負電源端子４２の電圧をＶ
ｉｃｎとする。また、半導体素子３９に流れる電流をＩ
とする。

【０１０８】通常、半導体素子３９の信号端子４３に現
れる信号電圧は、ＶｉｃｐおよびＶｎｃｐに依存し、一
定の比率で表される。今仮に、半導体素子３９の信号端
子４３の信号電圧Ｖｏｕｔが次式であらわされるとす
る。

【０１０９】 Ｖｏｕｔ＝ｒ×Ｖｉｃｐ＋（１−ｒ）×Ｖｉｃｎ また、正・負電源出力Ｖｐ、ＶｍとＶｉｃｐ、Ｖｉｃｎ
の間の関係は、Ｚｐ，Ｚｍ，Ｉを用いて次式のように与
えられる。

【０１１０】Ｖｉｃｐ＝Ｖｐ−Ｉ×Ｚｐ Ｖｉｃｎ＝Ｖｍ＋Ｉ×Ｚｍ これより、Ｖｏｕｔを求めると次式がえられる。

【０１１１】Ｖｏｕｔ＝ｒ×Ｖｐ＋（１−ｒ）Ｖｍ＋Ｉ
（（１−ｒ）Ｚｍ−ｒ×Ｚｐ） よって、電流Ｉが変動してもＶｏｕｔが変化しない条件
は、 （１−ｒ）Ｚｍ−ｒ×Ｚｐ＝０ であり、このとき、 Ｖｏｕｔ＝ｒ×Ｖｐ＋（１−ｒ）Ｖｍ である。したがって、 ｒ＝（Ｖｏｕｔ−Ｖｍ）／（Ｖｐ−Ｖｍ） であるが、これを先ほどの式 （１−ｒ）Ｚｍ−ｒ×Ｚｐ＝０ に代入して次式がえられる。

【０１１２】

【数１０】 Ｚｍ×Ｖｐ＋Ｖｍ×Ｚｐ−Ｖｏｕｔ（Ｚｍ＋Ｚｐ）＝０ 結局、（数１０）が成立する場合、電流Ｉが変動しても
Ｖｏｕｔは変化しない。

【０１１３】今仮に、Ｖｏｕｔ＝０である場合、（数１
０）から

【０１１４】

【数１１】−Ｖｐ／Ｖｍ＝Ｚｐ／Ｚｍ が得られる。これは、正の値を持つ正電源Ｖｐと負の値
を持つ負電源Ｖｍを半導体素子３９に与えた場合、Ｚｐ
／Ｚｍをその電源電圧の比に等しくすれば半導体素子３
９の消費電流によらず、Ｖｏｕｔは０から変動しないこ
とになる。また、今仮に、Ｖｍ＝０とすると、（数１
１）から、

【０１１５】

【数１２】Ｚｐ／Ｚｍ＝（Ｖｐ−Ｖｏｕｔ）／Ｖｏｕｔ が得られる。これは、ＺｍとＺｐの比（Ｚｐ／Ｚｍ）を
電源電圧Ｖｐと出力電圧Ｖｏｕｔの関係から得られる
（Ｖｐ−Ｖｏｕｔ）／Ｖｏｕｔに等しくすれば、Ｖｏｕ
ｔが変動しないことを示している。

【０１１６】実際に、２ＧＨｚで動作する半導体素子を
作成し、パッケージに封止して出力電圧の変動を測定し
た。なお、信号反転素子は４回路のＮＯＴ素子からな
り、そのうち３個のＮＯＴ素子には２ＧＨｚのクロック
信号を入力し、残りの一個のＮＯＴ素子は、正電源電圧
に接続し、出力としてＬＯＷレベル出力が得られるよう
にした。

【０１１７】このときの回路図を図１２に示す。図１２
において、３９は本実施の形態によるパッケージ構成を
有する半導体素子、５は正電源、６は負電源である。こ
のときの、正電源電圧は＋２．５Ｖ、負電源電圧は−
０．５Ｖ、ＬＯＷレベル出力電圧は０Ｖである。

【０１１８】正電源側のインピーダンスＺｐが２５ｎ
Ｈ、負電源電圧側のインピーダンスが１ｎＨの場合と比
較して、正電源側のインピーダンスＺｐが２５ｎＨ、負
電源電圧側のインピーダンスが５ｎＨの場合、出力電圧
の変動は１５分の１になった。

【０１１９】本実施の形態においては、半導体素子とし
て、信号反転素子を用いたが、他の論理回路もしくは他
のＩＣや半導体回路を用いても、（数１１）が成立する
限り同様の効果が得られることは明らかである。また、
半導体素子としてデジタル回路を用いたが、アナログ回
路を用いても同様の効果が得られることはその原理上明
らかである。

【０１２０】さらに、本実施の形態においては、電源電
圧として＋２．５Ｖ、−０．５Ｖ、また、インピーダン
スとして、２５ｎＨ、１ｎＨ、５ｎＨ、Ｖｏｕｔとして
０Ｖを用いたが、（数１１）を満足する関係であれば、
この値でなくとも同様の効果が得られることは明らかで
ある。たとえば、電源電圧として３Ｖ、負電源電圧とし
て０Ｖを用いてもまったくなんら変わらない。

【０１２１】さらに、本実施の形態においては、出力電
圧として、０Ｖを用いたが、デジタル素子においては、
出力電圧はＬｏｗレベル出力（ＶＯＬ）とＨｉｇｈレベ
ル出力（ＶＯＨ）の２種類を持つ。このため、Ｖｏｕｔ
＝（ＶＯＨ＋ＶＯＬ）／２として、中間電位が変動しな
いようにＺｐ、Ｚｍを設定することにより、デジタル信
号の出力が電流Ｉによらず正しく出力できることは（数
１１）より明らかである。

【０１２２】さらに、デジタル素子においては、通常、
信号出力と信号入力の間に、一定の余裕を持たせ、伝送
線路中において信号の劣化が発生した場合でも、正しく
伝達できる様に、電圧の関係が定義されている。このた
め、この関係を満たす範囲で、電圧が正しく伝送されれ
ばよい。デジタル回路において、Ｖｍ＝０とすると、高
電圧信号の最大値（ＶＨｍａｘ）と最小値（ＶＨｍｉ
ｎ）と、低電圧信号の最大値（ＶＬｍａｘ）と最小値
（ＶＬｍｉｎ）と、基準電位の最大値（Ｖｒｅｆｍａ
ｘ）と最小値（Ｖｒｅｆｍｉｎ）、および、前記インピ
ーダンスの比（Ｚｐ／Ｚｍ）の関係が、（数１２）か
ら、次式が成立すればよいことがわかる。

【０１２３】 （ＶＨｍｉｎ−Ｖｒｅｆｍａｘ）／（Ｖｒｅｆｍｉｎ−ＶＬｍａｘ） ≦Ｚｐ／Ｚｍ ≦（ＶＨｍａｘ−Ｖｒｅｆｍｉｎ）／（Ｖｒｅｆｍａｘ−ＶＬｍｉｎ） さらに、半導体素子から出力される信号端子が一個でな
くても、半導体素子の電源端子が複数個存在しても同様
の効果が得られることは明らかである。

【０１２４】また、本実施の形態においては、Ｚｐ、Ｚ
ｍを半導体パッケージの配線に起因するインピーダンス
としたが、これはインピーダンスであれば良く、チップ
インダクタ、チップ抵抗等を用いてインピーダンスとし
ても良いことは、（数１１）から明らかである。また、
インダクタ成分が存在する場合、インピーダンスの大き
さは周波数の大きさに依存する。これは、インダクタ成
分のインピーダンスがｊωＬであることから明らかであ
る。このため、上式における関係は周波数依存性があ
り、もっとも考慮すべき周波数において上記関係式が成
立すようにするのが効果的であることは明らかである。

【０１２５】（実施の形態４）図１３は本実施の形態４
によるパッケージ構造を示す断面図である。

【０１２６】図１３において、５０は半導体素子、５１
はキャリア基板、５２は正電源端子、５３は負電源端
子、５４は信号端子、５５は半導体正電源端子、５６は
基板正電源端子、５７は半導体負電源端子、５８は基板
負電源端子、５９は半導体信号端子、６０は基板信号端
子であり、６１および６２はキャリア基板５１内におけ
る平板状導体であり、正電源端子５２は半導体正電源端
子５５および平板上導体６１と、負電源端子５３は半導
体負電源端子５７および平板上導体６２と、信号端子５
４は半導体負信号端子５９と、電気的に接続されてい
る。また、正電源端子５２と基板正電源端子５６との間
の配線に起因するインピーダンスをＺｐ、負電源端子５
３と基板負電源端子５８との間の配線に起因するインピ
ーダンスをＺｍとする。

【０１２７】今、基板正電源端子５６が正電源５に接続
され、５８が負電源６に接続されているとし、正電源５
の出力電圧をＶｐ、負電源６の出力電圧をＶｍ、正電源
端子５２の電圧をＶｉｃｐ、負電源端子５３の電圧をＶ
ｉｃｎとする。また、半導体素子５０に流れる電流をＩ
とする。

【０１２８】通常、半導体素子５０の信号端子５４に現
れる信号電圧は、ＶｉｃｐおよびＶｎｃｐに依存し、一
定の比率で表される。今仮に、半導体素子５０の信号端
子５４の信号電圧Ｖｏｕｔが次式であらわされるとす
る。

【０１２９】 Ｖｏｕｔ＝ｒ×Ｖｉｃｐ＋（１−ｒ）×Ｖｉｃｎ また、正・負電源出力Ｖｐ、ＶｍとＶｉｃｐ、Ｖｉｃｎ
の間の関係は、Ｚｐ，Ｚｍ，Ｉを用いて次式のように与
えられる。

【０１３０】Ｖｉｃｐ＝Ｖｐ−Ｉ×Ｚｐ Ｖｉｃｎ＝Ｖｍ＋Ｉ×Ｚｍ これより、Ｖｏｕｔを求めると次式がえられる。

【０１３１】Ｖｏｕｔ＝ｒ×Ｖｐ＋（１−ｒ）Ｖｍ＋Ｉ
（（１−ｒ）Ｚｍ−ｒ×Ｚｐ） よって、電流Ｉが変動してもＶｏｕｔが変化しない条件
は、 （１−ｒ）Ｚｍ−ｒ×Ｚｐ＝０ であり、このとき、 Ｖｏｕｔ＝ｒ×Ｖｐ＋（１−ｒ）Ｖｍ である。

【０１３２】したがって、 ｒ＝（Ｖｏｕｔ−Ｖｍ）／（Ｖｐ−Ｖｍ） であるが、これを先ほどの式（１−ｒ）Ｚｍ−ｒ×Ｚｐ
＝０に代入して次式がえられる。

【０１３３】

【数１３】 Ｚｍ×Ｖｐ＋Ｖｍ×Ｚｐ−Ｖｏｕｔ（Ｚｍ＋Ｚｐ）＝０ 結局、（数１３）が成立する場合、電流Ｉが変動しても
Ｖｏｕｔは変化しない。

【０１３４】今仮に、Ｖｏｕｔ＝０である場合、（数１
３）から

【０１３５】

【数１４】−Ｖｐ／Ｖｍ＝Ｚｐ／Ｚｍ が得られる。これより、正の値を持つ正電源Ｖｐと負の
値を持つ負電源Ｖｍを半導体素子３９に与えた場合、Ｚ
ｐ／Ｚｍをその電源電圧の比に等しくすれば半導体素子
３９の消費電流によらず、Ｖｏｕｔは０から変動しない
ことになる。

【０１３６】平板状導体６１および６２がキャリア基板
内において同様の形状をなす場合、Ｚｐ＝Ｚｍとなる。
これより、Ｖｐ＝−Ｖｍとし、キャリア基板内の正電源
用平板状導体と負電源用平板状導体の形状を等しくした
場合、（数１４）が常に成立することになり、安定した
出力電圧が得られる。

【０１３７】実際に、２ＧＨｚで動作する半導体素子を
作成し、パッケージに封止して出力電圧の変動を測定し
た。なお、信号反転素子は４回路のＮＯＴ素子からな
り、４個のＮＯＴ素子には２ＧＨｚのクロック信号を入
力し、そのうち一個のＮＯＴ素子の出力を出力と得られ
るようにした。

【０１３８】このときの回路図を図１４に示す。図１４
において、５０は本実施の形態によるパッケージ構成を
有する半導体素子、５は正電源、６は負電源である。こ
のときの、正電源電圧は＋１．５Ｖ、負電源電圧は−
１．５Ｖ、出力電圧はＨｉｇｈ＝＋１．１Ｖ、Ｌｏｗ＝
−１．１Ｖ、平均０Ｖである。

【０１３９】このとき、キャリア基板内の正電源用平板
状導体が１０ｍｍ角、負電源用平板状導体が４５ｍｍ角
の場合と比較して、キャリア基板内の正電源用平板状導
体、負電源用平板状導体が共に４５ｍｍ角の場合、出力
電圧の平均値の変動はおよそ５分の１になった。

【０１４０】本実施の形態においては、半導体素子とし
て、信号反転素子を用いたが、他の論理回路もしくは他
のＩＣや半導体回路を用いても、（数１４）が成立する
限り同様の効果が得られることは明らかである。また、
半導体素子としてデジタル回路を用いたが、アナログ回
路を用いても同様の効果が得られることはその原理上明
らかである。

【０１４１】さらに、本実施の形態においては、電源電
圧として＋１．５Ｖ、−１．５Ｖ、また、平板状導体の
大きさとして、１０ｍｍ角もしくは４５ｍｍ角、Ｖｏｕ
ｔとして０Ｖを用いたが、（数１４）を満足する関係で
あれば、この値でなくとも同様の効果が得られることは
明らかである。

【０１４２】さらに、デジタル素子においては、通常、
信号出力と信号入力の間に、一定の余裕を持たせ、伝送
線路中において信号の劣化が発生した場合でも、正しく
伝達できる様に、電圧の関係が定義されている。このた
め、この関係を満たす範囲で、電圧が正しく伝送されれ
ばよい。デジタル回路において、高電圧信号の最大値
（ＶＨｍａｘ）と最小値（ＶＨｍｉｎ）と、低電圧信号
の最大値（ＶＬｍａｘ）と最小値（ＶＬｍｉｎ）と、基
準電位の最大値（Ｖｒｅｆｍａｘ）と最小値（Ｖｒｅｆ
ｍｉｎ）、および、前記インピーダンスの比（Ｚｐ／Ｚ
ｍ）の関係が、（数１４）から、次式が成立すればよい
ことがわかる。

【０１４３】 （ＶＨｍｉｎ−Ｖｒｅｆｍａｘ）／（Ｖｒｅｆｍｉｎ−ＶＬｍａｘ） ≦Ｚｐ／Ｚｍ ≦（ＶＨｍａｘ−Ｖｒｅｆｍｉｎ）／（Ｖｒｅｆｍａｘ−ＶＬｍｉｎ） さらに、半導体素子から出力される信号端子が一個でな
くても、半導体素子の電源端子が複数個存在しても同様
の効果が得られることは明らかである。

【０１４４】また、インダクタ成分が存在する場合、イ
ンピーダンスの大きさは周波数の大きさに依存する。こ
れは、インダクタ成分のインピーダンスがｊωＬである
ことから明らかである。このため、上式における関係は
周波数依存性があり、もっとも考慮すべき周波数におい
て上記関係式が成立すようにするのが効果的であること
は明らかである。

【０１４５】さらに、従来、キャリア基板内部の平行状
導体の形状が異なると、キャリア基板が一方の側に反る
という問題が発生する場合があったが、本発明において
はキャリア基板内部の平行状導体の形状が等しいため、
この様な問題は発生しない。

【０１４６】（実施の形態５）図１５は本実施の形態５
による電気回路装置を示す断面図である。

【０１４７】図１５において、６３は半導体装置、６４
は基板、６５は正電源端子、６６は負電源端子、６７は
信号端子、６８は半導体正電源端子、６９は基板正電源
端子、７０は半導体負電源端子、７１は基板負電源端
子、７２は半導体信号端子、正電源端子６５は半導体正
電源端子６８と、負電源端子６６は半導体負電源端子７
０と、信号端子６７は半導体負信号端子７２と、電気的
に接続されている。また、正電源端子６５と基板正電源
端子６９との間のインピーダンスをＺｐ、負電源端子６
６と基板負電源端子７１との間のインピーダンスをＺｍ
とする。

【０１４８】今、基板正電源端子６９が正電源５に接続
され、７１が負電源６に接続されているとし、正電源５
の出力電圧をＶｐ、負電源６の出力電圧をＶｍ、正電源
端子６５の電圧をＶｉｃｐ、負電源端子６６の電圧をＶ
ｉｃｎとする。また、半導体装置６３に流れる電流をＩ
とする。

【０１４９】通常、半導体装置６３の信号端子６７に現
れる信号電圧は、ＶｉｃｐおよびＶｎｃｐに依存し、一
定の比率で表される。今仮に、半導体装置６３の信号端
子６７の信号電圧Ｖｏｕｔが次式であらわされるとす
る。

【０１５０】 Ｖｏｕｔ＝ｒ×Ｖｉｃｐ＋（１−ｒ）×Ｖｉｃｎ また、正・負電源出力Ｖｐ、ＶｍとＶｉｃｐ、Ｖｉｃｎ
の間の関係は、Ｚｐ，Ｚｍ，Ｉを用いて次式のように与
えられる。

【０１５１】Ｖｉｃｐ＝Ｖｐ−Ｉ×Ｚｐ Ｖｉｃｎ＝Ｖｍ＋Ｉ×Ｚｍ これより、Ｖｏｕｔを求めると次式がえられる。

【０１５２】Ｖｏｕｔ＝ｒ×Ｖｐ＋（１−ｒ）Ｖｍ＋Ｉ
（（１−ｒ）Ｚｍ−ｒ×Ｚｐ） よって、電流Ｉが変動してもＶｏｕｔが変化しない条件
は、 （１−ｒ）Ｚｍ−ｒ×Ｚｐ＝０ であり、このとき、 Ｖｏｕｔ＝ｒ×Ｖｐ＋（１−ｒ）Ｖｍ である。

【０１５３】したがって、 ｒ＝（Ｖｏｕｔ−Ｖｍ）／（Ｖｐ−Ｖｍ） であるが、これを先ほどの式 （１−ｒ）Ｚｍ−ｒ×Ｚｐ＝０ に代入して次式がえられる。

【０１５４】

【数１５】 Ｚｍ×Ｖｐ＋Ｖｍ×Ｚｐ−Ｖｏｕｔ（Ｚｍ＋Ｚｐ）＝０ 結局、（数１５）が成立する場合、電流Ｉが変動しても
Ｖｏｕｔは変化しない。

【０１５５】今仮に、Ｖｏｕｔ＝０である場合、（数１
５）から

【０１５６】

【数１６】−Ｖｐ／Ｖｍ＝Ｚｐ／Ｚｍ が得られる。これは、正の値を持つ正電源Ｖｐと負の値
を持つ負電源Ｖｍを半導体装置６３に与えた場合、Ｚｐ
／Ｚｍをその電源電圧の比に等しくすれば半導体装置６
３の消費電流によらず、Ｖｏｕｔは０から変動しないこ
とになる。また、今仮に、Ｖｍ＝０とすると、（数１
５）から、

【０１５７】

【数１７】Ｚｐ／Ｚｍ＝（Ｖｐ−Ｖｏｕｔ）／Ｖｏｕｔ が得られる。これは、ＺｍとＺｐの比（Ｚｐ／Ｚｍ）を
電源電圧Ｖｐと出力電圧Ｖｏｕｔの関係から得られる
（Ｖｐ−Ｖｏｕｔ）／Ｖｏｕｔに等しくすれば、Ｖｏｕ
ｔが変動しないことを示している。

【０１５８】実際に、２ＧＨｚで動作する半導体装置を
作成し、基板上に実装して出力電圧の変動を測定した。
なお、信号反転素子は４回路のＮＯＴ素子からなり、そ
のうち３個のＮＯＴ素子には２ＧＨｚのクロック信号を
入力し、残りの一個のＮＯＴ素子は、正電源電圧に接続
し、出力としてＬＯＷレベル出力が得られるようにし
た。

【０１５９】このときの回路図を図１６に示す。６３は
半導体装置、５は正電源、６は負電源である。このとき
の、正電源電圧は＋２．５Ｖ、負電源電圧は−０．５
Ｖ、ＬＯＷレベル出力電圧は０Ｖである。正電源側のイ
ンピーダンスＺｐが２５０ｎＨ、負電源電圧側のインピ
ーダンスが１０ｎＨの場合と比較して、正電源側のイン
ピーダンスＺｐが２５０ｎＨ、負電源電圧側のインピー
ダンスが５０ｎＨの場合、出力電圧の変動は１５分の１
になった。

【０１６０】本実施の形態においては、半導体装置とし
て、信号反転素子を用いたが、他の論理回路もしくは他
のＩＣや半導体回路を用いても、（数１１）が成立する
限り同様の効果が得られることは明らかである。また、
半導体装置としてデジタル回路を用いたが、アナログ回
路を用いても同様の効果が得られることはその原理上明
らかである。

【０１６１】さらに、本実施の形態においては、電源電
圧として＋２．５Ｖ、−０．５Ｖ、また、インピーダン
スとして、２５０ｎＨ、１０ｎＨ、５０ｎＨ、Ｖｏｕｔ
として０Ｖを用いたが、（数１５）を満足する関係であ
れば、この値でなくとも同様の効果が得られることは明
らかである。たとえば、電源電圧として３Ｖ、負電源電
圧として０Ｖを用いてもまったくなんら変わらない。

【０１６２】さらに、本実施の形態においては、出力電
圧として、０Ｖを用いたが、デジタル素子においては、
出力電圧はＬｏｗレベル出力（ＶＯＬ）とＨｉｇｈレベ
ル出力（ＶＯＨ）の２種類を持つ。このため、Ｖｏｕｔ
＝（ＶＯＨ＋ＶＯＬ）／２として、中間電位が変動しな
いようにＺｐ、Ｚｍを設定することにより、デジタル信
号の出力が電流Ｉによらず正しく出力できることは（数
１５）より明らかである。

【０１６３】さらに、デジタル素子においては、通常、
信号出力と信号入力の間に、一定の余裕を持たせ、伝送
線路中において信号の劣化が発生した場合でも、正しく
伝達できる様に、電圧の関係が定義されている。このた
め、この関係を満たす範囲で、電圧が正しく伝送されれ
ばよい。デジタル回路において、高電圧信号の最大値
（ＶＨｍａｘ）と最小値（ＶＨｍｉｎ）と、低電圧信号
の最大値（ＶＬｍａｘ）と最小値（ＶＬｍｉｎ）と、基
準電位の最大値（Ｖｒｅｆｍａｘ）と最小値（Ｖｒｅｆ
ｍｉｎ）、および、前記インピーダンスの比（Ｚｐ／Ｚ
ｍ）の関係が、（数１５）から、次式が成立すればよい
ことがわかる。

【０１６４】 （ＶＨｍｉｎ−Ｖｒｅｆｍａｘ）／（Ｖｒｅｆｍｉｎ−ＶＬｍａｘ） ≦Ｚｐ／Ｚｍ ≦（ＶＨｍａｘ−Ｖｒｅｆｍｉｎ）／（Ｖｒｅｆｍａｘ−ＶＬｍｉｎ） さらに、半導体装置から出力される信号端子が一個でな
くても、半導体装置の電源端子が複数個存在しても同様
の効果が得られることは明らかである。

【０１６５】また、Ｚｐ、Ｚｍは基板の配線に起因する
インピーダンスとしたが、これはインピーダンスであれ
ば良く、チップインダクタ、チップ抵抗等を用いてイン
ピーダンスとしても良いことは、（数１５）から明らか
である。また、インダクタ成分が存在する場合、インピ
ーダンスの大きさは周波数の大きさに依存する。これ
は、インダクタ成分のインピーダンスがｊωＬであるこ
とから明らかである。このため、上式における関係は周
波数依存性があり、もっとも考慮すべき周波数において
上記関係式が成立すようにするのが効果的であることは
明らかである。

【０１６６】（実施の形態６）図１７は本実施の形態６
によるパッケージ構造を示す断面図である。

【０１６７】図１７において、７３は半導体装置、７４
は基板、７５は正電源端子、７６は負電源端子、７７は
信号端子、７８は半導体正電源端子、７９は基板正電源
端子、８０は半導体負電源端子、８１は基板負電源端
子、８２は半導体信号端子、８３および８４は基板７４
内における平板状導体であり、正電源端子７５は半導体
正電源端子７８および平板上導体８３と、負電源端子７
６は半導体負電源端子８０および平板上導体８４と、信
号端子７７は半導体負信号端子８２と、電気的に接続さ
れている。また、正電源端子７５と基板正電源端子７９
との間のインピーダンスをＺｐ、負電源端子７６と基板
負電源端子８１との間のインピーダンスをＺｍとする。

【０１６８】今、基板正電源端子７９が正電源５に接続
され、８１が負電源６に接続されているとし、正電源５
の出力電圧をＶｐ、負電源６の出力電圧をＶｍ、正電源
端子７５の電圧をＶｉｃｐ、負電源端子７６の電圧をＶ
ｉｃｎとする。また、半導体装置７３に流れる電流をＩ
とする。

【０１６９】通常、半導体装置７３の信号端子７７に現
れる信号電圧は、ＶｉｃｐおよびＶｎｃｐに依存し、一
定の比率で表される。今仮に、半導体装置７３の信号端
子７７の信号電圧Ｖｏｕｔが次式であらわされるとす
る。

【０１７０】 Ｖｏｕｔ＝ｒ×Ｖｉｃｐ＋（１−ｒ）×Ｖｉｃｎ また、正・負電源出力Ｖｐ、ＶｍとＶｉｃｐ、Ｖｉｃｎ
の間の関係は、Ｚｐ，Ｚｍ，Ｉを用いて次式のように与
えられる。

【０１７１】Ｖｉｃｐ＝Ｖｐ−Ｉ×Ｚｐ Ｖｉｃｎ＝Ｖｍ＋Ｉ×Ｚｍ これより、Ｖｏｕｔを求めると次式がえられる。

【０１７２】Ｖｏｕｔ＝ｒ×Ｖｐ＋（１−ｒ）Ｖｍ＋Ｉ
（（１−ｒ）Ｚｍ−ｒ×Ｚｐ） よって、電流Ｉが変動してもＶｏｕｔが変化しない条件
は、 （１−ｒ）Ｚｍ−ｒ×Ｚｐ＝０ であり、このとき、 Ｖｏｕｔ＝ｒ×Ｖｐ＋（１−ｒ）Ｖｍ である。

【０１７３】したがって、 ｒ＝（Ｖｏｕｔ−Ｖｍ）／（Ｖｐ−Ｖｍ） であるが、これを先ほどの式 （１−ｒ）Ｚｍ−ｒ×Ｚｐ＝０ に代入して次式がえられる。

【０１７４】

【数１８】 Ｚｍ×Ｖｐ＋Ｖｍ×Ｚｐ−Ｖｏｕｔ（Ｚｍ＋Ｚｐ）＝０ 結局、（数１８）が成立する場合、電流Ｉが変動しても
Ｖｏｕｔは変化しない。

【０１７５】今仮に、Ｖｏｕｔ＝０である場合、（数１
８）から

【０１７６】

【数１９】−Ｖｐ／Ｖｍ＝Ｚｐ／Ｚｍ が得られる。これは、正の値を持つ正電源Ｖｐと負の値
を持つ負電源Ｖｍを半導体装置６３に与えた場合、Ｚｐ
／Ｚｍをその電源電圧の比に等しくすれば半導体装置６
３の消費電流によらず、Ｖｏｕｔは０から変動しないこ
とになる。

【０１７７】平板状導体８３および８４が基板内におい
て同様の形状をなす場合、Ｚｐ＝Ｚｍとなる。これよ
り、Ｖｐ＝−Ｖｍとし、基板内の正電源用平板状導体と
負電源用平板状導体の形状を等しくした場合、（数１
９）が常に成立することになり、安定した出力電圧が得
られる。

【０１７８】実際に、２ＧＨｚで動作する半導体装置を
作成し、基板上に実装して出力電圧の変動を測定した。
なお、信号反転素子は４回路のＮＯＴ素子からなり、４
個のＮＯＴ素子には２ＧＨｚのクロック信号を入力し、
そのうち一個のＮＯＴ素子の出力を出力と得られるよう
にした。

【０１７９】このときの回路図を図１８に示す。７３は
半導体装置、５は正電源、６は負電源である。このとき
の、正電源電圧は＋１．５Ｖ、負電源電圧は−１．５
Ｖ、出力電圧はＨｉｇｈ＝＋１．１Ｖ、Ｌｏｗ＝−１．
１Ｖ、平均０Ｖである。

【０１８０】このとき、基板内の正電源用平板状導体が
１０ｍｍ幅２０ｃｍ、負電源用平板状導体が３０ｍｍ幅
２０ｃｍの場合と比較して、基板内の正電源用平板状導
体、負電源用平板状導体が共に３０ｍｍ幅２０ｃｍの場
合、出力電圧の平均値の変動はおよそ５分の１になっ
た。

【０１８１】本実施の形態においては、半導体装置とし
て信号反転素子を用いたが、他の論理回路もしくは他の
ＩＣや半導体回路を用いても、（数１９）が成立する限
り同様の効果が得られることは明らかである。また、半
導体装置としてデジタル回路を用いたが、アナログ回路
を用いても同様の効果が得られることはその原理上明ら
かである。

【０１８２】さらに、本実施の形態においては、電源電
圧として＋１．５Ｖ、−１．５Ｖ、また、平板状導体の
大きさとして、１０ｍｍ幅２０ｃｍもしくは３０ｍｍ幅
２０ｃｍ、Ｖｏｕｔとして０Ｖを用いたが、（数１９）
を満足する関係であれば、この値でなくとも同様の効果
が得られることは明らかである。

【０１８３】さらに、デジタル素子においては、通常、
信号出力と信号入力の間に、一定の余裕を持たせ、伝送
線路中において信号の劣化が発生した場合でも、正しく
伝達できる様に、電圧の関係が定義されている。このた
め、この関係を満たす範囲で、電圧が正しく伝送されれ
ばよい。デジタル回路において、高電圧信号の最大値
（ＶＨｍａｘ）と最小値（ＶＨｍｉｎ）と、低電圧信号
の最大値（ＶＬｍａｘ）と最小値（ＶＬｍｉｎ）と、基
準電位の最大値（Ｖｒｅｆｍａｘ）と最小値（Ｖｒｅｆ
ｍｉｎ）、および、前記インピーダンスの比（Ｚｐ／Ｚ
ｍ）の関係が、（数１９）から、次式が成立すればよい
ことがわかる。

【０１８４】 （ＶＨｍｉｎ−Ｖｒｅｆｍａｘ）／（Ｖｒｅｆｍｉｎ−ＶＬｍａｘ） ≦Ｚｐ／Ｚｍ ≦（ＶＨｍａｘ−Ｖｒｅｆｍｉｎ）／（Ｖｒｅｆｍａｘ−ＶＬｍｉｎ） また、インピーダンスＺｐ，Ｚｍと基板の平面状部分の
面積はほぼ反比例関係にあることを考慮すると上式は次
のようにもかける。

【０１８５】 （ＶＨｍｉｎ−Ｖｒｅｆｍａｘ）／（Ｖｒｅｆｍｉｎ−ＶＬｍａｘ） ≦Ｓｍ／Ｓｐ ≦（ＶＨｍａｘ−Ｖｒｅｆｍｉｎ）／（Ｖｒｅｆｍａｘ−ＶＬｍｉｎ） ここで、Ｓｐ、Ｓｍは平板状導体８３および８４の面積
である。

【０１８６】さらに、半導体装置から出力される信号端
子が一個でなくても、半導体装置の電源端子が複数個存
在しても同様の効果が得られることは明らかである。

【０１８７】また、インダクタ成分が存在する場合、イ
ンピーダンスの大きさは周波数の大きさに依存する。こ
れは、インダクタ成分のインピーダンスがｊωＬである
ことから明らかである。このため、上式における関係は
周波数依存性があり、もっとも考慮すべき周波数におい
て上記関係式が成立すようにするのが効果的であること
は明らかである。

【０１８８】さらに、従来、基板内部の平行状導体の形
状が異なると、基板が一方の側に反るという問題が発生
する場合があったが、本発明においては基板内部の平行
状導体の形状が等しいため、この様な問題は発生しな
い。

【０１８９】また、これらの関係は、平板状導体８３お
よび８４の長さが、電源電流周波数ｆの波長に比較して
十分な長さを有する場合に顕著になる。これは、インピ
ーダンスＺｐ，Ｚｍが比較的大きな値になるためであ
り、出力信号が電源電流の大きさの変動を受けやすくな
るためである。このため、平板状導体８３および８４の
最大長（ｌ）と周波数ｆの間に次の式が成り立つ場合
に、効果が大きい。

【０１９０】ｃ／（８×ｆ×ｓｑｒｔ（ε））＜ｌ さらには、上記の関係を満たさないように、半導体装置
からｃ／（８×ｆ×ｓｑｒｔ（ε））の距離以内にバイ
パスコンデンサを設置して、さらに、その範囲内で本発
明の形態を行うことにより、非常に効果的に信号出力を
安定させることが可能になる。

【０１９１】このように、本発明は、たとえば、少なく
とも一個の正電源端子と少なくとも一個の負電源端子と
少なくとも一個の信号端子を有する少なくとも一個の信
号源を有し、前記正電源端子は正電源の出力端子に電気
的に接続されており、前記負電源端子は負電源の出力端
子に電気的に接続されており、前記正電源端子と前記正
電源の間のインピーダンス（Ｚｐ）と前記負電源端子と
前記負電源の間のインピーダンス（Ｚｍ）と前記正電源
により前記正電源端子に与えられる正電圧（Ｖｐ）と前
記負電源により前記負電源端子に与えられる負電圧（Ｖ
ｍ）と前記信号端子の出力電圧（Ｖｏｕｔ）の間に、Ｚ
ｍ×Ｖｐ＋Ｖｍ×Ｚｐ−Ｖｏｕｔ（Ｚｍ＋Ｚｐ）＝０の
関係が成り立つことを特徴とする電気回路である。

【０１９２】また、本発明は、たとえば、少なくとも一
個の正電源端子と少なくとも一個の負電源端子と少なく
とも一個の信号出力端子を有する少なくとも一個の信号
源と、少なくとも一個の正電源端子と少なくとも一個の
負電源端子と少なくとも一個の信号入力端子を有する少
なくとも一個の受信器を有し、前記信号源および前記受
信器の正電源端子は正電源の出力端子に電気的に接続さ
れており、前記信号源および前記受信器の負電源端子は
負電源の出力端子に電気的に接続されており、前記信号
出力端子と前記信号入力端子が電気的に接続されてお
り、前記正電源端子と前記正電源の間のインピーダンス
（Ｚｐ）と前記負電源端子と前記負電源の間のインピー
ダンス（Ｚｍ）と前記正電源により前記正電源端子に与
えられる正電圧（Ｖｐ）と前記負電源により前記負電源
端子に与えられる負電圧（Ｖｍ）と前記信号端子の出力
電圧（Ｖｏｕｔ）の間に、Ｚｍ×Ｖｐ＋Ｖｍ×Ｚｐ−Ｖ
ｏｕｔ（Ｚｍ＋Ｚｐ）＝０の関係が成り立つことを特徴
とする電気回路である。

【０１９３】また、本発明は、たとえば、前記信号端子
の出力電圧がグランド電圧（０Ｖ）であることを特徴と
する上述の電気回路である。

【０１９４】また、本発明は、たとえば、前記負電源端
子に加えられる負電圧（Ｖｍ）がグランド電圧（０Ｖ）
であることを特徴とする上述の電気回路である。

【０１９５】また、本発明は、たとえば、前記信号端子
が差動信号端子であることを特徴とする上述の電気回路
である。

【０１９６】また、本発明は、たとえば、前記信号源お
よび前記受信器が半導体装置であることを特徴とする上
述の電気回路である。

【０１９７】また、本発明は、たとえば、前記半導体素
子がデジタル素子であることを特徴とする上述の電気回
路である。

【０１９８】また、本発明は、たとえば、前記信号源が
ＣＭＯＳ回路からなる半導体装置であることを特徴とす
る上述の電気回路である。

【０１９９】また、本発明は、たとえば、前記信号源が
アンプであることを特徴とする上述の電気回路である。

【０２００】また、本発明は、たとえば、前記受信器が
コンパレータであることを特徴とする上述の電気回路で
ある。

【０２０１】また、本発明は、たとえば、前記受信器が
差動増幅器であることを特徴とする上述の電気回路であ
る。

【０２０２】また、本発明は、たとえば、 デジタル回
路において、高電圧信号の最大値（ＶＨｍａｘ）と最小
値（ＶＨｍｉｎ）と、低電圧信号の最大値（ＶＬｍａ
ｘ）と最小値（ＶＬｍｉｎ）と、基準電位の最大値（Ｖ
ｒｅｆｍａｘ）と最小値（Ｖｒｅｆｍｉｎ）、および、
前記インピーダンスの比（Ｚｐ／Ｚｍ）の関係が、（Ｖ
Ｈｍｉｎ−Ｖｒｅｆｍａｘ）／（Ｖｒｅｆｍｉｎ−ＶＬ
ｍａｘ）≦Ｚｐ／Ｚｍ≦（ＶＨｍａｘ−Ｖｒｅｆｍｉ
ｎ）／（Ｖｒｅｆｍａｘ−ＶＬｍｉｎ）を満たすことを
特徴とする上述の電気回路である。

【０２０３】また、本発明は、たとえば、前記基準電位
が接地電位であることを特徴とする上述の電気回路であ
る。

【０２０４】また、本発明は、たとえば、少なくとも一
個の正電源端子と少なくとも一個の信号端子と少なくと
も一個の負電源端子を有する少なくとも一個の半導体素
子とそれぞれ少なくとも一個の半導体正電源端子と基板
正電源端子、半導体信号端子、半導体負電源端子、基板
負電源端子を有する少なくとも一個のキャリア基板とか
らなり、前記半導体正電源端子と前記基板正電源端子が
電気的に接続されており、前記半導体負電源端子と前記
基板負電源端子が電気的に接続されており、前記正電源
端子と前記半導体正電源端子が電気的に接続されてお
り、前記負電源端子と前記半導体負電源端子が電気的に
接続されており、前記信号端子と前記半導体信号端子が
電気的に接続されており、前記正電源端子と前記基板正
電源端子間のインピーダンス（Ｚｐ）と、前記負電源端
子と前記基板負電源端子間のインピーダンス（Ｚｍ）
と、前記基板正電源端子に与えられる正電圧（Ｖｐ）と
前記基板負電源端子に与えられる負電圧（Ｖｍ）と前記
信号端子の出力電圧（Ｖｏｕｔ）の間に、Ｚｍ×Ｖｐ＋
Ｖｍ×Ｚｐ−Ｖｏｕｔ（Ｚｍ＋Ｚｐ）＝０の関係が成り
立つことを特徴とする半導体パッケージである。

【０２０５】また、本発明は、たとえば、それぞれ少な
くとも一個の正電源端子と負電源端子を有する少なくと
も一個のキャリア基板からなり、前記正電源端子の形状
と前記負電源端子の構造が同じであることを特徴とする
キャリア基板である。

【０２０６】また、本発明は、たとえば、それぞれ少な
くとも一個の正電源電極と負電源電極を有する少なくと
も一個のキャリア基板からなり、前記正電源電極と前記
負電源電極の少なくとも一部が前記キャリア基板内部に
おいて平面状の構造をなし、前記正電源電極および前記
負電源電極の前記平面状構造部の表面形状が前記正電源
電極および前記負電源電極で等しいことを特徴とするキ
ャリア基板である。

【０２０７】また、本発明は、たとえば、少なくとも一
個の半導体素子とそれぞれ少なくとも一個の正電源端子
と負電源端子を有する少なくとも一個のキャリア基板と
からなり、前記半導体素子が前記キャリア基板上に固定
されており、前記正電源端子の形状と前記負電源端子の
構造が同じであることを特徴とする半導体パッケージで
ある。

【０２０８】また、本発明は、たとえば、少なくとも一
個の半導体素子とそれぞれ少なくとも一個の正電源電極
と負電源電極を有する少なくとも一個のキャリア基板と
からなり、前記半導体素子が前記キャリア基板上に固定
されており、前記正電源電極と前記負電源電極の少なく
とも一部が前記キャリア基板内部において平面状の構造
をなし、前記正電源電極および前記負電源電極の前記平
面状構造部の表面形状が前記正電源電極および前記負電
源電極で等しいことを特徴とする半導体パッケージであ
る。

【０２０９】また、本発明は、たとえば、前記負電源
が、グランド（０Ｖ）であることを特徴とする前述のキ
ャリア基板および半導体パッケージである。

【０２１０】また、本発明は、たとえば、少なくとも一
個の半導体装置とそれぞれ少なくとも一個の正電源端子
と負電源端子を有する少なくとも一個の基板とからな
り、前記半導体装置が前記基板上に固定されており、前
記正電源端子の形状と前記負電源端子の構造が同じであ
ることを特徴とする電気回路装置である。

【０２１１】また、本発明は、たとえば、少なくとも一
個の半導体装置とそれぞれ少なくとも一個の正電源電極
と負電源電極を有する少なくとも一個の基板とからな
り、前記半導体装置が前記基板上に実装されており、前
記正電源電極と前記負電源電極の少なくとも一部が前記
基板内部において平面状の構造をなし、前記正電源電極
および前記負電源電極の前記平面状構造部の表面形状が
前記正電源電極および前記負電源電極で等しいことを特
徴とする電気回路装置である。

【０２１２】また、本発明は、たとえば、前記負電源
が、グランド（０Ｖ）であることを特徴とする上述の電
気回路装置である。

【０２１３】また、本発明は、たとえば、前記平面状構
造部が基板の一部に限定されていることを特徴とする上
述の電気回路装置である。

【０２１４】また、本発明は、たとえば、前記半導体装
置の駆動時の電源電流周波数（ｆＨｚ）と、前記基板の
比誘電率（ε）と、光速度（ｃ）と、前記電極の前記平
面状構造部の最大長（ｌ）との間に、ｃ／（８×ｆ×ｓ
ｑｒｔ（ε））＜ｌの関係が成立することを特徴とする
上述の電気回路装置である。

【０２１５】以上の実施の形態から明らかなように本発
明は、電源電流の変動により、出力信号の電圧が変動し
てしまう欠点を補うものであり、電源インピーダンスの
比と、電源電圧の比の関係を満たすようにすることによ
り、上記欠点を克服する構成を提供し、高周波回路の安
定化、安価でかつ高速動作に適した回路、パッケージ、
基板、電気回路装置を可能にする（出力信号の電圧を安
定化し、高速動作を可能とする）。

【０２１６】

【発明の効果】以上述べたところから明らかなように、
本発明は、高速・高機能回路において十分な特性をもっ
た回路設計を行うことができるという長所を有する。

【図面の簡単な説明】

【図１】本発明の実施の形態１による電気回路を示す図

【図２】本発明の実施の形態１による電気回路を示す図

【図３】本発明の実施の形態１による電気回路の測定結
果を示す図

【図４】電気回路の測定結果を示す図

【図５】本発明の実施の形態１による電気回路を示す図

【図６】本発明の実施の形態１による電気回路の測定結
果を示す図

【図７】電気回路の測定結果を示す図

【図８】本発明の実施の形態２による電気回路を示す図

【図９】本発明の実施の形態２による電気回路を示す図

【図１０】本発明の実施の形態２による電気回路を示す
図

【図１１】本発明の実施の形態３による半導体パッケー
ジを示す図

【図１２】本発明の実施の形態３による半導体パッケー
ジを示す図

【図１３】本発明の実施の形態４による半導体パッケー
ジを示す図

【図１４】本発明の実施の形態５による半導体パッケー
ジを示す図

【図１５】本発明の実施の形態３による電気回路装置を
示す図

【図１６】本発明の実施の形態３による電気回路装置を
示す図

【図１７】本発明の実施の形態４による電気回路装置を
示す図

【図１８】本発明の実施の形態４による電気回路装置を
示す図

【図１９】従来のバイパスコンデンサによる電気回路を
示す図

【符号の説明】

１ 信号源 ２ 信号端子 ３ 正電源端子 ４ 負電源端子 ５ 正電源 ６ 負電源 ７ 正電源出力端子 ８ 負電源出力端子 ９ インピーダンス １０ インピーダンス １１ 論理回路（７４ＡＳ００） １２ ＋２．５Ｖ正電源 １３ −２．５Ｖ負電源 １４ インピーダンス １５ インピーダンス １６ 論理回路（７４ＡＳ００） １７ ＋３．０Ｖ正電源 １４ インピーダンス １５ インピーダンス ２０ 信号源 ２１ 受信器 ２２ 信号端子 ２３ 正電源端子 ２４ 負電源端子 ２５ 信号入力端子 ２６ 正電源端子 ２７ 負電源端子 ２８ インピーダンス ２９ インピーダンス ３０ インピーダンス ３１ インピーダンス ３２ 論理回路（７４ＡＳ００） ３３ 論理回路（７４ＡＳ００） ３４ ＋２．５Ｖ正電源 ３５ −２．５Ｖ負電源 ３６ 論理回路（７４ＡＳ００） ３７ 論理回路（７４ＡＳ００） ３８ ＋３．０Ｖ正電源 ３９ 半導体素子 ４０ キャリア基板 ４１ 正電源端子 ４２ 負電源端子 ４３ 信号端子 ４４ 半導体正電源端子 ４５ 基板正電源端子 ４６ 半導体負電源端子 ４７ 基板負電源端子 ４８ 半導体信号端子 ４９ 基板信号端子 ５０ 半導体素子 ５１ キャリア基板 ５２ 正電源端子 ５３ 負電源端子 ５４ 信号端子 ５５ 半導体正電源端子 ５６ 基板正電源端子 ５７ 半導体負電源端子 ５８ 基板負電源端子 ５９ 半導体信号端子 ６０ 基板信号端子 ６１ 平板状導体 ６２ 平板状導体 ６３ 半導体装置 ６４ 基板 ６５ 正電源端子 ６６ 負電源端子 ６７ 信号端子 ６８ 半導体正電源端子 ６９ 基板正電源端子 ７０ 半導体負電源端子 ７１ 基板負電源端子 ７２ 半導体信号端子 ７３ 半導体装置 ７４ 基板 ７５ 正電源端子 ７６ 負電源端子 ７７ 信号端子 ７８ 半導体正電源端子 ７９ 基板正電源端子 ８０ 半導体負電源端子 ８１ 基板負電源端子 ８２ 半導体信号端子 ８３ 平板状導体 ８４ 平板状導体 ８５ 半導体集積回路 ８６ 電源端子 ８７ 接地端子 ８８ 電源ライン ８９ グランドライン ９０ バイパスコンデンサ ９１ 電源

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田口 豊 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5E338 AA03 CC04 CC06 CD11 CD23 EE11

Claims (24)

【特許請求の範囲】
1. 【請求項１】 正電源端子と、負電源端子と、信号端子
   とを有する少なくとも一個の信号源を備え、 前記正電源端子は、正電源の出力端子に電気的に接続さ
   れており、 前記負電源端子は、負電源の出力端子に電気的に接続さ
   れており、 前記信号端子からの出力電圧（Ｖｏｕｔ）は、前記正電
   源の出力端子から供給される正電源電圧と前記負電源の
   出力端子から供給される負電源電圧とを利用して生成さ
   れ、 前記正電源端子と前記正電源との間のインピーダンス
   （Ｚｐ）と、前記負電源端子と前記負電源との間のイン
   ピーダンス（Ｚｍ）と、前記正電源により前記正電源端
   子に与えられる正電圧（Ｖｐ）と、前記負電源により前
   記負電源端子に与えられる負電圧（Ｖｍ）と、前記信号
   端子からの出力電圧（Ｖｏｕｔ）とは、実質上Ｚｍ×Ｖ
   ｐ＋Ｖｍ×Ｚｐ−Ｖｏｕｔ（Ｚｍ＋Ｚｐ）＝０を満たす
   電気回路。
2. 【請求項２】 正電源端子と、負電源端子と、信号出力
   端子とを有する少なくとも一個の信号源と、 正電源端子と、負電源端子と、信号入力端子とを有する
   少なくとも一個の受信器とを備え、 前記信号源および前記受信器の正電源端子は、正電源の
   出力端子に電気的に接続されており、 前記信号源および前記受信器の負電源端子は、負電源の
   出力端子に電気的に接続されており、 前記信号出力端子と前記信号入力端子とは、電気的に接
   続されており、 前記信号出力端子からの出力電圧（Ｖｏｕｔ）は、前記
   正電源の出力端子から供給される正電源電圧と前記負電
   源の出力端子から供給される負電源電圧とを利用して生
   成され、 前記正電源端子と前記正電源との間のインピーダンス
   （Ｚｐ）と、前記負電源端子と前記負電源との間のイン
   ピーダンス（Ｚｍ）と、前記正電源により前記正電源端
   子に与えられる正電圧（Ｖｐ）と、前記負電源により前
   記負電源端子に与えられる負電圧（Ｖｍ）と、前記信号
   出力端子からの出力電圧（Ｖｏｕｔ）とは、実質上Ｚｍ
   ×Ｖｐ＋Ｖｍ×Ｚｐ−Ｖｏｕｔ（Ｚｍ＋Ｚｐ）＝０を満
   たす電気回路。
3. 【請求項３】 前記信号端子または信号出力端子の出力
   電圧は、グランド電圧（０Ｖ）である請求項１または２
   記載の電気回路。
4. 【請求項４】 前記負電源端子に加えられる負電圧（Ｖ
   ｍ）は、グランド電圧（０Ｖ）である請求項１または２
   記載の電気回路。
5. 【請求項５】 前記信号端子または信号出力端子は、差
   動信号端子である請求項１または２記載の電気回路。
6. 【請求項６】 前記信号源および／または前記受信器
   は、半導体装置である請求項１または２記載の電気回
   路。
7. 【請求項７】 前記半導体装置は、デジタル素子である
   請求項６記載の電気回路。
8. 【請求項８】 前記信号源は、ＣＭＯＳ回路を有する半
   導体装置である請求項１または２記載の電気回路。
9. 【請求項９】 前記信号源は、アンプである請求項１ま
   たは２記載の電気回路。
10. 【請求項１０】 前記受信器は、コンパレータである請
    求項２記載の電気回路。
11. 【請求項１１】 前記受信器は、差動増幅器である請求
    項２記載の電気回路。
12. 【請求項１２】 接続された所定のデジタル回路におけ
    る、（１）高電圧信号の最大値（ＶＨｍａｘ）および最
    小値（ＶＨｍｉｎ）と、（２）低電圧信号の最大値（Ｖ
    Ｌｍａｘ）および最小値（ＶＬｍｉｎ）と、（３）基準
    電位の最大値（Ｖｒｅｆｍａｘ）および最小値（Ｖｒｅ
    ｆｍｉｎ）と、（４）前記二つのインピーダンスの比
    （Ｚｐ／Ｚｍ）とは、（ＶＨｍｉｎ−Ｖｒｅｆｍａｘ）
    ／（Ｖｒｅｆｍｉｎ−ＶＬｍａｘ）≦Ｚｐ／Ｚｍ≦（Ｖ
    Ｈｍａｘ−Ｖｒｅｆｍｉｎ）／（Ｖｒｅｆｍａｘ−ＶＬ
    ｍｉｎ）を満たす請求項１または２記載の電気回路。
13. 【請求項１３】 前記基準電位は、接地電位であること
    を特徴とする請求項１２記載の電気回路。
14. 【請求項１４】 正電源端子と、信号端子と、負電源端
    子とを有する少なくとも一個の半導体素子と、 半導体正電源端子と、基板正電源端子と、半導体信号端
    子と、半導体負電源端子と、基板負電源端子とを有する
    少なくとも一個のキャリア基板とを備え、 前記半導体正電源端子と前記基板正電源端子とは、電気
    的に接続されており、 前記半導体負電源端子と前記基板負電源端子とは、電気
    的に接続されており、 前記正電源端子と前記半導体正電源端子とは、電気的に
    接続されており、 前記負電源端子と前記半導体負電源端子とは、電気的に
    接続されており、 前記信号端子と前記半導体信号端子とは、電気的に接続
    されており、 前記信号端子からの出力電圧（Ｖｏｕｔ）は、前記正電
    源の出力端子から供給される正電源電圧と前記負電源の
    出力端子から供給される負電源電圧とを利用して生成さ
    れ、 前記正電源端子と前記基板正電源端子との間のインピー
    ダンス（Ｚｐ）と、前記負電源端子と前記基板負電源端
    子との間のインピーダンス（Ｚｍ）と、前記基板正電源
    端子に与えられる正電圧（Ｖｐ）と、前記基板負電源端
    子に与えられる負電圧（Ｖｍ）と、前記信号端子からの
    出力電圧（Ｖｏｕｔ）とは、実質上Ｚｍ×Ｖｐ＋Ｖｍ×
    Ｚｐ−Ｖｏｕｔ（Ｚｍ＋Ｚｐ）＝０を満たす半導体パッ
    ケージ。
15. 【請求項１５】 正電源端子と、負電源端子とを有する
    少なくとも一個のキャリア基板であって、 前記正電源端子の形状と前記負電源端子の形状とは、実
    質上同じであるキャリア基板。
16. 【請求項１６】 正電源電極と、負電源電極とを有する
    少なくとも一個のキャリア基板であって、 前記正電源電極および前記負電源電極の少なくとも一部
    は、前記キャリア基板内部において平面状の構造をな
    し、 前記正電源電極の平面状の構造における表面形状と前記
    負電源電極の平面状の構造における表面形状とは、実質
    上同じであるキャリア基板。
17. 【請求項１７】 少なくとも一個の半導体素子と、 正電源端子と負電源端子とを有する少なくとも一個のキ
    ャリア基板とを備え、 前記半導体素子は、前記キャリア基板上に固定されてお
    り、 前記正電源端子の形状と前記負電源端子の形状とは、実
    質上同じである半導体パッケージ。
18. 【請求項１８】 少なくとも一個の半導体素子と、 正電源電極と負電源電極とを有する少なくとも一個のキ
    ャリア基板とを備え、 前記半導体素子は、前記キャリア基板上に固定されてお
    り、 前記正電源電極および前記負電源電極の少なくとも一部
    は、前記キャリア基板内部において平面状の構造をな
    し、 前記正電源電極の平面状の構造における表面形状と前記
    負電源電極の平面状の構造における表面形状とは、実質
    上同じである半導体パッケージ。
19. 【請求項１９】 前記負電源端子または負電源電極の接
    続される負電源は、グランド（０Ｖ）である請求項１７
    または１８記載の半導体パッケージ。
20. 【請求項２０】 少なくとも一個の半導体装置と、 正電源端子と負電源端子とを有する少なくとも一個の基
    板とを備え、 前記半導体装置は、前記基板上に固定されており、 前記正電源端子の形状と前記負電源端子の形状とは、実
    質上同じである電気回路装置。
21. 【請求項２１】 少なくとも一個の半導体装置と、 正電源電極と負電源電極とを有する少なくとも一個の基
    板とを備え、 前記半導体装置は、前記基板上に実装されており、 前記正電源電極または前記負電源電極の少なくとも一部
    は、前記基板内部において平面状の構造をなし、 前記正電源電極の平面状の構造における表面形状と前記
    負電源電極の平面状の構造における表面形状とは、実質
    上同じである電気回路装置。
22. 【請求項２２】 前記負電源電極の接続される負電源
    は、グランド（０Ｖ）である請求項２１記載の電気回路
    装置。
23. 【請求項２３】 前記平面状の構造は、前記基板の一部
    に限定されている請求項２２記載の電気回路装置。
24. 【請求項２４】 駆動時における、電源電流周波数
    （ｆ）と、前記基板の比誘電率（ε）と、光速度（ｃ）
    と、前記平面状の構造の最大長（ｌ）とは、ｃ／（８×
    ｆ×ｓｑｒｔ（ε））＜ｌを満たす請求項２２記載の電
    気回路装置。