JP2002366968A - 画像描画装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、ＤＲＡＭ部を、テクスチャデータを
記憶するテクスチャバッファとピクセルデータを記憶す
るフレームバッファとに分離したことを特徴とする。 【解決手段】１つの半導体チップ上に第１のモジュール
１１と第２のモジュール１２とが集積化されている。第
１のモジュール１１は、頂点単位操作部２１、プリミテ
ィブ加工部２２、描画部２３、テクスチャ加工部２４及
びテクスチャバッファ２５から構成され、これらは半導
体チップ上で互いに近接して配置されている。第２のモ
ジュール１２は、ピクセル単位処理部３１及びフレーム
バッファ３２から構成され、これらも半導体チップ上で
互いに近接して配置されている。テクスチャバッファ２
５とフレームバッファ３２とは互いに独立したＤＲＡＭ
部として構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、コンピュータグ
ラフィックスによる画像描画を行なう画像描画装置に係
り、テクスチャデータ及びフレームデータを格納するメ
モリとしてＤＲＡＭを備えた画像描画装置に関する。

【０００２】

【従来の技術】コンピュータグラフィックス（ＣＧ）に
よる画像データを生成する画像描画装置としていわゆる
グラフィックスエンジンが知られている。

【０００３】図８は、従来のグラフィックスエンジンに
おける処理フローを機能的に示したブロック図である。

【０００４】ＣＰＵなどから出力されるポリゴンの頂点
データ（Vertex data）が頂点（ポリゴン）単位操作部
（Pre-Vertex Operations）２１に入力される。この頂
点単位操作部２１は、入力されたポリゴンを頂点データ
単位で前処理を行なう。この前処理には、頂点がどのよ
うに動くかという動きの計算や、各ポリゴンをスクリー
ン上に投影した状態にする透視変換処理などが含まれ
る。なお、頂点単位操作部２１に入力される頂点データ
はワールド（World）座標系、つまり描画対象のオブジ
ェクト（ポリゴン）そのものが存在する３次元空間の座
標系の頂点データであり、頂点単位操作部２１から出力
される頂点データはウィンドウ（Window）座標系、つま
りディスプレイで表示する際の２次元空間の座標系の頂
点データとなる。

【０００５】頂点単位操作部２１によって前処理が行な
われた頂点データはプリミティブ加工部（Primitive As
sembly）２２に入力される。プリミティブ加工部２２
は、与えられたポリゴンのＤＤＡ（Digital Differenti
al Analizer：デジタル微分解析器）パラメータ（DDA p
arameters）を生成する。生成されたＤＤＡパラメータ
は描画部（Rasterization）２３に入力される。この描
画部２３は、入力されたＤＤＡパラメータに応じてＤＤ
Ａ処理を行なうと共に、後述するテクスチャ加工部２４
から所望のテクスチャ（Texture）を参照する処理を行
なう。ＤＤＡ処理とは、与えられたポリゴンがスクリー
ン上のどのピクセル（Pixel）に相当しているかを調べ
て特定する処理であり、テクスチャ参照処理とは、ＤＤ
Ａ処理によって特定されたピクセルに対して塗りたいテ
クスチャをテクスチャ加工部から入力させ、張り付ける
処理である。描画部２３はこのような処理を行なってＲ
ＧＢ（色データ）の値が特定されたピクセルデータ（Pi
xel data）を出力する。なお、テクスチャデータとは描
画対象となるポリゴン表面の模様を示すデータを指し、
ピクセルデータとはディスプレイ画面上での表示ドット
単位の色のデータを指す。

【０００６】描画部２３から出力されるピクセルデータ
はピクセル単位処理部（Per-Fragment Operations）３
１に入力される。このピクセル単位処理部３１は、ピク
セル単位で細かな種々の処理を行なうものであり、この
処理として、例えばαブレンディング（透明ポリゴン）
処理や、フィルタリング処理などがある。このαブレン
ディング処理やフィルタリング処理の詳細については後
に説明する。

【０００７】ピクセル単位処理部３１によって処理され
たピクセルデータ（Pixel data）はテクスチャ／フレー
ムバッファ３３に適宜書き込まれて記憶され、また、必
要に応じてピクセル単位処理部３１に読み出されて上記
のような処理が行なわれる。なお、上記テクスチャ／フ
レームバッファ３３としては、通常、ＤＲＡＭメモリが
使用されている。

【０００８】テクスチャ加工部２４は、テクスチャ／フ
レームバッファ３３に記憶されているフレームデータ
（Frame data）を読み出し、加工して、テクスチャを生
成する機能を有する。また、テクスチャ加工部２４は、
頂点単位操作部２１から出力される視点情報（Warping
parameter）を用いて、深さ情報付きテクスチャ（Relie
f texture）と上記視点情報とから新たにテクスチャを
生成する機能を有する。さらにテクスチャ加工部２４
は、入力されるマイクロコード（micro code）に基づい
て、計算により新たにテクスチャ（Procedural textur
e）を生成する機能を有する。先の描画部２３は、テク
スチャ加工部２４によって生成されたテクスチャを適宜
選択して参照し、テクスチャの張り付け処理を行なう。

【０００９】図８に示す一連の処理は、通常、所定のハ
ードウエアを用いたパイプライン（pipeline）処理によ
って達成されている。以下、図８に示すような処理を行
なうものをレンダリング（描画）パイプ（rendering pi
pe）と称する。

【００１０】ところで、グラフィックエンジンのレンダ
リング性能を向上させる有力な手法の一つとして、レン
ダリングパイプを並列化することが考えられる。

【００１１】図９は、図８に示すレンダリングパイプの
一部を並列化した場合の概念図である。ここでは、レン
ダリングパイプにおける描画部２３、ピクセル単位処理
部３１及びテクスチャ加工部２４をそれぞれ３組設けて
並列化した場合の例を示している。なお、描画部２３、
ピクセル単位処理部３１及びテクスチャ加工部２４から
なる部分を並列部と称する。また、頂点単位操作部２
１、プリミティブ加工部２２及びテクスチャ／フレーム
バッファ３３は３つの並列部に対して共通に設けられて
いる。

【００１２】図１０は、レンダリングパイプの一部を並
列化したグラフィックエンジンを半導体チップ上に集積
化した場合のチップイメージを示す平面図である。図１
０において、図９と対応する箇所には同じ符号を付して
個々の説明は省略する。

【００１３】図１０では、描画部２３、ピクセル単位処
理部３１及びテクスチャ加工部２４からなる並列部３４
を３つ以上設けている。テクスチャ／フレームバッファ
３３は通常、ＤＲＡＭ部によって構成されている。

【００１４】上記のようにレンダリングパイプの一部を
並列化して、描画処理動作を並列に行なう場合、レンダ
リングパイプにおける並列部の数が増えて並列度が上が
るのに伴い、テクスチャ／フレームバッファ３３を構成
するＤＲＡＭ部自体の容量も増加させる必要があるた
め、ＤＲＡＭ部が占める面積が大きくなってしまう。Ｄ
ＲＡＭ部の面積が大きくなると、ＤＲＡＭ部自体の動作
周波数が上げられなくなるという問題が発生する。

【００１５】また、ＤＲＡＭ部からレンダリングパイプ
の各並列部へのデータの読み出し（Texture Lookup）
と、レンダリングパイプの各並列部からＤＲＡＭ部への
データの書込み（Pixel Fill）の際に、大量データの転
送を長い距離で行なわなければならない。これにより、
チップ内での配線領域の増大や、配線における信号遅延
が大きくなるという問題が発生する。

【００１６】

【発明が解決しようとする課題】このように、従来の画
像描画装置を半導体チップ上に集積化する場合、ＤＲＡ
Ｍ部の面積が大きくなることによって、ＤＲＡＭ部自体
の動作周波数が上げられなくなり、かつＤＲＡＭ部と他
の部分との間で大量データの転送を長い距離で行なう必
要があるので、チップ内での配線領域の増大や、配線に
おける信号遅延が大きくなり、この結果、高いレンダリ
ング性能を容易に得ることができないという問題が生じ
る。

【００１７】この発明は上記のような事情を考慮してな
されたものであり、その目的は、集積化した場合に高い
レンダリング性能を容易に得ることができる画像描画装
置を提供することである。

【００１８】

【課題を解決するための手段】この発明の画像描画装置
は、ポリゴン表面の模様を示すデータであるテクスチャ
データを生成するために使用されるデータを記憶する第
１のメモリ部と、上記第１のメモリ部に記憶されたデー
タを読み出して加工し、テクスチャデータを生成するテ
クスチャ加工部と、ポリゴンのデータが入力され、上記
生成されたテクスチャデータを参照して上記ポリゴンに
対応して、ディスプレイにおける表示ドット単位の色を
示すピクセルデータを生成するピクセルデータ生成部
と、上記第１のメモリ部に対し独立して設けられ、上記
ピクセルデータ生成部で生成されたピクセルデータを記
憶する第２のメモリ部とを具備している。

【００１９】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を詳細に説明する。

【００２０】図１はこの発明に係るグラフィックスエン
ジンおける処理フローを機能的に示したブロック図であ
る。

【００２１】図１のグラフィックスエンジンは１つの半
導体チップ上に集積化されており、第１のモジュール１
１と第２のモジュール１２とから構成されている。

【００２２】第１のモジュール１１は、頂点（ポリゴ
ン）単位操作部（Pre-Vertex Operations）２１、プリ
ミティブ加工部（Primitive Assembly）２２、描画部
（Rasterization）２３、テクスチャ加工部（Texture A
ssembly）２４及びテクスチャバッファ（Texture buffe
r）２５から構成されている。第１のモジュール１１内
の頂点単位操作部２１、プリミティブ加工部２２、描画
部２３、テクスチャ加工部２４及びテクスチャバッファ
２５は、半導体チップ上で互いに近接して配置されてい
る。

【００２３】第１のモジュール１１において、ＣＰＵな
どから出力されるポリゴンの頂点データ（Vertex dat
a）は頂点単位操作部２１に入力される。頂点単位操作
部２１は、入力されたポリゴンを頂点データ単位で前処
理を行なう。この前処理には、各ポリゴンの頂点がどの
ように動くかという動きの計算や、各ポリゴンをスクリ
ーン上に投影した状態にする透視変換処理などが含まれ
る。なお、頂点単位操作部に入力される頂点データはワ
ールド（World）座標系の頂点データであり、頂点単位
操作部から出力される頂点データはウィンドウ（Windo
w）座標系の頂点データとなる。

【００２４】先にも説明したが、ワールド（World）座
標系とは描画対象のオブジェクト（ポリゴン）そのもの
が存在する３次元空間の座標系であり、ウィンドウ（Wi
ndow）座標系とはディスプレイで表示する際の２次元空
間の座標系である。

【００２５】頂点単位操作部２１によって前処理が行な
われた頂点データはプリミティブ加工部２２に入力され
る。プリミティブ加工部２２は、与えられたポリゴンの
ＤＤＡ（Digital Differential Analizer：デジタル微
分解析器）パラメータ（DDA parameters）を生成する。
生成されたＤＤＡパラメータは描画部（Rasterizatio
n）２３に入力される。描画部２３は、入力されたＤＤ
Ａパラメータに応じてＤＤＡ処理を行なうと共に、テク
スチャ加工部２４から所望のテクスチャ（Texture）を
参照する処理を行なう。ＤＤＡ処理とは、与えられたポ
リゴンがスクリーン上のどのピクセル（Pixel）に相当
しているかを調べて特定する処理であり、テクスチャ参
照処理とは、ＤＤＡ処理によって特定されたピクセルに
対して塗りたいテクスチャをテクスチャ加工部から入力
させ、張り付ける処理である。描画部２３はこのような
処理を行なってＲＧＢ（色データ）の値が特定されたピ
クセルデータ（Pixel data）を出力する。なお、テクス
チャデータとは描画対象となるポリゴン表面の模様を示
すデータを指し、ピクセルデータとはディスプレイ画面
上での表示ドット単位の色のデータを指す。

【００２６】テクスチャ加工部２４は、テクスチャバッ
ファ２５に記憶されているテクスチャデータを読み出
し、加工して、テクスチャを生成する機能を有する。ま
た、テクスチャ加工部２４は、頂点単位操作部２１から
出力される視点情報（Warpingparameter）を用いて、深
さ情報付きテクスチャ（Relief texture）と上記視点情
報とから新たにテクスチャを生成する機能を有する。さ
らにテクスチャ加工部２４は、入力されるマイクロコー
ド（micro code）に基づいて、計算により新たにテクス
チャ（Procedural texture）を生成する機能を有する。
テクスチャ加工部２４によって生成されたテクスチャは
必要に応じてテクスチャバッファ２５に記憶保存され
る。また、描画部２３は、テクスチャ加工部２４によっ
て生成されたテクスチャを適宜選択して参照し、テクス
チャの張り付け処理を行なう。

【００２７】上記テクスチャバッファ２５としては、通
常、ＤＲＡＭメモリが使用されている。

【００２８】第２のモジュール１２は、ピクセル単位処
理部（Per-Fragment Operations）３１及びフレームバ
ッファ（Frame buffer）３２から構成されている。そし
て、第２のモジュール１２内のこれらピクセル単位処理
部３１及びフレームバッファ３２は、半導体チップ上で
互いに近接して配置されている。

【００２９】第１のモジュール１２内の描画部２３から
出力されるピクセルデータ（Pixeldata）は、第２のモ
ジュール１２内のピクセル単位処理部３１に入力され
る。このピクセル単位処理部３１は、ピクセル単位で細
かな種々の処理を行なうものであり、この処理としては
例えばαブレンディング（透明ポリゴン）処理や、フィ
ルタリング処理などがある。

【００３０】上記描画部２３とピクセル単位処理部３１
とによってポリゴンからピクセルデータが生成され、こ
の描画部２３とピクセル単位処理部３１とはピクセルデ
ータ生成部を構成している。

【００３１】上記αブレンディング（透明ポリゴン）処
理とは、ディスプレイ画面上で表示を行なう際に、前面
のポリゴンに隠れた後面のポリゴンを表示する際に、前
面のポリゴンの透明度αを用いて、透明ポリゴン自体の
色とその後ろのポリゴンの色とを混ぜ合わせる処理を指
す。例えば、ディスプレイ上でガラス越しに見える物体
を表示するような場合、ガラスよりも後ろにある物体は
全く見えないのではなく、ガラスの透明度に応じて表示
される。ガラスのような透明ポリゴンの場合は透明度α
というパラメータを持っており、この値が低ければ低い
ほど、透明度が高いことになる。ガラスがかなり透明度
が高いものの場合、透明度αは例えば０．１程度であ
り、くもりガラスの場合には透明度αは例えば０．８程
度である。透明度が高いガラスであると、ガラスの向こ
う側にある物体の輪郭や色がはっきり見え、くもりガラ
スのように透明度が低いポリゴンであると、ガラスの向
こう側にある物体の輪郭や色はおぼろげしか見えないこ
とになる。αブレンディング処理では、このような隠面
処理における前面ポリゴンの透明度αを用いて、透明ポ
リゴン自体の色とその後ろのポリゴンの色とを混ぜ合わ
せる。

【００３２】他方のフィルタリング処理とは、フレーム
バッファ上のピクセルデータ同士の様々な処理を指して
おり、その代表的な処理としては隣接ピクセル間での色
の平均化処理などが挙げられる。この平均化処理では、
あるピクセルとこれに隣接する複数のピクセル間、例え
ば８個のピクセル間で色を足し合わせて平均化すること
により、色あいを柔らかくすることができ、ＣＧにあり
がちな鋭すぎるエッジを消したりすることができる。

【００３３】ピクセル単位処理部３１によって処理され
たピクセルデータ（Pixel data）はフレームバッファ３
２に適宜書き込まれて記憶され、また、必要に応じてピ
クセル単位処理部３１に読み出されて上記の処理が行な
われる。

【００３４】また、第１のモジュール１２内のテクスチ
ャ加工部２４は、第２のモジュール１２内のフレームバ
ッファ３２に記憶されているフレームデータ（Frame da
ta）を読み出し、加工して、テクスチャを生成する機能
も有する。フレームデータを用いて生成されたテクスチ
ャは必要に応じてテクスチャバッファ２５に記憶保存さ
れる。

【００３５】上記フレームバッファ３２としては、通
常、ＤＲＡＭメモリが使用されており、このフレームバ
ッファ３２用のＤＲＡＭメモリは、第１のモジュール１
１内のテクスチャバッファ２５用のＤＲＡＭメモリに対
し独立して設けられている。すなわち、テクスチャバッ
ファ２５とフレームバッファ３２とはそれぞれ、半導体
チップ上で互いに離れた位置にそれぞれ独立したＤＲＡ
Ｍ部として構成されている。

【００３６】ここで、図１に示す一連の処理は、図８に
示す従来装置と同様、所定のハードウエアを用いたパイ
プライン（pipeline）処理によって達成されており、図
１に示すような描画処理を行なうものをレンダリング
（描画）パイプ（rendering pipe）と称する。そして、
図１に示すグラフィックエンジンにおいても、レンダリ
ング性能を向上させるために、レンダリングパイプが並
列化されている。

【００３７】図２は、レンダリングパイプが並列化され
た図１のグラフィックエンジンのチップイメージを示す
平面図である。なお、図２において、図１と対応する箇
所には同じ符号を付して個々の説明は省略する。

【００３８】第１のモジュール１１内の頂点単位操作部
２１、プリミティブ加工部２２、描画部２３、テクスチ
ャ加工部２４及びテクスチャバッファ２５はそれぞれ複
数に分割され、これら複数に分割された頂点単位操作部
２１ａ、プリミティブ加工部２２ａ、描画部２３ａ、テ
クスチャ加工部２４ａ及びテクスチャバッファ２５ａそ
れぞれによって複数の第３のモジュール１３が構成され
ている。これら複数の各第３のモジュール１３内の頂点
単位操作部２１ａ、プリミティブ加工部２２ａ、描画部
２３ａ、テクスチャ加工部２４ａ及びテクスチャバッフ
ァ２５ａは、半導体チップ上で互いに近接して配置され
ている。図２では第１のモジュール１１が４個の第３の
モジュール１３で構成される例を示しているが、これは
３個以下又は５個以上の第３のモジュール１３で構成し
てもよい。

【００３９】さらに、各第３のモジュール１３内には、
それぞれ１個の頂点単位操作部２１ａ、プリミティブ加
工部２２ａ及びテクスチャバッファ２５ａと、それぞれ
２個のテクスチャ加工部２４ａ及びテクスチャバッファ
２５ａが設けられている。すなわち、各第３のモジュー
ル１３内においてもレンダリングパイプの一部、すなわ
ち描画部２３ａとテクスチャ加工部２４ａとからなる部
分が２重に並列化されている。

【００４０】第２のモジュール１２内のピクセル単位処
理部３１及びフレームバッファ３２もそれぞれ複数に分
割され、これら複数に分割されたピクセル単位処理部３
１ａ及びフレームバッファ３２ａそれぞれによって複数
の第４のモジュール１４が構成されている。これら複数
の各第４のモジュール１４内のピクセル単位処理部３１
ａ及びフレームバッファ３２ａは、半導体チップ上で互
いに近接して配置されている。図２では、第３のモジュ
ール１３に対応して第２のモジュール１２が４個の第４
のモジュール１３で構成される例を示しているが、これ
は第１のモジュール１１の場合と同様に第２のモジュー
ル１２を３個以下又は５個以上の第４のモジュール１４
で構成してもよい。ただし、第３のモジュール１３と第
４のモジュール１４は同じ個数とすることが好ましい。

【００４１】さらに、各第４のモジュール１４内には、
１個のフレームバッファ３２ａと、２個のピクセル単位
処理部３１ａが設けられている。すなわち、各第４のモ
ジュール１４内においては、第３のモジュール１３内に
おいて描画部２３ａとテクスチャ加工部２４ａとからな
る部分が２重に並列化されていることに対応して、ピク
セル単位処理部３１ａも２重に並列化されている。

【００４２】図２のグラフィクエンジンでは、第１のモ
ジュール１１を複数の第３のモジュール１３に分割し、
かつ第２のモジュール１２を複数の第４のモジュール１
４に分割したことに伴い、第１のモジュール１１と第２
のモジュール１２との間には、両者間のデータ転送制御
を行なうインターコネクションネットワーク（データ転
送制御回路）１５が設けられている。

【００４３】図２のグラフィクエンジンにおいて、ＣＰ
Ｕなどから出力されるポリゴンの頂点データが第１のモ
ジュール１１に入力される。第１のモジュール１１で
は、ポリゴンの頂点データが複数の各第３のモジュール
１３にポリゴン単位で分散して入力される。そして、各
第３のモジュール１３では、前述したように、各頂点単
位操作部２１ａによってポリゴンの頂点データの前処理
が行なわれ、前処理が行なわれた頂点データを用いてプ
リミティブ加工部２２ａにおいてＤＤＡパラメータが生
成され、さらに生成されたＤＤＡパラメータを用いて描
画部２３ａでテクスチャの張り付け処理とピクセルデー
タ生成処理とが行なわれる。描画部２３ａにおける処理
の際にピクセルのＲＧＢ値も決定される。

【００４４】インターコネクションネットワーク１５
は、第１のモジュール１１内の複数の第３のモジュール
１３で生成されたピクセルデータを、第２のモジュール
１２内の複数の第４のモジュール１４のどれに入力する
かを決定し、決定した第４のモジュール１４に供給す
る。どの第３のモジュール１３で生成されたピクセルデ
ータをどの第４のモジュール１４に入力するかは、ＲＧ
Ｂ値の決定されたピクセルデータを描画する位置に応じ
て決定される。

【００４５】第２のモジュール１２では、ピクセルデー
タが入力された第４のモジュール１４において、前述し
たように、ピクセル単位処理部３１ａにおいてピクセル
単位でαブレンディング処理や、フィルタリング処理が
行なわれ、処理されたピクセルデータはフレームバッフ
ァ３２ａに適宜書き込まれて記憶される。その後、フレ
ームバッファ３２ａに記憶されたピクセルデータに基づ
いて画像の表示が図示しないディスプレイで行なわれ
る。

【００４６】図３ないし図５はそれぞれ、図２のグラフ
ィックエンジンにおける一連の処理における一部のデー
タの流れを示している。

【００４７】図３は、テクスチャデータをチップ外部か
ら所定の第２のモジュール１３内のテクスチャバッファ
２５ａに入力する場合のデータの流れを示している。描
画部２３でＤＤＡ処理を行なう際に、ポリゴン単位でど
のテクスチャを参照するかは予め分かっているので、そ
のポリゴンを処理する第２のモジュール１３内のテクス
チャバッファ２５ａに、そのポリゴンが参照するテクス
チャデータを予め記憶させておくことができる（Textur
e preload）。

【００４８】図４は、テクスチャデータをテクスチャバ
ッファ２５ａからテクスチャ加工部２４ａを介して描画
部２３ａに読み出すと共に描画部２３ａで生成されたピ
クセルデータをピクセル単位処理部３１ａを経由してフ
レームバッファ２５ａに記憶させる場合のデータの流れ
を示している。

【００４９】レンダリングパイプにおける処理が進み、
そのポリゴンがピクセル単位になると、そのピクセルの
ＲＧＢ値を決定するために大量のテクスチャデータを参
照する必要が生じる（Texture lookup）。ここで、図３
で説明したように、テクスチャバッファ２５ａに予めテ
クスチャデータが記憶されていると、テクスチャバッフ
ァ２５ａから少ないオーバーヘッドでテクスチャデータ
を参照することができ、ピクセルのＲＧＢ値を高速に決
定することができる。すなわち、テクスチャバッファ２
５ａは２次キャッシュメモリと同様に使用される。

【００５０】ＲＧＢ値が決定されたピクセルデータは、
描画する位置に応じて、インターコネクションネットワ
ーク１５により、記憶されるべきフレームバッファ２５
ａが決定され、ピクセル単位処理部３１ａを経由してそ
のフレームバッファ２５ａに記憶される（Pixel shoo
t）。

【００５１】図５は、第４のモジュール１４内部におけ
るデータの流れを示している。第４のモジュール１４内
に設けられているピクセル単位処理部３１ａにおけるフ
ィルタリング処理などといったある程度広いバンド幅を
必要とするフラグメント処理（Fragment operations）
では、処理の途中でデータを一時的にメモリに記憶させ
る必要がある。その際に、各第４のモジュール１４内に
はフレームバッファ３２ａがそれぞれ設けられているの
で、上記フィルタリング処理を個々の第４のモジュール
１４内部で完了させることができる。

【００５２】上記実施の形態によるグラフィクエンジン
では、ＤＲＡＭ部がテクスチャバッファ用とフレームバ
ッファ用とに機能分割して設けられている。このため、
レンダリングパイプの一部を並列化して描画処理動作を
並列に行なう場合に、レンダリングパイプにおける並列
部の数が増えて並列度が上がり、ＤＲＡＭ部自体の容量
を増加させる必要があったとしても、テクスチャバッフ
ァ用ＤＲＡＭ部とフレームバッファ用ＤＲＡＭ部がそれ
ぞれ占める面積は、テクスチャバッファ用とフレームバ
ッファ用とで１つのＤＲＡＭ部を共用する場合と比べて
小さなものにすることができる。この結果、テクスチャ
バッファ用ＤＲＡＭ部とフレームバッファ用ＤＲＡＭ部
の動作周波数を上げることができる。

【００５３】また、図２に示すようにテクスチャバッフ
ァ及びフレームバッファそれぞれをさらに分割すること
により、個々のテクスチャバッファ用ＤＲＡＭ部とフレ
ームバッファ用ＤＲＡＭ部とが占める面積をさらに小さ
くすることができ、個々のテクスチャバッファ用ＤＲＡ
Ｍ部とフレームバッファ用ＤＲＡＭ部の動作周波数をさ
らに上げることができる。

【００５４】さらに、ＤＲＡＭ部がテクスチャバッファ
用とフレームバッファ用とに機能分割され、テクスチャ
バッファ２５は第１のモジュール１１内において頂点単
位操作部２１、プリミティブ加工部２２、描画部２３、
テクスチャ加工部２４と共に半導体チップ上で互いに近
接して配置され、フレームバッファ３２は第２のモジュ
ール１２内においてピクセル単位処理部３１と共に半導
体チップ上で互いに近接して配置されているので、テク
スチャバッファ２５からレンダリングパイプの各並列部
へのデータの読み出し（Texture Lookup）と、レンダリ
ングパイプの各並列部からフレームバッファ３２へのデ
ータの書込み（Pixel Fill）の際に生じる大量データの
転送を、それぞれ従来よりも短い距離で行なうことがで
きる。

【００５５】この結果、チップ内での配線領域の増大
や、配線における信号遅延を従来よりも小さくすること
ができる。

【００５６】また、図２に示すようにテクスチャバッフ
ァ２５を頂点単位操作部２１、プリミティブ加工部２
２、描画部２３及びテクスチャ加工部２４と共にさらに
細分化し、細分化されたテクスチャバッファ２５ａを頂
点単位操作部２１ａ、プリミティブ加工部２２ａ、描画
部２３ａ及びテクスチャ加工部２４ａと共に半導体チッ
プ上で互いに近接して配置すると共に、フレームバッフ
ァ３２をピクセル単位処理部３１と共にさらに細分化
し、細分化されたフレームバッファ３２ａをピクセル単
位処理部３１ａと共に半導体チップ上で互いに近接して
配置することにより、各テクスチャバッファ２５ａと各
テクスチャ加工部２４ａとの間の配線距離及び各フレー
ムバッファ３２ａと各ピクセル単位処理部３１ａとの間
の配線距離をさらに短くすることができる。

【００５７】このように上記実施の形態によるグラフィ
クエンジンでは、ＤＲＡＭ部自体の動作周波数を上げる
ことができ、かつＤＲＡＭ部とその他の部分との間のデ
ータ転送距離を短くすることができるので、チップ内で
の配線領域の増大を防ぎ、配線における信号遅延を小さ
なものにでき、高いレンダリング性能を容易に得ること
ができる。

【００５８】図６は、図１のグラフィックエンジンの、
図２とは異なるチップイメージを示す平面図である。な
お、図６において、図２と対応する箇所には同じ符号を
付して個々の説明は省略する。

【００５９】図２のグラフィックエンジンにおいて、第
１のモジュール１１と第２のモジュール１２との間に設
けられ、両者間のデータ転送制御を行なうインターコネ
クションネットワーク（データ転送制御回路）１５の具
体的な構成については特に説明しなかったが、これはク
ロスバスイッチを用いて容易に構成することができる。

【００６０】ところで、図２のグラフィックエンジンの
ように、クロスバスイッチを用いたハードウエア量の大
きなインターコネクションネットワーク１５を使用する
と、第３のモジュール１３及び第４のモジュール１４の
個数が増えてくるとインターコネクションネットワーク
１５の構成が複雑になり、全体の製造コストが高くなっ
てしまう。

【００６１】図２のグラフィクエンジンでは、第１のモ
ジュール１１側でポリゴンをピクセル単位に分割する際
に、第２のモジュール１２側のフレームバッファ３２ａ
の位置を考慮していないために、インターコネクション
ネットワーク１５が必要となる。

【００６２】図６に示すグラフィクエンジンでは、第１
のモジュール１１から出力されるピクセルデータは第２
のモジュール１２に直接入力し、第１のモジュール１１
の前段にディスパッチャ（データ選択供給回路）１６を
設けるようにしている。

【００６３】上記ディスパッチャ１６は、描画対象のポ
リゴンのピクセル位置を計算によって求め、このピクセ
ルを第２のモジュール１２内の複数の第４のモジュール
１４のうちどの第４のモジュール１４内のフレームバッ
ファ３２ａに入力させて記憶させるべきものであるかを
判定し、この判定結果に基づいて第３のモジュール１３
を選択し、描画対象のポリゴンのデータをその第３のモ
ジュール１３に供給する機能を有する。

【００６４】例えば、図６に示す４個の第４のモジュー
ル１４内の各フレームバッファ３２ａが、図７に示すよ
うに４個に分割されたスクリーンの各分割部分Ｄ１〜Ｄ
４の表示で使用されるピクセルデータを記憶するもので
あると仮定する。

【００６５】ここで、描画対象のポリゴンが入力され、
このポリゴンのピクセル位置を計算した結果が、４個に
分割されたスクリーンの各分割部分のうち、最も左側に
位置する分割部分Ｄ１に対応したフレームバッファ３２
ａと、これに隣接する分割部分Ｄ２に対応したフレーム
バッファ３２ａに一部が跨っているような場合、ディス
パッチャ１６は、ポリゴンを分割部分Ｄ１及びＤ２に対
応した第２のモジュール１３に供給する。

【００６６】このように、図６のグラフィクエンジンで
は、ディスパッチャ１６を設けたことによってテクスチ
ャバッファ２５ａを有する第２のモジュール１３とフレ
ームバッファ３２ａを有する第４のモジュール１４とを
１対１に対応して接続することが可能になり、インター
コネクションネットワーク１５は不要である。

【００６７】

【発明の効果】以上説明したようにこの発明によれば、
集積化した場合に高いレンダリング性能を容易に得るこ
とができる画像描画装置を提供することができる。

【図面の簡単な説明】

【図１】この発明に係るグラフィックスエンジンおける
処理フローを機能的に示したブロック図。

【図２】図１のグラフィックエンジンのチップイメージ
を示す平面図。

【図３】図２のグラフィックエンジンにおける一連の処
理における一部のデータの流れを示す図。

【図４】図３とは異なるのデータの流れを示す図。

【図５】図３及び図４とは異なるデータの流れを示す
図。

【図６】図２とは異なるチップイメージを示す平面図。

【図７】図６のグラフィクエンジン中のディスパッチャ
を説明するための図。

【図８】従来のグラフィックスエンジンおける処理フロ
ーを機能的に示したブロック図。

【図９】図８に示すレンダリングパイプの一部を並列化
した場合の概念図。

【図１０】従来のグラフィックエンジンを半導体チップ
上に集積化した場合のチップイメージを示す平面図。

【符号の説明】

１１…第１のモジュール、 １２…第２のモジュール、 １３…第３のモジュール、 １４…第４のモジュール、 １５…インターコネクションネットワーク（データ転送
制御回路）、 １６…ディスパッチャ（データ選択供給回路）、 ２１、２１ａ…頂点単位操作部（Pre-Vertex Operation
s）、 ２２、２２ａ…プリミティブ加工部（Primitive Assemb
ly）、 ２３、２３ａ…描画部（Rasterization）、 ２４、２４ａ…テクスチャ加工部（Texture Assembl
y）、 ２５、２５ａ…テクスチャバッファ（Texture buffe
r）、 ３１、３１ａ…ピクセル単位処理部（Per-Fragment Ope
rations）、 ３２、３２ａ…フレームバッファ（Frame buffer）。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B047 AA30 EA01 EA05 EB05 EB17 5B057 CA01 CA08 CA13 CA17 CB01 CB08 CB13 CB16 CC04 CE17 CH04 CH08 CH11 CH14 5B080 AA13 CA01 CA03 CA05 FA03 GA22

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ポリゴン表面の模様を示すデータである
   テクスチャデータを生成するために使用されるデータを
   記憶する第１のメモリ部と、 上記第１のメモリ部に記憶されたデータを読み出し、テ
   クスチャデータを生成するテクスチャ加工部と、 ポリゴンのデータが入力され、上記生成されたテクスチ
   ャデータを参照して上記ポリゴンに対応して、ディスプ
   レイにおける表示ドット単位の色を示すピクセルデータ
   を生成するピクセルデータ生成部と、 上記第１のメモリ部に対し独立して設けられ、上記ピク
   セルデータ生成部で生成されたピクセルデータを記憶す
   る第２のメモリ部とを具備したことを特徴とする画像描
   画装置。
2. 【請求項２】 前記第１のメモリ部、前記テクスチャ加
   工部、前記ピクセルデータ生成部及び前記第２のメモリ
   部が１つの半導体チップ上に集積化されていることを特
   徴とする請求項１記載の画像描画装置。
3. 【請求項３】 前記第１のメモリ部には、前記ピクセル
   データ生成部で参照されるテクスチャデータが予め記憶
   されることを特徴とする請求項１記載の画像描画装置。
4. 【請求項４】 前記ピクセルデータ生成部が、前記テク
   スチャデータを用いてピクセルデータを生成する描画部
   と、 上記描画部で生成されたピクセルデータに対しピクセル
   単位で処理を行なうピクセル単位処理部とを含んで構成
   されることを特徴とする請求項１記載の画像描画装置。
5. 【請求項５】 前記ピクセル単位処理部におけるピクセ
   ル単位の前記処理が、隠面処理における前面ポリゴンの
   透明度αを用いて透明ポリゴン自体の色とその後ろのポ
   リゴンの色とを混ぜ合わせる処理を行なうαブレンディ
   ング処理、ピクセルデータ同士で処理を行なうフィルタ
   リング処理を含むことを特徴とする請求項４記載の画像
   描画装置。
6. 【請求項６】 前記第１のメモリ部、前記テクスチャ加
   工部及び前記描画部とが前記半導体チップ上で互いに近
   接して配置されて第１のモジュールを構成し、 かつ前記ピクセル単位処理部と前記第２のメモリ部とが
   前記半導体チップ上で互いに近接して配置されて第２の
   モジュールを構成していることを特徴とする請求項４記
   載の画像描画装置。
7. 【請求項７】 前記第１のモジュール内の前記第１のメ
   モリ部、前記テクスチャ加工部及び前記描画部がそれぞ
   れ複数に分割され、これら分割された各第１のメモリ
   部、テクスチャ加工部及び描画部によって複数の第３の
   モジュールが構成され、これら複数の第３のモジュール
   は並列動作するように制御され、 前記第２のモジュール内の前記ピクセル単位処理部と前
   記第２のメモリ部とがそれぞれ複数に分割され、これら
   分割された各ピクセル単位処理部及び第２のメモリ部に
   よって複数の第４のモジュールが構成され、これら複数
   の第４のモジュールは並列動作するように制御されるこ
   とを特徴とする請求項６記載の画像描画装置。
8. 【請求項８】 前記第１のモジュールと前記第２のモジ
   ュールとの間に設けられ、第１のモジュールと第２のモ
   ジュールとの間のデータ転送制御を行なうデータ転送制
   御回路をさらに具備したことを特徴とする請求項６また
   は７記載の画像描画装置。
9. 【請求項９】 入力されるポリゴンのデータに応じて生
   成されるピクセルデータが前記複数の第４のモジュール
   内の前記分割された第２のメモリ部のどれに入力される
   べきものであるを判定し、この判定結果に基づいて前記
   第３のモジュールを選択し、選択された第３のモジュー
   ルに対してポリゴンのデータを供給するデータ選択供給
   回路をさらに具備したことを特徴とする請求項７記載の
   画像描画装置。
10. 【請求項１０】 前記第１のメモリ部及び第２のメモリ
    部のそれぞれがＤＲＡＭで構成されていることを特徴と
    する請求項１記載の画像描画装置。