JP2002360710A

JP2002360710A - 生体植え込み可能医療装置

Info

Publication number: JP2002360710A
Application number: JP2001176068A
Authority: JP
Inventors: Yoshizou Ishizuka; 宜三石塚
Original assignee: Terumo Corp
Current assignee: Terumo Corp
Priority date: 2001-06-11
Filing date: 2001-06-11
Publication date: 2002-12-17

Abstract

(57)【要約】【課題】生体植え込み可能医療装置において、制御手段
を通常時は低速のレートで稼働させ消費電力を抑え、制
御手段が高速処理を必要とする時は、該処理ルーチンに
最適なクロックレートで動作させる。【解決手段】本発明の生体植え込み可能医療装置は、低
周波のパルス状クロックを基本クロックとし、装置の制
御を行うマイクロプロセッサ（ＭＰＵ）が高速動作を必
要としない時は、この低周波のクロックが供給される。
ＭＰＵが高速動作を必要とするルーチンに入った時、ク
ロックレートレジスタに高速クロックデータを書き込む
命令を実行し、ハイレートイネーブル信号HRENを出力す
る。HRENが出力されている時は、ＭＰＵに入力されるク
ロックCPUCLKをτだけ遅延させる遅延回路が稼働する。
遅延後の出力DLOUTはOR回路によって低周波クロックと
の論理和が取られる。この論理和出力がCPUCLKとなる。
その結果、高周波のクロックを、レジスタの値を書き換
えるだけで生成でき、処理に応じて低消費電力か高速処
理のいずれを優先するか決定できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、生体内に植え込ま
れ、長期にわたって生体の診断もしくは治療を行うため
の生体植え込み可能医療装置に関する。

【０００２】

【従来の技術】徐脈や頻拍など不整脈の症状を呈する心
疾患の治療機器として、近年、植え込み型心臓ペースメ
ーカー（以下、ペースメーカーと記す）が広く用いられ
ている。ペースメーカーは、半導体技術の進歩と共に小
型・軽量化のみならず、患者の病態に対応した適切な治
療モードの選択や、より生理的な制御を実現し、その結
果として単なる延命効果に留まらず、高いＱＯＬ（Qual
ity Of Life）を患者に提供することが可能となってい
る。このような制御の複雑化に伴って、近年これらの植
え込み可能医療装置のほとんどがマイクロプロセッサ
（以下、ＭＰＵ）を内蔵している。マイクロプロセッサ
は複雑な制御を内蔵のソフトウェアによって高速に実行
するため、高速のクロックの供給が必要である。しかし
ながら、ＭＰＵはその高速性ゆえ、処理を行っている時
間は極めて少なく、大半の時間はアイドリング状態とな
らざるを得ない。このため植え込み可能医療装置の電力
を無駄に費やすことになり、内蔵されている電池の寿命
を短くし、装置の交換頻度を高めてしまうことになる。
このことは、これらの装置を使用している患者に経済的
な負担を増加させるだけではなく、高齢者の患者に対し
て、植え替え手術による感染症の危険をもたらす結果と
なっている。

【０００３】このようなＭＰＵによる電力消費を低減す
る方法として、US Patent 4,424,812 "Implantable ext
ernally programmable microprocessor-controlled tis
suestimulator" ，Lesnickや、特許第2825103号「体内
埋込可能心臓装置」カーディアクペイスメーカーズイン
コーポレションの技術がある。これらの発明において
は、ＭＰＵを動作させる高速のクロックと装置を恒常的
に動作させる低速のクロックの２つのクロックを用い、
装置内部のシステムで発生する割込信号に基づいて、高
速クロックをＭＰＵに供給することによって、高速処理
が必要な時にのみ高速クロックを稼働させ、装置の消費
電力低減を実現している。

【０００４】

【発明が解決しようとする課題】しかしながら、これら
の技術ではＭＰＵのクロックレートが１つあるいは２つ
のレートに固定されているため、処理に適したクロック
レートにすることが不可能である。また、割込によって
のみＭＰＵのクロックが稼働あるいは高速化されるの
で、処理内容に応じてＭＰＵ自身が高速化を指令するこ
とができない。

【０００５】このような従来の構造は、時間的に連続的
な処理が必要とされる場合に甚だ不都合が生ずる。例え
ば、患者の心電信号を検出し、その信号変化によって装
置の動作モードを変更するような処理を考えると、その
問題は明らかである。

【０００６】従来法によれば、このような処理ではま
ず、ＭＰＵが稼働中に心電信号のサンプリングの指示を
周辺の電子回路（例えばＡＤコンバータ）に与える。Ａ
ＤコンバータはＭＰＵからのサンプリング指示信号が入
力されると、前段の心電アンプの出力をサンプルホール
ドし、このホールドされた信号を所定のクロックレート
で必要なビット数のディジタル信号に変換する動作を行
う。通常、このクロックレートはＭＰＵで用いられるク
ロックレートよりもかなり遅いため、ＭＰＵはサンプリ
ング指示を与えた後は停止状態となり、無駄な電力消費
を防ぐ。変換動作が終了した後、周辺回路は変換終了の
割込信号を発生し、ＭＰＵを稼働状態にする。稼働後、
ＭＰＵは変換されたデータを取り込み、必要とする処理
を行った後、再び心電信号のサンプリング指示を周辺回
路に与え、前述の動作を繰り返す。

【０００７】このように割込を用いた処理プロセスで
は、ＭＰＵは、心電信号を１ポイントサンプリングする
ごとに停止状態と起動状態を繰り返すことになる。ＭＰ
Ｕシステムで使用される割込要求の種類は非常に多いた
め、割込発生時、どの種類の割込が発生したかを特定し
なければならない。通常このステップは割込フラグレジ
スタを読み込み、どのフラグがアクチブかを判断し、更
に複数のフラグがアクチブの場合、処理の優先度判定を
行う。そして、該当するジョブが判断されたならば、前
回の処理の状態に各部のレジスタ内容をメモリから読み
出し、復帰させる処理が行われ、ジョブが実行される。
ジョブ実行後は各部のレジスタをメモリに待避させ、停
止状態に移行する。このように割込処理には多くのステ
ップが必要とされ、ジョブ実行の頻度が少ない場合には
大きな問題とならないが、周期的に多くの回数のジョブ
が実行されるような場合、例えば連続的に入力される信
号のサンプリング処理などにおいては、単純な処理にも
拘わらず、多くの電力を費やされることになる。

【０００８】また、前述のような信号をサンプリングす
る場合、その信号変化の速さによって、サンプリングレ
ートを変化させた方が、電力消費や保存する場合のメモ
リ容量の節約につながるが、その場合、従来の方法では
複数のサンプリングクロックを切り替えて発生する回路
を備える必要があった。

【０００９】

【課題を解決するための手段】本発明の生体植え込み可
能医療装置は、かかる問題を解決するために次のような
構成から成る。

【００１０】診断もしくは治療を目的として生体に長期
間植え込まれて使用される生体植え込み可能医療装置で
あって、パルス状クロック信号を発生するクロック発生
手段と、複数のジョブが記述された記憶手段と、前記記
憶手段に記述された内容を順次読み出し、前記複数のジ
ョブのうち、少なくとも１つを実行する制御手段と、前
記ジョブのそれぞれについて記述されたクロックレート
に関連する記述に応じて、前記パルス状クロック信号の
クロックレートを変化させて前記制御手段に出力するク
ロックレート制御手段とを有する。

【００１１】さらに好ましくは、前記クロックレート制
御手段は、前記記憶手段に記述された前記クロックレー
トに関連する記述に応じたクロックレートを設定するク
ロックレートレジスタと、前記クロックレートレジスタ
の内容に従って前記パルス状クロックのパルス数を計数
するカウンタと、前記カウンタによる計数中の期間、当
該クロックレート制御手段の出力を少なくとも前記パル
ス状クロックのパルス幅よりも長い時間遅延させる遅延
回路と、前記遅延回路の出力と前記パルス状クロックの
論理和を出力する回路とを含む。

【００１２】さらに好ましくは、前記クロックレート制
御手段は、前記記憶手段に記述された前記クロックレー
トに関連する記述に応じたクロックレートを設定するク
ロックレートレジスタと、前記クロックレートレジスタ
の内容に従って当該クロックレート制御手段の出力を少
なくとも前記パルス状クロックのパルス幅よりも長い時
間遅延させる遅延回路と、前記遅延回路出力と前記パル
ス状クロックの論理和を出力するＯＲ回路とを含む。

【００１３】さらに好ましくは、前記ジョブの先頭部分
に記述された前記クロックレートに関連する記述は、前
記システムの動作速度に応じたクロックレートとする。

【００１４】本発明の生体植え込み可能医療装置によれ
ば、該医療装置の具備する制御手段は、クロック発生手
段から送出されるパルス状クロックに従って、複数のジ
ョブが記述された記憶手段から、少なくとも１つのジョ
ブを読み出し実行する。各ジョブの先頭部分に記述され
たクロックレートに関連する記述に応じて、クロックレ
ート制御手段が所定期間、前記パルス状クロックのクロ
ックレートを変化させ、処理に適当なクロックレートで
ジョブが実行される。

【００１５】１つの態様のクロックレート制御手段にお
いては、クロックレートレジスタが記憶手段の記述に応
じたクロックレートを設定し、カウンタがクロックレー
トレジスタに設定された数のクロックを計数する。遅延
回路はカウンタが計数中の期間、クロックレート制御手
段の出力を少なくとも前記パルス状クロックのパルス幅
よりも長い時間遅延させる。OR回路は遅延回路出力とパ
ルス状クロックの論理和を出力し、これがクロックレー
ト制御手段の出力となる。

【００１６】また、１つの態様のクロックレート制御手
段においては、クロックレートレジスタが記憶手段の記
述に応じたクロックレートを設定し、この設定された内
容に従って遅延回路がクロックレート制御手段の出力を
少なくとも前記パルス状クロックのパルス幅よりも長い
時間遅延させる。OR回路は遅延回路出力とパルス状クロ
ックの論理和を出力し、これがクロックレート制御手段
の出力となる。

【００１７】また、１つの態様において、前記ジョブの
先頭部分に記述された前記クロックレートに関連する記
述は、前記システムの動作速度に応じたクロックレート
となる。

【００１８】

【発明の実施の形態】以下、本発明の実施形態につい
て、図に基づいて詳細に説明する。

【００１９】図１は本発明の生体植え込み可能医療装置
における一実施形態の全体を示す。この実施形態では生
体植え込み可能医療装置として、心臓ペースメーカーを
例にしている。

【００２０】図１において、クロックジェネレータ101
は水晶振動子102による原発振周波数を分周し、ペーシ
ング制御回路103やMPUクロック制御回路104で必要とす
る各種クロックを供給する。原発振周波数としては32.7
68kHzを用いるのが一般的である。これはペースメーカ
ーに内蔵されるマイクロプロセッサ（MPUと記す）にカ
レンダ機能を持たせるためでもある。ペーシング制御回
路103はクロックジェネレータ101から発せられるクロッ
クをカウントすることによって、ペーシング制御に必要
とされる各種インターバルを計測する。これらのインタ
ーバルを基準に、センシング回路105から入力されるセ
ンシングイベントの有無によってペーシングを行うか否
かを判定し、図示されていない電極カテーテルを経由し
て心臓に刺激出力を与える。

【００２１】ペーシング制御に必要とされるインターバ
ルとしては、基本心拍レート、心房と心室間の遅延時
間、心房センシングに心室ペーシングが干渉しないよう
にするためのセンシング不能期間の設定等をはじめとし
て、数多くのものが存在する。これらは通信コイル110
と通信回路111から成る通信手段を用いて、MPU108によ
る制御によって体外のプログラマ（図示せず）からパラ
メータを読み込み、そしてペーシング制御回路103に内
蔵されている各種レジスタに記憶させるのが一般的であ
る。また、より自然なペーシング制御動作を行う目的
で、患者の運動状態によって心拍数制御を行うレートレ
スポンス機能や心拍数の上げ下げにヒステリシスを持た
せるヒステリシス機能などを行う場合もある。このよう
な場合には、MPU108が、センシングやペーシングのイベ
ント、図示されていない運動センサ出力などに基づいて
ペーシング制御パラメータを算出し、データバス112を
経由して、算出したペーシング制御パラメータでペーシ
ング制御回路103のレジスタ内容を更新する。MPU108の
動作のために、MPUクロック制御回路104がMPU108に対し
てパルス状クロックを供給する。このクロックに同期し
てMPU108はROM109に記述されているジョブを読み出して
実行する。なお、ジョブとはコンピュータプログラムを
利用者による視点で見た場合の実行単位である。

【００２２】本発明を応用したペースメーカーでは、各
ジョブの先頭部分に記述されたクロックレートに関連す
る記述に応じて、MPUクロック制御回路104にそのジョブ
に必要なクロックレートを指示する。その結果、MPU108
は各ジョブの先頭部分に記述されたクロックレートに応
じた速さで稼働することになる。以下にMPUクロック制
御回路104の実施例について述べる。

【００２３】（第１実施形態）図２に、本発明における
クロックレート制御手段の構成を示す。この構成は、図
１におけるMPUクロック制御回路104の一部分を形成する
ものである。本実施形態におけるクロックレート制御の
タイミングチャートを図３に示す。このタイミングチャ
ートを参照しながら、第１の実施形態について説明す
る。

【００２４】クロックジェネレータから定常的に出力さ
れるクロック信号201（CLK32K）はORゲート202（OR1）
に入力され、MPUクロック信号203（MPUCLK）としてMPU2
04に入力される。MPUが高速クロックレートを指示して
いない状態では、ORゲート202の他方には信号は入力さ
れず（即ち、Ｌレベル）、MPUクロック信号203はクロッ
ク信号201そのものとなり、クロック信号201のクロック
レートでMPU204が稼働する。

【００２５】MPU204が高速動作を必要とするジョブを実
行する際には、そのジョブの最初の部分に記述されてい
る命令により、クロックレートを規定するデータがデー
タバス205上に出力され、ライトイネーブル信号（WE1）
206に同期してクロックレートレジスタ（REG1）207に書
き込まれる。本実施形態ではクロックレートを規定する
データを８としている。クロックレートレジスタ207の
内容はクロック信号201のパルスの立ち上がりごとにカ
ウンタ回路208（CNTR1）にセットされる。カウンタ回路
208はゼロ検出機能を有し、カウンタの内容がゼロの状
態ではＬレベルに、何らかの数値の時はＨレベルとなる
ハイレートイネーブル信号209（HREN）を出力する。

【００２６】ハイレートイネーブル信号209(HREN)がＨ
の時には遅延回路210（DC1）が稼働する。この遅延回路
210は前述のMPUクロック信号203をτだけ遅延する働き
をする。このτは前述のクロック信号201のパルス幅よ
りも大きくなければならない。遅延信号出力211（DLOU
T）は前述のOR回路202によってクロック信号201との論
理和が取られる。遅延信号出力211はクロック信号201か
ら発生したものであるが、クロック信号201に対してτ
だけ遅延して表れ、OR回路202の出力がＭＰＵに入力さ
れるクロックCPUCLKとなる。従って、OR回路202の出力
において両者は完全に分離している。元のパルスをP0、
この遅れて現れたパルスをP1とする。

【００２７】遅延信号出力211が発生すると、そのパル
スの立下がりに同期してカウンタ回路208の内容がダウ
ンカウントされ、カウンタの数値が１だけ減ぜられる。
前述したとおり、カウンタ208には、クロックレートレ
ジスタ207にMPUから与えられている値８が、クロック信
号CLK32Kの立ち上がりでセットされる。また、カウンタ
208は、遅延回路210の出力信号DLOUTに同期してカウン
トダウンしていく。カウンタ108は、その数値がゼロに
なるまではハイレートイネーブル信号209をＨレベルに
保つため、遅延回路210はOR回路202から出力されるパル
スP1に対して再び遅延を行い、さらにτだけ遅延された
次の遅延出力パルスP2をMPUクロック信号203に出力す
る。同様の過程を繰り返し、カウンタ回路208のカウン
タ値がゼロになるまで８個の遅延パルスをMPUクロック
信号203として出力する。カウンタ回路208のカウンタ値
がゼロになるとハイレートイネーブル信号209がＬレベ
ルとなり、遅延回路210は出力を停止し、Ｌレベルとな
る。その後、クロック信号201が入力されると、再び、
クロックレートレジスタ207の内容がクロック信号201の
パルスの立ち上がりごとにカウンタ回路208（CNTR1）に
セットされ、前述の過程を繰り返す。

【００２８】以上の過程におけるMPUクロック信号203
は、MPU204が高速クロックレートの指示を出す前に対し
て９倍のレートとなるので、MPU204の処理速度も９倍と
なる。

【００２９】このように、MPU204が高速処理を指示した
ジョブ（ルーチン）を終え、高速処理を要しないジョブ
に移行すると、その新たなジョブの先頭部分に記載され
た命令により、ライトイネーブル信号206（WE1）に同期
してクロックレートレジスタ207（REG1）に０データが
書き込まれる。この場合はライトイネーブル信号206に
よってOR回路212を経由して同時にカウンタ回路208にも
０をセットするので、カウントの途中であってもカウン
タ値はゼロとなる。その結果、カウントも行われず、ハ
イレートイネーブル信号209はＬレベルのまま維持され
るために、それ以降は低速のクロックレート（原クロッ
ク信号CLK32Kのレート）がMPUクロック信号203として出
力される。

【００３０】第１の実施形態における遅延回路210の具
体例を図４に示す。この回路の動作を図５に示すタイミ
ングチャートを参照して詳述する。

【００３１】遅延回路のイネーブル入力402がＨレベル
の状態では、クロック入力401に入力されるパルス501の
立下がりに同期して、フリップフロップ403（FF1）の出
力404（Q）がＬレベルからＨレベルへ、あるいはＨレベ
ルからＬレベルへと反転する。フリップフロップ403の
出力は第１の時定数回路405が接続されている。時定数
回路405の出力にはバッファ406（BUF1）とインバータ40
7（INV3）が接続されている。フリップフロップ403が図
５の502のように変化することによって時定数回路405は
充放電され、その出力信号は波線503のような指数関数
的な波形となる。そのため、出力404が変化してから、
バッファ406が入力信号をロジックレベルのＨレベルと
して認識する電圧閾値VH、あるいはインバータ407が入
力信号をＬレベルとして認識する電圧閾値VLに達するま
でには一定の遅延が発生する。この両閾値には、VH＞VL
の関係がある。

【００３２】今、遅延回路に501aのパルスが入力された
場合を考える。イネーブル信号402がＨレベルとなった
直後には、フリップフロップ403の出力404はＬレベルで
あり、このパルスの立下がりによってＨレベル側に反転
する。その後、時定数回路405は充電され、バッファ406
の入力レベルがVHに達した時点でバッファ406出力がＨ
レベルとなる。即ち、バッファ406出力はパルス501aの
立上がり時点から遅延時間τが経過してから、出力がＨ
レベルとなる。バッファ406の出力はORゲート408を経由
して第２の時定数回路410に入力される。ここで、第１
の時定数回路と同様、ORゲート408の出力信号GTO1に遅
延が施され、矩形パルス505aは破線で示す指数波形504a
として出力される。インバータ412は、入力信号の値が
閾値VH以下であればＨ信号を出力するゲートであるた
め、その出力INVO1には506aの波形が現れる。この出力
信号INVO1と、元のORゲート408の出力信号GTO1とはAND
ゲート414によって論理積がとられ、ANDゲート414の出
力信号GTO3が出力される。図５では、出力信号GTO1の矩
形パルス505aから矩形パルス507aのような出力波形が得
られる。この波形がORゲート416を経由して出力され
る。

【００３３】このパルスは図２における遅延出力信号21
1であり、OR回路202を通過後、再び遅延回路210に入力
される。従って図５の507aのパルスは、遅延回路の入力
信号における501bのパルスを生ずる結果となる。

【００３４】パルス501bが遅延回路に入力される時点で
は、フリップフロップの出力404（Ｑ）はＨレベルであ
るため、このパルスの立下がりによってＬレベル側に反
転する。その後、時定数回路405は放電され、インバー
タ407入力がVLに達した時点でインバータ407出力がＨレ
ベルとなる。即ち、インバータ407出力はパルス501bの
立上がり時点から遅延時間τ'が経過してから、出力が
Ｈレベルとなる。インバータ407の出力からは、OR回路4
09（出力信号はGTO2）、時定数回路411、インバータ413
（出力信号はINVO2）による、前述のパルス501aの場合
と同様な処理過程を経て、AND回路415からの出力信号GT
O4として、矩形パルス507bのような遅延出力が発生され
る。この波形がORゲート416を経由して図２における遅
延信号出力211に出力される。パルス507bは前述の理由
により、遅延回路の入力信号における501cのパルスを生
ずる。以上の過程を繰り返すことによって、遅延回路の
出力にはパルス列が発生することになる。

【００３５】ここで、基準クロックを遅延させた場合
に、元クロックのパルスとそれを遅延させた遅延クロッ
クのパルスとを重ね合わせた場合に、２つの独立したパ
ルスとなるように、遅延時間はパルス幅よりも長い時間
であることが必要とされる。それに加えて、遅延された
パルスが、基準クロックの次のパルスと重複しないよ
う、基準クロックの周波数を定めておく必要がある。

【００３６】また、本実施形態ではクロックレートレジ
スタ207にセットする数値を８としたが、この数値は、
遅延時間との積がクロック信号201の間隔を上回らない
範囲で任意に決めることができる。また、各ルーチンご
とに様々な数値を設定することも可能である。

【００３７】以上説明したように、本発明によれば、Ｍ
ＰＵの内部処理の過程でクロックを自由に変化させるこ
とができるので、必ずしも外部の要因が無くとも高速動
作にすることが可能である。例えば、連続的に入力され
る信号のフィルタリング処理や積分処理を行いメモリに
記憶させるような処理は、信号波形の連続性から、比較
的低い周波数で連続時に処理を行った方が良い。このよ
うな場合、ＭＰＵの割込処理に伴うレジスタデータの待
避や復活、割込要因解析など多くのステップを排除でき
るのでMPUの消費電力を低減することが可能となる。更
に、このような連続処理の途上で、断続的に何らかの処
理、例えばある一定期間ごとの信号のヒストグラムを算
出し、メモリに記憶する等といった処理が発生した場合
にも、本発明ではなんら外的な制御を行うことなく、内
部ルーチンにおいて、クロックレートレジスタに所望の
クロックレートデータを書き込む命令を記述するだけで
高速動作が可能である。

【００３８】この結果、高速処理が必要とされるジョブ
については高いレートのクロックで実行し、高速処理が
必要とされないジョブについて低いレートのクロックで
実行することで、消費電力を抑制することができる。こ
のため、電池の交換頻度を下げることができ、ペースメ
ーカ装着者の身体的および経済的な負担を軽減すること
ができる。

【００３９】（第２実施形態）図６に、本発明における
クロックレート制御手段の第２の実施形態を示す。この
実施形態は、図１においてMPUクロック制御回路104の部
分を形成するものである。本実施例のタイミングチャー
トを図７に示す。このタイミングチャートを参照しなが
ら、第２の実施形態について説明する。

【００４０】クロックレートを制御するデータは、MPU6
10のデータバス611を経由してクロックレートレジスタ6
13に保存される。このデータがゼロの場合、クロックレ
ートレジスタ613出力によって制御される各遅延回路60
2，604，606，608のイネーブル入力は全てＬレベルとな
り、クロック信号入力601は遅延を受けること無く、OR
ゲート603（OR1），605（OR2），607（OR3），609（OR
4）を通過して、原信号の周期のままMPUクロック信号
（MPUCLK）としてMPU610に入力される。

【００４１】クロックレートレジスタ613にセットされ
たデータが16、即ち、４つのビットが全て１の場合、各
遅延回路602，604，606，608のイネーブル入力は全てＨ
レベルとなり入力信号を遅延する。まず、クロック信号
入力601に入力されるクロックパルス701は、遅延時間τ
1を有する遅延回路602（DC1）とORゲート603（OR1）に
同時に入力される。遅延回路602の出力701（DL1）はOR
ゲート603入力のもう一方に入力され、元のクロック信
号601との論理和がとられる。即ち、ORゲート603の出力
には遅延回路に入力された元の信号成分と、それよりも
τ1だけ遅れた遅延信号成分の両方が現れる。ここでτ1
を信号701の周期のちょうど半分の長さにすれば、ORゲ
ート603の出力には信号701の２倍の周波数のクロック70
5が得られる。このクロック705は次に、遅延時間τ2を
有する遅延回路604（DC2）とORゲート605（OR2）に同時
に入力される。遅延時間τ2として信号705の周期のちょ
うど半分の長さにすれば、前述と同様な処理によって、
ORゲート605の出力は信号705の２倍の周波数のクロック
707が得られる。遅延回路606（DC3）、遅延回路608（DC
4）の遅延時間τ3，τ4についても同様に、それぞれ前
段の出力信号の周期の半分に設定することにより、ORゲ
ート607、609の信号は709，712のようになり、最終的に
MPUクロック信号712（MPUCLK）としてMPU610に入力され
る。以上により、MPUクロック信号712は、元のクロック
信号701の16倍の周波数となる。

【００４２】MPU204が高速処理を指示したジョブ（ルー
チン）を終え、高速処理を要しないジョブに移行する
と、その新たなジョブの先頭部分に記載された命令によ
り、ライトイネーブル信号612（WE）に同期してクロッ
クレートレジスタ613（REG1）に０データを書き込む。
その結果、各遅延回路602，604，606，608のイネーブル
入力は全てＬレベルとなり、MPUクロック信号712には元
のクロック信号701のみが出力される。

【００４３】第２の実施形態における遅延回路602，60
4，606，608の具体例を図８に示す。この回路の動作を
図９に示すタイミングチャートを参照して詳述する。

【００４４】遅延回路のイネーブル入力801（ENk）がＬ
レベルの状態では、ANDゲート802の出力はＬとなり、フ
リップフロップ804はリセット状態となっている。この
状態では、フリップフロップ804の出力805（Q）はＬレ
ベルである。第１の時定数回路806も定常状態では出力8
05（Q）のレベルをORゲート807入力に与える。ORゲート
807の他方の入力はANDゲート810の出力が接続されてい
る。ANDゲート810の入力はORゲート807の出力とその反
転信号であるインバータ809の出力の双方が入力されて
いるため、定常状態ではANDゲート810の出力はＬレベル
となる。そのため、ORゲート807の出力はＬレベルであ
り、更に、その反転出力であるインバータ809の出力は
Ｈレベルである。

【００４５】この状態でイネーブル入力801がＨレベル
となると、フリップフロップ804はリセット状態が解除
される。この状態で入力803にパルス信号901が入力され
ると、その立下がり時点でフリップフロップ804の出力8
05がＨレベルに反転する。その結果、第１の時定数回路
806は充電され、波線904のような指数関数的な波形とな
る。そのため、出力805が変化してからORゲート807の入
力がロジックレベルのＨレベルとして認識される電圧閾
値VHに達するまでには一定の遅延が発生する。パルス信
号901の立上がり時点から遅延時間τk経過後に、ORゲー
ト807の入力がVHに達し、ORゲート807出力がＨレベルと
なる。この信号はANDゲート810に送られる。ANDゲート8
10の他の入力の１つであるインバータ809の出力は、第
２の遅延回路808の働きによって、ORゲート807出力(GTk
1-OUT)がＨレベルとなっても、すぐにはＬレベルとはな
らない。従って、第２の遅延回路の出力レベルがインバ
ータ809のＨレベルの電圧閾値VHに達するまでは、イン
バータ809の出力波形(INVk1-OUT)907はＨレベルを保
つ。ANDゲート810の残りの入力ラインはイネーブル状態
なのでＨレベルである。その結果、ANDゲート810出力(G
Tk2-OUT)はＨレベルが出力される。第２の遅延回路の出
力レベルがVHに達すると、インバータ809の出力はＬレ
ベルとなり、同時にANDゲート810の出力波形908もＬレ
ベルとなる。インバータ809の出力はANDゲート802にも
入力されているため、この時、フリップフロップ804も
リセットされることになる。その結果、第１の遅延回路
806は放電状態に移行し、続いて第２の遅延回路808も放
電状態に移行して、回路全体が元の状態に戻る。

【００４６】これ以降、イネーブル入力801がＨレベル
を維持している限り、入力パルス信号901が入力される
たびに前述の過程を繰り返し、入力信号の遅延が行われ
る。

【００４７】以上の構成により、第１の実施形態と同様
の効果を奏するとともに、遅延回路の段数を適当に選ぶ
ことで、高速クロックの周波数の選択を行うことがで
き、ペースメーカーにどのような処理を行わせるかに応
じた設計変更を簡便に行うことができる。

【００４８】なお、上記実施形態１及び２においては、
クロックレートを変化させるものとして遅延回路を用い
たが、その他の逓倍回路を用いることもできる。

【００４９】また、上記実施形態１及び２においては、
各遅延回路はあらかじめ所定の遅延時間（τ）を有する
ものであったが、所定の遅延時間を有するものではな
く、基準となるクロックの位相を所定量ずらすものとす
ることもできる。例えば、実施形態２の各遅延回路を、
すべて90度位相をずらすものとして同様の効果を得るこ
とができ、その場合基準となるクロックパルスがいかな
る値であってもパルス幅を均等に分割できるという付加
的な効果がある。

【００５０】

【発明の効果】以上説明したように、本発明によれば、
ＭＰＵの内部処理の過程で、ＭＰＵ自身によってクロッ
クを自由に変化させることができるので、実行しようと
するプログラム単位ごとに、クロック周波数を指定して
実行でき、ＭＰＵの消費電力を低減することが可能とな
る。

【図面の簡単な説明】

【図１】本発明の生体植え込み可能医療装置の全体図で
ある。

【図２】第１実施形態のクロックジェネレータのブロッ
ク図である。

【図３】第１の実施例におけるタイミングを表す図であ
る。

【図４】第１の実施例における遅延回路のブロック図で
ある。

【図５】第１の実施例における遅延回路のタイミングを
表す図である。

【図６】第２実施形態のクロックジェネレータのブロッ
ク図である。

【図７】第２の実施形態におけるタイミングを表す図で
ある。

【図８】第２の実施形態における遅延回路のブロック図
である。

【図９】第２の実施形態における遅延回路のタイミング
を表す図である。

Claims

【特許請求の範囲】

【請求項１】診断もしくは治療を目的として生体に長
期間植え込まれて使用される生体植え込み可能医療装置
であって、パルス状クロック信号を発生するクロック発生手段と、複数のジョブが記述された記憶手段と、前記記憶手段に記述された内容を順次読み出し、前記複
数のジョブのうち、少なくとも１つを実行する制御手段
と、前記ジョブのそれぞれについて記述されたクロックレー
トに関連する記述に応じて、前記パルス状クロック信号
のクロックレートを変化させて前記制御手段に出力する
クロックレート制御手段とを有することを特徴とする生
体植え込み可能医療装置。
【請求項２】前記クロックレート制御手段は、前記記
憶手段に記述された前記クロックレートに関連する記述
に応じたクロックレートを設定するクロックレートレジ
スタと、前記クロックレートレジスタの内容に従って前
記パルス状クロックのパルス数を計数するカウンタと、
前記カウンタによる計数中の期間、当該クロックレート
制御手段の出力を少なくとも前記パルス状クロックのパ
ルス幅よりも長い時間遅延させる遅延回路と、前記遅延
回路の出力と前記パルス状クロックの論理和を出力する
回路とを含むことを特徴とする請求項１記載の生体植え
込み可能医療装置。
【請求項３】前記クロックレート制御手段は、前記記
憶手段に記述された前記クロックレートに関連する記述
に応じたクロックレートを設定するクロックレートレジ
スタと、前記クロックレートレジスタの内容に従って当
該クロックレート制御手段の出力を少なくとも前記パル
ス状クロックのパルス幅よりも長い時間遅延させる遅延
回路と、前記遅延回路出力と前記パルス状クロックの論
理和を出力するＯＲ回路とを含むことを特徴とする請求
項１記載の生体植え込み可能医療装置。
【請求項４】前記ジョブの先頭部分に記述された前記
クロックレートに関連する記述は、前記システムの動作
速度に応じたクロックレートとすることを特徴とする請
求項１記載の生体植え込み可能医療装置。