JP2002351939A - 形式的検証方法 - Google Patents
形式的検証方法Info
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
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- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
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Abstract
(57)【要約】
【課題】 論理回路の機能を検証する形式的検証中に強
制終了した場合に、それまでの検証結果を残すことで、
検証効率を向上する。 【解決手段】 検証対象である論理回路に入力される入
力信号について、これ等入力信号が変化したときに論理
回路の動作に与える影響度の順位付けが行われる。そし
て、影響度の高い入力信号から順に、考えられる全ての
入力パターンであるフリーパターンを与えて検証が実行
される。すなわち、入力パターンは、予め設定された条
件（影響度）に応じて順次生成される。したがって、検
証装置のメモリ不足等により形式的検証が途中で強制終
了した場合にも、上述した影響度に基づいて途中までの
検証結果を残すことができる。この結果、強制終了の原
因の解析が容易になり、検証効率を向上できる。全ての
検証を完了するまでの時間、検証に必要な検証装置のメ
モリ容量を見積もることができる。
制終了した場合に、それまでの検証結果を残すことで、
検証効率を向上する。 【解決手段】 検証対象である論理回路に入力される入
力信号について、これ等入力信号が変化したときに論理
回路の動作に与える影響度の順位付けが行われる。そし
て、影響度の高い入力信号から順に、考えられる全ての
入力パターンであるフリーパターンを与えて検証が実行
される。すなわち、入力パターンは、予め設定された条
件（影響度）に応じて順次生成される。したがって、検
証装置のメモリ不足等により形式的検証が途中で強制終
了した場合にも、上述した影響度に基づいて途中までの
検証結果を残すことができる。この結果、強制終了の原
因の解析が容易になり、検証効率を向上できる。全ての
検証を完了するまでの時間、検証に必要な検証装置のメ
モリ容量を見積もることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、論理回路の機能を
検証する形式的検証方法に関する。
検証する形式的検証方法に関する。
【０００２】
【従来の技術】システムLSI等の半導体集積回路は、高
機能になり論理規模も大きくなっている。これに伴い、
半導体集積回路の論理検証は、検証規模、検証時間とも
ますます長大化する傾向にある。近時、論理検証技術の
１つとして、形式的検証が注目されている。形式的検証
は、例えばＲＴＬ記述によりモデル化された論理回路を
有限要素機械に変換し、検証すべき仕様を満たしている
ことを数学的に証明するものである。形式的検証は、入
力パターンのみを考慮する従来のシミュレーション手法
に比べて網羅性の点で優れている。そのため、シミュレ
ーションでは見つけにくいエラーを検出できる。
機能になり論理規模も大きくなっている。これに伴い、
半導体集積回路の論理検証は、検証規模、検証時間とも
ますます長大化する傾向にある。近時、論理検証技術の
１つとして、形式的検証が注目されている。形式的検証
は、例えばＲＴＬ記述によりモデル化された論理回路を
有限要素機械に変換し、検証すべき仕様を満たしている
ことを数学的に証明するものである。形式的検証は、入
力パターンのみを考慮する従来のシミュレーション手法
に比べて網羅性の点で優れている。そのため、シミュレ
ーションでは見つけにくいエラーを検出できる。
【０００３】
【発明が解決しようとする課題】しかしながら、形式的
検証は、論理シミュレーションに比べ計算量が大きくな
る。このため、状態数の多い回路モデルを扱うと、検証
プログラムを実行するワークステーションのメモリ容量
が不足し、検証不能になることがある。メモリ不足によ
り検証不能になった場合、検証プログラムは強制終了し
てしまうため、検証結果は何も残らないという問題があ
った。すなわち、検証プログラムが強制終了した場合、
どこまで検証したかを確認できないという問題があっ
た。形式的検証の実行時間は、長い場合１週間程度かか
ることがある。このため、強制終了した際の時間的損
失、コスト的損失は非常に大きい。
検証は、論理シミュレーションに比べ計算量が大きくな
る。このため、状態数の多い回路モデルを扱うと、検証
プログラムを実行するワークステーションのメモリ容量
が不足し、検証不能になることがある。メモリ不足によ
り検証不能になった場合、検証プログラムは強制終了し
てしまうため、検証結果は何も残らないという問題があ
った。すなわち、検証プログラムが強制終了した場合、
どこまで検証したかを確認できないという問題があっ
た。形式的検証の実行時間は、長い場合１週間程度かか
ることがある。このため、強制終了した際の時間的損
失、コスト的損失は非常に大きい。
【０００４】形式的検証で扱える回路モデルの規模は、
モデルに含まれるフリップフロップの数に大きく依存す
る。理論的には、回路モデルの状態数は、フリップフロ
ップの増分の２倍になり、これに対応して検証に必要な
メモリ容量も２倍になる。一方で、形式的検証は、上述
したように入力パターンの網羅性を特徴としているた
め、検証に必要なメモリ容量および検証時間を正しく見
積ることは困難である。このため、ワークステーション
のメモリを単に増設しただけでは、形式的検証が最後ま
で正しく行われるとは限らない。
モデルに含まれるフリップフロップの数に大きく依存す
る。理論的には、回路モデルの状態数は、フリップフロ
ップの増分の２倍になり、これに対応して検証に必要な
メモリ容量も２倍になる。一方で、形式的検証は、上述
したように入力パターンの網羅性を特徴としているた
め、検証に必要なメモリ容量および検証時間を正しく見
積ることは困難である。このため、ワークステーション
のメモリを単に増設しただけでは、形式的検証が最後ま
で正しく行われるとは限らない。
【０００５】このように、形式的検証は、論理回路の検
証に非常に有用である反面、比較的起こりやすいメモリ
不足による強制終了時の検討は、何もなされていない。
本発明の目的は、形式的検証が強制終了した場合に、そ
れまでの検証結果を残すことで、検証効率を向上するこ
とにある。
証に非常に有用である反面、比較的起こりやすいメモリ
不足による強制終了時の検討は、何もなされていない。
本発明の目的は、形式的検証が強制終了した場合に、そ
れまでの検証結果を残すことで、検証効率を向上するこ
とにある。
【０００６】
【課題を解決するための手段】請求項１の形式的検証方
法では、検証対象である論理回路に入力される入力信号
について、これ等入力信号が変化したときに論理回路の
動作に与える影響度の順位付けが行われる。そして、影
響度の高い入力信号から順に、考えられる全ての入力パ
ターンであるフリーパターンを与えて検証が実行され
る。すなわち、入力パターンは、予め設定された条件
（影響度）に応じて順次生成される。したがって、検証
装置のメモリ不足等により形式的検証が途中で強制終了
した場合にも、上述した影響度に基づいて途中までの検
証結果を残すことができる。この結果、強制終了の原因
の解析が容易になり、検証効率を向上できる。検証が完
了した入力パターンと、検証できなかった入力パターン
とが明確になるため、全ての検証を完了するまでの時
間、検証に必要な検証装置のメモリ容量を見積もること
ができる。
法では、検証対象である論理回路に入力される入力信号
について、これ等入力信号が変化したときに論理回路の
動作に与える影響度の順位付けが行われる。そして、影
響度の高い入力信号から順に、考えられる全ての入力パ
ターンであるフリーパターンを与えて検証が実行され
る。すなわち、入力パターンは、予め設定された条件
（影響度）に応じて順次生成される。したがって、検証
装置のメモリ不足等により形式的検証が途中で強制終了
した場合にも、上述した影響度に基づいて途中までの検
証結果を残すことができる。この結果、強制終了の原因
の解析が容易になり、検証効率を向上できる。検証が完
了した入力パターンと、検証できなかった入力パターン
とが明確になるため、全ての検証を完了するまでの時
間、検証に必要な検証装置のメモリ容量を見積もること
ができる。
【０００７】請求項２の形式的検証方法では、入力信号
のそれぞれに対してフリーパターンを与えて検証が実行
された後、影響度の高い複数の入力信号から順に、フリ
ーパターンを与えて検証が実行される。このように、徐
々に複雑な入力パターンを与えることで、例えば検証装
置のメモリ容量が同じ場合、より多くの入力パターンの
組み合わせについて検証することができる。この結果、
より多くの種類の検証履歴を残すことができる。
のそれぞれに対してフリーパターンを与えて検証が実行
された後、影響度の高い複数の入力信号から順に、フリ
ーパターンを与えて検証が実行される。このように、徐
々に複雑な入力パターンを与えることで、例えば検証装
置のメモリ容量が同じ場合、より多くの入力パターンの
組み合わせについて検証することができる。この結果、
より多くの種類の検証履歴を残すことができる。
【０００８】請求項３の形式的検証方法では、フリーパ
ターンを与えない入力信号には、"０固定"または"１固
定"のいずれかを与えて検証が実行される。すなわち、
論理回路動作に与える影響度の低い入力信号には、優先
的に"０固定"または"１固定"のいずれが与えられる。予
め設定された条件（影響度）と生成される入力パターン
との関係が分かりやすくなるため、強制終了の原因の解
析が容易になり、検証効率を向上できる。
ターンを与えない入力信号には、"０固定"または"１固
定"のいずれかを与えて検証が実行される。すなわち、
論理回路動作に与える影響度の低い入力信号には、優先
的に"０固定"または"１固定"のいずれが与えられる。予
め設定された条件（影響度）と生成される入力パターン
との関係が分かりやすくなるため、強制終了の原因の解
析が容易になり、検証効率を向上できる。
【０００９】請求項４の形式的検証方法では、論理回路
の検証において入力パターンが決まっている入力信号に
ついて、入力パターンが正規表現で記述される。このた
め、順位付けされる信号の数を減らすことができ、検証
時間を短縮できる。また、入力パターンを容易に生成で
きる。
の検証において入力パターンが決まっている入力信号に
ついて、入力パターンが正規表現で記述される。このた
め、順位付けされる信号の数を減らすことができ、検証
時間を短縮できる。また、入力パターンを容易に生成で
きる。
【００１０】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１〜図５は、本発明の形式的検証方
法の第１の実施形態を示している。この実施形態は、請
求項１ないし請求項３に対応している。図１は、形式的
検証を行う論理回路（検証対象）の一例を示している。
この論理回路は、例えば、システムLSI等の半導体集積
回路内に形成されている。論理回路の仕様は、入力信号
IN-A、IN-B、IN-Cを与えられたとき、出力信号OUT-1、O
UT-2が同時に"１"にならないように決められている。こ
のため、形式的検証では、出力信号OUT-1、OUT-2が同時
に"１"にならないことを数学的を証明する。形式的検証
は、例えば、ワークステーションの検証プログラムによ
って実行される。
用いて説明する。図１〜図５は、本発明の形式的検証方
法の第１の実施形態を示している。この実施形態は、請
求項１ないし請求項３に対応している。図１は、形式的
検証を行う論理回路（検証対象）の一例を示している。
この論理回路は、例えば、システムLSI等の半導体集積
回路内に形成されている。論理回路の仕様は、入力信号
IN-A、IN-B、IN-Cを与えられたとき、出力信号OUT-1、O
UT-2が同時に"１"にならないように決められている。こ
のため、形式的検証では、出力信号OUT-1、OUT-2が同時
に"１"にならないことを数学的を証明する。形式的検証
は、例えば、ワークステーションの検証プログラムによ
って実行される。
【００１１】図２は、入力信号IN-A、IN-B、IN-Cに対応
する信号名リストを示している。信号名リストは、入力
信号IN-A、IN-B、IN-Cについて、これ等入力信号が変化
したときに論理回路の動作に与える影響度の順位付けし
たものである。信号名リストは、検証する論理回路を熟
知した設計者または検証者が作成する。
する信号名リストを示している。信号名リストは、入力
信号IN-A、IN-B、IN-Cについて、これ等入力信号が変化
したときに論理回路の動作に与える影響度の順位付けし
たものである。信号名リストは、検証する論理回路を熟
知した設計者または検証者が作成する。
【００１２】例えば、システムLSIの動作モード（通常
動作モード、スタンバイモード、試験モード等）を設定
する動作モード信号のように、論理値を固定してもよい
入力信号は、順位を低くする。入力レベルを固定すると
検証の意義が低くなる信号は、順位を高くする。優先順
位を高くする信号として、例えば、割り込み信号があ
る。但し、動作モードの切り換え動作を検証の目的とす
るとき、動作モード信号の順位は高くなる。
動作モード、スタンバイモード、試験モード等）を設定
する動作モード信号のように、論理値を固定してもよい
入力信号は、順位を低くする。入力レベルを固定すると
検証の意義が低くなる信号は、順位を高くする。優先順
位を高くする信号として、例えば、割り込み信号があ
る。但し、動作モードの切り換え動作を検証の目的とす
るとき、動作モード信号の順位は高くなる。
【００１３】順位付けすると検証の意味がなくなる信号
は、信号名リストから除外する。例えば、通常動作モー
ドのみの検証をする場合、リセット信号は信号名リスト
から除外する。同様に、割り込み信号の入力を無効とし
て通常動作時の検証をするとき、割り込み信号は信号名
リストから除外する。
は、信号名リストから除外する。例えば、通常動作モー
ドのみの検証をする場合、リセット信号は信号名リスト
から除外する。同様に、割り込み信号の入力を無効とし
て通常動作時の検証をするとき、割り込み信号は信号名
リストから除外する。
【００１４】このように、論理回路の動作のうち、着目
する動作（検証する動作）において、論理レベルが頻繁
に変化する入力信号あるいは論理レベルの変化が不規則
な入力信号は、順位を高くする。逆に、着目する動作
（検証する動作）において、論理レベルが余り変化しな
い入力信号、あるいは、論理回路の動作にあまり影響し
ない入力信号は、順位を低くする。
する動作（検証する動作）において、論理レベルが頻繁
に変化する入力信号あるいは論理レベルの変化が不規則
な入力信号は、順位を高くする。逆に、着目する動作
（検証する動作）において、論理レベルが余り変化しな
い入力信号、あるいは、論理回路の動作にあまり影響し
ない入力信号は、順位を低くする。
【００１５】作成した信号名リストは、検証を実行する
ワークステーションに入力される。ワークステーション
により実行される検証プログラムは、信号名リストの順
位を参照しながら入力パターンを順次生成し、検証を実
行する。図３は、検証プログラムが生成する入力パター
ンの組み合わせの例を示している。検証プログラムは、
まず、影響度の順位の低い入力信号から、"０固定（図
中の０表示）"および"１固定（図中の１表示）"を与え
る（（組み合わせ（１）〜（８））。
ワークステーションに入力される。ワークステーション
により実行される検証プログラムは、信号名リストの順
位を参照しながら入力パターンを順次生成し、検証を実
行する。図３は、検証プログラムが生成する入力パター
ンの組み合わせの例を示している。検証プログラムは、
まず、影響度の順位の低い入力信号から、"０固定（図
中の０表示）"および"１固定（図中の１表示）"を与え
る（（組み合わせ（１）〜（８））。
【００１６】検証プログラムは、次に、影響度の順位の
高い入力信号から順に、"フリーパターン（図中の？表
示）"を与え、残りの入力信号に"０固定"および"１固
定"を与える（（組み合わせ（９）〜（１２）、（１
３）〜（１６）、（１７）〜（２０））。ここで、"フ
リーパターン"とは、網羅的に与えられる入力可能な全
てのパターンである。
高い入力信号から順に、"フリーパターン（図中の？表
示）"を与え、残りの入力信号に"０固定"および"１固
定"を与える（（組み合わせ（９）〜（１２）、（１
３）〜（１６）、（１７）〜（２０））。ここで、"フ
リーパターン"とは、網羅的に与えられる入力可能な全
てのパターンである。
【００１７】検証プログラムは、次に、影響度の順位の
高い二つの入力信号から順に、"フリーパターン"を与
え、残りの入力信号に"０固定"および"１固定"を与える
（（組み合わせ（２１）〜（２２）、（２３）〜（２
４）、（２５）〜（２６））。このように、検証プログ
ラムは、予め信号名リストに設定された条件（影響度）
に従い、"フリーパターン"が与えられる入力信号を徐々
に増やしながら、入力パターンを生成する。さらに、検
証プログラムは、全ての入力信号に"フリーパターン"を
与える（組み合わせ（２７））。
高い二つの入力信号から順に、"フリーパターン"を与
え、残りの入力信号に"０固定"および"１固定"を与える
（（組み合わせ（２１）〜（２２）、（２３）〜（２
４）、（２５）〜（２６））。このように、検証プログ
ラムは、予め信号名リストに設定された条件（影響度）
に従い、"フリーパターン"が与えられる入力信号を徐々
に増やしながら、入力パターンを生成する。さらに、検
証プログラムは、全ての入力信号に"フリーパターン"を
与える（組み合わせ（２７））。
【００１８】入力パターンの組み合わせは、検証する入
力信号の数をｎとしたとき、３のｎ乗になる。この例で
は、入力信号の数は"３"のため、組み合わせは、（１）
〜（２７）の２７通りになる。なお、組み合わせ（１）
〜（８）、組み合わせ（９）〜（１２）、組み合わせ
（１３）〜（１６）、組み合わせ（１７）〜（２０）、
組み合わせ（２１）〜（２２）、組み合わせ（２３）〜
（２４）、組み合わせ（２５）〜（２６）からなる７つ
のグループにおいて、各グループ内での組み合わせの順
序は、図３に限定する必要はない。例えば、組み合わせ
（１３）〜（１６）のグループにおいて、検証を（１
６）〜（１３）の順に実行してもよい。
力信号の数をｎとしたとき、３のｎ乗になる。この例で
は、入力信号の数は"３"のため、組み合わせは、（１）
〜（２７）の２７通りになる。なお、組み合わせ（１）
〜（８）、組み合わせ（９）〜（１２）、組み合わせ
（１３）〜（１６）、組み合わせ（１７）〜（２０）、
組み合わせ（２１）〜（２２）、組み合わせ（２３）〜
（２４）、組み合わせ（２５）〜（２６）からなる７つ
のグループにおいて、各グループ内での組み合わせの順
序は、図３に限定する必要はない。例えば、組み合わせ
（１３）〜（１６）のグループにおいて、検証を（１
６）〜（１３）の順に実行してもよい。
【００１９】全ての入力信号にフリーパターンを与える
組み合わせ（２７）は、従来の形式的検証で使用されて
いた入力パターンに相当する。このように、本発明で
は、従来一括して実行していた論理検証を、入力信号が
回路に与える影響度に応じて、複数の入力パターンの組
み合わせに分割して実行する。このため、検証者・設計
者は、ワークステーションのメモリ不足により、検証プ
ログラムが強制終了した場合にも、どの組み合わせまで
検証が完了したかを確認できる。
組み合わせ（２７）は、従来の形式的検証で使用されて
いた入力パターンに相当する。このように、本発明で
は、従来一括して実行していた論理検証を、入力信号が
回路に与える影響度に応じて、複数の入力パターンの組
み合わせに分割して実行する。このため、検証者・設計
者は、ワークステーションのメモリ不足により、検証プ
ログラムが強制終了した場合にも、どの組み合わせまで
検証が完了したかを確認できる。
【００２０】図４は、ワークステーション（検証プログ
ラム）が実行する検証のフローを示している。検証は、
メモリ不足が生じるまで、図３に示した組み合わせ
（１）〜（２７）の順で実行される。まず、ステップS1
において、全ての入力信号IN-A、IN-B、IN-Cに順次"０
固定"または"１固定"が与えられ、検証が行われる。ス
テップS1は、図３に示した組み合わせ（１）〜（８）に
対応している。
ラム）が実行する検証のフローを示している。検証は、
メモリ不足が生じるまで、図３に示した組み合わせ
（１）〜（２７）の順で実行される。まず、ステップS1
において、全ての入力信号IN-A、IN-B、IN-Cに順次"０
固定"または"１固定"が与えられ、検証が行われる。ス
テップS1は、図３に示した組み合わせ（１）〜（８）に
対応している。
【００２１】次に、ステップS2において、影響度の高い
順に１つの入力信号に"フリーパターン"が与えられ、残
りの入力信号に"０固定"または"１固定"が与えられ、検
証が行われる。ステップS2は、図３に示した組み合わせ
（９）〜（２０）に対応している。次に、ステップS3に
おいて、影響度の高い順に２つの入力信号に"フリーパ
ターン"が与えられ、残りの入力信号に"０固定"または"
１固定"が与えられ、検証が行われる。ステップS3は、
図３に示した組み合わせ（２１）〜（２６）に対応して
いる。このように、徐々に複雑な入力パターンを与える
ことで、より多くの入力パターンの組み合わせについて
検証することができる。
順に１つの入力信号に"フリーパターン"が与えられ、残
りの入力信号に"０固定"または"１固定"が与えられ、検
証が行われる。ステップS2は、図３に示した組み合わせ
（９）〜（２０）に対応している。次に、ステップS3に
おいて、影響度の高い順に２つの入力信号に"フリーパ
ターン"が与えられ、残りの入力信号に"０固定"または"
１固定"が与えられ、検証が行われる。ステップS3は、
図３に示した組み合わせ（２１）〜（２６）に対応して
いる。このように、徐々に複雑な入力パターンを与える
ことで、より多くの入力パターンの組み合わせについて
検証することができる。
【００２２】最後に、ステップS4において、全ての入力
信号IN-A、IN-B、IN-Cに"フリーパターン"が与えられ、
検証が行われる。ステップS4は、図３に示した組み合わ
せ（２７）に対応している。なお、入力信号の数が"３"
より多いときには、ステップS3の後に、影響度の高い複
数の入力信号に"フリーパターン"が順次与えられ、残り
の入力信号に"０固定"または"１固定"が与えられ、検証
が行われる。
信号IN-A、IN-B、IN-Cに"フリーパターン"が与えられ、
検証が行われる。ステップS4は、図３に示した組み合わ
せ（２７）に対応している。なお、入力信号の数が"３"
より多いときには、ステップS3の後に、影響度の高い複
数の入力信号に"フリーパターン"が順次与えられ、残り
の入力信号に"０固定"または"１固定"が与えられ、検証
が行われる。
【００２３】図５は、検証時にワークステーション内で
生成される入力信号IN-A、IN-B、IN-Cの波形の一部と検
証結果を示している。この例では、組み合わせ（２５）
の検証中にワークステーションのメモリ容量が不足し、
以降の検証が実行不能になる。しかし、入力パターンの
組み合わせは、予め設計者等が作成した信号名リストに
基づいて決められているため、この時点で、組み合わせ
（１）〜（２４）の検証が問題なく完了したことが判
る。検証が完了した入力パターン（１）〜（２４）と、
検証できなかった入力パターン（２５）〜（２７）とが
明確になるため、全ての検証を完了するまでの時間、お
よび検証に必要なメモリ容量が容易に見積り可能にな
る。
生成される入力信号IN-A、IN-B、IN-Cの波形の一部と検
証結果を示している。この例では、組み合わせ（２５）
の検証中にワークステーションのメモリ容量が不足し、
以降の検証が実行不能になる。しかし、入力パターンの
組み合わせは、予め設計者等が作成した信号名リストに
基づいて決められているため、この時点で、組み合わせ
（１）〜（２４）の検証が問題なく完了したことが判
る。検証が完了した入力パターン（１）〜（２４）と、
検証できなかった入力パターン（２５）〜（２７）とが
明確になるため、全ての検証を完了するまでの時間、お
よび検証に必要なメモリ容量が容易に見積り可能にな
る。
【００２４】図６は、メモリ容量の不足により検証が中
断した後に、ワークステーションから出力される検証結
果の例を示している。検証結果欄の"OK"は、検証が問題
なく完了したことを表している。検証結果欄の"NG"は、
この入力パターン（組み合わせ（２５））で検証中にメ
モリ不足が発生し、検証が中断されたことを表してい
る。検証結果欄の"−"は、このパターン（組み合わせ
（２６）、（２７））での検証が実行できなかったこと
を表している。
断した後に、ワークステーションから出力される検証結
果の例を示している。検証結果欄の"OK"は、検証が問題
なく完了したことを表している。検証結果欄の"NG"は、
この入力パターン（組み合わせ（２５））で検証中にメ
モリ不足が発生し、検証が中断されたことを表してい
る。検証結果欄の"−"は、このパターン（組み合わせ
（２６）、（２７））での検証が実行できなかったこと
を表している。
【００２５】形式的検証が途中で強制終了した場合、設
計者等は、図６に示した形式的検証の実行結果に基づい
て、実行できなかった組み合わせのうち、実行できた組
み合わせを含まない部分を、論理シミュレーション等で
検証できないかを検討する。また、検証が完了した組み
合わせから、不足したメモリの容量を予測し、必要に応
じて、メモリの増設を検討する。
計者等は、図６に示した形式的検証の実行結果に基づい
て、実行できなかった組み合わせのうち、実行できた組
み合わせを含まない部分を、論理シミュレーション等で
検証できないかを検討する。また、検証が完了した組み
合わせから、不足したメモリの容量を予測し、必要に応
じて、メモリの増設を検討する。
【００２６】以上、本実施形態では、入力パターンが、
予め設定された条件（影響度）に応じて順次生成される
ため、ワークステーションのメモリ不足により形式的検
証が途中で強制終了した場合にも、影響度に基づいて途
中までの検証結果を残すことができる。すなわち、入力
信号のどのような組み合わせまで検証したかを履歴とし
て残すことができる。この結果、検証結果が"NG"になっ
たときに、原因の解析が容易になり、検証効率を向上で
きる。
予め設定された条件（影響度）に応じて順次生成される
ため、ワークステーションのメモリ不足により形式的検
証が途中で強制終了した場合にも、影響度に基づいて途
中までの検証結果を残すことができる。すなわち、入力
信号のどのような組み合わせまで検証したかを履歴とし
て残すことができる。この結果、検証結果が"NG"になっ
たときに、原因の解析が容易になり、検証効率を向上で
きる。
【００２７】検証が完了した入力パターン（例えば、組
み合わせ（１）〜（２４））と、検証できなかった入力
パターン（例えば、組み合わせ（２５）〜（２７））と
が明確になるため、全ての検証を完了するまでの時間、
検証に必要なメモリ容量を見積もることができる。入力
信号IN-A、IN-B、IN-Cのそれぞれに対してフリーパター
ンを与えて検証を実行した後、影響度の高い複数の入力
信号から順に、フリーパターンを与えて検証を実行し
た。このように、徐々に複雑な入力パターンを与えるこ
とで、ワークステーションのメモリ容量が同じ場合、よ
り多くの入力パターンの組み合わせについて検証するこ
とができる。この結果、より多くの種類の検証履歴を残
すことができる。
み合わせ（１）〜（２４））と、検証できなかった入力
パターン（例えば、組み合わせ（２５）〜（２７））と
が明確になるため、全ての検証を完了するまでの時間、
検証に必要なメモリ容量を見積もることができる。入力
信号IN-A、IN-B、IN-Cのそれぞれに対してフリーパター
ンを与えて検証を実行した後、影響度の高い複数の入力
信号から順に、フリーパターンを与えて検証を実行し
た。このように、徐々に複雑な入力パターンを与えるこ
とで、ワークステーションのメモリ容量が同じ場合、よ
り多くの入力パターンの組み合わせについて検証するこ
とができる。この結果、より多くの種類の検証履歴を残
すことができる。
【００２８】フリーパターンを与えない入力信号、すな
わち、論理回路動作に与える影響度の低い入力信号に
は、優先的に"０固定"または"１固定"のいずれかを与え
て検証を実行した。予め設定された条件（影響度）と生
成される入力パターンとの関係が分かりやすくなるた
め、強制終了の原因の解析が容易になり、検証効率を向
上できる。
わち、論理回路動作に与える影響度の低い入力信号に
は、優先的に"０固定"または"１固定"のいずれかを与え
て検証を実行した。予め設定された条件（影響度）と生
成される入力パターンとの関係が分かりやすくなるた
め、強制終了の原因の解析が容易になり、検証効率を向
上できる。
【００２９】図７および図８は、本発明の形式的検証方
法の第２の実施形態を示している。この実施形態は、請
求項１ないし請求項４に対応している。第１の実施形態
で説明した要素と同一の要素については、同一の符号を
付し、これ等については、詳細な説明を省略する。形式
的検証を行う論理回路（検証対象）は、例えば、システ
ムLSI等の半導体集積回路内に形成されている。
法の第２の実施形態を示している。この実施形態は、請
求項１ないし請求項４に対応している。第１の実施形態
で説明した要素と同一の要素については、同一の符号を
付し、これ等については、詳細な説明を省略する。形式
的検証を行う論理回路（検証対象）は、例えば、システ
ムLSI等の半導体集積回路内に形成されている。
【００３０】図７は、論理回路に入力される入力信号IN
-A、IN-B、IN-C、RESET、CLK2の信号名リストを示して
いる。すなわち、この実施形態では、第１の実施形態の
信号名リストに、リセット信号RESET、クロック信号CLK
2が付加されている。リセット信号RESETおよびクロック
信号CLK2は、この実施形態の論理回路の検証において、
入力パターンが決まっている信号である。すなわち、リ
セット信号RESETおよびクロック信号CLK2は、論理回路
を正常に動作させるために、常に所定のタイミングの波
形にする必要がある。信号名リストのうち、入力信号IN
-A、IN-B、IN-Cについては、第１の実施形態と同様に、
入力信号が変化したときに論理回路の動作に与える影響
度の順位付けしたものである。
-A、IN-B、IN-C、RESET、CLK2の信号名リストを示して
いる。すなわち、この実施形態では、第１の実施形態の
信号名リストに、リセット信号RESET、クロック信号CLK
2が付加されている。リセット信号RESETおよびクロック
信号CLK2は、この実施形態の論理回路の検証において、
入力パターンが決まっている信号である。すなわち、リ
セット信号RESETおよびクロック信号CLK2は、論理回路
を正常に動作させるために、常に所定のタイミングの波
形にする必要がある。信号名リストのうち、入力信号IN
-A、IN-B、IN-Cについては、第１の実施形態と同様に、
入力信号が変化したときに論理回路の動作に与える影響
度の順位付けしたものである。
【００３１】リセット信号RESETおよびクロック信号CLK
2については、これ等信号の入力パターンは、正規表現
で記述される。記号"［ ］"は、１サイクルにおける論
理レベルを表している。記号"｛ ｝"は、繰り返し回数
を表している。記号"＊"は、直前の記述が無限に続くこ
とを表している。
2については、これ等信号の入力パターンは、正規表現
で記述される。記号"［ ］"は、１サイクルにおける論
理レベルを表している。記号"｛ ｝"は、繰り返し回数
を表している。記号"＊"は、直前の記述が無限に続くこ
とを表している。
【００３２】このように、論理回路の検証において、入
力パターンが常に決まっている信号については、その入
力パターンを正規表現で記述する。換言すれば、ある論
理レベルに変化しないと検証の意味がなくなる信号につ
いて正規表現で記述することで、順位付けされる信号の
数を減らすことができ、検証時間を短縮できる。なお、
信号名リストは、第１の実施形態と同様に、検証する論
理回路を熟知した設計者または検証者が作成する。
力パターンが常に決まっている信号については、その入
力パターンを正規表現で記述する。換言すれば、ある論
理レベルに変化しないと検証の意味がなくなる信号につ
いて正規表現で記述することで、順位付けされる信号の
数を減らすことができ、検証時間を短縮できる。なお、
信号名リストは、第１の実施形態と同様に、検証する論
理回路を熟知した設計者または検証者が作成する。
【００３３】図８は、図７の信号名リスト中で正規表現
されたリセット信号RESETおよびクロック信号CLK2の実
際の入力パターンを示している。リセット信号RESETお
よびクロック信号CLK2の入力パターンは、設計者等が図
８に示した波形をワークステーションに入力し、ワーク
ステーションのプログラムがこれ等波形を正規表現に変
換してもよく、設計者自らが正規表現で記述した入力パ
ターンをワークステーションに入力してもよい。すなわ
ち、入力パターンが常に決まっている信号については、
その入力パターンが容易に生成される。
されたリセット信号RESETおよびクロック信号CLK2の実
際の入力パターンを示している。リセット信号RESETお
よびクロック信号CLK2の入力パターンは、設計者等が図
８に示した波形をワークステーションに入力し、ワーク
ステーションのプログラムがこれ等波形を正規表現に変
換してもよく、設計者自らが正規表現で記述した入力パ
ターンをワークステーションに入力してもよい。すなわ
ち、入力パターンが常に決まっている信号については、
その入力パターンが容易に生成される。
【００３４】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、入力パターンが常に決まっている信号
について、その入力パターンを正規表現で記述したの
で、順位付けされる信号の数を減らすことができ、検証
時間を短縮できる。また、入力パターンを容易に生成で
きる。
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、入力パターンが常に決まっている信号
について、その入力パターンを正規表現で記述したの
で、順位付けされる信号の数を減らすことができ、検証
時間を短縮できる。また、入力パターンを容易に生成で
きる。
【００３５】なお、上述した実施形態では、検証プログ
ラムをワークステーションで実行した例について述べ
た。本発明はかかる実施形態に限定されるものではな
い。例えば、検証プログラムをパーソナルコンピュータ
で実行しても良い。以上、本発明について詳細に説明し
てきたが、上記の実施形態およびその変形例は発明の一
例に過ぎず、本発明はこれに限定されるものではない。
本発明を逸脱しない範囲で変形可能であることは明らか
である。
ラムをワークステーションで実行した例について述べ
た。本発明はかかる実施形態に限定されるものではな
い。例えば、検証プログラムをパーソナルコンピュータ
で実行しても良い。以上、本発明について詳細に説明し
てきたが、上記の実施形態およびその変形例は発明の一
例に過ぎず、本発明はこれに限定されるものではない。
本発明を逸脱しない範囲で変形可能であることは明らか
である。
【００３６】
【発明の効果】請求項１の形式的検証方法では、検証装
置のメモリ不足等により形式的検証が途中で強制終了し
た場合にも、影響度に基づいて途中までの検証結果を残
すことができる。この結果、強制終了の原因の解析が容
易になり、検証効率を向上できる。全ての検証を完了す
るまでの時間、検証に必要な検証装置のメモリ容量を見
積もることができる。請求項２の形式的検証方法では、
より多くの入力パターンの組み合わせについて検証する
ことができ、より多くの種類の検証履歴を残すことがで
きる。
置のメモリ不足等により形式的検証が途中で強制終了し
た場合にも、影響度に基づいて途中までの検証結果を残
すことができる。この結果、強制終了の原因の解析が容
易になり、検証効率を向上できる。全ての検証を完了す
るまでの時間、検証に必要な検証装置のメモリ容量を見
積もることができる。請求項２の形式的検証方法では、
より多くの入力パターンの組み合わせについて検証する
ことができ、より多くの種類の検証履歴を残すことがで
きる。
【００３７】請求項３の形式的検証方法では、予め設定
された条件（影響度）と生成される入力パターンとの関
係が分かりやすいため、強制終了の原因の解析が容易に
なり、検証効率を向上できる。請求項４の形式的検証方
法では、順位付けされる信号の数を減らすことができ、
検証時間を短縮できる。また、入力パターンを容易に生
成できる。
された条件（影響度）と生成される入力パターンとの関
係が分かりやすいため、強制終了の原因の解析が容易に
なり、検証効率を向上できる。請求項４の形式的検証方
法では、順位付けされる信号の数を減らすことができ、
検証時間を短縮できる。また、入力パターンを容易に生
成できる。
【図１】第１の実施形態における形式的検証を行う論理
回路の一例を示すブロック図である。
回路の一例を示すブロック図である。
【図２】第１の実施形態における論理回路の動作に与え
る影響度の順位を示す入力信号の信号名リストである。
る影響度の順位を示す入力信号の信号名リストである。
【図３】第１の実施形態における検証プログラムが生成
する入力パターンの組み合わせ例を示す説明図である。
する入力パターンの組み合わせ例を示す説明図である。
【図４】第１の実施形態における検証プログラムが実行
する検証の手順を示すフローチャートである。
する検証の手順を示すフローチャートである。
【図５】第１の実施形態におけるワークステーション内
で生成される入力信号の波形の一部と検証結果を示す説
明図である。
で生成される入力信号の波形の一部と検証結果を示す説
明図である。
【図６】第１の実施形態におけるワークステーションか
ら出力される検証結果の例を示す説明図である。
ら出力される検証結果の例を示す説明図である。
【図７】第２の実施形態における論理回路の動作に与え
る影響度の順位を示す入力信号の信号名リストである。
る影響度の順位を示す入力信号の信号名リストである。
【図８】図７のリセット信号およびクロック信号の実際
の入力パターンを示す波形図である。
の入力パターンを示す波形図である。
CLK2 クロック信号 IN-A、IN-B、IN-C 入力信号 OUT-1、OUT-2 出力信号 RESET リセット信号
Claims (4)
- 【請求項１】 検証対象である論理回路に入力される入
力信号について、該入力信号が変化したときに前記論理
回路の動作に与える影響度の順位付けをし、前記影響度
の高い前記入力信号から順に、考えられる全ての入力パ
ターンであるフリーパターンを与えて検証を実行するこ
とを特徴とする形式的検証方法。 - 【請求項２】 請求項１記載の形式的検証方法におい
て、 前記入力信号のそれぞれに対して前記フリーパターンを
与えて検証を実行した後、前記優先度の高い複数の前記
入力信号から順に、前記フリーパターンを与えて検証を
実行することを特徴とする形式的検証方法。 - 【請求項３】 請求項１または請求項２記載の形式的検
証方法において、 前記フリーパターンを与えない前記入力信号には、"０
固定"または"１固定"のいずれかを与えて検証を実行す
ることを特徴とする形式的検証方法。 - 【請求項４】 請求項１記載の形式的検証方法におい
て、 前記論理回路の検証において入力パターンが決まってい
る前記入力信号について、正規表現で前記入力パターン
を記述することを特徴とする形式的検証方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001154334A JP4316158B2 (ja) | 2001-05-23 | 2001-05-23 | 形式的検証方法 |
| US10/060,261 US6715135B2 (en) | 2001-05-23 | 2002-02-01 | Formal verification method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001154334A JP4316158B2 (ja) | 2001-05-23 | 2001-05-23 | 形式的検証方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002351939A true JP2002351939A (ja) | 2002-12-06 |
| JP2002351939A5 JP2002351939A5 (ja) | 2006-09-28 |
| JP4316158B2 JP4316158B2 (ja) | 2009-08-19 |
Family
ID=18998689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001154334A Expired - Fee Related JP4316158B2 (ja) | 2001-05-23 | 2001-05-23 | 形式的検証方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6715135B2 (ja) |
| JP (1) | JP4316158B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8990747B2 (en) | 2013-04-05 | 2015-03-24 | Fujitsu Semiconductor Limited | Logical Verification Apparatus and Method |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7661050B2 (en) * | 2007-05-04 | 2010-02-09 | International Business Machines Corporation | Method and system for formal verification of partial good self test fencing structures |
| US20090292941A1 (en) * | 2008-05-22 | 2009-11-26 | Nec Laboratories America, Inc. | Proof-guided error diagnosis (ped) by triangulation of program error causes |
| DE102013223467A1 (de) * | 2013-11-18 | 2015-05-21 | Dspace Digital Signal Processing And Control Engineering Gmbh | Entwicklungseinrichtung zur Konfiguration eines Modells eines technischen Systems zur Darstellung von Signalverläufen |
| US10896277B1 (en) | 2019-06-13 | 2021-01-19 | Cadence Design Systems, Inc. | Over-constraints for formal verification |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US684808A (en) * | 1900-09-25 | 1901-10-22 | Samuel A Flower | Car-axle lubricator. |
| US5452239A (en) * | 1993-01-29 | 1995-09-19 | Quickturn Design Systems, Inc. | Method of removing gated clocks from the clock nets of a netlist for timing sensitive implementation of the netlist in a hardware emulation system |
-
2001
- 2001-05-23 JP JP2001154334A patent/JP4316158B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-01 US US10/060,261 patent/US6715135B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8990747B2 (en) | 2013-04-05 | 2015-03-24 | Fujitsu Semiconductor Limited | Logical Verification Apparatus and Method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4316158B2 (ja) | 2009-08-19 |
| US20020178425A1 (en) | 2002-11-28 |
| US6715135B2 (en) | 2004-03-30 |
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