JP2002344241A - 発振回路 - Google Patents

Abstract

(57)【要約】 【課題】 発振起動性を損ねることなく、発振回路の低
消費電力化を図る。 【解決手段】 検出回路ＯＰＣによって発振信号が所定
の振幅値となり、発振動作が初期状態から定常状態へと
移行したことを検出してＰチャネルＭＯＳトランジスタ
Ｐ１をオンとしてＣＭＯＳインバータＩＶ０の入力端子
ＩＮと電源端子ＶＤＤとの間にキャパシタＣＡを接続す
る。初期状態では負荷容量を小さくして低消費電力化に
対応するＣＭＯＳインバータＩＶ０のコンダクタンスｇ
ｍの低下分を相殺し、良好な発振起動性を維持するため
に必要な負性抵抗を得、定常状態では負荷容量を大きく
して発振周波数のばらつきを抑える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は発振回路に関するも
のである。

【０００２】

【従来の技術】現在、低消費電力の発振回路としては、
図８に示すようなものである。発振増幅部としてのＣＭ
ＯＳインバータｉｖ１の入力端子ｉｎ、出力端子ｏｕｔ
間に帰還抵抗ｒｆを接続し、入力端子ｉｎと電源端子Ｖ
ＤＤ（例えば、３Ｖ）との間に負荷容量としてのキャパ
シタｃｇを接続してある。入力端子ｉｎとキャパシタｃ
ｇとの接続点には圧電振動子としての水晶振動子ｘｌの
一方の端子を外付けするため端子ｘｉｎが接続されてい
る。出力端子ｏｕｔと電源端子ＶＤＤとの間に出力端子
ｏｕｔ側の負荷容量となるキャパシタｃｄを接続してあ
る。出力端子ｏｕｔとキャパシタｃｄとの接続点には圧
電振動子としての水晶振動子ｘｌの他方の端子を外付け
するため端子ｘｏｕｔが設けられる。

【０００３】また、ＣＭＯＳインバータｉｖ１の正、負
の電源端子はそれぞれＰチャネルＭＯＳトランジスタｐ
０、ＮチャネルＭＯＳトランジスタｎ０を介して電源端
子ＶＤＤ、ＶＳＳに接続されている。これらトランジス
タのオン抵抗によってＣＭＯＳインバータｉｖ１に供給
される電流値が制限され、低消費電力化を進めるもので
ある。

【０００４】

【発明が解決しようとする課題】しかしながら、図８の
ものでは、ＣＭＯＳインバータｉｖ１に供給する電流値
を制限することによってそのコンダクタンスｇｍが低下
する。これによって発振起動性が損なわれ、発振動作の
初期状態から定常状態への移行時間が長くなる。これは
次の理由による。

【０００５】水晶振動子ｘｌからみた発振回路の等価回
路は図３に示され、発振回路は、負性抵抗−ＲＬおよび
負荷容量ＣＬが水晶振動子ｘｌに直列に接続されたもの
と見なせる。負性抵抗−ＲＬが水晶振動子ｘｌの等価抵
抗より大きければ発振動作が行われ、負性抵抗−ＲＬを
大きくするにつれて発振起動性が良好となる。この負性
抵抗−ＲＬは、発振周波数の角周波数をωとし、負荷容
量としてのキャパシタｃｇ、ｃｄの容量値をｃｇ、ｃｄ
とすると、−ＲＬ≒−ｇｍ／（ω²・ｃｄ・ｃｇ）と表
される。コンダクタンスｇｍを小さくしながら負性抵抗
を維持するためにはＣｇ、Ｃｄを小さくする必要があ
る。

【０００６】負荷容量ＣＬは、ＣＬ≒ｃｄ・ｃｇ／（ｃ
ｄ＋ｃｇ）で表され、発振回路の負荷容量ＣＬ−発振周
波数ｆ特性は図９に示すようになり、負荷容量ＣＬが小
さくなるにつれて、負荷容量ＣＬの変化に対する発振周
波数の変化が大きくなる。このため、キャパシタｃｇ、
ｃｄの容量値が小さくなるにつれて発振周波数を精度良
く合わせ込むことは難しくなる。また、水晶振動子ｘｌ
の等価回路は図１０のように示せ、水晶振動子ｘｌは、
等価抵抗Ｒ１、キャパシタＣ１およびインダクタＬ１か
らなる直列回路をキャパシタＣ０に並列に接続したもの
とみなせる。キャパシタＣ０、Ｃ１の容量値をＣ０、Ｃ
１とし、インダクタＬ１のインダクタンスをＬ１とし、
水晶振動子ｘｌの基本周波数をｆｓとすると、発振周波
数ｆは、ｆ≒ｆｓ・√（１＋（Ｃ１／（Ｃ０＋Ｃ
Ｌ）））と示せる。基本周波数をｆｓは、ｆｓ≒１／
（２π・√（Ｌ１・Ｃ１））と示せる。これらの式から
分かるように負荷容量ＣＬが小さくなるにつれて、発振
周波数ｆは基本周波数ｆｓの効果が支配的になり、水晶
振動子のばらつき等の影響を受けやすくなる。従って、
負荷容量ＣＬとなるキャパシタｃｄ、ｃｇの容量値を小
さくすることは、発振周波数に対する水晶振動子ｘｌの
ばらつき等による影響を抑える面からも好ましくない。

【０００７】以上のことから、コンダクタンスｇｍを小
さくしながら、キャパシタｃｄ、ｃｇの容量値を小さく
することによって必要な負性抵抗−ＲＬを維持すること
は難しい。従って、発振起動性を損ねることなく、発振
回路の低消費電力化を図ることは困難なことであった。

【０００８】そこで本発明の目的は、発振起動性を損ね
ることなく、発振回路の低消費電力化を進めることにあ
る。

【０００９】

【課題を解決するための手段】本発明の発振回路は、Ｃ
ＭＯＳインバータを有し、当該ＣＭＯＳインバータの出
力端子と入力端子との間に圧電振動子が接続される発振
増幅部と、上記ＣＭＯＳインバータの出力端子および／
または入力端子と電源端子との間に容量素子を選択的に
接続するスイッチング素子とを備え、上記発振増幅部の
発振動作が初期状態にあるときには上記スイッチング素
子をオフとすることを特徴とする。

【００１０】本発明の発振回路は、上記容量素子及び上
記スイッチング素子の複数個を備え、当該複数のスイッ
チング素子により上記容量素子の複数個を選択的に接続
することが好ましい。

【００１１】本発明の発振回路は、上記スイッチング素
子はＭＯＳトランジスタであり、当該ＭＯＳトランジス
タはゲートに印加される制御電圧によってオン抵抗を制
御されることが好ましい。

【００１２】本発明の発振回路は、上記ＣＭＯＳインバ
ータの発振信号が所定の振幅値となったことを検出して
検出出力を発生する検出回路を備え、上記検出出力の発
生に応答して上記スイッチング素子をオンとすることが
好ましい。

【００１３】

【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態を実施例に基づき詳細に説明する。図１は
本発明の第１実施例の発振回路の構成を説明する電気回
路図であり、まず、本例の回路構成について説明する。
本例の発振回路１では、発振増幅部としてのＣＭＯＳイ
ンバータＩＶ０の入力端子ＩＮ、出力端子ＯＵＴ間に圧
電振動子としての水晶振動子ＸＬを外付けしてある。Ｃ
ＭＯＳインバータＩＶ０には、電流制限素子としてのＰ
チャネルＭＯＳトランジスタＰ０、ＮチャネルＭＯＳト
ランジスタＮ０を介して電流供給をし、発振回路１を低
消費電力構成としてある。ＣＭＯＳインバータＩＶ０
は、図示しないＰチャネルＭＯＳトランジスタ、Ｎチャ
ネルＭＯＳトランジスタの互いのゲート同士を接続して
入力端子ＩＮとしてあり、互いのドレイン同士を接続し
て出力端子としてあり、ＰチャネルＭＯＳトランジスタ
のソースを正の電源端子ＰＰとしてあり、ＮチャネルＭ
ＯＳトランジスタのソースを負の電源端子NPとしてあ
る。正の電源端子ＰＰはソースを高電位側の電源端子Ｖ
ＤＤ（例えば、３Ｖ）に接続したＰチャネルＭＯＳトラ
ンジスタＰ０のドレインに接続され、負の電源端子ＮＰ
はソースを低電位側の電源端子ＶＳＳ（例えば、０Ｖ）
に接続されたＮチャネルＭＯＳトランジスタＮ０のドレ
インに接続される。ＰチャネルＭＯＳトランジスタＰ０
のゲートは電源端子ＶＳＳに接続され、ＮチャネルＭＯ
ＳトランジスタＮ０のゲートは電源端子ＶＤＤに接続さ
れ、これらのトランジスタは共にオンとされる。これら
ＰチャネルＭＯＳトランジスタＰ０、ＮチャネルＭＯＳ
トランジスタＮ０を介してＣＭＯＳインバータＩＶ０に
供給される電流は、これらのトランジスタのオン抵抗に
よって制限される。ＣＭＯＳインバータＩＶ０の入力端
子ＩＮ、出力端子ＯＵＴ間に帰還抵抗Ｒｆを接続してあ
り、ＣＭＯＳインバータＩＶ０の入力端子ＩＮ、出力端
子ＯＵＴにそれぞれ負荷容量となるキャパシタＣＧ、Ｃ
Ｄを接続してある。キャパシタＣＧ、ＣＤの他方の端子
は共に電源端子ＶＤＤに接続される。

【００１４】さらに、発振回路１では、ＣＭＯＳインバ
ータＩＶ０の入力端子ＩＮと電源端子ＶＤＤとの間には
キャパシタＣＡとＰチャネルＭＯＳトランジスタＰ１と
の直列回路が接続される。ＰチャネルＭＯＳトランジス
タＰ１のゲートに後述する検出回路ＯＰＣからの“Ｌ”
または“Ｈ”の２値の制御信号を印加することにより、
ＰチャネルＭＯＳトランジスタＰ１のオン、オフの状態
を制御し、キャパシタＣＡをＣＭＯＳインバータＩＶ０
の入力端子ＩＮと電源端子ＶＤＤとの間に選択的に接続
する。

【００１５】検出回路ＯＰＣは、ＣＭＯＳインバータＩ
Ｖ１、ＩＶ２、ＩＶ３、ＩＶ４、ＣＭＯＳナンドゲート
ＮＤ１、キャパシタＣ３からなる。ＣＭＯＳインバータ
ＩＶ１は、図２（Ｂ）に示すような入出力特性を有して
おり、その反転電位はこの実施例では１．２Ｖである。
以下、このようなＣＭＯＳインバータには、インバータ
記号に“Ｌ”を付す。ＣＭＯＳインバータＩＶ２は、図
２（Ｃ）に示すような入出力特性を有しており、その反
転電位はこの実施例では１．８Ｖである。以下、このよ
うなＣＭＯＳインバータには、インバータ記号に“Ｈ”
を付す。なお、インバータ記号に“Ｌ”または“Ｈ”を
付してないものは、特に断らない限り、ＣＭＯＳインバ
ータＩＶ０と同様に、図２（Ａ）に示すような入出力特
性を有し、その反転電位はこの実施例では１．５Ｖであ
る。ＣＭＯＳインバータＩＶ１の入力端子とＣＭＯＳイ
ンバータＩＶ２の入力端子とは端子ａで接続され、ＣＭ
ＯＳインバータＩＶ０の出力端子ＯＵＴに接続される。
ＣＭＯＳインバータＩＶ１の出力端子はＣＭＯＳインバ
ータＩＶ３を介してＣＭＯＳナンドゲートＮＤ１の一方
の入力端子に接続される。ＣＭＯＳインバータＩＶ２の
出力端子はＣＭＯＳナンドゲートＮＤ１の他方の入力端
子に接続される。ＣＭＯＳナンドゲートＮＤ１の出力端
子とＣＭＯＳインバータＩＶ４の入力端子との接続点で
ある端子ｂは、キャパシタＣ３を介して電源端子ＶＤＤ
（ここでは、３Ｖとする。）に接続される。このような
構成により、ＣＭＯＳインバータＩＶ０の出力端子ＯＵ
Ｔからの発振信号の電位が１．２Ｖ以下または１．８Ｖ
以上となっている間、キャパシタＣ３は放電され、端子
ｂの電位は徐々に上昇し、端子ｂの電位がＣＭＯＳイン
バータＩＶ４の反転電位１．５Ｖを越えると検出回路Ｏ
ＰＣの出力端子ｃは“Ｌ”となり、これを発振信号が所
定の振幅値となって発振回路が定常振幅の発振動作とな
ったことを示す検出出力とする。端子ｃはＰチャネルＭ
ＯＳトランジスタＰ１のゲートに接続されており、これ
をオンとする。

【００１６】次に本例の動作について説明する。まず、
発振回路１の動作概要を図３に示す等価回路を参照しな
がら説明する。発振回路１では、水晶振動子ＸＬと負荷
容量ＣＬと負性抵抗−ＲＬとによる直列回路が形成され
る。キャパシタＣＤ、ＣＧ、ＣＡの容量値をＣＤ、Ｃ
Ｇ、ＣＡとすれば、負荷容量ＣＬは、ＰチャネルＭＯＳ
トランジスタＰ１がオフの場合、ＣＬ≒ＣＤ・ＣＧ／
（ＣＤ＋ＣＧ）となり、ＰチャネルＭＯＳトランジスタ
Ｐ１がオフの場合、ＣＬ≒ＣＤ・（ＣＧ＋ＣＡ）／（Ｃ
Ｄ＋ＣＧ＋ＣＡ）となる。このように本例では、Ｐチャ
ネルＭＯＳトランジスタＰ１をオフとすることにより負
荷容量ＣＬを小さくし、オンとすることにより大きくす
る。

【００１７】また、ＣＭＯＳインバータＩＶ０のコンダ
クタンスをｇｍとし、発振周波数の角周波数をωとする
と、負性抵抗−ＲＬは、ＰチャネルＭＯＳトランジスタ
Ｐ１がオフの場合、−ＲＬ≒−ｇｍ／（ω²・ＣＤ・Ｃ
Ｇ）となり、ＰチャネルＭＯＳトランジスタＰ１がオン
の場合、−ＲＬ≒−ｇｍ／（ω²・ＣＤ・（ＣＧ＋Ｃ
Ａ））となる。このように本例では、ＰチャネルＭＯＳ
トランジスタＰ１をオフ、オンとすることにより、負性
抵抗−ＲＬを大きく、小さくしてある。

【００１８】本例では発振動作の初期状態にあっては、
ＰチャネルＭＯＳトランジスタＰ１をオフとして負性抵
抗−ＲＬを大きくして発振起動性を良好なものとする。
発振動作が初期状態から定常状態へ移行した後には、Ｐ
チャネルＭＯＳトランジスタＰ１をオンとして負荷容量
ＣＬを大きくすることにより、負荷容量ＣＬのばらつき
および水晶振動子ＸＬの基本周波数のばらつきによる発
振周波数のばらつきを小さくしてある。

【００１９】次に本例の発振回路の発振動作を図４の波
形図を参照しながら説明する。図３（Ａ）はＣＭＯＳイ
ンバータＩＶ０出力端子ＯＵＴに接続される検出回路Ｏ
ＰＣの端子ａの電圧波形を示し、同図（Ｂ）は検出回路
ＯＰＣの端子ｂの電圧波形を示し、同図（Ｃ）は検出回
路ＯＰＣの出力端子ｃの電圧波形を示してある。

【００２０】図３（Ａ）に示すように、発振回路の発振
動作の初期状態では、ＣＭＯＳインバータＩＶ０からの
発振信号の電位がＣＭＯＳインバータＩＶ１の反転電位
（１．２Ｖ）とＣＭＯＳインバータＩＶ２の反転電位
（１．８Ｖ）との間にあり、ＣＭＯＳインバータＩＶ１
の論理出力値は“Ｌ”、ＣＭＯＳインバータＩＶ２の論
理出力値は“Ｈ”である。また、ＣＭＯＳナンドゲート
ＮＤ１の論理出力値は“Ｌ”となり、キャパシタＣ３は
充電された状態にある。これにより、ＣＭＯＳインバー
タＩＶ４の論理出力値は“Ｈ”となり、すなわち、出力
端子ｃは“Ｈ”となる。検出回路ＯＰＣの端子ｃの
“Ｈ”により、ＰチャネルＭＯＳトランジスタＰ１はオ
フとされており、キャパシタＣＡはＣＭＯＳインバータ
ＩＶ０の入力端子ＩＮと電源端子ＶＤＤとの間に接続さ
れず、負荷容量ＣＬは小さくされている。その分負性抵
抗−ＲＬを大きくでき、低消費電力化によってＣＭＯＳ
インバータＩＶ０のコンダクタンスｇｍが低下していて
も発振起動性は良好なままに維持される。

【００２１】図４（Ｂ）に示すように、発振信号の発振
電位がＣＭＯＳインバータＩＶ１の反転電位（１．２
Ｖ）よりも低くなる、またはＣＭＯＳインバータＩＶ２
の反転電位（１．８Ｖ）よりも高くなると、ＣＭＯＳナ
ンドゲートＮＤ１の論理出力値は“Ｈ”となり、このと
き、キャパシタＣ３の値及びＣＭＯＳナンドゲートＮＤ
１を構成するＭＯＳトランジスタのオン抵抗の値を適当
に選定することにより、キャパシタＣ３は放電され、キ
ャパシタＣ３の両端間の充電電圧が下降し、キャパシタ
Ｃ３の端子ｂの電位が上昇する。

【００２２】発振信号の振幅値の増加に従ってキャパシ
タＣ３の端子ｂの電位上昇が繰り返され、ＣＭＯＳイン
バータＩＶ４の入力電位がその第１の反転電位（１．５
Ｖ）よりも高くなると、図４（Ｃ）に示すようにＣＭＯ
ＳインバータＩＶ４の論理出力値が“Ｈ”から“Ｌ”に
反転する。これにより、ＰチャネルＭＯＳトランジスタ
Ｐ１をオンとなり、キャパシタＣＡをＣＭＯＳインバー
タＩＶ０の入力端子ＩＮと電源端子ＶＤＤとの間に接続
する。これにより、負荷容量ＣＬが増加する。負荷容量
ＣＬを大きくすることにより、負荷容量ＣＬのばらつき
および水晶振動子ＸＬの基本周波数のばらつきによる発
振周波数のばらつきを抑えることができる。

【００２３】以上のように本例では、発振回路の発振動
作の初期状態において、ＰチャネルＭＯＳトランジスタ
Ｐ１をオフとして負荷容量ＣＬを小さくすることによっ
て負性抵抗−ＲＬを大きくでき、その分ＣＭＯＳインバ
ータＩＶ０のコンダクタンスｇｍを小さくして低消費電
力化を図ることができるとともに、発振回路の発振動作
の定常状態においては、ＰチャネルＭＯＳトランジスタ
Ｐ１をオンとして負荷容量ＣＬを大きくすることによっ
て、負荷容量ＣＬのばらつきおよび水晶振動子ＸＬの基
本周波数のばらつきによる発振周波数のばらつきを抑え
ることができる。すなわち、キャパシタＣＤ、ＣＧ、Ｃ
Ａおよび水晶振動子ＸＬの精度に余裕ができ、高精度に
発振動作する発振回路が提供可能となる。

【００２４】次に本発明の第２実施例の発振回路につい
て説明する。上記第１実施例ではＰチャネルＭＯＳトラ
ンジスタＰ１のゲートに２値の論理レベルの制御信号印
加して単純にオン、オフすることとして述べたが、本発
明はこれに限るものではない。例えば、図５に示すよう
に構成しても良い。図５において図１と同じ符号は図１
と同じ構成要素を示すこととし、以降に述べる各図にお
いても同様とする。本例では、検出回路ＯＰＣの検出出
力の後段にレベル制御回路ＬＣを挿入して、端子ｃの出
力が“Ｌ”となった後に図示しない制御回路によって指
定される多値の論理レベルの制御信号を発生し、これを
ＰチャネルＭＯＳトランジスタＰ１のゲートに与えてＰ
チャネルＭＯＳトランジスタＰ１のオン抵抗を制御して
キャパシタＣＬに対するキャパシタＣＡの効果を制御す
るようにしてある。このように構成することによれば、
端子ｃの出力が“Ｌ”となった後に負荷容量ＣＬに対す
るキャパシタＣＡの効果を段階的に大きくするようにす
れば、負性抵抗−ＲＬを段階的に減少させることがで
き、発振動作の初期状態から定常状態への移行時に負性
抵抗−ＲＬが急激に変化することによって発振信号が不
安定になることを抑えることができる。また、発振周波
数の変動を相殺するように負荷容量ＣＬを精密に制御可
能となり、さらに高精度に発振動作する発振回路を提供
することが可能となる。

【００２５】次に本発明の第３実施例の発振回路につい
て説明する。上記第１実施例ではＣＭＯＳインバータＩ
Ｖ０の入力端子ＩＮと電源端子ＶＤＤとの間にＰチャネ
ルＭＯＳトランジスタＰ１とキャパシタＣＡとの直列回
路の１つを接続したが、本発明はこれに限るものではな
い。例えば、図６に示すようにＣＭＯＳインバータＩＶ
０の入力端子ＩＮと電源端子ＶＤＤとの間にこのような
直列回路の複数を接続しても良い。これは、ＣＭＯＳイ
ンバータＩＶ０の入力端子ＩＮと電源端子ＶＤＤとの間
にＰチャネルＭＯＳトランジスタＰ１〜Ｐ１とキャパシ
タＣＡ〜ＣＡとをそれぞれ直列に接続し、選択回路ＳＥ
ＬからＰチャネルＭＯＳトランジスタＰ１〜Ｐ１のゲー
トに制御信号を与えてこれらのオン、オフを制御するよ
うにしても良い。選択回路ＳＥＬは検出回路ＯＰＣの端
子ｃと接続されて検出出力を受けており、端子ｃの出力
が“Ｌ”となるまでＰチャネルＭＯＳトランジスタＰ１
〜Ｐ１を総てオフとし、端子ｃの出力が“Ｌ”となった
後に図示しない制御回路からの制御信号に応じてＰチャ
ネルＭＯＳトランジスタＰ１〜Ｐ１を選択的にオンとす
る。これにより、キャパシタＣＡ〜ＣＡの少なくとも何
れか１またはこれらの組合せによる合成容量によって負
荷容量ＣＬが定まる。このように構成することによれ
ば、端子ｃの出力が“Ｌ”となった後に負荷容量ＣＬに
対するキャパシタＣＡ〜ＣＡの効果を段階的に大きくす
るようにすれば、負性抵抗−ＲＬを段階的に減少させる
ことができ、発振動作の初期状態から定常状態への移行
時に負性抵抗−ＲＬが急激に変化することによって発振
信号が不安定になることを抑えることができる。また、
発振周波数の変動を相殺するように負荷容量ＣＬを精密
に制御可能となり、さらに高精度の発振動作の発振回路
を提供することが可能となる。

【００２６】次に本発明の第４実施例の発振回路につい
て説明する。上記第１実施例では、キャパシタＣＡをＣ
ＭＯＳインバータＩＶ０の入力端子側に接続し、キャパ
シタＣＧ、ＣＤを高電位側の電源端子ＶＤＤに接続し、
ＣＭＯＳインバータＩＶ０への電流制限素子を、高、低
電位側にそれぞれ１つ設けたが、本発明はこれに限るも
のではない。例えば、図７に示すように構成しても良
い。

【００２７】本例では、ＣＭＯＳインバータＩＶ０の入
力端子ＩＮ、出力端子ＯＵＴと低電位側の電源端子ＶＳ
Ｓとの間にそれぞれキャパシタＣＧ’、ＣＤ’を接続し
てある。

【００２８】また、ＣＭＯＳインバータＩＶ０の正の電
源端子ＰＰと電源端子ＶＤＤとの間に電流制限素子とし
てＰチャネルＭＯＳトランジスタＰ０〜Ｐ０が複数接続
されており、負の電源端子ＮＰと電源端子ＶＳＳとの間
に電流制限素子としてＮチャネルＭＯＳトランジスタＮ
０〜Ｎ０が複数接続されている。第１選択回路ＳＥＬ１
は、検出回路ＯＰＣの検出出力に応じて、ＰチャネルＭ
ＯＳトランジスタＰ０〜Ｐ０、ＮチャネルＭＯＳトラン
ジスタＮ０〜Ｎ０を選択的にオン、オフしてＣＭＯＳイ
ンバータＩＶ０へ供給される電流値を制御してＣＭＯＳ
インバータＩＶ０の発振信号が所定の振幅値となるよう
に制御する。例えば、第１選択回路ＳＥＬ１は、ＣＭＯ
ＳインバータＩＶ０への電流供給の開始時には全てのト
ランジスタを介してＣＭＯＳインバータＩＶ０へ大電流
を流し、検出回路ＯＰＣの検出出力が“Ｌ”となれば、
所定の個数だけ所定のサイクルで段階的にＭＯＳトラン
ジスタをオフとし、検出回路ＯＰＣの検出出力が“Ｈ”
となれば逆に段階的にオンとする。

【００２９】また、ＣＭＯＳインバータＩＶ０の入力端
子ＩＮと電源端子ＶＤＤとの間にＰチャネルＭＯＳトラ
ンジスタＰ１〜Ｐ１とキャパシタＣＡ１〜ＣＡ１とをそ
れぞれ直列に接続してあり、入力端子ＩＮと電源端子Ｖ
ＳＳとの間にＮチャネルＭＯＳトランジスタＮ１〜Ｎ１
とキャパシタＣＡ２〜ＣＡ２とをそれぞれ直列に接続し
てあり、出力端子ＯＵＴと電源端子ＶＤＤとの間にＰチ
ャネルＭＯＳトランジスタＰ１〜Ｐ１とキャパシタＣＡ
１〜ＣＡ１とをそれぞれ直列に接続してあり、出力端子
ＯＵＴと電源端子ＶＳＳとの間にＮチャネルＭＯＳトラ
ンジスタＮ１〜、Ｎ１とキャパシタＣＡ２〜ＣＡ２とを
それぞれ直列に接続してある。第２選択回路ＳＥＬ２
は、検出回路ＯＰＣの検出出力に応じて、ＰチャネルＭ
ＯＳトランジスタＰ１〜Ｐ１、ＮチャネルＭＯＳトラン
ジスタＮ１〜Ｎ１を選択的にオン、オフして負荷容量Ｃ
Ｌを制御する。例えば、第２選択回路ＳＥＬ２は、検出
回路ＯＰＣの検出出力が“Ｌ”となるまで全てのＭＯＳ
トランジスタをオフとし、検出回路ＯＰＣの検出出力が
“Ｌ”となれば、所定のサイクルで段階的にＭＯＳトラ
ンジスタをオンとする。

【００３０】このように構成すれば、発振動作の初期状
態には負荷容量ＣＬを最小にするとともに、ＣＭＯＳイ
ンバータＩＶ０への電流供給を最大とし、ＣＭＯＳイン
バータＩＶ０のコンダクタンスｇｍを最大とすることに
より、最大限の負性抵抗−ＲＬを得ることができ、さら
に発振起動性を向上させることが可能となる。これとと
もに、検出回路ＯＰＣよりの検出出力が“Ｌ”となり、
発振動作が定常状態になったと見なせるタイミングの後
は、段階的に電流供給を減少させ、段階的に負荷容量Ｃ
Ｌを増加させることにより、発振動作を安定して定常状
態へ移行させることができ、それ以降は可及的に低消費
電力動作を行わせることができる。

【００３１】また、上述の各実施例では、ＣＭＯＳイン
バータの出力端子および／または入力端子と電源端子と
の間に容量素子を選択的に接続するスイッチング素子と
してＭＯＳトランジスタを用いることとしたが、本発明
はこれに限るものではない。スイッチング素子として
は、トランスミッションゲートを用いても良く、様々な
ものが使用可能である。

【００３２】また、上述の各実施例では検出回路ＯＰＣ
を用いることとしたが、本発明はこれに限るものではな
く様々な構成の検出回路が利用できる。例えば、検出回
路ＯＰＣにおいてＣＭＯＳインバータＩＶ４の代わりに
シュミットインバータを用いても良く、このようにすれ
ば、発振回路の発振初期動作から定常振幅動作への移行
期にあって端子ｂの電位が特定の電位の近傍に長く滞留
するような場合でも、端子ｂの電位の変動をシュミット
インバータの図２（Ｄ）に示すようなヒステリシス特性
によって吸収し、検出回路ＯＰＣの変動を抑えることが
でき、スイッチング素子のオン、オフ状態を安定させる
ことができる。

【００３３】また、上述の各実施例のように実際にＣＭ
ＯＳインバータＩＶ０からの発振信号を監視する検出回
路ＯＰＣを用いる他、パワーオンリセット回路等を設
け、発振回への電力供給から所定期間経過したことをも
って発振動作が初期状態から定常状態へ移ったものと
し、発振回路への電力供給から所定期間経過した後に立
ち下がるパワーオンリセット回路の出力によってスイッ
チング素子をオンとしても良いし、発振回路を制御する
外部回路によって発振動作が初期状態と見なせる期間ス
イッチング素子をオフとしても良い。本発明では発振動
作が初期状態と見なせる期間スイッチング素子をオフと
する構成を備えていれば良い。

【００３４】

【発明の効果】本発明によれば、発振動作の初期状態に
あってはスイッチング素子により、発振増幅部のＣＭＯ
Ｓインバータから容量素子を切り離す。このため、発振
動作の初期状態にあっては、負荷容量を小さくでき、良
好な発振起動性が得られる程度に必要な負性抵抗を維持
しながら、負荷容量を小さくできる分だけＣＭＯＳイン
バータのコンダクタンスｇｍを小さくでき、低消費電力
化が可能となる。

【００３５】発振動作が初期状態から定常状態に移行し
た後、例えば、検出回路によって、インバータの発振信
号が所定の振幅値となったことを検出し、これを発振動
作が初期状態から定常状態に移行したことを示す検出出
力として発生し、この検出出力の発生に応答してスイッ
チング素子をオンとし、ＣＭＯＳインバータに容量素子
を接続して負荷容量を大きくする。これにより、負荷容
量ばらつきおよび水晶振動子の基本周波数のばらつきに
よる発振周波数のばらつきを抑えることができ、高精度
に発振動作する発振回路を提供できる。

【図面の簡単な説明】

【図１】本発明の第１実施例の発振回路の構成を示す電
気回路図。

【図２】図１の各ＣＭＯＳインバータの出力電圧−入力
電圧特性を示す特性図。

【図３】図１の動作説明のための等価回路図。

【図４】図１の動作説明のための電圧波形図。

【図５】本発明の第２実施例の発振回路の構成を示す電
気回路図。

【図６】本発明の第３実施例の発振回路の構成を示す電
気回路図。

【図７】本発明の第４実施例の発振回路の構成を示す電
気回路図。

【図８】従来の発振回路の構成を示す電気回路図。

【図９】発振回路の負荷容量−発振周波数特性を示す特
性図。

【図１０】水晶振動子の等価回路図。

【符号の説明】

ＩＶ０ インバータ（ＣＭＯＳインバータ） ＸＬ 圧電振動子（水晶振動子） Ｐ１〜Ｐ１ スイッチング素子（ＰチャネルＭＯＳ
トランジスタ） ＣＡ〜ＣＡ 容量素子（キャパシタ） ＯＰＣ 検出回路 Ｎ１〜Ｎ１ スイッチング素子（ＮチャネルＭＯＳ
トランジスタ） ＣＡ１〜ＣＡ１ 容量素子（キャパシタ） ＣＡ２〜ＣＡ２ 容量素子（キャパシタ）

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J079 AA04 BA22 BA41 EA03 FA05 FA14 FA21 FB03 FB31 GA04 GA09

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ＣＭＯＳインバータを有し、当該ＣＭＯ
   Ｓインバータの出力端子と入力端子との間に圧電振動子
   が接続される発振増幅部と、 上記ＣＭＯＳインバータの出力端子および／または入力
   端子と電源端子との間に容量素子を選択的に接続するス
   イッチング素子とを備え、 上記発振増幅部の発振動作が初期状態にあるときには上
   記スイッチング素子をオフとすることを特徴とする発振
   回路。
2. 【請求項２】 上記容量素子及び上記スイッチング素子
   の複数個を備え、当該複数のスイッチング素子により上
   記容量素子の複数個を選択的に接続することを特徴とす
   る請求項１に記載の発振回路。
3. 【請求項３】 上記スイッチング素子はＭＯＳトランジ
   スタであり、当該ＭＯＳトランジスタはゲートに印加さ
   れる制御電圧によってオン抵抗を制御されることを特徴
   とする請求項１または２に記載の発振回路。
4. 【請求項４】 上記ＣＭＯＳインバータの発振信号が所
   定の振幅値となったことを検出して検出出力を発生する
   検出回路を備え、上記検出出力の発生に応答して上記ス
   イッチング素子をオンとすることを特徴とする請求項１
   乃至３のいずれかに記載の発振回路。