JP2002342306A - ベクトル処理装置のルーティングアドレス生成方式 - Google Patents

Abstract

(57)【要約】 【課題】メモリマッピングを従来のインタリーブ方式か
ら変更することにより、２飛びメモリアクセスおよび２
のｎ乗飛びメモリアクセスの性能を向上させる。 【解決手段】アダー部４は、ベクトル演算部１から送ら
れてくる先頭要素アドレスと要素間距離との加算によっ
てベクトル要素毎のリクエストのメモリアクセスアドレ
スを生成する。ルーティングアドレス生成部５は、各ベ
クトル要素毎に、メモリアクセスアドレスの一部である
ルーティングアドレスの１ビットとメモリアクセスアド
レスのルーティングアドレス以外の１ビットとの排他的
論理和をとり、ルーティングアドレスの１ビットと置き
換えて新たなルーティングアドレスとする。競合調停部
６は、新たなルーティングアドレスに従って主記憶部２
と接続する各接続ポート毎にリクエストの競合調停を行
い、クロスバ部７は、競合調停に従ってベクトル要素毎
のリクエストを各接続ポートに出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はベクトル処理装置に
関し、特にベクトル処理装置のルーティングアドレス生
成方式に関する。

【０００２】

【従来の技術】従来のベクトル処理装置では、メモリア
クセスアドレスの一部をルーティングアドレスとして選
択し、主記憶部のメモリバンクとの接続ポートを決定し
ていた。

【０００３】たとえば、主記憶部のメモリバンクが８つ
である場合、図１０に示すように、メモリアクセスアド
レスの下位３ビットをルーティングアドレスとして選択
し、接続ポートを決定していた。このようなルーティン
グアドレスの生成方法は、メモリアクセスアドレスの、
８を法とする剰余（ｍｏｄ８）をルーティングアドレス
として選択する方法であり、インターリーブ方式と呼ば
れている。このインターリーブ方式によれば、接続ポー
ト毎のメモリアクセスアドレスの割り付け（メモリマッ
ピング）が、図１１に示すように、固定的に行われる。

【０００４】いま、８つのベクトル要素ｖ０〜ｖ７，先
頭要素アドレス０，要素間距離２のデータ転送リクエス
ト（以下、単にリクエストと略記する）があったとする
と、従来のインターリーブ方式では、各ベクトル要素ｖ
０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，ｖ７に対し
て、メモリアクセスアドレス０，２，４，６，８，１
０，１２，１４がそれぞれ生成され、各ベクトル要素ｖ
０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，ｖ７毎のル
ーティングアドレスは８を法とする剰余（ｍｏｄ８）で
ある０，２，４，６，０，２，４，６となる。このた
め、各ベクトル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ
５，ｖ６，ｖ７毎の接続ポートは、図１２に示すよう
に、♯０，♯２，♯４，♯６，♯０，♯２，♯４，♯６
となり、ベクトル要素ｖ０，ｖ１，ｖ２，ｖ３とベクト
ル要素ｖ４，ｖ５，ｖ６，ｖ７とはそれそれ同じ接続ポ
ート♯０，♯２，♯４，♯６で主記憶部と接続される。
よって、リクエストの競合調停が行われ、たとえば、ベ
クトル要素ｖ０，ｖ１，ｖ２，ｖ３のメモリアクセスア
ドレス０，２，４，６のリクエストが選択され、ベクト
ル要素ｖ４，ｖ５，ｖ６，ｖ７のメモリアクセスアドレ
ス８，１０，１２，１４のリクエストは待たされ、性能
の低下が生じていた。

【０００５】また、８つのベクトル要素ｖ０〜ｖ７，先
頭要素アドレス０，要素間距離４のリクエストがあった
とすると、従来のインターリーブ方式では、各ベクトル
要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，ｖ７
に対して、メモリアクセスアドレス０，４，８，１２，
１６，２０，２４，２８がそれぞれ生成され、各ベクト
ル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，ｖ
７毎のルーティングアドレスは８を法とする剰余（ｍｏ
ｄ８）である０，４，０，４，０，４，０，４となる。
このため、各ベクトル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ
４，ｖ５，ｖ６，ｖ７毎の接続ポートは、図１３に示す
ように、♯０，♯４，♯０，♯４，♯０，♯４，♯０，
♯４となり、ベクトル要素ｖ０，ｖ２，ｖ４，ｖ６は同
じ接続ポート♯０で主記憶部と接続され、ベクトル要素
ｖ１，ｖ３，ｖ５，ｖ７は同じ接続ポート♯４で主記憶
部と接続される。よって、リクエストの競合調停が行わ
れ、たとえば、ベクトル要素ｖ０，ｖ１のメモリアクセ
スアドレス０，４のリクエストが選択され、ベクトル要
素ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，ｖ７のメモリアクセ
スアドレス８，１２，１６，２０，２４，２８のリクエ
ストは待たされ、性能の低下が生じていた。

【０００６】さらに、８つのベクトル要素ｖ０〜ｖ７，
先頭要素アドレス０，要素間距離１６のリクエストがあ
ったとすると、従来のインターリーブ方式では、各ベク
トル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，
ｖ７に対して、メモリアクセスアドレス０，１６，３
２，４８，６４，８０，９６，１１２がそれぞれ生成さ
れ、各ベクトル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ
５，ｖ６，ｖ７毎のルーティングアドレスは８を法とす
る剰余（ｍｏｄ８）である０，０，０，０，０，０，
０，０となる。このため、各ベクトル要素ｖ０，ｖ１，
ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，ｖ７毎の接続ポート
は、図１４に示すように、♯０，♯０，♯０，♯０，♯
０，♯０，♯０，♯０となり、各ベクトル要素ｖ０，ｖ
１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，ｖ７は同じ接続ポ
ート♯０で主記憶部と接続される。よって、リクエスト
の競合調停が行われ、たとえば、ベクトル要素ｖ０のメ
モリアクセスアドレス０のリクエストが選択され、ベク
トル要素ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，ｖ７の
メモリアクセスアドレス１６，３２，４８，６４，８
０，９６，１１２のリクエストは待たされ、性能の低下
が生じていた。

【０００７】このように、従来のインターリーブ方式で
は、先頭要素アドレスおよび要素間距離を用いてリクエ
ストを行う際に、要素間距離がメモリアクセス単位の２
倍あるいは２のｎ（正整数）乗倍のとき（以下、２飛び
メモリアクセスあるいは２のｎ乗飛びメモリアクセスと
いう）、要素間距離がメモリアクセス単位の１倍のとき
（以下、連続メモリアクセスという）に比べて性能低下
が生じていて、性能低下を回避するためには主記憶部２
との接続ポートを増やすなどの大幅なハードウェア量の
増加が必要とされていた。

【０００８】

【発明が解決しようとする課題】従来のインターリーブ
方式では、先頭要素アドレスおよび要素間距離を用いて
リクエストを行う際に、２飛びメモリアクセスは主記憶
部との接続ポートにおいて競合が発生してしまい、連続
メモリアクセスに比べて性能低下が生じるという問題点
があった。

【０００９】たとえば、複素数演算においては、実数
０，虚数０，実数１，虚数１，…，実数ｍ，虚数ｍの順
にメモリバンクに配置するが、このとき、複素数の総和
計算を行う場合、まず実数０〜実数ｍの和をとり、次に
虚数０〜虚数ｍの和をとるため、メモリアクセスは実数
０〜実数ｍをメモリバンクから取り出し、次に虚数０〜
虚数ｍをメモリバンクから取り出すため、２飛びメモリ
アクセスとなり、データ供給ネックとなって性能の低下
を引き起こしていた。

【００１０】同様に、２のｎ（正整数）乗に関しても、
主記憶部との接続ポートにおいて競合が発生してしま
い、性能低下が生じるという問題点があった。

【００１１】本発明の目的は、２飛びメモリアクセスの
性能を向上させるベクトル処理装置のルーティングアド
レス生成方式を提供することにある。

【００１２】また、本発明の他の目的は、２のｎ乗飛び
メモリアクセスの性能を向上させるベクトル処理装置の
ルーティングアドレス生成方式を提供することにある。

【００１３】なお、先行技術として、特開平２００１−
４３２１０に、不規則なアドレスを有するベクトル要素
を検出し、ベクトル要素のアドレス生成部への振り分け
の際に生じる不規則なアドレスを規則化するようにした
アドレス生成装置が開示されている。しかし、このアド
レス生成装置は、２飛びメモリアクセスまたは２のｎ乗
飛びメモリアクセスの性能を向上させるようにしたもの
ではなく、本発明とはその目的，構成および効果を異に
するものである。

【００１４】

【課題を解決するための手段】本発明のベクトル処理装
置のルーティングアドレス生成方式は、ベクトル要素，
先頭要素アドレスおよび要素間距離を出力してリクエス
トを行うベクトル演算部と、同時並行処理を行うことが
可能な複数のメモリバンクから構成され複数の接続ポー
トを有する主記憶部と、前記ベクトル演算部と前記主記
憶部間で複数のリクエストを前記主記憶部に接続する各
接続ポート毎に独立にアクセス制御するメモリアクセス
制御部とを備えるベクトル処理装置において、前記メモ
リアクセス制御部が、ベクトル要素毎のリクエストのメ
モリアクセスアドレスを前記ベクトル演算部から送られ
てくる先頭要素アドレスと要素間距離との加算によって
生成するアダー部と、各ベクトル要素毎に、メモリアク
セスアドレスの一部であるルーティングアドレスの下位
１ビットとメモリアクセスアドレスのルーティングアド
レス以外の１ビットとの排他的論理和をとる排他的論理
和回路を備え、該排他的論理和回路の出力を前記ルーテ
ィングアドレスの下位１ビットと置き換えて新たなルー
ティングアドレスとするルーティングアドレス生成部
と、前記ルーティングアドレス生成部により生成された
ルーティングアドレスに従って前記主記憶部と接続する
各接続ポート毎にリクエストの競合調停を行う競合調停
部と、前記競合調停部の競合調停に従ってベクトル要素
毎のリクエストを各接続ポートに出力するクロスバ部と
を備えることを特徴とする。

【００１５】また、本発明のベクトル処理装置のルーテ
ィングアドレス生成方式は、ベクトル要素，先頭要素ア
ドレスおよび要素間距離を出力してリクエストを行うベ
クトル演算部と、同時並行処理を行うことが可能な複数
のメモリバンクから構成され複数の接続ポートを有する
主記憶部と、前記ベクトル演算部と前記主記憶部間で複
数のリクエストを前記主記憶部に接続する各接続ポート
毎に独立にアクセス制御するメモリアクセス制御部とを
備えるベクトル処理装置において、前記メモリアクセス
制御部に、ベクトル要素毎のリクエストのメモリアクセ
スアドレスを前記ベクトル演算部から送られてくる先頭
要素アドレスと要素間距離との加算によって生成するア
ダー部と、各ベクトル要素毎に、メモリアクセスアドレ
スの一部であるルーティングアドレスの１つ以上のビッ
トとメモリアクセスアドレスのルーティングアドレス以
外の１ビットとの排他的論理和をとる１つ以上の排他的
論理和回路を備え、該１つ以上の排他的論理和回路の出
力を前記ルーティングアドレスの１つ以上のビットと置
き換えて新たなルーティングアドレスとするルーティン
グアドレス生成部と、前記ルーティングアドレス生成部
により生成されたルーティングアドレスに従って前記主
記憶部と接続する各接続ポート毎にリクエストの競合調
停を行う競合調停部と、前記競合調停部の競合調停に従
ってベクトル要素毎のリクエストを各接続ポートに出力
するクロスバ部とを備えることを特徴とする。

【００１６】さらに、本発明のベクトル処理装置のルー
ティングアドレス生成方式は、ベクトル要素，先頭要素
アドレスおよび要素間距離を出力してリクエストを行う
ベクトル演算部と、同時並行処理を行うことが可能な複
数のメモリバンクから構成され複数の接続ポートを有す
る主記憶部と、前記ベクトル演算部と前記主記憶部間で
複数のリクエストを前記主記憶部に接続する各接続ポー
ト毎に独立にアクセス制御するメモリアクセス制御部と
を備えるベクトル処理装置において、前記メモリアクセ
ス制御部が、ベクトル要素毎のリクエストのメモリアク
セスアドレスを前記ベクトル演算部から送られてくる先
頭要素アドレスと要素間距離との加算によって生成する
アダー部と、各ベクトル要素毎に、メモリアクセスアド
レスの一部であるルーティングアドレスの１つ以上のビ
ットとメモリアクセスアドレスのルーティングアドレス
以外の複数ビットとの排他的論理和をとる１つ以上の排
他的論理和回路を備え、該１つ以上の排他的論理和回路
の出力を前記ルーティングアドレスの１つ以上のビット
と置き換えて新たなルーティングアドレスとするルーテ
ィングアドレス生成部と、前記ルーティングアドレス生
成部により生成されたルーティングアドレスに従って前
記主記憶部と接続する各接続ポート毎にリクエストの競
合調停を行う競合調停部と、前記競合調停部の競合調停
に従ってベクトル要素毎のリクエストを各接続ポートに
出力するクロスバ部とを有することを特徴とする。

【００１７】さらにまた、本発明のベクトル処理装置の
ルーティングアドレス生成方式は、ベクトル要素，先頭
要素アドレスおよび要素間距離を出力してリクエストを
行うベクトル演算部と、同時並行処理を行うことが可能
な複数のメモリバンクから構成され複数の接続ポートを
有する主記憶部と、前記ベクトル演算部と前記主記憶部
間で複数のリクエストを前記主記憶部に接続する各接続
ポート毎に独立にアクセス制御するメモリアクセス制御
部とを備えるベクトル処理装置において、前記メモリア
クセス制御部が、ベクトル要素毎のリクエストのメモリ
アクセスアドレスを前記ベクトル演算部から送られてく
る先頭要素アドレスと要素間距離との加算によって生成
するアダー部と、各ベクトル要素毎に、メモリアクセス
アドレスの一部であるルーティングアドレスの１つ以上
のビットとメモリアクセスアドレスのルーティングアド
レス以外の複数ビットとをそれぞれ排他的論理和する複
数の排他的論理和回路を備え該複数の排他的論理和回路
の出力を前記ルーティングアドレスの複数ビットと置き
換えて新たなルーティングアドレスとするルーティング
アドレス生成部と、前記ルーティングアドレス生成部に
より生成されたルーティングアドレスに従って前記主記
憶部と接続する各接続ポート毎にリクエストの競合調停
を行う競合調停部と、前記競合調停部の競合調停に従っ
てベクトル要素毎のリクエストを各接続ポートに出力す
るクロスバ部とを有することを特徴とする。

【００１８】一方、本発明のベクトル処理装置のルーテ
ィングアドレス生成方法は、メモリアクセスアドレスの
一部をルーティングアドレスとして選択するベクトル処
理装置のルーティングアドレス生成方法において、ルー
ティングアドレスの下位１ビットとメモリアクセスアド
レスのルーティングアドレス以外の１ビットとの排他的
論理和を前記ルーティングアドレスの下位１ビットと置
き換えて新たなルーティングアドレスとすることを特徴
とする。

【００１９】また、本発明のベクトル処理装置のルーテ
ィングアドレス生成方法は、メモリアクセスアドレスの
一部をルーティングアドレスとして選択するベクトル処
理装置のルーティングアドレス生成方法において、ルー
ティングアドレスの１つ以上のビットとメモリアクセス
アドレスのルーティングアドレス以外の１ビットとの排
他的論理和を前記ルーティングアドレスの１つ以上のビ
ットと置き換えて新たなルーティングアドレスとするこ
とを特徴とする。

【００２０】さらに、本発明のベクトル処理装置のルー
ティングアドレス生成方法は、メモリアクセスアドレス
の一部をルーティングアドレスとして選択するベクトル
処理装置のルーティングアドレス生成方法において、ル
ーティングアドレスの１つ以上のビットとメモリアクセ
スアドレスのルーティングアドレス以外の複数ビットと
の排他的論理和を前記ルーティングアドレスの１つ以上
のビットと置き換えて新たなルーティングアドレスとす
ることを特徴とする。

【００２１】さらにまた、本発明のベクトル処理装置の
ルーティングアドレス生成方法は、メモリアクセスアド
レスの一部をルーティングアドレスとして選択するベク
トル処理装置のルーティングアドレス生成方法におい
て、ルーティングアドレスの１つ以上のビットとメモリ
アクセスアドレスのルーティングアドレス以外の複数ビ
ットとをそれぞれ排他的論理和し、排他的論理和の結果
を前記ルーティングアドレスの複数ビットと置き換えて
新たなルーティングアドレスとすることを特徴とする。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００２３】（１）第１の実施の形態 図１は、本発明の第１の実施の形態に係るルーティング
アドレス生成方式が適用されるベクトル処理装置の構成
を示す回路ブロック図である。このベクトル処理装置
は、ベクトル要素，先頭要素アドレスおよび要素間距離
を出力してリクエストを行うベクトル演算部１と、同時
並行処理を行うことが可能な複数のメモリバンク２１か
ら構成され複数の接続ポートを有する主記憶部２と、ベ
クトル演算部１と主記憶部２間で複数のリクエストを主
記憶部２に接続する各接続ポート毎に独立にアクセス制
御するメモリアクセス制御部３とから、その主要部が構
成されている。

【００２４】なお、本実施の形態では、説明を簡単にす
るために、同時処理可能なベクトル要素を８要素、主記
憶部２との接続ポートを８ポートとして、メモリアクセ
スアドレスの下位３ビットをプレルーティングアドレス
（ルーティングアドレスを生成する元となるアドレスを
いう）とし、それ以外を主記憶内アドレスとした場合を
例として述べる。

【００２５】ベクトル演算部１は、８つのベクトル要素
ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，ｖ７，先
頭要素アドレス，および要素間距離を出力して、ベクト
ル要素毎のリクエストを行う。

【００２６】メモリアクセス制御部３は、ベクトル要素
毎のリクエストのメモリアクセスアドレスをベクトル演
算部１から送られてくる先頭要素アドレスと要素間距離
との加算によって生成するアダー部４と、各ベクトル要
素毎に、プレルーティングアドレスの下位１番目のビッ
トと主記憶内アドレスの下位１番目のビットとの排他的
論理和をプレルーティングアドレスの下位１番目のビッ
トと置き換えてルーティングアドレスとするルーティン
グアドレス生成部５と、ルーティングアドレス生成部５
により生成されたルーティングアドレスに従って主記憶
部２と接続する各接続ポート毎にリクエストの競合調停
を行う競合調停部６と、競合調停部６の競合調停に従っ
てベクトル要素毎のリクエストを各接続ポートに出力す
るクロスバ部７とを備える。

【００２７】主記憶部２は、たとえば、８バイトをメモ
リアクセス単位として８つのメモリバンク２１から構成
されていて、主記憶部２とクロスバ部７とは、８つの接
続ポート♯０〜♯７を介して接続されている。

【００２８】ルーティングアドレス生成部５は、各ベク
トル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，
ｖ７毎に、図２に示すような、プレルーティングアドレ
スの下位１番目のビット（メモリアクセスアドレスの下
位１番目のビット）ａ１と主記憶内アドレスの下位１番
目のビット（メモリアクセスアドレスの下位４番目のビ
ット）ａ４との排他的論理和をとる排他的論理和回路５
１を備える。

【００２９】ルーティングアドレス生成部５は、排他的
論理和回路５１によりプレルーティングアドレスの下位
１番目のビット（メモリアクセスアドレスの下位１番目
のビット）ａ１と主記憶内アドレスの下位１番目のビッ
ト（メモリアクセスアドレスの下位４番目のビット）ａ
４との排他的論理和をとったビットをルーティングアド
レスの下位１番目のビットｂ１とし、プレルーティング
アドレスの下位２番目のビット（メモリアクセスアドレ
スの下位２番目のビット）ａ２をそのままルーティング
アドレスの下位２番目のビットｂ２とし、プレルーティ
ングアドレスの下位３番目のビット（メモリアクセスア
ドレスの下位３番目のビット）ａ３をそのままルーティ
ングアドレスの下位３番目のビットｂ３とすることによ
って、ルーティングアドレス（ｂ３，ｂ２，ｂ１）を生
成する。

【００３０】次に、このように構成された第１の実施の
形態に係るベクトル処理装置のルーティングアドレス生
成方式の動作について説明する。

【００３１】ベクトル演算部１から各ベクトル要素ｖ
０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，ｖ７，先頭
要素アドレス０，要素間距離２のリクエストがあると、
メモリアクセス制御部３では、アダー部４が、各ベクト
ル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，ｖ
７に対して、メモリアクセスアドレス０，２，４，６，
８，１０，１２，１４をそれぞれ生成する。

【００３２】ルーティングアドレス生成部５は、各ベク
トル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，
ｖ７のメモリアクセスアドレス０，２，４，６，８，１
０，１２，１４から、ルーティングアドレス０，２，
４，６，１，３，５，７を生成する。

【００３３】詳しくは、ルーティングアドレス生成部５
は、ベクトル要素ｖ０のメモリアクセスアドレス０に対
して排他的論理和回路５１により０を出力してルーティ
ングアドレス０を生成し、ベクトル要素ｖ１のメモリア
クセスアドレス２に対して排他的論理和回路５１により
０を出力してルーティングアドレス２を生成し、ベクト
ル要素ｖ２のメモリアクセスアドレス４に対して排他的
論理和回路５１により０を出力してルーティングアドレ
ス４を生成し、ベクトル要素ｖ３のメモリアクセスアド
レス６に対して排他的論理和回路５１により０を出力し
てルーティングアドレス６を生成し、ベクトル要素ｖ４
のメモリアクセスアドレス８に対して排他的論理和回路
５１により１を出力してルーティングアドレス１を生成
し、ベクトル要素ｖ５のメモリアクセスアドレス１０に
対して排他的論理和回路５１により１を出力してルーテ
ィングアドレス３を生成し、ベクトル要素ｖ６のメモリ
アクセスアドレス１２に対して排他的論理和回路５１に
より１を出力してルーティングアドレス５を生成し、ベ
クトル要素ｖ７のメモリアクセスアドレス１４に対して
排他的論理和回路５１により１を出力してルーティング
アドレス７を生成する。

【００３４】クロスバ部７は、各ベクトル要素ｖ０，ｖ
１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，ｖ７のリクエスト
に対して接続ポート♯０，♯２，♯４，♯６，♯１，♯
３，♯５，♯７を使用して主記憶部２のメモリバンク２
１をアクセスする。このため、図３に示すように、どの
接続ポートにおいてもアクセス競合が生じていないの
で、全ベクトル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ
５，ｖ６，ｖ７のリクエストを一度に処理することが可
能になり、性能低下が発生しない。

【００３５】（２）第２の実施の形態 本発明の第２の実施の形態に係るルーティングアドレス
生成方式が適用されるベクトル処理装置は、ルーティン
グアドレス生成部５以外、図１に示した第１の実施の形
態に係るルーティングアドレス生成方式が適用されるベ
クトル処理装置と同様に構成されているので、その詳し
い説明を割愛する。

【００３６】ルーティングアドレス生成部５は、各ベク
トル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，
ｖ７毎に、図４に示すように、プレルーティングアドレ
スの下位１番目のビット（メモリアクセスアドレスの下
位１番目のビット）ａ１と主記憶内アドレスの下位１番
目のビット（メモリアクセスアドレスの下位４番目のビ
ット）ａ４との排他的論理和をとる排他的論理和回路５
１と、プレルーティングアドレスの下位２番目のビット
（メモリアクセスアドレスの下位２番目のビット）ａ２
と主記憶内アドレスの下位１番目のビット（メモリアク
セスアドレスの下位４番目のビット）ａ４との排他的論
理和をとる排他的論理和回路５２とを備える。

【００３７】ルーティングアドレス生成部５は、排他的
論理和回路５１によりプレルーティングアドレスの下位
１番目のビット（メモリアクセスアドレスの下位１番目
のビット）ａ１と主記憶内アドレスの下位１番目のビッ
ト（メモリアクセスアドレスの下位４番目のビット）ａ
４との排他的論理和をとったビットをルーティングアド
レスの下位１番目のビットｂ１とし、排他的論理和回路
５２によりプレルーティングアドレスの下位２番目のビ
ット（メモリアクセスアドレスの下位２番目のビット）
ａ２と主記憶内アドレスの下位１番目のビット（メモリ
アクセスアドレスの下位４番目のビット）ａ４との排他
的論理和をとったビットをルーティングアドレスの下位
２番目のビットｂ２とし、プレルーティングアドレスの
下位３番目のビットａ３をそのままルーティングアドレ
スの下位３番目のビットｂ３とすることによって、ルー
ティングアドレス（ｂ３，ｂ２，ｂ１）を生成する。

【００３８】次に、このように構成された第２の実施の
形態に係るベクトル処理装置のルーティングアドレス生
成方式の動作について説明する。

【００３９】ベクトル演算部１から各ベクトル要素ｖ
０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，ｖ７，先頭
要素アドレス０，要素間距離２のリクエストがあると、
メモリアクセス制御部３では、アダー部４が、各ベクト
ル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，ｖ
７に対して、メモリアクセスアドレス０，２，４，６，
８，１０，１２，１４をそれぞれ生成する。

【００４０】ルーティングアドレス生成部５は、各ベク
トル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，
ｖ７のメモリアクセスアドレス０，２，４，６，８，１
０，１２，１４から、ルーティングアドレス０，２，
４，６，３，１，７，５を生成する。

【００４１】詳しくは、ルーティングアドレス生成部５
は、ベクトル要素ｖ０のメモリアクセスアドレス０に対
して排他的論理和回路５２，５１により０，０を出力し
てルーティングアドレス０を生成し、ベクトル要素ｖ１
のメモリアクセスアドレス２に対して排他的論理和回路
５２，５１により１，０を出力してルーティングアドレ
ス２を生成し、ベクトル要素ｖ２のメモリアクセスアド
レス４に対して排他的論理和回路５２，５１により０，
０を出力してルーティングアドレス４を生成し、ベクト
ル要素ｖ３のメモリアクセスアドレス６に対して排他的
論理和回路５２，５１により１，０を出力してルーティ
ングアドレス６を生成し、ベクトル要素ｖ４のメモリア
クセスアドレス８に対して排他的論理和回路５２，５１
により１，１を出力してルーティングアドレス３を生成
し、ベクトル要素ｖ５のメモリアクセスアドレス１０に
対して排他的論理和回路５２，５１により０，１を出力
してルーティングアドレス１を生成し、ベクトル要素ｖ
６のメモリアクセスアドレス１２に対して排他的論理和
回路５２，５１により１，１を出力してルーティングア
ドレス７を生成し、ベクトル要素ｖ７のメモリアクセス
アドレス１４に対して排他的論理和回路５２，５１によ
り０，１を出力してルーティングアドレス５を生成す
る。

【００４２】クロスバ部７は、各ベクトル要素ｖ０，ｖ
１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，ｖ７のリクエスト
に対して接続ポート♯０，♯２，♯４，♯６，♯３，♯
１，♯７，♯５を使用して主記憶部２のメモリバンク２
１をアクセスする。このため、図５に示すように、どの
接続ポートにおいてもアクセス競合が生じていないの
で、全ベクトル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ
５，ｖ６，ｖ７のリクエストを一度に処理することが可
能になり、性能低下が発生しない。

【００４３】（３）第３の実施の形態 本発明の第３の実施の形態に係るルーティングアドレス
生成方式が適用されるベクトル処理装置は、ルーティン
グアドレス生成部５以外、図１に示した第１の実施の形
態に係るルーティングアドレス生成方式が適用されるベ
クトル処理装置と同様に構成されているので、その詳し
い説明を割愛する。

【００４４】ルーティングアドレス生成部５は、各ベク
トル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，
ｖ７毎に、図６に示すように、プレルーティングアドレ
スの下位１番目のビット（メモリアクセスアドレスの下
位１番目のビット）ａ１と主記憶内アドレスの下位１番
目のビット（メモリアクセスアドレスの下位４番目のビ
ット）ａ４との排他的論理和をとる排他的論理和回路５
１と、プレルーティングアドレスの下位２番目のビット
（メモリアクセスアドレスの下位２番目のビット）ａ２
と主記憶内アドレスの下位２番目のビット（メモリアク
セスアドレスの下位５番目のビット）ａ５との排他的論
理和をとる排他的論理和回路５３とを備える。

【００４５】ルーティングアドレス生成部５は、排他的
論理和回路５１によりプレルーティングアドレスの下位
１番目のビット（メモリアクセスアドレスの下位１番目
のビット）ａ１と主記憶内アドレスの下位１番目のビッ
ト（メモリアクセスアドレスの下位４番目のビット）ａ
４との排他的論理和をとってルーティングアドレスの下
位１番目のビットｂ１とし、排他的論理和回路５３によ
りプレルーティングアドレスの下位２番目のビット（メ
モリアクセスアドレスの下位２番目のビット）ａ２と主
記憶内アドレスの下位２番目のビット（メモリアクセス
アドレスの下位５番目のビット）ａ５との排他的論理和
をとってルーティングアドレスの下位２番目のビットｂ
２とし、プレルーティングアドレスの下位３番目のビッ
ト（メモリアクセスアドレスの下位３番目のビット）ａ
３をそのままルーティングアドレスの下位３番目のビッ
トｂ３とすることによって、ルーティングアドレス（ｂ
３，ｂ２，ｂ１）を生成する。

【００４６】次に、このように構成された第３の実施の
形態に係るベクトル処理装置のルーティングアドレス生
成方式の動作について説明する。

【００４７】ベクトル演算部１から各ベクトル要素ｖ
０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，ｖ７，先頭
要素アドレス０，要素間距離４のリクエストがあると、
メモリアクセス制御部３では、アダー部４が、各ベクト
ル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，ｖ
７に対して、メモリアクセスアドレス０，４，８，１
２，１６，２０，２４，２８をそれぞれ生成する。

【００４８】ルーティングアドレス生成部５は、各ベク
トル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，
ｖ７のメモリアクセスアドレス０，４，８，１２，１
６，２０，２４，２８から、ルーティングアドレス０，
４，１，５，２，６，３，７を生成する。

【００４９】詳しくは、ルーティングアドレス生成部５
は、ベクトル要素ｖ０のメモリアクセスアドレス０に対
して排他的論理和回路５３，５１により０，０を出力し
てルーティングアドレス０を生成し、ベクトル要素ｖ１
のメモリアクセスアドレス４に対して排他的論理和回路
５３，５１により１，０を出力してルーティングアドレ
ス４を生成し、ベクトル要素ｖ２のメモリアクセスアド
レス８に対して排他的論理和回路５３，５１により０，
１を出力してルーティングアドレス１を生成し、ベクト
ル要素ｖ３のメモリアクセスアドレス１２に対して排他
的論理和回路５３，５１により１，１を出力してルーテ
ィングアドレス５を生成し、ベクトル要素ｖ４のメモリ
アクセスアドレス１６に対して排他的論理和回路５３，
５１により１，０を出力してルーティングアドレス２を
生成し、ベクトル要素ｖ５のメモリアクセスアドレス２
０に対して排他的論理和回路５３，５１により１，０を
出力してルーティングアドレス６を生成し、ベクトル要
素ｖ６のメモリアクセスアドレス２４に対して排他的論
理和回路５３，５１により１，１を出力してルーティン
グアドレス３を生成し、ベクトル要素ｖ７のメモリアク
セスアドレス２８に対して排他的論理和回路５３，５１
により１，１を出力してルーティングアドレス７を生成
する。

【００５０】クロスバ部７は、各ベクトル要素ｖ０，ｖ
１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，ｖ７のリクエスト
に対して接続ポート♯０，♯４，♯１，♯５，♯２，♯
６，♯３，♯７を使用して主記憶部２のメモリバンク２
１をアクセスする。このため、図７に示すように、どの
接続ポートにおいてもアクセス競合が生じていないの
で、全ベクトル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ
５，ｖ６，ｖ７のリクエストを一度に処理することが可
能になり、性能低下が発生しない。

【００５１】（４） 第４の実施の形態 本発明の第４の実施の形態に係るルーティングアドレス
生成方式が適用されるベクトル処理装置は、ルーティン
グアドレス生成部５以外、図１に示した第１の実施の形
態に係るルーティングアドレス生成方式が適用されるベ
クトル処理装置と同様に構成されているので、その詳し
い説明を割愛する。

【００５２】ルーティングアドレス生成部５は、各ベク
トル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，
ｖ７毎に、図８に示すように、プレルーティングアドレ
スの下位１番目のビット（メモリアクセスアドレスの下
位１番目のビット）ａ１，主記憶内アドレスの下位１番
目のビット（メモリアクセスアドレスの下位４番目のビ
ット）ａ４，主記憶内アドレスの下位４番目のビット
（メモリアクセスアドレスの下位７番目のビット）ａ７
の排他的論理和をとる排他的論理和回路５４と、プレル
ーティングアドレスの下位２番目のビット（メモリアク
セスアドレスの下位２番目のビット）ａ２，主記憶内ア
ドレスの下位２番目のビット（メモリアクセスアドレス
の下位５番目のビット）ａ５，主記憶内アドレスの下位
５番目のビット（メモリアクセスアドレスの下位８番目
のビット）ａ８の排他的論理和をとる排他的論理和回路
５５と、プレルーティングアドレスの下位２番目のビッ
ト（メモリアクセスアドレスの下位３番目のビット）ａ
３，主記憶内アドレスの下位２番目のビット（メモリア
クセスアドレスの下位６番目のビット）ａ６，主記憶内
アドレスの下位６番目のビット（メモリアクセスアドレ
スの下位９番目のビット）ａ９の排他的論理和をとる排
他的論理和回路５６とを備える。

【００５３】ルーティングアドレス生成部５は、各ベク
トル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，
ｖ７毎に、メモリアクセスアドレスの下位１番目のビッ
トａ１，主記憶内アドレスの下位１番目のビット（メモ
リアクセスアドレスの下位４番目のビット）ａ４，およ
び主記憶内アドレスの下位４番目のビット（メモリアク
セスアドレスの下位７番目のビット）ａ７の排他的論理
和をとってルーティングアドレスの下位１番目のビット
ｂ１とし、メモリアクセスアドレスの下位２番目のビッ
トａ２，主記憶内アドレスの下位２番目のビット（メモ
リアクセスアドレスの下位５番目のビット）ａ５，およ
び主記憶内アドレスの下位５番目のビット（メモリアク
セスアドレスの下位８番目のビット）ａ８の排他的論理
和をとってルーティングアドレスの下位２番目のビット
ｂ２とし、ルーティングアドレスの下位３番目のビット
ａ３，主記憶内アドレスの下位３番目のビット（メモリ
アクセスアドレスの下位６番目のビット）ａ４，および
主記憶内アドレスの下位６番目のビット（メモリアクセ
スアドレスの下位９番目のビット）ａ９のとの排他的論
理和をとってルーティングアドレスの下位３番目のビッ
トｂ３とすることによって、ルーティングアドレス（ｂ
３，ｂ２，ｂ１）を生成する。

【００５４】次に、このように構成された第４の実施の
形態に係るベクトル処理装置のルーティングアドレス生
成方式の動作について説明する。

【００５５】ベクトル演算部１から各ベクトル要素ｖ
０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，ｖ７，先頭
要素アドレス０，要素間距離１６のリクエストがある
と、メモリアクセス制御部３では、アダー部４が、各ベ
クトル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ
６，ｖ７に対して、メモリアクセスアドレス０，１６，
３２，４８，６４，８０，９６，１１２をそれぞれ生成
する。

【００５６】ルーティングアドレス生成部５は、各ベク
トル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，
ｖ７のメモリアクセスアドレス０，１６，３２，４８，
６４，８０，９６，１１２から、ルーティングアドレス
０，２，４，６，１，３，５，７を生成する。

【００５７】詳しくは、ルーティングアドレス生成部５
は、ベクトル要素ｖ０のメモリアクセスアドレス０に対
して排他的論理和回路５６，５５，５４により０，０，
０を出力してルーティングアドレス０を生成し、ベクト
ル要素ｖ１のメモリアクセスアドレス１６に対して排他
的論理和回路５６，５５，５４により０，１，０を出力
してルーティングアドレス２を生成し、ベクトル要素ｖ
２のメモリアクセスアドレス３２に対して排他的論理和
回路５６，５５，５４により１，０，０を出力してルー
ティングアドレス４を生成し、ベクトル要素ｖ３のメモ
リアクセスアドレス４８に対して排他的論理和回路５
６，５５，５４により１，１，０を出力してルーティン
グアドレス６を生成し、ベクトル要素ｖ４のメモリアク
セスアドレス６４に対して排他的論理和回路５６，５
５，５４により０，０，１を出力してルーティングアド
レス１を生成し、ベクトル要素ｖ５のメモリアクセスア
ドレス８０に対して排他的論理和回路５６，５５，５４
により０，１，１を出力してルーティングアドレス３を
生成し、ベクトル要素ｖ６のメモリアクセスアドレス９
６に対して排他的論理和回路５６，５５，５４により
１，０，１を出力してルーティングアドレス５を生成
し、ベクトル要素ｖ７のメモリアクセスアドレス１１２
に対して排他的論理和回路５６，５５，５４により１，
１，１を出力してルーティングアドレス７を生成する。

【００５８】クロスバ部７は、各ベクトル要素ｖ０，ｖ
１，ｖ２，ｖ３，ｖ４，ｖ５，ｖ６，ｖ７のリクエスト
に対して接続ポート♯０，♯２，♯４，♯６，♯１，♯
３，♯５，♯７を使用して主記憶部２のメモリバンク２
１をアクセスする。このため、図９に示すように、どの
接続ポートにおいてもアクセス競合が生じていないの
で、全ベクトル要素ｖ０，ｖ１，ｖ２，ｖ３，ｖ４，ｖ
５，ｖ６，ｖ７のリクエストを一度に処理することが可
能になり、性能低下が発生しない。

【００５９】なお、上記各実施の形態では、同時処理可
能なベクトル要素を８要素、主記憶部２との接続ポート
を８ポートとした場合を例として説明したが、ベクトル
要素数，接続ポート数がそれら以外の場合であっても本
発明が同様に適用できることはいうまでもない。

【００６０】また、メモリアクセスアドレスの下位３ビ
ットをプレルーティングアドレスとし、それ以外を主記
憶内アドレスとした場合を例として説明したが、メモリ
アクセスアドレス内でのプレルーティングアドレスおよ
び主記憶内アドレスの位置およびサイズがそれら以外の
場合であっても本発明が同様に適用できることはいうま
でもない。

【００６１】

【発明の効果】本発明を用いることにより、少量のハー
ドウェアの増加のみで、２飛びアクセスの性能を向上さ
せることが可能となるという効果がある。その理由は、
排他的論理和を使用して重複したルーティングアドレス
の生成を排除するようにしたからである。

【００６２】また、本発明を用いることにより、少量の
ハードウェアの増加のみで、２のｎ飛びアクセスの性能
を向上させることが可能となるという効果がある。その
理由は、排他的論理和を使用して重複したルーティング
アドレスの生成を排除するようにしたからである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るルーティング
アドレス生成方式が適用されるベクトル処理装置の構成
を示す回路ブロック図である。

【図２】図１中のルーティングアドレス生成部の詳細を
示す回路図である。

【図３】図１中のクロスバ部でのメモリアクセスアドレ
スと接続ポートとの関係を表す図である。

【図４】本発明の第２の実施の形態に係るルーティング
アドレス生成方式におけるルーティングアドレス生成部
の詳細を示す回路図である。

【図５】第２の実施の形態に係るルーティングアドレス
生成方式におけるクロスバ部でのメモリアクセスアドレ
スと接続ポートとの関係を表す図である。

【図６】本発明の第３の実施の形態に係るルーティング
アドレス生成方式におけるルーティングアドレス生成部
の詳細を示す回路図である。

【図７】第３の実施の形態に係るルーティングアドレス
生成方式におけるクロスバ部でのメモリアクセスアドレ
スと接続ポートとの関係を表す図である。

【図８】本発明の第４の実施の形態に係るルーティング
アドレス生成方式におけるルーティングアドレス生成部
の詳細を示す回路図である。

【図９】第４の実施の形態に係るルーティングアドレス
生成方式におけるクロスバ部でのメモリアクセスアドレ
スと接続ポートとの関係を表す図である。

【図１０】従来のルーティングアドレス生成方式におけ
るルーティングアドレス生成部の詳細を示す回路図であ
る。

【図１１】従来のルーティングアドレス生成方式におけ
る接続ポート毎のメモリアクセスアドレスの割り付けを
表す図である。

【図１２】従来のルーティングアドレス生成方式におけ
る競合調停部でのメモリアクセスアドレスの競合状態の
一例を表す図である。

【図１３】従来のルーティングアドレス生成方式におけ
る競合調停部でのメモリアクセスアドレスの競合状態の
他の例を表す図である。

【図１４】従来のルーティングアドレス生成方式におけ
る競合調停部でのメモリアクセスアドレスの競合状態の
さらに他の例を表す図である。

【符号の説明】

１ ベクトル演算部 ２ 主記憶部 ３ メモリアクセス制御部 ４ アダー部 ５ ルーティングアドレス生成部 ６ 競合調停部 ７ クロスバ部 ５１，５２，５３，５４，５５，５６ 排他的論理和回
路

Claims (8)

【特許請求の範囲】
1. 【請求項１】ベクトル要素，先頭要素アドレスおよび要
   素間距離を出力してリクエストを行うベクトル演算部
   と、同時並行処理を行うことが可能な複数のメモリバン
   クから構成され複数の接続ポートを有する主記憶部と、
   前記ベクトル演算部と前記主記憶部間で複数のリクエス
   トを前記主記憶部に接続する各接続ポート毎に独立にア
   クセス制御するメモリアクセス制御部とを備えるベクト
   ル処理装置において、前記メモリアクセス制御部が、ベ
   クトル要素毎のリクエストのメモリアクセスアドレスを
   前記ベクトル演算部から送られてくる先頭要素アドレス
   と要素間距離との加算によって生成するアダー部と、各
   ベクトル要素毎に、メモリアクセスアドレスの一部であ
   るルーティングアドレスの下位１ビットとメモリアクセ
   スアドレスのルーティングアドレス以外の１ビットとの
   排他的論理和をとる排他的論理和回路を備え、該排他的
   論理和回路の出力を前記ルーティングアドレスの下位１
   ビットと置き換えて新たなルーティングアドレスとする
   ルーティングアドレス生成部と、前記ルーティングアド
   レス生成部により生成されたルーティングアドレスに従
   って前記主記憶部と接続する各接続ポート毎にリクエス
   トの競合調停を行う競合調停部と、前記競合調停部の競
   合調停に従ってベクトル要素毎のリクエストを各接続ポ
   ートに出力するクロスバ部とを備えることを特徴とする
   ベクトル処理装置のルーティングアドレス生成方式。
2. 【請求項２】ベクトル要素，先頭要素アドレスおよび要
   素間距離を出力してリクエストを行うベクトル演算部
   と、同時並行処理を行うことが可能な複数のメモリバン
   クから構成され複数の接続ポートを有する主記憶部と、
   前記ベクトル演算部と前記主記憶部間で複数のリクエス
   トを前記主記憶部に接続する各接続ポート毎に独立にア
   クセス制御するメモリアクセス制御部とを備えるベクト
   ル処理装置において、前記メモリアクセス制御部に、ベ
   クトル要素毎のリクエストのメモリアクセスアドレスを
   前記ベクトル演算部から送られてくる先頭要素アドレス
   と要素間距離との加算によって生成するアダー部と、各
   ベクトル要素毎に、メモリアクセスアドレスの一部であ
   るルーティングアドレスの１つ以上のビットとメモリア
   クセスアドレスのルーティングアドレス以外の１ビット
   との排他的論理和をとる１つ以上の排他的論理和回路を
   備え、該１つ以上の排他的論理和回路の出力を前記ルー
   ティングアドレスの１つ以上のビットと置き換えて新た
   なルーティングアドレスとするルーティングアドレス生
   成部と、前記ルーティングアドレス生成部により生成さ
   れたルーティングアドレスに従って前記主記憶部と接続
   する各接続ポート毎にリクエストの競合調停を行う競合
   調停部と、前記競合調停部の競合調停に従ってベクトル
   要素毎のリクエストを各接続ポートに出力するクロスバ
   部とを備えることを特徴とするベクトル処理装置のルー
   ティングアドレス生成方式。
3. 【請求項３】ベクトル要素，先頭要素アドレスおよび要
   素間距離を出力してリクエストを行うベクトル演算部
   と、同時並行処理を行うことが可能な複数のメモリバン
   クから構成され複数の接続ポートを有する主記憶部と、
   前記ベクトル演算部と前記主記憶部間で複数のリクエス
   トを前記主記憶部に接続する各接続ポート毎に独立にア
   クセス制御するメモリアクセス制御部とを備えるベクト
   ル処理装置において、前記メモリアクセス制御部が、ベ
   クトル要素毎のリクエストのメモリアクセスアドレスを
   前記ベクトル演算部から送られてくる先頭要素アドレス
   と要素間距離との加算によって生成するアダー部と、各
   ベクトル要素毎に、メモリアクセスアドレスの一部であ
   るルーティングアドレスの１つ以上のビットとメモリア
   クセスアドレスのルーティングアドレス以外の複数ビッ
   トとの排他的論理和をとる１つ以上の排他的論理和回路
   を備え、該１つ以上の排他的論理和回路の出力を前記ル
   ーティングアドレスの１つ以上のビットと置き換えて新
   たなルーティングアドレスとするルーティングアドレス
   生成部と、前記ルーティングアドレス生成部により生成
   されたルーティングアドレスに従って前記主記憶部と接
   続する各接続ポート毎にリクエストの競合調停を行う競
   合調停部と、前記競合調停部の競合調停に従ってベクト
   ル要素毎のリクエストを各接続ポートに出力するクロス
   バ部とを有することを特徴とするベクトル処理装置のル
   ーティングアドレス生成方式。
4. 【請求項４】ベクトル要素，先頭要素アドレスおよび要
   素間距離を出力してリクエストを行うベクトル演算部
   と、同時並行処理を行うことが可能な複数のメモリバン
   クから構成され複数の接続ポートを有する主記憶部と、
   前記ベクトル演算部と前記主記憶部間で複数のリクエス
   トを前記主記憶部に接続する各接続ポート毎に独立にア
   クセス制御するメモリアクセス制御部とを備えるベクト
   ル処理装置において、前記メモリアクセス制御部が、ベ
   クトル要素毎のリクエストのメモリアクセスアドレスを
   前記ベクトル演算部から送られてくる先頭要素アドレス
   と要素間距離との加算によって生成するアダー部と、各
   ベクトル要素毎に、メモリアクセスアドレスの一部であ
   るルーティングアドレスの１つ以上のビットとメモリア
   クセスアドレスのルーティングアドレス以外の複数ビッ
   トとをそれぞれ排他的論理和する複数の排他的論理和回
   路を備え該複数の排他的論理和回路の出力を前記ルーテ
   ィングアドレスの複数ビットと置き換えて新たなルーテ
   ィングアドレスとするルーティングアドレス生成部と、
   前記ルーティングアドレス生成部により生成されたルー
   ティングアドレスに従って前記主記憶部と接続する各接
   続ポート毎にリクエストの競合調停を行う競合調停部
   と、前記競合調停部の競合調停に従ってベクトル要素毎
   のリクエストを各接続ポートに出力するクロスバ部とを
   有することを特徴とするベクトル処理装置のルーティン
   グアドレス生成方式。
5. 【請求項５】メモリアクセスアドレスの一部をルーティ
   ングアドレスとして選択するベクトル処理装置のルーテ
   ィングアドレス生成方法において、ルーティングアドレ
   スの下位１ビットとメモリアクセスアドレスのルーティ
   ングアドレス以外の１ビットとの排他的論理和を前記ル
   ーティングアドレスの下位１ビットと置き換えて新たな
   ルーティングアドレスとすることを特徴とするベクトル
   処理装置のルーティングアドレス生成方法。
6. 【請求項６】メモリアクセスアドレスの一部をルーティ
   ングアドレスとして選択するベクトル処理装置のルーテ
   ィングアドレス生成方法において、ルーティングアドレ
   スの１つ以上のビットとメモリアクセスアドレスのルー
   ティングアドレス以外の１ビットとの排他的論理和を前
   記ルーティングアドレスの１つ以上のビットと置き換え
   て新たなルーティングアドレスとすることを特徴とする
   ベクトル処理装置のルーティングアドレス生成方法。
7. 【請求項７】メモリアクセスアドレスの一部をルーティ
   ングアドレスとして選択するベクトル処理装置のルーテ
   ィングアドレス生成方法において、ルーティングアドレ
   スの１つ以上のビットとメモリアクセスアドレスのルー
   ティングアドレス以外の複数ビットとの排他的論理和を
   前記ルーティングアドレスの１つ以上のビットと置き換
   えて新たなルーティングアドレスとすることを特徴とす
   るベクトル処理装置のルーティングアドレス生成方法。
8. 【請求項８】メモリアクセスアドレスの一部をルーティ
   ングアドレスとして選択するベクトル処理装置のルーテ
   ィングアドレス生成方法において、ルーティングアドレ
   スの１つ以上のビットとメモリアクセスアドレスのルー
   ティングアドレス以外の複数ビットとをそれぞれ排他的
   論理和し、排他的論理和の結果を前記ルーティングアド
   レスの複数ビットと置き換えて新たなルーティングアド
   レスとすることを特徴とするベクトル処理装置のルーテ
   ィングアドレス生成方法。