JP2002342156A - メモリコントローラ - Google Patents

Abstract

(57)【要約】 【課題】 簡単で且つ安価な構成でメモリに対する読み
書きを高速化し、コンピュータシステムの処理性能を向
上することができるメモリコントローラを提供するこ
と。 【解決手段】 ＣＰＵから発生するメモリアクセス信号
を受け、主記憶に対するデータ入出力を制御するメモリ
コントローラにおいて、主記憶手段の論理アドレス空間
のうち特定領域のアドレス情報を保持するアドレス保持
部と、特定領域を、主記憶手段の実メモリより高速にア
クセス可能な高速メモリに再配置するアドレス再配置部
と、ＣＰＵから発生するメモリアクセス信号のアドレス
とアドレス情報とを比較するアドレス比較部とを有し、
ＣＰＵから発生するメモリアクセス信号のアドレスが、
アドレス情報が示す領域内である場合には、特定領域を
再配置した高速メモリをアクセスすることによる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＣＰＵ（Central Pr
ocessing Unit）からのメモリに対するデータの入出力
を管理するメモリコントローラに係り、特にコンピュー
タシステムの処理速度を向上させるためのメモリコント
ローラに関する。

【０００２】

【従来の技術】コンピュータシステムの処理速度を向上
させるために、特に主記憶からＣＰＵへのデータの読み
込みを高速化するために、ＣＰＵと主記憶の間にキャッ
シュメモリを設ける技術が実用化されており、例えば、
特開平７−６４８５８号公報などに開示されている。

【０００３】一般に、主記憶装置の書き込み／読み出し
速度は、ＣＰＵの処理速度よりも遅いため、ＣＰＵに待
ち時間が発生する。そのために、主記憶装置よりも高速
にアクセス可能なキャッシュメモリを設置し、ＣＰＵの
待ち時間を減らして、コンピュータシステム全体の処理
速度の向上を図っている。ＣＰＵが読み込んだデータは
キャッシュメモリへも同時に保存し、２回目からはキャ
ッシュメモリから読み込むことで、主記憶装置へのアク
セス頻度を低減させている。

【０００４】図８は、従来の一般的なコンピュータシス
テムの構成を示した図である。メモリコントローラ１０
５はシステムバス１０４を介してＣＰＵ１０１からアク
セス信号を受け、データバス１０８を介して主記憶１０
９に対してアクセスを行う。主記憶１０９は、図９に例
示するように、物理的なデバイスであるＲＯＭ（ReadOn
ly Memory）１１１やＲＡＭ（Random Access Memory）
１１２〜１１３等から構成され、特にＲＡＭには比較的
低速であるが容量が大きく安価なＤＲＡＭ（Dynamic RA
M）１１２〜１１３が多く用いられる。

【０００５】ＣＰＵ１０１は、その内部に高速・小容量
のＬ１キャッシュメモリ１０２（１次キャッシュ）と、
比較的大きなＬ２キャッシュメモリ１０３（２次キャッ
シュ）とを内蔵している。また、メモリコントローラ１
０５は、キャッシュコントローラ１０６を内蔵し、キャ
ッシュ用データバス１００を介してＬ３キャッシュメモ
リ１０７（３次キャッシュ）に対してアクセスを行う。

【０００６】図８では、Ｌ１キャッシュメモリ１０２か
らＬ３キャッシュメモリ１０７まで装備した例を示した
が、コンピュータシステムよってキャッシュメモリの装
備の仕方は、次に例示するように様々考えられる。

【０００７】（１）全くキャッシュメモリを装備しない
場合 （２）ＣＰＵ内蔵のＬ１キャッシュメモリ１０２のみ有
する場合 （３）ＣＰＵ内蔵のＬ１キャッシュメモリ１０２と外部
のＬ３キャッシュメモリ１０７を有する場合 （４）ＣＰＵ内蔵のＬ１キャッシュメモリ１０２及びＬ
２キャッシュメモリ１０３を有する場合 （５）ＣＰＵ内蔵のＬ１キャッシュメモリ１０２及びＬ
２キャッシュメモリ１０３と、外部のＬ３キャッシュメ
モリ１０７とを有する場合 上記（１）〜（５）の各コンピュータシステムの処理速
度は、おおむね次式によって表される。尚、次式におけ
る大小関係は、処理速度が高い程大きく、処理速度が低
い程小さいことを表している。

【０００８】

【数１】（１）＜（２）＜（３）＜（４）＜（５） つまり、コンピュータシステムとしての処理能力は、Ｃ
ＰＵ内部、外部ともに全くキャッシュメモリを持たない
場合が最も低く、Ｌ１〜Ｌ３の全てのキャッシュメモリ
を装備した場合が最も高い。また、ＣＰＵ内蔵のキャッ
シュメモリの方が、外部のキャッシュメモリよりアクセ
ス速度が速い。

【０００９】

【発明が解決しようとする課題】しかしながら、このよ
うなキャッシュメモリを実現するためには、複雑な回路
を必要とし、回路規模の増大を招くため、特に、省コス
トを要求される組み込み機器等には不向きである。例え
ば、特開平１０−１８７２８５号公報に記載されている
ように、ＣＰＵによっては大規模なキャッシュメモリを
内蔵したり、専用のキャッシュコントローラを提供した
りする方式もあるが、これらは非常に高価であり、組み
込み用途などの小規模のコンピュータシステム等には適
さない。

【００１０】また、図１０に例示するように、主記憶の
一部に、情報の読み書きを高速に行うことができるＳＲ
ＡＭ（Static RAM）１１４を配置し、ある特定の論理ア
ドレス空間のアクセス速度を向上させる構成も考えられ
る。しかしながら、このような構成によれば、固定で且
つ連続した空間のみが高速領域として静的に割り当てら
れるため、プログラムの自由度が制限されるなど、コン
ピュータシステムの柔軟性に欠けるという問題があっ
た。

【００１１】本発明はこのような事情に鑑みてなされた
ものであり、簡単で且つ安価な構成でメモリに対する読
み書きを高速化し、コンピュータシステムの処理性を向
上することができるメモリコントローラを提供すること
を目的とする。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、本発明に係るメモリコントローラは、ＣＰＵから発
生するメモリアクセス信号を受け、主記憶手段に対する
データ入出力を制御するメモリコントローラにおいて、
前記主記憶手段の論理アドレス空間のうち特定領域のア
ドレス情報を保持するアドレス保持部と、前記特定領域
を、前記主記憶手段の実メモリより高速にアクセス可能
な高速メモリに再配置するアドレス再配置部と、ＣＰＵ
から発生するメモリアクセス信号のアドレスと前記アド
レス情報とを比較するアドレス比較部とを有し、ＣＰＵ
から発生するメモリアクセス信号のアドレスが、前記ア
ドレス情報が示す領域内である場合には、前記特定領域
を再配置した前記高速メモリをアクセスすることを特徴
とする。

【００１３】この特徴によれば、特定領域のアドレス情
報を管理することで、主記憶空間のうち、任意の領域を
高速アクセス領域として割り当てることができ、しかも
キャッシュメモリのような書き戻し等の処理は不要であ
るため、回路規模も小さく安価にすることができる。

【００１４】また、本発明に係るメモリコントローラ
は、前記ＣＰＵの内部あるいは外部にキャッシュメモリ
を有し、前記主記憶手段の論理アドレス空間がキャッシ
ュ領域および非キャッシュ領域に分割されている場合
に、前記非キャッシュ領域に前記特定領域の論理アドレ
ス空間を配置することを特徴とする。

【００１５】この特徴によれば、キャッシュメモリと併
用する場合に、キャッシュメモリとオーバーラップする
ことない高速アクセス領域を得ることができる。

【００１６】また、前記アドレス保持部のアドレス情報
は、前記ＣＰＵにて所定の命令を実行するコンピュータ
プログラムから動的に書き換え可能であることを特徴と
する。

【００１７】この特徴によれば、アドレス保持部が保持
する特定領域のアドレス情報を、外部のプログラムから
動的に書き換えることで、設計仕様に柔軟に対応できる
コンピュータシステムを提供することができる。特に、
高速処理が要求されるリアルタイムデバイスの制御プロ
グラムにおけるコード領域や、使用頻度が高い、ＯＳ
（Operating System）やユーザプログラムにおけるスタ
ック領域、グローバル変数等のデータ領域、等々、設計
仕様やシステムの要求に応じて、コンピュータプログラ
ム側から特定高速領域の位置やサイズを自由に指定する
ことができるため、コンピュータシステムの処理能力を
最大限に活用することができる。

【００１８】また、本発明に係るメモリコントローラ
は、前記高速メモリを内蔵することを特徴とし得る。

【００１９】この特徴によれば、特定高速領域の物理的
なデバイスである、高速メモリをメモリコントローラに
内蔵することで、外部に高速メモリを設置した場合に比
較して、データバス等のインタフェースを介在しないた
め、より高速に動作することができる。

【００２０】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を詳細に説明する。

【００２１】〔第１の実施形態〕図１は、本実施形態に
おけるメモリコントローラ１５を備えたコンピュータシ
ステムの構成例を模式的に示した図であり、ＣＰＵ１
１、メモリコントローラ１５、主記憶１９、高速メモリ
３１などから構成されている。図１に示した例では、Ｃ
ＰＵ１はその内部に、高速・小容量のＬ１キャッシュメ
モリ１２（１次キャッシュ）と、比較的大きなＬ２キャ
ッシュメモリ１３（２次キャッシュ）とを内蔵した構成
としているが、これに限定されず、更に別のキャッシュ
メモリを内蔵する構成や、あるいは全くキャッシュメモ
リを持たない構成も想定することができる。

【００２２】メモリコントローラ１５はシステムバス１
４を介してＣＰＵ１１からアクセス信号を受け、メモリ
バス１８を介して主記憶１０９に対して、あるいは高速
メモリバス３２を介して主記憶１９の実メモリより高速
にアクセス可能な第２のメモリ（高速メモリ３１）に対
してアクセスを行う。尚、図示しないが、このメモリコ
ントローラ１５に内蔵または独立した構成で、キャッシ
ュコントローラおよび外部キャッシュを備える場合があ
る。

【００２３】システムバス１４は、アドレスバス、デー
タバス及びリード／ライト等の制御信号で構成され、メ
モリバス１８及び高速メモリバス３２は、主記憶１９及
び高速メモリ３１の制御を行うための信号、すなわちア
ドレスバス、データバス、ＲＡＳ（Row Address Strob
e）／ＣＡＳ（Column Address Strobe）、ＣＳ（ChipSe
lect）等で構成される。

【００２４】図２は、主記憶１９及び高速メモリ３１の
構成例を示しており、論理アドレス空間に対する実メモ
リの割付を例示している。主記憶１９の論理アドレス空
間のうち、領域Ａ，Ｃ，Ｅ，Ｈ，Ｊが高速アクセス領
域、領域Ｂ，Ｄ，Ｆ，Ｇ，Ｉ，Ｋ，Ｌが通常のアクセス
領域として定義されている。通常のアクセス領域Ｂ，
Ｄ，Ｆ，Ｇ，Ｉ，Ｋ，Ｌに対する実メモリは、ＲＯＭ４
１やＤＲＡＭ４２〜４３等を用いている。高速領域Ａ，
Ｃ，Ｅ，Ｈ，Ｊに対する実メモリとしては、ＤＲＡＭ４
２〜４３より高速にアクセス可能なＳＲＡＭ３１を、主
記憶１９の論理アドレス空間とは独立した形で配置して
いる。つまり、通常のアクセス領域である領域Ｂ，Ｄ，
Ｆ，Ｇ，Ｉ，Ｋ，ＬはＤＲＡＭ４２〜４３に割り当てら
れ、高速アクセス領域である領域Ａ，Ｃ，Ｅ，Ｈ，Ｊは
ＤＲＡＭ４２〜４３に割り当てられる替わりにＳＲＡＭ
３１に割り当てられる。

【００２５】図１に示したメモリコントローラ１５は、
主記憶１９の論理アドレス空間のうち、特定領域のアド
レス情報を保持するアドレス保持部２１と、主記憶１９
の実メモリより高速にアクセス可能な高速メモリ３１に
特定領域を再配置するアドレス再配置部２３と、ＣＰＵ
１１から発生するメモリアクセス信号のアドレスとアド
レス保持部２１内のアドレス情報とを比較するアドレス
比較部２２とを有している。

【００２６】アドレス保持部２１が保持するアドレス情
報は、高速アクセス領域の個々の領域Ａ，Ｃ，Ｅ，Ｈ，
Ｊに関する、例えば開始アドレスと終了アドレス、また
は開始アドレスと領域のサイズなどの情報である。

【００２７】メモリコントローラ１５は、ＣＰＵ１１か
ら発生するメモリアクセス信号のアドレスがアドレス保
持部２１のアドレス情報内に含まれるかどうか、アドレ
ス比較部２２にて判定する。判定した結果、メモリアク
セス信号のアドレスがアドレス保持部２１のアドレス情
報が示す領域内である場合には高速メモリ３１に再配置
された特定領域をアクセスし、領域外である場合には通
常のアクセス領域が割り当てられているＲＯＭ４１やＤ
ＲＡＭ４２〜４３をアクセスする。

【００２８】本発明におけるメモリコントローラ１５及
び高速メモリ３１と、従来のキャッシュと異なる点は、
図２に示した高速アクセス領域である領域Ａ，Ｃ，Ｅ，
Ｈ，Ｊの部分がＣＰＵ１１の論理アドレス空間から完全
に分離され、ＳＲＡＭ３１で代替されていることであ
る。従って、従来のキャッシュのように、書き戻しの判
断や実行の必要がないため、制御回路の大幅な簡素化が
可能である。

【００２９】図３は、本実施形態におけるメモリコント
ローラ１５によるメモリの再配置例を示しており、同図
（ａ）はＣＰＵ１１の全論理アドレス空間のメモリマッ
プ、同図（ｂ）は高速メモリ３１の全論理アドレス空間
のメモリマップである。また、図４は、アドレス保持部
２１が保持するアドレス情報の例である。

【００３０】図３及び図４に示した例では、ＣＰＵ１１
の全メモリアドレス空間のサイズは１Ｍｂｙｔｅであ
り、そのうち、主記憶の空間が０番地〜７ＦＦＦＦ番地
までの５１２Ｋｂｙｔｅ、空き領域の空間が８００００
番地〜ＢＦＦＦＦ番地までの２５６Ｋｂｙｔｅ、ＲＯＭ
領域の空間がＣ００００番地〜ＦＦＦＦＦ番地までの２
５６Ｋｂｙｔｅとして構成されている。また、図３
（ｂ）の高速メモリ３１のサイズは６４Ｋｂｙｔｅで、
その分割数（高速メモリ３１に再配置される領域の数）
は「４」に設定されており、主記憶空間の領域のうち、
高速メモリ３１に再配置される領域は領域Ａ１〜Ａ４で
ある。

【００３１】再配置される第１の領域Ａ１は、主記憶空
間の中の１００番地〜４０ＦＦ番地までの１６Ｋｂｙｔ
ｅ、第２の領域Ａ２は、主記憶空間の中の８４００番地
〜Ａ３ＦＦ番地までの８Ｋｂｙｔｅ、第３の領域Ａ３
は、主記憶空間の中の３７０００番地〜３ＥＦＦＦ番地
までの３２Ｋｂｙｔｅ、第４の領域Ａ４は、主記憶空間
の中の５６５００番地〜５８４ＦＦ番地までの８Ｋｂｙ
ｔｅである。そして、第１の領域Ａ１は、高速メモリの
０番地〜３ＦＦＦ番地までの１６Ｋｂｙｔｅ、第２の領
域Ａ２は、高速メモリの４０００番地〜５ＦＦＦ番地ま
での８Ｋｂｙｔｅ、第３の領域Ａ３は、高速メモリの６
０００番地〜ＤＦＦＦ番地までの３２Ｋｂｙｔｅ、第４
の領域Ａ４は、高速メモリのＥ０００番地〜ＦＦＦＦ番
地までの８Ｋｂｙｔｅに、それぞれ再配置される。

【００３２】尚、図４では再配置される各領域のアドレ
ス情報として、開始アドレス、終了アドレス、サイズを
それぞれ有する例を示したが、開始アドレスと終了アド
レスのみ、あるいは開始アドレスとサイズのみを有する
構成でも良い。

【００３３】図５は、本実施形態におけるメモリコント
ローラ１５の処理動作を例示するフローチャートであ
る。ここで、メモリアクセス信号の変数として、変数Ｃ
ＡＤＤはＣＰＵ１１が発生するメモリアドレス、変数Ｄ
ＡＤＤはメモリコントローラ１５が発生する主記憶１９
への物理アドレス、変数ＳＡＤＤはメモリコントローラ
１５が発生する高速メモリ３１への物理アドレス、変数
ＲＡＤＤはメモリコントローラ１５が発生するＲＯＭ４
１への物理アドレスとする。また、メモリコントローラ
１５のアドレス保持部２１が保持するアドレス情報の変
数として、変数ＤＳＡＤは主記憶１９の開始アドレス、
変数ＤＥＡＤは主記憶１９の終了アドレス、変数ＦＳＡ
Ｄは空き領域の開始アドレス、変数ＦＥＡＤは空き領域
の終了アドレス、変数ＲＳＡＤはＲＯＭ領域の開始アド
レス、変数ＲＥＡＤはＲＯＭ領域の終了アドレス、変数
ＳＳＡ１は再配置される第１の領域Ａ１の開始アドレ
ス、変数ＳＥＡ１はその終了アドレス、変数ＳＳＡ２は
再配置される第２の領域Ａ２の開始アドレス、変数ＳＥ
Ａ２はその終了アドレス、変数ＳＳＡ３は再配置される
第３の領域Ａ３の開始アドレス、変数ＳＥＡ３はその終
了アドレス、変数ＳＳＡ４は再配置される第４の領域Ａ
４の開始アドレス、変数ＳＥＡ４はその終了アドレスと
する。

【００３４】図５において、はじめに、メモリコントロ
ーラ１５は、ＣＰＵ１１が発生するメモリアクセス信号
を受付け（Step01）、メモリアクセス信号に含まれてい
るメモリアドレスＣＡＤＤが、主記憶１９の領域内であ
るかどうか判定する（Step02）。具体的には、メモリア
ドレスＣＡＤＤが主記憶空間の開始アドレスＤＳＡＤと
終了アドレスＤＥＡＤの範囲内にあるかどうか判定す
る。

【００３５】Step02にて判定した結果、メモリアドレス
ＣＡＤＤが主記憶１９の領域内でない場合には、メモリ
コントローラ１５は、次に、メモリアドレスＣＡＤＤが
ＲＯＭ４１の領域内であるかどうか、つまり、メモリア
ドレスＣＡＤＤがＲＯＭ４１領域の開始アドレスＲＳＡ
Ｄと終了アドレスＲＥＡＤの範囲内にあるかどうか判定
する（Step03）。

【００３６】Step03にて判定した結果、メモリアドレス
ＣＡＤＤがＲＯＭ４１の領域内である場合には、メモリ
コントローラ１５が発生するＲＯＭ４１への物理アドレ
スＲＡＤＤにメモリアドレスＣＡＤＤをセットして、Ｒ
ＯＭ４１に対してアクセスを行う（Step04）。

【００３７】Step03にて判定した結果、メモリアドレス
ＣＡＤＤがＲＯＭ４１の領域外である場合には、メモリ
コントローラ１５は、指定アドレス例外として、システ
ムエラーをＣＰＵ１１に返す（Step05）。

【００３８】Step02にて判定した結果、メモリアドレス
ＣＡＤＤが主記憶１９の領域内である場合には、メモリ
コントローラ１５は、次に、メモリアドレスＣＡＤＤが
再配置される第１の領域Ａ１内にあるかどうか、つま
り、メモリアドレスＣＡＤＤが第１の領域Ａ１の開始ア
ドレス変数ＳＳＡ１とその終了アドレスＳＥＡ１の範囲
内にあるかどうか判定する（Step11）。

【００３９】Step11にて判定した結果、メモリアドレス
ＣＡＤＤが第１の領域Ａ１内である場合には、メモリコ
ントローラ１５は、高速メモリ３１への物理アドレスＳ
ＡＤＤに次式によりアドレス値をセットして、高速メモ
リ３１に対してアクセスを行う（Step12）。

【００４０】

【数２】 ＳＡＤＤ＝ＣＡＤＤ−ＳＳＡ１ ・・・（式１） Step11にて判定した結果、メモリアドレスＣＡＤＤが第
１の領域Ａ１内でない場合には、メモリコントローラ１
５は、次に、メモリアドレスＣＡＤＤが再配置される第
２の領域Ａ２内にあるかどうか、つまり、メモリアドレ
スＣＡＤＤが第２の領域Ａ２の開始アドレス変数ＳＳＡ
２とその終了アドレスＳＥＡ２の範囲内にあるかどうか
判定する（Step13）。

【００４１】Step12にて判定した結果、メモリアドレス
ＣＡＤＤが第２の領域Ａ２内である場合には、メモリコ
ントローラ１５は、高速メモリ３１への物理アドレスＳ
ＡＤＤに次式によりアドレス値をセットして、高速メモ
リ３１に対してアクセスを行う（Step14）。

【００４２】

【数３】 ＳＡＤＤ＝ＣＡＤＤ−ＳＳＡ２＋（ＳＥＡ１＋１−ＳＳＡ１） ・・・（式 ２） Step13にて判定した結果、メモリアドレスＣＡＤＤが第
２の領域Ａ２内でない場合には、メモリコントローラ１
５は、次に、メモリアドレスＣＡＤＤが再配置される第
３の領域Ａ３内にあるかどうか、つまり、メモリアドレ
スＣＡＤＤが第３の領域Ａ３の開始アドレス変数ＳＳＡ
３とその終了アドレスＳＥＡ３の範囲内にあるかどうか
判定する（Step15）。

【００４３】Step15にて判定した結果、メモリアドレス
ＣＡＤＤが第３の領域Ａ３内である場合には、メモリコ
ントローラ１５は、高速メモリ３１への物理アドレスＳ
ＡＤＤに、次式によりアドレス値をセットして、高速メ
モリ３１に対してアクセスを行う（Step16）。

【００４４】

【数４】 ＳＡＤＤ＝ＣＡＤＤ−ＳＳＡ３＋（ＳＥＡ１＋１−ＳＳＡ１） ＋（ＳＥＡ２＋１−ＳＳＡ２） ・・・（式 ３） Step15にて判定した結果、メモリアドレスＣＡＤＤが第
３の領域Ａ３内でない場合には、メモリコントローラ１
５は、次に、メモリアドレスＣＡＤＤが再配置される第
４の領域Ａ４内にあるかどうか、つまり、メモリアドレ
スＣＡＤＤが第４の領域Ａ４の開始アドレス変数ＳＳＡ
４とその終了アドレスＳＥＡ４の範囲内にあるかどうか
判定する（Step17）。

【００４５】Step17にて判定した結果、メモリアドレス
ＣＡＤＤが第４の領域Ａ４内である場合には、メモリコ
ントローラ１５は、高速メモリ３１への物理アドレスＳ
ＡＤＤに、次式によりアドレス値をセットして、高速メ
モリ３１に対してアクセスを行う（Step18）。

【００４６】

【数５】 ＳＡＤＤ＝ＣＡＤＤ−ＳＳＡ４＋（ＳＥＡ１＋１−ＳＳＡ１） ＋（ＳＥＡ２＋１−ＳＳＡ２） ＋（ＳＥＡ３＋１−ＳＳＡ３） ・・・（式 ４） Step17にて判定した結果、メモリアドレスＣＡＤＤが第
４の領域Ａ４内でない場合、つまり、メモリアドレスＣ
ＡＤＤが第１の領域Ａ１〜第４の領域Ａ４のいずれの領
域の範囲内でない場合、メモリコントローラ１５は、主
記憶１９への物理アドレスＤＡＤＤにメモリアドレスＣ
ＡＤＤをセットして、主記憶１９に対してアクセスを行
う（Step19）。

【００４７】尚、第１の領域Ａ１〜第４の領域Ａ４の開
始アドレスＳＳＡｎや終了アドレスＳＥＡｎが固定値の
場合、上記式２〜式３の（ＳＥＡｎ＋１−ＳＳＡｎ）の
アドレス値も固定値となるため、その都度算出する必要
はない。その場合には、第１の領域Ａ１〜第４の領域Ａ
４の再配置時に、メモリコントローラ１５内部に（ＳＥ
Ａｎ＋１−ＳＳＡｎ）のアドレス値を保持しておくこと
で、アドレス計算の負荷をより軽減することができる。

【００４８】〔第２の実施形態〕図６は、第２の実施形
態におけるメモリコントローラ１５を備えたコンピュー
タシステムの構成例を模式的に示した図である。尚、第
１の実施形態にて示した例と同一箇所には同一の符号を
附し、その詳細な説明を省略する。

【００４９】第１の実施形態にて示した例と同様に、メ
モリコントローラ１５は、主記憶１９の論理アドレス空
間のうち、特定領域のアドレス情報を保持するアドレス
保持部２１と、主記憶１９の実メモリより高速にアクセ
ス可能な第２のメモリ（高速メモリ３３）に特定領域を
再配置するアドレス再配置部２３と、ＣＰＵ１１から発
生するメモリアクセス信号のアドレスとアドレス保持部
２１内のアドレス情報とを比較するアドレス比較部２２
とを有している。メモリコントローラ１５は、ＣＰＵ１
１から発生するメモリアクセス信号のアドレスがアドレ
ス保持部２１のアドレス情報内に含まれるかどうか、ア
ドレス比較部２２にて判定する。判定した結果、メモリ
アクセス信号のアドレスがアドレス保持部２１のアドレ
ス情報が示す領域内である場合には、内蔵する高速メモ
リ３３に再配置された特定領域をアクセスする。

【００５０】本実施形態におけるメモリコントローラ１
５は、主記憶１９の実メモリより高速にアクセス可能な
第２のメモリ（高速メモリ３３）をメモリコントローラ
１５に内蔵した点を特徴としている。従って、第１の実
施形態にて示したような高速メモリバス３２を必要とし
ないため、高速メモリ３３に対するアクセスをより高速
に行うことができ、更に、メモリコントローラ１５の配
線ピンの数を削減することができる。

【００５１】〔第３の実施形態〕本実施形態では、図１
及び図６に例示したように、ＣＰＵ１１がキャッシュメ
モリ１２，１３を内蔵する場合、あるいはＣＰＵ１１外
部にキャッシュ機能を保有する場合など、本発明に係る
メモリコントローラ１５と上記キャッシュ機能とを併用
する場合を例に説明する。

【００５２】図７は、本実施形態のメモリコントローラ
１５における主記憶の構成例を例示しており、この主記
憶の論理アドレス空間は、キャッシュ領域４５と非キャ
ッシュ領域４６とに分割されている。このような場合
に、高速メモリ３１に再配置される領域は領域Ａ，Ｃ，
Ｅ，Ｈ，Ｊの論理メモリ空間を、非キャッシュ領域４６
に配置する。このように、特定アドレス領域Ａ，Ｃ，
Ｅ，Ｈ，Ｊの論理メモリ空間を非キャッシュ領域４６に
配置することによって、キャッシュ１２，１３と重複し
ない高速アクセス領域が得られる。

【００５３】〔その他の実施形態〕本実施形態に係るメ
モリコントローラのアドレス保持部２１のアドレス情報
を例えばレジスタ等で構成することで、ＣＰＵ１１にて
所定の命令を実行するコンピュータプログラム（図示せ
ず）側から動的に書き換えができるようにする。

【００５４】アドレス保持部２１が保持する高速アクセ
ス可能な領域のアドレス情報を、外部のプログラムから
動的に書き換えることで、設計仕様に柔軟に対応できる
コンピュータシステムを提供することができる。特に、
高速処理が要求されるリアルタイムデバイスの制御プロ
グラムにおけるコード領域や、使用頻度が高い、ＯＳ
（Operating System）やユーザプログラムにおけるスタ
ック領域、グローバル変数等のデータ領域、等々、設計
仕様やシステムの要求に応じて、コンピュータプログラ
ム側から特定高速領域の位置やサイズを自由に指定する
ことができるため、コンピュータシステムの処理能力を
最大限に活用することができる。

【００５５】以上、本発明の実施形態について詳細に説
明したが、本発明は本実施例に限定されず、本発明の主
旨を逸脱しない範囲において、種々の改良や変更を成し
得るであろう。

【００５６】例えば、本実施形態では、主記憶の物理デ
バイスとしてＤＲＡＭ、高速メモリの物理デバイスとし
てＳＲＡＭを用いた例を説明したが、これに限定され
ず、例えば、ＥＤＯＲＡＭ（Extended Data Out DRAM）
やＳＤＲＡＭ（Synchronous DRAM）など、他の半導体メ
モリ等によっても実現可能である。

【００５７】

【発明の効果】本発明によれば、特定のメモリ領域のア
ドレス情報を管理することで、主記憶空間のうち、任意
の領域を高速アクセス領域として割り当てることがで
き、しかもキャッシュメモリのような書き戻し等の処理
が不要であるため、回路規模も小さく安価にすることが
できる。

【００５８】また、キャッシュ機能の有無に関わらず、
高速処理が可能なコンピュータシステムが構成でき、特
に、キャッシュ機能と併用する場合に、キャッシュメモ
リとオーバーラップすることない高速アクセス領域を得
ることができる。

【００５９】また、アドレス保持部が保持する特定領域
のアドレス情報を、外部のプログラムから動的に書き換
えることで、設計仕様に柔軟に対応できるコンピュータ
システムを提供することができる。特に、高速処理が要
求されるリアルタイムデバイスの制御プログラムにおけ
るコード領域や、使用頻度が高い、ＯＳ（OperatingSys
tem）やユーザプログラムにおけるスタック領域、グロ
ーバル変数等のデータ領域、等々、設計仕様やシステム
の要求に応じて、コンピュータプログラム側から特定高
速領域の位置やサイズを自由に指定することができるた
め、コンピュータシステムの処理能力を最大限に活用す
ることができる。

【００６０】以上のように、本発明によれば、簡単で且
つ安価な構成でメモリに対する読み書きを高速化し、コ
ンピュータシステムの処理性を向上することができるメ
モリコントローラを提供することができる。従って、コ
スト削減を要求される、小容量キャッシュを内蔵したＣ
ＰＵを用いた組み込みシステム等において、処理能力向
上を図る場合などに特に有効である。

【図面の簡単な説明】

【図１】第１実施形態におけるメモリコントローラを備
えたコンピュータシステムの構成例を模式的に示した図
である。

【図２】図１に示したコンピュータシステムにおける主
記憶及び高速メモリの構成例を示す図である。

【図３】第１実施形態におけるメモリの再配置例を示し
た図であり、（ａ）はＣＰＵの全論理アドレス空間のメ
モリマップ、（ｂ）は高速メモリの全論理アドレス空間
のメモリマップである。

【図４】第１実施形態におけるメモリコントローラのア
ドレス保持部が保持するアドレス情報の一例を示した図
である。

【図５】第１実施形態におけるメモリコントローラの処
理動作を例示するフローチャートである。

【図６】第２実施形態におけるメモリコントローラを備
えたコンピュータシステムの構成例を模式的に示した図
である。

【図７】第３実施形態のメモリコントローラを備えたコ
ンピュータシステムにおける主記憶及び高速メモリの構
成例を示す図である。

【図８】従来のコンピュータシステムの構成例を模式的
に示した図である。

【図９】従来のコンピュータシステムにおける主記憶の
構成例を示す図である。

【図１０】従来のコンピュータシステムにおいて、処理
能力の向上を図った主記憶の構成例を示す図である。

【符号の説明】

１１....ＣＰＵ １２....Ｌ１キャッシュメモリ １３....Ｌ２キャッシュメモリ １４....システムバス １５....メモリコントローラ １８....メモリバス １９....主記憶 ２１....アドレス保持部 ２２....アドレス比較部 ２３....アドレス再配置部 ３１....高速メモリ（ＳＲＡＭ） ３２....高速メモリバス ３３....高速メモリ（メモリコントローラ内蔵） ４１....ＲＯＭ ４２，４３....ＤＲＡＭ １０１....ＣＰＵ １０２....Ｌ１キャッシュメモリ １０３....Ｌ２キャッシュメモリ １０４....システムバス １０５....メモリコントローラ １０６....キャッシュメモリコントローラ １０７....Ｌ３キャッシュメモリ １０８....メモリバス １０９....主記憶 １１１....ＲＯＭ １１２，１１３....ＤＲＡＭ １１４....ＳＲＡＭ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵから発生するメモリアクセス信号
   を受け、主記憶手段に対するデータ入出力を制御するメ
   モリコントローラにおいて、 前記主記憶手段の論理アドレス空間のうち特定領域のア
   ドレス情報を保持するアドレス保持部と、 前記特定領域を、前記主記憶手段の実メモリより高速に
   アクセス可能な高速メモリに再配置するアドレス再配置
   部と、 ＣＰＵから発生するメモリアクセス信号のアドレスと前
   記アドレス情報とを比較するアドレス比較部とを有し、 ＣＰＵから発生するメモリアクセス信号のアドレスが、
   前記アドレス情報が示す領域内である場合には、前記特
   定領域を再配置した前記高速メモリをアクセスすること
   を特徴とするメモリコントローラ。
2. 【請求項２】 請求項１に記載のメモリコントローラ
   は、 前記ＣＰＵの内部あるいは外部にキャッシュメモリを有
   し、前記主記憶手段の論理アドレス空間がキャッシュ領
   域および非キャッシュ領域に分割されている場合に、 前記非キャッシュ領域に前記特定領域の論理アドレス空
   間を配置することを特徴とするメモリコントローラ。
3. 【請求項３】 請求項１ないし請求項２のいずれかに記
   載のメモリコントローラにおいて、 前記アドレス保持部のアドレス情報は、前記ＣＰＵにて
   所定の命令を実行するコンピュータプログラムから、動
   的に書き換え可能であることを特徴とするメモリコント
   ローラ。