JP2002341821A

JP2002341821A - 表示装置

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Publication number: JP2002341821A
Application number: JP2001145517A
Authority: JP
Inventors: Koji Numao; 孝次沼尾
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-05-15
Filing date: 2001-05-15
Publication date: 2002-11-29
Anticipated expiration: 2021-05-15
Also published as: JP3638130B2

Abstract

(57)【要約】【課題】時間分割階調制御を行うにあたって、走査信
号線Ｇ，Ｓ方向に延びて、中間値以上の表示データと中
間値未満の表示データとの境界があり、それが該走査信
号線Ｇ，Ｓの走査方向（データ信号線Ｄ方向）に移動し
てゆく場合に生じる動画偽輪郭を目立ちにくくする。【解決手段】１つの有機ＥＬ素子１に対して、２つの
メモリ回路Ｍ１，Ｍ２およびＴＦＴＱ１２，Ｑ２２を設
け、最上位ビットのデータをメモリ回路Ｍ２に与えてＴ
ＦＴＱ２１で表示駆動するようにし、残余の下位ビット
側のデータをメモリ回路Ｍ１に与えてＴＦＴＱ１１で、
時間分割階調表示駆動する。したがって、中間値以上の
表示データでは、ＴＦＴＱ２１の出力で有機ＥＬ素子１
は１フレーム期間を略発光し続けることになり、前記境
界のデータに対しても、動画偽輪郭の発生を抑えること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、有機ＥＬ（Electr
o Luminescence）素子やＦＥＤ（Field EmissionDevice
）素子等の電気光学素子をマトリックス状に配置して
構成される表示装置に関し、特にその時間分割階調表示
の手法に関する。

【０００２】

【従来の技術】近年、前記有機ＥＬ素子やＦＥＤ素子等
の自発光デバイスを用いた薄型表示装置の開発が活発に
行われている。これら自発光デバイスでは、デバイスの
発光輝度がデバイスを流れる電流密度に比例することが
知られている。したがって、これら自発光デバイスとＴ
ＦＴ等のアクティブ素子とを組合わせて電気光学素子を
作成する場合、ＴＦＴのオン抵抗のバラッキが自発光デ
バイスを流れる電流値のバラツキとなり、輝度バラツキ
が発生することがある。

【０００３】そこで、前記ＴＦＴのオン抵抗バラツキを
抑えるアナログ階調駆動回路の開発や、オン抵抗のバラ
ツキの少ない条件を使用するデジタル階調駆動方法の開
発が盛んに行われている。このうち、デジタル階調駆動
方法としては、時間分割階調表示方法、画素分割階調表
示方法および複数ＴＦＴを利用する方法などがある。

【０００４】図２０は、前記複数ＴＦＴを用いてデジタ
ル階調表示を実現する素子回路の電気回路図であり、特
開２０００−３４７６２３号公報に記載された構成であ
る。表示パネル上にマトリクス状に配列される素子回路
１０１は、有機ＥＬ素子１０２と、その駆動回路１０３
とで構成されている。有機ＥＬ素子１０２は、駆動回路
１０３において、相互に並列に配列される３つの駆動ト
ランジスタｑ１〜ｑ３と、各駆動トランジスタｑ１〜ｑ
３にそれぞれ直列接続されて該有機ＥＬ素子１０２の電
流値を規制する抵抗ｒ１〜ｒ３とを介して供給される電
流で発光する。各駆動トランジスタｑ１〜ｑ３は、その
ゲート端子に接続されるコンデンサｃ１〜ｃ３に貯えら
れた電位でそれぞれ制御される。前記各コンデンサｃ１
〜ｃ３の電位は、走査信号線ｇ１〜ｇ３の選択出力に応
答して、選択トランジスタｑ４〜ｑ６がデータ信号線ｄ
１〜ｄ３から供給される電位を取込むことで設定され
る。そして、前記駆動トランジスタｑ１〜ｑ３を選択的
に導通状態とすることで、複数階調表示を可能としてい
る。

【０００５】また、図２１は、前記画素分割階調を用い
てデジタル階調表示を実現する素子回路の電気回路図で
あり、ＩＤＷ（International Display Workshops ）’
９９や、特開２０００−２８４７２７号公報において、
Ｍ．Ｋｉｍｕｒａ達が発表した構成である。この素子回
路１１１では、１つの画素が同じサイズの有機ＥＬ素子
１１２〜１１４で形成されている。有機ＥＬ素子１１２
は、駆動トランジスタｑ１１から供給される電流で発光
される。また、有機ＥＬ素子１１３，１１４は、駆動ト
ランジスタｑ１２から供給される電流で発光される。各
駆動トランジスタｑ１１，ｑ１２は、そのゲート端子に
接続されるコンデンサｃ１１，ｃ１２に貯えられた電位
で制御される。各コンデンサｃ１１，ｃ１２の電位は、
走査信号線ｇ１１の選択出力に応答して、選択トランジ
スタｑ１３，ｑ１４がデータ信号線ｄ１１，ｄ１２から
供給される電位をそれぞれ取込むことで設定される。そ
して、前記駆動トランジスタｑ１１，ｑ１２を選択的に
導通状態とすることで、複数階調表示を可能としてい
る。

【０００６】さらにまた、図２２は、前記時間分割階調
を用いてデジタル階調表示を実現する素子回路の電気回
路図であり、ＳＩＤ（Society of Information Displa
y）’００で、Ｋ．Ｉｎｕｋａｉ達が発表した構成であ
る。この素子回路１２１では、有機ＥＬ素子１２２は、
駆動トランジスタｑ２１から供給される電流で発光され
る。前記駆動トランジスタｑ２１は、そのゲート端子に
接続されるコンデンサｃ２１に貯えられた電位で制御さ
れる。コンデンサｃ２１の電位は、走査信号線ｇ２１の
選択出力に応答して、選択トランジスタｑ２２がデータ
信号線ｄ２１から供給される電位を取込むことで設定さ
れ、走査信号線ｇ２２の選択出力に応答して、消去トラ
ンジスタｑ２３がコンデンサｃ２１の端子間を短絡する
ことで初期化される。

【０００７】図２３は、上記の素子回路１２１を用いた
時分割階調駆動の駆動方法の一例を示す図である。この
図２３の例では、前記走査信号線ｇ２１は、Ｇ１〜Ｇ１
４の１４本で１つの単位と想定されており、各走査信号
線Ｇ１〜Ｇ１４の選択様態を、図２３（３）〜（１６）
で示している。また、この図２３の例では、階調データ
は４ビットとされており、図２３（２）で、表示されい
ているデータの重みを示している。図２３（１）は単位
時間の表示であり、図２３（１７）は通算時間の表示で
ある。

【０００８】１フレーム期間Ｔｆには、前記４ビット分
の４つの走査期間Ｔｓ１〜Ｔｓ４が設定される。第１の
走査期間Ｔｓ１（通算時間１〜１４）では、走査信号線
Ｇ１〜Ｇ１４が順に選択されて、各画素のコンデンサｃ
２１が、第４ｂｉｔ目の階調データに合わせてＯＮ電位
かＯＦＦ電位に設定されるとともに、その設定タイミン
グからビットの重みに対応した３２単位時間に亘って、
引続き表示が行われる。したがって、走査信号線Ｇ１で
選択される素子回路では、通算時間１〜３２が第４ｂｉ
ｔ目のサブフレーム期間ＳＦ４となる。

【０００９】前記サブフレーム期間ＳＦ４の後には、同
様に、第２の走査期間Ｔｓ２（通算時間３３〜４６）が
設けられ、各画素のコンデンサｃ２１の電位が第３ｂｉ
ｔ目の階調データに合わせてＯＮ電位かＯＦＦ電位に設
定されるとともに、その設定タイミングからビットの重
みに対応した１６単位時間に亘って、引続き表示が行わ
れる。したがって、走査信号線Ｇ１で選択される素子回
路では、通算時間３３〜４８が第３ｂｉｔ目のサブフレ
ーム期間ＳＦ３となる。

【００１０】引続き、第３の走査期間Ｔｓ３（通算時間
４９〜６２）が設けられ、各画素のコンデンサｃ２１の
電位が第２ｂｉｔ目の階調データに合わせてＯＮ電位か
ＯＦＦ電位に設定されるとともに、その設定タイミング
からビットの重みに対応した８単位時間に亘って、引続
き表示が行われる。しかしながら、前記ビットの重みに
対応した８単位時間の表示時間は、走査期間Ｔｓ２の１
４単位時間よりも短いので、前記第３の走査期間Ｔｓ３
の開始から８単位時間後に、その走査を追いかけるよう
に、前記走査信号線ｇ２２が順に選択されて（通算時間
５７〜７０）、各画素のコンデンサｃ２１の電位が消去
され、ブランク表示となる。このため、走査信号線Ｇ１
で選択される素子回路では、通算時間４９〜５６が第２
ｂｉｔ目のサブフレーム期間ＳＦ２となる。

【００１１】同様に、第４の走査期間Ｔｓ４（通算時間
６３〜７６）では、各画素のコンデンサｃ２１の電位が
第１ｂｉｔ目の階調データに合わせてＯＮ電位かＯＦＦ
電位に設定されるとともに、その設定タイミングからビ
ットの重みに対応した４単位時間に亘って表示が行われ
た後、前記走査信号線ｇ２２が順に選択されて（通算時
間６７〜次フレームの４）、各画素のコンデンサｃ２１
の電位が消去され、ブランク表示となる。このため、走
査信号線Ｇ１で選択される素子回路では、通算時間６３
〜６６が第１ｂｉｔ目のサブフレーム期間ＳＦ１とな
る。

【００１２】

【発明が解決しようとする課題】しかしながら、図２１
で示す画素分割階調を用いる構成では、１つの画素領域
に配置することができる部分画素数で、表示可能な階調
数が制限されてしまうという問題がある。

【００１３】また、図２０で示す複数ＴＦＴを用いる構
成では、各抵抗ｒ１〜ｒ３の比を正確に１：２：４に設
定することが困難であるので、結局ｒ１＝ｒ２＝ｒ３と
相互に等しい抵抗を用いることになり、必要な階調数分
のトランジスタを１つの画素領域に配置することができ
ず、１つの画素領域に配置することができる駆動トラン
ジスタの個数によって、前記画素分割階調の場合と同様
に表示可能な階調数が制限されてしまうという問題があ
る。

【００１４】したがって、上記何れの階調表示方法にお
いても、必要な階調数を得るためには、前記図２２の時
間分割階調表示方法と組合わせる必要がある。実際、前
記図２１で示す画素分割階調を用いる構成でも、時間分
割階調と組合わせることで、１６階調を得ている。しか
しながら、時間分割階調を用いる構成では、動画偽輪郭
が発生するという問題がある。

【００１５】図２４には、図２３の駆動方法を用いて、
８階調レベルの背景をバックに、７階調レベルの物体が
画面上（Ｇ１側）から下（Ｇ１４側）に動いてゆく場合
に観察される動画偽輪郭を示している。すなわち、この
図２４の場合での動画偽輪郭は、７階調レベルの物体の
動きに合わせて、画面上を上から下へと矢符αのように
視線が移動するので、その視線上に背景の８階調目と、
物体の４，２，１階調目との両方が捉えられ、１５階調
レベルが見える現象である。また、画面上を上から下へ
と矢符βのように視線が移動するので、その視線上に物
体の８階調目と、背景の４，２，１階調目との両方が捉
えられ、０階調レベルが見える現象でもある。

【００１６】図２５に、前記１５階調レベルの偽輪郭を
示す。８階調レベルの一様な背景画面上を、７階調レベ
ルの一様な物体が画面の上から下へと移動すると、物体
の上側の輪郭線α１が、偽輪郭線α２となって見えてし
まう。また、物体の下側の輪郭線β１が、偽輪郭線β２
となって見えてしまう。

【００１７】本発明の目的は、動画偽輪郭の目立ちにく
い時分割階調表示を実現する表示装置を提供することで
ある。

【００１８】

【課題を解決するための手段】本発明の表示装置は、マ
トリクス状に配列された各電気光学素子に対応して設け
たアクティブ素子によって記憶素子に表示データを取込
み、その記憶素子の出力で前記電気光学素子を表示駆動
するようにした表示装置において、前記記憶素子および
それに対を成す前記アクティブ素子を複数組設けて、そ
れら複数の記憶素子の和出力で前記電気光学素子を表示
駆動し、前記アクティブ素子を選択走査する走査手段
は、一方の記憶素子に対応したアクティブ素子を時間分
割階調駆動することを特徴とする。

【００１９】上記の構成によれば、相互に交差する複数
の走査信号線およびデータ信号線で区画されてマトリク
ス状に配列された各領域に、電気光学素子、アクティブ
素子および記憶素子を備え、アクティブ素子が前記走査
信号線で選択されている間にデータ信号線に出力される
表示データを前記記憶素子に取込み、非選択期間に亘っ
て、その記憶素子で保持される表示データに対応した表
示を行うようにした表示装置において、先ず記憶素子お
よびそれに対を成す前記アクティブ素子を複数組設け
て、輝度レベルを設定するそれら複数の記憶素子の電圧
または電流の和出力で前記電気光学素子を表示駆動する
ように構成する。そしてさらに、一方の記憶素子に対応
したアクティブ素子を時間分割階調駆動する。

【００２０】したがって、デジタル階調制御を時間分割
階調制御で実現するにあたって、他方の記憶素子に上位
ビット側の表示データを与え、一方の記憶素子に残余の
下位ビット側の表示データを与えることで、たとえば２
組の記憶素子を設けたとすると、それらの記憶素子の出
力の重み、すなわち前記電圧または電流のレベルは相互
に等しくなり、中間値（Ｍ階調レベルでＭ／２前後）以
上の表示データでは、最上位ビットの表示データが
「１」となって、電気光学素子は前記他方の記憶素子の
出力で１フレーム期間を略発光し続け、その間に、残余
の下位ビット側の表示データが「１」となったときに
は、前記一方の記憶素子の出力も加算されて、すなわち
輝度レベルが倍となって発光することになる。

【００２１】これによって、時間分割階調制御を行うに
あたって、中間値以上の表示データと中間値未満の表示
データとが存在し、その境界が移動してゆく場合にも、
前記中間値以上の表示データ分の発光は略連続して行わ
れているので、動画偽輪郭の発生を抑えることができ
る。

【００２２】また、本発明の表示装置では、前記記憶素
子ならびにアクティブ素子は２組以上として、第１およ
び第２の記憶素子ならびに第１および第２のアクティブ
素子とし、前記第１のアクティブ素子または記憶素子の
出力電位を保持して前記電気光学素子に与える電位保持
手段と、前記電位保持手段と前記第１の記憶素子との間
に設けられる第３のアクティブ素子とをさらに備え、前
記第１および第３のアクティブ素子を選択走査すること
で、前記第１の記憶素子および電位保持手段への表示デ
ータの書込み／読出しを制御することを特徴とする。

【００２３】上記の構成によれば、前記記憶素子ならび
にアクティブ素子を２組以上とし、第１のアクティブ素
子側では、電位保持手段で第１のアクティブ素子または
記憶素子の出力電位を保持して、電気光学素子を表示駆
動する。そして、その電位保持手段と第１の記憶素子と
の間に第３のアクティブ素子をさらに設けることで、該
第１のアクティブ素子側では、電気光学素子を表示駆動
するための表示データの設定の自由度を向上する。すな
わち、たとえば第１および第３のアクティブ素子を共に
選択走査することで、第１の記憶素子および電位保持手
段へ共通に表示データを取込み、表示を行うことができ
る。また、第３のアクティブ素子を非選択状態とし、第
１のアクティブ素子のみを選択走査することで、第１の
記憶素子の記憶内容に影響を与えることなく、電位保持
手段にのみ表示データを取込み、表示を行うことができ
る。さらにまた、第１のアクティブ素子を非選択状態と
し、第３のアクティブ素子のみを選択走査することで、
第１の記憶素子の記憶内容で電位保持手段の表示データ
を書換え、表示を行うことができる。

【００２４】したがって、一旦第１の記憶素子へ書込ん
だデータを第３のアクティブ素子の選択走査によって任
意のタイミングで電位保持手段ヘ読出し、表示すること
ができ、同じ表示データを用いて表示駆動する場合、デ
ータ信号線からのデータの再書込みを不要とすることが
できる。また、この走査は、他の画素領域の第１の記憶
素子または電位保持手段ヘデータを書込む動作とは独立
して実行できるので、１フレーム期間を短縮することが
できる。また、第１の記憶素子から表示データを読出し
て電位保持手段に設定するので、データ信号線やそれに
接続される浮遊容量をチャージアップする必要はなく、
低消費電力化を図ることができる。

【００２５】さらにまた、本発明の表示装置は、前記電
位保持手段に関連して、その電位を予め定める初期化電
位に設定する第４のアクティブ素子をさらに備えること
を特徴とする。

【００２６】上記の構成によれば、第１のアクティブ素
子の選択走査によることなく、第４のアクティブ素子を
介して電位保持手段を前記予め定める初期化電位とし
て、そのストアデータを消去することができる。

【００２７】したがって、第２のアクティブ素子側での
表示の重みを２のｎ乗レベルとし、第１のアクティブ素
子側での表示の重みを（２のｎ乗−１）レベルとし、第
１および第２の記憶素子による電気光学素子の電流駆動
能力が相互に等しい場合、通常の２進数データをそのま
ま使用することができる。

【００２８】また、本発明の表示装置は、前記記憶素子
ならびにアクティブ素子は２組以上として、下位ビット
側となる第１番目の記憶素子の出力による前記電気光学
素子の電流駆動能力を基準に、第２番目以上の記憶素子
の出力による前記電気光学素子の電流駆動能力は、前記
第１番目の記憶素子の出力による電流駆動能力の２の乗
数倍に順次設定されることを特徴とする。

【００２９】上記の構成によれば、デジタル階調制御を
実現するにあたって、１フレーム期間内で、下位側の所
定ビット分の表示データは第１番目の記憶素子に順次与
えられ、それよりも上位側ビットの表示データはそれぞ
れ個別に第２番目以上の記憶素子に与えられ、各記憶素
子の並列の出力で前記電気光学素子が表示駆動される。
このとき、第１番目の記憶素子の出力による前記電気光
学素子の電流駆動能力を基準として、第２番目以上の記
憶素子の出力による電流駆動能力を２の乗数倍に順次設
定する。すなわち、第２番目の記憶素子の出力による電
流駆動能力は２の０乗＝１倍、第３番目の記憶素子の出
力による電流駆動能力は２の１乗＝２倍、第４番目の記
憶素子の出力による電流駆動能力は２の２乗＝４倍、…
という具合である。

【００３０】したがって、前記１フレーム期間に前記第
２番目以降の記憶素子の出力による電気光学素子の発光
が続くことになるので、動画偽輪郭の発生を、一層少な
くすることができる。

【００３１】さらにまた、本発明の表示装置では、前記
記憶素子ならびにアクティブ素子は２組として、それぞ
れ第１および第２の記憶素子ならびに第１および第２の
アクティブ素子とし、前記第１および第２のアクティブ
素子の出力電位をそれぞれ保持して前記電気光学素子に
与える第１および第２の電位保持手段と、前記各電位保
持手段と前記第１および第２の記憶素子との間にそれぞ
れ設けられる第３のアクティブ素子とをさらに備え、前
記第１および第２のアクティブ素子と、それらに個別に
対応した第３のアクティブ素子とを選択走査すること
で、前記第１および第２の記憶素子ならびに第１および
第２の電位保持手段への表示データの書込み／読出しを
制御し、かつその制御を第１のアクティブ素子側と第２
のアクティブ素子側とで、周期的に切換えることを特徴
とする。

【００３２】上記の構成によれば、前記記憶素子ならび
にアクティブ素子を２組とし、さらにそれぞれに電位保
持手段を設け、その電位保持手段と記憶素子との間に第
３のアクティブ素子をさらに設けることで、電気光学素
子を表示駆動するための表示データの設定の自由度を向
上しつつ、第１のアクティブ素子側と第２のアクティブ
素子側とで共通の構成とし、周期的に切換えを行う。

【００３３】すなわち、たとえば第１および第３のアク
ティブ素子を共に選択走査することで、第１の記憶素子
および第１の電位保持手段へ共通に表示データを取込
み、表示を行うことができる。また、第３のアクティブ
素子を非選択状態とし、第１のアクティブ素子のみを選
択走査することで、第１の記憶素子の記憶内容に影響を
与えることなく、第１の電位保持手段にのみ表示データ
を取込み、表示を行うことができる。さらにまた、第１
のアクティブ素子を非選択状態とし、第３のアクティブ
素子のみを選択走査することで、第１の記憶素子の記憶
内容で第１の電位保持手段の表示データを書換え、表示
を行うことができる。このような駆動が、第１のアクテ
ィブ素子側と第２のアクティブ素子側とで、それぞれ行
うことができ、周期的に、切換え、すなわち与えるビッ
トデータを入換える。

【００３４】したがって、電気光学素子側で、第１のア
クティブ素子に対応した構成と第２のアクティブ素子に
対応した構成とで電気光学素子の特性にバラツキがあっ
ても、平均した輝度で観察することになるので、階調性
の良い表示を得ることができる。

【００３５】また、本発明の表示装置では、前記記憶素
子ならびにアクティブ素子は２組以上として、そのうち
２組を第１および第２の記憶素子ならびに第１および第
２のアクティブ素子とし、前記第１および第２のアクテ
ィブ素子の出力電位をそれぞれ保持して前記電気光学素
子に与える第１および第２の電位保持手段と、前記各電
位保持手段と前記第１および第２の記憶素子との間にそ
れぞれ設けられる第３のアクティブ素子とをさらに備
え、前記第１および第２のアクティブ素子と、それらに
個別に対応した第３のアクティブ素子とを選択走査する
ことで、前記第１および第２の記憶素子ならびに第１お
よび第２の電位保持手段への表示データの書込み／読出
しを制御し、かつ下位ビットの表示データの与えられる
アクティブ素子側でも、最上位ビットの表示データの書
込みを行うことを特徴とする。

【００３６】２のｎ乗の階調表示を行う場合に、最上位
ビットのデータの表示を、一方のアクティブ素子側のみ
で行うと、他方のアクティブ素子側では、最小表示期間
のブランク表示が必要になる。しかしながら、上記の構
成によれば、下位ビットの表示データの与えられるアク
ティブ素子にも、その最上位ビットのデータの表示を行
わせることで、前記ブランク表示を用いることなく、し
たがって１フレーム期間を最小限にして、前記２のｎ乗
の階調表示を行うことができる。

【００３７】さらにまた、本発明の表示装置は、マトリ
クス状に配列された各電気光学素子に対応して設けたア
クティブ素子によって記憶素子に表示データを取込み、
その記憶素子の出力で前記電気光学素子を表示駆動する
ようにした表示装置において、任意のｉライン目の電気
光学素子に対して、隣接するｉ＋１ライン目とｉ−１ラ
イン目との電気光学素子が対を成すようにし、前記ｉラ
イン目の電気光学素子と対を成す電気光学素子を、前記
ｉ＋１ライン目とするか、ｉ−１ライン目とするかをフ
ィールド周期で切換え、それら一対の電気光学素子は、
同一の表示データの最上位ビットと残余の下位ビットと
を前記フィールド周期毎に交互に切換え表示することを
特徴とする。

【００３８】上記の構成によれば、入力する信号がイン
ターレース信号の場合、たとえば奇数フィールドではｉ
ライン目とｉ＋１ライン目との電気光学素子で対を成
し、偶数フィールドではｉライン目とｉ−１ライン目と
の電気光学素子で対を成す。そして、たとえば奇数フィ
ールドで、奇数ラインの電気光学素子が最上位ビットの
表示を行い、偶数ラインの電気光学素子が下位側ビット
の表示を行い、偶数フィールドでは、奇数ラインの電気
光学素子が下位側ビットの表示を行い、偶数ラインの電
気光学素子が最上位ビットの表示を行う。

【００３９】これによって、時間分割階調制御を行うに
あたって、通常のインターレース走査に対応した表示デ
ータに対して、共通のデータ信号線を用いて、隣接する
奇数ラインの電気光学素子に対応したアクティブ素子と
偶数ラインの電気光学素子に対応したアクティブ素子と
の選択走査を工夫するだけで、動画偽輪郭の発生を抑え
ることができる。

【００４０】

【発明の実施の形態】本発明の実施の第１の形態につい
て、図１〜図４に基づいて説明すれば、以下のとおりで
ある。

【００４１】図１は、本発明の実施の第１の形態の有機
ＥＬディスプレイを実現する素子回路Ａの電気回路図で
ある。相互に交差する複数の走査信号線Ｇおよびデータ
信号線Ｄ（図１では、１素子分を示しており、前記信号
線Ｇ，Ｄも１本のみを示している。）で区画されてマト
リクス状に配列された各領域に、該素子回路Ａが形成さ
れる。また、前記走査信号線Ｇと平行にもう１本の走査
信号線Ｓが形成され、前記データ信号線Ｄと平行に電源
線Ｖが形成される。

【００４２】前記素子回路Ａには、有機ＥＬ素子１と、
その有機ＥＬ素子１へ前記電源線Ｖから電流を供給する
２つのｐ型のＴＦＴＱ１１，Ｑ２１とが設けられ、それ
ら有機ＥＬ素子１およびＴＦＴＱ１１，Ｑ２１が１つの
電気光学素子を形成する。前記ＴＦＴＱ１１，Ｑ２１
は、第１のメモリ回路Ｍ１および第２のメモリ回路Ｍ２
によってそれぞれＯＮ／ＯＦＦが制御される。本実施の
形態では、前記ＴＦＴＱ１１，Ｑ２１は同一の形状のも
のが使用され、したがって前記メモリ回路Ｍ１，Ｍ２に
よって制御される電流量は、ほぼ等しく設定される。こ
れによって、階調直線性の良い表示を得ることができ
る。ＴＦＴＱ１１，Ｑ２１のゲートのＯＮレベルはＧＮ
Ｄ電位であり、ＯＦＦレベルは電源線Ｖの電位である。

【００４３】前記メモリ回路Ｍ１，Ｍ２は、相互に等し
く構成され、ｐ型のＴＦＴＱ１およびｎ型のＴＦＴＱ２
から成る１段目のＣＭＯＳインバータＩＮＶ１と、ｐ型
のＴＦＴＱ３およびｎ型のＴＦＴＱ４から成る２段目の
ＣＭＯＳインバータＩＮＶ２とを備えて構成される。Ｃ
ＭＯＳインバータＩＮＶ１，ＩＮＶ２の電源電圧は、前
記電源線Ｖと接地電位との間の電圧となり、ＣＭＯＳイ
ンバータＩＮＶ２の出力がＣＭＯＳインバータＩＮＶ１
の入力に帰還されて、自己保持、すなわちメモリ動作が
行われる。ＣＭＯＳインバータＩＮＶ１の入力はｎ型の
ＴＦＴＱ１２またはＱ２２のゲートにそれぞれ接続さ
れ、ＣＭＯＳインバータＩＮＶ２の出力は前記ＴＦＴＱ
１１またはＱ２１のゲートにそれぞれ接続されている。

【００４４】前記メモリ回路Ｍ１，Ｍ２には、個別的に
対応して、前記ＴＦＴＱ１２，Ｑ２２がそれぞれ設けら
れている。ＴＦＴＱ１２は、走査コントローラによって
前記走査信号線Ｇが選択走査されると、データ信号線Ｄ
から表示データを取込み、メモリ回路Ｍ１に設定する。
同様に、ＴＦＴＱ２２は、走査コントローラによって前
記走査信号線Ｓが選択走査されると、データ信号線Ｄか
ら表示データを取込み、メモリ回路Ｍ２に設定する。な
お、以下の説明では、特に断らない限り、各素子回路Ａ
のＴＦＴＱ１２，Ｑ２２は非導通状態である。すなわ
ち、メモリ回路Ｍ１，Ｍ２に記憶されている表示データ
に対応した電流が、有機ＥＬ素子１に供給されているも
のとする。

【００４５】図２は、上述のように構成される素子回路
Ａを用いた有機ＥＬディスプレイの駆動方法の一例を示
す図である。この図２の例では、４ラインを走査の単位
としている。したがって、素子回路は、各ラインに対応
してＡ１〜Ａ４で表されている。図２（５）〜（１２）
は、それぞれのメモリ回路Ｍ１，Ｍ２での表示データの
ストア状態を示す。また、この図２では、各素子回路Ａ
で表示する階調数を４ｂｉｔ階調としており、第２のメ
モリ回路Ｍ２に４ｂｉｔ目のデータを取込み、第１のメ
モリ回路Ｍ１に残余の３〜１ｂｉｔ目のデータを取込む
ものとする。このため、図２（１）は各走査期間Ｔｓ１
〜Ｔｓ４での単位時間表示であり、図２（２）はｂｉｔ
４のデータに対する通算表示時間を示し、図２（３）は
ｂｉｔ３のデータに対する通算表示時間を示し、図２
（４）はｂｉｔ２，１のデータに対する通算表示時間を
示す。図２（１３）は、１フレーム期間Ｔｆ内での単位
選択時間の通算時間である。

【００４６】第１の走査期間Ｔｓ１（図２（１３）の通
算時間で１〜８の期間）では、走査信号線Ｓ，Ｇで共通
のデータ信号線Ｄを用いるので、先ず走査信号線Ｓを選
択走査してＴＦＴＱ２２を導通することで、メモリ回路
Ｍ２に４ｂｉｔ目のデータを取込むとともに、該４ｂｉ
ｔ目のデータの表示が開始される。次に、走査信号線Ｇ
を選択走査してＴＦＴＱ１２を導通することで、メモリ
回路Ｍ１に３ｂｉｔ目のデータを取込むとともに、該３
ｂｉｔ目のデータの表示が開始される。このような４ｂ
ｉｔ目のデータと３ｂｉｔ目のデータとの交互の取込み
走査が、素子回路Ａ１〜Ａ４に対して、順に行われる。
したがって、この走査期間Ｔｓ１は４×２＝８単位時間
となり、後述の残余の走査期間Ｔｓ２〜Ｔｓ４の２倍と
なる。

【００４７】続いて、第２の走査期間Ｔｓ２（図２（１
３）の通算時間で１３〜１６の期間）では、走査信号線
Ｇのみが順に選択走査され、メモリ回路Ｍ１に２ｂｉｔ
目のデータが取込まれてゆく。本実施の形態では、時間
分割階調の１階調当りの表示期間を４単位時間とするの
で、この２ｂｉｔ目のデータの表示期間は８単位時間と
なる。したがって、１ｂｉｔ目のデータの走査を行う第
３の走査期間Ｔｓ３は、前記第２の走査期間Ｔｓ２から
８単位時間だけ遅れて走査を開始し、図２（１３）の通
算時間で、２１〜２４の期間となる。

【００４８】その後、第４の走査期間Ｔｓ４が設けられ
るけれども、前記１ｂｉｔ目のデータの表示期間は４単
位時間であるので、該第４の走査期間Ｔｓ４は、図２
（１３）の通算時間で、２５〜２８の期間となる。この
走査期間Ｔｓ４では、再び第１のメモリ回路Ｍ１に３ｂ
ｉｔ目のデータが取込まれ、次のフレームの第１の走査
期間Ｔｓ１でデータが更新されるまでの５単位時間に亘
って、表示を継続する。

【００４９】したがって、４〜１ｂｉｔの各データの表
示時間は、素子回路Ａ１について見れば、２８：１１
（本来のフレーム期間分）＋４（本来のフレーム期間
分）＋１（次のフレーム期間分）：８：４＝２８：１
６：８：４＝７：４：２：１、素子回路Ａ４について見
れば、２２（本来のフレーム期間分）＋６（次のフレー
ム期間分）：８（本来のフレーム期間分）＋１（本来の
フレーム期間分）＋７（次のフレーム期間分）：８：４
＝７：４：２：１となる。したがって、各素子回路Ａで
は、有機ＥＬ素子１を、メモリ回路Ｍ１からの出力で０
〜７階調レベルの発光を行わせることができ、メモリ回
路Ｍ２からの出力で０または７階調レベルの発光を行わ
せることができる。

【００５０】ここで、有機ＥＬ素子１と接続される前記
ＴＦＴＱ１１，Ｑ１２が相互に等しい形状およびサイズ
で形成されることで、前記２つのＴＦＴＱ１１，Ｑ１２
が共に導通することで輝度レベル１４の発光が、一方の
みが導通することで輝度レベル７の発光が、２つが共に
遮断することで輝度レベル０の発光が、有機ＥＬ素子１
においてそれぞれ行われることになる。また、有機ＥＬ
素子１が単一の素子で形成されていても、メモリ回路Ｍ
１，Ｍ２からの出力電流を加算することで、同様の表示
を期待することができる。

【００５１】このように、１つの有機ＥＬ素子１を０，
７，１４の３つのレベルで発光させることで、図３で示
すように、輝度レベル７の背景の中を輝度レベル６の物
体が移動する場合、輝度レベル７の素子回路（図３では
Ａ１，Ａ４に相当）は常に輝度レベル７で点灯状態なの
で、矢符α１１，β１１で示すように、画面上を上から
下へと、すなわち走査信号線Ｇ，Ｓの走査方向に視線が
動いても、その輝度レベル７の素子回路に対して、輝度
レベル６の素子回路（図３ではＡ２，Ａ３に相当）は、
殆ど動画偽輪郭を感じさせない表示が可能となる。図３
（１）〜（１３）は、前述の図２（１）〜（１３）に、
それぞれ対応している。

【００５２】図４には、前述のように構成される素子回
路Ａを用いた有機ＥＬディスプレイの駆動方法の他の例
を示す。前述の図２の駆動方法では、メモリ回路Ｍ２か
らの出力で表示される階調レベルが７であり、４ｂｉｔ
データを用いても、表示可能な階調レベルは０〜１４の
１５階調レベルであり、４ｂｉｔデータで本来表示する
ことができる１６階調レベルより少ない。そこで、この
図４の駆動方法では、前記メモリ回路Ｍ１へ消去データ
を入力し、１階調分の表示期間を非発光状態とすること
で、前記メモリ回路Ｍ２の出力で表示可能な階調レペル
を８とするもである。この図４の例でも、前記図２と同
様に、４ラインを走査の単位としており、図４（１）〜
（１３）は、それぞれ図２（１）〜（１３）に対応して
いる。

【００５３】走査期間Ｔｓ１から走査期間Ｔｓ３におけ
る走査信号線Ｇの選択走査が終了するまでの期間（図４
（１３）の通算時間で１〜２４の期間）は、図２の場合
と同様の駆動が行われる。本駆動方法では、その後、走
査信号線Ｇが通常と同様に順に選択走査されて、通算時
間で２５〜２８の期間は、前記メモリ回路Ｍ１に前記消
去データが入力され、ブランク表示となる。このブラン
ク表示の後の通算時間で２８〜３２の期間が、前記走査
期間Ｔｓ４となって、メモリ回路Ｍ１に再び３ｂｉｔ目
のデータが取込まれ、次のフレームの第１の走査期間Ｔ
ｓ１でデータが更新されるまでの５単位時間に亘って、
表示が継続される。

【００５４】したがって、４〜１ｂｉｔの各データの表
示時間は、素子回路Ａ１について見れば、３２：１１
（本来のフレーム期間分）＋４（本来のフレーム期間
分）＋１（次のフレーム期間分）：８：４＝８：４：
２：１となって、４ｂｉｔデータをフルに使用した１６
階調レベルの表示が可能となる。すなわち、この図４の
駆動方法は、消去データを表示させるために使用した通
算時間２５〜２８で１階調分表示できるのに、わざわざ
表示しないで０〜１５階調レベルの１６階調を表示した
とも解釈できる。しかしながら、元々、デジタルデータ
は２進数データとして変換されることが多いので、この
２進数データをそのままデー夕変換することなく取扱う
ことができれば、前記の１階調分減らしても好ましいと
言える。すなわち、この図４の駆動方法では、図２の駆
動方法のように１６階調から１５階調へデータ変換をす
る必要がないので、周辺回路の変更等を伴うことなく、
容易に適用することができる。

【００５５】本発明の実施の第２の形態について、図５
〜図７に基づいて説明すれば、以下のとおりである。

【００５６】図５は、本発明の実施の第２の形態の有機
ＥＬディスプレイにおける素子回路Ａａの電気回路図で
ある。この素子回路Ａａは、前述の素子回路Ａに類似
し、対応する部分には同一の参照符号を付して示し、そ
の説明を省略する。この素子回路Ａａは、前記メモリ回
路Ｍ２に関する構成は素子回路Ａと同様であるけれど
も、注目すべきは、メモリ回路Ｍ１に関する構成におい
て、ＴＦＴＱ１２が直接ＴＦＴＱ１１のゲートに接続さ
れ、さらにそのゲートの電位を保持するコンデンサＣ１
が設けられて該コンデンサＣ１の電位でＴＦＴＱ１１が
ＯＮ／ＯＦＦ制御され、有機ＥＬ素子１を流れる電流量
が制御されるとともに、メモリ回路Ｍ１への前記表示デ
ータの書込み／読出しがＴＦＴＱ１３を介して行われる
ことである。このため、前記走査信号線Ｇ，Ｓと平行
に、選択線Ｇａが設けられている。

【００５７】したがって、前記コンデンサＣ１の電位
は、走査信号線Ｇが選択走査されているときにデータ信
号線Ｄから取込まれ、設定される。一方、メモリ回路Ｍ
１には、走査信号線Ｇおよび選択線Ｇａが共に選択走査
されているときにデータ信号線Ｄから表示データが書込
まれる。また、走査信号線Ｇが非選択状態で、かつ選択
線Ｇａが選択走査されているときにメモリ回路Ｍ１から
読出された表示データで、前記コンデンサＣ１の電位は
設定される。

【００５８】このような素子回路Ａａを用いた駆動方法
の一例は、図６に示すようになる。この図６の例では、
５ラインを走査の単位としており、したがって素子回路
はＡ１〜Ａ５であり、図６（５）〜（１４）に、それぞ
れのコンデンサＣ１およびメモリ回路Ｍ２での表示デー
タのストア状態を示す。また、５ｂｉｔ階調のデータを
用いるものとし、図６（２）はｂｉｔ５のデータに対す
る通算表示時間を示し、図６（３）はｂｉｔ４のデータ
に対する通算表示時間を示し、図６（４）はｂｉｔ３，
２，１のデータに対する通算表示時間を示す。図６
（１）は各走査期間Ｔｓ１〜Ｔｓ４での単位時間表示で
あり、図６（１５）は１フレーム期間Ｔｆ内での単位選
択時間の通算時間である。

【００５９】第１の走査期間Ｔｓ１（図６（１５）の通
算時間で１〜１０の期間）では、先ず走査信号線Ｓを選
択走査してＴＦＴＱ２２を導通することで、メモリ回路
Ｍ２に５ｂｉｔ目のデータを取込むとともに、該５ｂｉ
ｔ目のデータの表示が開始される。次に、走査信号線Ｇ
および選択線Ｇａを選択走査してＴＦＴＱ１２，Ｑ１３
を導通することで、コンデンサＣ１およびメモリ回路Ｍ
１に４ｂｉｔ目のデータを取込むとともに、該４ｂｉｔ
目のデータの表示が開始される。このような５ｂｉｔ目
のデータと４ｂｉｔ目のデータとの交互の取込み走査
が、素子回路Ａ１〜Ａ５に対して、順に行われる。した
がって、この走査期間Ｔｓ１は５×２＝１０単位時間と
なり、後述の残余の走査期間Ｔｓ２〜Ｔｓ４の２倍とな
る。

【００６０】続いて、第２の走査期間Ｔｓ２（図６（１
５）の通算時間で１１〜１５の期間）では、走査信号線
Ｇのみが順に選択走査され、コンデンサＣ１に３ｂｉｔ
目のデータが取込まれ、表示が開始される。このとき、
選択線Ｇａは非選択状態であるので、ＴＦＴＱ１３は遮
断し、メモリ回路Ｍ１は４ｂｉｔ目のデータを保持し続
ける。本実施の形態では、時間分割階調の１階調当りの
表示期間を２単位時間とするので、この３ｂｉｔ目のデ
ータの表示期間は８単位時間となる。

【００６１】したがって、２ｂｉｔ目のデータの走査を
行う第３の走査期間Ｔｓ３は、前記第２の走査期間Ｔｓ
２から８単位時間だけ遅れて走査を開始し、図６（１
５）の通算時間で１９〜２３の期間となる。このときも
前記走査期間Ｔｓ２と同様に、選択線Ｇａは非選択状態
であるので、ＴＦＴＱ１３は遮断し、メモリ回路Ｍ１は
４ｂｉｔ目のデータを保持し続ける。しかしながら、該
走査期間Ｔｓ２が５単位時間であるのに対して、表示に
必要な期間は４単位時間であるので、余分になる最後の
１単位時間（図６（１５）の通算時間で２３〜２７の期
間）では、選択線Ｇａのみが順に選択走査され、ＴＦＴ
Ｑ１３を導通することでコンデンサＣ１にそのメモリ回
路Ｍ１にストアされていた４ｂｉｔ目のデータを読出
し、表示が行われる。

【００６２】そして、第４の走査期間Ｔｓ４（図６（１
５）の通算時間で２４〜２８の期間）でも、走査信号線
Ｇのみが順に選択走査され、コンデンサＣ１に１ｂｉｔ
目のデータが取込まれ、表示が開始される。ここでも、
前記２ｂｉｔ目の表示と同様に、余分になる後半の３単
位時間（図６（１５）の通算時間で２６〜３０の期間）
では、選択線Ｇａのみが順に選択走査され、再びメモリ
回路Ｍ１から前記４ｂｉｔ目のデータを読出し、次のフ
レームの第１の走査期間Ｔｓ１でデータが更新されるま
で、表示を継続する。

【００６３】したがって、５〜１ｂｉｔの各データの表
示時間は、素子回路Ａ１について見れば、３０：９（本
来のフレーム期間分）＋１（本来のフレーム期間分）＋
５（本来のフレーム期間分）＋１（次のフレーム期間
分）：８：４：２＝１５：８：４：２：１となる。

【００６４】このように構成しても、動画偽輪郭を抑制
する効果は、前記図１〜図４の構成と同様に有してお
り、さらに４ｂｉｔ階調目が３つに分割される分だけ、
より動画偽輪郭抑制効果があると推測される。

【００６５】また、前述の素子回路Ａでは、一旦メモリ
回路Ｍ１へ書込んだデータを他のデータの表示後に表示
させるためには、再度該メモリ回路Ｍ１へ書込む必要が
あるのに対して、この素子回路Ａａでは、該メモリ回路
Ｍ１とコンデンサＣ１とを用い、一旦該メモリ回路Ｍ１
へ書込んだデータを選択線Ｇａの選択走査によって任意
のタイミングでコンデンサＣ１ヘ読出し、表示すること
ができ、前記再書込みを不要とすることができる。

【００６６】すなわち、この素子回路Ａａおよびその駆
動方法による効果は、図２と図６とを比較すれば明白で
ある。前記コンデンサＣ１およびＴＦＴＱ１３を持たな
い図２の駆動方法では４本の走査信号線Ｇ１〜Ｇ４を有
する表示装置に４ｂｉｔ階調表示させるには２８単位時
間が必要であったのに対して、前記コンデンサＣ１およ
びＴＦＴＱ１３を備える図６の駆動方法では、５本の走
査信号線Ｇ１〜Ｇ５を有する表示装置に５ｂｉｔ階調表
示させるのに３０通算時間しか必要とならない。これに
よって、選択走査に要する時間を短縮し、１フレーム期
間Ｔｆを短縮することができる。

【００６７】また、図２の駆動方法では、３ｂｉｔ目の
データを改めて書直すために、データ信号線Ｄをチャー
ジアップしなければならず、この場合、該データ信号線
Ｄに接続される各素子回路ＡのＴＦＴＱ１２，Ｑ２２等
が浮遊容量として働くので、それら浮遊容量もチャージ
アップする必要があり、消費電力が嵩むという問題があ
る。これに対して、図６の駆動方法では、メモリ回路Ｍ
１からＴＦＴＱ１３を通してコンデンサＣ１へ至る経路
だけチャージアップすればよいので、前記データ信号線
Ｄをチャージアップする必要はなく、その分、低消費電
力化を図ることができる。

【００６８】図７には、前述のように構成される素子回
路Ａａを用いた有機ＥＬディスプレイの駆動方法の他の
例を示す。前述の図６の駆動方法とは、１ｂｉｔ目のデ
ータの取込みタイミングが異なるだけで、その他の点で
は大差はない。図７（１）〜（１５）は、それぞれ図６
（１）〜（１５）に対応している。

【００６９】この駆動方法では、第１の走査期間Ｔｓ１
（図７（１５）の通算時間で１〜１５の期間）では、先
ず走査信号線Ｓを選択走査してＴＦＴＱ２２を導通する
ことで、メモリ回路Ｍ２に５ｂｉｔ目のデータを取込む
とともに、該５ｂｉｔ目のデータの表示が開始される。
次に、走査信号線Ｇおよび選択線Ｇａを選択走査してＴ
ＦＴＱ１２，Ｑ１３を導通することで、コンデンサＣ１
およびメモリ回路Ｍ１に４ｂｉｔ目のデータを取込むと
ともに、該４ｂｉｔ目のデータの表示が開始される。と
ころが、前記４ｂｉｔ目のデータは、１単位時間表示さ
れるだけで、直ちに、走査信号線Ｇのみが選択走査され
てコンデンサＣ１に１ｂｉｔ目のデータが取込まれると
ともに、該１ｂｉｔ目のデータの表示が開始される。そ
して、２単位時間表示された後、選択線Ｇａのみが選択
走査されて、メモリ回路Ｍ１からコンデンサＣ１に４ｂ
ｉｔ目のデータが読出されてセットされるとともに、再
び該４ｂｉｔ目のデータの表示が開始される。このよう
な５ｂｉｔ目のデータと４ｂｉｔ目のデータとのメモリ
回路Ｍ２，Ｍ１へのそれぞれの取込み走査と、１ｂｉｔ
目のデータのコンデンサＣ１へのセットとが、素子回路
Ａ１〜Ａ５に対して、順に行われる。したがって、この
走査期間Ｔｓ１は５×３＝１５単位時間となり、後述の
残余の走査期間Ｔｓ２〜Ｔｓ４の３倍となる。

【００７０】続いて、第２の走査期間Ｔｓ２（図７（１
５）の通算時間で１６〜２０の期間）では、前記図６の
走査期間Ｔｓ２と同様に、走査信号線Ｇのみが順に選択
走査され、コンデンサＣ１に３ｂｉｔ目のデータが取込
まれ、表示が開始される。そして、８単位時間に亘って
表示した後、第３の走査期間Ｔｓ３（図７（１６）の通
算時間で２４〜２８の期間）では、前記図６の走査期間
Ｔｓ３と同様に、走査信号線Ｇのみが順に選択走査さ
れ、コンデンサＣ１に２ｂｉｔ目のデータが取込まれて
表示が行われ、最後の１単位時間（図７（１５）の通算
時間で２８〜次のフレームの２の期間）では、選択線Ｇ
ａのみが順に選択走査され、コンデンサＣ１にメモリ回
路Ｍ１にストアされていた４ｂｉｔ目のデータを再度読
出し、次のフレームの第１の走査期間Ｔｓ１でデータが
更新されるまで、表示を継続する。

【００７１】このような駆動方法では、１フレーム期間
Ｔｆに占める走査期間Ｔｓの割合は同じであるけれども
（２５／３０）、走査期間の数を削減することができ
る。

【００７２】本発明の実施の第３の形態について、図８
〜図１０に基づいて説明すれば、以下のとおりである。

【００７３】図８は、本発明の実施の第３の形態の有機
ＥＬディスプレイにおける素子回路Ａｂの電気回路図で
ある。この素子回路Ａｂは、前述の素子回路Ａａに類似
し、対応する部分には同一の参照符号を付して示し、そ
の説明を省略する。注目すべきは、この素子回路Ａｂで
は、前述の素子回路Ａａの構成に、第３のメモリ回路Ｍ
３およびそれに関連するＴＦＴＱ３１ａ，Ｑ３１ｂ；Ｑ
３２が設けられていることである。メモリ回路Ｍ３およ
びその入力端と前記データ信号線Ｄとの間に設けられる
ＴＦＴＱ３２は、前述のメモリ回路Ｍ１，Ｍ２およびＴ
ＦＴＱ１２，Ｑ２２と同様に構成される。また、相互に
並列に接続され、メモリ回路Ｍ３の出力で駆動され、前
記電源線Ｖから有機ＥＬ素子１への電流量を制御するＴ
ＦＴＱ３１ａ，Ｑ３１ｂも、前述のＴＦＴＱ１１，Ｑ２
１と等しい面積に形成される。

【００７４】したがって、このメモリ回路Ｍ３に関する
構成は、メモリ回路Ｍ１，Ｍ２に関する構成に比べて、
２倍の電流を供給することが可能となっており、同じ時
間だけ有機ＥＬ素子１を点灯させた場合、該メモリ回路
Ｍ３にストアされる表示データは、メモリ回路Ｍ１，Ｍ
２にストアされる表示データの２倍の重みを有すること
になる。メモリ回路Ｍ３への前記表示データの書込みを
制御するＴＦＴＱ３２は、前記走査信号線Ｇ，Ｓおよび
選択線Ｇａと平行に設けられる走査信号線Ｋによって選
択走査される。また、前記コンデンサＣ１の電位は、前
記素子回路ＡａではＧＮＤ電位から定められていたけれ
ども、この素子回路Ａｂでは電源線Ｖの電位から定めら
れる。

【００７５】このような素子回路Ａｂを用いた駆動方法
の一例は、図９に示すようになる。この図９の例では、
６ラインを走査の単位としており、したがって素子回路
はＡ１〜Ａ６であり、図９（６）〜（２３）に、それぞ
れのコンデンサＣ１およびメモリ回路Ｍ２，Ｍ３での表
示データのストア状態を示す。また、５ｂｉｔ階調のデ
ータを用いるものとし、図９（２）はｂｉｔ５のデータ
に対する通算表示時間を示し、図９（３）はｂｉｔ４の
データに対する通算表示時間を示し、図９（４）はｂｉ
ｔ３のデータに対する通算表示時間を示し、図９（５）
はｂｉｔ２，１のデータに対する通算表示時間を示す。
図９（１）は各走査期間Ｔｓ１〜Ｔｓ３での単位時間表
示であり、図９（２４）は１フレーム期間Ｔｆ内での単
位選択時間の通算時間である。

【００７６】第１の走査期間Ｔｓ１（図９（２４）の通
算時間で１〜１８の期間）では、先ず走査信号線Ｋを選
択走査してＴＦＴＱ３２を導通することで、メモリ回路
Ｍ３に５ｂｉｔ目のデータを取込むとともに、該５ｂｉ
ｔ目のデータの表示が開始される。次に、走査信号線Ｓ
を選択走査してＴＦＴＱ２２を導通することで、メモリ
回路Ｍ２に４ｂｉｔ目のデータを取込むとともに、該４
ｂｉｔ目のデータの表示が開始される。続いて、走査信
号線Ｇおよび選択線Ｇａを選択走査してＴＦＴＱ１２，
Ｑ１３を導通することで、コンデンサＣ１およびメモリ
回路Ｍ１に３ｂｉｔ目のデータを取込むとともに、該３
ｂｉｔ目のデータの表示が開始される。このような５〜
３ｂｉｔ目のデータの交互の取込み走査が、素子回路Ａ
１〜Ａ６に対して、順に行われる。したがって、この走
査期間Ｔｓ１は６×３＝１８単位時間となり、後述の残
余の走査期間Ｔｓ２，Ｔｓ３の３倍となる。

【００７７】続いて、第２の走査期間Ｔｓ２（図９（２
４）の通算時間で１９〜２４の期間）では、走査信号線
Ｇのみが順に選択走査され、コンデンサＣ１に１ｂｉｔ
目のデータが取込まれ、表示が開始される。このとき、
選択線Ｇａは非選択状態であるので、ＴＦＴＱ１３は遮
断し、メモリ回路Ｍ１は３ｂｉｔ目のデータを保持し続
ける。本実施の形態では、時間分割階調の１階調当りの
表示期間を５単位時間とするので、この１ｂｉｔ目のデ
ータの表示期間は５単位時間となる。しかしながら、該
走査期間Ｔｓ２が６単位時間であるのに対して、表示に
必要な期間は前記５単位時間であるので、余分になる最
後の１単位時間（図９（２４）の通算時間で２４〜２９
の期間）では、選択線Ｇａのみが順に選択走査され、コ
ンデンサＣ１にメモリ回路Ｍ１にストアされていた３ｂ
ｉｔ目のデータを読出し、表示が行われる。

【００７８】そして、第３の走査期間Ｔｓ３（図９（２
４）の通算時間で２５〜３０の期間）では、走査信号線
Ｇのみが順に選択走査され、コンデンサＣ１に２ｂｉｔ
目のデータが取込まれ、表示が開始される。そして、１
０単位時間に亘って表示した後に、選択線Ｇａのみが順
に選択走査され、再びメモリ回路Ｍ１から前記３ｂｉｔ
目のデータを読出し、次のフレームの第１の走査期間Ｔ
ｓ１でデータが更新されるまで、表示を継続する。

【００７９】したがって、５〜１ｂｉｔの各データの表
示時間は、素子回路Ａ１について見れば、３５×２（２
倍の電流量による重み分）：３４（本来のフレーム期間
分）＋１（次のフレーム期間分）：１６（本来のフレー
ム期間分）＋１（本来のフレーム期間分）＋１（本来の
フレーム期間分）＋２（次のフレーム期間分）：１０：
５＝７０：３５：２０：１０：５＝１４：７：４：２：
１となる。

【００８０】このように３組以上のメモリ回路Ｍ１〜Ｍ
３ならびにそれに対応したＴＦＴＱ１２〜Ｑ３２を設
け、下位ビット側となるメモリ回路Ｍ１，Ｍ２に対応し
たＴＦＴＱ１１，Ｑ２１の電流駆動能力を相互に等しく
設定し、メモリ回路Ｍ３に対応したＴＦＴＱ３１ａ，Ｑ
３１ｂの電流駆動能力もそれに等しく、すなわちメモリ
回路Ｍ３による電流駆動能力をメモリ回路Ｍ１，Ｍ２の
電流駆動能力の２倍に設定することで、デジタル階調制
御を実現するにあたって、１フレーム期間Ｔｆ中、上位
２ｂｉｔのデータを常に点灯または消灯状態とすること
で、動画偽輪郭を一層抑えた表示を行うことができる。

【００８１】ここで、本実施の形態では、発光する輝度
レベルが０輝度レベルを含め、７，１４，２８の３つ以
上が使用されている。この点では、従来技術で示した特
開２０００−３４７６２３号公報の複数ＴＦＴでの階調
表示方法と同様である。しかしながら、同時にこの点
は、従来技術で示したＩＤＷ’９９の画素分割階調表示
方法や、ＳＩＤ’００の時間分割階調表示方法とは異な
る。ＩＤＷ’９９の画素分割階調表示方法や、ＳＩＤ’
００の時間分割階調表示方法のように２つの輝度レベル
を組合わせて階調表示する場合と、本発明や特開２００
０−３４７６２３号のように複数ＴＦＴでの階調表示方
法で複数輝度レベルを用いる場合との効果の違いについ
て、以下に説明する。

【００８２】図１０は、ある有機ＥＬ素子の発光輝度と
発光効率との関係を示すグラフである。この材料では、
参照符γ１で示す発光輝度が３０［ｃｄ／ｍ²］近辺
で、参照符γ２で示す発光効率は２３［ｌｍ／Ｗ］の最
高効率を示す。その後、発光輝度が上昇する程、発光効
率は低下する。そこで、仮に表示パネルの最高輝度が１
００［ｃｄ／ｍ²］、有機ＥＬ素子の画素占有率が５０
％と仮定し、このパネルで５０［ｃｄ／ｍ²］の表示を
得るための条件を考える。

【００８３】２つの輝度レベルを組合わせて階調表示す
る場合は、発光はパネルで最高輝度レベルである１００
［ｃｄ／ｍ²］と０［ｃｄ／ｍ²］との組合せとなる。
パネルで１００［ｃｄ／ｍ²］を得るためには、占有率
で半減するので、発光部で２００［ｃｄ／ｍ²］を得る
必要がある。したがって、上記の場合、図１０から、発
光効率は約２０［ｌｍ／Ｗ］となる。

【００８４】これに対して、本実施の形態のように（輝
度０を含む）５段階で発光する場合、発光は中間輝度レ
ベルである５０［ｃｄ／ｍ²］を用いれば良い。パネル
で５０［ｃｄ／ｍ²］を得るためには、発光部で１００
［ｃｄ／ｍ²］を得る必要がある。したがって、図１０
から、発光効率は１００［ｃｄ／ｍ²］に対応する約２
２［ｌｍ／Ｗ］となる。

【００８５】前者の例のように、輝度レベル０％と１０
０％としか用いない場合の発光効率は、輝度レベル１０
０％の発光効率となる。したがって、この輝度レベル１
００％が最高発光効率を示す場合、もしくはこの輝度レ
ベル１００％より高い輝度レベルが最高発光効率を示す
場合は、この２値の輝度レベルを用いる方法が良い。一
方、後者の例のように、輝度レベル０％と５０％と１０
０％とのように、３つ以上の発光レベルを用いる場合
は、この輝度レベル０％と１００％との間に最高発光効
率がある場合に、より最高発光効率に近い輝度レベルが
使用できるので、有効である。したがって、前記図１０
の特性のように輝度レベル０％と１００％との間に最高
発光効率がある場合に、３つ以上の発光レベルを用いる
前記の各実施の形態の構成は、好適である。

【００８６】そして、３個のＴＦＴＱ１２〜Ｑ３２を用
い、下位ビット側となるＴＦＴＱ１２，Ｑ２２の出力に
よる電流駆動能力を相互に等しく設定し、ＴＦＴＱ３２
の出力による電流駆動能力を前記ＴＦＴＱ１２，Ｑ２２
の２倍に設定することで、時間分割階調制御を実現する
にあたって、１フレーム期間Ｔｆ中、上位２ビットのデ
ータを、常に点灯または消灯状態とすることができ、動
画偽輪郭を一層抑えることができる。４個以上のＴＦＴ
を用いる場合には、その出力による電流駆動能力を２の
乗数倍に設定すればよい。

【００８７】本発明の実施の第４の形態について、図１
１および図１２に基づいて説明すれば、以下のとおりで
ある。

【００８８】図１１は、本発明の実施の第４の形態の有
機ＥＬディスプレイにおける素子回路Ａｃの電気回路図
である。この素子回路Ａｃは、前述の素子回路Ａａに類
似し、対応する部分には同一の参照符号を付して示し、
その説明を省略する。注目すべきは、この素子回路Ａｃ
では、前記コンデンサＣ１を電源線Ｖの電位で充電する
ことで、そのストアデータを消去するＴＦＴＱ１４がさ
らに設けられるとともに、走査信号線Ｇ，Ｓおよび選択
線Ｇａと平行に、もう１つの選択線Ｇｂが設けられてい
ることである。これらの選択線Ｇａ，Ｇｂは、選択走査
される際には、択一的に選択される。このような消去用
のＴＦＴ１４を用いる構成は、従来技術の図２２でも示
されているけれども、前記の素子回路Ａｂのように３つ
目以上のメモリ回路Ｍ３〜を用いることなく、前記のよ
うな上位ｂｉｔの階調レペルを２の階乗とすることがで
きる。

【００８９】このような素子回路Ａｃを用いた駆動方法
の一例は、図１２に示すようになる。この図１２の例で
は、５ラインを走査の単位としており、したがって素子
回路はＡ１〜Ａ５であり、図１２（１）〜（１５）は、
前述の図６（１）〜（１５）にそれぞれ対応している。
第１の走査期間Ｔｓ１〜第３の走査期間Ｔｓ３において
コンデンサＣ１に２ｂｉｔ目のデータを取込んでゆく時
点までは、前述の図６の駆動方法と同一である。

【００９０】しかしながら、図６の駆動方法の場合は、
該走査期間Ｔｓ３において余分になる最後の１単位時間
（図６（１５）の通算時間で２３〜２７の期間）では、
選択線Ｇａのみが順に選択走査され、メモリ回路Ｍ１に
ストアされていた４ｂｉｔ目のデータを読出し、表示が
行われるのに対して、この図１２の駆動方法の場合は、
前記最後の１単位時間（同様に図１２（１５）の通算時
間で２３〜２７の期間）では、選択線Ｇｂのみが順に選
択走査され、前記ＴＦＴＱ１４を導通することで、コン
デンサＣ１のデータが消去され、ブランク表示となる。

【００９１】そして、そのブランク表示は後述するよう
に１階調分あればよいので、２単位時間に亘って行った
後、第４の走査期間Ｔｓ４（図１２（１５）の通算時間
で２５〜２９の期間）となり、走査信号線Ｇのみが順に
選択走査され、コンデンサＣ１に１ｂｉｔ目のデータが
取込まれ、表示が開始される。ここでも、前記２ｂｉｔ
目の表示と同様に、余分になる後半の３単位時間（図１
２（１５）の通算時間で２７〜３１の期間）では、選択
線Ｇａのみが順に選択走査され、再びメモリ回路Ｍ１か
ら前記４ｂｉｔ目のデータを読出し、その後もさらに３
単位時間（図１２（１５）の通算時間で３０〜３２の期
間）に亘って表示を行った後、次のフレームの第１の走
査期間Ｔｓ１でデータが更新されるまで、表示を継続す
る。

【００９２】したがって、５〜１ｂｉｔの各データの表
示時間は、素子回路Ａ１について見れば、３２：９（本
来のフレーム期間分）＋６（本来のフレーム期間分）＋
１（次のフレーム期間分）：８：４：２＝１６：８：
４：２：１となる。したがって、前記２単位時間のブラ
ンク表示を挿入することで、メモリ回路Ｍ１側での表示
の重みを（２のｎ乗−１）レベルとし、メモリ回路Ｍ２
側での表示の重みを２のｎ乗レベルとすることができ
る。これによって、通常の２進数データをそのまま使用
することができる。

【００９３】すなわち、前述の素子回路Ａａを用いた図
６，７の駆動方法は、メモリ回路Ｍ１とコンデンサＣ１
とを用いて、１，２，…，（２のｎ乗）のように（ｎ＋
１）ｂｉｔ階調を表示するとき、（２の（ｎ−１）乗）＞（１＋２＋…＋（２の（ｎ−
２）乗））であるので、各ｂｉｔの走査期間を（２の（ｎ−２）
乗）階調の表示期間とほぼ等しくし、予め（２の（ｎ−
１）乗）階調表示データをメモリ回路Ｍ１へ記憶させ、
その後コンデンサＣ１を用いて（２の（ｎ−２）乗），
…，２，１階調表示を行い、その（２の（ｎ−２）
乗），…，２，１階調表示の余った時間に先のメモリ回
路Ｍ１へ記憶させたデータを用いて、（２の（ｎ−１）
乗）階調表示の残った表示期間を表示させるものであ
る。

【００９４】これに対して、この素子回路Ａｃを用いた
図１２の駆動方法は、上記表示期間の合計が、（２のｎ乗）＞（１＋２＋…＋（２の（ｎ−２）乗）＋
（２の（ｎ−１）乗））と、メモリ回路Ｍ２を用いて（２のｎ乗）階調表示を行
うべき期間より１階調分足りなくなるので、前記ＴＦＴ
Ｑ１４を用いてブランク表示するだけの期間を１階調分
作り、２のｎ乗のＭ階調表示を実現させたものである。

【００９５】前述の図２，６，７等では、ＴＦＴＱ２１
が導通状態となった時の発光量を、ＴＦＴＱ１１が導通
状態となった時の発光量より１階調分大きくすれば、各
ｂｉｔデータの重みの比を、１：２：４：８等、２の階
乗の重みとできる。これに対して、この図１２では、Ｔ
ＦＴＱ１１，Ｑ１２の重みを等しくしている。それは、
特性がほぼ等しいＴＦＴや電気光学素子が作成される可
能性は比較的高いが、特性が１階調レベルだけずれたＴ
ＦＴや電気光学素子が作成される可能性が比較的低いた
めである。

【００９６】そこで、表示可能な階調数Ｍを２の階乗−
１とする場合は、前述の図２，６，７等のように、メモ
リ回路Ｍ２に最上位ｂｉｔのデータを記憶させれば済む
のに対して、階調数Ｍを２の階乗とする場合は、後述の
図１４のように、最上位ｂｉｔのデータをメモリ回路Ｍ
１へも記憶させたり、下位ｂｉｔのデータをメモリ回路
Ｍ２に記憶させたり、この図１２のようにメモリ回路Ｍ
１（やコンデンサＣ１）による発光に非発光期間を設け
る等の処置が必要である。しかしながら、この場合、前
述のように通常の２進数データをそのまま使用すること
ができるので、余計なデータ変換回路は不要であり、好
適である。

【００９７】本発明の実施の第５の形態について、図１
３および図１４に基づいて説明すれば、以下のとおりで
ある。

【００９８】図１３は、本発明の実施の第５の形態の有
機ＥＬディスプレイにおける素子回路Ａｄの電気回路図
である。この素子回路Ａｄは、前述の素子回路Ａａに類
似し、対応する部分には同一の参照符号を付して示し、
その説明を省略する。注目すべきは、この素子回路Ａｄ
では、２つのメモリ回路Ｍ１，Ｍ２に関連する構成が、
相互に等しいことである。すなわち、メモリ回路Ｍ１に
関連して、ＴＦＴＱ１１，Ｑ１２，Ｑ１３およびコンデ
ンサＣ１ならびに走査信号線Ｇおよび選択線Ｇａが設け
られるのと同様に、メモリ回路Ｍ２に関連して、ＴＦＴ
Ｑ２１，Ｑ２２，Ｑ２３およびコンデンサＣ２ならびに
走査信号線Ｓおよび選択線Ｓａが設けられる。

【００９９】このような素子回路Ａｄを用いた駆動方法
の一例は、図１４に示すようになる。この図１４の例で
は、６ラインを走査の単位としており、したがって素子
回路はＡ１〜Ａ６であり、図１４（５）〜（１６）に、
それぞれのコンデンサＣ１，Ｃ２での表示データのスト
ア状態を示す。また、４ｂｉｔ階調のデータを用いるも
のとし、図１４（２）はｂｉｔ４のデータに対する通算
表示時間を示し、図１４（３）はｂｉｔ３のデータに対
する通算表示時間を示し、図１４（４）はｂｉｔ２，１
のデータに対する通算表示時間を示す。図６（１）は各
走査期間Ｔｓ１〜Ｔｓ４での単位時間表示であり、図６
（１７）は１フレーム期間Ｔｆ内での単位選択時間の通
算時間である。

【０１００】この駆動方法は、奇数フレーム期間Ｔｆ１
と偶数フレーム期間Ｔｆ２とで１組となっている。第１
のフレーム期間Ｔｆ１の第１の走査期間Ｔｓ１（図１４
（１７）の通算時間で１〜６の期間）では、走査信号線
Ｇ，Ｓおよび選択線Ｓａのみが順に選択走査されてＴＦ
ＴＱ１２；Ｑ２２，Ｑ２３が導通し、メモリ回路Ｍ２お
よびコンデンサＣ１，Ｃ２に４ｂｉｔ目のデータを取込
むとともに、該４ｂｉｔ目のデータの表示が開始され
る。

【０１０１】ここで、４ｂｉｔのデータで１６階調表示
を実現するには、１階調当りの表示期間を４単位時間と
すると、４ｂｉｔ目のデータの表示期間には４×８＝３
２単位時間あればよく、そのうち前記コンデンサＣ１を
用いて表示した期間が既に６単位時間あるので、コンデ
ンサＣ２を用いて表示する期間は、合計で３２−６＝２
６単位時間あればよい。これは１フレーム期間Ｔｆより
４単位時間短いので、余分となる期間で、３ｂｉｔ目の
データを表示することができる。そして、その３ｂｉｔ
目のデータがコンデンサＣ２に保持されている時間は、
４単位時間となる。

【０１０２】このため、第２の走査期間Ｔｓ２（図１４
（１７）の通算時間で７〜１２の期間）では、走査信号
線Ｇ，Ｓおよび選択線Ｇａのみが順に選択走査されてＴ
ＦＴＱ１２，Ｑ１３；Ｑ２２が導通し、メモリ回路Ｍ１
およびコンデンサＣ１，Ｃ２に３ｂｉｔ目のデータを取
込むとともに、該３ｂｉｔ目のデータの表示が開始され
る。このとき、選択線Ｓａは非選択状態であるので、Ｔ
ＦＴＱ２３は遮断し、メモリ回路Ｍ２は４ｂｉｔ目のデ
ータを保持し続ける。その第２の走査期間Ｔｓ２の途中
で、前記４単位時間が経過した時点で、選択線Ｓａのみ
が選択走査されてＴＦＴＱ２３が導通し、コンデンサＣ
２に４ｂｉｔ目のデータが読出され、以降第１のフレー
ム期間Ｔｆ１の終了まで表示が行われることになる。コ
ンデンサＣ１に関しては、第２の走査期間Ｔｓ２の終了
まで、前記３ｂｉｔ目のデータの表示が行われる。

【０１０３】続いて、第３の走査期間Ｔｓ３（図１４
（１７）の通算時間で１３〜１８の期間）では、走査信
号線Ｇのみが順に選択走査され、コンデンサＣ１に２ｂ
ｉｔ目のデータが取込まれ、表示が開始される。このと
き、選択線Ｇａは非選択状態であるので、ＴＦＴＱ１３
は遮断し、メモリ回路Ｍ１は３ｂｉｔ目のデータを保持
し続ける。本実施の形態では、前記のように時間分割階
調の１階調当りの表示期間を４単位時間とするので、こ
の２ｂｉｔ目のデータの表示期間は８単位時間となる。

【０１０４】したがって、１ｂｉｔ目のデータの走査を
行う第４の走査期間Ｔｓ４は、前記第３の走査期間Ｔｓ
３から８単位時間だけ遅れて開始され、図１４（１７）
の通算時間で２１〜２６の期間となり、走査信号線Ｇの
みが順に選択走査される。このときも前記走査期間Ｔｓ
３と同様に、選択線Ｇａは非選択状態であるので、ＴＦ
ＴＱ１３は遮断し、メモリ回路Ｍ１は３ｂｉｔ目のデー
タを保持し続ける。そして、６単位時間の該走査期間Ｔ
ｓ４に対して、表示に必要な期間は４単位時間であるの
で、余分になる後半の２単位時間（図１４（１７）の通
算時間で２５〜３０の期間）では、選択線Ｇａのみが順
に選択走査され、メモリ回路Ｍ１にストアされていた３
ｂｉｔ目のデータを読出し、表示が行われる。

【０１０５】したがって、４〜１ｂｉｔの各データの表
示時間は、素子回路Ａ１について見れば、６×２＋２
０：４＋６＋６：８：４＝８：４：２：１となる。この
ように下位ビット側のコンデンサＣ１にも最上位ビット
のデータを取込むことで、前記のブランク表示を用いる
ことのない３０単位時間で１フレーム期間Ｔｆを構成し
ても、４ｂｉｔ目のデータの表示時間を３２単位時間確
保し、該４ｂｉｔのデータをフルに使用した１６階調表
示を行うことができる。これによって、２のｎ乗の階調
表示を行うにあたって、１フレーム期間Ｔｆを最小限に
することができる。

【０１０６】また、第２のフレーム期間Ｔｆ２では、前
記第１のフレーム期間Ｔｆ１におけるメモリ回路Ｍ１お
よびコンデンサＣ１の組合わせと、メモリ回路Ｍ２およ
びコンデンサＣ２の組合わせとにおける表示データが相
互に入換えられることになる。これは、ＴＦＴＱ１１と
ＴＦＴＱ２１とで有機ＥＬ素子１へ供給する電流量に微
妙なバラツキが発生する場合に備え、そのバラツキによ
る影響を４ｂｉｔ目とそれ以外のｂｉｔとへ分散させる
ためである。このようにすれば、前記ＴＦＴＱ１１とＴ
ＦＴＱ２１とで特性に多少のバラツキがあっても、階調
性の良い表示を得ることができる。

【０１０７】本発明の実施の第６の形態について、図１
５および図１６に基づいて説明すれば、以下のとおりで
ある。

【０１０８】図１５は、本発明の実施の第６の形態の有
機ＥＬディスプレイにおける素子回路Ａｅの電気回路図
である。この素子回路Ａｅは、前述の素子回路Ａｂに類
似し、対応する部分には同一の参照符号を付して示し、
その説明を省略する。注目すべきは、この素子回路Ａｅ
では、前述の素子回路Ａｄと同様に、総てのメモリ回路
Ｍ１〜Ｍ３およびＴＦＴＱ１２〜Ｑ３２に関して、それ
ぞれ電位保持用のコンデンサＣ１〜Ｃ３および前記メモ
リ回路Ｍ１〜Ｍ３の書込み／読出し制御用のＴＦＴＱ１
３〜Ｑ３３が設けられていることである。前記ＴＦＴＱ
１２〜Ｑ３２は走査信号線Ｇ，Ｓ，Ｋによってそれぞれ
選択走査され、前記ＴＦＴＱ１３〜Ｑ３３は選択線Ｇ
ａ，Ｓａ，Ｋａによってそれぞれ選択走査される。

【０１０９】このような素子回路Ａｅを用いた駆動方法
の一例は、図１６に示すようになる。この図１６の例で
は、６ラインを走査の単位としており、したがって素子
回路はＡ１〜Ａ６であり、図１６（６）〜（２３）に、
それぞれのコンデンサＣ１〜Ｃ３での表示データのスト
ア状態を示す。また、５ｂｉｔのデータを用いるものと
し、図１６（２）はｂｉｔ５のデータに対する通算表示
時間を示し、図１６（３）はｂｉｔ４のデータに対する
通算表示時間を示し、図１６（４）はｂｉｔ３のデータ
に対する通算表示時間を示し、図１６（５）はｂｉｔ
２，１のデータに対する通算表示時間を示す。図１６
（１）は各走査期間Ｔｓ１〜Ｔｓ５での単位時間表示で
あり、図１６（２４）は１フレーム期間Ｔｆ内での単位
選択時間の通算時間である。

【０１１０】第１の走査期間Ｔｓ１（図１６（２４）の
通算時間で１〜６の期間）では、先ず総ての走査信号線
Ｋ，Ｓ，Ｇを選択走査してＴＦＴＱ１２〜Ｑ３２を導通
することで、コンデンサＣ１〜Ｃ３に５ｂｉｔ目のデー
タを取込むとともに、該５ｂｉｔ目のデータの表示が開
始される。このとき、選択線Ｋａもまた選択走査され、
ＴＦＴＱ３３が導通することで、メモリ回路Ｍ３に該５
ｂｉｔ目のデータが取込まれる。このような５ｂｉｔ目
のデータの取込み走査が、素子回路Ａ１〜Ａ６に対し
て、順に行われる。したがって、この走査期間Ｔｓ１は
６単位時間となる。

【０１１１】同様に、第２の走査期間Ｔｓ２（図１６
（２４）の通算時間で７〜１２の期間）でも、総ての走
査信号線Ｋ，Ｓ，Ｇを選択走査してＴＦＴＱ１２〜Ｑ３
２を導通することで、コンデンサＣ１〜Ｃ３に４ｂｉｔ
目のデータを取込むとともに、該４ｂｉｔ目のデータの
表示が開始される。このときは、選択線Ｓａが選択走査
され、ＴＦＴＱ２３が導通することで、メモリ回路Ｍ２
に該４ｂｉｔ目のデータが取込まれる。そして、コンデ
ンサＣ３に関しては、５単位時間の表示を行った後、最
後の１単位時間では、選択線Ｋａが選択走査され、メモ
リ回路Ｍ３から５ｂｉｔ目のデータが読出され、以降、
１フレーム期間Ｔｆの終了まで、その５ｂｉｔ目のデー
タの表示が行われる。

【０１１２】続いて、第３の走査期間Ｔｓ３（図１６
（２４）の通算時間で１３〜１８の期間）では、走査信
号線Ｓ，Ｇを選択走査してＴＦＴＱ２２，Ｑ３２を導通
することで、コンデンサＣ２，Ｃ３に３ｂｉｔ目のデー
タを取込むとともに、該３ｂｉｔ目のデータの表示が開
始される。その表示は、走査期間Ｔｓ３が終了しても、
１単位時間だけ継続される。

【０１１３】第４の走査期間Ｔｓ４（図１６（２４）の
通算時間で２０〜２５の期間）では、走査信号線Ｇおよ
び選択線Ｇａを共に選択走査してＴＦＴＱ１２，Ｑ１３
を導通することで、コンデンサＣ１およびメモリ回路Ｍ
１に２ｂｉｔ目のデータを取込むとともに、該２ｂｉｔ
目のデータの表示が開始される。一方、該走査期間Ｔｓ
４の開始から２単位時間経過した後に、選択線Ｓａが選
択走査され、メモリ回路Ｍ２から４ｂｉｔ目のデータが
読出され、以降、１フレーム期間Ｔｆの終了まで、その
４ｂｉｔ目のデータの表示が行われる。

【０１１４】第５の走査期間Ｔｓ５（図１６（２４）の
通算時間で２６〜３１の期間）では、走査信号線Ｇのみ
を選択走査してＴＦＴＱ１２を導通することで、コンデ
ンサＣ１に１ｂｉｔ目のデータを取込むとともに、該２
ｂｉｔ目のデータの表示が開始される。そして、１階調
当りの表示時間は４単位時間であるので、該走査期間Ｔ
ｓ５の開始から４単位時間経過した後に、選択線Ｇａが
選択走査され、メモリ回路Ｍ１から２ｂｉｔ目のデータ
が読出され、以降の２単位時間に亘って表示される。

【０１１５】したがって、５〜１ｂｉｔの各データの表
示時間は、素子回路Ａ１について見れば、（６＋２０）
×２（２倍の電流量による重み分）＋６×２：５×２
（前記２倍の重み分）＋６×２＋１０：９＋７：６＋
２：４＝６４：３２：１６：８：４＝１６：８：４：
２：１となる。

【０１１６】このようにしてもまた、前記のブランク表
示を用いることなく、５ｂｉｔのデータをフルに利用し
た６４階調の表示を行うことができる。そして、１フレ
ーム期間Ｔｆは、４（１階調当りの単位時間）×（１＋
２＋４＋８＋１６）÷４（４つのＴＦＴＱ１１，２１；
Ｑ３１ａ，Ｑ３１ｂで電流を供給するので４で割る）＝
３１単位時間となる。

【０１１７】本発明の実施の第７の形態について、図１
７〜図１９に基づいて説明すれば、以下のとおりであ
る。

【０１１８】図１７は、本発明の実施の第７の形態の有
機ＥＬディスプレイにおける縦方向に隣接した任意のラ
インの素子回路Ａｉｊ，Ａｉ＋１ｊの電気回路図であ
る。これらの素子回路Ａｉｊ，Ａｉ＋１ｊは、相互に等
しく形成される前述の素子回路Ａｅを応用したものであ
る。ただし、コンデンサＣ１の一方の端子は前記ＴＦＴ
Ｑ１１に接続され、他方の端子はＴＦＴＱ１５を介して
前記電源線Ｖに接続される。このＴＦＴＱ１５はｐ型で
あり、ｎ型のＴＦＴＱ１３とともに、ゲートは前記選択
線Ｇａに共通に接続される。

【０１１９】したがって、ｐ型ＴＦＴＱ１５によるコン
デンサＣ１からの表示データの読出しと、ｎ型ＴＦＴＱ
１３によるメモリ回路Ｍ１からの表示データの読出しと
が択一的に行われ、その読出された表示データがＴＦＴ
Ｑ１１のゲートに与えられることになる。このように構
成すると、メモリ回路Ｍ１でコンデンサＣ１をチャージ
ＵＰ／ＤＯＷＮするのに比べて、消費電力のロスを防げ
るので、低消費電力化に効果を有する。なお、このＴＦ
ＴＱ１５を用いることによる効果は、前述の各素子回路
Ａ，Ａａ，…等の他の素子回路に関しても、同様に得る
ことができる。

【０１２０】これらの素子回路Ａ１ｊ，…，Ａｉｊ，Ａ
ｉ＋１ｊ，…，Ａｍｊは、奇数フィールドと偶数フィー
ルドとで、前記縦方向に隣接した素子回路、たとえばＡ
ｉｊに対して、Ａｉ＋１ｊと、Ａｉ−１ｊとが交互に組
合わせられて駆動される。そして、たとえば画素数が縦
４８０×横６４０のディスプレイにおいて、入力信号が
インターレース信号であり、１フィールド当り２４０ラ
イン分のデータしかない場合等に適用することができ
る。以下、この有機ＥＬディスプレイでは、説明の簡略
化のために白黒表示として、素子回路Ａ１ｊ〜Ａｍｊの
数ｍも、１１ライン分とする。

【０１２１】前記インターレース走査において、前記の
素子回路Ａ１ｊ〜Ａ１１ｊを応用した例が、図１８に示
す駆動方法である。ここでは、後述するように、第１の
フィールド期間Ｔｆ１において、素子回路Ａ１ｊ，Ａ３
ｊ，Ａ５ｊ，Ａ７ｊ，Ａ９ｊ（図１８では列番号ｊは省
略）と、素子回路Ａ２ｊ，Ａ４ｊ，Ａ６ｊ，Ａ８ｊ，Ａ
１０ｊとを、あたかも１つの素子回路の如く扱って表示
を行い、第２のフィールド期間Ｔｆ２において、素子回
路Ａ２ｊ，Ａ４ｊ，Ａ６ｊ，Ａ８ｊ，Ａ１０ｊと素子回
路Ａ３ｊ，Ａ５ｊ，Ａ７ｊ，Ａ９ｊ，Ａ１１ｊとを、あ
たかも１つの素子回路の如く扱って表示を行っている。
そして、実際に選択走査されるのは、１１本の走査信号
線Ｇ１〜Ｇ１１の内、各フィールドで１本おきの６本で
ある。

【０１２２】図１８では、素子回路Ａ１ｊ〜Ａ１１ｊの
表示状態を、図１８（５）〜（１５）でそれぞれ示す。
図１８（２）はｂｉｔ４のデータに対する通算表示時間
を示し、図１８（３）はｂｉｔ３のデータに対する通算
表示時間を示し、図６（４）はｂｉｔ２，１のデータに
対する通算表示時間を示す。図１８（１）は各走査期間
Ｔｓ１〜Ｔｓ４での単位時間表示であり、図１８（１
６）は１フィールド期間Ｔｆ内での単位選択時間の通算
時間である。

【０１２３】第１フィールド期間Ｔｆ１では、素子回路
Ａ２ｉｊと素子回路Ａ２ｉ−１ｊとを一対として、第１
の走査期間Ｔｓ１（図１８（１６）の通算時間１〜６の
期間）で、素子回路Ａ２ｉ−１ｊ（奇数ラインの素子回
路）のＴＦＴＱ１３を導通状態とし、ＴＦＴＱ１５を非
導通状態とし、素子回路Ａ２ｉｊ（偶数ラインの素子回
路）のＴＦＴＱ１３を非導通状態とし、ＴＦＴＱ１５を
導通状態としながら、データ信号線Ｄｊから、各素子回
路Ａ２ｉ−１ｊのメモリ回路Ｍ１と、各素子回路Ａ２ｉ
ｊのコンデンサＣ１とに、共に４ｂｉｔ目のデータを取
込み、表示が開始される。表示は、あたかも走査信号線
Ｇが６本分であるかの如く行うので、この走査期間Ｔｓ
１は６単位時間となる。

【０１２４】次に、第２の走査期間Ｔｓ２（図１８（１
６）の通算時間７〜１２の期間）で、素子回路Ａ２ｉ−
１ｊのＴＦＴＱ１３を非導通状態とし、ＴＦＴＱ１５を
導通状態とし、素子回路Ａ２ｉｊのＴＦＴＱ１３を導通
状態とし、ＴＦＴＱ１５を非導通状態としならが、デー
タ信号線Ｄｊから、各素子回路Ａ２ｉｊのメモリ回路Ｍ
１と、各素子回路Ａ２ｉ−１ｊのコンデンサＣ１とに、
共に３ｂｉｔ目のデータを取込み、表示が開始される。
表示は、あたかも走査信号線Ｇが６本分であるかの如く
行うので、この走査期間Ｔｓ２も６単位時間となる。

【０１２５】本実施の形態では、時間分割階調の１階調
当りの表示時間を４単位時間としているので、１フィー
ルド期間Ｔｆは、４（１階調当りの単位時間）×（１＋
２＋４＋８）÷２（２つの素子回路Ａ２ｉ−１ｊ，Ａ２
ｉｊを用いて表示しているので、２で割る）＝３０単位
時間となる。したがって、４ｂｉｔ目のデータの表示期
間の重みは４×８＝３２単位時間であり、そのうち素子
回路Ａ２ｉｊを用いて表示した期間が既に６単位時間あ
るので、素子回路Ａ２ｉ−１ｊを用いて表示する期間
は、合計３２−６＝２６単位時間あればよい。これは１
フィールド期間Ｔｆよりも４単位時間だけ短いので、そ
の分前記３ｂｉｔ目のデータを表示することとして、素
子回路Ａ２ｉ−１ｊが３ｂｉｔ目のデータを表示する時
間は４単位時間となる。この時間は、１走査期間Ｔｓよ
り短いので、前記４単位時間遅れた通算時間１１〜１６
の期間に、走査信号線Ｇ２ｉ−１を用いた第１の選択走
査とは独立して、前記選択線Ｇａ２ｉ−１を用いた第２
の選択走査が行われ、素子回路Ａ２ｉ−１ｊでは、メモ
リ回路Ｍ１から４ｂｉｔ目のデータが読出されて、その
４ｂｉｔ目のデータの表示に復帰する。この後、第１フ
ィールド期間Ｔｆ１の終了まで、素子回路Ａ２ｉ−１ｊ
では、走査信号線Ｇ２ｉ−１は選択されず、また選択線
Ｇａ２ｉ−１によっては、ＴＦＴＱ１３を導通状態と
し、ＴＦＴＱ１５を非導通状態として保持される。

【０１２６】続いて、第３の走査期間Ｔｓ３（図１８
（１６）の通算時間１３〜１８の期間）では、前述のよ
うに素子回路Ａ２ｉ−１ｊのＴＦＴＱ１３を導通状態の
ままとし、ＴＦＴＱ１５を非導通状態のままとして、４
ｂｉｔ目のデータを表示するとともに、素子回路Ａ２ｉ
ｊのＴＦＴＱ１３を非導通状態とし、ＴＦＴＱ１５を導
通状態とし、データ信号線Ｄｊから、各素子回路Ａ２ｉ
ｊのコンデンサＣ１に、２ｂｉｔ目のデータを取込み、
表示が開始される。この走査期間Ｔｓ３も６単位時間で
あるけれども、２ｂｉｔ目のデータの表示期間は８単位
時間なので、該走査期間Ｔｓ３よりも２単位時間だけ長
い。したがって、２単位時間待ってから次の第４の走査
期間Ｔｓ４に入る。

【０１２７】この走査期間Ｔｓ４（図１８（１６）の通
算時間２１〜２６の期間）でも、素子回路Ａ２ｉ−１ｊ
のＴＦＴＱ１３を導通状態のままとし、ＴＦＴＱ１５を
非導通状態のままとして、４ｂｉｔ目のデータを表示す
るとともに、素子回路Ａ２ｉｊのＴＦＴＱ１３を非導通
状態とし、ＴＦＴＱ１５を導通状態とし、データ信号線
Ｄｊから、各素子回路Ａ２ｉｊのコンデンサＣ１に、１
ｂｉｔ目のデータを取込み、表示が開始される。この１
ｂｉｔ目のデータの表示期間は４単位時間なので、該走
査期間Ｔｓ４よりも２単位時間短い。そこで、走査信号
線Ｇ２ｉを用いた第１の選択走査とは独立して、前記選
択線Ｇａ２ｉを用いた第２の選択走査が行われ、メモリ
回路Ｍ１から３ｂｉｔ目のデータが読出されて、その３
ｂｉｔ目のデータの表示に復帰する。この３ｂｉｔ目の
データは、前記素子回路Ａ２ｉ−１ｊの４ｂｉｔ目のデ
ータとともに、第１フィールド期間Ｔｆ１の終了まで表
示される。

【０１２８】第２フィールド期間Ｔｆ２では、素子回路
Ａ２ｉｊと素子回路Ａ２ｉ＋１ｊとを一対として、素子
回路Ａ２ｉ±１ｊと素子回路Ａ２ｉｊとの関係が第１フ
ィールド期間Ｔｆ１とは逆になる。本発明の構成は、前
述のような１つの有機ＥＬ素子１と複数の駆動用ＴＦＴ
Ｑ１２，Ｑ２２等を組合わせた場合だけでなく、本実施
の形態のようにインターレース走査であたかも１つの素
子回路が複数の副素子回路から構成されているように扱
える場合や、ノンインターレース走査でも、実際に１つ
の素子回路が複数の副素子回路から構成されているよう
な場合でも有効となる。また、本発明の構成は、素子回
路Ａ，Ａａ，Ａｂ，…（以下、代表して参照符Ａで示
す）を構成する有機ＥＬ素子１を複数のレベルで発光さ
せられれば適用可能であり、上記の各実施の形態にある
複数のＴＦＴを用いる場合に限定されない。

【０１２９】このように構成することによって、時間分
割階調制御を行うにあたって、通常のインターレース走
査に対応した表示データに対して、共通のデータ信号線
Ｄを用いて、相互に隣接する奇数ラインの素子回路Ａ２
ｉ−１ｊと偶数ラインの素子回路Ａ２ｉｊとの選択走査
を工夫するだけで、特別な部分画素を用いなくても、動
画偽輪郭の発生を抑えることができる。たとえば、画素
数が縦４８０×横６４０の表示装置の場合、入力信号が
インターレース信号であれば１フィールド当たり２４０
本分のデータしかないので、画面縦方向４８０本のうち
飛び飛びに２４０本を点灯させるか、縦方向２画素まと
めて４８０本総てを点灯させるかの選択となり、このと
き縦方向２画素まとめて４８０本総てを点灯させること
で、特別な部分画素を設けなくても、動画偽輪郭の発生
を抑えることができる。

【０１３０】ところで、上記の各実施の形態から理解さ
れるとおり、本発明の構成では、素子回路Ａに配置した
メモリ回路Ｍ１，Ｍ２，…の数より多いｂｉｔ数の階調
表示を実現するとき、適切なタイミングで素子回路Ａ外
から表示データを取込まなければならない。しかしなが
ら、通常の映像信号では、各ｂｉｔのデータは各素子回
路Ａの単位でまとめて転送される。したがって、上記各
素子回路Ａ単位の表示データをｂｉｔ毎のデータに変換
する必要がある。そのためのシステム構成の一例が、図
１９に示す表示装置１１の構成である。この表示装置１
１では、素子回路Ａは図１１で示す素子回路Ａｃで示し
ている。

【０１３１】すなわち、この表示装置１１では、外部の
回路から前記各素子回路Ａｃの単位で送られてきた表示
データは、ＲＡＭ１２に一旦貯えられる。また、その素
子回路Ａｃ単位の表示データの同期信号がコントローラ
１３へ入力される。そして、コントローラ１３によって
前記ＲＡＭ１２を制御し、各素子回路Ａｃ単位の表示デ
ータの書込みと、ｂｉｔ単位に変換したデータの読出し
とを行い、必要なタイミングでデータ変換を行い、素子
回路Ａｃｉｊのデータ信号線Ｄｊへ供給する構成であ
る。

【０１３２】前記ＲＡＭ１２は、フレームメモリ等を実
現するものであるが、どのようなフォーマットに変換し
たらよいかは表示装置毎に異なるので、このフレームメ
モリやフォーマット変換用の前記コントローラ１３を表
示パネルと一体化することが好ましい。このとき、前記
メモリ回路Ｍ１，Ｍ２，…をＴＦＴを用いて構成できる
のであるから、同様に該フレームメモリやコントローラ
も、ＴＦＴを用いて一体形成することが好ましい。

【０１３３】さらにまた、上記の素子回路Ａ，Ａａ，Ａ
ｂ，…は、時間分割階調を用いて表示する（これを動画
表示と記す）だけでなく、有機ＥＬ素子１に対応したメ
モリ回路Ｍ１，Ｍ２，…を用いて時間分割階調を用いて
ない表示（これを静止画表示と記す）を行うことも可能
である。この場合、前記フレームメモリとコントローラ
とを表示パネルと一体化することで、前記動画表示時と
静止画表示時とで各々最適なｂｉｔデータを生成するこ
とが可能となるので、好ましい。

【０１３４】なお、前記ＲＡＭ１２はスタティックメモ
リから構成されていなくとも、１フレーム期間Ｔｆ以上
の保持時間を持ったダイナミックメモリから構成されて
もよい。特に、素子回路Ａｃに配置したメモリ回路Ｍ
１，Ｍ２がスタティックメモリ構成である場合、そのメ
モリ回路Ｍ１，Ｍ２に対応する上位ｂｉｔデータを貯え
る前記ＲＡＭ１２のメモリは、ダイナミックメモリの方
が、ＲＡＭサイズ等を小さくできるので好ましい。ま
た、上記各実施の形態で示した駆動方法は、素子回路Ａ
に配置したメモリ回路Ｍ１，Ｍ２，…の数より多い所望
とする階調数の表示を最低限の駆動で実現する手法であ
るけれども、必要な階調数が前記メモリ回路Ｍ１，Ｍ
２，…の数以下であれば、上記手法を使わずに、各素子
回路Ａに配置したメモリ回路Ｍ１，Ｍ２，…だけで表示
を行うようにしてもよい。

【０１３５】また、上記の各実施の形態では、記憶素子
として２つのＣＭＯＳインバータＩＮＶ１，ＩＮＶ２を
用いたスタティックメモリ構成を取っているけれども、
１フレーム期間Ｔｆ１に亘って電位を保持できるのであ
れば、コンデンサ等を用いたダイナミックメモリ構成で
あっても構わない。たとえば、素子回路Ａのメモリ回路
Ｍ１，Ｍ２のうち、一方をコンデンサとしたものは、図
５の素子回路Ａａにおいてメモリ回路Ｍ１を削除したも
のと考えることができ、この場合、コンデンサＣ１が時
間分割階調制御される。また、素子回路Ａのメモリ回路
Ｍ１，Ｍ２のうち、両方をコンデンサとしたものは、図
１３の素子回路Ａｄにおいてメモリ回路Ｍ１，Ｍ２を削
除したものと考えることができ、この場合、コンデンサ
Ｃ１，Ｃ２の少なくとも一方が時間分割階調制御され
る。

【０１３６】また、記憶素子としてもコンデンサを用
い、そのコンデンサによって電位保持手段として用いる
コンデンサＣ１，Ｃ２のデータの書換えを行う場合に
は、記憶素子として用いるコンデンサの容量を、電位保
持手段として用いるコンデンサの容量より大きく（概ね
２倍以上、好ましくは１０倍以上で）なければならな
い。

【０１３７】さらにまた、前記有機ＥＬ素子１の構造と
しては、たとえばガラス基板の上にＩＴＯ等の透明な陽
極を形成し、その上に有機多層膜、さらにＡｌ等の陰極
を形成した構成で実現することができる。また、前記有
機多層膜にも幾つかの構造があるけれども、たとえば、
正孔入層（または陽極バッファ層）としてＣｕＰｃを、
正孔輸送層としてＴＰＤを、発光層としてＤＰＶＢｉ、
Ｚｎ（ｏｘｚ）２、ＤＣＭをドーパントとしたＡｌｑ等
を、電子輸送層としてはＡｌｑ等を積層した構成が好ま
しい。

【０１３８】一方、上述のような有機ＥＬ素子１を駆動
するためのＴＦＴＱ１１，Ｑ２１等は、電荷移動度の大
きな多結晶シリコンプロセスで製作されたＴＦＴを用い
る必要があり、たとえば特開平１０−３０１５３６号公
報などで実現することができる。上記の工程では、プロ
セスの最高温度を、ゲート絶縁膜形成時の６００℃程度
に抑えることができ、高耐熱性ガラスを使用することが
できる。

【０１３９】

【発明の効果】本発明の表示装置は、以上のように、マ
トリクス状に配列された各電気光学素子に対応して設け
たアクティブ素子によって記憶素子に表示データを取込
み、その記憶素子の出力で前記電気光学素子を表示駆動
するようにした表示装置において、記憶素子およびそれ
に対を成す前記アクティブ素子を複数組設けて、輝度レ
ベルを設定するそれら複数の記憶素子の電圧または電流
の和出力で前記電気光学素子を表示駆動するようにし、
さらに一方の記憶素子に対応したアクティブ素子を時間
分割階調駆動する。

【０１４０】それゆえ、デジタル階調制御を時間分割階
調制御で実現するにあたって、中間値以上の表示データ
では他方の記憶素子は１フレーム期間を略発光し続ける
ことになり、中間値以上の表示データと中間値未満の表
示データとの境界があり、それが移動してゆく場合に、
動画偽輪郭の発生を抑えることができる。

【０１４１】また、本発明の表示装置は、以上のよう
に、前記記憶素子ならびにアクティブ素子を２組以上と
するとともに、第１のアクティブ素子または記憶素子の
出力電位を保持して前記電気光学素子に与える電位保持
手段および前記電位保持手段と第１の記憶素子との間に
設けられる第３のアクティブ素子をさらに設け、第１の
アクティブ素子の選択走査とは独立して第３のアクティ
ブ素子を選択走査することで、表示データを直接電位保
持手段へ書込むことができるとともに、第１の記憶素子
へ書込んだ表示データを読出して前記電位保持手段へ書
込むことができるようにする。

【０１４２】それゆえ、一旦第１の記憶素子へ書込んだ
データを第３のアクティブ素子の選択走査によって任意
のタイミングで電位保持手段ヘ読出し、表示することが
でき、同じ表示データを用いて表示駆動する場合、デー
タ信号線からのデータの再書込みを不要とすることがで
きる。また、前記選択走査に要する時間を短縮し、１フ
レーム期間を短縮することができる。また、第１の記憶
素子から表示データを読出して電位保持手段に設定する
ので、データ信号線やそれに接続される浮遊容量をチャ
ージアップする必要はなく、低消費電力化を図ることも
できる。

【０１４３】さらにまた、本発明の表示装置は、以上の
ように、前記電位保持手段に関連して、その電位を予め
定める初期化電位に設定する第４のアクティブ素子をさ
らに備え、第１のアクティブ素子の選択走査によること
なく、該第４のアクティブ素子を介して電位保持手段を
前記予め定める初期化電位として、そのストアデータを
消去する。

【０１４４】それゆえ、第２のアクティブ素子側での表
示の重みを２のｎ乗レベルとし、第１のアクティブ素子
側での表示の重みを（２のｎ乗−１）レベルとし、通常
の２進数データをそのまま使用することができる。

【０１４５】また、本発明の表示装置は、以上のよう
に、前記記憶素子ならびにアクティブ素子は２組以上と
して、下位ビット側となる第１番目の記憶素子の出力に
よる前記電気光学素子の電流駆動能力を基準に、第２番
目以上の記憶素子の出力による前記電気光学素子の電流
駆動能力を、前記第１番目の記憶素子の出力による電流
駆動能力の２の乗数倍に順次設定する。

【０１４６】それゆえ、１フレーム期間に前記第２番目
以降の記憶素子の出力による電気光学素子の発光が続く
ことになるので、動画偽輪郭の発生を、一層少なくする
ことができる。

【０１４７】さらにまた、本発明の表示装置は、以上の
ように、前記記憶素子ならびにアクティブ素子を２組と
し、さらにそれぞれに電位保持手段を設け、その電位保
持手段と記憶素子との間に第３のアクティブ素子をさら
に設けることで、電気光学素子を表示駆動するための表
示データの設定の自由度を向上しつつ、第１のアクティ
ブ素子側と第２のアクティブ素子側とで共通の構成と
し、周期的に切換えを行う。

【０１４８】それゆえ、電気光学素子側で、第１のアク
ティブ素子に対応した構成と第２のアクティブ素子に対
応した構成とで電気光学素子の特性にバラツキがあって
も、平均した輝度を観察することになるので、階調性の
良い表示を得ることができる。

【０１４９】また、本発明の表示装置は、以上のよう
に、前記記憶素子ならびにアクティブ素子を２組以上と
して、そのうち２組のそれぞれに電位保持手段および第
３のアクティブ素子をさらに備え、下位ビットの表示デ
ータの与えられるアクティブ素子側でも、最上位ビット
の表示データの書込みを行う。

【０１５０】それゆえ、２のｎ乗の階調表示を行う場合
に、最上位ビットのデータの表示を、一方のアクティブ
素子側のみで行うと、他方のアクティブ素子側では、最
小表示期間のブランク表示が必要になるのに対して、下
位ビットの表示データの与えられるアクティブ素子に
も、その最上位ビットのデータの表示を行わせること
で、前記ブランク表示を用いることなく、したがって１
フレーム期間を最小限にして、前記２のｎ乗の階調表示
を行うことができる。

【０１５１】さらにまた、本発明の表示装置は、以上の
ように、マトリクス状に配列された各電気光学素子に対
応して設けたアクティブ素子によって記憶素子に表示デ
ータを取込み、その記憶素子の出力で前記電気光学素子
を表示駆動するようにした表示装置において、任意のｉ
ライン目の電気光学素子に対して、隣接するｉ＋１ライ
ン目とｉ−１ライン目との電気光学素子をフィールド周
期で切換えて対を成し、それら一対の電気光学素子に、
同一の表示データの最上位ビットと残余の下位ビットと
を前記フィールド周期毎に交互に切換え表示させる。

【０１５２】それゆえ、時間分割階調制御を行うにあた
って、通常のインターレース走査に対応した表示データ
に対して、共通のデータ信号線を用いて、隣接する奇数
ラインの電気光学素子に対応したアクティブ素子と偶数
ラインの電気光学素子に対応したアクティブ素子との選
択走査を工夫するだけで、動画偽輪郭の発生を抑えるこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施の第１の形態の有機ＥＬディスプ
レイを実現する素子回路の電気回路図である。

【図２】図１で示す素子回路を用いた有機ＥＬディスプ
レイの駆動方法の一例を示す図である。

【図３】図２で示す駆動方法によって動画偽輪郭が抑制
されていることを説明するための図である。

【図４】図１で示す素子回路を用いた有機ＥＬディスプ
レイの駆動方法の他の例を示す図である。

【図５】本発明の実施の第２の形態の有機ＥＬディスプ
レイにおける素子回路の電気回路図である。

【図６】図５で示す素子回路を用いた有機ＥＬディスプ
レイの駆動方法の一例を示す図である。

【図７】図５で示す素子回路を用いた有機ＥＬディスプ
レイの駆動方法の他の例を示す図である。

【図８】本発明の実施の第３の形態の有機ＥＬディスプ
レイにおける素子回路の電気回路図である。

【図９】図８で示す素子回路を用いた有機ＥＬディスプ
レイの駆動方法の一例を示す図である。

【図１０】有機ＥＬ素子の発光輝度と発光効率との関係
の一例を示すグラフである。

【図１１】本発明の実施の第４の形態の有機ＥＬディス
プレイにおける素子回路の電気回路図である。

【図１２】図１１で示す素子回路を用いた有機ＥＬディ
スプレイの駆動方法の一例を示す図である。

【図１３】本発明の実施の第５の形態の有機ＥＬディス
プレイにおける素子回路の電気回路図である。

【図１４】図１３で示す素子回路を用いた有機ＥＬディ
スプレイの駆動方法の一例を示す図である。

【図１５】本発明の実施の第６の形態の有機ＥＬディス
プレイにおける素子回路の電気回路図である。

【図１６】図１５で示す素子回路を用いた有機ＥＬディ
スプレイの駆動方法の一例を示す図である。

【図１７】本発明の実施の第７の形態の有機ＥＬディス
プレイにおける縦方向に隣接した任意のラインの素子回
路の電気回路図である。

【図１８】図１７で示す素子回路を用いたインターレー
ス走査の駆動方法の一例を示す図である。

【図１９】本発明に適用される各素子回路単位の表示デ
ータをｂｉｔ毎のデータに変換するシステム構成の一例
を示す図である。

【図２０】典型的な従来技術である複数ＴＦＴを用いて
デジタル階調表示を実現する素子回路の電気回路図であ
る。

【図２１】他の従来技術である画素分割階調を用いてデ
ジタル階調表示を実現する素子回路の電気回路図であ
る。

【図２２】さらに他の従来技術である時間分割階調を用
いてデジタル階調表示を実現する素子回路の電気回路図
である。

【図２３】図２２で示す素子回路を用いた有機ＥＬディ
スプレイの駆動方法の一例を示す図である。

【図２４】図２３の駆動方法によって動画偽輪郭が発生
するメカニズムを説明するための図である。

【図２５】実際の表示画面での前記動画偽輪郭の様子を
示す図である。

【符号の説明】

１有機ＥＬ素子（電気光学素子）１１表示装置１２ＲＡＭ１３コントローラＡ，Ａａ，Ａｂ，Ａｃ，Ａｄ，Ａｅ素子回路Ａｉｊ，Ａｉ＋１ｊ；Ａｃｉｊ素子回路Ｃ１〜Ｃ３コンデンサ（電位保持手段）Ｄデータ信号線Ｇ；Ｋ；Ｓ走査信号線Ｇａ，Ｇｂ；Ｋａ；Ｓａ選択線ＩＮＶ１，ＩＮＶ２ＣＭＯＳインバータＭ１第１のメモリ回路（第１の記憶素子）Ｍ２第２のメモリ回路（第２の記憶素子）Ｍ３第３のメモリ回路（第３の記憶素子）Ｑ１〜Ｑ４ＴＦＴＱ１１；Ｑ２１；Ｑ３１ａ，Ｑ３１ｂＴＦＴ（電気
光学素子）Ｑ１２ＴＦＴ（第１のアクティブ素子）Ｑ１３，Ｑ２３，Ｑ３３ＴＦＴ（第３のアクティブ
素子）Ｑ２２ＴＦＴ（第２のアクティブ素子）Ｑ３２ＴＦＴＱ１４ＴＦＴ（第４のアクティブ素子）Ｑ１５ＴＦＴＶ電源線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０５Ｂ 33/14 Ｈ０５Ｂ 33/14 Ａ

Claims

【特許請求の範囲】

【請求項１】マトリクス状に配列された各電気光学素子
に対応して設けたアクティブ素子によって記憶素子に表
示データを取込み、その記憶素子の出力で前記電気光学
素子を表示駆動するようにした表示装置において、前記記憶素子およびそれに対を成す前記アクティブ素子
を複数組設けて、それら複数の記憶素子の和出力で前記
電気光学素子を表示駆動し、前記アクティブ素子を選択走査する走査手段は、一方の
記憶素子に対応したアクティブ素子を時間分割階調駆動
することを特徴とする表示装置。
【請求項２】前記記憶素子ならびにアクティブ素子は２
組以上として、第１および第２の記憶素子ならびに第１
および第２のアクティブ素子とし、前記第１のアクティブ素子または記憶素子の出力電位を
保持して前記電気光学素子に与える電位保持手段と、前記電位保持手段と前記第１の記憶素子との間に設けら
れる第３のアクティブ素子とをさらに備え、前記第１および第３のアクティブ素子を選択走査するこ
とで、前記第１の記憶素子および電位保持手段への表示
データの書込み／読出しを制御することを特徴とする請
求項１記載の表示装置。
【請求項３】前記電位保持手段に関連して、その電位を
予め定める初期化電位に設定する第４のアクティブ素子
をさらに備えることを特徴とする請求項２記載の表示装
置。
【請求項４】前記記憶素子ならびにアクティブ素子は２
組以上として、下位ビット側となる第１番目の記憶素子
の出力による前記電気光学素子の電流駆動能力を基準
に、第２番目以上の記憶素子の出力による前記電気光学
素子の電流駆動能力は、前記第１番目の記憶素子の出力
による電流駆動能力の２の乗数倍に順次設定されること
を特徴とする請求項１記載の表示装置。
【請求項５】前記記憶素子ならびにアクティブ素子は２
組として、それぞれ第１および第２の記憶素子ならびに
第１および第２のアクティブ素子とし、前記第１および第２のアクティブ素子の出力電位をそれ
ぞれ保持して前記電気光学素子に与える第１および第２
の電位保持手段と、前記各電位保持手段と前記第１および第２の記憶素子と
の間にそれぞれ設けられる第３のアクティブ素子とをさ
らに備え、前記第１および第２のアクティブ素子と、それらに個別
に対応した第３のアクティブ素子とを選択走査すること
で、前記第１および第２の記憶素子ならびに第１および
第２の電位保持手段への表示データの書込み／読出しを
制御し、かつその制御を第１のアクティブ素子側と第２
のアクティブ素子側とで、周期的に切換えることを特徴
とする請求項１記載の表示装置。
【請求項６】前記記憶素子ならびにアクティブ素子は２
組以上として、そのうち２組を第１および第２の記憶素
子ならびに第１および第２のアクティブ素子とし、前記第１および第２のアクティブ素子の出力電位をそれ
ぞれ保持して前記電気光学素子に与える第１および第２
の電位保持手段と、前記各電位保持手段と前記第１および第２の記憶素子と
の間にそれぞれ設けられる第３のアクティブ素子とをさ
らに備え、前記第１および第２のアクティブ素子と、それらに個別
に対応した第３のアクティブ素子とを選択走査すること
で、前記第１および第２の記憶素子ならびに第１および
第２の電位保持手段への表示データの書込み／読出しを
制御し、かつ下位ビットの表示データの与えられるアク
ティブ素子側でも、最上位ビットの表示データの書込み
を行うことを特徴とする請求項１記載の表示装置。
【請求項７】マトリクス状に配列された各電気光学素子
に対応して設けたアクティブ素子によって記憶素子に表
示データを取込み、その記憶素子の出力で前記電気光学
素子を表示駆動するようにした表示装置において、任意のｉライン目の電気光学素子に対して、隣接するｉ
＋１ライン目とｉ−１ライン目との電気光学素子をフィ
ールド周期で切換えて対を成し、それら一対の電気光学
素子は、同一の表示データの最上位ビットと残余の下位
ビットとを前記フィールド周期毎に交互に切換え表示す
ることを特徴とする表示装置。
【請求項８】マトリクス状に配列された各電気光学素子
に対応して設けたアクティブ素子によって表示データを
取込み、その取込んだデータで前記電気光学素子を表示
駆動するようにした表示装置において、前記表示データを格納する電位保持手段およびこの電位
保持手段へ前記表示データを取込む第１のアクティブ素
子と、前記表示データを格納する記憶素子およびこの記憶素子
へ前記表示データを取込む第２のアクティブ素子とを備
え、前記各アクティブ素子を選択走査する走査手段は前
記第１のアクティブ素子を時間分割階調制御し、前記電位保持手段および記憶素子
の和出力で前記電気光学素子を表示駆動することを特徴
とする表示装置。
【請求項９】マトリクス状に配列された各電気光学素子
に対応して設けたアクティブ素子によって表示データを
取込み、その取込んだデータで前記電気光学素子を表示
駆動するようにした表示装置において、前記表示データを格納する第１および第２の電位保持手
段およびこれら第１および第２の電位保持手段へ前記表
示データをそれぞれ取込む第１および第２のアクティブ
素子を備え、前記各アクティブ素子を選択走査する走査手段は少なく
とも一方のアクティブ素子を時間分割階調制御し、前記
第１および第２の電位保持手段の和出力で前記電気光学
素子を表示駆動することを特徴とする表示装置。