JP2002319867A - パラレル処理回路及びその構成方法 - Google Patents
パラレル処理回路及びその構成方法Info
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Abstract
(57)【要約】
【課題】従来の１バイト処理の通信用ＬＳＩの処理回路
の設計資産を活用し、回路規模の増大を抑制するととも
に、演算処理以外にも汎用性を持たせる。 【解決手段】単位バイト処理回路１〜３の各々が、デー
タ入力端Ａ、フィードバック入力端Ｂを有する単位デス
クランブル回路１１〜１３の各々を備え、単位バイト処
理回路４が、単位デスクランブル回路１４とその出力を
１クロック分遅延させフィードバック信号ｆｂを出力す
るＦ／Ｆ３４とを備える。単位バイト処理回路１の出力
を単位デスクランブル回路１２の入力端Ｂに、単位バイ
ト処理回路２、３の各出力を単位デスクランブル回路１
３，１４の各入力端Ｂに、フィードバック信号ｆｂを単
位デスクランブル回路１１の入力端Ｂにそれぞれ入力し
て、単位バイト処理回路１を初段として単位バイト処理
回路４までのフィードバック経路をカスケード接続して
４バイトパラレルデスクランブル回路を構成する。
の設計資産を活用し、回路規模の増大を抑制するととも
に、演算処理以外にも汎用性を持たせる。 【解決手段】単位バイト処理回路１〜３の各々が、デー
タ入力端Ａ、フィードバック入力端Ｂを有する単位デス
クランブル回路１１〜１３の各々を備え、単位バイト処
理回路４が、単位デスクランブル回路１４とその出力を
１クロック分遅延させフィードバック信号ｆｂを出力す
るＦ／Ｆ３４とを備える。単位バイト処理回路１の出力
を単位デスクランブル回路１２の入力端Ｂに、単位バイ
ト処理回路２、３の各出力を単位デスクランブル回路１
３，１４の各入力端Ｂに、フィードバック信号ｆｂを単
位デスクランブル回路１１の入力端Ｂにそれぞれ入力し
て、単位バイト処理回路１を初段として単位バイト処理
回路４までのフィードバック経路をカスケード接続して
４バイトパラレルデスクランブル回路を構成する。
Description
【０００１】
【発明の属する技術分野】本発明はパラレル処理回路に
関し、特にディジタル通信におけるＣＲＣ処理やシーケ
ンサ等の通信制御処理機能を有する通信用ＬＳＩのパラ
レル処理回路及びその構成方法に関する。
関し、特にディジタル通信におけるＣＲＣ処理やシーケ
ンサ等の通信制御処理機能を有する通信用ＬＳＩのパラ
レル処理回路及びその構成方法に関する。
【０００２】
【従来の技術】近年、ＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏ
ｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ：光同期網）／
ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈ
ｉｅｒａｒｃｈｙ：同期ディジタルハイアラーキ）ベー
スの基幹系ネットワークは、ＡＴＭ（Ａｓｙｎｃｈｒｏ
ｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同期伝送モ
ード）セルとＩＰ（Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏ
ｌ：インターネットプロトコル）を融合させ、ますます
高速化の方向に向かっている。
ｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ：光同期網）／
ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈ
ｉｅｒａｒｃｈｙ：同期ディジタルハイアラーキ）ベー
スの基幹系ネットワークは、ＡＴＭ（Ａｓｙｎｃｈｒｏ
ｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同期伝送モ
ード）セルとＩＰ（Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏ
ｌ：インターネットプロトコル）を融合させ、ますます
高速化の方向に向かっている。
【０００３】通信用ＬＳＩ市場もＬＡＮ（Ｌｏｃａｌ
Ａｒｅａ Ｎｅｔｗｏｒｋ：ローカルエリアネットワー
ク）市場からＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏ
ｒｋ：広域ネットワーク）市場に移行してきていること
により、通信用ＬＳＩの処理速度の高速化が要求されて
いる。
Ａｒｅａ Ｎｅｔｗｏｒｋ：ローカルエリアネットワー
ク）市場からＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏ
ｒｋ：広域ネットワーク）市場に移行してきていること
により、通信用ＬＳＩの処理速度の高速化が要求されて
いる。
【０００４】現在、ＬＡＮ市場では、ＳＯＮＥＴ／ＳＤ
Ｈの伝送速度区分で分類すると、ＯＣ−１（５２Ｍｂｐ
ｓ）、ＯＣ−３（１５５Ｍｂｐｓ）が主流であったが、
ＷＡＮ市場では、ＯＣ−１２（６２２Ｍｂｐｓ）、ＯＣ
−４８（２．５Ｇｂｐｓ）、ＯＣ−１９２（１０Ｇｂｐ
ｓ）に発展してきている。
Ｈの伝送速度区分で分類すると、ＯＣ−１（５２Ｍｂｐ
ｓ）、ＯＣ−３（１５５Ｍｂｐｓ）が主流であったが、
ＷＡＮ市場では、ＯＣ−１２（６２２Ｍｂｐｓ）、ＯＣ
−４８（２．５Ｇｂｐｓ）、ＯＣ−１９２（１０Ｇｂｐ
ｓ）に発展してきている。
【０００５】これに従い、これらの通信システムの各装
置に用いられる通信処理用のＬＳＩ（以下通信用ＬＳ
Ｉ）においても、例えば、ディジタル通信データの誤り
検出用符号であるＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄ
ａｎｓｙ Ｃｈｅｃｋ：巡回冗長検査）処理量も増大
し、また、高速化が要求されるようになってきている。
しかし、従来の１バイト（８ビット）単位のシリアル処
理アーキテキチャでは、プロセス技術の発展を期待して
も追従不可能となってきている。このため、通信用ＬＳ
Ｉにおける内部処理のパラレル処理化が必要になってき
ている。
置に用いられる通信処理用のＬＳＩ（以下通信用ＬＳ
Ｉ）においても、例えば、ディジタル通信データの誤り
検出用符号であるＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄ
ａｎｓｙ Ｃｈｅｃｋ：巡回冗長検査）処理量も増大
し、また、高速化が要求されるようになってきている。
しかし、従来の１バイト（８ビット）単位のシリアル処
理アーキテキチャでは、プロセス技術の発展を期待して
も追従不可能となってきている。このため、通信用ＬＳ
Ｉにおける内部処理のパラレル処理化が必要になってき
ている。
【０００６】ＳＯＮＥＴ／ＳＤＨのネットワーク伝送速
度（以下速度）と通信用ＬＳＩの所要内部処理速度との
関係を示す表１を参照すると、この表は、ネットワーク
速度、内部処理ビット数、動作周波数の関係を示す。現
在、通信用ＬＳＩの内部処理は８ビットで処理されてお
り、現在のアーキテキチャでは、処理速度の限界はＯＣ
−１２（６２２Ｍｂｐｓ）程度である。従って今後、普
及していくであろうＯＣ−４８，１９２の速度に追従し
ていくためには、内部処理のパラレル処理化が必須にな
ってくる。
度（以下速度）と通信用ＬＳＩの所要内部処理速度との
関係を示す表１を参照すると、この表は、ネットワーク
速度、内部処理ビット数、動作周波数の関係を示す。現
在、通信用ＬＳＩの内部処理は８ビットで処理されてお
り、現在のアーキテキチャでは、処理速度の限界はＯＣ
−１２（６２２Ｍｂｐｓ）程度である。従って今後、普
及していくであろうＯＣ−４８，１９２の速度に追従し
ていくためには、内部処理のパラレル処理化が必須にな
ってくる。
【０００７】一般にフィードバック経路を持つ処理回
路、例えば、ＣＲＣ処理回路、シンドローム演算回路、
シーケンサ等において、１バイト単位の処理をパラレル
処理に変換すると回路が複雑になる傾向がある。また、
従来の１バイト処理の回路に対して大幅な回路修正を行
う必要がある。
路、例えば、ＣＲＣ処理回路、シンドローム演算回路、
シーケンサ等において、１バイト単位の処理をパラレル
処理に変換すると回路が複雑になる傾向がある。また、
従来の１バイト処理の回路に対して大幅な回路修正を行
う必要がある。
【０００８】この問題を解決するために、特開平７−９
５０９６号公報記載の従来のパラレル処理回路及びその
構成方法をは、任意のＣＲＣ演算式に対応できるように
ＸＯＲ素子を予め準備しておき、演算式に応じてＸＯＲ
素子の接続を論理的に切り替えられるようにしている。
ＸＯＲ素子の接続切り替えは、生成多項式毎にデータテ
ーブルを設けて実現している。
５０９６号公報記載の従来のパラレル処理回路及びその
構成方法をは、任意のＣＲＣ演算式に対応できるように
ＸＯＲ素子を予め準備しておき、演算式に応じてＸＯＲ
素子の接続を論理的に切り替えられるようにしている。
ＸＯＲ素子の接続切り替えは、生成多項式毎にデータテ
ーブルを設けて実現している。
【０００９】従来のパラレル処理回路をブロックで示す
図７を参照すると、この従来のパラレル処理回路は、Ｃ
ＲＣ計算用の余りテーブルデータを格納するＣＲＣ計算
用データ格納部１００と、複数の生成多項式に対応した
並列ＣＲＣ計算用データテーブルをプログラマブルに設
定指定するブロックデータ設定部２００と、並列ＣＲＣ
計算を実行する並列ＣＲＣ計算部３００と、入力データ
をシフトする入力データシフト部４００と、並列ＣＲＣ
計算部３００で生成したＣＲＣ符号出力用のフリップフ
ロップ５００とを備える。
図７を参照すると、この従来のパラレル処理回路は、Ｃ
ＲＣ計算用の余りテーブルデータを格納するＣＲＣ計算
用データ格納部１００と、複数の生成多項式に対応した
並列ＣＲＣ計算用データテーブルをプログラマブルに設
定指定するブロックデータ設定部２００と、並列ＣＲＣ
計算を実行する並列ＣＲＣ計算部３００と、入力データ
をシフトする入力データシフト部４００と、並列ＣＲＣ
計算部３００で生成したＣＲＣ符号出力用のフリップフ
ロップ５００とを備える。
【００１０】次に、図６を参照して、従来のパラレル処
理回路の動作について説明すると、データ設定部２００
により、複数の生成多項式に対応する余りテーブルデー
タをＣＲＣ計算用データ格納部１００にプログラマブル
に設定することにより、あらゆる生成多項式、入力デー
タ幅に対して、並列ＣＲＣ計算部３００は、ＣＲＣ符号
を並列計算で生成する。
理回路の動作について説明すると、データ設定部２００
により、複数の生成多項式に対応する余りテーブルデー
タをＣＲＣ計算用データ格納部１００にプログラマブル
に設定することにより、あらゆる生成多項式、入力デー
タ幅に対して、並列ＣＲＣ計算部３００は、ＣＲＣ符号
を並列計算で生成する。
【００１１】また、１クロックで入力されるパラレルデ
ータの一部に無効データがあっても、データシフト部４
００で入力データとフィードバックデータを下位ビット
へシフトさせ、シフトされた上位ビットに”０”を挿入
し、さらに、ＣＲＣ計算中にテーブルデータをダイナミ
ックに変更することにより正しいＣＲＣ符号を演算する
ことができる。ここで、無効データ／有効データとは、
データ受信信号の”１”で入力データの有効、”０”で
入力データの無効をそれぞれ意味する。
ータの一部に無効データがあっても、データシフト部４
００で入力データとフィードバックデータを下位ビット
へシフトさせ、シフトされた上位ビットに”０”を挿入
し、さらに、ＣＲＣ計算中にテーブルデータをダイナミ
ックに変更することにより正しいＣＲＣ符号を演算する
ことができる。ここで、無効データ／有効データとは、
データ受信信号の”１”で入力データの有効、”０”で
入力データの無効をそれぞれ意味する。
【００１２】並列ＣＲＣ演算部３００の詳細を示す図８
を参照すると、この並列ＣＲＣ演算部３００は、ｍ（ｍ
は正の整数）ビットの入力データ及びＣＲＣ演算結果の
フィードバックデータ（以下フィードバックデータ）の
各ビットとＣＲＣ計算用テーブルデータの各ビットとの
論理積（ＡＮＤ）演算を行いそのＡＮＤ演算結果を排他
的論理和（ＸＯＲ）演算を行ってＣＲＣ符号を生成する
ＡＮＤ−ＸＯＲ部Ｅ１〜Ｅｍを備える。
を参照すると、この並列ＣＲＣ演算部３００は、ｍ（ｍ
は正の整数）ビットの入力データ及びＣＲＣ演算結果の
フィードバックデータ（以下フィードバックデータ）の
各ビットとＣＲＣ計算用テーブルデータの各ビットとの
論理積（ＡＮＤ）演算を行いそのＡＮＤ演算結果を排他
的論理和（ＸＯＲ）演算を行ってＣＲＣ符号を生成する
ＡＮＤ−ＸＯＲ部Ｅ１〜Ｅｍを備える。
【００１３】入力データ幅ｍが８ビットの場合のＡＮＤ
−ＸＯＲ部の代表としてＡＮＤ−ＸＯＲ部Ｅ１の詳細を
示す図９を参照すると、このＡＮＤ−ＸＯＲ部Ｅ１は、
入力データＤ０〜Ｄ７及びＣＲＣ演算結果のフィードバ
ックデータＤ８〜Ｄ１５の各ビットとＣＲＣ計算用テー
ブルデータｇ０〜ｇ１５の各ビットの論理積（ＡＮＤ）
演算を行う１６個のＡＮＤゲートと、下位から２個づつ
のＡＮＤゲート毎の出力の排他的論理和（ＸＯＲ）演算
を行う８個の１段目のＸＯＲゲートと、下位から２個づ
つの１段目のＸＯＲゲートの出力のＸＯＲ演算を行う４
個の２段目のＸＯＲゲートと、下位から２個づつの２段
目のＸＯＲゲートの出力のＸＯＲ演算を行う２個の３段
目のＸＯＲゲートと、２個の３段目のＸＯＲゲートのＸ
ＯＲ演算を行い演算結果のＣＲＣ符号を出力する４段目
のＸＯＲゲートとを備える。
−ＸＯＲ部の代表としてＡＮＤ−ＸＯＲ部Ｅ１の詳細を
示す図９を参照すると、このＡＮＤ−ＸＯＲ部Ｅ１は、
入力データＤ０〜Ｄ７及びＣＲＣ演算結果のフィードバ
ックデータＤ８〜Ｄ１５の各ビットとＣＲＣ計算用テー
ブルデータｇ０〜ｇ１５の各ビットの論理積（ＡＮＤ）
演算を行う１６個のＡＮＤゲートと、下位から２個づつ
のＡＮＤゲート毎の出力の排他的論理和（ＸＯＲ）演算
を行う８個の１段目のＸＯＲゲートと、下位から２個づ
つの１段目のＸＯＲゲートの出力のＸＯＲ演算を行う４
個の２段目のＸＯＲゲートと、下位から２個づつの２段
目のＸＯＲゲートの出力のＸＯＲ演算を行う２個の３段
目のＸＯＲゲートと、２個の３段目のＸＯＲゲートのＸ
ＯＲ演算を行い演算結果のＣＲＣ符号を出力する４段目
のＸＯＲゲートとを備える。
【００１４】このようなＡＮＤ−ＸＯＲ回路部Ｅ１〜Ｅ
ｍを用いた並列ＣＲＣ演算部の素子数の計算について説
明すると、ＡＴＭセルにおける剰余演算に使うＣＲＣ演
算である、Ｇ（ｘ）＝Ｘ8＋Ｘ2＋Ｘ＋１を処理する場
合、並列ＣＲＣ計算部の素子数は以下のようになる。
ｍを用いた並列ＣＲＣ演算部の素子数の計算について説
明すると、ＡＴＭセルにおける剰余演算に使うＣＲＣ演
算である、Ｇ（ｘ）＝Ｘ8＋Ｘ2＋Ｘ＋１を処理する場
合、並列ＣＲＣ計算部の素子数は以下のようになる。
【００１５】入力ビット幅をｍ、生成多項式の次数をｎ
とすると、並列ＣＲＣ計算部の所要ゲート数は以下の式
となる。 ＸＯＲ素子数＝｛（ｍ／２＋ｍ／４＋・・＋２＋１）＋（ｎ／２＋ｎ／４＋・・ ＋２＋１）＋１｝×ｎ・・・・・・・・・・・・・・・・・・・・・・・（１） ＡＮＤ素子数＝ｍ＋ｎ・・・・・・・・・・・・・・・・・・・・・・・（２） 第１の例として、入力ビット幅ｍが８ビットで生成多項
式の次数ｎが８ビットの場合は次のようになる。
とすると、並列ＣＲＣ計算部の所要ゲート数は以下の式
となる。 ＸＯＲ素子数＝｛（ｍ／２＋ｍ／４＋・・＋２＋１）＋（ｎ／２＋ｎ／４＋・・ ＋２＋１）＋１｝×ｎ・・・・・・・・・・・・・・・・・・・・・・・（１） ＡＮＤ素子数＝ｍ＋ｎ・・・・・・・・・・・・・・・・・・・・・・・（２） 第１の例として、入力ビット幅ｍが８ビットで生成多項
式の次数ｎが８ビットの場合は次のようになる。
【００１６】ＸＯＲ素子数：｛（４＋２＋１）＋（４＋
２＋１）＋１｝×８＝１２０、 ＡＮＤ素子数：８＋８＝１６、 合計：１３６素子となる。
２＋１）＋１｝×８＝１２０、 ＡＮＤ素子数：８＋８＝１６、 合計：１３６素子となる。
【００１７】第２の例として、入力ビット幅が３２ビッ
トの場合は次のようになる。 ＸＯＲ素子数：｛（１６＋８＋４＋２＋１）＋（４＋２
＋１）＋１｝×８＝３１２、 ＡＮＤ素子数：３２＋８＝４０、 合計：３５２素子となる。
トの場合は次のようになる。 ＸＯＲ素子数：｛（１６＋８＋４＋２＋１）＋（４＋２
＋１）＋１｝×８＝３１２、 ＡＮＤ素子数：３２＋８＝４０、 合計：３５２素子となる。
【００１８】しかしながら、上述した従来のパラレル処
理回路は、以下３点の問題点があった。
理回路は、以下３点の問題点があった。
【００１９】第１の問題点は、ＣＲＣ計算用データ格納
部１００に設定する余りテーブルデータを変更すること
により、あらゆる生成多項式に対応できる構成のため、
特に、生成多項式の次数、入力データ幅が大きくなる
と、式１，２に示したように、ＣＲＣ計算部の素子数が
非常に大きくなる傾向があるということである。
部１００に設定する余りテーブルデータを変更すること
により、あらゆる生成多項式に対応できる構成のため、
特に、生成多項式の次数、入力データ幅が大きくなる
と、式１，２に示したように、ＣＲＣ計算部の素子数が
非常に大きくなる傾向があるということである。
【００２０】第２の問題点は、あらゆる生成多項式、入
力データ幅に対応してＣＲＣ符号を生成することができ
るが、逆に演算処理のみにしか汎用性はない。例えば、
入力データのバイト列からシーケンサ制御するシーケン
サ制御回路には適用できないということである。
力データ幅に対応してＣＲＣ符号を生成することができ
るが、逆に演算処理のみにしか汎用性はない。例えば、
入力データのバイト列からシーケンサ制御するシーケン
サ制御回路には適用できないということである。
【００２１】第３の問題点は、１クロックで入力される
パラレルデータの一部に無効データがある場合でも汎用
的にＣＲＣ符号を生成することを可能とするために、余
分な回路であるデータ整列用のデータシフト部４００を
必要とすることである。
パラレルデータの一部に無効データがある場合でも汎用
的にＣＲＣ符号を生成することを可能とするために、余
分な回路であるデータ整列用のデータシフト部４００を
必要とすることである。
【００２２】
【発明が解決しようとする課題】上述した従来のパラレ
ル処理回路及びその構成方法は、ＣＲＣ計算用データ格
納部に設定する余りテーブルデータを変更することによ
り、あらゆる生成多項式に対応できる構成のため、生成
多項式の次数や、入力データ幅が大きくなると、ＣＲＣ
計算部の素子数が非常に大きくなるという欠点があっ
た。
ル処理回路及びその構成方法は、ＣＲＣ計算用データ格
納部に設定する余りテーブルデータを変更することによ
り、あらゆる生成多項式に対応できる構成のため、生成
多項式の次数や、入力データ幅が大きくなると、ＣＲＣ
計算部の素子数が非常に大きくなるという欠点があっ
た。
【００２３】また、あらゆる生成多項式、入力データ幅
に対応してＣＲＣ符号を生成できるが、演算処理にしか
汎用性がなく、例えば、入力データのバイト列からのシ
ーケンサ制御回路への適用ができないという欠点があっ
た。
に対応してＣＲＣ符号を生成できるが、演算処理にしか
汎用性がなく、例えば、入力データのバイト列からのシ
ーケンサ制御回路への適用ができないという欠点があっ
た。
【００２４】さらに、１クロックで入力されるパラレル
データの一部に無効データがある場合でも汎用的にＣＲ
Ｃ符号を生成することを可能とするためシフト処理によ
るデータ整列が必要であり、余分な回路であるデータシ
フト部を必要とするという欠点があった。
データの一部に無効データがある場合でも汎用的にＣＲ
Ｃ符号を生成することを可能とするためシフト処理によ
るデータ整列が必要であり、余分な回路であるデータシ
フト部を必要とするという欠点があった。
【００２５】本発明の目的は、従来８ビット（１バイ
ト）で処理していた通信用ＬＳＩの処理回路の設計資産
を活用し、容易にパラレル処理に適用できるアーキテキ
チャを構築し、このアーキテキチャを適用して回路規模
の増大を抑制するとともに、演算処理以外にも汎用性を
有するパラレル処理回路及びその構成方法を提供するこ
とにある。
ト）で処理していた通信用ＬＳＩの処理回路の設計資産
を活用し、容易にパラレル処理に適用できるアーキテキ
チャを構築し、このアーキテキチャを適用して回路規模
の増大を抑制するとともに、演算処理以外にも汎用性を
有するパラレル処理回路及びその構成方法を提供するこ
とにある。
【００２６】
【課題を解決するための手段】請求項１記載の発明のパ
ラレル処理回路は、ディジタル通信における通信データ
関連演算／通信制御処理機能を有し、各々が１バイト単
位の処理回路である第１〜第ｎ（ｎは正の整数）の単位
バイト処理回路を用いてｎバイトのパラレル処理を行う
通信用ＬＳＩのパラレル処理回路において、前記第１〜
第ｎ−１の単位バイト処理回路の各々が、１バイト単位
の予め定めた通信処理を行う演算組み合わせ回路から成
り、少なくともフィードバック信号が１バイト単位で入
力するフィードバック入力端と処理結果を１バイト単位
の単位バイト処理出力として出力する出力端とを有する
第１〜第ｎ−１の単位バイト通信処理回路の各々を備
え、前記第ｎの単位バイト処理回路が、第ｎの前記単位
バイト通信処理回路とこの第ｎの単位バイト通信処理回
路の出力である第ｎの単位バイト処理出力を１クロック
分遅延させるフリップフロップとを備え、前記第１の単
位バイト処理回路が、第１の単位バイトの入力に応じて
生成した第１の前記単位バイト処理出力を外部出力端子
に出力すると共にこの第１の単位バイト処理出力を第１
のフィードバック出力として次段の第２の単位バイト通
信処理回路の前記フィードバック入力端に入力し、前記
第２の単位バイト処理回路が、第２の単位バイトの入力
に応じて生成した第２の単位バイト処理出力を前記外部
出力端子に出力すると共にこの第２の単位バイト処理出
力を第２のフィードバック出力として次段の第３の単位
バイト通信処理回路の前記フィードバック入力端に入力
することを第ｎの単位バイト通信処理回路の前記フィー
ドバック入力端に入力するまで反復し、前記第ｎの単位
バイト処理回路が、第ｎの単位バイトの入力に応じて生
成した前記第ｎの単位バイト処理出力を前記外部出力端
子に出力すると共にこの第ｎの単位バイト処理出力を前
記フリップフロップに供給し、前記フリップフロップが
前記第ｎの単位バイト処理出力を１クロック分遅延して
第ｎのフィードバック出力として前記第１の単位バイト
通信処理回路のフィードバック入力端に入力することに
より、前記第１の単位バイト処理回路を初段として前記
第ｎの単位バイト処理回路までのフィードバック経路を
カスケード接続して成ることを特徴とするものである。
ラレル処理回路は、ディジタル通信における通信データ
関連演算／通信制御処理機能を有し、各々が１バイト単
位の処理回路である第１〜第ｎ（ｎは正の整数）の単位
バイト処理回路を用いてｎバイトのパラレル処理を行う
通信用ＬＳＩのパラレル処理回路において、前記第１〜
第ｎ−１の単位バイト処理回路の各々が、１バイト単位
の予め定めた通信処理を行う演算組み合わせ回路から成
り、少なくともフィードバック信号が１バイト単位で入
力するフィードバック入力端と処理結果を１バイト単位
の単位バイト処理出力として出力する出力端とを有する
第１〜第ｎ−１の単位バイト通信処理回路の各々を備
え、前記第ｎの単位バイト処理回路が、第ｎの前記単位
バイト通信処理回路とこの第ｎの単位バイト通信処理回
路の出力である第ｎの単位バイト処理出力を１クロック
分遅延させるフリップフロップとを備え、前記第１の単
位バイト処理回路が、第１の単位バイトの入力に応じて
生成した第１の前記単位バイト処理出力を外部出力端子
に出力すると共にこの第１の単位バイト処理出力を第１
のフィードバック出力として次段の第２の単位バイト通
信処理回路の前記フィードバック入力端に入力し、前記
第２の単位バイト処理回路が、第２の単位バイトの入力
に応じて生成した第２の単位バイト処理出力を前記外部
出力端子に出力すると共にこの第２の単位バイト処理出
力を第２のフィードバック出力として次段の第３の単位
バイト通信処理回路の前記フィードバック入力端に入力
することを第ｎの単位バイト通信処理回路の前記フィー
ドバック入力端に入力するまで反復し、前記第ｎの単位
バイト処理回路が、第ｎの単位バイトの入力に応じて生
成した前記第ｎの単位バイト処理出力を前記外部出力端
子に出力すると共にこの第ｎの単位バイト処理出力を前
記フリップフロップに供給し、前記フリップフロップが
前記第ｎの単位バイト処理出力を１クロック分遅延して
第ｎのフィードバック出力として前記第１の単位バイト
通信処理回路のフィードバック入力端に入力することに
より、前記第１の単位バイト処理回路を初段として前記
第ｎの単位バイト処理回路までのフィードバック経路を
カスケード接続して成ることを特徴とするものである。
【００２７】また、請求項２記載の発明は、請求項１記
載のパラレル処理回路において、前記単位バイト処理回
路が、データ入力端子と前記フィードバック入力端子と
前記データ出力端子とを有し１バイト単位で所定のデス
クランブル処理を行う前記単位バイト通信処理回路であ
る単位デスクランブル回路を備え、ｎバイトのパラレル
デスクランブル処理を行うｎバイトデスクランブル回路
を構成することを特徴とするものである。
載のパラレル処理回路において、前記単位バイト処理回
路が、データ入力端子と前記フィードバック入力端子と
前記データ出力端子とを有し１バイト単位で所定のデス
クランブル処理を行う前記単位バイト通信処理回路であ
る単位デスクランブル回路を備え、ｎバイトのパラレル
デスクランブル処理を行うｎバイトデスクランブル回路
を構成することを特徴とするものである。
【００２８】また、請求項３記載の発明は、請求項１記
載のパラレル処理回路において、前記単位バイト処理回
路が、前記フィードバック入力端子と前記データ出力端
子とを有し１バイト単位で所定のスクランブルパターン
発生処理を行う前記単位バイト通信処理回路である単位
スクランブルパターン発生回路と、前記単位スクランブ
ルパターン発生回路の出力と１バイト分の入力データ信
号とを加算し加算単位スクランブルパターンを出力する
加算回路とを備え、ｎバイトのパラレルスクランブルパ
ターン発生処理を行うｎバイトスクランブルパターン発
生回路を構成することを特徴とするものである。
載のパラレル処理回路において、前記単位バイト処理回
路が、前記フィードバック入力端子と前記データ出力端
子とを有し１バイト単位で所定のスクランブルパターン
発生処理を行う前記単位バイト通信処理回路である単位
スクランブルパターン発生回路と、前記単位スクランブ
ルパターン発生回路の出力と１バイト分の入力データ信
号とを加算し加算単位スクランブルパターンを出力する
加算回路とを備え、ｎバイトのパラレルスクランブルパ
ターン発生処理を行うｎバイトスクランブルパターン発
生回路を構成することを特徴とするものである。
【００２９】また、請求項４記載の発明は、請求項１記
載のパラレル処理回路において、前記単位バイト処理回
路が、データ入力端子と前記フィードバック入力端子と
前記データ出力端子とを有し１バイト単位で所定のＣＲ
Ｃ（巡回冗長検査）演算処理を行う前記単位バイト通信
処理回路である単位ＣＲＣ演算処理回路を備え、ｎバイ
トのパラレルＣＲＣ演算処理を行うｎバイトＣＲＣ演算
処理回路を構成することを特徴とするものである。
載のパラレル処理回路において、前記単位バイト処理回
路が、データ入力端子と前記フィードバック入力端子と
前記データ出力端子とを有し１バイト単位で所定のＣＲ
Ｃ（巡回冗長検査）演算処理を行う前記単位バイト通信
処理回路である単位ＣＲＣ演算処理回路を備え、ｎバイ
トのパラレルＣＲＣ演算処理を行うｎバイトＣＲＣ演算
処理回路を構成することを特徴とするものである。
【００３０】また、請求項５記載の発明は、請求項１記
載のパラレル処理回路において、前記単位バイト処理回
路が、データ入力端子と前記フィードバック入力端子と
状態遷移条件を設定する状態遷移制御信号を入力する状
態遷移制御信号入力端子と前記データ出力端子とを有し
１バイト単位でシーケンス制御処理を行い対応の状態信
号を生成する前記単位バイト通信処理回路である単位シ
ーケンス制御回路を備え、ｎバイトのパラレルシーケン
ス制御を行うｎバイトシーケンス制御回路を構成するこ
とを特徴とするである。
載のパラレル処理回路において、前記単位バイト処理回
路が、データ入力端子と前記フィードバック入力端子と
状態遷移条件を設定する状態遷移制御信号を入力する状
態遷移制御信号入力端子と前記データ出力端子とを有し
１バイト単位でシーケンス制御処理を行い対応の状態信
号を生成する前記単位バイト通信処理回路である単位シ
ーケンス制御回路を備え、ｎバイトのパラレルシーケン
ス制御を行うｎバイトシーケンス制御回路を構成するこ
とを特徴とするである。
【００３１】また、請求項６記載の発明は、請求項１記
載のパラレル処理回路において、前記単位バイト処理回
路が、有効信号の論理レベルに応答して前記単位バイト
処理出力を伝達する有効状態と非伝達とする無効状態の
いずれか一方を選択するセレクタを備えて構成されてい
る。
載のパラレル処理回路において、前記単位バイト処理回
路が、有効信号の論理レベルに応答して前記単位バイト
処理出力を伝達する有効状態と非伝達とする無効状態の
いずれか一方を選択するセレクタを備えて構成されてい
る。
【００３２】また、請求項７記載の発明は、請求項５記
載のパラレル処理回路において、前記ｎバイトシーケン
ス制御回路が、第１〜第ｎの入力バイトの各々と第１〜
第ｎの前記状態遷移制御信号の供給に応答して生成した
第１〜第ｎの前記単位バイト状態信号の各々を未来状態
信号として出力し、前記第１〜第ｎ−１の単位バイト状
態信号の各々と、前記第ｎの単位バイト状態信号を１ク
ロック分遅延した第ｎのフィードバック信号の各々を現
在状態信号として出力することを特徴とするものであ
る。
載のパラレル処理回路において、前記ｎバイトシーケン
ス制御回路が、第１〜第ｎの入力バイトの各々と第１〜
第ｎの前記状態遷移制御信号の供給に応答して生成した
第１〜第ｎの前記単位バイト状態信号の各々を未来状態
信号として出力し、前記第１〜第ｎ−１の単位バイト状
態信号の各々と、前記第ｎの単位バイト状態信号を１ク
ロック分遅延した第ｎのフィードバック信号の各々を現
在状態信号として出力することを特徴とするものであ
る。
【００３３】請求項８記載の発明のパラレル処理回路の
構成方法は、ディジタル通信における通信データ関連演
算／通信制御処理機能を有し、各々が１バイト単位の処
理回路である第１〜第ｎ（ｎは正の整数）の単位バイト
処理回路を用いてｎバイトのパラレル処理を行う通信用
ＬＳＩのパラレル処理回路の構成方法において、前記第
１の単位バイト処理回路が、第１の単位バイトの入力に
応じて生成した第１の単位バイト処理出力を外部出力端
子に出力すると共にこの第１の単位バイト処理出力を第
１のフィードバック出力として次段である前記第２の単
位バイト処理回路のフィードバック入力端に入力し、前
記第２の単位バイト処理回路が、第２の単位バイトの入
力に応じて生成した第２の単位バイト処理出力を前記外
部出力端子に出力すると共にこの第２の単位バイト処理
出力を第２のフィードバック出力として次段である前記
第３の単位バイト処理回路のフィードバック入力端に入
力することを前記第ｎの単位バイト処理回路のフィード
バック入力端に入力するまで反復し、前記第ｎの単位バ
イト処理回路が、第ｎの単位バイトの入力に応じて生成
した第ｎの単位バイト処理出力を前記外部出力端子に出
力すると共にこの第ｎの単位バイト処理出力を１クロッ
ク分遅延させて第ｎのフィードバック出力として前記第
１の単位バイト処理回路のフィードバック入力に入力す
ることにより、前記第１の単位バイト処理回路を初段と
して前記第ｎの単位バイト処理回路までのフィードバッ
ク経路をカスケード接続して所望のｎバイトのパラレル
処理回路を構成することを特徴とするものである。
構成方法は、ディジタル通信における通信データ関連演
算／通信制御処理機能を有し、各々が１バイト単位の処
理回路である第１〜第ｎ（ｎは正の整数）の単位バイト
処理回路を用いてｎバイトのパラレル処理を行う通信用
ＬＳＩのパラレル処理回路の構成方法において、前記第
１の単位バイト処理回路が、第１の単位バイトの入力に
応じて生成した第１の単位バイト処理出力を外部出力端
子に出力すると共にこの第１の単位バイト処理出力を第
１のフィードバック出力として次段である前記第２の単
位バイト処理回路のフィードバック入力端に入力し、前
記第２の単位バイト処理回路が、第２の単位バイトの入
力に応じて生成した第２の単位バイト処理出力を前記外
部出力端子に出力すると共にこの第２の単位バイト処理
出力を第２のフィードバック出力として次段である前記
第３の単位バイト処理回路のフィードバック入力端に入
力することを前記第ｎの単位バイト処理回路のフィード
バック入力端に入力するまで反復し、前記第ｎの単位バ
イト処理回路が、第ｎの単位バイトの入力に応じて生成
した第ｎの単位バイト処理出力を前記外部出力端子に出
力すると共にこの第ｎの単位バイト処理出力を１クロッ
ク分遅延させて第ｎのフィードバック出力として前記第
１の単位バイト処理回路のフィードバック入力に入力す
ることにより、前記第１の単位バイト処理回路を初段と
して前記第ｎの単位バイト処理回路までのフィードバッ
ク経路をカスケード接続して所望のｎバイトのパラレル
処理回路を構成することを特徴とするものである。
【００３４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００３５】本実施の形態のパラレル処理回路は、ディ
ジタル通信におけるスクランブル／デスクランブル処理
やＣＲＣ処理及びシーケンス処理等の通信データ関連演
算／通信制御処理機能を有し、各々が１バイト単位の処
理回路である第１〜第ｎ（ｎは正の整数）の単位バイト
処理回路を用いてｎバイトのパラレル処理を行う通信用
ＬＳＩのパラレル処理回路において、上記第１〜第ｎ−
１の単位バイト処理回路の各々が、１バイト単位の予め
定めた通信処理を行う演算組み合わせ回路から成り、少
なくともフィードバック信号が１バイト単位で入力する
フィードバック入力端と処理結果を１バイト単位の単位
バイト処理出力として出力する出力端とを有する第１〜
第ｎ−１の単位バイト通信処理回路の各々を備え、第ｎ
の単位バイト処理回路が、第ｎの前記単位バイト通信処
理回路とこの第ｎの単位バイト通信処理回路の出力であ
る第ｎの単位バイト処理出力を１クロック分遅延させる
フリップフロップとを備え、第１の単位バイト処理回路
が、第１の単位バイトの入力に応じて生成した第１の単
位バイト処理出力を外部出力端子に出力すると共にこの
第１の単位バイト処理出力を第１のフィードバック出力
として次段の第２の単位バイト通信処理回路の前記フィ
ードバック入力端に入力し、第２の単位バイト処理回路
が、第２の単位バイトの入力に応じて生成した第２の単
位バイト処理出力を前記外部出力端子に出力すると共に
この第２の単位バイト処理出力を第２のフィードバック
出力として次段の第３の単位バイト通信処理回路のフィ
ードバック入力端に入力することを第ｎの単位バイト通
信処理回路の前記フィードバック入力端に入力するまで
反復し、第ｎの単位バイト処理回路が、第ｎの単位バイ
トの入力に応じて生成した第ｎの単位バイト処理出力を
外部出力端子に出力すると共にこの第ｎの単位バイト処
理出力を上記フリップフロップに供給し、上記フリップ
フロップが第ｎの単位バイト処理出力を１クロック分遅
延して第ｎのフィードバック出力として第１の単位バイ
ト通信処理回路のフィードバック入力端に入力すること
により、第１の単位バイト処理回路を初段として第ｎの
単位バイト処理回路までのフィードバック経路をカスケ
ード接続して成ることを特徴とするものである。
ジタル通信におけるスクランブル／デスクランブル処理
やＣＲＣ処理及びシーケンス処理等の通信データ関連演
算／通信制御処理機能を有し、各々が１バイト単位の処
理回路である第１〜第ｎ（ｎは正の整数）の単位バイト
処理回路を用いてｎバイトのパラレル処理を行う通信用
ＬＳＩのパラレル処理回路において、上記第１〜第ｎ−
１の単位バイト処理回路の各々が、１バイト単位の予め
定めた通信処理を行う演算組み合わせ回路から成り、少
なくともフィードバック信号が１バイト単位で入力する
フィードバック入力端と処理結果を１バイト単位の単位
バイト処理出力として出力する出力端とを有する第１〜
第ｎ−１の単位バイト通信処理回路の各々を備え、第ｎ
の単位バイト処理回路が、第ｎの前記単位バイト通信処
理回路とこの第ｎの単位バイト通信処理回路の出力であ
る第ｎの単位バイト処理出力を１クロック分遅延させる
フリップフロップとを備え、第１の単位バイト処理回路
が、第１の単位バイトの入力に応じて生成した第１の単
位バイト処理出力を外部出力端子に出力すると共にこの
第１の単位バイト処理出力を第１のフィードバック出力
として次段の第２の単位バイト通信処理回路の前記フィ
ードバック入力端に入力し、第２の単位バイト処理回路
が、第２の単位バイトの入力に応じて生成した第２の単
位バイト処理出力を前記外部出力端子に出力すると共に
この第２の単位バイト処理出力を第２のフィードバック
出力として次段の第３の単位バイト通信処理回路のフィ
ードバック入力端に入力することを第ｎの単位バイト通
信処理回路の前記フィードバック入力端に入力するまで
反復し、第ｎの単位バイト処理回路が、第ｎの単位バイ
トの入力に応じて生成した第ｎの単位バイト処理出力を
外部出力端子に出力すると共にこの第ｎの単位バイト処
理出力を上記フリップフロップに供給し、上記フリップ
フロップが第ｎの単位バイト処理出力を１クロック分遅
延して第ｎのフィードバック出力として第１の単位バイ
ト通信処理回路のフィードバック入力端に入力すること
により、第１の単位バイト処理回路を初段として第ｎの
単位バイト処理回路までのフィードバック経路をカスケ
ード接続して成ることを特徴とするものである。
【００３６】次に、本発明の第１の実施の形態をブロッ
クで示す図１を参照すると、この図に示す本実施の形態
のパラレル処理回路は、４バイトパラレル処理の自己同
期型デスクランブル回路に適用した例であり、各々が１
バイト単位のデスクランブル処理を行う演算組み合わせ
回路から成る１バイト処理回路であり後述のようにフィ
ードバック経路を相互にカスケード（直列）接続した４
個の単位デスクランブル回路１１，１２，１３，１４
と、単位デスクランブル回路１１，１２，１３，１４の
各々の出力を有効信号Ｖ＊（＊は任意の数値、ここでは
３〜０のうちの１つを表す）の値に応じて有効／無効化
する４個のセレクタ２１，２２，２３，２４と、入力端
Ｇがセレクタ２１の出力端Ｆに接続され出力端Ｈが単位
デスクランブル回路１１のフィードバック入力端Ｂ及び
セレクタ２１の入力端Ｄに接続され入力信号を１クロッ
ク分遅延させるフリップフロップ（Ｆ／Ｆ）３４を備え
る。なお、信号経路の近傍の８，３２等の数字はその信
号経路を伝搬する信号のビット幅を示す。また、Ｆ／Ｆ
３４の出力端Ｈから出力されるフィードバック信号ｆｂ
の添字ｔｄは１クロック分の遅延を表す。
クで示す図１を参照すると、この図に示す本実施の形態
のパラレル処理回路は、４バイトパラレル処理の自己同
期型デスクランブル回路に適用した例であり、各々が１
バイト単位のデスクランブル処理を行う演算組み合わせ
回路から成る１バイト処理回路であり後述のようにフィ
ードバック経路を相互にカスケード（直列）接続した４
個の単位デスクランブル回路１１，１２，１３，１４
と、単位デスクランブル回路１１，１２，１３，１４の
各々の出力を有効信号Ｖ＊（＊は任意の数値、ここでは
３〜０のうちの１つを表す）の値に応じて有効／無効化
する４個のセレクタ２１，２２，２３，２４と、入力端
Ｇがセレクタ２１の出力端Ｆに接続され出力端Ｈが単位
デスクランブル回路１１のフィードバック入力端Ｂ及び
セレクタ２１の入力端Ｄに接続され入力信号を１クロッ
ク分遅延させるフリップフロップ（Ｆ／Ｆ）３４を備え
る。なお、信号経路の近傍の８，３２等の数字はその信
号経路を伝搬する信号のビット幅を示す。また、Ｆ／Ｆ
３４の出力端Ｈから出力されるフィードバック信号ｆｂ
の添字ｔｄは１クロック分の遅延を表す。
【００３７】ここで、カスケード接続とは、複数段の任
意の段の動作（出力）がその前段の動作（出力）によっ
て影響されるように接続することである。本実施の形態
では、以下に説明するように、フィードバック経路を初
段の単位デスクランブル回路１１から終段の単位デスク
ランブル回路１４まで直列接続している。
意の段の動作（出力）がその前段の動作（出力）によっ
て影響されるように接続することである。本実施の形態
では、以下に説明するように、フィードバック経路を初
段の単位デスクランブル回路１１から終段の単位デスク
ランブル回路１４まで直列接続している。
【００３８】最初段の単位デスクランブル回路１１の入
力端Ａは入力端子ＤＩに接続され、出力端Ｃはセレクタ
２１の入力端Ｅに接続され、セレクタ２１の出力端Ｆ
は、出力端子ＴＤＯと単位デスクランブル回路１２のフ
ィードバック入力端Ｂに接続される。
力端Ａは入力端子ＤＩに接続され、出力端Ｃはセレクタ
２１の入力端Ｅに接続され、セレクタ２１の出力端Ｆ
は、出力端子ＴＤＯと単位デスクランブル回路１２のフ
ィードバック入力端Ｂに接続される。
【００３９】単位デスクランブル回路１２の入力端Ａは
入力端子ＤＩに接続され、出力端Ｃはセレクタ２２の入
力端Ｅに接続され、セレクタ２２の出力端Ｆは、出力端
子ＴＤＯと単位デスクランブル回路１３のフィードバッ
ク入力端Ｂに接続される。
入力端子ＤＩに接続され、出力端Ｃはセレクタ２２の入
力端Ｅに接続され、セレクタ２２の出力端Ｆは、出力端
子ＴＤＯと単位デスクランブル回路１３のフィードバッ
ク入力端Ｂに接続される。
【００４０】単位デスクランブル回路１３の入力端Ａは
入力端子ＤＩに接続され、出力端Ｃはセレクタ２３の入
力端Ｅに接続され、セレクタ２３の出力端Ｆは、出力端
子ＴＤＯと単位デスクランブル回路１４のフィードバッ
ク入力端Ｂに接続される。
入力端子ＤＩに接続され、出力端Ｃはセレクタ２３の入
力端Ｅに接続され、セレクタ２３の出力端Ｆは、出力端
子ＴＤＯと単位デスクランブル回路１４のフィードバッ
ク入力端Ｂに接続される。
【００４１】最終段の単位デスクランブル回路１４の入
力端Ａは入力端子ＤＩに接続され、出力端Ｃはセレクタ
２４の入力端Ｅに接続され、セレクタ２４の出力端Ｆは
出力端子ＴＤＯと、上記のように、Ｆ／Ｆ３４の入力端
Ｇに接続される。
力端Ａは入力端子ＤＩに接続され、出力端Ｃはセレクタ
２４の入力端Ｅに接続され、セレクタ２４の出力端Ｆは
出力端子ＴＤＯと、上記のように、Ｆ／Ｆ３４の入力端
Ｇに接続される。
【００４２】次に、図１を参照して本実施の形態の動作
について説明すると、まず、入力端子ＴＤＩには、１ク
ロック毎に４バイト（３２ビット）の入力パラレルデー
タＤＩビット３１〜０（以下ビット３１：０等と記述）
が入力する。この４バイトのパラレルデータＤＩビット
３１：０は、１バイト分ずつ、すなわち、ＤＩビット３
１：２４（以下バイトＤＩ３）、ＤＩビット２３：１６
（以下バイトＤＩ２）、ＤＩビット１５：８（以下バイ
トＤＩ１）、及びＤＩビット７：０（以下バイトＤＩ
０）の時系列順で供給され、それぞれ、単位デスクラン
ブル回路１１，１２，１３，１４の各々の入力端Ａに入
力する。
について説明すると、まず、入力端子ＴＤＩには、１ク
ロック毎に４バイト（３２ビット）の入力パラレルデー
タＤＩビット３１〜０（以下ビット３１：０等と記述）
が入力する。この４バイトのパラレルデータＤＩビット
３１：０は、１バイト分ずつ、すなわち、ＤＩビット３
１：２４（以下バイトＤＩ３）、ＤＩビット２３：１６
（以下バイトＤＩ２）、ＤＩビット１５：８（以下バイ
トＤＩ１）、及びＤＩビット７：０（以下バイトＤＩ
０）の時系列順で供給され、それぞれ、単位デスクラン
ブル回路１１，１２，１３，１４の各々の入力端Ａに入
力する。
【００４３】有効信号Ｖ３：０は、４バイトのパラレル
入力データＤＩビット３１：０（バイトＤＩ３：０）に
付随する信号であり、このパラレル入力データバイトＤ
Ｉ３：０のデータの有効／無効を示す信号である。この
うち、有効信号Ｖ３は、ＤＩビット３１：２４（バイト
ＤＩ３）の有効／無効信号で“１”が有効データを
“０”が無効データをそれぞれ意味する。以下同様に、
有効信号Ｖ２は、バイトＤＩ２の有効信号、有効信号Ｖ
１は、バイトＤＩ１の有効信号、有効信号Ｖ０は、バイ
トＤＩ０の有効信号である。
入力データＤＩビット３１：０（バイトＤＩ３：０）に
付随する信号であり、このパラレル入力データバイトＤ
Ｉ３：０のデータの有効／無効を示す信号である。この
うち、有効信号Ｖ３は、ＤＩビット３１：２４（バイト
ＤＩ３）の有効／無効信号で“１”が有効データを
“０”が無効データをそれぞれ意味する。以下同様に、
有効信号Ｖ２は、バイトＤＩ２の有効信号、有効信号Ｖ
１は、バイトＤＩ１の有効信号、有効信号Ｖ０は、バイ
トＤＩ０の有効信号である。
【００４４】有効信号Ｖ３：０の全てが有効（“１”）
である場合、単位デスクランブル回路１１〜１４の各々
は、それぞれ、入力バイトＤＩ３：０の各々をデスクラ
ンブル処理し、対応するセレクタ２１〜２４の出力端Ｆ
から出力バイトＤＯ３〜ＤＯ０の各々を出力する。これ
ら出力バイトＤＯ３〜ＤＯ０をパラレル化して出力端子
ＴＤＯからパラレル出力バイトＤＯ３：０（出力パラレ
ルデータＤＯビット３１：０）を出力する。
である場合、単位デスクランブル回路１１〜１４の各々
は、それぞれ、入力バイトＤＩ３：０の各々をデスクラ
ンブル処理し、対応するセレクタ２１〜２４の出力端Ｆ
から出力バイトＤＯ３〜ＤＯ０の各々を出力する。これ
ら出力バイトＤＯ３〜ＤＯ０をパラレル化して出力端子
ＴＤＯからパラレル出力バイトＤＯ３：０（出力パラレ
ルデータＤＯビット３１：０）を出力する。
【００４５】セレクタ２１〜２４は、１クロック毎の４
バイトの入力バイトＤＩ３：０の内、一部のバイトが無
効データであっても無効データに対する処理結果を後段
の処理回路に伝達しないようにパスさせる機能を有す
る。これにより、４バイトの入力パラレルデータの一部
に無効データがあっても、パラレル処理が可能となる。
バイトの入力バイトＤＩ３：０の内、一部のバイトが無
効データであっても無効データに対する処理結果を後段
の処理回路に伝達しないようにパスさせる機能を有す
る。これにより、４バイトの入力パラレルデータの一部
に無効データがあっても、パラレル処理が可能となる。
【００４６】また、最終段の単位デスクランブル回路１
４のセレクタ２４の出力バイトＤＯ０はＦ／Ｆ３４に供
給され、Ｆ／Ｆ３４は出力バイトＤＯ０対応のフィード
バック信号ｆｂとして初段の単位デスクランブル回路１
１のフィードバック入力端Ｂに供給する。
４のセレクタ２４の出力バイトＤＯ０はＦ／Ｆ３４に供
給され、Ｆ／Ｆ３４は出力バイトＤＯ０対応のフィード
バック信号ｆｂとして初段の単位デスクランブル回路１
１のフィードバック入力端Ｂに供給する。
【００４７】ここで、デスクランブル処理は、公知のよ
うに、暗号化等の目的で送信時にスクランブル処理され
た受信信号をスクランブル処理前の信号系列に戻す処理
である。スクランブル／デスクランブル処理の詳細につ
いては周知であり、本発明に直接関係しないので、省略
する。
うに、暗号化等の目的で送信時にスクランブル処理され
た受信信号をスクランブル処理前の信号系列に戻す処理
である。スクランブル／デスクランブル処理の詳細につ
いては周知であり、本発明に直接関係しないので、省略
する。
【００４８】本実施の形態の４バイトパラレル処理のデ
スクランブル回路の構成法を模式的に説明図で示す図２
を参照すると、このデスクランブル回路の構成手順は、
以下の通りである。 （１）１バイト単位の処理回路、ここでは単位デスクラ
ンブル回路及びその付属回路を、パラレル処理対象とす
る任意のバイト数（ここでは４）分パラレルに配置す
る。以下の説明では、単位デスクランブル回路及びその
付属回路を含め単位バイト処理回路と呼ぶ。
スクランブル回路の構成法を模式的に説明図で示す図２
を参照すると、このデスクランブル回路の構成手順は、
以下の通りである。 （１）１バイト単位の処理回路、ここでは単位デスクラ
ンブル回路及びその付属回路を、パラレル処理対象とす
る任意のバイト数（ここでは４）分パラレルに配置す
る。以下の説明では、単位デスクランブル回路及びその
付属回路を含め単位バイト処理回路と呼ぶ。
【００４９】この例では、４つの単位バイト処理回路１
〜４から構成され、説明の便宜上代表として単位バイト
処理回路１は、単位デスクランブル回路１１と、セレク
タ２１とに加えて、出力用のＦ／Ｆ３１を有する。従っ
て、セレクタ２１の出力端ＦはＦ／Ｆ３１の入力端Ｇに
接続し、Ｆ／Ｆ３１の出力端Ｈは出力端子ＴＤＯに接続
するとともに単位デスクランブル回路１１のフィードバ
ック入力端Ｂに接続しフィードバック経路を構成してい
る。 （２）単位バイト処理回路１のフィードバック経路を構
成するＦ／Ｆ３１の出力端Ｈを単位デスクランブル回路
１１のフィードバック入力端Ｂから切り離し、この出力
端Ｈを次段の単位処理回路２の単位デスクランブル回路
１２のフィードバック入力端Ｂに接続する。 （３）以下同様に、単位バイト処理回路２のフィードバ
ック経路のＦ／Ｆ３２の出力端Ｈを単位デスクランブル
回路１２のフィードバック入力端Ｂから切り離し、この
出力端Ｈを次段の単位処理回路３の単位デスクランブル
回路１３のフィードバック入力端Ｂに接続し、単位バイ
ト処理回路３のフィードバック経路のＦ／Ｆ３３の出力
端Ｈを単位デスクランブル回路１３のフィードバック入
力端Ｂから切り離し、この出力端Ｈを最終段の単位処理
回路４の単位デスクランブル回路１４のフィードバック
入力端Ｂに接続する。 （４）最終段の単位処理回路４のフィードバック経路の
Ｆ／Ｆ３４の出力端Ｈを最前段の単位バイト処理回路１
の単位デスクランブル回路１１のフィードバック入力端
Ｂに接続する。 （５）単位バイト処理回路１〜３の各々のＦ／Ｆ３１〜
Ｆ／Ｆ３３を削除し、また、単位バイト処理回路４のセ
レクタ２４の出力端Ｆを出力端子ＴＤＯに接続し、Ｆ／
Ｆ３４の出力端Ｈから出力端子ＴＤＯへの配線を削除す
る。
〜４から構成され、説明の便宜上代表として単位バイト
処理回路１は、単位デスクランブル回路１１と、セレク
タ２１とに加えて、出力用のＦ／Ｆ３１を有する。従っ
て、セレクタ２１の出力端ＦはＦ／Ｆ３１の入力端Ｇに
接続し、Ｆ／Ｆ３１の出力端Ｈは出力端子ＴＤＯに接続
するとともに単位デスクランブル回路１１のフィードバ
ック入力端Ｂに接続しフィードバック経路を構成してい
る。 （２）単位バイト処理回路１のフィードバック経路を構
成するＦ／Ｆ３１の出力端Ｈを単位デスクランブル回路
１１のフィードバック入力端Ｂから切り離し、この出力
端Ｈを次段の単位処理回路２の単位デスクランブル回路
１２のフィードバック入力端Ｂに接続する。 （３）以下同様に、単位バイト処理回路２のフィードバ
ック経路のＦ／Ｆ３２の出力端Ｈを単位デスクランブル
回路１２のフィードバック入力端Ｂから切り離し、この
出力端Ｈを次段の単位処理回路３の単位デスクランブル
回路１３のフィードバック入力端Ｂに接続し、単位バイ
ト処理回路３のフィードバック経路のＦ／Ｆ３３の出力
端Ｈを単位デスクランブル回路１３のフィードバック入
力端Ｂから切り離し、この出力端Ｈを最終段の単位処理
回路４の単位デスクランブル回路１４のフィードバック
入力端Ｂに接続する。 （４）最終段の単位処理回路４のフィードバック経路の
Ｆ／Ｆ３４の出力端Ｈを最前段の単位バイト処理回路１
の単位デスクランブル回路１１のフィードバック入力端
Ｂに接続する。 （５）単位バイト処理回路１〜３の各々のＦ／Ｆ３１〜
Ｆ／Ｆ３３を削除し、また、単位バイト処理回路４のセ
レクタ２４の出力端Ｆを出力端子ＴＤＯに接続し、Ｆ／
Ｆ３４の出力端Ｈから出力端子ＴＤＯへの配線を削除す
る。
【００５０】このように構成することにより、本実施の
形態のデスクランブル回路は、１クロックで入力した４
バイト入力バイトＤＩ３：１をパラレル処理した４バイ
ト出力バイトＤＯ３：１を出力する。
形態のデスクランブル回路は、１クロックで入力した４
バイト入力バイトＤＩ３：１をパラレル処理した４バイ
ト出力バイトＤＯ３：１を出力する。
【００５１】また、上記手順により、デスクランブル回
路のみでなく任意機能の単位バイト処理回路を、任意の
パラレル処理バイト数に拡張できる。
路のみでなく任意機能の単位バイト処理回路を、任意の
パラレル処理バイト数に拡張できる。
【００５２】すなわち、単位バイト処理回路として、任
意の機能の演算回路、例えば、スクランブル回路／デス
クランブル回路、シンドローム演算等や、シーケンサ制
御回路に対し適用できる。
意の機能の演算回路、例えば、スクランブル回路／デス
クランブル回路、シンドローム演算等や、シーケンサ制
御回路に対し適用できる。
【００５３】基本的には、１バイト単位の処理回路であ
る単位バイト処理回路を任意のパラレル処理バイト数
（ｎ）分カスケードに接続する構成を有しており、最終
段の単位バイト処理回路から、１クロックで処理したｎ
バイト処理の結果を出力する。この結果を、次クロック
の処理にフィードバックすることによりｎバイトのパラ
レル処理が実現できる。
る単位バイト処理回路を任意のパラレル処理バイト数
（ｎ）分カスケードに接続する構成を有しており、最終
段の単位バイト処理回路から、１クロックで処理したｎ
バイト処理の結果を出力する。この結果を、次クロック
の処理にフィードバックすることによりｎバイトのパラ
レル処理が実現できる。
【００５４】また、各単位バイト処理回路の後段に接続
しているセレクタは、上述したように、１クロック毎に
入力されるｎバイトのパラレルデータの内、一部のバイ
トが無効データであっても無効データに対する処理結果
を後段の処理回路に伝達しないようにパスさせる機能を
持つ。これにより、ｎバイトの入力パラレルデータの一
部に無効データがあっても、従来必要としたデータ整列
用のシフト処理回路を設ける必要がなくパラレル処理が
可能となる。従って、データ処理の高速化を容易に図る
ことができる。
しているセレクタは、上述したように、１クロック毎に
入力されるｎバイトのパラレルデータの内、一部のバイ
トが無効データであっても無効データに対する処理結果
を後段の処理回路に伝達しないようにパスさせる機能を
持つ。これにより、ｎバイトの入力パラレルデータの一
部に無効データがあっても、従来必要としたデータ整列
用のシフト処理回路を設ける必要がなくパラレル処理が
可能となる。従って、データ処理の高速化を容易に図る
ことができる。
【００５５】さらに、従来例と比較して回路素子数を削
減できる。以下にその詳細を説明すると、従来技術で説
明した、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎ
ｓｆｅｒ Ｍｏｄｅ：非同期伝送モード）セルにおける
剰余演算に使うパラレル処理であるＣＲＣ（Ｃｙｃｌｉ
ｃ Ｒｅｄｕｎｄａｎｓｙ Ｃｈｅｃｋ：巡回冗長検
査）演算の生成多項式Ｇ（ｘ）＝Ｘ8＋Ｘ2＋Ｘ＋１の処
理を例として、本発明のパラレル処理回路を適用した場
合のＣＲＣ演算回路の所要ゲート数を算出する。
減できる。以下にその詳細を説明すると、従来技術で説
明した、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎ
ｓｆｅｒ Ｍｏｄｅ：非同期伝送モード）セルにおける
剰余演算に使うパラレル処理であるＣＲＣ（Ｃｙｃｌｉ
ｃ Ｒｅｄｕｎｄａｎｓｙ Ｃｈｅｃｋ：巡回冗長検
査）演算の生成多項式Ｇ（ｘ）＝Ｘ8＋Ｘ2＋Ｘ＋１の処
理を例として、本発明のパラレル処理回路を適用した場
合のＣＲＣ演算回路の所要ゲート数を算出する。
【００５６】次に、本発明の第２の実施の形態のＣＲＣ
演算回路を図１と共通の構成要素には共通の参照文字／
数字を付して同様にブロックで示す図３（Ａ）を参照す
ると、この図に示す本実施の形態の４バイトのＣＲＣ演
算回路の前述の第１の実施の形態との相違点は、単位デ
スクランブル回路１１，１２，１３，１４の代わりに基
本的な１バイト処理のＣＲＣ演算回路である単位ＣＲ演
算部７１〜７４を備えることである。
演算回路を図１と共通の構成要素には共通の参照文字／
数字を付して同様にブロックで示す図３（Ａ）を参照す
ると、この図に示す本実施の形態の４バイトのＣＲＣ演
算回路の前述の第１の実施の形態との相違点は、単位デ
スクランブル回路１１，１２，１３，１４の代わりに基
本的な１バイト処理のＣＲＣ演算回路である単位ＣＲ演
算部７１〜７４を備えることである。
【００５７】従来技術と比較のため、最終段の単位バイ
トＣＲＣ処理回路をブロックで示す図３（Ｂ）を参照す
ると、下記論理式で動作し１バイト単位でＣＲＣ演算を
行う単位ＣＲＣ演算部７４と、Ｆ／Ｆ３１とを備える。
なお、説明の便宜上、この図及び以下の説明では、有効
信号Ｖ０が有効状態“１”であるものとしてセレクタ２
４を省略する。
トＣＲＣ処理回路をブロックで示す図３（Ｂ）を参照す
ると、下記論理式で動作し１バイト単位でＣＲＣ演算を
行う単位ＣＲＣ演算部７４と、Ｆ／Ｆ３１とを備える。
なお、説明の便宜上、この図及び以下の説明では、有効
信号Ｖ０が有効状態“１”であるものとしてセレクタ２
４を省略する。
【００５８】入力データをバイトＤＩ０対応のビット表
示であるＤＩ７：１、出力データを同様にＤＯ７：１、
ＣＲＣデータを同様にＣＲＣ７：０とし、ＤＩ７〜ＤＩ
０が入力データのビット７〜ビット０を、ＤＯ７〜ＤＯ
０の各々が出力データＤＯのビット７〜ビット０を、Ｃ
ＲＣ７〜ＣＲＣ０をＣＲＣデータのビット７〜ビット０
をそれぞれ表し、＋をＸＯＲ演算を表すものとすると、
単位ＣＲＣ演算部７４の上記論理式は以下のように表さ
れる。 ＣＲＣ７＝ＤＯ７＋ＤＩ７＋ＤＯ６＋ＤＩ６＋ＤＯ５＋
ＤＩ５ ＣＲＣ６＝ＤＯ６＋ＤＩ６＋ＤＯ５＋ＤＩ５＋ＤＯ４＋
ＤＩ４ ＣＲＣ５＝ＤＯ５＋ＤＩ５＋ＤＯ４＋ＤＩ４＋ＤＯ３＋
ＤＩ３ ＣＲＣ４＝ＤＯ４＋ＤＩ４＋ＤＯ３＋ＤＩ３＋ＤＯ２＋
ＤＩ２ ＣＲＣ３＝ＤＯ７＋ＤＩ７＋ＤＯ３＋ＤＩ３＋ＤＯ２＋
ＤＩ２＋ＤＯ１＋ＤＩ１ ＣＲＣ２＝ＤＯ６＋ＤＩ６＋ＤＯ２＋ＤＩ２＋ＤＯ１＋
ＤＩ１＋ＤＯ０＋ＤＩ０ ＣＲＣ１＝ＤＯ７＋ＤＩ７＋ＤＯ６＋ＤＩ６＋ＤＯ１＋
ＤＩ１＋ＤＯ０＋ＤＩ０ ＣＲＣ０＝ＤＯ７＋ＤＩ７＋ＤＯ６＋ＤＩ６＋ＤＯ０＋
ＤＩ０ すなわち、ＣＲＣ７、ＣＲＣ６、ＣＲＣ５、ＣＲＣ４及
びＣＲＣ０の各々は５個のＸＯＲ素子を必要とし、ＣＲ
Ｃ３、ＣＲＣ２、及びＣＲＣ１の各々は７個のＸＯＲ素
子を必要とする。従って、単位バイトＣＲＣ処理回路の
所要排他的論理和（ＸＯＲ）素子数は、２５＋２１＝４
６素子となる（ただし、論理の最適化によりもっと低減
できる）。
示であるＤＩ７：１、出力データを同様にＤＯ７：１、
ＣＲＣデータを同様にＣＲＣ７：０とし、ＤＩ７〜ＤＩ
０が入力データのビット７〜ビット０を、ＤＯ７〜ＤＯ
０の各々が出力データＤＯのビット７〜ビット０を、Ｃ
ＲＣ７〜ＣＲＣ０をＣＲＣデータのビット７〜ビット０
をそれぞれ表し、＋をＸＯＲ演算を表すものとすると、
単位ＣＲＣ演算部７４の上記論理式は以下のように表さ
れる。 ＣＲＣ７＝ＤＯ７＋ＤＩ７＋ＤＯ６＋ＤＩ６＋ＤＯ５＋
ＤＩ５ ＣＲＣ６＝ＤＯ６＋ＤＩ６＋ＤＯ５＋ＤＩ５＋ＤＯ４＋
ＤＩ４ ＣＲＣ５＝ＤＯ５＋ＤＩ５＋ＤＯ４＋ＤＩ４＋ＤＯ３＋
ＤＩ３ ＣＲＣ４＝ＤＯ４＋ＤＩ４＋ＤＯ３＋ＤＩ３＋ＤＯ２＋
ＤＩ２ ＣＲＣ３＝ＤＯ７＋ＤＩ７＋ＤＯ３＋ＤＩ３＋ＤＯ２＋
ＤＩ２＋ＤＯ１＋ＤＩ１ ＣＲＣ２＝ＤＯ６＋ＤＩ６＋ＤＯ２＋ＤＩ２＋ＤＯ１＋
ＤＩ１＋ＤＯ０＋ＤＩ０ ＣＲＣ１＝ＤＯ７＋ＤＩ７＋ＤＯ６＋ＤＩ６＋ＤＯ１＋
ＤＩ１＋ＤＯ０＋ＤＩ０ ＣＲＣ０＝ＤＯ７＋ＤＩ７＋ＤＯ６＋ＤＩ６＋ＤＯ０＋
ＤＩ０ すなわち、ＣＲＣ７、ＣＲＣ６、ＣＲＣ５、ＣＲＣ４及
びＣＲＣ０の各々は５個のＸＯＲ素子を必要とし、ＣＲ
Ｃ３、ＣＲＣ２、及びＣＲＣ１の各々は７個のＸＯＲ素
子を必要とする。従って、単位バイトＣＲＣ処理回路の
所要排他的論理和（ＸＯＲ）素子数は、２５＋２１＝４
６素子となる（ただし、論理の最適化によりもっと低減
できる）。
【００５９】よって、本実施の形態の４バイトパラレル
ＣＲＣ処理回路の所要ＸＯＲ素子数は、単に単位バイト
ＣＲＣ処理回路の所要ＸＯＲ素子数を４倍すればよいの
で、４６×４＝１８４素子となる。
ＣＲＣ処理回路の所要ＸＯＲ素子数は、単に単位バイト
ＣＲＣ処理回路の所要ＸＯＲ素子数を４倍すればよいの
で、４６×４＝１８４素子となる。
【００６０】従来技術では、所要ＸＯＲ素子数は３５２
素子であったので、本実施の形態により約５０％のＸＯ
Ｒ素子数を削減できる。
素子であったので、本実施の形態により約５０％のＸＯ
Ｒ素子数を削減できる。
【００６１】次に、本発明の第３の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図４を参照すると、この図に示す本実
施の形態のパラレル処理回路はスクランブルパターン発
生部に適用した例であり、前述の第１の実施の形態のデ
スクランブル回路との相違点は、単位デスクランブル発
生回路１１，１２，１３，１４の代わりに、１バイト単
位のスクランブルパターン発生処理を行う演算組み合わ
せ回路から成る４個の単位スクランブルパターン発生回
路４１，４２，４３，４４と、セレクタ２１、２２，２
３，２４の各々の出力と入力バイトＤＩ３，バイトＤＩ
２，バイトＤＩ２，バイトＤＩ１，バイトＤＩ０の各々
とを加算し出力バイトＤＯ３：０を生成する加算回路５
１，５２，５３，５４とを備えることである。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図４を参照すると、この図に示す本実
施の形態のパラレル処理回路はスクランブルパターン発
生部に適用した例であり、前述の第１の実施の形態のデ
スクランブル回路との相違点は、単位デスクランブル発
生回路１１，１２，１３，１４の代わりに、１バイト単
位のスクランブルパターン発生処理を行う演算組み合わ
せ回路から成る４個の単位スクランブルパターン発生回
路４１，４２，４３，４４と、セレクタ２１、２２，２
３，２４の各々の出力と入力バイトＤＩ３，バイトＤＩ
２，バイトＤＩ２，バイトＤＩ１，バイトＤＩ０の各々
とを加算し出力バイトＤＯ３：０を生成する加算回路５
１，５２，５３，５４とを備えることである。
【００６２】単位スクランブルパターン発生回路４１，
４２，４３，４４の各々は、入力端としてフィードバッ
ク入力端Ｂのみを有する。
４２，４３，４４の各々は、入力端としてフィードバッ
ク入力端Ｂのみを有する。
【００６３】上記以外は第１の実施の形態と同様であ
る。
る。
【００６４】次に、本発明の第４の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図５を参照すると、この図に示す本実
施の形態のパラレル処理回路は入力データのバイト列を
シーケンサにて制御するシーケンス制御回路に適用した
例であり、前述の第１の実施の形態のデスクランブル回
路との相違点は、単位デスクランブル発生回路１１，１
２，１３，１４の代わりに、１バイト単位の状態遷移制
御によりシーケンス制御を行う単位シーケンス制御回路
６１，６２，６３，６４を備えることである。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図５を参照すると、この図に示す本実
施の形態のパラレル処理回路は入力データのバイト列を
シーケンサにて制御するシーケンス制御回路に適用した
例であり、前述の第１の実施の形態のデスクランブル回
路との相違点は、単位デスクランブル発生回路１１，１
２，１３，１４の代わりに、１バイト単位の状態遷移制
御によりシーケンス制御を行う単位シーケンス制御回路
６１，６２，６３，６４を備えることである。
【００６５】単位シーケンス制御回路６１，６２，６
３，６４の各々には、データ入力端Ａとフィードバック
入力端Ｂに加えて、シーケンス制御の各状態遷移のため
の状態遷移条件を制御する状態遷移制御信号ＳＴ３，Ｓ
Ｔ２，ＳＴ１，ＳＴ０の各々の入力端Ｊを有する。
３，６４の各々には、データ入力端Ａとフィードバック
入力端Ｂに加えて、シーケンス制御の各状態遷移のため
の状態遷移条件を制御する状態遷移制御信号ＳＴ３，Ｓ
Ｔ２，ＳＴ１，ＳＴ０の各々の入力端Ｊを有する。
【００６６】図５を参照して本実施の形態の動作につい
て説明すると、単位シーケンス制御回路６１，６２，６
３，６４の各々は、入力データバイト３：０の各バイト
毎の状態遷移制御信号ＳＴ３，ＳＴ２，ＳＴ１，ＳＴ０
の各々の供給を受け、パラレル入力データバイト３：０
の各バイトとその状態が１対１で対応するように、状態
信号ＳＥＱ３，ＳＥＱ２，ＳＥＱ１，ＳＥＱ０の各々を
出力する。
て説明すると、単位シーケンス制御回路６１，６２，６
３，６４の各々は、入力データバイト３：０の各バイト
毎の状態遷移制御信号ＳＴ３，ＳＴ２，ＳＴ１，ＳＴ０
の各々の供給を受け、パラレル入力データバイト３：０
の各バイトとその状態が１対１で対応するように、状態
信号ＳＥＱ３，ＳＥＱ２，ＳＥＱ１，ＳＥＱ０の各々を
出力する。
【００６７】このように本演算回路のみならず、入力デ
ータ列をシーケンサにより制御するシーケンス制御回路
に実施の形態のパラレル処理を適用することにより、単
位シーケンス制御回路を容易にパラレル処理化できる。
ータ列をシーケンサにより制御するシーケンス制御回路
に実施の形態のパラレル処理を適用することにより、単
位シーケンス制御回路を容易にパラレル処理化できる。
【００６８】次に、本発明の第５の実施の形態を図５と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図６を参照すると、この図に示す本実
施の形態のパラレル処理回路は第４の実施の形態と同様
にシーケンス制御回路に適用した例であり、前述の第４
の実施の形態のシーケンス制御回路との相違点は、第３
の実施の形態の出力である状態信号ＳＥＱ３，ＳＥＱ
２，ＳＥＱ１，ＳＥＱ０を総括した未来状態信号ＳＥＱ
Ｆに加えて、現在の状態を示す状態信号ＳＥＱＣ３，Ｓ
ＥＱＣ２，ＳＥＱＣ１，ＳＥＱＣ０を総括した現在状態
信号ＳＥＱＣを出力するよう出力回路を構成したことで
ある。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図６を参照すると、この図に示す本実
施の形態のパラレル処理回路は第４の実施の形態と同様
にシーケンス制御回路に適用した例であり、前述の第４
の実施の形態のシーケンス制御回路との相違点は、第３
の実施の形態の出力である状態信号ＳＥＱ３，ＳＥＱ
２，ＳＥＱ１，ＳＥＱ０を総括した未来状態信号ＳＥＱ
Ｆに加えて、現在の状態を示す状態信号ＳＥＱＣ３，Ｓ
ＥＱＣ２，ＳＥＱＣ１，ＳＥＱＣ０を総括した現在状態
信号ＳＥＱＣを出力するよう出力回路を構成したことで
ある。
【００６９】第４の実施の形態のシーケンス制御回路
は、未来状態信号ＳＥＱ３，ＳＥＱ２，ＳＥＱ１，ＳＥ
Ｑ０しか出力していない。よって、状態が遷移したこと
を検出して制御する場合には適用できない。
は、未来状態信号ＳＥＱ３，ＳＥＱ２，ＳＥＱ１，ＳＥ
Ｑ０しか出力していない。よって、状態が遷移したこと
を検出して制御する場合には適用できない。
【００７０】本実施の形態では、未来状態信号ＳＥＱ
３，ＳＥＱ２，ＳＥＱ１，ＳＥＱ０＝ＳＥＱＦに加え
て、単位シーケンス制御回路６１，６２，６３，６４の
各々へのフィードバック信号に対応する現在状態信号Ｓ
ＥＱＣ０，ＳＥＱＣ３，ＳＥＱＣ２，ＳＥＱＣ１＝ＳＥ
ＱＣを出力する。
３，ＳＥＱ２，ＳＥＱ１，ＳＥＱ０＝ＳＥＱＦに加え
て、単位シーケンス制御回路６１，６２，６３，６４の
各々へのフィードバック信号に対応する現在状態信号Ｓ
ＥＱＣ０，ＳＥＱＣ３，ＳＥＱＣ２，ＳＥＱＣ１＝ＳＥ
ＱＣを出力する。
【００７１】状態信号ＳＥＱＣ３，ＳＥＱＣ２，ＳＥＱ
Ｃ１は状態信号ＳＥＱ３，ＳＥＱ２，ＳＥＱ１の各々と
同一の信号であり、ＳＥＱＣ０はフィードバック信号ｆ
ｂと同一の信号である。
Ｃ１は状態信号ＳＥＱ３，ＳＥＱ２，ＳＥＱ１の各々と
同一の信号であり、ＳＥＱＣ０はフィードバック信号ｆ
ｂと同一の信号である。
【００７２】よって、状態が遷移したことは、現在状態
信号ＳＥＱＣと、未来状態信号ＳＥＱＦの変化で検出す
ることが可能になる。
信号ＳＥＱＣと、未来状態信号ＳＥＱＦの変化で検出す
ることが可能になる。
【００７３】
【発明の効果】以上説明したように、本発明のパラレル
処理回路及びその構成方法は、第１〜第ｎ−１の単位バ
イト処理回路の各々が、１バイト単位の予め定めた通信
処理を行う演算組み合わせ回路から成り、少なくともフ
ィードバック信号が１バイト単位で入力するフィードバ
ック入力端と処理結果を１バイト単位の単位バイト処理
出力として出力する出力端とを有する第１〜第ｎ−１の
単位バイト通信処理回路の各々を備え、第ｎの単位バイ
ト処理回路が、第ｎの単位バイト通信処理回路と第ｎの
単位バイト処理出力を１クロック分遅延させるフリップ
フロップとを備え、第１の単位バイト処理回路を初段と
して前記第ｎの単位バイト処理回路までのフィードバッ
ク経路をカスケード接続してパラレル処理回路を構成し
てるため、任意機能の単位バイト処理回路を、容易に任
意のバイト数のパラレル処理回路に変換することができ
るという効果がある。また、入力パラレルデータの一部
に無効データがあっても、データ整列用のシフト処理回
路を設けることなく実現でき、結果として、データ処理
の高速化が可能となるという効果がある。
処理回路及びその構成方法は、第１〜第ｎ−１の単位バ
イト処理回路の各々が、１バイト単位の予め定めた通信
処理を行う演算組み合わせ回路から成り、少なくともフ
ィードバック信号が１バイト単位で入力するフィードバ
ック入力端と処理結果を１バイト単位の単位バイト処理
出力として出力する出力端とを有する第１〜第ｎ−１の
単位バイト通信処理回路の各々を備え、第ｎの単位バイ
ト処理回路が、第ｎの単位バイト通信処理回路と第ｎの
単位バイト処理出力を１クロック分遅延させるフリップ
フロップとを備え、第１の単位バイト処理回路を初段と
して前記第ｎの単位バイト処理回路までのフィードバッ
ク経路をカスケード接続してパラレル処理回路を構成し
てるため、任意機能の単位バイト処理回路を、容易に任
意のバイト数のパラレル処理回路に変換することができ
るという効果がある。また、入力パラレルデータの一部
に無効データがあっても、データ整列用のシフト処理回
路を設けることなく実現でき、結果として、データ処理
の高速化が可能となるという効果がある。
【００７４】また、回路素子数を削減できるという効果
がある。
がある。
【図１】本発明のパラレル処理回路の第１の実施の形態
のデスクランブル回路を示すブロック図である。
のデスクランブル回路を示すブロック図である。
【図２】本実施の形態のパラレル処理回路の構成方法を
示す説明図である。
示す説明図である。
【図３】本発明のパラレル処理回路の第２の実施の形態
のＣＲＣ処理回路の一例を示すブロック図である。
のＣＲＣ処理回路の一例を示すブロック図である。
【図４】本発明のパラレル処理回路の第３の実施の形態
のスクランブルパターン発生回路の一例を示すブロック
図である。
のスクランブルパターン発生回路の一例を示すブロック
図である。
【図５】本発明のパラレル処理回路の第４の実施の形態
のシーケンス制御回路の一例を示すブロック図である。
のシーケンス制御回路の一例を示すブロック図である。
【図６】本発明のパラレル処理回路の第５の実施の形態
のシーケンス制御回路の一例を示すブロック図である。
のシーケンス制御回路の一例を示すブロック図である。
【図７】従来のパラレル処理回路の一例を示すブロック
図である。
図である。
【図８】図７の並列ＣＲＣ演算部の詳細を示すブロック
図である。
図である。
【図９】図８のＡＮＤ−ＸＯＲ部の詳細を示すブロック
図である。
図である。
１〜４ 単位バイト処理回路 １１〜１４ 単位デスクランブル回路 ２１〜２４ セレクタ ３１〜３４ Ｆ／Ｆ ４１〜４４ 単位スクランブルパターン発生回路 ５１〜５４ 加算回路 ６１〜６４ 単位シーケンス制御回路 ７１〜７４ 単位ＣＲＣ演算部 １００ ＣＲＣ計算用データ格納部 ２００ ブロックデータ設定部 ３００ 並列ＣＲＣ演算部 ４００ 入力データシフト部 ５００ フリップフロップ Ｅ１〜Ｅｍ ＡＮＤ−ＸＯＲ部
フロントページの続き Ｆターム(参考） 5B001 AA04 AB01 AB02 AB03 AD06 5J065 AA01 AB01 AC02 AD04 AE01 AF03 AG02 AH02 AH04 AH09 5K014 AA01 BA06 EA02
Claims (8)
- 【請求項１】 ディジタル通信における通信データ関連
演算／通信制御処理機能を有し、各々が１バイト単位の
処理回路である第１〜第ｎ（ｎは正の整数）の単位バイ
ト処理回路を用いてｎバイトのパラレル処理を行う通信
用ＬＳＩのパラレル処理回路において、 前記第１〜第ｎ−１の単位バイト処理回路の各々が、１
バイト単位の予め定めた通信処理を行う演算組み合わせ
回路から成り、少なくともフィードバック信号が１バイ
ト単位で入力するフィードバック入力端と処理結果を１
バイト単位の単位バイト処理出力として出力する出力端
とを有する第１〜第ｎ−１の単位バイト通信処理回路の
各々を備え、 前記第ｎの単位バイト処理回路が、第ｎの前記単位バイ
ト通信処理回路とこの第ｎの単位バイト通信処理回路の
出力である第ｎの単位バイト処理出力を１クロック分遅
延させるフリップフロップとを備え、 前記第１の単位バイト処理回路が、第１の単位バイトの
入力に応じて生成した第１の前記単位バイト処理出力を
外部出力端子に出力すると共にこの第１の単位バイト処
理出力を第１のフィードバック出力として次段の第２の
単位バイト通信処理回路の前記フィードバック入力端に
入力し、 前記第２の単位バイト処理回路が、第２の単位バイトの
入力に応じて生成した第２の単位バイト処理出力を前記
外部出力端子に出力すると共にこの第２の単位バイト処
理出力を第２のフィードバック出力として次段の第３の
単位バイト通信処理回路の前記フィードバック入力端に
入力することを第ｎの単位バイト通信処理回路の前記フ
ィードバック入力端に入力するまで反復し、 前記第ｎの単位バイト処理回路が、第ｎの単位バイトの
入力に応じて生成した前記第ｎの単位バイト処理出力を
前記外部出力端子に出力すると共にこの第ｎの単位バイ
ト処理出力を前記フリップフロップに供給し、前記フリ
ップフロップが前記第ｎの単位バイト処理出力を１クロ
ック分遅延して第ｎのフィードバック出力として前記第
１の単位バイト通信処理回路のフィードバック入力端に
入力することにより、前記第１の単位バイト処理回路を
初段として前記第ｎの単位バイト処理回路までのフィー
ドバック経路をカスケード接続して成ることを特徴とす
るパラレル処理回路。 - 【請求項２】 前記単位バイト処理回路が、データ入力
端子と前記フィードバック入力端子と前記データ出力端
子とを有し１バイト単位で所定のデスクランブル処理を
行う前記単位バイト通信処理回路である単位デスクラン
ブル回路を備え、ｎバイトのパラレルデスクランブル処
理を行うｎバイトデスクランブル回路を構成することを
特徴とする請求項１記載のパラレル処理回路。 - 【請求項３】 前記単位バイト処理回路が、前記フィー
ドバック入力端子と前記データ出力端子とを有し１バイ
ト単位で所定のスクランブルパターン発生処理を行う前
記単位バイト通信処理回路である単位スクランブルパタ
ーン発生回路と、 前記単位スクランブルパターン発生回路の出力と１バイ
ト分の入力データ信号とを加算し加算単位スクランブル
パターンを出力する加算回路とを備え、ｎバイトのパラ
レルスクランブルパターン発生処理を行うｎバイトスク
ランブルパターン発生回路を構成することを特徴とする
請求項１記載のパラレル処理回路。 - 【請求項４】 前記単位バイト処理回路が、データ入力
端子と前記フィードバック入力端子と前記データ出力端
子とを有し１バイト単位で所定のＣＲＣ（巡回冗長検
査）演算処理を行う前記単位バイト通信処理回路である
単位ＣＲＣ演算処理回路を備え、ｎバイトのパラレルＣ
ＲＣ演算処理を行うｎバイトＣＲＣ演算処理回路を構成
することを特徴とする請求項１記載のパラレル処理回
路。 - 【請求項５】 前記単位バイト処理回路が、データ入力
端子と前記フィードバック入力端子と状態遷移条件を設
定する状態遷移制御信号を入力する状態遷移制御信号入
力端子と前記データ出力端子とを有し１バイト単位でシ
ーケンス制御処理を行い対応の状態信号を生成する前記
単位バイト通信処理回路である単位シーケンス制御回路
を備え、ｎバイトのパラレルシーケンス制御を行うｎバ
イトシーケンス制御回路を構成することを特徴とする請
求項１記載のパラレル処理回路。 - 【請求項６】 前記単位バイト処理回路が、有効信号の
論理レベルに応答して前記単位バイト処理出力を伝達す
る有効状態と非伝達とする無効状態のいずれか一方を選
択するセレクタを備えることを特徴とする請求項１記載
のパラレル処理回路。 - 【請求項７】 前記ｎバイトシーケンス制御回路が、第
１〜第ｎの入力バイトの各々と第１〜第ｎの前記状態遷
移制御信号の供給に応答して生成した第１〜第ｎの前記
単位バイト状態信号の各々を未来状態信号として出力
し、 前記第１〜第ｎ−１の単位バイト状態信号の各々と、前
記第ｎの単位バイト状態信号を１クロック分遅延した第
ｎのフィードバック信号の各々を現在状態信号として出
力することを特徴とする請求項５記載のパラレル処理回
路。 - 【請求項８】 ディジタル通信における通信データ関連
演算／通信制御処理機能を有し、各々が１バイト単位の
処理回路である第１〜第ｎ（ｎは正の整数）の単位バイ
ト処理回路を用いてｎバイトのパラレル処理を行う通信
用ＬＳＩのパラレル処理回路の構成方法において、 前記第１の単位バイト処理回路が、第１の単位バイトの
入力に応じて生成した第１の単位バイト処理出力を外部
出力端子に出力すると共にこの第１の単位バイト処理出
力を第１のフィードバック出力として次段である前記第
２の単位バイト処理回路のフィードバック入力端に入力
し、 前記第２の単位バイト処理回路が、第２の単位バイトの
入力に応じて生成した第２の単位バイト処理出力を前記
外部出力端子に出力すると共にこの第２の単位バイト処
理出力を第２のフィードバック出力として次段である前
記第３の単位バイト処理回路のフィードバック入力端に
入力することを前記第ｎの単位バイト処理回路のフィー
ドバック入力端に入力するまで反復し、 前記第ｎの単位バイト処理回路が、第ｎの単位バイトの
入力に応じて生成した第ｎの単位バイト処理出力を前記
外部出力端子に出力すると共にこの第ｎの単位バイト処
理出力を１クロック分遅延させて第ｎのフィードバック
出力として前記第１の単位バイト処理回路のフィードバ
ック入力に入力することにより、前記第１の単位バイト
処理回路を初段として前記第ｎの単位バイト処理回路ま
でのフィードバック経路をカスケード接続して所望のｎ
バイトのパラレル処理回路を構成することを特徴とする
パラレル処理回路の構成方法。
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