JP2002313991A - Semiconductor device and its mounting structure - Google Patents
Semiconductor device and its mounting structureInfo
- Publication number
- JP2002313991A JP2002313991A JP2001113652A JP2001113652A JP2002313991A JP 2002313991 A JP2002313991 A JP 2002313991A JP 2001113652 A JP2001113652 A JP 2001113652A JP 2001113652 A JP2001113652 A JP 2001113652A JP 2002313991 A JP2002313991 A JP 2002313991A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- mounting structure
- external electrode
- layer
- mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はウェハレベルパッケ
ージに好適な半導体装置及びその実装構造体に関し、特
に、検査の実施を容易化することを図った半導体装置及
びその実装構造体に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device suitable for a wafer level package and a mounting structure thereof, and more particularly, to a semiconductor device and a mounting structure thereof which facilitate inspection.
【０００２】[0002]
【従来の技術】近時、最も薄型で小型の実装構造とよば
れるものにダイレクトチップアタッチ（以下、「ＤＣＡ
（Direct Chip Attach）」という）がある。図７は従来
のＤＣＡ実装構造を示す図であって、（ａ）は斜視図、
（ｂ）は断面図である。2. Description of the Related Art In recent years, a direct chip attach (hereinafter referred to as "DCA") has been applied to what is called the thinnest and compact mounting structure.
(Direct Chip Attach) "). 7A and 7B are views showing a conventional DCA mounting structure, in which FIG.
(B) is a sectional view.
【０００３】従来のＤＣＡ実装構造においては、シリコ
ンウェハ１０１上に配線層１０２が形成され、その表面
にボンディングパッド１０３が設けられることにより、
ベアダイ１１０が構成されている。そして、プリント配
線基板１１１の表面に設けられた接続ランド１１２にボ
ンディングパッド１０３を対向させながら、ベアダイ１
１０とプリント配線基板１１１との間に導電性ペースト
１１３がアンダーフィルとして介在されている。In a conventional DCA mounting structure, a wiring layer 102 is formed on a silicon wafer 101, and bonding pads 103 are provided on the surface thereof.
A bare die 110 is configured. Then, while the bonding pad 103 is opposed to the connection land 112 provided on the surface of the printed wiring board 111, the bare die 1
Conductive paste 113 is interposed between underlayer 10 and printed wiring board 111 as an underfill.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来の
ＤＣＡ実装構造においては、ボンディングパッド１０３
の位置が限定されているため、ベアダイ１１０の検査が
困難であり、検査済みのベアダイを入手することが困難
であるという問題点がある。また、ベアダイ１１０の回
路面の保護及び接続強度補強のためにアンダーフィルと
して導電性ペースト１１３が必要とされるため、その製
造工程数が多く、価格が高く、重量が大きいという問題
点もある。更に、導電性ペースト１１３の存在により修
復が困難だという問題点もある。更にまた、ボンディン
グパッドを電極とする構造のため、ファインピッチとな
り、ファインピッチ対応の高価な実装基板が必要とされ
る。そして、シリコンウェハ１１１の配線層１０２が形
成されていない側の表面の研磨については、研磨自体は
可能であるが、シリコンウェハ１１１が割れやすく、ま
た反りやすいため、配線層１０２付近まで研磨すること
ができないという問題点がある。However, in the conventional DCA mounting structure, the bonding pad 103
Are limited, the inspection of the bare die 110 is difficult, and it is difficult to obtain the inspected bare die. In addition, since the conductive paste 113 is required as an underfill for protecting the circuit surface of the bare die 110 and reinforcing the connection strength, there are also problems that the number of manufacturing steps is large, the price is high, and the weight is large. Further, there is a problem that the repair is difficult due to the presence of the conductive paste 113. Furthermore, since the structure uses the bonding pad as an electrode, the pitch becomes fine, and an expensive mounting substrate corresponding to the fine pitch is required. Polishing of the surface of the silicon wafer 111 on the side where the wiring layer 102 is not formed can be polished, but the silicon wafer 111 is easily broken and warped. There is a problem that can not be.
【０００５】本発明はかかる問題点に鑑みてなされたも
のであって、検査を容易に行うことができ、アンダーフ
ィルを不要とすることができる半導体装置及びその実装
構造体を提供することを目的とする。The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device which can be easily inspected and which does not require an underfill, and a mounting structure thereof. And
【０００６】[0006]
【課題を解決するための手段】本発明に係る半導体装置
は、ウェハと、このウェハの表面に形成されボンディン
グパッドを有する配線層と、この配線層上に形成された
樹脂層と、この樹脂層の内部に形成され一端が前記ボン
ディングパッドに接続された再配線と、前記樹脂層の表
面に形成され前記再配線の他端に接続された外部電極
と、を有することを特徴とする。A semiconductor device according to the present invention comprises a wafer, a wiring layer formed on a surface of the wafer and having bonding pads, a resin layer formed on the wiring layer, and a resin layer formed on the wiring layer. And a rewiring one end of which is connected to the bonding pad and an external electrode formed on the surface of the resin layer and connected to the other end of the rewiring.
【０００７】なお、前記樹脂層は、感光性樹脂を含有す
ることが好ましい。Preferably, the resin layer contains a photosensitive resin.
【０００８】本発明においては、配線層上に樹脂層及び
再配線等が形成されているため、外部電極の位置をボン
ディングパッドの位置に拘束されずに任意に設定するこ
とが可能である。このため、一般に使用されているテス
ト用ソケットを使用することが可能であり、検査を容易
に行うことが可能である。また、樹脂層により配線層が
覆われているので、アンダーフィルは不要となる。更
に、樹脂層がウェハの補強材として作用するため、その
材料を機械的応力に対する耐性が高いものとすることに
より、ウェハをより薄くなるまで研磨することが可能と
なり、軽量化及び小型化に好適である。更にまた、実装
時のボンディングワイヤも不要であるので、安価な実装
基板で十分となる。In the present invention, since the resin layer and the rewiring are formed on the wiring layer, the position of the external electrode can be set arbitrarily without being restricted by the position of the bonding pad. Therefore, a commonly used test socket can be used, and the inspection can be easily performed. Further, since the wiring layer is covered with the resin layer, underfill is not required. Furthermore, since the resin layer acts as a reinforcing material for the wafer, by making the material highly resistant to mechanical stress, the wafer can be polished until it becomes thinner, which is suitable for weight reduction and miniaturization. It is. Furthermore, since a bonding wire is not required at the time of mounting, an inexpensive mounting substrate is sufficient.
【０００９】本発明に係る半導体装置の実装構造体は、
上述の半導体装置と、この半導体装置の外部電極に接続
ランドが接続された実装基板と、を有することを特徴と
する。[0009] The mounting structure of the semiconductor device according to the present invention comprises:
The semiconductor device includes the above-described semiconductor device and a mounting substrate in which connection lands are connected to external electrodes of the semiconductor device.
【００１０】なお、前記実装基板として、チップスケー
ルパッケージのインタポーザを使用してもよい。[0010] An interposer of a chip scale package may be used as the mounting substrate.
【００１１】本発明に係る他の半導体装置の実装構造体
は、上述の第１の半導体装置と、この第１の半導体装置
の一部の外部電極に外部電極が接続された上述の第２の
半導体装置と、前記第１の半導体装置の他の外部電極に
接続ランドが接続された実装基板と、を有することを特
徴とする。According to another aspect of the present invention, there is provided a mounting structure for a semiconductor device, wherein the first semiconductor device and the second semiconductor device in which an external electrode is connected to some external electrodes of the first semiconductor device. The semiconductor device includes a semiconductor device, and a mounting substrate having a connection land connected to another external electrode of the first semiconductor device.
【００１２】なお、前記実装基板には、前記第２の半導
体装置がその外部電極側表面を前記実装基板の表面と実
質的に同一の面に位置するようにして収納される凹部が
形成されていることが好ましい。A recess is formed in the mounting board so that the second semiconductor device is housed with its external electrode side surface positioned substantially on the same plane as the surface of the mounting board. Is preferred.
【００１３】また、前記第１の半導体装置の前記外部電
極が形成されていない側の表面上に載置され前記実装基
板に接続された半導体チップを有することができる。The semiconductor device may further include a semiconductor chip mounted on the surface of the first semiconductor device on which the external electrodes are not formed and connected to the mounting substrate.
【００１４】[0014]
【発明の実施の形態】以下、本発明の実施例に係る半導
体装置及びその実装構造体について、添付の図面を参照
して具体的に説明する。図１（ａ）乃至（ｄ）は本発明
の第１の実施例に係る半導体装置を製造する方法を工程
順に示す断面図である。図２は本発明の第１の実施例に
係る半導体装置をプリント配線基板に接続ランドグリッ
ドアレイ実装した状態を示す図であって、（ａ）は斜視
図、（ｂ）は（ａ）中のＡ−Ａ線に沿った断面図であ
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a semiconductor device and a mounting structure thereof according to an embodiment of the present invention will be specifically described with reference to the accompanying drawings. 1A to 1D are cross-sectional views showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention in the order of steps. FIGS. 2A and 2B are views showing a state in which the semiconductor device according to the first embodiment of the present invention is mounted on a printed wiring board by a connection land grid array, wherein FIG. 2A is a perspective view, and FIG. It is sectional drawing along the AA line.
【００１５】第１の実施例に係る半導体装置を製造する
際には、先ず、図１（ａ）に示すように、シリコンウェ
ハ１の表面に所定の回路を形成することにより配線層２
を形成し、更に、配線層２の表面にボンディングパッド
３を形成する。In manufacturing the semiconductor device according to the first embodiment, first, as shown in FIG. 1A, a predetermined circuit is formed on the surface of a silicon wafer 1 to form a wiring layer 2.
Is formed, and a bonding pad 3 is formed on the surface of the wiring layer 2.
【００１６】次いで、図１（ｂ）に示すように、配線層
２上に導体を再配線するための感光性を具備した絶縁樹
脂を塗布した後、これを硬化することにより、感光性樹
脂層４を形成する。Next, as shown in FIG. 1B, an insulating resin having photosensitivity for rewiring the conductor is applied on the wiring layer 2 and then hardened to form a photosensitive resin layer. 4 is formed.
【００１７】その後、図１（ｃ）に示すように、レーザ
加工により感光性樹脂層４のボンディングパッド３上に
位置する部分に開口部を形成する。続いて、この開口部
内及び感光性樹脂層４上にメッキ層を形成する。その
後、他の感光性樹脂層の形成、前記他の感光性樹脂層へ
の開口部の形成及びメッキ層の形成を数回繰り返して行
うことにより、感光性樹脂層５の内部に再配線６が設け
られその端部に外部電極７が接続された再配線層８を配
線層２上に形成する。Thereafter, as shown in FIG. 1C, an opening is formed in the portion of the photosensitive resin layer 4 located on the bonding pad 3 by laser processing. Subsequently, a plating layer is formed in the opening and on the photosensitive resin layer 4. Thereafter, the rewiring 6 is formed inside the photosensitive resin layer 5 by repeatedly performing formation of another photosensitive resin layer, formation of an opening in the other photosensitive resin layer, and formation of a plating layer several times. A rewiring layer 8 provided and connected to the external electrode 7 at the end is formed on the wiring layer 2.
【００１８】次に、図１（ｄ）に示すように、シリコン
ウェハ１の配線層２等が形成されていない側の表面を研
磨する。その後、ダイサを使用してシリコンウェハ１を
ダイサイズに切り分けることにより、薄型でダイサイズ
の第１の実施例に係るベアダイ１０を製造する。Next, as shown in FIG. 1D, the surface of the silicon wafer 1 on the side where the wiring layer 2 and the like are not formed is polished. Thereafter, the silicon wafer 1 is cut into a die size using a dicer, thereby manufacturing the thin and die-sized bare die 10 according to the first embodiment.
【００１９】このようにして製造されたベアダイ１０
は、例えばプリント配線基板（実装基板）１１にグリッ
ドアレイ（以下、「ＬＧＡ（Land Grid Array）」とい
う）実装される。プリント配線基板１１の表面には接続
ランド１２が設けられており、この接続ランド１２と外
部電極７とが半田層１３を介して接続される。なお、半
田層１３は、接続前には、例えば外部電極７上に形成さ
れている。このようにして、実装構造体が構成されてい
る。The thus prepared bare die 10
Are mounted on a printed wiring board (mounting board) 11, for example, in a grid array (hereinafter, referred to as "LGA (Land Grid Array)"). A connection land 12 is provided on the surface of the printed wiring board 11, and the connection land 12 and the external electrode 7 are connected via a solder layer 13. The solder layer 13 is formed, for example, on the external electrode 7 before connection. Thus, a mounting structure is configured.
【００２０】このような第１の実施例によれば、再配線
６のパターンを適宜変更することにより、外部電極７の
配置を任意に設定することが可能である。このため、市
販されているテスト用ソケットを使用してベアダイ１０
の検査を行うことが可能となり、検査済みのパッケージ
を容易に入手することができる。According to the first embodiment, the arrangement of the external electrodes 7 can be arbitrarily set by appropriately changing the pattern of the rewiring 6. For this reason, the bare die 10 is connected to a commercially available test socket.
Can be inspected, and the inspected package can be easily obtained.
【００２１】また、再配線層８を構成する感光性樹脂層
５により配線層２が覆われているため、実装の際に従来
必要とされていたアンダーフィルが不要となり、工程
数、価格及び重量が低減されると共に、ベアダイ１０の
交換が可能となる。Further, since the wiring layer 2 is covered with the photosensitive resin layer 5 constituting the rewiring layer 8, an underfill which has been conventionally required at the time of mounting becomes unnecessary, and the number of steps, cost and weight are reduced. Is reduced, and the bare die 10 can be replaced.
【００２２】更に、外部電極７のピッチ及びサイズを任
意に広げることが可能であるため、この点においても、
従来必要とされていたアンダーフィルによる補強が不要
となる。また、高価なプリント配線基板を実装基板とし
て使用する必要もない。Further, the pitch and size of the external electrodes 7 can be arbitrarily widened.
The conventionally required underfill reinforcement is not required. Also, there is no need to use an expensive printed wiring board as a mounting board.
【００２３】更にまた、外部電極７と接続ランド１２と
の接合材料として、例えば半田を使用することにより、
修理が可能になる。Furthermore, by using, for example, solder as a bonding material between the external electrode 7 and the connection land 12,
Repair becomes possible.
【００２４】また、感光性樹脂層５がシリコンウェハ１
の研磨の際にシリコンウェハ１の強度を補強するので、
シリコンウェハ１をより薄く研磨することが可能とな
り、軽量化及び小型化が実現可能となる。即ち、ベアダ
イ１０の大きさはダイサイズであるため、その実装面積
は従来のＤＣＡのそれと同程度であり、実装高さが低減
される。The photosensitive resin layer 5 is formed on the silicon wafer 1
Since the strength of the silicon wafer 1 is reinforced during polishing,
The silicon wafer 1 can be polished thinner, and a reduction in weight and size can be realized. That is, since the size of the bare die 10 is a die size, the mounting area is almost the same as that of the conventional DCA, and the mounting height is reduced.
【００２５】なお、上述の製造方法では、感光性樹脂の
塗布及びメッキ層の形成等を繰り返すことにより再配線
層８を形成しているが、樹脂付き銅箔を配線層２上に貼
り付けて再配線層を形成してもよい。また、レーザ加工
による開口部の形成の替わりに、露光及び現像によって
開口部を形成してもよい。In the above-described manufacturing method, the rewiring layer 8 is formed by repeating the application of the photosensitive resin and the formation of the plating layer, but the copper foil with the resin is stuck on the wiring layer 2. A rewiring layer may be formed. Also, instead of forming the opening by laser processing, the opening may be formed by exposure and development.
【００２６】更に、プリント配線基板１１に実装する際
には、導電性ペーストを使用してもよい。また、ボール
グリッドアレイ（以下、「ＢＧＡ（Ball Grid Arra
y）」という）にて実装することも可能である。When mounting on the printed wiring board 11, a conductive paste may be used. In addition, a ball grid array (hereinafter referred to as “BGA (Ball Grid Arra
y) ”).
【００２７】次に、本発明の第２の実施例について説明
する。図３は本発明の第２の実施例に係る半導体装置の
実装構造体を示す断面図である。第２の実施例において
は、第１の実施例に係るベアダイ１０が０．８ｍｍピッ
チ以下のチップスケールパッケージ（以下、「ＣＳＰ
（Chip Scale Package）」という）１４におけるインタ
ポーザ（実装基板）１８のボール電極１５が設けられた
側の表面に実装されている。そして、ＣＳＰ１４がボー
ル電極１５を介してプリント配線基板２０の接続ランド
２１に実装されている。Next, a second embodiment of the present invention will be described. FIG. 3 is a sectional view showing a mounting structure of a semiconductor device according to a second embodiment of the present invention. In the second embodiment, the bare die 10 according to the first embodiment has a chip scale package (hereinafter, referred to as “CSP”) having a pitch of 0.8 mm or less.
(Referred to as “Chip Scale Package”) 14 on the surface of the interposer (mounting substrate) 18 on which the ball electrode 15 is provided. The CSP 14 is mounted on the connection land 21 of the printed wiring board 20 via the ball electrode 15.
【００２８】従来、ＤＣＡ等のフリップチップ実装を用
いた図３に示すような実装構造の提案があるが、ＤＣＡ
の実装高さを逃がすために、１．２７ｍｍピッチ以上
で、前後のＢＧＡ用の半田ボールを電極とする必要があ
る。このため、パッケージが大きくなると共に、実装高
さが高くなり、三次元パッケージとすることの利点が少
ない。これに対し、図３に示すような第２の実施例によ
れば、０．８ｍｍピッチ以下のＣＳＰにも適用が可能と
なり、小型かつ薄型のスタックパッケージが実現可能と
なる。Conventionally, there has been proposed a mounting structure as shown in FIG. 3 using flip-chip mounting such as DCA.
In order to escape the mounting height of the above, it is necessary to use the front and rear BGA solder balls at the pitch of 1.27 mm or more as electrodes. For this reason, the size of the package is increased and the mounting height is increased, and there is little advantage in forming a three-dimensional package. On the other hand, according to the second embodiment as shown in FIG. 3, the present invention can be applied to a CSP having a pitch of 0.8 mm or less, and a small and thin stack package can be realized.
【００２９】次に、本発明の第３の実施例について説明
する。図４は本発明の第３の実施例に係る半導体装置の
実装構造体を示す断面図である。第３の実施例において
は、第２の実施例におけるＣＳＰの替わりに、第１の実
施例と同様の構造を有するベアチップ１０ａがボール電
極１５を介してプリント配線基板２０の接続ランド２１
に実装されている。Next, a third embodiment of the present invention will be described. FIG. 4 is a sectional view showing a mounting structure of a semiconductor device according to a third embodiment of the present invention. In the third embodiment, instead of the CSP in the second embodiment, a bare chip 10a having a structure similar to that of the first embodiment is connected to a connection land 21 of a printed wiring board 20 via a ball electrode 15.
Has been implemented.
【００３０】このような第３の実施例によれば、第１の
実施例と同様の構造を有するベアチップ１０ａを使用し
ているので、その配線層上に再配線層が形成されてお
り、インタポーザ１８が不要となる。このため、低価格
で、より一層小型かつ薄型のスタックパッケージを実現
することが可能となる。According to the third embodiment, since the bare chip 10a having the same structure as that of the first embodiment is used, a rewiring layer is formed on the wiring layer. 18 becomes unnecessary. For this reason, it is possible to realize an even smaller and thinner stack package at low cost.
【００３１】次に、本発明の第４の実施例について説明
する。図５は本発明の第４の実施例に係る半導体装置の
実装構造体を示す断面図である。第４の実施例において
は、ベアチップ１０より若干大きい凹部２０ｂが形成さ
れたプリント配線基板２０ａの凹部２０ｂ内に、外部電
極７が形成された側の表面を上側にしてベアチップ１０
が載置されている。また、ベアチップ１０ａがベアチッ
プ１０の外部電極７及びプリント配線基板２０ａの接続
ランド（図示せず）に半田層１３を介してＬＧＡ実装さ
れている。Next, a fourth embodiment of the present invention will be described. FIG. 5 is a sectional view showing a mounting structure of a semiconductor device according to a fourth embodiment of the present invention. In the fourth embodiment, in the recess 20b of the printed wiring board 20a in which the recess 20b slightly larger than the bare chip 10 is formed, the bare chip 10
Is placed. Further, the bare chip 10a is mounted on the external electrodes 7 of the bare chip 10 and the connection lands (not shown) of the printed wiring board 20a via the solder layer 13 by LGA.
【００３２】このような第４の実施例によれば、第３の
実施例より一層スタックパッケージを薄型に実現するこ
とが可能となる。According to the fourth embodiment, it is possible to realize a thinner stack package than the third embodiment.
【００３３】次に、本発明の第５の実施例について説明
する。図６は本発明の第５の実施例に係る半導体装置の
実装構造体を示す断面図である。第５の実施例において
は、第４の実施例における実装構造体の上に、ボンディ
ングパッド（図示せず）が上側になるようにして他のＬ
ＳＩ（大規模集積回路）チップ（半導体チップ）１６が
取り付けられている。そして、ボンディングワイヤ１７
を介してボンディングパッドがインタポーザ２３のボン
ディングパッド２２に接続されている。更に、これらが
モールド樹脂材１９により樹脂封止されている。Next, a fifth embodiment of the present invention will be described. FIG. 6 is a sectional view showing a mounting structure of a semiconductor device according to a fifth embodiment of the present invention. In the fifth embodiment, another L is placed on the mounting structure in the fourth embodiment so that the bonding pad (not shown) is on the upper side.
An SI (large-scale integrated circuit) chip (semiconductor chip) 16 is attached. Then, the bonding wire 17
The bonding pad is connected to the bonding pad 22 of the interposer 23 via. Further, these are resin-sealed by a mold resin material 19.
【００３４】このように構成された第５の実施例によれ
ば、薄型の３段スタックパッケージの実現が可能とな
る。According to the fifth embodiment configured as described above, a thin three-stage stack package can be realized.
【００３５】また、これらをパッケージにするのではな
く、マザーボードに実装することにより、薄型マルチチ
ップモジュールとすることも可能である。Also, by mounting these components on a motherboard instead of forming a package, a thin multi-chip module can be obtained.
【００３６】更に、図１（ａ）乃至（ｄ）に示す半導体
装置（ベアダイ１０）を製造する方法において、薄膜又
は厚膜で形成されたレジスタ素子、コンデンサ素子及び
インダクタ素子等を感光性樹脂層４等内に埋め込み、再
配線層８を形成する際のメッキ処理工程において、これ
らの素子と再配線６とを電気的に接続することにより、
ＬＣＲ内蔵の薄型半導体装置を製造してもよい。Further, in the method of manufacturing the semiconductor device (bare die 10) shown in FIGS. 4 and the like, and in a plating process when forming the rewiring layer 8, by electrically connecting these elements and the rewiring 6,
A thin semiconductor device with a built-in LCR may be manufactured.
【００３７】[0037]
【発明の効果】以上詳述したように、本発明によれば、
配線層上に樹脂層及び再配線等が形成されているため、
外部電極の位置をボンディングパッドの位置に拘束され
ずに任意に設定することができる。このため、一般に使
用されているテスト用ソケットを使用することができ、
検査を容易に行うことができる。即ち、検査済みの半導
体装置を容易に入手できるようになる。また、樹脂層に
より配線層が覆われているので、アンダーフィルを不要
とし、製造工程数、重量及び価格を低減することができ
る。更に、樹脂層がウェハの補強材として作用するた
め、その材料を機械的応力に対する耐性が高いものとす
ることにより、ウェハをより薄くなるまで研磨すること
が可能となり、軽量化及び小型化に好適である。更にま
た、実装時のボンディングワイヤも不要であるので、安
価な実装基板で十分対応することができる。As described in detail above, according to the present invention,
Because a resin layer and rewiring etc. are formed on the wiring layer,
The position of the external electrode can be arbitrarily set without being restricted by the position of the bonding pad. This allows you to use commonly used test sockets,
Inspection can be performed easily. That is, the inspected semiconductor device can be easily obtained. Further, since the wiring layer is covered with the resin layer, underfill is not required, and the number of manufacturing steps, weight, and cost can be reduced. Furthermore, since the resin layer acts as a reinforcing material for the wafer, by making the material highly resistant to mechanical stress, the wafer can be polished until it becomes thinner, which is suitable for weight reduction and miniaturization. It is. Furthermore, since a bonding wire is not required at the time of mounting, an inexpensive mounting substrate can sufficiently cope with the problem.
【図１】（ａ）乃至（ｄ）は本発明の第１の実施例に係
る半導体装置を製造する方法を工程順に示す断面図であ
る。FIGS. 1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to a first embodiment of the present invention in the order of steps.
【図２】本発明の第１の実施例に係る半導体装置をプリ
ント配線基板に接続ランドグリッドアレイ実装した状態
を示す図であって、（ａ）は斜視図、（ｂ）は（ａ）中
のＡ−Ａ線に沿った断面図である。FIGS. 2A and 2B are diagrams showing a state in which the semiconductor device according to the first embodiment of the present invention is mounted on a printed wiring board by a connection land grid array, wherein FIG. 2A is a perspective view and FIG. FIG. 3 is a cross-sectional view taken along line AA of FIG.
【図３】本発明の第２の実施例に係る半導体装置の実装
構造体を示す断面図である。FIG. 3 is a sectional view showing a mounting structure of a semiconductor device according to a second embodiment of the present invention.
【図４】本発明の第３の実施例に係る半導体装置の実装
構造体を示す断面図である。FIG. 4 is a sectional view showing a mounting structure of a semiconductor device according to a third embodiment of the present invention.
【図５】本発明の第４の実施例に係る半導体装置の実装
構造体を示す断面図である。FIG. 5 is a sectional view showing a mounting structure of a semiconductor device according to a fourth embodiment of the present invention.
【図６】本発明の第５の実施例に係る半導体装置の実装
構造体を示す断面図である。FIG. 6 is a sectional view showing a mounting structure of a semiconductor device according to a fifth embodiment of the present invention.
【図７】従来のＤＣＡ実装構造を示す図であって、
（ａ）は斜視図、（ｂ）は断面図である。FIG. 7 is a diagram showing a conventional DCA mounting structure,
(A) is a perspective view, (b) is a sectional view.
１；シリコンウェハ ２；配線層 ３；ボンディングパッド ４、５；感光性樹脂層 ６；再配線 ７；外部電極 ８；再配線層 １０、１０ａ；ベアダイ １１、２０、２０ａ；プリント配線基板 １２、２１；接続ランド １３；半田層 １４；ＣＳＰ １５；ボール電極 １６；ＬＳＩチップ １７；ボンディングワイヤ １８、２３；インタポーザ １９；モールド樹脂材 ２０ｂ；凹部 ２２；ボンディングパッド DESCRIPTION OF SYMBOLS 1; Silicon wafer 2; Wiring layer 3; Bonding pad 4, 5; Photosensitive resin layer 6; Rewiring 7; External electrode 8; Rewiring layer 10, 10a; Bare die 11, 20, 20a; Connection land 13; solder layer 14; CSP 15; ball electrode 16; LSI chip 17; bonding wires 18, 23; interposer 19; mold resin material 20b;
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/07 Ｈ０１Ｌ 21/88 Ｔ 25/18 Ｆターム(参考） 5F033 PP27 PP28 QQ37 QQ47 QQ54 RR27 TT03 UU01 VV07 VV08 VV12 XX33 XX34 XX37 5F044 KK02 LL07 LL13 QQ06 RR02 RR03 RR08 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification code FI Theme coat ゛ (Reference) H01L 25/07 H01L 21/88 T 25/18 F term (Reference) 5F033 PP27 PP28 QQ37 QQ47 QQ54 RR27 TT03 UU01 VV07 VV08 VV12 XX33 XX34 XX37 5F044 KK02 LL07 LL13 QQ06 RR02 RR03 RR08
Claims (7)
ボンディングパッドを有する配線層と、この配線層上に
形成された樹脂層と、この樹脂層の内部に形成され一端
が前記ボンディングパッドに接続された再配線と、前記
樹脂層の表面に形成され前記再配線の他端に接続された
外部電極と、を有することを特徴とする半導体装置。1. A wafer, a wiring layer formed on a surface of the wafer and having a bonding pad, a resin layer formed on the wiring layer, and one end formed inside the resin layer and connected to the bonding pad. A semiconductor device comprising: a rewiring formed by the above-mentioned method; and an external electrode formed on the surface of the resin layer and connected to the other end of the rewiring.
とを特徴とする請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein the resin layer contains a photosensitive resin.
この半導体装置の外部電極に接続ランドが接続された実
装基板と、を有することを特徴とする半導体装置の実装
構造体。3. The semiconductor device according to claim 1 or 2,
And a mounting substrate having connection lands connected to external electrodes of the semiconductor device.
ージのインタポーザであることを特徴とする請求項３に
記載の半導体装置の実装構造体。4. The mounting structure according to claim 3, wherein the mounting substrate is an interposer of a chip scale package.
置と、この第１の半導体装置の一部の外部電極に外部電
極が接続された請求項１又は２に記載の第２の半導体装
置と、前記第１の半導体装置の他の外部電極に接続ラン
ドが接続された実装基板と、を有することを特徴とする
半導体装置の実装構造体。5. The first semiconductor device according to claim 1, wherein an external electrode is connected to a part of the external electrode of the first semiconductor device. A mounting structure for a semiconductor device, comprising: a semiconductor device; and a mounting substrate having a connection land connected to another external electrode of the first semiconductor device.
置がその外部電極側表面を前記実装基板の表面と実質的
に同一の面に位置するようにして収納される凹部が形成
されていることを特徴とする請求項５に記載の半導体装
置の実装構造体。6. A concave portion is formed in the mounting substrate so that the second semiconductor device is housed so that an external electrode side surface of the second semiconductor device is positioned on substantially the same surface as the surface of the mounting substrate. The mounting structure of a semiconductor device according to claim 5, wherein:
形成されていない側の表面上に載置され前記実装基板に
接続された半導体チップを有することを特徴とする請求
項５又は６に記載の半導体装置の実装構造体。7. The semiconductor device according to claim 5, further comprising a semiconductor chip mounted on a surface of the first semiconductor device on which the external electrodes are not formed and connected to the mounting substrate. A mounting structure of the semiconductor device described in the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001113652A JP2002313991A (en) | 2001-04-12 | 2001-04-12 | Semiconductor device and its mounting structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001113652A JP2002313991A (en) | 2001-04-12 | 2001-04-12 | Semiconductor device and its mounting structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002313991A true JP2002313991A (en) | 2002-10-25 |
Family
ID=18964844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001113652A Pending JP2002313991A (en) | 2001-04-12 | 2001-04-12 | Semiconductor device and its mounting structure |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002313991A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006108150A (en) * | 2004-09-30 | 2006-04-20 | Seiko Epson Corp | Semiconductor device and mounting method thereof |
| JP2006261299A (en) * | 2005-03-16 | 2006-09-28 | Yamaha Corp | Semiconductor device and manufacturing method thereof |
| US7728445B2 (en) | 2005-03-16 | 2010-06-01 | Yamaha Corporation | Semiconductor device production method and semiconductor device |
| CN104952744A (en) * | 2015-05-20 | 2015-09-30 | 南通富士通微电子股份有限公司 | Wafer level package structure manufacturing method |
-
2001
- 2001-04-12 JP JP2001113652A patent/JP2002313991A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006108150A (en) * | 2004-09-30 | 2006-04-20 | Seiko Epson Corp | Semiconductor device and mounting method thereof |
| JP4639731B2 (en) * | 2004-09-30 | 2011-02-23 | セイコーエプソン株式会社 | Mounting method of semiconductor device |
| JP2006261299A (en) * | 2005-03-16 | 2006-09-28 | Yamaha Corp | Semiconductor device and manufacturing method thereof |
| US7728445B2 (en) | 2005-03-16 | 2010-06-01 | Yamaha Corporation | Semiconductor device production method and semiconductor device |
| CN104952744A (en) * | 2015-05-20 | 2015-09-30 | 南通富士通微电子股份有限公司 | Wafer level package structure manufacturing method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10297582B2 (en) | BVA interposer | |
| JP5661225B2 (en) | Semiconductor device packaging method | |
| JP3548082B2 (en) | Semiconductor device and manufacturing method thereof | |
| US7528007B2 (en) | Methods for assembling semiconductor devices and interposers | |
| US8294253B2 (en) | Semiconductor device, electronic device and method of manufacturing semiconductor device, having electronic component, sealing resin and multilayer wiring structure | |
| US20080138934A1 (en) | Method of manufacturing multi-stack package | |
| US20120020040A1 (en) | Package-to-package stacking by using interposer with traces, and or standoffs and solder balls | |
| JP2008244437A (en) | Image sensor package having die receiving opening and method thereof | |
| JP3450236B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR20050074961A (en) | Semiconductor stacked multi-package module having inverted second package | |
| JP4602350B2 (en) | Land grid array mounting device and method for forming the same | |
| US20050248011A1 (en) | Flip chip semiconductor package for testing bump and method of fabricating the same | |
| KR19980047801A (en) | Wafer level chip scale package and its manufacturing method | |
| US6507118B1 (en) | Multi-metal layer circuit | |
| US5889333A (en) | Semiconductor device and method for manufacturing such | |
| US20090146299A1 (en) | Semiconductor package and method thereof | |
| JP2016514367A (en) | Package substrate with test pads on fine pitch trace | |
| JP3496569B2 (en) | Semiconductor device, its manufacturing method and its mounting structure | |
| JP2002313991A (en) | Semiconductor device and its mounting structure | |
| KR20090032225A (en) | Wafer level chip scale package and method of fabricating the same | |
| KR101340348B1 (en) | Embedded chip package board using mask pattern and method for manufacturing the same | |
| KR100269539B1 (en) | Method of manufacturing of csp and prepared csp device | |
| KR102002786B1 (en) | Semiconductor package and method for manufacturing the same | |
| JP2901518B2 (en) | Multi-chip semiconductor device | |
| KR100444175B1 (en) | ball grid array of stack chip package |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Effective date: 20040106 Free format text: JAPANESE INTERMEDIATE CODE: A02 |