JP2002311826A - 暗号化・復号化装置、暗号化・復号化方法、データの暗号化方法及びｉｃカード - Google Patents
暗号化・復号化装置、暗号化・復号化方法、データの暗号化方法及びｉｃカードInfo
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Abstract
(57)【要約】
【課題】 簡単な構成で安定的に機密保護の強化を実現
した暗号化・復号化装置、暗号化・復号化方法及びＩＣ
カードを提供する。 【解決手段】 平文データ又は暗号文の処理単位データ
に対応した非反転データ又はその全ビットの反転データ
のいずれか一方をランダムに取り込み、かかるデータを
上記非反転データに対応した転置・換字処理を行うポジ
用スクランブル信号処理と、上記反転データに対応した
転置・換字処理を行うネガ用スクランブル信号処理とを
並列的に行ない、それぞれに対応した出力信号のいずれ
か一方を上記第１信号処理でのデータ選択動作に対応さ
せて取り出す動作を複数回行なって最後の転置・換字の
結果を暗号化データ又は復号化データとする。
した暗号化・復号化装置、暗号化・復号化方法及びＩＣ
カードを提供する。 【解決手段】 平文データ又は暗号文の処理単位データ
に対応した非反転データ又はその全ビットの反転データ
のいずれか一方をランダムに取り込み、かかるデータを
上記非反転データに対応した転置・換字処理を行うポジ
用スクランブル信号処理と、上記反転データに対応した
転置・換字処理を行うネガ用スクランブル信号処理とを
並列的に行ない、それぞれに対応した出力信号のいずれ
か一方を上記第１信号処理でのデータ選択動作に対応さ
せて取り出す動作を複数回行なって最後の転置・換字の
結果を暗号化データ又は復号化データとする。
Description
【０００１】
【発明の属する技術分野】この発明は、暗号化・復号化
装置、暗号化・復号化方法、データの暗号化方法及びＩ
Ｃカードに関し、特にＩＣカードやプログラム内蔵の１
チップマイクロコンピュータのようなＣＰＵとメモリを
含み暗号鍵を使ったデータ処理を行なうものの機密保護
技術に利用して有効な技術に関するものである。
装置、暗号化・復号化方法、データの暗号化方法及びＩ
Ｃカードに関し、特にＩＣカードやプログラム内蔵の１
チップマイクロコンピュータのようなＣＰＵとメモリを
含み暗号鍵を使ったデータ処理を行なうものの機密保護
技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】ＤＥＳ（Data Encryption Standard)
は、広範に用いられている秘密鍵ブロック暗号である。
ＤＥＳのアルゴリズムは、大きく平文のデータフローと
鍵のデータフローに分割できる。平文データフローで
は、ＩＰとよばれる転置（信号の入れ換え）を行った
後、上位と下位それぞれ３２ビットずつにデータを分割
し、転置・換字処理を１６回繰り返す。最後に上位と下
位それぞれ３２ビットデータを統合し、ＩＰ-1とよばれ
る転置を行い、暗号文を得る。ＤＥＳでは、暗号化と復
号化が同じ処理で実現できる。ただし暗号化と復号化で
は、鍵のスケジューリングが異なる。鍵のスケジューリ
ング部分について、詳細は省略するが、鍵データを元
に、各段に対して４８ビット鍵スケジューリングデータ
の出力を行う。
は、広範に用いられている秘密鍵ブロック暗号である。
ＤＥＳのアルゴリズムは、大きく平文のデータフローと
鍵のデータフローに分割できる。平文データフローで
は、ＩＰとよばれる転置（信号の入れ換え）を行った
後、上位と下位それぞれ３２ビットずつにデータを分割
し、転置・換字処理を１６回繰り返す。最後に上位と下
位それぞれ３２ビットデータを統合し、ＩＰ-1とよばれ
る転置を行い、暗号文を得る。ＤＥＳでは、暗号化と復
号化が同じ処理で実現できる。ただし暗号化と復号化で
は、鍵のスケジューリングが異なる。鍵のスケジューリ
ング部分について、詳細は省略するが、鍵データを元
に、各段に対して４８ビット鍵スケジューリングデータ
の出力を行う。
【０００３】通常のＤＥＳアルゴリズムでは、同じ平文
に対しては常に同じ内部動作を行う。その結果、内部信
号が入力信号に依存して変化するので、ＤＰＡ(Diffren
tialPower Analysis)法での統計処理を行いやすい。つ
まり、ＤＰＡ法では、消費電流波形を統計処理して暗号
鍵を推定し、例えばＤＥＳのある部分に仮定した暗号鍵
を当てはめて、平文を変化させながら消費電流波形を測
定して統計する。暗号鍵を様々に変化させながらこの作
業を繰り返し、正しい鍵のときには電流波形が大きなピ
ークを示す。
に対しては常に同じ内部動作を行う。その結果、内部信
号が入力信号に依存して変化するので、ＤＰＡ(Diffren
tialPower Analysis)法での統計処理を行いやすい。つ
まり、ＤＰＡ法では、消費電流波形を統計処理して暗号
鍵を推定し、例えばＤＥＳのある部分に仮定した暗号鍵
を当てはめて、平文を変化させながら消費電流波形を測
定して統計する。暗号鍵を様々に変化させながらこの作
業を繰り返し、正しい鍵のときには電流波形が大きなピ
ークを示す。
【０００４】上記のようなＤＰＡによるＤＥＳ解読に対
する対策の例として、特開２０００−０６６５８５号公
報がある。この公報に記載の技術では、マスクａのパタ
ーンと、そのビット反転のマスクパターンのペアを設
け、暗号化を行う毎にこのペアの一方をスイッチにより
ランダムに選択して、装置内部の平文に依存したビット
をマスクし、暗号文を出力する前に暗号文からマスクａ
の影響を除去するようにするものである。
する対策の例として、特開２０００−０６６５８５号公
報がある。この公報に記載の技術では、マスクａのパタ
ーンと、そのビット反転のマスクパターンのペアを設
け、暗号化を行う毎にこのペアの一方をスイッチにより
ランダムに選択して、装置内部の平文に依存したビット
をマスクし、暗号文を出力する前に暗号文からマスクａ
の影響を除去するようにするものである。
【０００５】上記公報に記載の技術では、本来のデータ
にマスクし、各Ｓ箱に入力する直前でそのマスクを解除
する。このマスクを解除したときにＤＰＡにより解読さ
れる恐れがあるので、Ｓ箱への入力直前におけるマスク
解除、マスク解除後の本来のデータによるＳ箱への入
力、及びＳ箱からの出力のマスク操作を、事前に計算
し、テーブルとして記憶し、テーブル参照することによ
り計算結果を求めるのでマスク解除のための排他的論理
和の計算や、マスクをかけるための排他的論理和の計算
が行われることはないのでＤＰＡによる解読を不可能に
することができる説明されている。
にマスクし、各Ｓ箱に入力する直前でそのマスクを解除
する。このマスクを解除したときにＤＰＡにより解読さ
れる恐れがあるので、Ｓ箱への入力直前におけるマスク
解除、マスク解除後の本来のデータによるＳ箱への入
力、及びＳ箱からの出力のマスク操作を、事前に計算
し、テーブルとして記憶し、テーブル参照することによ
り計算結果を求めるのでマスク解除のための排他的論理
和の計算や、マスクをかけるための排他的論理和の計算
が行われることはないのでＤＰＡによる解読を不可能に
することができる説明されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記公
報の技術では、排他的論理和の計算を事前にテーブルと
して記憶させる構成であり、上記マスクの機能を充分に
発揮させるために本来のデータに相当するようなビット
にする必要があり、その組み合わせも膨大になるので、
かかる膨大な組み合わせからなるマスクに対応した演算
結果を格納するテーブル（記憶回路）の回路規模が大き
くなってしまう。また、ＤＰＡによる解読防止のために
は、上記マスクが特定のパターンに偏らないようにする
必要のあることは説明されているが、どのようにすれば
複数ビットのパターンが偏らないようにできることの具
体的な記述はなく、ＤＰＡによる解読の可能性を残して
いる。
報の技術では、排他的論理和の計算を事前にテーブルと
して記憶させる構成であり、上記マスクの機能を充分に
発揮させるために本来のデータに相当するようなビット
にする必要があり、その組み合わせも膨大になるので、
かかる膨大な組み合わせからなるマスクに対応した演算
結果を格納するテーブル（記憶回路）の回路規模が大き
くなってしまう。また、ＤＰＡによる解読防止のために
は、上記マスクが特定のパターンに偏らないようにする
必要のあることは説明されているが、どのようにすれば
複数ビットのパターンが偏らないようにできることの具
体的な記述はなく、ＤＰＡによる解読の可能性を残して
いる。
【０００７】この発明の目的は、簡単な構成で安定的に
機密保護の強化を実現した暗号化・復号化装置、暗号化
・復号化方法及びＩＣカードを提供することにある。こ
の発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。
機密保護の強化を実現した暗号化・復号化装置、暗号化
・復号化方法及びＩＣカードを提供することにある。こ
の発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、入力選択回路において、平
文データ又は暗号文の処理単位データに対応した非反転
データ又はその全ビットの反転データのいずれか一方を
ランダムに取り込み、かかる入力選択回路を通したデー
タを上記非反転データに対応した転置・換字処理を行う
ポジ用スクランブル回路及び反転データに対応した転置
・換字処理を行うネガ用スクランブル回路に伝え、出力
選択回路により上記ポジ用スクランブル回路又はネガ用
スクランブル回路で転置・換字処理された出力信号のい
ずれか一方を上記入力選択回路の選択動作に対応させて
取り出し、出力回路により上記ポジ用スクランブル回路
及びネガ用スクランブル回路での複数回の転置・換字の
結果を最終転置して暗号文又は平文データを得る。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、入力選択回路において、平
文データ又は暗号文の処理単位データに対応した非反転
データ又はその全ビットの反転データのいずれか一方を
ランダムに取り込み、かかる入力選択回路を通したデー
タを上記非反転データに対応した転置・換字処理を行う
ポジ用スクランブル回路及び反転データに対応した転置
・換字処理を行うネガ用スクランブル回路に伝え、出力
選択回路により上記ポジ用スクランブル回路又はネガ用
スクランブル回路で転置・換字処理された出力信号のい
ずれか一方を上記入力選択回路の選択動作に対応させて
取り出し、出力回路により上記ポジ用スクランブル回路
及びネガ用スクランブル回路での複数回の転置・換字の
結果を最終転置して暗号文又は平文データを得る。
【０００９】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、平文データ又は暗号文の処理単位データ
に対応した非反転データ又はその全ビットの反転データ
のいずれか一方をランダムに取り込み、かかるデータを
上記非反転データに対応した転置・換字処理を行うポジ
用スクランブル信号処理と、上記反転データに対応した
転置・換字処理を行うネガ用スクランブル信号処理とを
並列的に行ない、それぞれに対応した出力信号のいずれ
か一方を上記第１信号処理でのデータ選択動作に対応さ
せて取り出す動作を複数回行ない、最後の転置・換字の
結果を暗号化データ又は復号化データとする。
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、平文データ又は暗号文の処理単位データ
に対応した非反転データ又はその全ビットの反転データ
のいずれか一方をランダムに取り込み、かかるデータを
上記非反転データに対応した転置・換字処理を行うポジ
用スクランブル信号処理と、上記反転データに対応した
転置・換字処理を行うネガ用スクランブル信号処理とを
並列的に行ない、それぞれに対応した出力信号のいずれ
か一方を上記第１信号処理でのデータ選択動作に対応さ
せて取り出す動作を複数回行ない、最後の転置・換字の
結果を暗号化データ又は復号化データとする。
【００１０】
【発明の実施の形態】図１には、この発明に係る暗号化
・復号化装置、暗号化・復号化方法及びＩＣカードに適
合されたＤＥＳ暗号コプロセッサの一実施例の概略ブロ
ック図が示されている。この実施例では、ＤＥＳ暗号コ
プロセッサ内の平文信号（データ）１に１ビットからな
る符号ビット２を付加して内部演算用信号３とする。上
記符号ビットが”０”のとき、平文信号はポジ（信号値
が平文値そのもの）を表す。符号ビットが”１”のとき
はネガ（信号値の反転値が平文値）を表す。平文信号お
よび符号ビットは、演算ごとに反転用乱数信号４によっ
て、排他的論理和５で内部演算信号全ビットを反転させ
る。
・復号化装置、暗号化・復号化方法及びＩＣカードに適
合されたＤＥＳ暗号コプロセッサの一実施例の概略ブロ
ック図が示されている。この実施例では、ＤＥＳ暗号コ
プロセッサ内の平文信号（データ）１に１ビットからな
る符号ビット２を付加して内部演算用信号３とする。上
記符号ビットが”０”のとき、平文信号はポジ（信号値
が平文値そのもの）を表す。符号ビットが”１”のとき
はネガ（信号値の反転値が平文値）を表す。平文信号お
よび符号ビットは、演算ごとに反転用乱数信号４によっ
て、排他的論理和５で内部演算信号全ビットを反転させ
る。
【００１１】スクランブル回路はポジ信号用６とネガ信
号用７の２種類が別々に用意されており、符号ビット２
の値により、ポジ信号用６とネガ信号用７の各出力信号
をセレクタ８を用いて選択する。このような回路での１
６回の繰り返し演算のあと、暗号データの出力の前に排
他的論理和９を置き、符号ビット２が”１”なら暗号デ
ータを反転させる。
号用７の２種類が別々に用意されており、符号ビット２
の値により、ポジ信号用６とネガ信号用７の各出力信号
をセレクタ８を用いて選択する。このような回路での１
６回の繰り返し演算のあと、暗号データの出力の前に排
他的論理和９を置き、符号ビット２が”１”なら暗号デ
ータを反転させる。
【００１２】図２には、本暗号コプロセッサが処理する
暗号方式である、ＤＥＳ暗号のアルゴリズムを説明する
ための構成図が示されている。ＤＥＳの暗号化／復号化
演算は、６４ビットの平文（暗号化の対象となるデー
タ）あるいは６４ビットの暗号文と、５６ビットの鍵を
用いて行われる。
暗号方式である、ＤＥＳ暗号のアルゴリズムを説明する
ための構成図が示されている。ＤＥＳの暗号化／復号化
演算は、６４ビットの平文（暗号化の対象となるデー
タ）あるいは６４ビットの暗号文と、５６ビットの鍵を
用いて行われる。
【００１３】ＤＥＳのアルゴリズムは、大きく平文のデ
ータフローと鍵のデータフローに分割できる。平文デー
タフローでは、ＩＰとよばれる初期転置（信号の入れ換
え）を行った後、上位と下位それぞれ３２ビットずつに
データを分割し、図３で示された転置・換字処理を１６
回繰り返す。最後に上位と下位それぞれ３２ビットデー
タを統合し、ＩＰ-1とよばれる転置を行い、暗号文を得
る。
ータフローと鍵のデータフローに分割できる。平文デー
タフローでは、ＩＰとよばれる初期転置（信号の入れ換
え）を行った後、上位と下位それぞれ３２ビットずつに
データを分割し、図３で示された転置・換字処理を１６
回繰り返す。最後に上位と下位それぞれ３２ビットデー
タを統合し、ＩＰ-1とよばれる転置を行い、暗号文を得
る。
【００１４】ＤＥＳでは、暗号化と復号化が同じ処理で
実現できる。ただし暗号化と復号化では、鍵のスケジュ
ーリングが異なる。鍵のスケジューリング部分につい
て、詳細は省略するが、鍵データを元に、各段に対して
４８ビット鍵スケジューリングデータの出力を行う。
実現できる。ただし暗号化と復号化では、鍵のスケジュ
ーリングが異なる。鍵のスケジューリング部分につい
て、詳細は省略するが、鍵データを元に、各段に対して
４８ビット鍵スケジューリングデータの出力を行う。
【００１５】図３に示された１６回の繰り返し演算部分
は、転置処理、排他的論理和演算、およびＳＢＯＸとよ
ばれる換字処理で構成されている。ＳＢＯＸは入力４８
ビット、出力３２ビットの、変換テーブルを元にした換
字処理である。ＳＢＯＸの変換テーブルは、ＦＩＰＳ−
４６やＡＮＳＩ−８０、ＩＳＯでその内容が定義されて
いる。ＳＢＯＸの内部は、図４に示されているように、
Ｓ１からＳ８の８つの換字処理部に分割される。それぞ
れの換字処理は、入力６ビット、出力４ビットである。
は、転置処理、排他的論理和演算、およびＳＢＯＸとよ
ばれる換字処理で構成されている。ＳＢＯＸは入力４８
ビット、出力３２ビットの、変換テーブルを元にした換
字処理である。ＳＢＯＸの変換テーブルは、ＦＩＰＳ−
４６やＡＮＳＩ−８０、ＩＳＯでその内容が定義されて
いる。ＳＢＯＸの内部は、図４に示されているように、
Ｓ１からＳ８の８つの換字処理部に分割される。それぞ
れの換字処理は、入力６ビット、出力４ビットである。
【００１６】上記のようなＤＥＳアルゴリズムをそのま
まハードウェア化した際に問題点となるのは、ＤＰＡ
（Differential Power Analysis)による電流解析に弱い
点である。ＤＰＡアタックは、チップの消費電流波形か
ら暗号鍵の値を推定する解析手法である。ＤＰＡでは、
アタッカーはまずチップに平文データを与え、そのデー
タを処理する際の消費電流波形を計測する。次に、チッ
プ内部に納められた秘密鍵の値（の一部）を仮定し、着
目した信号線の変化(=消費電流の微小増加）の予測を、
実際の消費電流波形に適用する。仮定した鍵が正しい場
合、消費電流の増加が増幅され、ピークとなって表れ
る。ＤＥＳ暗号は元々、ハードウェア化が容易になるよ
う設計されたアルゴリズムである。そのためＤＥＳ暗号
処理用のハードウェアを設計すると、どの製品でも似た
ような内部構造となる。これがＤＰＡによる解析を容易
にしている。
まハードウェア化した際に問題点となるのは、ＤＰＡ
（Differential Power Analysis)による電流解析に弱い
点である。ＤＰＡアタックは、チップの消費電流波形か
ら暗号鍵の値を推定する解析手法である。ＤＰＡでは、
アタッカーはまずチップに平文データを与え、そのデー
タを処理する際の消費電流波形を計測する。次に、チッ
プ内部に納められた秘密鍵の値（の一部）を仮定し、着
目した信号線の変化(=消費電流の微小増加）の予測を、
実際の消費電流波形に適用する。仮定した鍵が正しい場
合、消費電流の増加が増幅され、ピークとなって表れ
る。ＤＥＳ暗号は元々、ハードウェア化が容易になるよ
う設計されたアルゴリズムである。そのためＤＥＳ暗号
処理用のハードウェアを設計すると、どの製品でも似た
ような内部構造となる。これがＤＰＡによる解析を容易
にしている。
【００１７】ＤＰＡによる解析を困難にする方法とし
て、前記のように特開２０００−０６６５８５号公報の
ように、演算ごとに内部データや処理内容を変化させる
という方法がある。内部データを毎回変える方法で簡単
なのは、平文に何らかのスクランブル用コードとの排他
的論理和をかける方法である。しかしこの方法だと、転
置処理を行う度に、データにかかっているスクランブル
コードの値が変わる。そのため、演算データにかかって
いるスクランブルコードの値を保持しておく必要があ
る。
て、前記のように特開２０００−０６６５８５号公報の
ように、演算ごとに内部データや処理内容を変化させる
という方法がある。内部データを毎回変える方法で簡単
なのは、平文に何らかのスクランブル用コードとの排他
的論理和をかける方法である。しかしこの方法だと、転
置処理を行う度に、データにかかっているスクランブル
コードの値が変わる。そのため、演算データにかかって
いるスクランブルコードの値を保持しておく必要があ
る。
【００１８】この発明では、演算データの全ビットを反
転させるか否かをランダムに決定する方式をとる。この
方式だと、演算データに１ビットの符号データを付与す
るだけで、現在の演算データの状態（反転／非反転）を
保持できる。また、転置と排他的論理和の影響を受けな
い。ただし、ＳＢＯＸだけは反転データと非反転データ
で変換テーブルが異なるため、非反転データ用（通常の
ＳＢＯＸ）と、本願によって追加された反転データ用
（ＳＢＯＸ−ＢＡＲ）の二種類のＳＢＯＸが用意され
る。そして符号ビットにより、ＳＢＯＸとＳＢＯＸ−Ｂ
ＡＲのどちらを使用するかを選択する。つまり、２つの
ＳＢＯＸとＳＢＯＸ−ＢＡＲのいずれか一方の出力信号
を有効として取り出す。
転させるか否かをランダムに決定する方式をとる。この
方式だと、演算データに１ビットの符号データを付与す
るだけで、現在の演算データの状態（反転／非反転）を
保持できる。また、転置と排他的論理和の影響を受けな
い。ただし、ＳＢＯＸだけは反転データと非反転データ
で変換テーブルが異なるため、非反転データ用（通常の
ＳＢＯＸ）と、本願によって追加された反転データ用
（ＳＢＯＸ−ＢＡＲ）の二種類のＳＢＯＸが用意され
る。そして符号ビットにより、ＳＢＯＸとＳＢＯＸ−Ｂ
ＡＲのどちらを使用するかを選択する。つまり、２つの
ＳＢＯＸとＳＢＯＸ−ＢＡＲのいずれか一方の出力信号
を有効として取り出す。
【００１９】上記ＳＢＯＸの作り方を、Ｓ１を例に説明
すると次の通りである。ＤＥＳ規格に基づくＳ１の換字
構成を図５に示す。図５（ａ）の横方向が入力６ビット
中４ビットで表される数字（０〜１５）、縦方向が入力
の残り２ビット（０〜３）、書かれている数字がその入
力に対する出力４ビット（０〜１５）を表している。反
転データ用Ｓ１−ＢＡＲは、図６（ｂ）に示すように、
論理的にはＳ１の入力と出力両方を反転させることで作
成する。図５（ｂ）にＳ１−ＢＡＲの換字構成が示され
ている。図５（ａ）左上の”１４”は、入力が”０００
０００”のときの出力値を表している。この出力に対応
するＳ１−ＢＡＲは、図５（ｂ）の右下（入力”１１１
１１１”に相当）の、”１４”を反転させた”１”にあ
たる。
すると次の通りである。ＤＥＳ規格に基づくＳ１の換字
構成を図５に示す。図５（ａ）の横方向が入力６ビット
中４ビットで表される数字（０〜１５）、縦方向が入力
の残り２ビット（０〜３）、書かれている数字がその入
力に対する出力４ビット（０〜１５）を表している。反
転データ用Ｓ１−ＢＡＲは、図６（ｂ）に示すように、
論理的にはＳ１の入力と出力両方を反転させることで作
成する。図５（ｂ）にＳ１−ＢＡＲの換字構成が示され
ている。図５（ａ）左上の”１４”は、入力が”０００
０００”のときの出力値を表している。この出力に対応
するＳ１−ＢＡＲは、図５（ｂ）の右下（入力”１１１
１１１”に相当）の、”１４”を反転させた”１”にあ
たる。
【００２０】実際のコプロセッサに組み込むのは、図５
（ｂ）のように再計算した換字構成である。すなわち、
図６（ａ）の非反転データ用に対応したＳＢＯＸに対し
て、図６（ｂ）に示したように、同じＳＢＯＸに対して
入力と出力にインバータ回路を設けたような論理をその
まま使用するわけではない。
（ｂ）のように再計算した換字構成である。すなわち、
図６（ａ）の非反転データ用に対応したＳＢＯＸに対し
て、図６（ｂ）に示したように、同じＳＢＯＸに対して
入力と出力にインバータ回路を設けたような論理をその
まま使用するわけではない。
【００２１】本発明の変形例としては、図７（ａ）示し
たように入力側のみにインバータ回路を設けたＳＢＯ
Ｘ、あるいは図７（ｂ）に示したように出力側にのみイ
ンバータ回路を設けたＳＢＯＸと等価な換字構成（表）
を用いたＳＢＯＸのペアを使用することも可能である。
たように入力側のみにインバータ回路を設けたＳＢＯ
Ｘ、あるいは図７（ｂ）に示したように出力側にのみイ
ンバータ回路を設けたＳＢＯＸと等価な換字構成（表）
を用いたＳＢＯＸのペアを使用することも可能である。
【００２２】図８には、本発明に係る暗号化・復号化装
置、暗号化・復号化方法を説明するための基本構造（平
文の転置・換字処理部分）の一実施例のブロック図が示
されている。ＩＰ、ＩＰ-1、鍵スケジューリング部は、
前記図２ないし図４を用いて説明したＤＥＳの基本アル
ゴリズムと同じなので、その説明を省略する。図８にお
いて、Ａで表される個所が図１において演算データを反
転か否かをランダムに決定する部分、Ｂで表される個所
が２つのＳＢＯＸの出力を選択する部分である。
置、暗号化・復号化方法を説明するための基本構造（平
文の転置・換字処理部分）の一実施例のブロック図が示
されている。ＩＰ、ＩＰ-1、鍵スケジューリング部は、
前記図２ないし図４を用いて説明したＤＥＳの基本アル
ゴリズムと同じなので、その説明を省略する。図８にお
いて、Ａで表される個所が図１において演算データを反
転か否かをランダムに決定する部分、Ｂで表される個所
が２つのＳＢＯＸの出力を選択する部分である。
【００２３】図８において、Ａの部分をインバータ回路
を通した反転信号と、その入力信号とを選択信号で制御
されるマルチプレクサで出力させるように示されている
が、図９で示したように、１ビットの選択信号を共通に
受ける排他的論理和を使用しても等価な回路が構成でき
る。つまり、符号ビットを含んだ３３ビットの入力デー
タは、選択信号が論理０ならそのまま出力され、選択信
号が論理１なら上記３３ビットの入力信号が反転されて
出力される。図８のようにインバータ回路とマルチプレ
クサを用いた場合でも、図９のように排他的論理和回路
を用いた場合でも、ＭＯＳＦＥＴで構成した場合には基
本的にはほぼ同じ回路素子で構成できるのでいずれを選
んでも大差はない。
を通した反転信号と、その入力信号とを選択信号で制御
されるマルチプレクサで出力させるように示されている
が、図９で示したように、１ビットの選択信号を共通に
受ける排他的論理和を使用しても等価な回路が構成でき
る。つまり、符号ビットを含んだ３３ビットの入力デー
タは、選択信号が論理０ならそのまま出力され、選択信
号が論理１なら上記３３ビットの入力信号が反転されて
出力される。図８のようにインバータ回路とマルチプレ
クサを用いた場合でも、図９のように排他的論理和回路
を用いた場合でも、ＭＯＳＦＥＴで構成した場合には基
本的にはほぼ同じ回路素子で構成できるのでいずれを選
んでも大差はない。
【００２４】図１０には、演算データ反転部分のデータ
フローを説明するためのブロック図が示されている。図
１０（ａ）は、選択信号、つまりデータの反転／非反転
を決定する乱数信号の値が”０”のときの動作を示して
いる。図１０（ｂ）は、選択信号が”１”のときの動作
を示している。前段から来るデータをＭとすると、選択
信号が”０”のときには、図１０（ａ）のように、拡大
転置Ｅに入るデータはＭが選択される。選択信号が”
１”のときには、図１０（ｂ）のように、拡大転置Ｅに
入るデータとしてＭＢ（Ｂは図１０（ｂ）の反転信号で
あるバーを表している）が選択される。拡大転置Ｅの出
力はそれぞれＥ（Ｍ）、Ｅ（ＭＢ）となる。拡大転置Ｅ
は信号の並び換え処理なので、Ｅ（ＭＢ）はＥ（Ｍ）Ｂ
と等しい。結局、Ｍに対する拡大転置Ｅの出力は、選択
信号＝”０”のときにＥ（Ｍ）、選択信号＝”１”のと
きにＥ（Ｍ）の反転値となる。
フローを説明するためのブロック図が示されている。図
１０（ａ）は、選択信号、つまりデータの反転／非反転
を決定する乱数信号の値が”０”のときの動作を示して
いる。図１０（ｂ）は、選択信号が”１”のときの動作
を示している。前段から来るデータをＭとすると、選択
信号が”０”のときには、図１０（ａ）のように、拡大
転置Ｅに入るデータはＭが選択される。選択信号が”
１”のときには、図１０（ｂ）のように、拡大転置Ｅに
入るデータとしてＭＢ（Ｂは図１０（ｂ）の反転信号で
あるバーを表している）が選択される。拡大転置Ｅの出
力はそれぞれＥ（Ｍ）、Ｅ（ＭＢ）となる。拡大転置Ｅ
は信号の並び換え処理なので、Ｅ（ＭＢ）はＥ（Ｍ）Ｂ
と等しい。結局、Ｍに対する拡大転置Ｅの出力は、選択
信号＝”０”のときにＥ（Ｍ）、選択信号＝”１”のと
きにＥ（Ｍ）の反転値となる。
【００２５】図１１には、ＳＢＯＸ出力選択部分のデー
タフローを説明するためのブロック図が示されている。
出力の選択は、ＳＢＯＸに入るデータの符号ビットによ
って行われる。図１１（ａ）に示すように、ＳＢＯＸに
入力されるデータがＸ（符号信号＝”０”）の場合、非
反転データ用のＳＢＯＸの出力が選択される。図１１
（ｂ）に示すように、入力信号がＸＢ（Ｘの反転デー
タ、符号信号＝”１”）の場合、反転データ用のＳＢＯ
Ｘ−ＢＡＲの出力が選択される。
タフローを説明するためのブロック図が示されている。
出力の選択は、ＳＢＯＸに入るデータの符号ビットによ
って行われる。図１１（ａ）に示すように、ＳＢＯＸに
入力されるデータがＸ（符号信号＝”０”）の場合、非
反転データ用のＳＢＯＸの出力が選択される。図１１
（ｂ）に示すように、入力信号がＸＢ（Ｘの反転デー
タ、符号信号＝”１”）の場合、反転データ用のＳＢＯ
Ｘ−ＢＡＲの出力が選択される。
【００２６】図１２には、データの反転／非反転用の選
択信号を形成する回路の一実施例のブロック図が示され
ている。この実施例では、選択信号として、ＩＣカード
に搭載されている乱数発生器の非同期発振信号を使用し
ている。ただし非同期発振信号は温度や電圧によって出
力に偏りがでるため、補正回路を介してから使用してい
る。補正回路により、非同期発振信号が０あるいは１に
スタックした場合でも、０／１の比率が５０％に近い信
号を選択信号として使用することができる。
択信号を形成する回路の一実施例のブロック図が示され
ている。この実施例では、選択信号として、ＩＣカード
に搭載されている乱数発生器の非同期発振信号を使用し
ている。ただし非同期発振信号は温度や電圧によって出
力に偏りがでるため、補正回路を介してから使用してい
る。補正回路により、非同期発振信号が０あるいは１に
スタックした場合でも、０／１の比率が５０％に近い信
号を選択信号として使用することができる。
【００２７】図１３には、この発明に用いられる０／１
比率補正回路の一実施例のブロック図が示されている。
この実施例では、８段のシフトレジスタがリング状に接
続される。シフトレジスタの初段回路Ｂ１には、その出
力信号と最終段Ｂ８の出力信号との排他的論理和が採ら
れて入力信号とされる。第２段目Ｂ２の出力信号は、乱
数発生器より供給される非同期発振信号の出力と排他的
論理和が採られて第３段目Ｂ３の入力信号とされる。以
下、第３段目Ｂ３から最終段Ｂ８までは順次に伝えられ
る。そして、特に制限されないが、第６段目Ｂ６の出力
信号が選択信号として用いられる。
比率補正回路の一実施例のブロック図が示されている。
この実施例では、８段のシフトレジスタがリング状に接
続される。シフトレジスタの初段回路Ｂ１には、その出
力信号と最終段Ｂ８の出力信号との排他的論理和が採ら
れて入力信号とされる。第２段目Ｂ２の出力信号は、乱
数発生器より供給される非同期発振信号の出力と排他的
論理和が採られて第３段目Ｂ３の入力信号とされる。以
下、第３段目Ｂ３から最終段Ｂ８までは順次に伝えられ
る。そして、特に制限されないが、第６段目Ｂ６の出力
信号が選択信号として用いられる。
【００２８】この実施例では、シフトレジスタＢ２〜Ｂ
８で記憶されたビットが連続して同じ値になったとき
に、Ｂ１での排他的論理和処理により適宜反転させ、か
つ乱数発生器からの非同期発振信号が連続して、論理０
又は１に偏った場合にも、シフト段Ｂ２とＢ３の間で適
宜に反転させて、論理０と論理１の出現率を５０％ずつ
に補正するものである。
８で記憶されたビットが連続して同じ値になったとき
に、Ｂ１での排他的論理和処理により適宜反転させ、か
つ乱数発生器からの非同期発振信号が連続して、論理０
又は１に偏った場合にも、シフト段Ｂ２とＢ３の間で適
宜に反転させて、論理０と論理１の出現率を５０％ずつ
に補正するものである。
【００２９】本発明において、耐ＤＰＡ強度を決定する
のが、反転／非反転用の選択信号である。チップ内部信
号の０／１出現比率を５０％に近くすることで、ＤＰＡ
による解析を困難にすることが可能となる。つまり、前
記のようにＤＰＡでは、データを処理する際の消費電流
波形を計測して統計的手法によってピークを探すので、
上記０／１出現比率を５０％にすることにより、統計処
理での消費電流が平均化されてピークが無くなってしま
うので、かかるＤＰＡによる解読が困難になるものであ
る。
のが、反転／非反転用の選択信号である。チップ内部信
号の０／１出現比率を５０％に近くすることで、ＤＰＡ
による解析を困難にすることが可能となる。つまり、前
記のようにＤＰＡでは、データを処理する際の消費電流
波形を計測して統計的手法によってピークを探すので、
上記０／１出現比率を５０％にすることにより、統計処
理での消費電流が平均化されてピークが無くなってしま
うので、かかるＤＰＡによる解読が困難になるものであ
る。
【００３０】この実施例では、前記説明したように、平
文データに符号ビットを付加し、ポジ／ネガの両方の状
態を持つようにする。暗号化における繰り返し演算時
に、データを符号ごとランダムに変更する。符号の影響
を受けない演算（排他的論理和など）はそのまま符号を
無視して演算する。符号の影響を受ける演算（変換表を
用いた演算など）では、ポジ用の演算回路とネガ用の演
算回路を用意し、データの符号によって演算回路の出力
を選択する機構を用いる。
文データに符号ビットを付加し、ポジ／ネガの両方の状
態を持つようにする。暗号化における繰り返し演算時
に、データを符号ごとランダムに変更する。符号の影響
を受けない演算（排他的論理和など）はそのまま符号を
無視して演算する。符号の影響を受ける演算（変換表を
用いた演算など）では、ポジ用の演算回路とネガ用の演
算回路を用意し、データの符号によって演算回路の出力
を選択する機構を用いる。
【００３１】この実施例に従えば、暗号演算時間が増加
しない。例えばダミーの演算を行うなど、演算時間を延
ばして撹乱する方法もあるが、本方法は演算するたびに
内部処理内容が異なるという撹乱方法をとっているた
め、１回の演算にかかる時間は未対策のときと同じであ
る。そして、この実施例では、ＤＰＡ対策をハードウェ
アに盛り込んでいるので、ソフトウェアにより対策を採
る場合のようにユーザに余分な負荷をかけない。
しない。例えばダミーの演算を行うなど、演算時間を延
ばして撹乱する方法もあるが、本方法は演算するたびに
内部処理内容が異なるという撹乱方法をとっているた
め、１回の演算にかかる時間は未対策のときと同じであ
る。そして、この実施例では、ＤＰＡ対策をハードウェ
アに盛り込んでいるので、ソフトウェアにより対策を採
る場合のようにユーザに余分な負荷をかけない。
【００３２】図１４には、この発明が適用されるＩＣカ
ードの一実施例の外観図が示されている。ＩＣカード
は、プラスチックケースからなるカード１０１と、かか
るカード１０１の内部に搭載された図示しない１チップ
のマイクロコンピュータ等からなるＩＣカード用チップ
を持つものである。上記ＩＣカードは、さらに上記ＩＣ
カード用チップの外部端子に接続されている複数の接点
（電極）１０２を持つ。複数の接点１０２は、後で図１
５によって説明するような電源端子ＶＣＣ、電源基準電
位端子ＶＳＳ、リセット入力端子ＲＥＳバー、クロック
端子ＣＬＫ、データ端子Ｉ／Ｏ−１／ＩＲＱバー、Ｉ／
Ｏ−２／ＩＲＱバーとされる。ＩＣカードは、かかる接
点１０２を通して図示しないリーダーライタのような外
部結合装置から電源供給を受け、また外部結合装置との
間でのデータの通信を行う。
ードの一実施例の外観図が示されている。ＩＣカード
は、プラスチックケースからなるカード１０１と、かか
るカード１０１の内部に搭載された図示しない１チップ
のマイクロコンピュータ等からなるＩＣカード用チップ
を持つものである。上記ＩＣカードは、さらに上記ＩＣ
カード用チップの外部端子に接続されている複数の接点
（電極）１０２を持つ。複数の接点１０２は、後で図１
５によって説明するような電源端子ＶＣＣ、電源基準電
位端子ＶＳＳ、リセット入力端子ＲＥＳバー、クロック
端子ＣＬＫ、データ端子Ｉ／Ｏ−１／ＩＲＱバー、Ｉ／
Ｏ−２／ＩＲＱバーとされる。ＩＣカードは、かかる接
点１０２を通して図示しないリーダーライタのような外
部結合装置から電源供給を受け、また外部結合装置との
間でのデータの通信を行う。
【００３３】図１５には、この発明に係るＩＣカードに
搭載されるＩＣカード用チップ（マイクロコンピュー
タ）の一実施例の概略ブロック図が示されている。同図
の各回路ブロックは、公知のＭＯＳ集積回路の製造技術
により、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成される。
搭載されるＩＣカード用チップ（マイクロコンピュー
タ）の一実施例の概略ブロック図が示されている。同図
の各回路ブロックは、公知のＭＯＳ集積回路の製造技術
により、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成される。
【００３４】この発明に係るＩＣカード用チップの構成
は、基本的にマイクロコンピュータと同じような構成で
ある。その構成は、クロック生成回路、中央処理装置
（以下、単にＣＰＵという）、ＲＯＭ(Read Only Memor
y)やＲＡＭ(Random Access Memory)、不揮発性メモリ
（ＥＥＰＲＯＭ）などの記憶装置、暗号化及び復号化処
理の演算を行なうコプロセッサ（暗号化・復号化装
置）、入出力ポート（Ｉ／Ｏポート）などからなる。
は、基本的にマイクロコンピュータと同じような構成で
ある。その構成は、クロック生成回路、中央処理装置
（以下、単にＣＰＵという）、ＲＯＭ(Read Only Memor
y)やＲＡＭ(Random Access Memory)、不揮発性メモリ
（ＥＥＰＲＯＭ）などの記憶装置、暗号化及び復号化処
理の演算を行なうコプロセッサ（暗号化・復号化装
置）、入出力ポート（Ｉ／Ｏポート）などからなる。
【００３５】クロック生成回路は、図示しないリーダラ
イタ（外部結合装置）から図１の接点１０２を介して供
給される外部クロックＣＬＫを受け、かかる外部クロッ
ク信号に同期したシステムクロック信号を形成し、それ
をチップ内部に供給する回路である。ＣＰＵ２０１は、
論理演算や算術演算などを行う装置であり、システムコ
ントロールロジック、乱数発生器及びセキュリィロジッ
ク及びタイマなどを制御する。ＲＡＭ、ＲＯＭ、ＥＥＰ
ＲＯＭのような記憶装置は、プログラムやデータを格納
する装置である。コプロセッサは、前記説明したようり
ＤＥＳ暗号法などに適合された回路から構成される。Ｉ
／Ｏ（入出力）ポートは、リーダライタと通信を行う装
置である。データバスとアドレスバスは、各装置を相互
に接続するバスである。
イタ（外部結合装置）から図１の接点１０２を介して供
給される外部クロックＣＬＫを受け、かかる外部クロッ
ク信号に同期したシステムクロック信号を形成し、それ
をチップ内部に供給する回路である。ＣＰＵ２０１は、
論理演算や算術演算などを行う装置であり、システムコ
ントロールロジック、乱数発生器及びセキュリィロジッ
ク及びタイマなどを制御する。ＲＡＭ、ＲＯＭ、ＥＥＰ
ＲＯＭのような記憶装置は、プログラムやデータを格納
する装置である。コプロセッサは、前記説明したようり
ＤＥＳ暗号法などに適合された回路から構成される。Ｉ
／Ｏ（入出力）ポートは、リーダライタと通信を行う装
置である。データバスとアドレスバスは、各装置を相互
に接続するバスである。
【００３６】上記記憶装置のうち、ＲＯＭは、記憶内容
が不揮発的に固定されているメモリであり、主にプログ
ラムを格納するメモリである。揮発性メモリ（以下、Ｒ
ＡＭという）は自由に記憶情報の書き換えができるメモ
リであるが、電源の供給が中断されると、記憶している
内容が消えてなくなる。ＩＣカードがリーダライタから
抜かれると電源の供給が中断されるため、上記ＲＡＭの
内容は、保持されなくなる。
が不揮発的に固定されているメモリであり、主にプログ
ラムを格納するメモリである。揮発性メモリ（以下、Ｒ
ＡＭという）は自由に記憶情報の書き換えができるメモ
リであるが、電源の供給が中断されると、記憶している
内容が消えてなくなる。ＩＣカードがリーダライタから
抜かれると電源の供給が中断されるため、上記ＲＡＭの
内容は、保持されなくなる。
【００３７】上記不揮発性メモリ（以下、ＥＥＰＲＯＭ
(Electrical Erasable Programmable Read Only Memor
y）という）は、内容の書き換えが可能な不揮発性メモ
リであり、その中に一旦書き込まれた情報は、電源の供
給が停止されてもその内部に保持される。このＥＥＰＲ
ＯＭは、書き換える必要があり、かつＩＣカードがリー
ダライタから抜かれても保持すべきデータを格納するた
めに使われる。例えば、ＩＣカードがプリペイドカード
として使用されるような場合、のプリペイドの度数など
は、使用するたびに書き換えられる。この場合の度数な
どは、リーダライタか抜かれてもＩＣカード内で記憶保
持する必要があるため、ＥＥＰＲＯＭで保持される。
(Electrical Erasable Programmable Read Only Memor
y）という）は、内容の書き換えが可能な不揮発性メモ
リであり、その中に一旦書き込まれた情報は、電源の供
給が停止されてもその内部に保持される。このＥＥＰＲ
ＯＭは、書き換える必要があり、かつＩＣカードがリー
ダライタから抜かれても保持すべきデータを格納するた
めに使われる。例えば、ＩＣカードがプリペイドカード
として使用されるような場合、のプリペイドの度数など
は、使用するたびに書き換えられる。この場合の度数な
どは、リーダライタか抜かれてもＩＣカード内で記憶保
持する必要があるため、ＥＥＰＲＯＭで保持される。
【００３８】ＣＰＵは、いわゆるマイクロプロセッサと
同様な構成にされる。すなわち、その詳細を図示しない
けれども、その内部に命令レジスタ、命令レジスタに書
込まれた命令をデコードし、各種のマイクロ命令ないし
は制御信号を形成するマイクロ命令ＲＯＭ、演算回路、
汎用レジスタ（ＲＧ６等）、内部バスＢＵＳに結合する
バスドライバ、バスレシーバなどの入出力回路を持つ。
ＣＰＵは、ＲＯＭなどに格納されている命令を読み出
し、その命令に対応する動作を行う。ＣＰＵは、Ｉ／Ｏ
ポートを介して入力される外部データの取り込み、ＲＯ
Ｍからの命令や命令実行のために必要となる固定データ
のようなデータの読み出し、ＲＡＭやＥＥＰＲＯＭに対
するデータの書き込みと読み出し動作制御等を行う。
同様な構成にされる。すなわち、その詳細を図示しない
けれども、その内部に命令レジスタ、命令レジスタに書
込まれた命令をデコードし、各種のマイクロ命令ないし
は制御信号を形成するマイクロ命令ＲＯＭ、演算回路、
汎用レジスタ（ＲＧ６等）、内部バスＢＵＳに結合する
バスドライバ、バスレシーバなどの入出力回路を持つ。
ＣＰＵは、ＲＯＭなどに格納されている命令を読み出
し、その命令に対応する動作を行う。ＣＰＵは、Ｉ／Ｏ
ポートを介して入力される外部データの取り込み、ＲＯ
Ｍからの命令や命令実行のために必要となる固定データ
のようなデータの読み出し、ＲＡＭやＥＥＰＲＯＭに対
するデータの書き込みと読み出し動作制御等を行う。
【００３９】上記ＣＰＵは、クロック生成回路から発生
されるシステムクロック信号を受けそのシステムクロッ
ク信号によって決められる動作タイミング、周期をもっ
て動作される。ＣＰＵは、その内部の主要部がＰチャン
ネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとか
らなるＣＭＯＳ回路から構成される。特に制限されない
が、ＣＰＵは、ＣＭＯＳスタティックフリップフロップ
のようなスタティック動作可能なＣＭＯＳスタテック回
路と、信号出力ノードへの電荷のプリチャージと信号出
力ノードへの信号出力とをシステムクロック信号に同期
して行うようなＣＭＯＳダイナミック回路とを含む。
されるシステムクロック信号を受けそのシステムクロッ
ク信号によって決められる動作タイミング、周期をもっ
て動作される。ＣＰＵは、その内部の主要部がＰチャン
ネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとか
らなるＣＭＯＳ回路から構成される。特に制限されない
が、ＣＰＵは、ＣＭＯＳスタティックフリップフロップ
のようなスタティック動作可能なＣＭＯＳスタテック回
路と、信号出力ノードへの電荷のプリチャージと信号出
力ノードへの信号出力とをシステムクロック信号に同期
して行うようなＣＭＯＳダイナミック回路とを含む。
【００４０】コプロセッサは、前記説明したように内部
で扱う平文データに符号ビットを付加し、ポジ／ネガの
両方の状態を持つようにする。暗号化における繰り返し
演算時に、データを符号ごとランダムに変更する。符号
の影響を受けない演算（排他的論理和など）はそのまま
符号を無視して演算する。符号の影響を受ける演算（変
換表を用いた演算など）では、ポジ用の演算回路とネガ
用の演算回路を用意し、データの符号によって演算回路
の出力を選択する機構を用いる。
で扱う平文データに符号ビットを付加し、ポジ／ネガの
両方の状態を持つようにする。暗号化における繰り返し
演算時に、データを符号ごとランダムに変更する。符号
の影響を受けない演算（排他的論理和など）はそのまま
符号を無視して演算する。符号の影響を受ける演算（変
換表を用いた演算など）では、ポジ用の演算回路とネガ
用の演算回路を用意し、データの符号によって演算回路
の出力を選択する機構を用いる。
【００４１】この実施例のＩＣカードにおいても、演算
するたびに内部処理内容が異なるという撹乱方法をとっ
ているため、１回の演算にかかる時間は未対策のときと
同じであるので、高速なデータ処理が可能であり、ＤＰ
Ａ対策をハードウェアに盛り込んでいるので、ＤＰＡ対
策のためにＣＰＵが余分な動作を行う必要がないのでユ
ーザに余分な負荷をかけなくて済む。
するたびに内部処理内容が異なるという撹乱方法をとっ
ているため、１回の演算にかかる時間は未対策のときと
同じであるので、高速なデータ処理が可能であり、ＤＰ
Ａ対策をハードウェアに盛り込んでいるので、ＤＰＡ対
策のためにＣＰＵが余分な動作を行う必要がないのでユ
ーザに余分な負荷をかけなくて済む。
【００４２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 入力選択回路において、平文データ又は暗号文
の処理単位データに対応した非反転データ又はその全ビ
ットの反転データのいずれか一方をランダムに取り込
み、かかる入力選択回路を通したデータを上記非反転デ
ータに対応した転置・換字処理を行うポジ用スクランブ
ル回路及び反転データに対応した転置・換字処理を行う
ネガ用スクランブル回路に伝え、出力選択回路により上
記ポジ用スクランブル回路又はネガ用スクランブル回路
で転置・換字処理された出力信号のいずれか一方を上記
入力選択回路の選択動作に対応させて取り出し、出力回
路により上記ポジ用スクランブル回路及びネガ用スクラ
ンブル回路での複数回の転置・換字の結果を最終転置し
て暗号文又は平文データを得ることにより、簡単な構成
で高速にしかも安定的にＤＰＡ対策による機密保護を実
現できるという効果が得られる。
記の通りである。すなわち、 （１） 入力選択回路において、平文データ又は暗号文
の処理単位データに対応した非反転データ又はその全ビ
ットの反転データのいずれか一方をランダムに取り込
み、かかる入力選択回路を通したデータを上記非反転デ
ータに対応した転置・換字処理を行うポジ用スクランブ
ル回路及び反転データに対応した転置・換字処理を行う
ネガ用スクランブル回路に伝え、出力選択回路により上
記ポジ用スクランブル回路又はネガ用スクランブル回路
で転置・換字処理された出力信号のいずれか一方を上記
入力選択回路の選択動作に対応させて取り出し、出力回
路により上記ポジ用スクランブル回路及びネガ用スクラ
ンブル回路での複数回の転置・換字の結果を最終転置し
て暗号文又は平文データを得ることにより、簡単な構成
で高速にしかも安定的にＤＰＡ対策による機密保護を実
現できるという効果が得られる。
【００４３】（２） 上記に加えて、符号ビットを上記
平文データ又は暗号文に対して付加し、ランダムに発生
される選択信号を上記入力選択回路に供給して、上記符
号ビットを含めて非反転データ又はその全ビットの反転
データのいずれか一方を取り込むようにし、上記符号ビ
ットを分離して上記データを上記ポジ用スクランブル回
路及びネガ用スクランブル回路で転置・換字処理し、分
離された上記符号ビットを用いて、上記出力選択回路を
制御して入力選択回路で取り込まれた非反転データ又は
その全ビットの反転データに対応した上記転置・換字処
理された出力信号を取り出すことにより、簡単な構成に
よりＤＰＡ対策を実現できるという効果が得られる。
平文データ又は暗号文に対して付加し、ランダムに発生
される選択信号を上記入力選択回路に供給して、上記符
号ビットを含めて非反転データ又はその全ビットの反転
データのいずれか一方を取り込むようにし、上記符号ビ
ットを分離して上記データを上記ポジ用スクランブル回
路及びネガ用スクランブル回路で転置・換字処理し、分
離された上記符号ビットを用いて、上記出力選択回路を
制御して入力選択回路で取り込まれた非反転データ又は
その全ビットの反転データに対応した上記転置・換字処
理された出力信号を取り出すことにより、簡単な構成に
よりＤＰＡ対策を実現できるという効果が得られる。
【００４４】（３） 上記に加えて、上記転置・換字処
理をＤＥＳ暗号・復号アルゴリズムにより行うようにす
ることにより、暗号化と復号化が同じ処理で実現できる
から回路の簡素化が可能になるという効果が得られる。
理をＤＥＳ暗号・復号アルゴリズムにより行うようにす
ることにより、暗号化と復号化が同じ処理で実現できる
から回路の簡素化が可能になるという効果が得られる。
【００４５】（４） 上記に加えて、ランダムに発生さ
れる選択信号を、乱数発生回路で形成された１ビットの
２値信号を受けて、その論理１と論理０の出現率をほぼ
１／２に補正するという簡単な回路を付加することによ
り、より強固なＤＰＡ対策を実現できるという効果が得
られる。
れる選択信号を、乱数発生回路で形成された１ビットの
２値信号を受けて、その論理１と論理０の出現率をほぼ
１／２に補正するという簡単な回路を付加することによ
り、より強固なＤＰＡ対策を実現できるという効果が得
られる。
【００４６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＩＣ
カードには、１つの半導体集積回路装置を搭載するもの
他、複数の半導体集積回路装置が搭載されるものであっ
てもよい。暗号化・復号化装置が搭載されるマイクロコ
ンピュータは、１つの半導体集積回路装置に形成される
もの他、ＣＰＵとその周辺回路が複数チップで構成され
て、１つのモジュール基板に搭載されてなるものであっ
てもよい。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＩＣ
カードには、１つの半導体集積回路装置を搭載するもの
他、複数の半導体集積回路装置が搭載されるものであっ
てもよい。暗号化・復号化装置が搭載されるマイクロコ
ンピュータは、１つの半導体集積回路装置に形成される
もの他、ＣＰＵとその周辺回路が複数チップで構成され
て、１つのモジュール基板に搭載されてなるものであっ
てもよい。
【００４７】上記マイクロコンピュータは、データ処理
装置とかかるデータ処理装置によるデータ処理手順が書
き込まれたＲＯＭを含んで上記データ処理手順に従って
データの入出力動作が行われるものであれば何であって
もよい。例えば、前記のようなＩＣカード用チップの他
に、ゲーム用等の１チップマイクロコンピュータ等のよ
うに機密保護の必要な各種マイクロコンピュータに広く
適用できるものである。この発明は、暗号化・復号化装
置、暗号化・復号化方法、データの暗号化方法及び機密
保護を必要とする各種ＩＣカードやマイクロコンピュー
タに広く利用できる。
装置とかかるデータ処理装置によるデータ処理手順が書
き込まれたＲＯＭを含んで上記データ処理手順に従って
データの入出力動作が行われるものであれば何であって
もよい。例えば、前記のようなＩＣカード用チップの他
に、ゲーム用等の１チップマイクロコンピュータ等のよ
うに機密保護の必要な各種マイクロコンピュータに広く
適用できるものである。この発明は、暗号化・復号化装
置、暗号化・復号化方法、データの暗号化方法及び機密
保護を必要とする各種ＩＣカードやマイクロコンピュー
タに広く利用できる。
【００４８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、入力選択回路において、平
文データ又は暗号文の処理単位データに対応した非反転
データ又はその全ビットの反転データのいずれか一方を
ランダムに取り込み、かかる入力選択回路を通したデー
タを上記非反転データに対応した転置・換字処理を行う
ポジ用スクランブル回路及び反転データに対応した転置
・換字処理を行うネガ用スクランブル回路に伝え、出力
選択回路により上記ポジ用スクランブル回路又はネガ用
スクランブル回路で転置・換字処理された出力信号のい
ずれか一方を上記入力選択回路の選択動作に対応させて
取り出し、出力回路により上記ポジ用スクランブル回路
及びネガ用スクランブル回路での複数回の転置・換字の
結果を最終転置して暗号文又は平文データを得ることに
より、簡単な構成で高速にしかも安定的にＤＰＡ対策に
よる機密保護を実現できる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、入力選択回路において、平
文データ又は暗号文の処理単位データに対応した非反転
データ又はその全ビットの反転データのいずれか一方を
ランダムに取り込み、かかる入力選択回路を通したデー
タを上記非反転データに対応した転置・換字処理を行う
ポジ用スクランブル回路及び反転データに対応した転置
・換字処理を行うネガ用スクランブル回路に伝え、出力
選択回路により上記ポジ用スクランブル回路又はネガ用
スクランブル回路で転置・換字処理された出力信号のい
ずれか一方を上記入力選択回路の選択動作に対応させて
取り出し、出力回路により上記ポジ用スクランブル回路
及びネガ用スクランブル回路での複数回の転置・換字の
結果を最終転置して暗号文又は平文データを得ることに
より、簡単な構成で高速にしかも安定的にＤＰＡ対策に
よる機密保護を実現できる。
【図１】この発明に係る暗号化・復号化装置、暗号化・
復号化方法及びＩＣカードに適合されたＤＥＳ暗号コプ
ロセッサの一実施例を示す概略ブロック図である。
復号化方法及びＩＣカードに適合されたＤＥＳ暗号コプ
ロセッサの一実施例を示す概略ブロック図である。
【図２】この発明に用いられるＤＥＳ暗号のアルゴリズ
ムを説明するための構成図である。
ムを説明するための構成図である。
【図３】この発明に用いられるＤＥＳ暗号のアルゴリズ
ムにおける演算部分を説明するためのブロック図であ
る。
ムにおける演算部分を説明するためのブロック図であ
る。
【図４】この発明に用いられるＤＥＳ暗号のアルゴリズ
ムにおけるＳＢＯＸの内部を説明するための構成図であ
る。
ムにおけるＳＢＯＸの内部を説明するための構成図であ
る。
【図５】この発明に用いられるＤＥＳ暗号のアルゴリズ
ムにおけるＳＢＯＸの作り方を、Ｓ１を例にした説明図
である。
ムにおけるＳＢＯＸの作り方を、Ｓ１を例にした説明図
である。
【図６】この発明に係るＳＢＯＸの作り方を、Ｓ１を例
にして論理的に説明するための説明図である。
にして論理的に説明するための説明図である。
【図７】この発明に係るＳＢＯＸの作り方の他の一例を
を、Ｓ１を例にして論理的に説明するための説明図であ
る。
を、Ｓ１を例にして論理的に説明するための説明図であ
る。
【図８】本発明に係る暗号化・復号化装置、暗号化・復
号化方法を説明するための基本構造（平文の転置・換字
処理部分）の一実施例を示すブロック図である。
号化方法を説明するための基本構造（平文の転置・換字
処理部分）の一実施例を示すブロック図である。
【図９】本発明に係る暗号化・復号化装置、暗号化・復
号化方法における入力選択回路の他の一実施例を説明す
るためのブロック図である。
号化方法における入力選択回路の他の一実施例を説明す
るためのブロック図である。
【図１０】本発明に係る暗号化・復号化装置、暗号化・
復号化方法における演算データ反転部分のデータフロー
を説明するためのブロック図である。
復号化方法における演算データ反転部分のデータフロー
を説明するためのブロック図である。
【図１１】本発明に係る暗号化・復号化装置、暗号化・
復号化方法におけるＳＢＯＸ出力選択部分のデータフロ
ーを説明するためのブロック図である。
復号化方法におけるＳＢＯＸ出力選択部分のデータフロ
ーを説明するためのブロック図である。
【図１２】本発明に係る暗号化・復号化装置、暗号化・
復号化方法におけるデータの反転／非反転用の選択信号
を形成する回路の一実施例を示すブロック図である。
復号化方法におけるデータの反転／非反転用の選択信号
を形成する回路の一実施例を示すブロック図である。
【図１３】この発明に用いられる０／１比率補正回路の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図１４】本発明に係るＩＣカードの一実施例を示す外
観図である。
観図である。
【図１５】本発明に係るＩＣカードに搭載されるＩＣカ
ード用チップ（マイクロコンピュータ）の一実施例を示
す概略ブロック図である。
ード用チップ（マイクロコンピュータ）の一実施例を示
す概略ブロック図である。
１…平分信号、２…符号ビット、３…内部演算用信号、
４…反転用乱数信号、５…排他的論理和、６…ポジ用ス
クランブル回路、７…ネガ用スクランブル回路、８…セ
レクタ、９…排他的論理和、１０１…カード、１０２…
接点 ＲＡＭ・ランダム・アクセス・メモリ、ＲＯＭ…リード
・オンリ・メモリ、ＥＥＰＲＯＭ…不揮発性メモリ、
４…反転用乱数信号、５…排他的論理和、６…ポジ用ス
クランブル回路、７…ネガ用スクランブル回路、８…セ
レクタ、９…排他的論理和、１０１…カード、１０２…
接点 ＲＡＭ・ランダム・アクセス・メモリ、ＲＯＭ…リード
・オンリ・メモリ、ＥＥＰＲＯＭ…不揮発性メモリ、
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲高▼橋 雅聡 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B035 AA13 BB09 BC02 CA38 5J064 AA04 BC01 BC02 BC03 BD02 BD03 5J104 AA47 JA03 JA13 NA02
Claims (15)
- 【請求項１】 平文データ又は暗号文の処理単位データ
に対応した非反転データ又はその全ビットの反転データ
のいずれか一方をランダムに取り込む入力選択回路と、 上記入力選択回路を通したデータを受け、上記非反転デ
ータに対応した転置・換字処理を行うポジ用スクランブ
ル回路と、 上記入力選択回路を通したデータを受け、上記反転デー
タに対応した転置・換字処理を行うネガ用スクランブル
回路と、 上記ポジ用スクランブル回路又はネガ用スクランブル回
路で転置・換字処理された出力信号のいずれか一方を上
記入力選択回路の選択動作に対応させて取り出す出力選
択回路と、 上記ポジ用スクランブル回路及びネガ用スクランブル回
路での複数回の転置・換字の結果を最終転置する出力回
路とを備え、 上記出力回路を通して暗号文又は平文データを得ること
を特徴とする暗号化・復号化装置。 - 【請求項２】 請求項１において、 符号ビットを上記平文データ又は暗号文に対して付加す
る回路を更に含み、 ランダムに発生される選択信号を上記入力選択回路に供
給して、上記符号ビットを含めて非反転データ又はその
全ビットの反転データのいずれか一方を取り込むように
し、 上記符号ビットを分離して上記データを上記ポジ用スク
ランブル回路及びネガ用スクランブル回路で転置・換字
処理し、 上記分離された符号ビットを用いて、上記出力選択回路
を制御して入力選択回路で取り込まれた非反転データ又
はその全ビットの反転データに対応した上記転置・換字
処理された出力信号を取り出すことを特徴とする暗号化
・復号化装置。 - 【請求項３】 請求項１又は２において、 上記転置・換字処理は、ＤＥＳ暗号・復号アルゴリズム
により行われるものであることを特徴とする暗号化・復
号化装置。 - 【請求項４】 請求項２又は３において、 上記ランダムに発生される選択信号は、乱数発生回路で
形成された１ビットの２値信号を受けて、その論理１と
論理０の出現率をほぼ１／２に補正する補正回路で形成
されることを特徴とする暗号化・復号化装置。 - 【請求項５】 平文データ又は暗号文の処理単位データ
に対応した非反転データ又はその全ビットの反転データ
のいずれか一方をランダムに取り込む第１信号処理と、 上記第１信号処理で取り込まれたデータを上記非反転デ
ータに対応した転置・換字処理を行うポジ用スクランブ
ル信号処理と、上記反転データに対応した転置・換字処
理を行うネガ用スクランブル信号処理とを並列的に行な
う第２信号処理と、 上記ポジ用スクランブル信号処理又はネガ用スクランブ
ル信号処理で転置・換字処理された出力信号のいずれか
一方を上記第１信号処理でのデータ選択動作に対応させ
て取り出す第３信号処理と、 を複数回行ない、最後の転置・換字の結果を暗号化デー
タ又は復号化データとしてなることを特徴とする暗号化
・復号化方法。 - 【請求項６】 請求項５において、 上記平文データ又は暗号文に対して符号ビットを付加す
る動作と、 ランダムに発生される選択信号を形成する動作とを更に
含み、 上記第１信号処理において、選択信号を用いて上記符号
ビットを含めて非反転データ又はその全ビットの反転デ
ータのいずれか一方を取り込むようにし、 上記第２信号処理において、符号ビットを分離して上記
ポジ用とネガ用のスクランブル信号処理を行ない、 上記第３信号処理において、上記分離された符号ビット
を用いて上記第１信号処理において取り込まれた非反転
データ又はその全ビットの反転データに対応した上記転
置・換字処理された出力信号を取り出すようにしてなる
ことを特徴とする暗号化・復号化方法。 - 【請求項７】 請求項５又は６において、 上記転置・換字処理をＤＥＳ暗号・復号アルゴリズムに
より行うようにしてなることを特徴とする暗号化・復号
化方法。 - 【請求項８】 請求項６又は７において、 上記ランダムに発生される選択信号は、乱数発生回路で
形成された１ビットの２値信号の論理１と論理０の出現
率をほぼ１／２に補正するような信号処理が行われるこ
とを特徴とする暗号化・復号化方法。 - 【請求項９】 入力されたデータに対し、所定の回数だ
け所定の変換処理を行うことで、入力されたデータに対
応した暗号化されたデータを得るデータの暗号化方法で
あって、 上記所定の変換処理は、論理０又は論理１のいずれかの
状態をとる制御信号が入力され、入力データの全ビット
を反転しない入力データについての処理を行ない第１の
データを生成し、入力データの全ビットを反転した入力
データについての処理を行ない第２のデータを生成し、
上記制御信号の状態に応じて、上記第１データと上記第
２データのいずれかを上記所定の変換処理の出力として
出力し、 上記第１のデータの生成と上記第２データの生成とは並
列的に行われ、 上記制御信号のとる状態は、論理０又は論理１のそれぞ
れの出現比率がおおよそ５０％となるように制御されて
いることを特徴とするデータの暗号化方法。 - 【請求項１０】 請求項９において、 上記制御信号のとる状態が、論理０又は論理１のそれぞ
れの出現比率がおおよそ５０％となるように制御するた
めの制御装置を用いることを特徴とするデータの暗号化
方法。 - 【請求項１１】 請求項１０において、 上記制御装置は、乱数発生装置を有することを特徴とす
るデータの暗号化方法。 - 【請求項１２】 外部端子がリードライト装置と電気的
に接続されることによって動作電圧が供給され、かつ、
中央処理装置からの指示を受けて動作する暗号処理用演
算ユニットによる暗号化処理又は復号化処理を伴ったデ
ータの入出力動作を含むＩＣカードであって、 上記暗号処理用演算ユニットは、 平文データ又は暗号文の処理単位データに対応した非反
転データ又はその全ビットの反転データのいずれか一方
をランダムに取り込む入力選択回路と、 上記入力選択回路を通したデータを受け、上記非反転デ
ータに対応した転置・換字処理を行うポジ用スクランブ
ル回路と、 上記入力選択回路を通したデータを受け、上記反転デー
タに対応した転置・換字処理を行うネガ用スクランブル
回路と、 上記ポジ用スクランブル回路又はネガ用スクランブル回
路で転置・換字処理された出力信号のいずれか一方を上
記入力選択回路の選択動作に対応させて取り出す出力選
択回路と、 上記ポジ用スクランブル回路及びネガ用スクランブル回
路での複数回の転置・換字の結果を最終転置する出力回
路とを備え、 上記出力回路を通して暗号文又は平文データを得るもの
であることを特徴とするＩＣカード。 - 【請求項１３】 請求項１２において、 符号ビットを上記平文データ又は暗号文に対して付加す
る回路を更に含み、 ランダムに発生される選択信号を上記入力選択回路に供
給して、上記符号ビットを含めて非反転データ又はその
全ビットの反転データのいずれか一方を取り込むように
し、 上記符号ビットを分離して上記データを上記ポジ用スク
ランブル回路及びネガ用スクランブル回路で転置・換字
処理し、 上記分離された符号ビットを用いて、上記出力選択回路
を制御して入力選択回路で取り込まれた非反転データ又
はその全ビットの反転データに対応した上記転置・換字
処理された出力信号を取り出すことを特徴とするＩＣカ
ード。 - 【請求項１４】 請求項１２又は１３において、 上記転置・換字処理は、ＤＥＳ暗号・復号アルゴリズム
により行われるものであることを特徴とするＩＣカー
ド。 - 【請求項１５】 請求項１３又は１４において、 上記ランダムに発生される選択信号は、乱数発生回路で
形成された１ビットの２値信号を受けて、その論理１と
論理０の出現率をほぼ１／２に補正する補正回路で形成
されることを特徴とするＩＣカード。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001116254A JP3844116B2 (ja) | 2001-04-16 | 2001-04-16 | 暗号化・復号化装置とｉｃカード |
| PCT/JP2002/002064 WO2002086846A1 (fr) | 2001-04-16 | 2002-03-06 | Chiffrement / dispositif de dechiffrement, chiffrement / procede de dechiffrement, procede de chiffrement de donnees et carte a circuit integre |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001116254A JP3844116B2 (ja) | 2001-04-16 | 2001-04-16 | 暗号化・復号化装置とｉｃカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002311826A true JP2002311826A (ja) | 2002-10-25 |
| JP3844116B2 JP3844116B2 (ja) | 2006-11-08 |
Family
ID=18967016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001116254A Expired - Fee Related JP3844116B2 (ja) | 2001-04-16 | 2001-04-16 | 暗号化・復号化装置とｉｃカード |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3844116B2 (ja) |
| WO (1) | WO2002086846A1 (ja) |
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- 2002-03-06 WO PCT/JP2002/002064 patent/WO2002086846A1/ja active Application Filing
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2002086846A1 (fr) | 2002-10-31 |
| JP3844116B2 (ja) | 2006-11-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040914 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050315 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060223 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060420 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060809 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060809 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090825 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100825 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110825 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110825 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110825 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120825 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120825 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130825 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |