JP2002300011A - Voltage comparator with hysteresis - Google Patents
Voltage comparator with hysteresisInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、ヒステリシス付
きの電圧比較器回路のしきい値電圧をロジック信号によ
って選択可能とする電子回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electronic circuit capable of selecting a threshold voltage of a voltage comparator circuit with hysteresis by a logic signal.
【0002】[0002]
【従来の技術】従来のヒステリシス付き電圧比較器とし
ては、図6に示されるような回路が知られている。すな
わち入力電圧Vinを電圧分割するための抵抗104、
105、106を有し、抵抗104と105の接続点が
電圧比較器102反転入力端子に接続されており、電圧
比較器102の一方の入力端子である非反転入力端子に
は基準電圧源101が接続されている。電圧比較器10
2の出力である端子VoutがN−MOSトランジスタ
108のゲートに接続されており、N−MOSトランジ
スタ108のソースは接地されており、ドレインは入力
電圧Vinを電圧分割するための抵抗105、106の
接続点に結線されている。2. Description of the Related Art As a conventional voltage comparator with hysteresis, a circuit as shown in FIG. 6 is known. That is, the resistor 104 for dividing the input voltage Vin into a voltage,
A reference point of the reference voltage source 101 is connected to a non-inverting input terminal which is one input terminal of the voltage comparator 102, and a connection point between the resistors 104 and 105 is connected to an inverting input terminal of the voltage comparator 102. It is connected. Voltage comparator 10
2 is connected to the gate of the N-MOS transistor 108, the source of the N-MOS transistor 108 is grounded, and the drain is connected to the resistors 105 and 106 for dividing the input voltage Vin. Connected to the connection point.
【0003】入力電圧Vinが低い場合、電圧比較器1
02の出力である端子Voutは“High”状態とな
り、N−MOSトランジスタ108は導通状態である。
従って抵抗104と105の接続点である端子Aの電圧
VAは、抵抗104と105の抵抗値をそれぞれR10
4、R105とすると、When the input voltage Vin is low, the voltage comparator 1
The terminal Vout, which is the output of 02, is in the “High” state, and the N-MOS transistor 108 is in a conductive state.
Therefore, the voltage VA at the terminal A, which is the connection point between the resistors 104 and 105, is determined by setting the resistance values of the resistors 104 and 105 to R10
4, R105
【0004】[0004]
【式1】 (Equation 1)
【0005】となる。入力電圧Vinが上昇して端子A
の電圧VAが基準電圧源101の出力電圧Vrefを上
回ると基準電圧源102の出力である端子Voutは
“Low”状態となる。従って端子Voutが“Hig
h”状態から“Low”状態に変化する入力電圧Vin
は(1)式でVA=Vrefとすることより、[0005] The input voltage Vin rises and the terminal A
Is higher than the output voltage Vref of the reference voltage source 101, the terminal Vout, which is the output of the reference voltage source 102, is in the “Low” state. Therefore, the terminal Vout is set to “Hig
input voltage Vin that changes from the “h” state to the “Low” state
Is given by VA = Vref in equation (1).
【0006】[0006]
【式2】 (Equation 2)
【0007】となる。[0007]
【0008】(2)式より得られる入力電圧Vinが上
側しきい値電圧である。The input voltage Vin obtained from the equation (2) is the upper threshold voltage.
【0009】入力電圧Vinが高い場合、電圧比較器1
02の出力である端子Voutは“Low”状態とな
り、N−MOSトランジスタ108は非導通状態であ
る。従って抵抗104と105の接続点である端子Aの
電圧VAは、抵抗104と105と106の抵抗値をそ
れぞれR104、R105、R106とすると、When the input voltage Vin is high, the voltage comparator 1
The terminal Vout, which is the output of No. 02, is in the “Low” state, and the N-MOS transistor 108 is off. Accordingly, the voltage VA at the terminal A, which is the connection point between the resistors 104 and 105, is given by the following equation:
【0010】[0010]
【式3】 (Equation 3)
【0011】となる。入力電圧Vinが下降して端子A
の電圧VAが基準電圧源101の出力電圧Vrefを下
回ると基準電圧源102の出力である端子Voutは
“High”状態となる。従って端子Voutが“Lo
w”状態から“High”状態に変化する入力電圧Vi
nは(3)式でVA=Vrefとすることより、## EQU1 ## The input voltage Vin falls and the terminal A
Is lower than the output voltage Vref of the reference voltage source 101, the terminal Vout, which is the output of the reference voltage source 102, is in the “High” state. Therefore, the terminal Vout becomes “Lo”
input voltage Vi that changes from the “w” state to the “High” state
n is given by VA = Vref in equation (3).
【0012】[0012]
【式4】 (Equation 4)
【0013】となる。(4)式より得られる入力電圧V
inが下側しきい値電圧である。## EQU1 ## Input voltage V obtained from equation (4)
in is the lower threshold voltage.
【0014】図7は上記の動作を横軸を入力電圧Vin
とし、縦軸を出力Voutとして図示したものである。
上側しきい値電圧と下側しきい値電圧の差がヒステリシ
ス幅である。FIG. 7 shows the above operation with the input voltage Vin on the horizontal axis.
And the vertical axis is shown as the output Vout.
The difference between the upper threshold voltage and the lower threshold voltage is the hysteresis width.
【0015】[0015]
【発明が解決しようとする課題】図6に示した従来のヒ
ステリシス付き電圧比較器の場合、抵抗104、10
5、106の抵抗値で上側しきい値と下側しきい値が決
定されるので、両しきい値は固定値となるのでしきい値
を選択ができないという問題点がある。しきい値を選択
可能とするためには図6の電圧比較器102を複数個用
意する必要があり回路規模が拡大するので得策ではな
い。In the case of the conventional voltage comparator with hysteresis shown in FIG.
Since the upper threshold value and the lower threshold value are determined by the resistance values 5 and 106, the threshold values cannot be selected because both threshold values are fixed values. In order to select the threshold value, it is necessary to prepare a plurality of voltage comparators 102 shown in FIG. 6 and the circuit scale is increased, which is not a good idea.
【0016】[0016]
【課題を解決するための手段】本発明においてはロジッ
ク入力信号でしきい値を選択するためのセレクタと、し
きい値を変更するためのN−MOSトランジスタを複数
個用意することで比較的簡単な回路で複数個のしきい値
から一つのしきい値を選択可能とする。In the present invention, it is relatively simple to prepare a selector for selecting a threshold value by a logic input signal and a plurality of N-MOS transistors for changing the threshold value. One of the threshold values can be selected by a simple circuit.
【0017】[0017]
【発明の実施の形態】上記問題点を解決するために、本
発明においてはロジック入力信号でしきい値を選択する
ためのセレクタとしきい値を変更するためのN−MOS
トランジスタを具備している。DESCRIPTION OF THE PREFERRED EMBODIMENTS In order to solve the above problems, in the present invention, a selector for selecting a threshold by a logic input signal and an N-MOS for changing the threshold are provided.
It has a transistor.
【0018】[0018]
【実施例】以下に、本発明の実施例を図面に基づいて説
明する。Embodiments of the present invention will be described below with reference to the drawings.
【0019】図1は本発明の第一実施例の可変ヒステリ
シス付き電圧比較器回路である。すなわち入力電圧Vi
nを電圧分割するための抵抗104、105、106、
107を有し、抵抗104と105の接続点が電圧比較
器102の反転入力端子に接続されており、電圧比較器
102の一方の入力端子である非反転入力端子には基準
電圧源101が接続されている。電圧比較器102の出
力である端子VoutはAND回路100とOR回路1
03で構成されるセレクタ110に入力される。セレク
タ110には端子SELECTよりロジック信号の“H
igh”状態あるいは“Low”状態が入力される。セ
レクタ110の一つの出力であるAND回路100の出
力はN−MOSトランジスタ108のゲートに接続され
ており、N−MOSトランジスタ108のソースは接地
されており、ドレインは入力電圧Vinを電圧分割する
ための抵抗105と106の接続点に結線されている。
セレクタ110の他の出力であるOR回路103の出力
はN−MOSトランジスタ109のゲートに接続されて
おり、N−MOSトランジスタ109のソースは接地さ
れており、ドレインは入力電圧Vinを電圧分割するた
めの抵抗106と107の接続点に結線されている。FIG. 1 shows a voltage comparator circuit with variable hysteresis according to a first embodiment of the present invention. That is, the input voltage Vi
resistors 104, 105, 106 for dividing n
107, the connection point between the resistors 104 and 105 is connected to the inverting input terminal of the voltage comparator 102, and the reference voltage source 101 is connected to one non-inverting input terminal of the voltage comparator 102. Have been. The terminal Vout which is the output of the voltage comparator 102 is connected to the AND circuit 100 and the OR circuit 1
03 is input to the selector 110. The selector 110 supplies the logic signal “H” from the terminal SELECT.
An "high" state or a "Low" state is input.An output of the AND circuit 100, which is one output of the selector 110, is connected to the gate of the N-MOS transistor 108, and the source of the N-MOS transistor 108 is grounded. The drain is connected to a connection point between the resistors 105 and 106 for dividing the input voltage Vin.
The output of the OR circuit 103, which is another output of the selector 110, is connected to the gate of the N-MOS transistor 109, the source of the N-MOS transistor 109 is grounded, and the drain is for dividing the input voltage Vin. Are connected to the connection point between the resistors 106 and 107.
【0020】端子SELECTが“Low”状態の場
合、セレクタ110の一つの出力であるAND回路10
0の出力は常に“Low”状態となるので、N−MOS
トランジスタ108は常に非導通状態である。一方セレ
クタ110の他の出力であるOR回路103の出力には
電圧比較器102の出力状態がそのまま出力される。端
子SELECTが“Low”状態で入力電圧Vinが低
いと、電圧比較器102の出力である端子Voutは
“High”状態となり、セレクタ110の一つの出力
であるOR回路103の出力も“High”状態となる
ので、N−MOSトランジスタ109は導通状態とな
る。したがって、抵抗104、105、106の抵抗値
をそれぞれR104、R105、R106とすると端子
Aの電圧VAはWhen the terminal SELECT is in the “Low” state, the output of the AND circuit 10
0 is always in the “Low” state, so that the N-MOS
Transistor 108 is always off. On the other hand, the output state of the voltage comparator 102 is output as it is to the output of the OR circuit 103, which is another output of the selector 110. When the input voltage Vin is low while the terminal SELECT is in the “Low” state, the terminal Vout which is the output of the voltage comparator 102 is in the “High” state, and the output of the OR circuit 103 which is one output of the selector 110 is also in the “High” state. Therefore, the N-MOS transistor 109 is turned on. Therefore, assuming that the resistance values of the resistors 104, 105, and 106 are R104, R105, and R106, respectively, the voltage VA at the terminal A is
【0021】[0021]
【式5】 (Equation 5)
【0022】となる。## EQU1 ##
【0023】入力電圧Vinが上昇して端子Aの電圧V
Aが基準電圧源101の出力電圧Vrefを上回ると基
準電圧源102の出力である端子Voutは“Low”
状態となる。従って端子Voutが“High”状態か
ら“Low”状態に変化する入力電圧Vinは(5)式
でVA=Vrefとすることより、The input voltage Vin rises and the voltage V at the terminal A
When A exceeds the output voltage Vref of the reference voltage source 101, the terminal Vout which is the output of the reference voltage source 102 is "Low".
State. Accordingly, the input voltage Vin at which the terminal Vout changes from the “High” state to the “Low” state is calculated by setting VA = Vref in equation (5).
【0024】[0024]
【式6】 (Equation 6)
【0025】となる。## EQU1 ##
【0026】(6)式より得られる入力電圧Vinが端
子SELECTが“Low”状態のときの上側しきい値
電圧である。The input voltage Vin obtained from the equation (6) is the upper threshold voltage when the terminal SELECT is in the “Low” state.
【0027】端子SELECTが“Low”状態で入力
電圧Vinが高い場合、電圧比較器102の出力である
端子Voutは“Low”状態となり、セレクタ110
の一つの出力であるOR回路103の出力も“Low”
状態となるので、N−MOSトランジスタ109は非導
通状態となる。従って抵抗104と105の接続点であ
る端子Aの電圧VAは、抵抗104と105と106と
107の抵抗値をそれぞれR104、R105、R10
6、R107とすると、If the input voltage Vin is high while the terminal SELECT is in the “Low” state, the terminal Vout, which is the output of the voltage comparator 102, is in the “Low” state, and the selector 110
The output of the OR circuit 103 which is one of the outputs is also “Low”.
Therefore, the N-MOS transistor 109 is turned off. Therefore, the voltage VA at the terminal A, which is the connection point between the resistors 104 and 105, is determined by changing the resistance values of the resistors 104, 105, 106, and 107 to R104, R105, and R10, respectively.
6, R107
【0028】[0028]
【式7】 Equation 7
【0029】となる。## EQU1 ##
【0030】入力電圧Vinが下降して端子Aの電圧V
Aが基準電圧源101の出力電圧Vrefを下回ると基
準電圧源102の出力である端子Voutは“Hig
h”状態となる。従って端子Voutが“Low”状態
から“High”状態に変化する入力電圧Vinは
(7)式でVA=Vrefとすることより、The input voltage Vin drops and the voltage V at the terminal A
When A becomes lower than the output voltage Vref of the reference voltage source 101, the terminal Vout which is the output of the reference voltage source 102 becomes “Hig”.
Therefore, the input voltage Vin at which the terminal Vout changes from the “Low” state to the “High” state is set by VA = Vref in the equation (7).
【0031】[0031]
【式8】 (Equation 8)
【0032】となる。## EQU1 ##
【0033】(8)式より得られる入力電圧Vinが端
子SELECTが“Low”状態のときの下側しきい値
電圧である。The input voltage Vin obtained from the equation (8) is the lower threshold voltage when the terminal SELECT is in the “Low” state.
【0034】端子SELECTが“High”状態の場
合、セレクタ110の一つの出力であるOR回路103
の出力は常に“High”状態となるので、N−MOS
トランジスタ109は常に導通状態である。一方セレク
タ110の他の出力であるAND回路100の出力には
電圧比較器102の出力状態がそのまま出力される。端
子SELECTが“High”状態で入力電圧Vinが
低いと、電圧比較器102の出力である端子Voutは
“High”状態となり、セレクタ110の一つの出力
であるAND回路100の出力も“High”状態とな
るので、N−MOSトランジスタ108は導通状態とな
る。したがって、抵抗104、105、の抵抗値をそれ
ぞれR104、R105とすると端子Aの電圧VAはWhen the terminal SELECT is in the “High” state, the OR circuit 103 which is one output of the selector 110
Is always in a “High” state, so that the N-MOS
The transistor 109 is always on. On the other hand, the output state of the voltage comparator 102 is output as it is to the output of the AND circuit 100, which is another output of the selector 110. When the input voltage Vin is low while the terminal SELECT is in the “High” state, the terminal Vout which is the output of the voltage comparator 102 is in the “High” state, and the output of the AND circuit 100 which is one output of the selector 110 is also in the “High” state. Therefore, the N-MOS transistor 108 is turned on. Therefore, assuming that the resistance values of the resistors 104 and 105 are R104 and R105, respectively, the voltage VA at the terminal A is
【0035】[0035]
【式9】 [Equation 9]
【0036】となる。## EQU1 ##
【0037】入力電圧Vinが上昇して端子Aの電圧V
Aが基準電圧源101の出力電圧Vrefを上回ると基
準電圧源102の出力である端子Voutは“Low”
状態となる。従って端子Voutが“High”状態か
ら“Low”状態に変化する入力電圧Vinは(9)式
でVA=Vrefとすることより、The input voltage Vin rises and the voltage V at the terminal A
When A exceeds the output voltage Vref of the reference voltage source 101, the terminal Vout which is the output of the reference voltage source 102 is "Low".
State. Therefore, the input voltage Vin at which the terminal Vout changes from the “High” state to the “Low” state is determined by VA = Vref in equation (9).
【0038】[0038]
【式10】 (Equation 10)
【0039】となる。## EQU1 ##
【0040】(10)式より得られる入力電圧Vinが
端子SELECTが“High”状態のときの上側しき
い値電圧である。The input voltage Vin obtained from the equation (10) is the upper threshold voltage when the terminal SELECT is in the “High” state.
【0041】端子SELECTが“High”状態で入
力電圧Vinが高い場合、電圧比較器102の出力であ
る端子Voutは“Low”状態となり、セレクタ11
0の一つの出力であるAND回路100の出力も“Lo
w”状態となるので、N−MOSトランジスタ108は
非導通状態となる。従って抵抗104と105の接続点
である端子Aの電圧VAは、抵抗104と105と10
6の抵抗値をそれぞれR104、R105、R106と
すると、If the input voltage Vin is high while the terminal SELECT is in the “High” state, the terminal Vout, which is the output of the voltage comparator 102, is in the “Low” state and the selector 11
The output of the AND circuit 100 which is one output of “0” is also “Lo”.
As a result, the N-MOS transistor 108 is turned off, and the voltage VA at the terminal A, which is the connection point between the resistors 104 and 105, becomes
6 are R104, R105, and R106, respectively.
【0042】[0042]
【式11】 [Equation 11]
【0043】となる。Is as follows.
【0044】入力電圧Vinが下降して端子Aの電圧V
Aが基準電圧源101の出力電圧Vrefを下回ると基
準電圧源102の出力である端子Voutは“Hig
h”状態となる。従って端子Voutが“Low”状態
から“High”状態に変化する入力電圧Vinは(1
1)式でVA=Vrefとすることより、The input voltage Vin drops and the voltage V at the terminal A
When A becomes lower than the output voltage Vref of the reference voltage source 101, the terminal Vout which is the output of the reference voltage source 102 becomes “Hig”.
Therefore, the input voltage Vin at which the terminal Vout changes from the “Low” state to the “High” state is (1).
By setting VA = Vref in equation (1),
【0045】[0045]
【式12】 (Equation 12)
【0046】となる。Is as follows.
【0047】(12)式より得られる入力電圧Vinが
端子SELECTが“Low”状態のときの上側しきい
値電圧である。The input voltage Vin obtained from the equation (12) is the upper threshold voltage when the terminal SELECT is in the “Low” state.
【0048】以上をまとめると次の表1のようになる。The above is summarized in Table 1 below.
【0049】[0049]
【表1】 [Table 1]
【0050】図2は上記の動作を横軸を入力電圧Vin
とし、縦軸を出力Voutとして図示したものである。FIG. 2 shows the above operation with the input voltage Vin on the horizontal axis.
And the vertical axis is shown as the output Vout.
【0051】図3は本発明の第二実施例の可変ヒステリ
シス付き電圧比較器回路である。図3に示した第二実施
例ではセレクタ110がAND回路100とインバータ
回路111とNOR回路112で構成されている点が図
1に示した第一実施例と異なる。FIG. 3 shows a voltage comparator circuit with variable hysteresis according to a second embodiment of the present invention. The second embodiment shown in FIG. 3 is different from the first embodiment shown in FIG. 1 in that the selector 110 includes an AND circuit 100, an inverter circuit 111, and a NOR circuit 112.
【0052】図3では端子SELECTが“Low”状
態の場合はセレクタ110の一つの出力であるAND回
路100の出力は常に“Low”となりN−MOSトラ
ンジスタ108は常に非導通状態となる。一方セレクタ
110の他の出力であるNOR回路103の出力には電
圧比較器102の出力状態がそのまま出力されるので、
端子SELECTが“Low”状態の場合の動作は第一
実施例と同様になる。すなわち上側しきい値は(6)と
なり、下側しきい値は(8)となる。In FIG. 3, when the terminal SELECT is in the "Low" state, the output of the AND circuit 100 which is one output of the selector 110 is always "Low", and the N-MOS transistor 108 is always in the non-conductive state. On the other hand, the output state of the voltage comparator 102 is output as it is to the output of the NOR circuit 103 which is another output of the selector 110.
The operation when the terminal SELECT is in the “Low” state is the same as in the first embodiment. That is, the upper threshold is (6), and the lower threshold is (8).
【0053】端子SELECTが“High”状態の場
合は、セレクタ110の一つの出力であるNOR回路1
12の出力は常に“Low”状態となるので、N−MO
Sトランジスタ109は常に非導通状態である。一方セ
レクタ110の他の出力であるAND回路100の出力
には電圧比較器102の出力状態がそのまま出力され
る。端子SELECTが“High”の場合の上側しき
い値は抵抗104、105の抵抗値をそれぞれR10
4、R105とするとWhen the terminal SELECT is in the “High” state, the NOR circuit 1 which is one output of the selector 110
12 is always in the "Low" state, so that the N-MO
S transistor 109 is always off. On the other hand, the output state of the voltage comparator 102 is output as it is to the output of the AND circuit 100, which is another output of the selector 110. When the terminal SELECT is “High”, the upper threshold value is obtained by setting the resistance values of the resistors 104 and 105 to R10
4, R105
【0054】[0054]
【式13】 (Equation 13)
【0055】となる。Is as follows.
【0056】また、端子SELECTが“High”の
場合の下側しきい値は抵抗104、105、106、1
07の抵抗値をそれぞれR104、R105、R10
6、R107とするとWhen the terminal SELECT is at “High”, the lower threshold value is the resistance of the resistors 104, 105, 106, 1
07 resistance values R104, R105, and R10, respectively.
6, assuming R107
【0057】[0057]
【式14】 (Equation 14)
【0058】となる。Is as follows.
【0059】以上をまとめると次の表2のようになる。The above is summarized in Table 2 below.
【0060】[0060]
【表2】 [Table 2]
【0061】図4は上記の動作を横軸を入力電圧Vin
とし、縦軸を出力Voutとして図示したものである。FIG. 4 shows the above operation with the input voltage Vin on the horizontal axis.
And the vertical axis is shown as the output Vout.
【0062】図5は本発明の第三実施例の可変ヒステリ
シス付き電圧比較器回路である。入力電圧Vinを分割
するための抵抗とN−MOSトランジスタを任意個追加
し、さらに複数個のしきい値から一つのしきい値を選択
するためにセレクタ110に制御端子が複数接続されて
いる。各上側しきい値と下側しきい値は第一実施例や第
二実施例と同様にして求めることができるのは明白であ
る。FIG. 5 shows a voltage comparator circuit with variable hysteresis according to a third embodiment of the present invention. A plurality of control terminals are connected to the selector 110 in order to arbitrarily add a resistor and an N-MOS transistor for dividing the input voltage Vin and to select one threshold from a plurality of thresholds. Obviously, the upper threshold value and the lower threshold value can be obtained in the same manner as in the first and second embodiments.
【0063】[0063]
【発明の効果】本発明の可変ヒステリシス付き電圧比較
器回路では、回路規模を増大させることなく複数のしき
い値の組み合わせの中から任意のしきい値の組み合わせ
を選択することが可能である。According to the voltage comparator circuit with variable hysteresis of the present invention, it is possible to select an arbitrary threshold value combination from a plurality of threshold value combinations without increasing the circuit scale.
【図1】本発明の第一実施例の可変ヒステリシス付き電
圧比較器回路の回路図である。FIG. 1 is a circuit diagram of a voltage comparator circuit with variable hysteresis according to a first embodiment of the present invention.
【図2】第一実施例の回路の動作説明図である。FIG. 2 is an explanatory diagram of the operation of the circuit of the first embodiment.
【図3】本発明の第二実施例の可変ヒステリシス付き電
圧比較器回路の回路図である。FIG. 3 is a circuit diagram of a voltage comparator circuit with variable hysteresis according to a second embodiment of the present invention.
【図4】第二実施例の回路の動作説明図である。FIG. 4 is an explanatory diagram of the operation of the circuit of the second embodiment.
【図5】本発明の第三実施例の可変ヒステリシス付き電
圧比較器回路の回路図である。FIG. 5 is a circuit diagram of a voltage comparator circuit with variable hysteresis according to a third embodiment of the present invention.
【図6】従来のヒステリシス付き電圧比較器回路の回路
図である。FIG. 6 is a circuit diagram of a conventional voltage comparator circuit with hysteresis.
【図7】従来のヒステリシス付き電圧比較器回路の動作
説明図である。FIG. 7 is an operation explanatory diagram of a conventional voltage comparator circuit with hysteresis.
100 AND回路 101 基準電圧源 102 電圧比較器 103 OR回路 104〜107、113 抵抗 108、109、114 N−MOSトランジスタ 110 セレクタ 111 インバータ回路 112 NOR回路 REFERENCE SIGNS LIST 100 AND circuit 101 reference voltage source 102 voltage comparator 103 OR circuit 104 to 107, 113 resistance 108, 109, 114 N-MOS transistor 110 selector 111 inverter circuit 112 NOR circuit
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 2G035 AA19 AB01 AC01 AC18 AC19 AD03 AD11 AD23 AD27 AD47 AD56 5H410 BB04 CC02 DD02 EA11 EA12 EB01 FF03 FF25 5J039 DA12 DB09 DB20 KK10 MM16 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 2G035 AA19 AB01 AC01 AC18 AC19 AD03 AD11 AD23 AD27 AD47 AD56 5H410 BB04 CC02 DD02 EA11 EA12 EB01 FF03 FF25 5J039 DA12 DB09 DB20 KK10 MM16
Claims (1)
のしきい値電圧である上側しきい値電圧と下側しきい値
電圧の組み合わせを、ロジック入力信号で選択できるよ
うにしたヒステリシス付き電圧比較器回路1. A voltage comparator with hysteresis wherein a combination of an upper threshold voltage and a lower threshold voltage as a pair of threshold voltages of a voltage comparator circuit with hysteresis can be selected by a logic input signal. circuit
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001100753A JP2002300011A (en) | 2001-03-30 | 2001-03-30 | Voltage comparator with hysteresis |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001100753A JP2002300011A (en) | 2001-03-30 | 2001-03-30 | Voltage comparator with hysteresis |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002300011A true JP2002300011A (en) | 2002-10-11 |
Family
ID=18954169
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001100753A Pending JP2002300011A (en) | 2001-03-30 | 2001-03-30 | Voltage comparator with hysteresis |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002300011A (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2001
- 2001-03-30 JP JP2001100753A patent/JP2002300011A/en active Pending
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JP7273064B2 (en) | 2018-12-19 | 2023-05-12 | 株式会社半導体エネルギー研究所 | HYSTERESIS COMPARATOR, SEMICONDUCTOR DEVICE, AND POWER STORAGE DEVICE |
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