KR0177408B1 - Output current control circuit - Google Patents

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KR0177408B1 KR1019960066539A KR19960066539A KR0177408B1 KR 0177408 B1 KR0177408 B1 KR 0177408B1 KR 1019960066539 A KR1019960066539 A KR 1019960066539A KR 19960066539 A KR19960066539 A KR 19960066539A KR 0177408 B1 KR0177408 B1 KR 0177408B1
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Abstract

본 발명은 출력 전류 콘트롤 회로에 관한 것으로, 전원에서 발생되는 교류전원을 입력받아 직류로 전환하여 출력하는 브릿지 다이오드와, 상기 브릿지 다이오드에서 정류된 전압을 입력받고 입력되는 제어신호에 따라 전력 전송경로를 스위칭하여 전달되는 전압의 크기를 제어하는 전송경로 스위칭부와, 상기 전송경로 스위칭부의 출력에 걸리는 신호를 입력받아 출력하는 제5저항과, 상기 제5저항에서 출력되는 전압을 입력받아 접지로 도통하는 제6저항과, 에노드 단자에 접지전위를 입력받는 제너 다이오드와, 상기 제5, 제6저항에 의해 분압된 전압을 반전 데이터 입력단에 입력받고 상기 제너 다이오드에서 출력되는 신호를 비반전 데이터 입력단에 입력받아 비교하여 출력하는 비교기, 및 외부에서 입력되는 선택신호에 따라 선택적인 조합에 의해 상기 전송경로 스위칭부에 임의의 제어신호를 걸어주어 전력 전송 경로를 제어하는 콘트롤 회로를 포함하는 것을 특징으로 하는 출력 전류 콘트롤 회로에 관한 것이다.The present invention relates to an output current control circuit, comprising: a bridge diode which receives an AC power generated from the power source and converts the DC power into a direct current; and a power transmission path according to the control signal inputted by receiving the rectified voltage from the bridge diode. A transmission path switching unit which controls the magnitude of the voltage transmitted by switching, a fifth resistor that receives a signal applied to the output of the transmission path switching unit and outputs a voltage; A zener diode receiving a sixth resistor, a ground potential at the anode terminal, a voltage divided by the fifth and sixth resistors, and a signal output from the zener diode to a non-inverting data input terminal. By comparator to receive and compare and output, and optional combination according to the selection signal input from the outside And a control circuit for controlling an electric power transmission path by applying an arbitrary control signal to the transmission path switching unit.

Description

출력 전류 콘트롤 회로Output current control circuit

제1도는 종래 출력 전류 콘트롤 회로의 구성 예시도.1 is a diagram illustrating a configuration of a conventional output current control circuit.

제2도는 종래 출력 전류 콘트롤 회로의 다른 구성 예시도.2 is another configuration example of a conventional output current control circuit.

제3도는 본 발명에 따른 출력 전류 콘트롤 회로의 구성 예시도.3 is an exemplary configuration diagram of an output current control circuit according to the present invention.

제4도는 제3도에 도시되어 있는 콘트롤 회로의 세부 구성 예시도.4 is a detailed configuration example of the control circuit shown in FIG.

본 발명은 출력 전류 콘트롤 회로에 관한 것으로 특히 부하 전류가 출력 전류보다 큰 경우 출력 전압이 낮아지는 현상을 제거하기 위한 출력 전류 콘트롤 회로에 관한 것이다.The present invention relates to an output current control circuit, and more particularly to an output current control circuit for removing the phenomenon that the output voltage is lowered when the load current is greater than the output current.

일반적으로, 종래의 출력 전류 콘트롤 회로는 첨부한 제1도에 도시되어 있는 바와 같이, 전원(P)에서 발생되는 교류전원을 입력받아 직류로 전환하여 출력하는 브릿지 다이오드(BD)와, 상기 브릿지 다이오드(BD)에서 출력되는 신호를 콜렉터 단자에 입력받고 베이스 단자에 제1저항(R1)을 통해 입력되는 상기 브릿지 다이오드(BD)에서 출력되는 전압의 크기에 따라 온/오프 동작하는 NPN트랜지스터(Q)와, 상기 NPN트랜지스터(Q)와 에미터 단자에 걸리는 신호를 입력받아 출력하는 제2저항(R2)과, 상기 제2저항(R2)에서 출력되는 전압을 입력받아 접지로 도통하는 제3저항(R3)와, 에노드 단자에 접지전위를 입력받는 제너 다이오드(ZD), 및 상기 제2, 제3저항(R2, R3)에 의해 분압된 전압을 반전 데이터 입력단에 입력받고 상기 제너 다이오드(ZD)에서 출력되는 신호를 비반전 데이터 입력단에 입력받아 상기 NPN트랜지스터(Q)의 베이스 단자에 입력하는 비교기(PO)로 구성된다.In general, a conventional output current control circuit includes a bridge diode BD for receiving an AC power generated from the power supply P, converting the current into a direct current, and outputting the bridge diode, as shown in FIG. NPN transistor (Q) to operate the on / off according to the magnitude of the voltage output from the bridge diode (BD) is input to the collector terminal and the signal output from the (BD) through the first resistor (R1) to the base terminal And a second resistor (R2) for receiving and outputting a signal applied to the NPN transistor (Q) and the emitter terminal, and a third resistor for receiving a voltage output from the second resistor (R2) and conducting to ground. R3), a Zener diode (ZD) receiving the ground potential at the anode terminal, and the voltage divided by the second and third resistors (R2, R3) are input to the inversion data input terminal and the Zener diode (ZD) Inverts the signal output from Receiving the input data consists of a comparator (PO) to the input to the base terminal of said NPN transistor (Q).

이때, 상기 NPN트랜지스터(Q)의 에미터 단자에 걸리는 전압이 부하(10)에 걸리는 전압이 된다.At this time, the voltage applied to the emitter terminal of the NPN transistor Q becomes the voltage applied to the load 10.

상기와 같이 구성되는 종래의 출력 전류 콘트롤 회로와 다른 종래의 기술은 첨부한 제2도에 도시되어 있는 바와같다.Conventional output current control circuits and other conventional techniques constructed as described above are as shown in FIG.

상기 제1도와 제2도에 도시되어 있는 종래 기술은 공통적으로 제1저항(R1)을 흐르는 전류가 아래의 식(1)과 같고, 트랜지스터를 도통하는 전류는 아래의 식(2)와 같다.In the prior art shown in FIG. 1 and FIG. 2, the current flowing through the first resistor R1 is as shown in Equation 1 below, and the current through the transistor is as shown in Equation 2 below.

따라서, 상기 식(2)에 따른 전류량이 부하(10)에 걸리는 전류량보다 큰 경우에는 NPN트랜지스터(Q)의 베이스 단자에 걸리는 전압(Va)는 +전압이고, NPN트랜지스터(Q)은 온상태이다.Therefore, when the amount of current according to Equation (2) is greater than the amount of current applied to the load 10, the voltage Va applied to the base terminal of the NPN transistor Q is + voltage, and the NPN transistor Q is in an on state. .

반면에, 상기 식(2)에 따른 전류량이 부하(10)에 걸리는 전류량보다 작은 경우 NPN트랜지스터(Q)의 베이스 단자에 걸리는 전압(Va)는 전압이고, 따라서 식(1)에 따른 전류량이 증가하여 식(2)에 따른 트랜지스터 도통 전류를 충분히 공급하여 부하(10)에 걸리는 전압(Vo)이 떨어지지 않게 된다.On the other hand, when the amount of current according to Equation (2) is smaller than the amount of current applied to the load 10, the voltage Va applied to the base terminal of the NPN transistor Q is a voltage, and thus the amount of current according to Equation (1) increases. Thus, the transistor conduction current according to formula (2) is sufficiently supplied so that the voltage Vo applied to the load 10 does not fall.

그래서, 부하 전류에 따라 NPN트랜지스터(Q)의 도통전류를 조절하여 상기 부하(10)에 걸리는 전압(Vo)을 일정하게 한다.Therefore, the conduction current of the NPN transistor Q is adjusted according to the load current to make the voltage Vo applied to the load 10 constant.

그러나, 상기 NPN트랜지스터(Q)가 항상 온동작하기 때문에 전력이 항상 소모되게 되어 전력소비의 폭이 커지게 된다는 문제점이 발생된다.However, since the NPN transistor Q is always on, power is always consumed, resulting in a large power consumption.

상기와 같은 문제점을 해소하기 위한 본 발명의 목적은 다수개의 전력 전송 경로를 형성하고 이를 온/오프시켜 전력소비의 양을 제어하는 출력 전류 콘트롤 회로를 제공하는데 있다.An object of the present invention for solving the above problems is to provide an output current control circuit for controlling the amount of power consumption by forming a plurality of power transmission path and on / off it.

상기 목적을 달성하기 위한 본 발명의 특징은, 전원에서 발생되는 교류전원을 입력받아 직류로 전환하여 출력하는 브릿지 다이오드와, 상기 브릿지 다이오드에서 정류된 전압을 입력받고 입력되는 제어신호에 따라 전력 전송경로를 스위칭하여 전달되는 전압의 크기를 제어하는 전송경로 스위칭부와, 상기 전송경로 스위칭부의 출력에 걸리는 신호를 입력받아 출력하는 제5저항과, 상기 제5저항에서 출력되는 전압을 입력받아 접지로 도통하는 제6저항과, 에노드 단자에 접지전위를 입력받는 제너 다이오드와, 상기 제5, 제6저항에 의해 분압된 전압을 반전 데이터 입력단에 입력받고 상기 제너 다이오드에서 출력되는 신호를 비반전 데이터 입력단에 입력받아 비교하여 출력하는 비교기, 및 외부에서 입력되는 선택신호에 따라 선택적인 조합에 의해 상기 전송경로 스위칭부에 임의의 제어신호를 걸어주어 전력 전송 경로를 제어하는 콘트롤 회로를 포함하는 데 있다.A feature of the present invention for achieving the above object is a bridge diode for receiving and converting the AC power generated from the power supply to a direct current, and the power transmission path according to the control signal inputted and received the rectified voltage from the bridge diode A transmission path switching unit for controlling the magnitude of the voltage delivered by switching a voltage, a fifth resistor for receiving and outputting a signal applied to the output of the transmission path switching unit, and receiving a voltage output from the fifth resistance and conducting to ground; A sixth resistor, a zener diode receiving the ground potential at the anode terminal, a voltage divided by the fifth and sixth resistors, and a signal output from the zener diode; The comparator receives and compares the output and outputs it by a selective combination according to the selection signal input from the outside. It includes a control circuit for controlling the power transmission path by applying an arbitrary control signal to the transmission path switching unit.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

제3도는 본 발명에 따른 출력 전류 콘트롤 회로의 구성 예시도로서, 전원(P)에서 발생되는 교류전원을 입력받아 직류로 전환하여 출력하는 브릿지 다이오드(BD)와, 상기 브릿지 다이오드(BD)에서 출력되는 신호를 드레인 단자에 입력받고 게이트 단자에 제1저항(R1)을 통해 입력되는 상기 브릿지 다이오드(BD)에서 출력되는 전압의 상태에 따라 온/오프 동작하는 제1 NMOS트랜지스터(M1)와, 상기 제1 NMOS트랜지스터(M1)에 걸리는 전압을 드레인 단자에 입력받고 게이트 단자에 제2저항(R2)을 통해 입력되는 상기 제1 NMOS트랜지스터(M1)에 걸리는 전압의 상태에 따라 온/오프 동작하는 제2 NMOS트랜지스터(M2)와, 상기 제2 NMOS트랜지스터(M2)에 걸리는 전압을 드레인 단자에 입력받고 게이트 단자에 제3저항(R3)을 통해 입력되는 상기 제2 NMOS트랜지스터(M2)에 걸리는 전압의 상태에 따라 온/오프 동작하는 제3 NMOS트랜지스터(M3)와, 상기 제3 NMOS트랜지스터(M3)에 걸리는 전압을 드레인 단자에 입력받고 게이트 단자에 제4저항(R4)을 통해 입력되는 상기 제3 NMOS트랜지스터(M3)에 걸리는 전압의 상태에 따라 온/오프 동작하는 제4 NMOS트랜지스터(M4)와, 상기 제4 NMOS트랜지스터(M4)와, 상기 제1~4 NMOS트랜지스터(M1~M4)의 공통 소스 단자에 걸리는 신호를 입력받아 출력하는 제5저항(R5)과, 상기 제5저항(R5)에서 출력되는 전압을 입력받아 접지로 도통하는 제6저항(R6)와, 에노드 단자에 접지전위를 입력받는 제너 다이오드(ZD)와, 상기 제5, 제6저항(R5, R6)에 의해 분압된 전압을 반전 데이터 입력단에 입력받고 상기 제너 다이오드(ZD)에서 출력되는 신호를 비반전 데이터 입력단에 입력받고 상기 제너 다이오드(ZD)에서 출력되는 신호를 비반전 데이터 입력단에 입력받아 비교하여 출력하는 비교기(OP), 및 외부에서 입력되는 선택신호(CS1, CS2)에 따라 선택적인 조합에 의해 상기 제1~4 NMOS트랜지스터(M1~M4)의 게이트 단자에 임의의 전압신호를 걸어주어 해당 NMOS트랜지스터(M1~M4)를 온동작시키는 콘트롤 회로(20)로 구성되어 있다.3 is an exemplary configuration diagram of an output current control circuit according to the present invention. The bridge diode BD receives an AC power generated from a power supply P and converts the DC power into a direct current, and outputs the bridge diode BD. A first NMOS transistor M1 operated on / off according to a state of a voltage output from the bridge diode BD, the input signal being input to the drain terminal and the first resistor R1 to the gate terminal; A first voltage applied to the first NMOS transistor M1 to the drain terminal and an on / off operation according to a state of the voltage applied to the first NMOS transistor M1 to the gate terminal through the second resistor R2; 2 of the voltage applied to the NMOS transistor M2 and the voltage applied to the second NMOS transistor M2 input to the drain terminal of the voltage applied to the second NMOS transistor M2 through the third resistor R3 to the gate terminal.The third NMOS transistor M3 and the third NMOS transistor M3 operating on or off depending on the state, and the third NMOS transistor M3 is input to the drain terminal and is input to the gate terminal through the fourth resistor R4. Common between the fourth NMOS transistor M4, the fourth NMOS transistor M4, and the first to fourth NMOS transistors M1 to M4, which are turned on and off according to the state of the voltage applied to the NMOS transistor M3. A fifth resistor R5 that receives and outputs a signal applied to the source terminal, a sixth resistor R6 that receives the voltage output from the fifth resistor R5 and is connected to ground, and a ground potential at the anode terminal; The Zener diode ZD and the voltage divided by the fifth and sixth resistors R5 and R6 are input to the inversion data input terminal, and the signal output from the zener diode ZD is input to the non-inverting data input terminal. The non-inverting day of the input and output signal from the Zener diode (ZD) The comparator OP which is inputted to the input terminal, compares and outputs the output signal, and the gate terminal of the first to fourth NMOS transistors M1 to M4 are selectively combined according to the selection signals CS1 and CS2 input from the outside. The control circuit 20 is configured to apply a voltage signal to turn on the NMOS transistors M1 to M4.

상기와 같이 구성되는 본 발명에 따른 출력 전류 콘트롤 회로의 구성중 콘트롤 회로(20)의 구성을 첨부한 제4도를 참조하여 살펴보면, 입력되는 제1선택신호(CS1)와 제2선택신호(CS2)를 입력받아 부정 논리합 연산하여 그 연산치를 제1 NMOS트랜지스터(M1)의 게이트 단자에 걸어주는 제1낸드 게이트(NAND1)와, 상기 제1선택신호(CS1)를 입력받아 반전하여 출력하는 제1인버터(I1)와, 상기 제1인버터(I1)의 출력신호와 제2선택신호(CS2)를 입력받아 부정 논리합 연산하여 그 연산치를 제1, 제2 NMOS 트랜지스터(M1, M2)의 게이트 단자에 걸어주는 제2낸드 게이트(NAND2)와, 상기 제2선택신호(CS2)를 입력받아 반전하여 출력하는 제2인버터(I2)와, 상기 제2인버터(I2)의 출력신호와 제1선택신호(CS1)를 입력받아 부정 논리합 연산하여 그 연산치를 제1~3 NMOS트랜지스터(M1~M3)의 게이트 단자에 걸어주는 제3낸드 게이트(NAND3)와, 상기 제1선택신호(CS1)를 입력받아 반전하여 출력하는 제3인버터(I3)와, 상기 제2선택신호(CS2)를 입력받아 반전하여 출력하는 제4인버터(I4), 및 상기 제3, 제4인버터(I3, I4)의 출력신호를 모두 입력받아 부정 논리합 연산하여 그 연산치를 제1~4 NMOS트랜지스터(M1~M4)의 게이트 단자에 걸어주는 제4낸드 게이트(NAND4)로 이루어진다.Referring to FIG. 4 attached to the configuration of the control circuit 20 among the configuration of the output current control circuit according to the present invention configured as described above, the first selection signal CS1 and the second selection signal CS2 to be input ) Is a first NAND gate NAND1 for receiving a negative OR operation and applying the calculated value to the gate terminal of the first NMOS transistor M1, and a first inverting and outputting the first selection signal CS1. The inverter I1, the output signal of the first inverter I1 and the second selection signal CS2 are inputted and subjected to a negative-OR operation, and the calculated value is applied to the gate terminals of the first and second NMOS transistors M1 and M2. A second NAND gate NAND2 to be applied, a second inverter I2 that receives the second selection signal CS2 and inverts the output, and an output signal and a first selection signal of the second inverter I2 ( CS1) is inputted to perform an NOR operation and the calculated value is the gate terminal of the first to third NMOS transistors M1 to M3. A third NAND gate NAND3 to be applied to the third inverter I3 that receives the first selection signal CS1, inverts and outputs the inverted output, and inverts and outputs the second selection signal CS2. The fourth inverter I4 and the output signals of the third and fourth inverters I3 and I4 are all input and subjected to a negative-OR operation, and the calculated values are applied to the gate terminals of the first to fourth NMOS transistors M1 to M4. The main consists of a fourth NAND gate NAND4.

이때, 상기 제1내지 제4저항(R1~R4)은 동일한 저항값을 갖는다.In this case, the first to fourth resistors R1 to R4 have the same resistance value.

상기와 같이 구성되는 본 발명에 따른 출력 전류 콘트롤 회로의 바람직한 동작예를 살펴보면 다음과 같다.Looking at the preferred operation example of the output current control circuit according to the present invention configured as described above are as follows.

일반적인 동작은 종래와 동일하고, 다만 비교기(OP)에서 출력되는 신호를 제1~4 NMOS트랜지스터(M1~M4)의 게이트 단자에 걸어주게 되는데, 콘트롤 회로(20)에 입력되는 선택신호(CS1, CS2)에 의해 각 MOS트랜지스터 턴온/오프를 제어함으로써, 로딩전류에 따라 충분한 소스 전류를 공급할 수 있다.The general operation is the same as in the related art, but the signal output from the comparator OP is applied to the gate terminals of the first to fourth NMOS transistors M1 to M4, and the selection signal CS1, which is input to the control circuit 20, is applied. By controlling each MOS transistor turn on / off by CS2), a sufficient source current can be supplied according to the loading current.

Claims (4)

전원에서 발생되는 교류전원을 입력받아 직류로 전환하여 출력하는 브릿지 다이오드와; 상기 브릿지 다이오드에서 정류된 전압을 입력받고 입력되는 제어신호에 따라 전력 전송경로를 스위칭하여 전달되는 전압의 크기를 제어하는 전송경로 스위칭부와; 상기 전송경로 스위칭부의 출력에 걸리는 신호를 입력받아 출력하는 제1저항과; 상기 제1저항에서 출력되는 전압을 입력받아 접지로 도통하는 제2저항과; 에노드 단자에 접지전위를 입력받는 제너 다이오드와; 상기 제1, 2저항에 의해 분압된 전압을 반전 데이터 입력단에 입력받고 상기 제너 다이오드에서 출력되는 신호를 비반전 데이터 입력단에 입력받아 비교하여 출력하는 비교기; 및 외부에서 입력되는 선택신호에 따라 선택적인 조합에 의해 상기 전송 경로 스위칭부에 임의의 제어신호를 걸어주어 전력 전송 경로를 제어하는 콘트롤 회로를 포함하는 것을 특징으로 하는 출력 전류 콘트롤 회로.A bridge diode which receives an AC power generated from the power supply and converts the DC power into a direct current; A transmission path switching unit configured to receive a voltage rectified by the bridge diode and control a magnitude of a voltage transmitted by switching a power transmission path according to a control signal input; A first resistor receiving and outputting a signal applied to an output of the transmission path switching unit; A second resistor receiving the voltage output from the first resistor and conducting to ground; A zener diode receiving a ground potential at an anode terminal; A comparator for receiving the voltage divided by the first and second resistors at an inverting data input terminal and receiving a signal output from the zener diode at a non-inverting data input terminal to compare and output the signal; And a control circuit configured to control an electric power transmission path by applying an arbitrary control signal to the transmission path switching unit by a selective combination according to a selection signal input from the outside. 제1항에 있어서, 상기 전송경로 스위칭부는 상기 브릿지 다이오드에서 출력되는 신호를 드레인 단자에 입력받고 게이트 단자에 제3저항을 통해 입력되는 상기 브릿지 다이오드에서 출력되는 전압의 상태에 따라 온/오프 동작하는 제1 NMOS트랜지스터와; 상기 제1 NMOS트랜지스터에 걸리는 전압을 드레인 단자에 입력받고 게이트 단자에 제4저항을 통해 입력되는 상기 제1 NMOS트랜지스터에 걸리는 전압의 상태에 따라 온/오프 동작하는 제2 NMOS트랜지스터와; 상기 제2 NMOS트랜지스터에 걸리는 전압을 드레인 단자에 입력받고 게이트 단자에 제5저항을 통해 입력되는 상기 제2 NMOS트랜지스터에 걸리는 전압의 상태에 따라 온/오프 동작하는 제3 NMOS트랜지스터; 및 상기 제3 NMOS트랜지스터에 걸리는 전압을 드레인 단자에 입력받고 게이트 단자에 제6저항을 통해 입력되는 상기 제3 NMOS트랜지스터에 걸리는 전압의 상태에 따라 온/오프 동작하는 제4 NMOS트랜지스터로 구성되는 것을 특징으로 하는 출력 전류 콘트롤 회로.The method of claim 1, wherein the transmission path switching unit operates on / off according to a state of a voltage output from the bridge diode input to a drain terminal and a signal output from the bridge diode to a gate terminal. A first NMOS transistor; A second NMOS transistor configured to receive a voltage applied to the first NMOS transistor to a drain terminal and operate on / off according to a state of the voltage applied to the first NMOS transistor input to a gate terminal through a fourth resistor; A third NMOS transistor configured to receive a voltage applied to the second NMOS transistor to a drain terminal and to be turned on / off according to a state of the voltage applied to the second NMOS transistor input to a gate terminal through a fifth resistor; And a fourth NMOS transistor configured to be turned on / off according to a state of the voltage applied to the third NMOS transistor, the voltage applied to the third NMOS transistor being input to the drain terminal and being input to the gate terminal through the sixth resistor. Output current control circuit characterized in that. 제2항에 있어서, 상기 제3 내지 제6저항은 동일한 저항값을 갖는 것을 특징으로 하는 출력 전류 콘트롤 회로.3. The output current control circuit according to claim 2, wherein the third to sixth resistors have the same resistance value. 제1항 또는 제3항중 어느 한 항에 있어서, 상기 콘트롤 수단은 입력되는 제1선택신호와 제2선택신호를 입력받아 부정 논리합 연산하여 그 연산치를 제1 NMOS트랜지스터의 게이트 단자에 걸어주는 제1낸드 게이트와; 상기 제1선택신호를 입력받아 반전하여 출력하는 제1인버터와; 상기 제1인번터의 출력신호와 제2선택신호를 입력받아 부정 논리합 연산하여 그 연산치를 상기 제1, 2 NMOS트랜지스터의 게이트 단자에 걸어주는 제2낸드 게이트와; 상기 제2선택신호를 입력받아 반전하여 출력하는 제2인버터와; 상기 제2인번터의 출력신호와 제1선택신호를 입력받아 부정 논리합 연산하여 그 연산치를 상기 제1 내지 3 NMOS트랜지스터의 게이트 단자에 걸어주는 제3낸드 게이트와; 상기 제1선택신호를 입력받아 반전하여 출력하는 제3인버터와; 상기 제2선택신호를 입력받아 반전하여 출력하는 제4인버터; 및 상기 제3, 제4 인버터의 출력신호를 모두 입력받아 부정 논리합 연산하여 그 연산치를 상기 제1내지 4 NMOS트랜지스터의 게이트 단자에 걸어주는 제4낸드 게이트와로 이루이지는 것을 특징으로 하는 출력 전류 콘트롤 회로.4. The first control device as claimed in claim 1 or 3, wherein the control means receives an input first selection signal and a second selection signal and performs a negative OR operation to apply the calculated value to the gate terminal of the first NMOS transistor. NAND gates; A first inverter which receives the first selection signal and inverts and outputs the first selection signal; A second NAND gate receiving an output signal of the first inverter and a second selection signal and performing an NOR operation on the first inverter and applying the calculated value to the gate terminals of the first and second NMOS transistors; A second inverter which receives the second selection signal and inverts and outputs the second selection signal; A third NAND gate that receives an output signal of the second inverter and a first selection signal and performs an NOR operation to apply the calculated value to the gate terminals of the first to third NMOS transistors; A third inverter which receives the first selection signal and inverts and outputs the first selection signal; A fourth inverter which receives the second selection signal and inverts and outputs the second selection signal; And a fourth NAND gate that receives both output signals of the third and fourth inverters and performs an NOR operation to apply the calculated values to the gate terminals of the first to fourth NMOS transistors. Control circuit.
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