JP2002290440A - Ｓｔｍマッピング回路及び方法 - Google Patents
Ｓｔｍマッピング回路及び方法Info
- Publication number
- JP2002290440A JP2002290440A JP2001093570A JP2001093570A JP2002290440A JP 2002290440 A JP2002290440 A JP 2002290440A JP 2001093570 A JP2001093570 A JP 2001093570A JP 2001093570 A JP2001093570 A JP 2001093570A JP 2002290440 A JP2002290440 A JP 2002290440A
- Authority
- JP
- Japan
- Prior art keywords
- data
- byte
- logical channel
- packet
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/25—Routing or path finding in a switch fabric
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1611—Synchronous digital hierarchy [SDH] or SONET
- H04J3/1617—Synchronous digital hierarchy [SDH] or SONET carrying packets or ATM cells
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/15—Interconnection of switching modules
- H04L49/1507—Distribute and route fabrics, e.g. sorting-routing or Batcher-Banyan
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/25—Routing or path finding in a switch fabric
- H04L49/253—Routing or path finding in a switch fabric using establishment or release of connections between ports
- H04L49/254—Centralised controller, i.e. arbitration or scheduling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3027—Output queuing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【課題】 パッドバイトを除去しつつパケットデータの
マッピング処理が可能なＳＴＭマッピング回路を提供す
る。 【解決手段】 バイトデータがそれぞれ有効なデータで
あるか否かを示すバイト有効性情報を生成するパケット
長検出回路と、バイト有効性情報を用いてパッドバイト
を取り除きつつバイトデータを所定の順序に並び替える
ためのルーティング情報を生成するルーティング回路
と、パケットデータがどの論理チャネルに属するかを示
すチャネル番号信号にしたがって各論理チャネル毎のパ
ケットデータをそれぞれ取り込むパケットフィルタ回路
と、ルーティング情報にしたがってパッドバイトを取り
除きつつ論理チャネル毎のパケットデータをそれぞれ所
定の順序にソートするＭ×Ｍスイッチと、Ｍ×Ｍスイッ
チでソートされたパケットデータを論理チャネル毎に保
持するパケットメモリとを有する構成とする。
マッピング処理が可能なＳＴＭマッピング回路を提供す
る。 【解決手段】 バイトデータがそれぞれ有効なデータで
あるか否かを示すバイト有効性情報を生成するパケット
長検出回路と、バイト有効性情報を用いてパッドバイト
を取り除きつつバイトデータを所定の順序に並び替える
ためのルーティング情報を生成するルーティング回路
と、パケットデータがどの論理チャネルに属するかを示
すチャネル番号信号にしたがって各論理チャネル毎のパ
ケットデータをそれぞれ取り込むパケットフィルタ回路
と、ルーティング情報にしたがってパッドバイトを取り
除きつつ論理チャネル毎のパケットデータをそれぞれ所
定の順序にソートするＭ×Ｍスイッチと、Ｍ×Ｍスイッ
チでソートされたパケットデータを論理チャネル毎に保
持するパケットメモリとを有する構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＴＳ（Synchron
ous Transport Signal）フレームやＳＴＭ（Synchronou
s Transfer Module）フレームのペイロードに、パケッ
トデータを所定の論理チャネルに振り分けつつ格納する
ためのマッピング処理を行うＳＴＭマッピング回路に関
する。
ous Transport Signal）フレームやＳＴＭ（Synchronou
s Transfer Module）フレームのペイロードに、パケッ
トデータを所定の論理チャネルに振り分けつつ格納する
ためのマッピング処理を行うＳＴＭマッピング回路に関
する。
【０００２】
【従来の技術】近年、情報通信のトラヒック量の増加要
求に対処するために通信回線の伝送速度がより高速化す
る傾向にある。しかしながら、伝送速度は、伝送装置の
信号処理速度、すなわちＬＳＩの処理速度やデバイス間
のデータ転送速度等で制限されてしまうため、受信信号
をパラレルに展開して処理することで高速化に対応する
手法が採用されている。例えば、伝送速度が２．４８８
Ｇｂｐｓの通信回線からの信号を受信した場合、該受信
信号を６４本の３８．８８Ｍｂｐｓの信号にパラレル展
開すれば、十分に処理可能な速度で取り扱うことができ
る。
求に対処するために通信回線の伝送速度がより高速化す
る傾向にある。しかしながら、伝送速度は、伝送装置の
信号処理速度、すなわちＬＳＩの処理速度やデバイス間
のデータ転送速度等で制限されてしまうため、受信信号
をパラレルに展開して処理することで高速化に対応する
手法が採用されている。例えば、伝送速度が２．４８８
Ｇｂｐｓの通信回線からの信号を受信した場合、該受信
信号を６４本の３８．８８Ｍｂｐｓの信号にパラレル展
開すれば、十分に処理可能な速度で取り扱うことができ
る。
【０００３】また、ＰＰＰ（Point to Point Protoco
l）のようにデータ長がパケット毎に異なる可変長パケ
ットを処理する場合、一般に、伝送装置では、可変長パ
ケットをＡＴＭ（Asynchronous Transfer Mode）セルの
ような固定長の小さなパケットに区切ってスイッチング
処理等を行う。しかしながら、近年、Ｔ１Ｘ１などの標
準化作業により可変長パケットを固定長パケットに区切
らずにそのまま取り扱う処理方法が提案されている。こ
のような処理を行う通信方式として、例えば、ＧＦＰ
（Generic Framing Procedure）やＳＤＬ（Simple Data
Link）等が知られている。
l）のようにデータ長がパケット毎に異なる可変長パケ
ットを処理する場合、一般に、伝送装置では、可変長パ
ケットをＡＴＭ（Asynchronous Transfer Mode）セルの
ような固定長の小さなパケットに区切ってスイッチング
処理等を行う。しかしながら、近年、Ｔ１Ｘ１などの標
準化作業により可変長パケットを固定長パケットに区切
らずにそのまま取り扱う処理方法が提案されている。こ
のような処理を行う通信方式として、例えば、ＧＦＰ
（Generic Framing Procedure）やＳＤＬ（Simple Data
Link）等が知られている。
【０００４】上記ＧＦＰやＳＤＬでは、可変長パケット
間にパッドバイト（Pad Byte）を挿入して、各パケット
長をパラレル展開する信号数の整数倍の長さに変換して
いる。パッドバイトは予め決められた”０”と”１”の
繰り返しパターン、あるいは全て”０”のパターンで構
成され、パッドバイトそのものに論理的な意味を持つも
のではない。
間にパッドバイト（Pad Byte）を挿入して、各パケット
長をパラレル展開する信号数の整数倍の長さに変換して
いる。パッドバイトは予め決められた”０”と”１”の
繰り返しパターン、あるいは全て”０”のパターンで構
成され、パッドバイトそのものに論理的な意味を持つも
のではない。
【０００５】このようなパッドバイトが挿入される信号
列の一例を図１１に示す。
列の一例を図１１に示す。
【０００６】図１１は伝送装置内で処理される信号列の
一例を示す図であり、同図（ａ）はパッドバイトが挿入
された信号列の一例を示す模式図、同図（ｂ）はパッド
バイトが無い信号列の一例を示す模式図である。
一例を示す図であり、同図（ａ）はパッドバイトが挿入
された信号列の一例を示す模式図、同図（ｂ）はパッド
バイトが無い信号列の一例を示す模式図である。
【０００７】図１１（ａ）は、パケットデータが８バイ
ト（バイト０からバイト７）にパラレル展開された例で
ある。図１１（ａ）に示すデータ系列Ａは、バイトデー
タＡ−１からＡ−１０までの計１０バイトのパケットで
あり、バイトデータＡ−１０と次のデータ系列Ｂとの間
に６バイトのパッドバイトが挿入されている。同様に、
データ系列ＢはバイトデータＢ−１からＢ−１４までの
計１４バイトのパケットであり、次のデータ系列Ｃとの
間に２バイトのパッドバイトが挿入されている。また、
データ系列ＣはバイトデータＣ−１からＣ−１２までの
計１２バイトのパケットであり、次のデータ系列Ｄとの
間に４バイトのパッドバイトが挿入されている。
ト（バイト０からバイト７）にパラレル展開された例で
ある。図１１（ａ）に示すデータ系列Ａは、バイトデー
タＡ−１からＡ−１０までの計１０バイトのパケットで
あり、バイトデータＡ−１０と次のデータ系列Ｂとの間
に６バイトのパッドバイトが挿入されている。同様に、
データ系列ＢはバイトデータＢ−１からＢ−１４までの
計１４バイトのパケットであり、次のデータ系列Ｃとの
間に２バイトのパッドバイトが挿入されている。また、
データ系列ＣはバイトデータＣ−１からＣ−１２までの
計１２バイトのパケットであり、次のデータ系列Ｄとの
間に４バイトのパッドバイトが挿入されている。
【０００８】このように所定数のパッドバイトを可変長
パケット間にそれぞれ挿入すると、各パケットの先頭の
バイトデータを、パラレル展開された信号列の先頭バイ
ト（図１１（ａ）ではＢｙｔｅ０）にそれぞれ格納する
ことができるため、パケットの先頭が明らかになって後
の処理が容易になる。
パケット間にそれぞれ挿入すると、各パケットの先頭の
バイトデータを、パラレル展開された信号列の先頭バイ
ト（図１１（ａ）ではＢｙｔｅ０）にそれぞれ格納する
ことができるため、パケットの先頭が明らかになって後
の処理が容易になる。
【０００９】例えば、パケットの先頭に、予め定められ
た固定長のビットパターンが挿入されている場合、バイ
ト０（Ｂｙｔｅ０）を監視することで該ビットパターン
を容易に検出することができる。また、パラレル展開に
よって一度に処理される複数バイトのデータ中（図１１
（ａ）ではＢｙｔｅ０〜７）に複数パケットのデータが
含まれることがないため、スイッチング処理等が容易に
なる。
た固定長のビットパターンが挿入されている場合、バイ
ト０（Ｂｙｔｅ０）を監視することで該ビットパターン
を容易に検出することができる。また、パラレル展開に
よって一度に処理される複数バイトのデータ中（図１１
（ａ）ではＢｙｔｅ０〜７）に複数パケットのデータが
含まれることがないため、スイッチング処理等が容易に
なる。
【００１０】しかしながら、パッドバイトを含むパケッ
トを伝送装置から通信回線に出力する場合、パッドバイ
トは不要なデータであり、回線帯域を必要以上に圧迫す
るため、図１１（ｂ）に示すように除去することが望ま
しい。
トを伝送装置から通信回線に出力する場合、パッドバイ
トは不要なデータであり、回線帯域を必要以上に圧迫す
るため、図１１（ｂ）に示すように除去することが望ま
しい。
【００１１】図１１（ｂ）は、図１１（ａ）に示したパ
ッドバイトが除去された信号列の様子を示し、データ系
列ＡのバイトデータＡ−１０に続けてデータ系列Ｂのバ
イトデータＢ−１が挿入されている。同様に、データ系
列ＢのデータＢ−１４に続けてデータ系列ＣのデータＣ
−１が挿入され、データ系列ＣのデータＣ−１２に続け
てデータ系列ＤのデータＤ−１が挿入されている。
ッドバイトが除去された信号列の様子を示し、データ系
列ＡのバイトデータＡ−１０に続けてデータ系列Ｂのバ
イトデータＢ−１が挿入されている。同様に、データ系
列ＢのデータＢ−１４に続けてデータ系列ＣのデータＣ
−１が挿入され、データ系列ＣのデータＣ−１２に続け
てデータ系列ＤのデータＤ−１が挿入されている。
【００１２】このようなパッドバイトを除去する手段と
して、例えば、パッドバイトを含む各パケットデータを
一旦メモリに格納し、有効なデータであるかパッドバイ
トであるか否かをそれぞれ判定した後、有効なデータの
みを取り出す方法が考えられる。
して、例えば、パッドバイトを含む各パケットデータを
一旦メモリに格納し、有効なデータであるかパッドバイ
トであるか否かをそれぞれ判定した後、有効なデータの
みを取り出す方法が考えられる。
【００１３】
【発明が解決しようとする課題】しかしながら上述した
可変長パケット間にパッドバイトを挿入して処理する通
信方式は、提案されたばかりの新しい技術であり、パッ
ドバイトを取り除く具体的な手法については何も提案さ
れていない。
可変長パケット間にパッドバイトを挿入して処理する通
信方式は、提案されたばかりの新しい技術であり、パッ
ドバイトを取り除く具体的な手法については何も提案さ
れていない。
【００１４】一方、近年、ＳＤＨ（Synchronous Digita
l Hierarchy）における多重化フォーマットであるＳＴ
Ｍフォーマットの伝送フレームやＰＰＰ（Point to Poi
nt Protocol）等のパケットのスイッチング処理を行う
ＳＴＭ／Ｐａｃｋｅｔハイブリッドスイッチ等が開発さ
れつつあるが、このような装置では上記パッドバイトを
取り除く処理が必要になる。したがって、例えば、上記
ＳＴＭ／Ｐａｃｋｅｔハイブリッドスイッチが備える、
伝送フレームのペイロード領域にバイトデータをマッピ
ングするＳＴＭマッピング回路等にパッドバイトを除去
する機能を持たせることが望ましい。
l Hierarchy）における多重化フォーマットであるＳＴ
Ｍフォーマットの伝送フレームやＰＰＰ（Point to Poi
nt Protocol）等のパケットのスイッチング処理を行う
ＳＴＭ／Ｐａｃｋｅｔハイブリッドスイッチ等が開発さ
れつつあるが、このような装置では上記パッドバイトを
取り除く処理が必要になる。したがって、例えば、上記
ＳＴＭ／Ｐａｃｋｅｔハイブリッドスイッチが備える、
伝送フレームのペイロード領域にバイトデータをマッピ
ングするＳＴＭマッピング回路等にパッドバイトを除去
する機能を持たせることが望ましい。
【００１５】なお、通常、ＳＴＳ（Synchronous Transp
ort Signal）−ｎやＳＴＭ（Synchronous Transfer Mod
ule）−ｎ等の伝送フレームのペイロード領域に、ＡＵ
（Administrative Unit）−３やＡＵ−４等の単位ユニ
ットを格納する際の処理単位はチャネルと呼ばれてい
る。以下ではこのようなチャネルを物理チャネルと呼
ぶ。また、可変長パケットのヘッダ部によって宛先毎に
区別されるパケット種別を以下では論理チャネルと呼
ぶ。
ort Signal）−ｎやＳＴＭ（Synchronous Transfer Mod
ule）−ｎ等の伝送フレームのペイロード領域に、ＡＵ
（Administrative Unit）−３やＡＵ−４等の単位ユニ
ットを格納する際の処理単位はチャネルと呼ばれてい
る。以下ではこのようなチャネルを物理チャネルと呼
ぶ。また、可変長パケットのヘッダ部によって宛先毎に
区別されるパケット種別を以下では論理チャネルと呼
ぶ。
【００１６】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、パッド
バイトを除去しつつパケットデータのマッピング処理が
可能なＳＴＭマッピング回路を提供することを目的とす
る。
る問題点を解決するためになされたものであり、パッド
バイトを除去しつつパケットデータのマッピング処理が
可能なＳＴＭマッピング回路を提供することを目的とす
る。
【００１７】
【課題を解決するための手段】上記目的を達成するため
本発明のＳＴＭマッピング回路は、所定の論理チャネル
にバイト単位でデータを振り分けつつ伝送フレームに格
納するためのマッピング処理を行うＳＴＭマッピング回
路であって、ｋを正の整数とし、Ｍ＝２kとしたとき、
パッドバイトを含むＭ個にパラレル展開された複数のバ
イトデータを受け取り、該バイトデータがそれぞれ有効
なデータであるか前記パッドバイトであるかを示すバイ
ト有効性情報を生成するパケット長検出回路と、前記バ
イト有効性情報を用いて前記パッドバイトを取り除きつ
つ前記バイトデータを所定の順序に並び替えるためのル
ーティング情報を生成するルーティング回路と、前記パ
ケットデータがどの論理チャネルに属するかを示すチャ
ネル番号信号にしたがって各論理チャネル毎にパケット
データをそれぞれ取り込むパケットフィルタ回路と、前
記ルーティング情報にしたがって前記パッドバイトを取
り除きつつ前記論理チャネル毎のパケットデータをそれ
ぞれ所定の順序に並び替えるＭ×Ｍスイッチと、前記Ｍ
×Ｍスイッチにより並び替えられたパケットデータを前
記論理チャネル毎に保持するパケットメモリと、を有す
る構成である。
本発明のＳＴＭマッピング回路は、所定の論理チャネル
にバイト単位でデータを振り分けつつ伝送フレームに格
納するためのマッピング処理を行うＳＴＭマッピング回
路であって、ｋを正の整数とし、Ｍ＝２kとしたとき、
パッドバイトを含むＭ個にパラレル展開された複数のバ
イトデータを受け取り、該バイトデータがそれぞれ有効
なデータであるか前記パッドバイトであるかを示すバイ
ト有効性情報を生成するパケット長検出回路と、前記バ
イト有効性情報を用いて前記パッドバイトを取り除きつ
つ前記バイトデータを所定の順序に並び替えるためのル
ーティング情報を生成するルーティング回路と、前記パ
ケットデータがどの論理チャネルに属するかを示すチャ
ネル番号信号にしたがって各論理チャネル毎にパケット
データをそれぞれ取り込むパケットフィルタ回路と、前
記ルーティング情報にしたがって前記パッドバイトを取
り除きつつ前記論理チャネル毎のパケットデータをそれ
ぞれ所定の順序に並び替えるＭ×Ｍスイッチと、前記Ｍ
×Ｍスイッチにより並び替えられたパケットデータを前
記論理チャネル毎に保持するパケットメモリと、を有す
る構成である。
【００１８】このとき、前記ルーティング回路は、前記
Ｍ×Ｍスイッチに、前記論理チャネル単位で時分割に前
記パケットデータをそれぞれ並び替えさせるためのルー
ティング情報を生成し、前記Ｍ×Ｍスイッチは、該ルー
ティング情報にしたがって前記論理チャネル単位で時分
割に、前記パケットデータをそれぞれ並び替えてもよ
い。
Ｍ×Ｍスイッチに、前記論理チャネル単位で時分割に前
記パケットデータをそれぞれ並び替えさせるためのルー
ティング情報を生成し、前記Ｍ×Ｍスイッチは、該ルー
ティング情報にしたがって前記論理チャネル単位で時分
割に、前記パケットデータをそれぞれ並び替えてもよ
い。
【００１９】また、前記論理チャネル毎に設けられた前
記パケットメモリから、前記バイトデータをそれぞれ所
定の順に読み出すための情報が記録されるチャネル制御
メモリと、前記チャネル制御メモリに記録された情報に
したがって前記バイトデータを所定の順序に並び替える
第２のＭ×Ｍスイッチと、前記第２のＭ×Ｍスイッチか
ら出力された前記論理チャネル毎のバイトデータを多重
化するセレクタ回路と、をさらに有していてもよく、前
記セレクタ回路は、全物理チャネルのバイトデータを読
み出すのに必要な処理周期内で、同じ論理チャネルのバ
イトデータを複数の任意の物理チャネルのバイトデータ
として読み出してもよい。
記パケットメモリから、前記バイトデータをそれぞれ所
定の順に読み出すための情報が記録されるチャネル制御
メモリと、前記チャネル制御メモリに記録された情報に
したがって前記バイトデータを所定の順序に並び替える
第２のＭ×Ｍスイッチと、前記第２のＭ×Ｍスイッチか
ら出力された前記論理チャネル毎のバイトデータを多重
化するセレクタ回路と、をさらに有していてもよく、前
記セレクタ回路は、全物理チャネルのバイトデータを読
み出すのに必要な処理周期内で、同じ論理チャネルのバ
イトデータを複数の任意の物理チャネルのバイトデータ
として読み出してもよい。
【００２０】なお、前記Ｍ×Ｍスイッチは、多段接続さ
れた複数の２×２スイッチから成るバニヤンスイッチで
あることが望ましい。
れた複数の２×２スイッチから成るバニヤンスイッチで
あることが望ましい。
【００２１】一方、本発明のＳＴＭマッピング方法は、
所定の論理チャネルにバイト単位でデータを振り分けつ
つ伝送フレームに格納するためのＳＴＭマッピング方法
であって、ｋを正の整数とし、Ｍ＝２kとしたとき、パ
ッドバイトを含むＭ個にパラレル展開された複数のバイ
トデータから、該バイトデータがそれぞれ有効なデータ
であるか前記パッドバイトであるかを示すバイト有効性
情報を生成し、前記バイト有効性情報を用いて前記パッ
ドバイトを取り除きつつ前記バイトデータを所定の順序
に並び替えるためのルーティング情報を生成し、前記パ
ケットデータがどの論理チャネルに属するかを示すチャ
ネル番号信号にしたがって各論理チャネル毎のパケット
データをそれぞれ取り込み、前記ルーティング情報にし
たがって前記パッドバイトを取り除きつつ前記論理チャ
ネル毎のパケットデータをＭ×Ｍスイッチを用いて所定
の順序に並び替え、前記Ｍ×Ｍスイッチにより並び替え
られたパケットデータを前記論理チャネル毎にメモリで
保持する方法である。
所定の論理チャネルにバイト単位でデータを振り分けつ
つ伝送フレームに格納するためのＳＴＭマッピング方法
であって、ｋを正の整数とし、Ｍ＝２kとしたとき、パ
ッドバイトを含むＭ個にパラレル展開された複数のバイ
トデータから、該バイトデータがそれぞれ有効なデータ
であるか前記パッドバイトであるかを示すバイト有効性
情報を生成し、前記バイト有効性情報を用いて前記パッ
ドバイトを取り除きつつ前記バイトデータを所定の順序
に並び替えるためのルーティング情報を生成し、前記パ
ケットデータがどの論理チャネルに属するかを示すチャ
ネル番号信号にしたがって各論理チャネル毎のパケット
データをそれぞれ取り込み、前記ルーティング情報にし
たがって前記パッドバイトを取り除きつつ前記論理チャ
ネル毎のパケットデータをＭ×Ｍスイッチを用いて所定
の順序に並び替え、前記Ｍ×Ｍスイッチにより並び替え
られたパケットデータを前記論理チャネル毎にメモリで
保持する方法である。
【００２２】このとき、前記論理チャネル単位で時分割
に前記パケットデータをそれぞれ並び替えるためのルー
ティング情報を生成し、前記Ｍ×Ｍスイッチを用いて、
該ルーティング情報にしたがって前記論理チャネル単位
で時分割に、前記パケットデータをそれぞれ並び替えて
もよい。
に前記パケットデータをそれぞれ並び替えるためのルー
ティング情報を生成し、前記Ｍ×Ｍスイッチを用いて、
該ルーティング情報にしたがって前記論理チャネル単位
で時分割に、前記パケットデータをそれぞれ並び替えて
もよい。
【００２３】また、前記論理チャネル毎の前記パケット
データが保持された前記メモリから、該バイトデータを
それぞれ所定の順序で読み出すための論理チャネル情報
を生成し、該論理チャネル情報にしたがって前記論理チ
ャネル毎に前記バイトデータを所定の順序に並び替え、
並び替えた前記論理チャネル毎のバイトデータをそれぞ
れ多重化してもよく、全物理チャネルのバイトデータを
読み出すのに必要な処理周期内で、同じ論理チャネルの
バイトデータを複数の任意の物理チャネルのバイトデー
タとして読み出してもよい。
データが保持された前記メモリから、該バイトデータを
それぞれ所定の順序で読み出すための論理チャネル情報
を生成し、該論理チャネル情報にしたがって前記論理チ
ャネル毎に前記バイトデータを所定の順序に並び替え、
並び替えた前記論理チャネル毎のバイトデータをそれぞ
れ多重化してもよく、全物理チャネルのバイトデータを
読み出すのに必要な処理周期内で、同じ論理チャネルの
バイトデータを複数の任意の物理チャネルのバイトデー
タとして読み出してもよい。
【００２４】なお、前記Ｍ×Ｍスイッチは、多段接続さ
れた複数の２×２スイッチから成るバニヤンスイッチを
用いることが望ましい。
れた複数の２×２スイッチから成るバニヤンスイッチを
用いることが望ましい。
【００２５】上記のようなＳＴＭマッピング回路及び方
法では、パッドバイトを含むＭ個にパラレル展開された
複数のバイトデータから、該バイトデータがそれぞれ有
効なデータであるかパッドバイトであるかを示すバイト
有効性情報を生成し、バイト有効性情報を用いてパッド
バイトを取り除きつつバイトデータを所定の順序に並び
替えるためのルーティング情報を生成し、パケットデー
タがどの論理チャネルに属するかを示すチャネル番号信
号にしたがって各論理チャネル毎のパケットデータをそ
れぞれ取り込み、ルーティング情報にしたがってパッド
バイトを取り除きつつ論理チャネル毎のパケットデータ
をＭ×Ｍスイッチを用いて所定の順序に並び替え、Ｍ×
Ｍスイッチにより並び替えられたパケットデータを論理
チャネル毎に保持することで、パッドバイトを除去しつ
つデータのマッピング処理が可能なＳＴＭマッピング回
路を得ることができる。
法では、パッドバイトを含むＭ個にパラレル展開された
複数のバイトデータから、該バイトデータがそれぞれ有
効なデータであるかパッドバイトであるかを示すバイト
有効性情報を生成し、バイト有効性情報を用いてパッド
バイトを取り除きつつバイトデータを所定の順序に並び
替えるためのルーティング情報を生成し、パケットデー
タがどの論理チャネルに属するかを示すチャネル番号信
号にしたがって各論理チャネル毎のパケットデータをそ
れぞれ取り込み、ルーティング情報にしたがってパッド
バイトを取り除きつつ論理チャネル毎のパケットデータ
をＭ×Ｍスイッチを用いて所定の順序に並び替え、Ｍ×
Ｍスイッチにより並び替えられたパケットデータを論理
チャネル毎に保持することで、パッドバイトを除去しつ
つデータのマッピング処理が可能なＳＴＭマッピング回
路を得ることができる。
【００２６】また、論理チャネル単位で時分割にパケッ
トデータをそれぞれ並び替えるためのルーティング情報
を生成し、該ルーティング情報にしたがって論理チャネ
ル単位で時分割に、パケットデータをそれぞれ並び替え
ることで、ルーティング情報を生成するルーティング回
路とＭ×Ｍスイッチとをチャネル毎に設ける必要がなく
なる。
トデータをそれぞれ並び替えるためのルーティング情報
を生成し、該ルーティング情報にしたがって論理チャネ
ル単位で時分割に、パケットデータをそれぞれ並び替え
ることで、ルーティング情報を生成するルーティング回
路とＭ×Ｍスイッチとをチャネル毎に設ける必要がなく
なる。
【００２７】さらに、論理チャネル毎の前記パケットデ
ータが保持されたパケットメモリから、該バイトデータ
をそれぞれ所定の順序で読み出すための論理チャネル情
報を生成し、該論理チャネル情報にしたがって論理チャ
ネル毎にバイトデータを所定の順序に並び替え、並び替
えた論理チャネル毎のバイトデータをそれぞれ多重化す
ることで、バーチャルコンカチネーションにも対応する
ことができる。
ータが保持されたパケットメモリから、該バイトデータ
をそれぞれ所定の順序で読み出すための論理チャネル情
報を生成し、該論理チャネル情報にしたがって論理チャ
ネル毎にバイトデータを所定の順序に並び替え、並び替
えた論理チャネル毎のバイトデータをそれぞれ多重化す
ることで、バーチャルコンカチネーションにも対応する
ことができる。
【００２８】特に、Ｍ×Ｍスイッチにバニヤン網を用い
ることでルーティング処理のためのスイッチ回路の低減
することができる。
ることでルーティング処理のためのスイッチ回路の低減
することができる。
【００２９】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００３０】本発明では、ＳＴＳやＳＴＭ等の伝送フレ
ームのペイロード領域へパケットデータを対応する論理
チャネルに振り分けつつ格納するためのマッピング処理
を行うＳＴＭマッピング回路に、可変長パケット間に挿
入されたパッドバイトを除去する機能を持たせた構成を
提案する。
ームのペイロード領域へパケットデータを対応する論理
チャネルに振り分けつつ格納するためのマッピング処理
を行うＳＴＭマッピング回路に、可変長パケット間に挿
入されたパッドバイトを除去する機能を持たせた構成を
提案する。
【００３１】なお、本発明のＳＴＭマッピング回路は、
例えば、ＳＴＭフレームのスイッチング処理を行うＳＴ
Ｍスイッチと、ＳＴＭスイッチから受信したＳＴＭフレ
ームを論理チャネル単位に分離し、それぞれのパケット
を抽出した後、該パケット毎にスイッチング処理を行う
パケットスイッチとを有する、上述したＳＴＭ／Ｐａｃ
ｋｅｔハイブリッドスイッチの該パケットスイッチ等で
用いられる。
例えば、ＳＴＭフレームのスイッチング処理を行うＳＴ
Ｍスイッチと、ＳＴＭスイッチから受信したＳＴＭフレ
ームを論理チャネル単位に分離し、それぞれのパケット
を抽出した後、該パケット毎にスイッチング処理を行う
パケットスイッチとを有する、上述したＳＴＭ／Ｐａｃ
ｋｅｔハイブリッドスイッチの該パケットスイッチ等で
用いられる。
【００３２】（第１の実施の形態）まず、本発明のＳＴ
Ｍマッピング回路の第１の実施の形態について図面を参
照して説明する。
Ｍマッピング回路の第１の実施の形態について図面を参
照して説明する。
【００３３】図１は伝送フレームの一構成例を示す模式
図である。なお、ＳＴＳ−ｎはＳＯＮＥＴ（Synchronou
s Optical Network）で規定された多重化フォーマット
であり、ＳＴＭ−ｎはＳＤＨ（ Synchronous Digital H
ierarchy ）で規定された多重化フォーマットである。
図である。なお、ＳＴＳ−ｎはＳＯＮＥＴ（Synchronou
s Optical Network）で規定された多重化フォーマット
であり、ＳＴＭ−ｎはＳＤＨ（ Synchronous Digital H
ierarchy ）で規定された多重化フォーマットである。
【００３４】図１に示すように、ＳＴＳやＳＴＭの伝送
フレームは、先頭にＳＯＨ（Section Over Head）領
域、及びＡＵ ＰＴＲ（Administrative Unit Pointe
r）領域が設けられ、それらに続いてペイロード領域
（ＰＯＨ（Path Over Head）領域を含む）が設けられる
構成である。
フレームは、先頭にＳＯＨ（Section Over Head）領
域、及びＡＵ ＰＴＲ（Administrative Unit Pointe
r）領域が設けられ、それらに続いてペイロード領域
（ＰＯＨ（Path Over Head）領域を含む）が設けられる
構成である。
【００３５】例えば、ＳＴＭ−１６の場合、ペイロード
領域は４８個のＡＵ−３（５１．８４Ｍｂｐｓ）から構
成され、ＡＵ−３に１つの物理チャネルが割り当てられ
るとすると、ぺイロード領域には最大で４８個の物理チ
ャネルのバイトデータが格納される。また、ペイロード
領域には図１に示す矢印の順序で各物理チャネルのバイ
トデータがそれぞれ格納される。なお、図１の各行はそ
れぞれ８ビット（１バイト）で構成され、伝送路上では
１クロックで１つの物理チャネル分のデータが１バイト
ずつ送信される。
領域は４８個のＡＵ−３（５１．８４Ｍｂｐｓ）から構
成され、ＡＵ−３に１つの物理チャネルが割り当てられ
るとすると、ぺイロード領域には最大で４８個の物理チ
ャネルのバイトデータが格納される。また、ペイロード
領域には図１に示す矢印の順序で各物理チャネルのバイ
トデータがそれぞれ格納される。なお、図１の各行はそ
れぞれ８ビット（１バイト）で構成され、伝送路上では
１クロックで１つの物理チャネル分のデータが１バイト
ずつ送信される。
【００３６】ＳＴＭマッピング回路は、図１に示すフレ
ームを生成する際に、不要なパッドバイトを除去しつ
つ、ペイロード領域の所定の物理チャネルにバイトデー
タをそれぞれ格納するためのマッピング処理を行う。
ームを生成する際に、不要なパッドバイトを除去しつ
つ、ペイロード領域の所定の物理チャネルにバイトデー
タをそれぞれ格納するためのマッピング処理を行う。
【００３７】図２は本発明のＳＴＭマッピング回路の第
１の実施の形態の構成を示すブロック図である。
１の実施の形態の構成を示すブロック図である。
【００３８】図２に示すように、本実施形態のＳＴＭマ
ッピング回路は、入力されたパケットデータのパケット
長を検出し、パラレル展開されたＭ（Ｍ＝２k：ｋは正
の整数）個のバイトデータ毎に、有効なバイトデータで
あるか否か（パッドバイト）を示すＭビットのバイト有
効性情報を生成するパケット長検出回路１０１と、パケ
ットデータと同時に入力される、該パケットデータがど
の論理チャネルに属するかを示すチャネル番号信号にし
たがって自論理チャネルのパケットデータを取り込むＮ
個（Ｎは正の整数）のパケットフィルタ回路１０２1〜
１０２Nと、後述する第１のＭ×Ｍスイッチ１０４1〜１
０４Nにおけるルーティング処理を制御するためのルー
ティング情報を生成するＮ個のルーティング回路１０３
1〜１０３Nと、ＭバイトのデータをＭ個の出力ポートに
振り分けるＮ個の第１のＭ×Ｍスイッチ１０４1〜１０
４Nと、第１のＭ×Ｍスイッチ１０４1〜１０４nで振り
分けられたパケットデータを一時的に格納するＭ個の独
立したＦＩＦＯ（First-in First-out）メモリから成る
Ｍ個×Ｎチャネル分のパケットメモリ１０５11〜１０５
NMと、伝送フレームの各物理チャネルと該物理チャネル
に割り当てられた論理チャネルの関係を示す論理チャネ
ル情報が記録されるチャネル制御メモリ１０８と、パケ
ットメモリ１０５11〜１０５NMに格納されたパケットデ
ータを、チャネル制御メモリ１０８から出力される論理
チャネル情報に基づいてバイト単位でスイッチングする
第２のＭ×Ｍスイッチ１０７1〜１０７Nと、第２のＭ×
Ｍスイッチ１０７1〜１０７Nの出力をチャネル制御メモ
リ１０８から出力される論理チャネル情報に基づいてバ
イト単位で選択出力するセレクタ回路１０６1〜１０６M
とを有する構成である。
ッピング回路は、入力されたパケットデータのパケット
長を検出し、パラレル展開されたＭ（Ｍ＝２k：ｋは正
の整数）個のバイトデータ毎に、有効なバイトデータで
あるか否か（パッドバイト）を示すＭビットのバイト有
効性情報を生成するパケット長検出回路１０１と、パケ
ットデータと同時に入力される、該パケットデータがど
の論理チャネルに属するかを示すチャネル番号信号にし
たがって自論理チャネルのパケットデータを取り込むＮ
個（Ｎは正の整数）のパケットフィルタ回路１０２1〜
１０２Nと、後述する第１のＭ×Ｍスイッチ１０４1〜１
０４Nにおけるルーティング処理を制御するためのルー
ティング情報を生成するＮ個のルーティング回路１０３
1〜１０３Nと、ＭバイトのデータをＭ個の出力ポートに
振り分けるＮ個の第１のＭ×Ｍスイッチ１０４1〜１０
４Nと、第１のＭ×Ｍスイッチ１０４1〜１０４nで振り
分けられたパケットデータを一時的に格納するＭ個の独
立したＦＩＦＯ（First-in First-out）メモリから成る
Ｍ個×Ｎチャネル分のパケットメモリ１０５11〜１０５
NMと、伝送フレームの各物理チャネルと該物理チャネル
に割り当てられた論理チャネルの関係を示す論理チャネ
ル情報が記録されるチャネル制御メモリ１０８と、パケ
ットメモリ１０５11〜１０５NMに格納されたパケットデ
ータを、チャネル制御メモリ１０８から出力される論理
チャネル情報に基づいてバイト単位でスイッチングする
第２のＭ×Ｍスイッチ１０７1〜１０７Nと、第２のＭ×
Ｍスイッチ１０７1〜１０７Nの出力をチャネル制御メモ
リ１０８から出力される論理チャネル情報に基づいてバ
イト単位で選択出力するセレクタ回路１０６1〜１０６M
とを有する構成である。
【００３９】パケット長検出回路１０１は、Ｍ個のバイ
トデータにパラレル展開されたパケットデータが１バイ
ト毎に有効なデータであるか無効なデータ（パッドバイ
ト）であるかを示すＭビットのバイト有効性情報を生成
する。
トデータにパラレル展開されたパケットデータが１バイ
ト毎に有効なデータであるか無効なデータ（パッドバイ
ト）であるかを示すＭビットのバイト有効性情報を生成
する。
【００４０】例えば、図１１（ａ）に示したパケットデ
ータの場合、最初の８ＢｙｔｅのバイトデータＡ−１か
らＡ−８に対応して、全て有効なデータであることを示
す計８ビットのバイト有効性情報を生成する。また、次
の８Ｂｙｔｅに対応して、バイトデータＡ−９、Ａ−１
０が有効なデータであり、Ｂｙｔｅ２からＢｙｔｅ７ま
でが無効なデータ（パッドバイト）であることを示すバ
イト有効性情報を生成する。
ータの場合、最初の８ＢｙｔｅのバイトデータＡ−１か
らＡ−８に対応して、全て有効なデータであることを示
す計８ビットのバイト有効性情報を生成する。また、次
の８Ｂｙｔｅに対応して、バイトデータＡ−９、Ａ−１
０が有効なデータであり、Ｂｙｔｅ２からＢｙｔｅ７ま
でが無効なデータ（パッドバイト）であることを示すバ
イト有効性情報を生成する。
【００４１】なお、各パケットデータのパケット長は、
ヘッダ部のパケット長領域の値から検出することができ
る。上述したＧＦＰやＳＤＬの可変長パケットの場合、
ヘッダ部にパケット長の値が格納されるパケット長領域
を有している。具体的には、ＧＦＰならばＰＬＩ領域、
ＳＤＬならばＬＥＮＧＴＨ領域が使用される。また、パ
ケット長検出回路１０１には、パケットデータと該パケ
ットデータがどの論理チャネルに属するかを示す信号で
あるチャネル番号信号が入力される。
ヘッダ部のパケット長領域の値から検出することができ
る。上述したＧＦＰやＳＤＬの可変長パケットの場合、
ヘッダ部にパケット長の値が格納されるパケット長領域
を有している。具体的には、ＧＦＰならばＰＬＩ領域、
ＳＤＬならばＬＥＮＧＴＨ領域が使用される。また、パ
ケット長検出回路１０１には、パケットデータと該パケ
ットデータがどの論理チャネルに属するかを示す信号で
あるチャネル番号信号が入力される。
【００４２】パケットフィルタ回路１０２1〜１０２
Nは、パケット長検出回路１０１から出力されたチャン
ネル番号信号をそれぞれ監視し、自論理チャネル番号の
バイトデータであれば取り込む回路である。
Nは、パケット長検出回路１０１から出力されたチャン
ネル番号信号をそれぞれ監視し、自論理チャネル番号の
バイトデータであれば取り込む回路である。
【００４３】ルーティング回路１０３1〜１０３Nは、後
段の第１のＭ×Ｍスイッチ１０４1〜１０４Nで用いるル
ーティング情報を生成する。例えば、図１１（ａ）に示
した各バイトデータからパッドバイトをそれぞれ取り除
き、図１１（ｂ）に示した位置にルーティングするため
の情報を生成する。
段の第１のＭ×Ｍスイッチ１０４1〜１０４Nで用いるル
ーティング情報を生成する。例えば、図１１（ａ）に示
した各バイトデータからパッドバイトをそれぞれ取り除
き、図１１（ｂ）に示した位置にルーティングするため
の情報を生成する。
【００４４】図３は図２に示したルーティング回路の一
構成例を示すブロック図であり、図４は図２に示した第
１のＭ×Ｍスイッチの一構成例を示すブロック図であ
る。なお、図３に示したルーティング回路１０３1〜１
０３Nは、パラレル展開数Ｍが８の場合の構成例を示
し、図４に示した第１のＭ×Ｍスイッチ１０４1〜１０
４NはＭ＝８である８×８スイッチの構成例を示してい
る。
構成例を示すブロック図であり、図４は図２に示した第
１のＭ×Ｍスイッチの一構成例を示すブロック図であ
る。なお、図３に示したルーティング回路１０３1〜１
０３Nは、パラレル展開数Ｍが８の場合の構成例を示
し、図４に示した第１のＭ×Ｍスイッチ１０４1〜１０
４NはＭ＝８である８×８スイッチの構成例を示してい
る。
【００４５】図３に示すように、ルーティング回路１０
３1〜１０３Nは、バイト有効性情報に基づいて有効なデ
ータ数をカウントする有効バイト数カウント回路１１１
1〜１１１7と、有効なデータが格納されたポート番号の
最大値を判定する最大有効ポート番号判定回路１１３
と、最大有効ポート番号判定回路１１３の判定結果にし
たがって有効なデータが最後に格納されたポート番号を
選択する８→１セレクタ回路（８→１ＳＥＬ）１１４
と、８→１セレクタ回路１１４で選択されたポート番号
の情報を保持すると共に、対応するパケットメモリが空
であることを示すパケットメモリアンダーフロー信号に
したがって該情報を出力するフリップフロップ回路（Ｆ
／Ｆ）１１７と、フリップフロップ回路１１７の出力信
号と有効バイト数カウント回路１１１1〜１１１7の出力
信号とを加算し、ルーティング情報として出力する加算
器１１２1〜１１２8とを有する構成である。なお、加算
器１１２1〜１１２8は、加算結果がＭ以上のときには、
その値からＭを減算して０〜Ｍ−１の範囲の値を出力す
る。
３1〜１０３Nは、バイト有効性情報に基づいて有効なデ
ータ数をカウントする有効バイト数カウント回路１１１
1〜１１１7と、有効なデータが格納されたポート番号の
最大値を判定する最大有効ポート番号判定回路１１３
と、最大有効ポート番号判定回路１１３の判定結果にし
たがって有効なデータが最後に格納されたポート番号を
選択する８→１セレクタ回路（８→１ＳＥＬ）１１４
と、８→１セレクタ回路１１４で選択されたポート番号
の情報を保持すると共に、対応するパケットメモリが空
であることを示すパケットメモリアンダーフロー信号に
したがって該情報を出力するフリップフロップ回路（Ｆ
／Ｆ）１１７と、フリップフロップ回路１１７の出力信
号と有効バイト数カウント回路１１１1〜１１１7の出力
信号とを加算し、ルーティング情報として出力する加算
器１１２1〜１１２8とを有する構成である。なお、加算
器１１２1〜１１２8は、加算結果がＭ以上のときには、
その値からＭを減算して０〜Ｍ−１の範囲の値を出力す
る。
【００４６】第１のＭ×Ｍスイッチ１０４1〜１０４
Nは、Ｍ個のＭ→１セレクタ回路を有する構成である。
また、Ｍ→１セレクタ回路は、Ｍ−１個の２→１セレク
タ回路１２０によって構成される。
Nは、Ｍ個のＭ→１セレクタ回路を有する構成である。
また、Ｍ→１セレクタ回路は、Ｍ−１個の２→１セレク
タ回路１２０によって構成される。
【００４７】例えば、Ｍ＝８の場合、図４に示すように
第１のＭ×Ｍスイッチ（８×８スイッチ）１０４1〜１
０４Nは、８個の８→１セレクタ回路１２１1〜１２１8
によって構成され、各８→１セレクタ回路１２１1〜１
２１8の入力ポート０〜７にパラレル展開された８個の
バイトデータがそれぞれ入力される。
第１のＭ×Ｍスイッチ（８×８スイッチ）１０４1〜１
０４Nは、８個の８→１セレクタ回路１２１1〜１２１8
によって構成され、各８→１セレクタ回路１２１1〜１
２１8の入力ポート０〜７にパラレル展開された８個の
バイトデータがそれぞれ入力される。
【００４８】８→１セレクタ回路１２１1〜１２１8は、
ルーティング情報にしたがって入力された８個のバイト
データの中から１つのバイトデータを選択して出力ポー
トに出力する。
ルーティング情報にしたがって入力された８個のバイト
データの中から１つのバイトデータを選択して出力ポー
トに出力する。
【００４９】パケットメモリ１０５11〜１０５NMは、そ
れぞれＭ個のポートに別れたＦＩＦＯ（First-in First
-out）メモリから構成され、第１のＭ×Ｍスイッチ１０
４1〜１０４Nで振り分けられたＭ個のバイトデータを順
次格納し、１クロック毎に最大でＭ個のバイトデータを
出力する。また、ＦＩＦＯが空になったときにはパケッ
トメモリアンダーフロー信号を１クロック毎にルーティ
ング回路１０３1〜１０３Nに出力する。
れぞれＭ個のポートに別れたＦＩＦＯ（First-in First
-out）メモリから構成され、第１のＭ×Ｍスイッチ１０
４1〜１０４Nで振り分けられたＭ個のバイトデータを順
次格納し、１クロック毎に最大でＭ個のバイトデータを
出力する。また、ＦＩＦＯが空になったときにはパケッ
トメモリアンダーフロー信号を１クロック毎にルーティ
ング回路１０３1〜１０３Nに出力する。
【００５０】第２のＭ×Ｍスイッチ１０７1〜１０７
Nは、チャネル制御メモリ１０８から出力される論理チ
ャネル情報に基づいてバイト単位でスイッチングを行
う。
Nは、チャネル制御メモリ１０８から出力される論理チ
ャネル情報に基づいてバイト単位でスイッチングを行
う。
【００５１】図５はＭ＝８におけるチャネル制御メモリ
の一構成例を示すブロック図である。
の一構成例を示すブロック図である。
【００５２】チャネル制御メモリ１０８には、伝送フレ
ームの各物理チャネルにそれぞれ割り当てられた論理チ
ャネルの関係がテーブル状に記録されている。
ームの各物理チャネルにそれぞれ割り当てられた論理チ
ャネルの関係がテーブル状に記録されている。
【００５３】例えば、図５に示したテーブルでは、物理
チャネル（ＣＨ）１〜４８に対して、論理チャネル（Ｃ
Ｈ）１〜８がそれぞれ割り当てられている。具体的に
は、物理ＣＨ１〜物理ＣＨ８に論理ＣＨ１が割り当てら
れ、物理ＣＨ９〜物理ＣＨ１３に論理ＣＨ２が割り当て
られ、物理ＣＨ１４〜物理１６に論理ＣＨ３が割り当て
られ、物理ＣＨ１７〜物理ＣＨ２４に論理ＣＨ４が割り
当てられ、物理ＣＨ２５〜物理ＣＨ２８に論理ＣＨ５が
割り当てられ、物理ＣＨ２９〜物理ＣＨ３２に論理ＣＨ
６が割り当てられ、物理ＣＨ３３〜物理ＣＨ４４に論理
ＣＨ７が割り当てられ、物理ＣＨ４５〜物理ＣＨ４８に
論理ＣＨ８が割り当てられている。
チャネル（ＣＨ）１〜４８に対して、論理チャネル（Ｃ
Ｈ）１〜８がそれぞれ割り当てられている。具体的に
は、物理ＣＨ１〜物理ＣＨ８に論理ＣＨ１が割り当てら
れ、物理ＣＨ９〜物理ＣＨ１３に論理ＣＨ２が割り当て
られ、物理ＣＨ１４〜物理１６に論理ＣＨ３が割り当て
られ、物理ＣＨ１７〜物理ＣＨ２４に論理ＣＨ４が割り
当てられ、物理ＣＨ２５〜物理ＣＨ２８に論理ＣＨ５が
割り当てられ、物理ＣＨ２９〜物理ＣＨ３２に論理ＣＨ
６が割り当てられ、物理ＣＨ３３〜物理ＣＨ４４に論理
ＣＨ７が割り当てられ、物理ＣＨ４５〜物理ＣＨ４８に
論理ＣＨ８が割り当てられている。
【００５４】論理チャネル情報は、例えば、１クロック
毎に処理される物理チャネル８個（Ｍ＝８）分に対応す
る論理チャネル番号（２進数）を示す信号であり、チャ
ネル制御メモリ１０８からは、８ｂｉｔ×８個の計６４
ｂｉｔ幅で出力される。
毎に処理される物理チャネル８個（Ｍ＝８）分に対応す
る論理チャネル番号（２進数）を示す信号であり、チャ
ネル制御メモリ１０８からは、８ｂｉｔ×８個の計６４
ｂｉｔ幅で出力される。
【００５５】第２のＭ×Ｍスイッチ１０７1〜１０７
Nは、チャネル制御メモリ１０８から受け取った論理チ
ャネル情報に基づいて、それぞれ自論理チャネルが割り
当てられた物理チャネル数をカウントし、対応するパケ
ットメモリ１０５11〜１０５NMからカウント数に一致す
る数のバイトデータをそれぞれ読み出す。
Nは、チャネル制御メモリ１０８から受け取った論理チ
ャネル情報に基づいて、それぞれ自論理チャネルが割り
当てられた物理チャネル数をカウントし、対応するパケ
ットメモリ１０５11〜１０５NMからカウント数に一致す
る数のバイトデータをそれぞれ読み出す。
【００５６】このとき、第２のＭ×Ｍスイッチ１０７1
〜１０７Nは、対応するパケットメモリに格納されたデ
ータのうち、前回最後に読み出したデータが何番目のＦ
ＩＦＯメモリ（何バイト目）のデータであるかを記録し
ておき、次にパケットメモリからデータを読み出すとき
には、それに続くＦＩＦＯメモリから上記カウント数分
のバイトデータを読み出していく。なお、パケットメモ
リを構成する最後のＦＩＦＯメモリからデータを読み出
した場合は最初のＦＩＦＯメモリに戻ってデータの読み
出しを行う。
〜１０７Nは、対応するパケットメモリに格納されたデ
ータのうち、前回最後に読み出したデータが何番目のＦ
ＩＦＯメモリ（何バイト目）のデータであるかを記録し
ておき、次にパケットメモリからデータを読み出すとき
には、それに続くＦＩＦＯメモリから上記カウント数分
のバイトデータを読み出していく。なお、パケットメモ
リを構成する最後のＦＩＦＯメモリからデータを読み出
した場合は最初のＦＩＦＯメモリに戻ってデータの読み
出しを行う。
【００５７】具体的には、パケットメモリが８個（Ｍ＝
８）のＦＩＦＯメモリから構成されている場合、第２の
Ｍ×Ｍスイッチ１０７1〜１０７Nは、バイト７のデータ
まで読み出したら、バイト０に戻ってバイト７まで順に
データを読み出していく。このとき、パケットメモリ１
０５11〜１０５NMはＦＩＦＯメモリで構成されているた
め、第２のＭ×Ｍスイッチ１０７1〜１０７Nは、任意の
アドレスのバイト０〜７までのデータを読み終えると、
アドレスをカウントアップして次のバイト０〜７までの
データを順に読み出していく。
８）のＦＩＦＯメモリから構成されている場合、第２の
Ｍ×Ｍスイッチ１０７1〜１０７Nは、バイト７のデータ
まで読み出したら、バイト０に戻ってバイト７まで順に
データを読み出していく。このとき、パケットメモリ１
０５11〜１０５NMはＦＩＦＯメモリで構成されているた
め、第２のＭ×Ｍスイッチ１０７1〜１０７Nは、任意の
アドレスのバイト０〜７までのデータを読み終えると、
アドレスをカウントアップして次のバイト０〜７までの
データを順に読み出していく。
【００５８】所定数のバイトデータを読み出した第２の
Ｍ×Ｍスイッチ１０７1〜１０７Nは、論理チャネル情報
にしたがって、自論理チャネルが割り当てられた物理チ
ャネルに対応する出力ポートに、読み出したバイトデー
タをそれぞれスイッチングする。
Ｍ×Ｍスイッチ１０７1〜１０７Nは、論理チャネル情報
にしたがって、自論理チャネルが割り当てられた物理チ
ャネルに対応する出力ポートに、読み出したバイトデー
タをそれぞれスイッチングする。
【００５９】例えば、チャネル制御メモリ１０８に記録
された論理チャネル情報が図５で示したテーブルで表さ
れる場合、最初の１クロック目に出力される論理チャネ
ル情報は、｛ＣＨ１、ＣＨ１、ＣＨ１、ＣＨ１、ＣＨ
１、ＣＨ１、ＣＨ１、ＣＨ１｝となる。
された論理チャネル情報が図５で示したテーブルで表さ
れる場合、最初の１クロック目に出力される論理チャネ
ル情報は、｛ＣＨ１、ＣＨ１、ＣＨ１、ＣＨ１、ＣＨ
１、ＣＨ１、ＣＨ１、ＣＨ１｝となる。
【００６０】このとき、論理チャネル１に対応する第２
のＭ×Ｍスイッチ１０７1のみが動作し、論理チャネル
情報中の論理ＣＨ１の数、すなわち８バイト分のデータ
がパケットメモリ１０５11〜１０５1Mから読み出され
る。
のＭ×Ｍスイッチ１０７1のみが動作し、論理チャネル
情報中の論理ＣＨ１の数、すなわち８バイト分のデータ
がパケットメモリ１０５11〜１０５1Mから読み出され
る。
【００６１】ここで、第２のＭ×Ｍスイッチ１０７
1で、前回、最後にデータが読み出したパケットメモリ
がバイト３（パケットメモリ１０５13）であるとする
と、第２のＭ×Ｍスイッチ１０７1は、バイト４（パケ
ットメモリ１０５15）からバイト７（パケットメモリ１
０５18）までのデータを１バイトずつ読み出し、さらに
バイト０に戻ってバイト０（パケットメモリ１０５11）
からバイト３（パケットメモリ１０５14）までのデータ
をそれぞれ１バイトずつ読み出していく。なお、バイト
４〜７とバイト０〜３とではＦＩＦＯメモリの読み出し
アドレスが異なり、バイト０〜３のほうがアドレスが
「１」だけ大きい値となる。
1で、前回、最後にデータが読み出したパケットメモリ
がバイト３（パケットメモリ１０５13）であるとする
と、第２のＭ×Ｍスイッチ１０７1は、バイト４（パケ
ットメモリ１０５15）からバイト７（パケットメモリ１
０５18）までのデータを１バイトずつ読み出し、さらに
バイト０に戻ってバイト０（パケットメモリ１０５11）
からバイト３（パケットメモリ１０５14）までのデータ
をそれぞれ１バイトずつ読み出していく。なお、バイト
４〜７とバイト０〜３とではＦＩＦＯメモリの読み出し
アドレスが異なり、バイト０〜３のほうがアドレスが
「１」だけ大きい値となる。
【００６２】第２のＭ×Ｍスイッチ１０７1は、論理チ
ャネル情報中の論理ＣＨ１が割り当てられた物理チャネ
ルに対応する出力ポートに、読み出した８個のバイトデ
ータをそれぞれスイッチングする。
ャネル情報中の論理ＣＨ１が割り当てられた物理チャネ
ルに対応する出力ポートに、読み出した８個のバイトデ
ータをそれぞれスイッチングする。
【００６３】例えば、今回読み出す先頭のパケットメモ
リがバイト４（パケットメモリ１０５15）であった場
合、バイト４（パケットメモリ１０５15）からバイト７
（パケットメモリ１０５18）までのデータを第２のＭ×
Ｍスイッチ１０７1の出力ポート１〜４に順に出力し、
バイト０（パケットメモリ１０５11）からバイト３（パ
ケットメモリ１０５14）までのデータを第２のＭ×Ｍス
イッチ１０７1の出力ポート５〜８に順に出力するよう
にスイッチングする。
リがバイト４（パケットメモリ１０５15）であった場
合、バイト４（パケットメモリ１０５15）からバイト７
（パケットメモリ１０５18）までのデータを第２のＭ×
Ｍスイッチ１０７1の出力ポート１〜４に順に出力し、
バイト０（パケットメモリ１０５11）からバイト３（パ
ケットメモリ１０５14）までのデータを第２のＭ×Ｍス
イッチ１０７1の出力ポート５〜８に順に出力するよう
にスイッチングする。
【００６４】第２のＭ×Ｍスイッチ１０７1〜１０７
Nは、スイッチング経路を示すルーティング情報をルッ
クアップテーブルとして生成し、該ルーティング情報を
用いてパケットメモリから読み出したバイトデータのル
ーティングを行う。
Nは、スイッチング経路を示すルーティング情報をルッ
クアップテーブルとして生成し、該ルーティング情報を
用いてパケットメモリから読み出したバイトデータのル
ーティングを行う。
【００６５】ルーティング情報は、今回読み出しを開始
する先頭のバイト番号０（パケットメモリ１０５11に対
応）〜７（パケットメモリ１０５18に対応）と、自論理
チャネルが割り当てられた物理チャネルに対応する自Ｃ
Ｈ出力位置とによって決定される。
する先頭のバイト番号０（パケットメモリ１０５11に対
応）〜７（パケットメモリ１０５18に対応）と、自論理
チャネルが割り当てられた物理チャネルに対応する自Ｃ
Ｈ出力位置とによって決定される。
【００６６】図６はＭ＝４におけるルックアップテーブ
ルの一構成例を示すテーブル図である。
ルの一構成例を示すテーブル図である。
【００６７】図６に示したルックアップテーブルには、
チャネル制御メモリ１０８から受け取った論理チャネル
情報中の自ＣＨ出力位置、先頭メモリ番号、入力ポート
０のバイト０（パケットメモリ１０５11に対応）に対応
するルーティング情報、入力ポート１のバイト１（パケ
ットメモリ１０５12に対応）に対応するルーティング情
報、入力ポート２のバイト２（パケットメモリ１０５13
に対応）に対応するルーティング情報、入力ポート３の
バイト３（パケットメモリ１０５14に対応）に対応する
ルーティング情報がそれぞれ記録されている。
チャネル制御メモリ１０８から受け取った論理チャネル
情報中の自ＣＨ出力位置、先頭メモリ番号、入力ポート
０のバイト０（パケットメモリ１０５11に対応）に対応
するルーティング情報、入力ポート１のバイト１（パケ
ットメモリ１０５12に対応）に対応するルーティング情
報、入力ポート２のバイト２（パケットメモリ１０５13
に対応）に対応するルーティング情報、入力ポート３の
バイト３（パケットメモリ１０５14に対応）に対応する
ルーティング情報がそれぞれ記録されている。
【００６８】自ＣＨ出力位置は、論理チャネル情報と自
論理チャネル番号とを比較照合することで求め、例え
ば、論理チャネル１の場合、論理チャネル情報＝｛ＣＨ
１、ＣＨ１、ＣＨ２、ＣＨ３｝ならば自ＣＨ出力位置は
“１１００”となる。また、論理チャネル２の場合は論
理チャネル情報＝“００１０”、論理チャネル３の場合
は論理チャネル情報＝“０００１”、論理チャネル４の
場合は論理チャネル情報＝“００００”となる。
論理チャネル番号とを比較照合することで求め、例え
ば、論理チャネル１の場合、論理チャネル情報＝｛ＣＨ
１、ＣＨ１、ＣＨ２、ＣＨ３｝ならば自ＣＨ出力位置は
“１１００”となる。また、論理チャネル２の場合は論
理チャネル情報＝“００１０”、論理チャネル３の場合
は論理チャネル情報＝“０００１”、論理チャネル４の
場合は論理チャネル情報＝“００００”となる。
【００６９】ルーティング情報は２ｂｉｔで構成され、
“００”ならば出力ポート０にルーティングされるよう
にスイッチングされる。同様に“０１”ならば出力ポー
ト１にルーティングされ、“１０”ならば出力ポート２
にルーティングされ、“１１”ならば出力ポート３にル
ーティングされるようにスイッチングされる。
“００”ならば出力ポート０にルーティングされるよう
にスイッチングされる。同様に“０１”ならば出力ポー
ト１にルーティングされ、“１０”ならば出力ポート２
にルーティングされ、“１１”ならば出力ポート３にル
ーティングされるようにスイッチングされる。
【００７０】一例として、論理チャネル情報＝｛ＣＨ
１、ＣＨ１、ＣＨ１、ＣＨ１｝で、先頭メモリ番号が
「３」の場合を考える。
１、ＣＨ１、ＣＨ１、ＣＨ１｝で、先頭メモリ番号が
「３」の場合を考える。
【００７１】このとき、論理チャネル１の自ＣＨ出力位
置は“１１１１”となる。先頭メモリ番号を「３」とす
ると、入力ポート０のバイト０（パケットメモリ１０５
11に対応）のデータはルーティング情報“０１”にした
がって出力ポート１に出力される。同様に、入力ポート
１のバイト１（パケットメモリ１０５12に対応）のデー
タはルーティング情報“１０”にしたがって出力ポート
２に出力され、入力ポート２のバイト２（パケットメモ
リ１０５12に対応）のデータはルーティング情報“１
１”にしたがって出力ポート３に出力され、入力ポート
３のバイト３（１０５14に対応）のデータはルーティン
グ情報“００”にしたがって出力ポート０に出力され
る。
置は“１１１１”となる。先頭メモリ番号を「３」とす
ると、入力ポート０のバイト０（パケットメモリ１０５
11に対応）のデータはルーティング情報“０１”にした
がって出力ポート１に出力される。同様に、入力ポート
１のバイト１（パケットメモリ１０５12に対応）のデー
タはルーティング情報“１０”にしたがって出力ポート
２に出力され、入力ポート２のバイト２（パケットメモ
リ１０５12に対応）のデータはルーティング情報“１
１”にしたがって出力ポート３に出力され、入力ポート
３のバイト３（１０５14に対応）のデータはルーティン
グ情報“００”にしたがって出力ポート０に出力され
る。
【００７２】論理チャネル１以外の自ＣＨ出力位置は
“００００”に設定されるため、入力ポートと出力ポー
トが一致するようスイッチングされる。このとき、自バ
イト数は「０」なので、各パケットメモリ１０５21〜１
０５N4からは何も読み出されずに値「０」がスイッチン
グされる。
“００００”に設定されるため、入力ポートと出力ポー
トが一致するようスイッチングされる。このとき、自バ
イト数は「０」なので、各パケットメモリ１０５21〜１
０５N4からは何も読み出されずに値「０」がスイッチン
グされる。
【００７３】第２のＭ×Ｍスイッチ１０７1〜１０７Nに
よって並び替えられた（ソートされた）バイトデータ
は、セレクタ回路１０６1〜１０６Mで選択出力され、バ
イトデータが論理チャネル毎に多重化される。
よって並び替えられた（ソートされた）バイトデータ
は、セレクタ回路１０６1〜１０６Mで選択出力され、バ
イトデータが論理チャネル毎に多重化される。
【００７４】セレクタ回路１０６1〜１０６Mは、チャネ
ル制御メモリ１０８から出力された論理チャネル情報を
セレクト信号として用い、対応する論理チャネル情報に
したがって、論理チャネル１〜論理チャネルＮのバイト
データを選択出力する。
ル制御メモリ１０８から出力された論理チャネル情報を
セレクト信号として用い、対応する論理チャネル情報に
したがって、論理チャネル１〜論理チャネルＮのバイト
データを選択出力する。
【００７５】例えば、論理チャネル数Ｎが４８の場合、
物理チャネル１〜４８に対して論理チャネル１〜４８を
順に設定した論理チャネル情報をチャネル制御メモリ１
０８に記録すれば、ＳＴＭフレームのペイロード中に論
理チャネル１〜４８が順番にマッピングされ、ＡＵ−３
×４８チャネルから成る２．４８８Ｇｂｐｓフレームの
ペイロード部を生成することができる。
物理チャネル１〜４８に対して論理チャネル１〜４８を
順に設定した論理チャネル情報をチャネル制御メモリ１
０８に記録すれば、ＳＴＭフレームのペイロード中に論
理チャネル１〜４８が順番にマッピングされ、ＡＵ−３
×４８チャネルから成る２．４８８Ｇｂｐｓフレームの
ペイロード部を生成することができる。
【００７６】また、論理チャネル数Ｎが１の場合、物理
チャネル１〜４８の全てを論理チャネル１に設定した論
理チャネル情報をチャネル制御メモリ１０８に記録すれ
ば、ＳＴＭフレームのペイロード中に論理チャネル１の
みがマッピングされ、ＡＵ−３×４８チャネルに１つの
論理チャネルが割り当てられた２．４８８Ｇｂｐｓフレ
ームのペイロード部を生成することができる。
チャネル１〜４８の全てを論理チャネル１に設定した論
理チャネル情報をチャネル制御メモリ１０８に記録すれ
ば、ＳＴＭフレームのペイロード中に論理チャネル１の
みがマッピングされ、ＡＵ−３×４８チャネルに１つの
論理チャネルが割り当てられた２．４８８Ｇｂｐｓフレ
ームのペイロード部を生成することができる。
【００７７】以上説明したように、本実施形態の構成に
よれば、パッドバイトを除去しつつデータのマッピング
処理が可能なＳＴＭマッピング回路を得ることができ
る。
よれば、パッドバイトを除去しつつデータのマッピング
処理が可能なＳＴＭマッピング回路を得ることができ
る。
【００７８】（第２の実施の形態）次に本発明のＳＴＭ
マッピング回路の第２の実施の形態について図面を用い
て説明する。
マッピング回路の第２の実施の形態について図面を用い
て説明する。
【００７９】第１の実施の形態で示したＳＴＭマッピン
グ回路では第１のＭ×Ｍスイッチ１０４1〜１０４NをＭ
個のＭ→１セレクタ回路で構成している。さらに、Ｍ→
１セレクタ回路をＭ−１個の２→１セレクタ回路で構成
している。
グ回路では第１のＭ×Ｍスイッチ１０４1〜１０４NをＭ
個のＭ→１セレクタ回路で構成している。さらに、Ｍ→
１セレクタ回路をＭ−１個の２→１セレクタ回路で構成
している。
【００８０】したがって、第１のＭ×Ｍスイッチ１０４
1〜１０４Nを構成するためには、Ｍ×（Ｍ−１）個の２
→１セレクタ回路が必要になり、Ｍが大きくなると第１
のＭ×Ｍスイッチを構成するのに必要な２→１セレクタ
回路の数が増えてしまう。本実施形態では、回路規模を
縮小することが可能なＳＴＭマッピング回路を提案す
る。
1〜１０４Nを構成するためには、Ｍ×（Ｍ−１）個の２
→１セレクタ回路が必要になり、Ｍが大きくなると第１
のＭ×Ｍスイッチを構成するのに必要な２→１セレクタ
回路の数が増えてしまう。本実施形態では、回路規模を
縮小することが可能なＳＴＭマッピング回路を提案す
る。
【００８１】図７は本発明のＳＴＭマッピング回路の第
２の実施の形態の構成を示すブロック図である。
２の実施の形態の構成を示すブロック図である。
【００８２】図７に示すように、本実施形態のＳＴＭマ
ッピング回路は、入力されたパケットデータのパケット
長を検出し、Ｍ個にパラレル展開されたバイトデータ毎
に、有効なバイトデータであるか否か（パッドバイト）
を示すＭビットのバイト有効性情報を生成するパケット
長検出回路１と、後述するバニヤン網におけるルーティ
ング処理を制御するためのルーティング情報を生成する
ルーティング回路２と、Ｎ本の論理チャネル毎に、Ｍ個
のバイトデータをＭ個の出力ポートに振り分けるバニヤ
ン網３と、パケットデータと同時に入力される、該パケ
ットデータのマッピング先を示すチャネル番号信号に基
づいて自論理チャネルで処理するパケットデータを取り
込むＮ個のパケットフィルタ回路４1〜４Nと、バニヤン
網３で振り分けられたパケットデータを一時的に格納す
る１チャネルあたりＭ個のＦＩＦＯ（First-in First-o
ut）メモリから成るＭ×Ｎ個のパケットメモリ５11〜５
NMと、伝送フレームの各物理チャネルに割り当てられた
論理チャネルの関係が記録されるチャネル制御メモリ８
と、パケットメモリ５11〜５NMに格納されたパケットデ
ータを読み出し、チャネル制御メモリ８から出力される
論理チャネル情報に基づいてバイト単位でスイッチング
するＭ×Ｍスイッチ７1〜７Nと、Ｍ×Ｍスイッチ７1〜
７Nの出力をチャネル制御メモリ８から出力される論理
チャネル情報に基づいてバイト単位で選択出力するセレ
クタ回路６1〜６Mとを有する構成である。
ッピング回路は、入力されたパケットデータのパケット
長を検出し、Ｍ個にパラレル展開されたバイトデータ毎
に、有効なバイトデータであるか否か（パッドバイト）
を示すＭビットのバイト有効性情報を生成するパケット
長検出回路１と、後述するバニヤン網におけるルーティ
ング処理を制御するためのルーティング情報を生成する
ルーティング回路２と、Ｎ本の論理チャネル毎に、Ｍ個
のバイトデータをＭ個の出力ポートに振り分けるバニヤ
ン網３と、パケットデータと同時に入力される、該パケ
ットデータのマッピング先を示すチャネル番号信号に基
づいて自論理チャネルで処理するパケットデータを取り
込むＮ個のパケットフィルタ回路４1〜４Nと、バニヤン
網３で振り分けられたパケットデータを一時的に格納す
る１チャネルあたりＭ個のＦＩＦＯ（First-in First-o
ut）メモリから成るＭ×Ｎ個のパケットメモリ５11〜５
NMと、伝送フレームの各物理チャネルに割り当てられた
論理チャネルの関係が記録されるチャネル制御メモリ８
と、パケットメモリ５11〜５NMに格納されたパケットデ
ータを読み出し、チャネル制御メモリ８から出力される
論理チャネル情報に基づいてバイト単位でスイッチング
するＭ×Ｍスイッチ７1〜７Nと、Ｍ×Ｍスイッチ７1〜
７Nの出力をチャネル制御メモリ８から出力される論理
チャネル情報に基づいてバイト単位で選択出力するセレ
クタ回路６1〜６Mとを有する構成である。
【００８３】ルーティング回路２には、パケット長検出
回路１から出力されるパケットデータ、バイト有効性情
報、及びチャンネル情報信号と、Ｎ個のパケットメモリ
５1〜５Nから出力されるパケットメモリアンダーフロー
信号とがそれぞれ入力される。また、バニヤン網３に
は、ルーティング回路２から出力されるＭバイトのバイ
トデータ、チャンネル情報信号、及び各バイトデータの
ルーティング情報とがそれぞれ入力される。
回路１から出力されるパケットデータ、バイト有効性情
報、及びチャンネル情報信号と、Ｎ個のパケットメモリ
５1〜５Nから出力されるパケットメモリアンダーフロー
信号とがそれぞれ入力される。また、バニヤン網３に
は、ルーティング回路２から出力されるＭバイトのバイ
トデータ、チャンネル情報信号、及び各バイトデータの
ルーティング情報とがそれぞれ入力される。
【００８４】パケット長検出回路１は、第１の実施の形
態と同様に、Ｍ個のバイトデータにパラレル展開された
パケットデータをＮ本の各論理チャネル毎のデータに振
り分けると共に、該バイトデータが有効なデータである
か無効なデータ（パッドバイト）であるかを示すＭビッ
トのバイト有効性情報を生成する。
態と同様に、Ｍ個のバイトデータにパラレル展開された
パケットデータをＮ本の各論理チャネル毎のデータに振
り分けると共に、該バイトデータが有効なデータである
か無効なデータ（パッドバイト）であるかを示すＭビッ
トのバイト有効性情報を生成する。
【００８５】ルーティング回路２は、後段のバニヤン網
３で用いるルーティング情報を生成する。
３で用いるルーティング情報を生成する。
【００８６】図８は図７に示したルーティング回路の一
構成例を示すブロック図であり、図９は図７に示したバ
ニヤン網の一構成例を示すブロック図である。なお、図
８に示したルーティング回路はパラレル展開数Ｍが８の
場合の構成例を示し、図９に示したバニヤン網はＭ＝８
の構成例を示している。
構成例を示すブロック図であり、図９は図７に示したバ
ニヤン網の一構成例を示すブロック図である。なお、図
８に示したルーティング回路はパラレル展開数Ｍが８の
場合の構成例を示し、図９に示したバニヤン網はＭ＝８
の構成例を示している。
【００８７】図８に示すように、ルーティング回路２
は、バイト有効性情報に基づいて有効なデータ数をカウ
ントする有効バイト数カウント回路１１1〜１１7と、有
効なデータが格納されたポート番号の最大値を判定する
最大有効ポート番号判定回路１３と、最大有効ポート番
号判定回路１３の判定結果にしたがい有効なデータが最
後に格納されたポート番号を選択する８→１セレクタ回
路（８→１ＳＥＬ）１４と、１個のルーティング回路２
でＮ本の論理チャネルを時分割処理するために、論理チ
ャネル１〜Ｎの各々についてＭポート中のどのポートに
最後のデータが書き込まれたか示す信号を保持するルー
ティング結果メモリ１６と、パケットデータと同時に入
力されるチャネル番号信号に基づいてパケットメモリか
ら当該論理チャンネルの最後のルーティング結果を読み
出して出力するメモリ制御回路１５と、メモリ制御回路
１５の出力信号と有効バイト数カウント回路の出力信号
とを加算し、ルーティング情報として出力する加算器１
２1〜１２8とを有する構成である。なお、加算器１２1
〜１２8は、加算結果がＭを超えるときにはその値から
Ｍを減算し、０〜Ｍ−１の範囲の値を出力する。また、
メモリ制御回路１５には、論理チャネル毎のパケットメ
モリアンダーフロー信号がパケットメモリより入力さ
れ、アンダーフロー信号（＝１）の立ち上がりエッジを
検出したら、ルーティング結果メモリ１６の該当する論
理チャネルを初期化し、アンダーフローが発生した後に
最初に到着する、その該当論理チャネルのバイトデータ
がポート０よりルーティングされる。
は、バイト有効性情報に基づいて有効なデータ数をカウ
ントする有効バイト数カウント回路１１1〜１１7と、有
効なデータが格納されたポート番号の最大値を判定する
最大有効ポート番号判定回路１３と、最大有効ポート番
号判定回路１３の判定結果にしたがい有効なデータが最
後に格納されたポート番号を選択する８→１セレクタ回
路（８→１ＳＥＬ）１４と、１個のルーティング回路２
でＮ本の論理チャネルを時分割処理するために、論理チ
ャネル１〜Ｎの各々についてＭポート中のどのポートに
最後のデータが書き込まれたか示す信号を保持するルー
ティング結果メモリ１６と、パケットデータと同時に入
力されるチャネル番号信号に基づいてパケットメモリか
ら当該論理チャンネルの最後のルーティング結果を読み
出して出力するメモリ制御回路１５と、メモリ制御回路
１５の出力信号と有効バイト数カウント回路の出力信号
とを加算し、ルーティング情報として出力する加算器１
２1〜１２8とを有する構成である。なお、加算器１２1
〜１２8は、加算結果がＭを超えるときにはその値から
Ｍを減算し、０〜Ｍ−１の範囲の値を出力する。また、
メモリ制御回路１５には、論理チャネル毎のパケットメ
モリアンダーフロー信号がパケットメモリより入力さ
れ、アンダーフロー信号（＝１）の立ち上がりエッジを
検出したら、ルーティング結果メモリ１６の該当する論
理チャネルを初期化し、アンダーフローが発生した後に
最初に到着する、その該当論理チャネルのバイトデータ
がポート０よりルーティングされる。
【００８８】図９に示すように、バニヤン網３は、バニ
ヤンスイッチ２１と、バニヤンスイッチ２１のルーティ
ング結果を一時的に保持するバッファメモリ２２とを有
する構成である。
ヤンスイッチ２１と、バニヤンスイッチ２１のルーティ
ング結果を一時的に保持するバッファメモリ２２とを有
する構成である。
【００８９】バニヤンスイッチ２１は、図９に示すよう
に、（Ｍ／２）個の２×２スイッチ２０がｋ（２k＝
Ｍ）段接続された構成である。例えば、図９に示したバ
ニヤンスイッチ２１はＭ＝８のときの構成であるため、
４個の２×２スイッチ２０が３段接続される。２×２ス
イッチ２０の最終段の出力ポートはバッファメモリ２２
の各ポートに接続される。
に、（Ｍ／２）個の２×２スイッチ２０がｋ（２k＝
Ｍ）段接続された構成である。例えば、図９に示したバ
ニヤンスイッチ２１はＭ＝８のときの構成であるため、
４個の２×２スイッチ２０が３段接続される。２×２ス
イッチ２０の最終段の出力ポートはバッファメモリ２２
の各ポートに接続される。
【００９０】なお、図９では、バッファメモリ２２にバ
イトデータが何も蓄積されていない状態を示し、入力ポ
ート０、３、４、５、６に有効なデータ（有効データ）
が入力され、それ以外のポートにはパッドバイト等の無
効なデータが入力された様子を示している。また、図９
では、各入力ポートから入力された有効データがバッフ
ァメモリ２２のポート０からポート７の順に蓄積される
様子を示している。すなわち、入力ポート０から入力さ
れた有効データはバッファメモリ２２のポート０にルー
ティングされ、入力ポート３から入力された有効データ
はバッファメモリ２２のポート１にルーティングされ、
入力ポート４から入力された有効データはバッファメモ
リ２２のポート２にルーティングされ、入力ポート５か
ら入力された有効データはバッファメモリ２２のポート
３にルーティングされ、入力ポート６から入力された有
効データはバッファメモリ２２のポート４にルーティン
グされる。このようにして、バッファメモリ２２のポー
ト０〜４にそれぞれ有効データがブロッキングを起こす
ことなくソートされて蓄積される。
イトデータが何も蓄積されていない状態を示し、入力ポ
ート０、３、４、５、６に有効なデータ（有効データ）
が入力され、それ以外のポートにはパッドバイト等の無
効なデータが入力された様子を示している。また、図９
では、各入力ポートから入力された有効データがバッフ
ァメモリ２２のポート０からポート７の順に蓄積される
様子を示している。すなわち、入力ポート０から入力さ
れた有効データはバッファメモリ２２のポート０にルー
ティングされ、入力ポート３から入力された有効データ
はバッファメモリ２２のポート１にルーティングされ、
入力ポート４から入力された有効データはバッファメモ
リ２２のポート２にルーティングされ、入力ポート５か
ら入力された有効データはバッファメモリ２２のポート
３にルーティングされ、入力ポート６から入力された有
効データはバッファメモリ２２のポート４にルーティン
グされる。このようにして、バッファメモリ２２のポー
ト０〜４にそれぞれ有効データがブロッキングを起こす
ことなくソートされて蓄積される。
【００９１】バニヤンスイッチ２１を構成する１段目の
各２×２スイッチ２０は、ルーティング先のバッファメ
モリ２２のポート番号を２進表示した最下位ビットの値
に応じてそれぞれスイッチングを行う。例えば、入力ポ
ート０から入力された有効データはバッファメモリ２２
のポート０、すなわち“０００”にルーティングするよ
うに、その最下位ビットの値“０”にしたがってスイッ
チングを行う。同様に、入力ポート１から入力された有
効データはバッファメモリ２２のポート１、すなわち
“００１”にルーティングするように、その最下位ビッ
トの値“１”にしたがってスイッチングを行う。
各２×２スイッチ２０は、ルーティング先のバッファメ
モリ２２のポート番号を２進表示した最下位ビットの値
に応じてそれぞれスイッチングを行う。例えば、入力ポ
ート０から入力された有効データはバッファメモリ２２
のポート０、すなわち“０００”にルーティングするよ
うに、その最下位ビットの値“０”にしたがってスイッ
チングを行う。同様に、入力ポート１から入力された有
効データはバッファメモリ２２のポート１、すなわち
“００１”にルーティングするように、その最下位ビッ
トの値“１”にしたがってスイッチングを行う。
【００９２】また、２段目の各２×２スイッチ２０は、
ルーティング先のバッファメモリ２２のポート番号を２
進表示した２ビット目の値に応じてそれぞれスイッチン
グを行う。例えば、入力ポート０から入力された有効デ
ータはバッファメモリ２２のポート０、すなわち“００
０”にルーティングするように、その２ビット目の値
“０”にしたがってスイッチングを行う。同様に、入力
ポート１から入力された有効データはパケットメモリ２
２のポート１、すなわち“００１”にルーティングする
ように、その２ビット目の値“０”にしたがってスイッ
チングを行う。
ルーティング先のバッファメモリ２２のポート番号を２
進表示した２ビット目の値に応じてそれぞれスイッチン
グを行う。例えば、入力ポート０から入力された有効デ
ータはバッファメモリ２２のポート０、すなわち“００
０”にルーティングするように、その２ビット目の値
“０”にしたがってスイッチングを行う。同様に、入力
ポート１から入力された有効データはパケットメモリ２
２のポート１、すなわち“００１”にルーティングする
ように、その２ビット目の値“０”にしたがってスイッ
チングを行う。
【００９３】また、３段目の各２×２スイッチ２０は、
ルーティング先のバッファメモリ２２のポート番号を２
進表示した３ビット目の値に応じてそれぞれスイッチン
グを行う。例えば、入力ポート０から入力された有効デ
ータはバッファメモリ２２のポート０、すなわち“００
０”にルーティングするように、その３ビット目の値
“０”にしたがってスイッチングを行う。同様に、入力
ポート１から入力された有効データはバッファメモリ２
２のポート１、すなわち“００１”にルーティングする
ように、その３ビット目の値“０”にしたがってスイッ
チングを行う。
ルーティング先のバッファメモリ２２のポート番号を２
進表示した３ビット目の値に応じてそれぞれスイッチン
グを行う。例えば、入力ポート０から入力された有効デ
ータはバッファメモリ２２のポート０、すなわち“００
０”にルーティングするように、その３ビット目の値
“０”にしたがってスイッチングを行う。同様に、入力
ポート１から入力された有効データはバッファメモリ２
２のポート１、すなわち“００１”にルーティングする
ように、その３ビット目の値“０”にしたがってスイッ
チングを行う。
【００９４】図１０は、図９に示したバニヤン網の次の
処理周期における様子を示しており、入力ポート０、
２、６、７に有効データが入力された場合の動作を示し
ている。
処理周期における様子を示しており、入力ポート０、
２、６、７に有効データが入力された場合の動作を示し
ている。
【００９５】図１０に示すように、バッファメモリ２２
にはポート４までバイトデータが蓄積されているためポ
ート５からルーティングされる。
にはポート４までバイトデータが蓄積されているためポ
ート５からルーティングされる。
【００９６】図１０では、入力ポート０から入力された
有効データはバッファメモリ２２のポート５にルーティ
ングされ、入力ポート２から入力された有効データはバ
ッファメモリ２２のポート６にルーティングされ、入力
ポート６から入力された有効データはバッファメモリ２
２のポート７にルーティングされ、入力ポート７から入
力された有効データはバッファメモリ２２のポート０に
ルーティングされる。
有効データはバッファメモリ２２のポート５にルーティ
ングされ、入力ポート２から入力された有効データはバ
ッファメモリ２２のポート６にルーティングされ、入力
ポート６から入力された有効データはバッファメモリ２
２のポート７にルーティングされ、入力ポート７から入
力された有効データはバッファメモリ２２のポート０に
ルーティングされる。
【００９７】バニヤン網３は、「ＡＴＭ入門：マルチメ
ディア時代へのパスポート」（横川ディジタルコンピュ
ータ株式会社ＳＩ事業本部著、P49〜P50）等に記載され
ているように、入力信号列をノンブロッキングでソート
することができる。
ディア時代へのパスポート」（横川ディジタルコンピュ
ータ株式会社ＳＩ事業本部著、P49〜P50）等に記載され
ているように、入力信号列をノンブロッキングでソート
することができる。
【００９８】本実施形態のように、パケットデータのル
ーティング処理にバニヤン網３を利用することで、第１
の実施の形態で用いたＭ×Ｍスイッチに比べて回路規模
を縮小することができる。特に、本実施形態では、Ｎチ
ャネル分の論理チャネルのパケットデータのルーティン
グ処理を１つのバニヤン網３で時分割処理するため、論
理チャネル毎にＭ×Ｍスイッチを設けていた第１の実施
の形態の構成よりも回路規模をさらに縮小することがで
きる。
ーティング処理にバニヤン網３を利用することで、第１
の実施の形態で用いたＭ×Ｍスイッチに比べて回路規模
を縮小することができる。特に、本実施形態では、Ｎチ
ャネル分の論理チャネルのパケットデータのルーティン
グ処理を１つのバニヤン網３で時分割処理するため、論
理チャネル毎にＭ×Ｍスイッチを設けていた第１の実施
の形態の構成よりも回路規模をさらに縮小することがで
きる。
【００９９】なお、本実施形態のルーティング回路２及
びバニヤン網３のように、各論理チャネル毎のルーティ
ング処理をそれぞれ１つの回路で時分割処理すれば、バ
ニヤン網３に代えて第１の実施の形態で用いた第１のＭ
×Ｍスイッチを設けてもよい。その場合、バニヤン網３
を用いる場合に比べて回路規模は増えるが、第１の実施
の形態のように第１のＭ×Ｍスイッチを各論理チャネル
毎に設ける必要がないため、第１の実施の形態よりも回
路規模を縮小することができる。
びバニヤン網３のように、各論理チャネル毎のルーティ
ング処理をそれぞれ１つの回路で時分割処理すれば、バ
ニヤン網３に代えて第１の実施の形態で用いた第１のＭ
×Ｍスイッチを設けてもよい。その場合、バニヤン網３
を用いる場合に比べて回路規模は増えるが、第１の実施
の形態のように第１のＭ×Ｍスイッチを各論理チャネル
毎に設ける必要がないため、第１の実施の形態よりも回
路規模を縮小することができる。
【０１００】パケットフィルタ回路４1〜４Nは、バニヤ
ン網３から出力されるチャンネル番号信号を１クロック
毎にそれぞれ監視し、自論理チャネルで取り扱うチャン
ネル番号のバイトデータであれば取り込む。また、自論
理チャネルで取り扱わないバイトデータであればそれを
廃棄する。
ン網３から出力されるチャンネル番号信号を１クロック
毎にそれぞれ監視し、自論理チャネルで取り扱うチャン
ネル番号のバイトデータであれば取り込む。また、自論
理チャネルで取り扱わないバイトデータであればそれを
廃棄する。
【０１０１】パケットフィルタ回路４1〜４Nで取り込ま
れたバイトデータはパケットメモリ５1〜５Nにそれぞれ
送られる。パケットメモリ５1〜５Nは、論理チャネル毎
にＭ個のポートに分かれたＦＩＦＯメモリから構成さ
れ、バニヤン網３の出力ポートに対応した各ポートにそ
れぞれバイトデータを蓄積し、１クロック毎に最大でＭ
個のバイトデータを出力する。また、ＦＩＦＯが空にな
ったときにはパケットメモリアンダーフロー信号を１ク
ロック毎にルーティング回路２に出力する。
れたバイトデータはパケットメモリ５1〜５Nにそれぞれ
送られる。パケットメモリ５1〜５Nは、論理チャネル毎
にＭ個のポートに分かれたＦＩＦＯメモリから構成さ
れ、バニヤン網３の出力ポートに対応した各ポートにそ
れぞれバイトデータを蓄積し、１クロック毎に最大でＭ
個のバイトデータを出力する。また、ＦＩＦＯが空にな
ったときにはパケットメモリアンダーフロー信号を１ク
ロック毎にルーティング回路２に出力する。
【０１０２】Ｍ×Ｍスイッチ７1〜７Nは、チャネル制御
メモリ８から出力される論理チャネル情報信号に基づい
てバイト単位でスイッチングを行う。
メモリ８から出力される論理チャネル情報信号に基づい
てバイト単位でスイッチングを行う。
【０１０３】チャネル制御メモリ８及びＭ×Ｍスイッチ
７1〜７Nの動作は、第１の実施の形態のチャネル制御メ
モリ１０８及び第２のＭ×Ｍスイッチ１０７1〜１０７N
と同一であり、チャネル制御メモリ８からは、１クロッ
ク毎に処理される物理チャネル８個（Ｍ＝８）分に対応
する論理チャネル番号（２進数）を示す信号である論理
チャネル情報が出力され、Ｍ×Ｍスイッチ７1〜７Nは自
論理チャネルのＭ個のバイトデータを順に読み出してい
く。そして、論理チャネル情報中の自ＣＨ出力位置と先
頭メモリ番号とからルーティング情報を生成し、論理チ
ャネル毎に所定の順序にバイトデータを並び替える。
７1〜７Nの動作は、第１の実施の形態のチャネル制御メ
モリ１０８及び第２のＭ×Ｍスイッチ１０７1〜１０７N
と同一であり、チャネル制御メモリ８からは、１クロッ
ク毎に処理される物理チャネル８個（Ｍ＝８）分に対応
する論理チャネル番号（２進数）を示す信号である論理
チャネル情報が出力され、Ｍ×Ｍスイッチ７1〜７Nは自
論理チャネルのＭ個のバイトデータを順に読み出してい
く。そして、論理チャネル情報中の自ＣＨ出力位置と先
頭メモリ番号とからルーティング情報を生成し、論理チ
ャネル毎に所定の順序にバイトデータを並び替える。
【０１０４】セレクタ回路６1〜６Mは、Ｍ×Ｍスイッチ
７1〜７Nから出力されたバイトデータを選択出力し、論
理チャネル毎のバイトデータを多重化する。セレクタ回
路６ 1〜６Mの動作は、第１の実施の形態のセレクタ回路
１０６1〜１０６Mと同様である。
７1〜７Nから出力されたバイトデータを選択出力し、論
理チャネル毎のバイトデータを多重化する。セレクタ回
路６ 1〜６Mの動作は、第１の実施の形態のセレクタ回路
１０６1〜１０６Mと同様である。
【０１０５】セレクタ回路６1〜６Mは、チャネル制御メ
モリ８から出力された論理チャネル情報をセレクト信号
として用い、対応する論理チャネル情報にしたがって、
論理チャネル１〜論理チャネルＮのバイトデータを選択
出力する。
モリ８から出力された論理チャネル情報をセレクト信号
として用い、対応する論理チャネル情報にしたがって、
論理チャネル１〜論理チャネルＮのバイトデータを選択
出力する。
【０１０６】例えば、論理チャネル数Ｎが４８の場合、
物理チャネル１〜４８に対して論理チャネル１〜４８を
順に設定した論理チャネル情報をチャネル制御メモリ８
に記録すれば、ＳＴＭフレームのペイロード中に論理チ
ャネル１〜４８が順番にマッピングされ、ＡＵ−３×４
８チャネルから成る２．４８８Ｇｂｐｓフレームのペイ
ロード部を生成することができる。
物理チャネル１〜４８に対して論理チャネル１〜４８を
順に設定した論理チャネル情報をチャネル制御メモリ８
に記録すれば、ＳＴＭフレームのペイロード中に論理チ
ャネル１〜４８が順番にマッピングされ、ＡＵ−３×４
８チャネルから成る２．４８８Ｇｂｐｓフレームのペイ
ロード部を生成することができる。
【０１０７】また、論理チャネル数Ｎが１の場合、物理
チャネル１〜４８の全てを論理チャネル１に設定した論
理チャネル情報をチャネル制御メモリ８に記録すれば、
ＳＴＭフレームのペイロード中に論理チャネル１のみが
マッピングされ、ＡＵ−３×４８チャネルに１つの論理
チャネルが割り当てられた２．４８８Ｇｂｐｓフレーム
のペイロード部を生成することができる。
チャネル１〜４８の全てを論理チャネル１に設定した論
理チャネル情報をチャネル制御メモリ８に記録すれば、
ＳＴＭフレームのペイロード中に論理チャネル１のみが
マッピングされ、ＡＵ−３×４８チャネルに１つの論理
チャネルが割り当てられた２．４８８Ｇｂｐｓフレーム
のペイロード部を生成することができる。
【０１０８】以上説明したように本実施形態のＳＴＭマ
ッピング回路は、パケットデータのルーティング処理に
バニヤン網を用いているため、第１の実施の形態に比べ
て回路規模を縮小することができる。また、第１の実施
の形態で各チャネル毎に設けていたＭ×Ｍスイッチ及び
ルーティング回路を、時分割処理することで１つのルー
ティング回路とバニヤン網３で構成することができるた
め、回路規模をさらに低減することができる。したがっ
て、本発明のＳＴＭマッピング回路を搭載するＳＴＭ／
Ｐａｃｋｅｔハイブリッドスイッチ等のラインカードあ
るいはスイッチカードの実装面積が縮小され、装置規模
を小さくすることができる。
ッピング回路は、パケットデータのルーティング処理に
バニヤン網を用いているため、第１の実施の形態に比べ
て回路規模を縮小することができる。また、第１の実施
の形態で各チャネル毎に設けていたＭ×Ｍスイッチ及び
ルーティング回路を、時分割処理することで１つのルー
ティング回路とバニヤン網３で構成することができるた
め、回路規模をさらに低減することができる。したがっ
て、本発明のＳＴＭマッピング回路を搭載するＳＴＭ／
Ｐａｃｋｅｔハイブリッドスイッチ等のラインカードあ
るいはスイッチカードの実装面積が縮小され、装置規模
を小さくすることができる。
【０１０９】なお、上述したＳＴＭマッピング回路は、
例えば、ＳＴＭ−１６フレームに４８チャンネル分のＡ
Ｕ−３（５１．８４Ｍｂｐｓ）のパケットデータを収容
する場合に適用できるが、一つの論理チャネルを複数の
任意のＡＵ−３×ｉ個（ｉは４８以下の正の整数、例え
ば、ＡＵ−３×２＝１０３．６８Ｍｂｐｓ、ＡＵ−３×
６＝３１１．０４Ｍｂｐｓ）に割り当てることで伝送速
度を、ＡＵ−３の帯域（５１．８４Ｍｂｐｓ）単位で任
意に設定可能なバーチャルコンカチネーション（Virtua
l Concatenation）にも適用することができる。
例えば、ＳＴＭ−１６フレームに４８チャンネル分のＡ
Ｕ−３（５１．８４Ｍｂｐｓ）のパケットデータを収容
する場合に適用できるが、一つの論理チャネルを複数の
任意のＡＵ−３×ｉ個（ｉは４８以下の正の整数、例え
ば、ＡＵ−３×２＝１０３．６８Ｍｂｐｓ、ＡＵ−３×
６＝３１１．０４Ｍｂｐｓ）に割り当てることで伝送速
度を、ＡＵ−３の帯域（５１．８４Ｍｂｐｓ）単位で任
意に設定可能なバーチャルコンカチネーション（Virtua
l Concatenation）にも適用することができる。
【０１１０】具体的には、全物理チャネル（チャネル数
４８）のバイトデータを読み出すのに必要な処理周期の
うち、チャネル制御メモリの設定において、同じ論理チ
ャネルのバイトデータを複数の任意の物理チャネルのバ
イトデータとして割り当て、第２のＭ×Ｍスイッチまた
はＭ×Ｍスイッチによって各論理チャネル毎に所定の順
に並べ替え、セレクタ回路により論理チャネル毎のバイ
トデータを多重化して出力すればよい。
４８）のバイトデータを読み出すのに必要な処理周期の
うち、チャネル制御メモリの設定において、同じ論理チ
ャネルのバイトデータを複数の任意の物理チャネルのバ
イトデータとして割り当て、第２のＭ×Ｍスイッチまた
はＭ×Ｍスイッチによって各論理チャネル毎に所定の順
に並べ替え、セレクタ回路により論理チャネル毎のバイ
トデータを多重化して出力すればよい。
【０１１１】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【０１１２】パッドバイトを含むＭ個にパラレル展開さ
れた複数のバイトデータから、該バイトデータがそれぞ
れ有効なデータであるかパッドバイトであるかを示すバ
イト有効性情報を生成し、バイト有効性情報を用いてパ
ッドバイトを取り除きつつバイトデータを所定の順序に
並び替えるためのルーティング情報を生成し、パケット
データがどの論理チャネルに属するかを示すチャネル番
号信号にしたがって各論理チャネル毎のパケットデータ
をそれぞれ取り込み、ルーティング情報にしたがってパ
ッドバイトを取り除きつつ論理チャネル毎のパケットデ
ータをＭ×Ｍスイッチを用いて所定の順序に並び替え、
Ｍ×Ｍスイッチにより並び替えられたパケットデータを
論理チャネル毎に保持することで、パッドバイトを除去
しつつデータのマッピング処理が可能なＳＴＭマッピン
グ回路を得ることができる。
れた複数のバイトデータから、該バイトデータがそれぞ
れ有効なデータであるかパッドバイトであるかを示すバ
イト有効性情報を生成し、バイト有効性情報を用いてパ
ッドバイトを取り除きつつバイトデータを所定の順序に
並び替えるためのルーティング情報を生成し、パケット
データがどの論理チャネルに属するかを示すチャネル番
号信号にしたがって各論理チャネル毎のパケットデータ
をそれぞれ取り込み、ルーティング情報にしたがってパ
ッドバイトを取り除きつつ論理チャネル毎のパケットデ
ータをＭ×Ｍスイッチを用いて所定の順序に並び替え、
Ｍ×Ｍスイッチにより並び替えられたパケットデータを
論理チャネル毎に保持することで、パッドバイトを除去
しつつデータのマッピング処理が可能なＳＴＭマッピン
グ回路を得ることができる。
【０１１３】また、論理チャネル単位で時分割にパケッ
トデータをそれぞれ並び替えるためのルーティング情報
を生成し、該ルーティング情報にしたがって論理チャネ
ル単位で時分割に、パケットデータをそれぞれ並び替え
ることで、ルーティング情報を生成するルーティング回
路とＭ×Ｍスイッチとをチャネル毎に設ける必要がなく
なり、回路規模を縮小することができる。
トデータをそれぞれ並び替えるためのルーティング情報
を生成し、該ルーティング情報にしたがって論理チャネ
ル単位で時分割に、パケットデータをそれぞれ並び替え
ることで、ルーティング情報を生成するルーティング回
路とＭ×Ｍスイッチとをチャネル毎に設ける必要がなく
なり、回路規模を縮小することができる。
【０１１４】さらに、論理チャネル毎の前記パケットデ
ータが保持されたパケットメモリから、該バイトデータ
をそれぞれ所定の順序で読み出すための論理チャネル情
報を生成し、該論理チャネル情報にしたがって論理チャ
ネル毎にバイトデータを所定の順序に並び替え、並び替
えた論理チャネル毎のバイトデータをそれぞれ多重化す
ることで、バーチャルコンカチネーションにも対応する
ことができる。
ータが保持されたパケットメモリから、該バイトデータ
をそれぞれ所定の順序で読み出すための論理チャネル情
報を生成し、該論理チャネル情報にしたがって論理チャ
ネル毎にバイトデータを所定の順序に並び替え、並び替
えた論理チャネル毎のバイトデータをそれぞれ多重化す
ることで、バーチャルコンカチネーションにも対応する
ことができる。
【０１１５】特に、Ｍ×Ｍスイッチにバニヤン網を用い
ることでルーティング処理のためのスイッチ回路の低減
することができるため、回路規模をさらに低減すること
ができる。
ることでルーティング処理のためのスイッチ回路の低減
することができるため、回路規模をさらに低減すること
ができる。
【０１１６】したがって、本発明のＳＴＭマッピング回
路を搭載するＳＴＭ／Ｐａｃｋｅｔハイブリッドスイッ
チ等のラインカードあるいはスイッチカードの実装面積
が縮小され、装置規模を小さくすることができる。
路を搭載するＳＴＭ／Ｐａｃｋｅｔハイブリッドスイッ
チ等のラインカードあるいはスイッチカードの実装面積
が縮小され、装置規模を小さくすることができる。
【図１】伝送フレームの一構成例を示す模式図である。
【図２】本発明のＳＴＭマッピング回路の第１の実施の
形態の構成を示すブロック図である。
形態の構成を示すブロック図である。
【図３】図２に示したルーティング回路の一構成例を示
すブロック図である。
すブロック図である。
【図４】図２に示した第１のＭ×Ｍスイッチの一構成例
を示すブロック図である。
を示すブロック図である。
【図５】Ｍ＝８におけるチャネル制御メモリの一構成例
を示すブロック図である。
を示すブロック図である。
【図６】Ｍ＝４におけるルックアップテーブルの一構成
例を示すテーブル図である。
例を示すテーブル図である。
【図７】本発明のＳＴＭマッピング回路の第２の実施の
形態の構成を示すブロック図である。
形態の構成を示すブロック図である。
【図８】図７に示したルーティング回路の一構成例を示
すブロック図である。
すブロック図である。
【図９】図７に示したバニヤン網の一構成例を示すブロ
ック図である。
ック図である。
【図１０】図９に示したバニヤン網の次の処理周期にお
ける様子を示すブロック図である。
ける様子を示すブロック図である。
【図１１】伝送装置内で処理される信号列の一例を示す
図であり、同図（ａ）はパッドバイトが挿入された信号
列の一例を示す模式図、同図（ｂ）はパッドバイトが無
い信号列の一例を示す模式図である。
図であり、同図（ａ）はパッドバイトが挿入された信号
列の一例を示す模式図、同図（ｂ）はパッドバイトが無
い信号列の一例を示す模式図である。
１、１０１ パケット長検出回路 ２、１０３1〜１０３N ルーティング回路 ３ バニヤン網 ４1〜４N、１０２1〜１０２N パケットフィルタ回路 ５11〜５NM、１０５11〜１０５NM パケットメモリ ６1〜６M、１０６1〜１０６M セレクタ回路 ７1〜７N Ｍ×Ｍスイッチ ８、１０８ チャネル制御メモリ １１1〜１１7、１１１1〜１１１7 有効バイト数カウ
ント回路 １２1〜１２8、１１２1〜１１２8 加算器 １３、１１３ 最大有効ポート番号判定回路 １４、１１４、１２１1〜１２１8 ８→１セレクタ回
路 １５ メモリ制御回路 １６ ルーティング結果メモリ ２０ ２×２スイッチ ２１ バニヤンスイッチ ２２ バッファメモリ １０４1〜１０４N 第１のＭ×Ｍスイッチ １０７1〜１０７N 第２のＭ×Ｍスイッチ １１７ フリップフロップ回路 １２０ ２→１セレクタ回路
ント回路 １２1〜１２8、１１２1〜１１２8 加算器 １３、１１３ 最大有効ポート番号判定回路 １４、１１４、１２１1〜１２１8 ８→１セレクタ回
路 １５ メモリ制御回路 １６ ルーティング結果メモリ ２０ ２×２スイッチ ２１ バニヤンスイッチ ２２ バッファメモリ １０４1〜１０４N 第１のＭ×Ｍスイッチ １０７1〜１０７N 第２のＭ×Ｍスイッチ １１７ フリップフロップ回路 １２０ ２→１セレクタ回路
Claims (11)
- 【請求項１】 所定の論理チャネルにバイト単位でデー
タを振り分けつつ伝送フレームに格納するためのマッピ
ング処理を行うＳＴＭマッピング回路であって、 ｋを正の整数とし、Ｍ＝２kとしたとき、 パッドバイトを含むＭ個にパラレル展開された複数のバ
イトデータを受け取り、該バイトデータがそれぞれ有効
なデータであるか前記パッドバイトであるかを示すバイ
ト有効性情報を生成するパケット長検出回路と、 前記バイト有効性情報を用いて前記パッドバイトを取り
除きつつ前記バイトデータを所定の順序に並び替えるた
めのルーティング情報を生成するルーティング回路と、 前記パケットデータがどの論理チャネルに属するかを示
すチャネル番号信号にしたがって各論理チャネル毎にパ
ケットデータをそれぞれ取り込むパケットフィルタ回路
と、 前記ルーティング情報にしたがって前記パッドバイトを
取り除きつつ前記論理チャネル毎のパケットデータをそ
れぞれ所定の順序に並び替えるＭ×Ｍスイッチと、 前記Ｍ×Ｍスイッチにより並び替えられたパケットデー
タを前記論理チャネル毎に保持するパケットメモリと、
を有するＳＴＭマッピング回路。 - 【請求項２】 前記ルーティング回路は、 前記Ｍ×Ｍスイッチに、前記論理チャネル単位で時分割
に前記パケットデータをそれぞれ並び替えさせるための
ルーティング情報を生成し、 前記Ｍ×Ｍスイッチは、 該ルーティング情報にしたがって前記論理チャネル単位
で時分割に、前記パケットデータをそれぞれ並び替える
請求項１記載のＳＴＭマッピング回路。 - 【請求項３】 前記論理チャネル毎に設けられた前記パ
ケットメモリから、前記バイトデータをそれぞれ所定の
順に読み出すための情報が記録されるチャネル制御メモ
リと、 前記チャネル制御メモリに記録された情報にしたがって
前記バイトデータを所定の順序に並び替える第２のＭ×
Ｍスイッチと、 前記第２のＭ×Ｍスイッチから出力された前記論理チャ
ネル毎のバイトデータを多重化するセレクタ回路と、を
さらに有する請求項１または２記載のＳＴＭマッピング
回路。 - 【請求項４】 前記セレクタ回路は、 全物理チャネルのバイトデータを読み出すのに必要な処
理周期内で、同じ論理チャネルのバイトデータを複数の
任意の物理チャネルのバイトデータとして読み出す請求
項３記載のＳＴＭマッピング回路。 - 【請求項５】 前記Ｍ×Ｍスイッチは、 多段接続された複数の２×２スイッチから成るバニヤン
スイッチである請求項１乃至４のいずれか１項記載のＳ
ＴＭマッピング回路。 - 【請求項６】 ＳＴＭフレームのスイッチング処理を行
うＳＴＭスイッチと、 請求項１乃至５のいずれか１項記載のＳＴＭマッピング
回路を備え、前記ＳＴＭスイッチから受信したＳＴＭフ
レームを論理チャネル単位に分離し、それぞれのパケッ
トを抽出した後、該パケット毎にスイッチング処理を行
うパケットスイッチと、を有するＳＴＭ／Ｐａｃｋｅｔ
ハイブリッドスイッチ。 - 【請求項７】 所定の論理チャネルにバイト単位でデー
タを振り分けつつ伝送フレームに格納するためのＳＴＭ
マッピング方法であって、 ｋを正の整数とし、Ｍ＝２kとしたとき、 パッドバイトを含むＭ個にパラレル展開された複数のバ
イトデータから、該バイトデータがそれぞれ有効なデー
タであるか前記パッドバイトであるかを示すバイト有効
性情報を生成し、 前記バイト有効性情報を用いて前記パッドバイトを取り
除きつつ前記バイトデータを所定の順序に並び替えるた
めのルーティング情報を生成し、 前記パケットデータがどの論理チャネルに属するかを示
すチャネル番号信号にしたがって各論理チャネル毎のパ
ケットデータをそれぞれ取り込み、 前記ルーティング情報にしたがって前記パッドバイトを
取り除きつつ前記論理チャネル毎のパケットデータをＭ
×Ｍスイッチを用いて所定の順序に並び替え、 前記Ｍ×Ｍスイッチにより並び替えられたパケットデー
タを前記論理チャネル毎にメモリで保持するＳＴＭマッ
ピング方法。 - 【請求項８】 前記論理チャネル単位で時分割に前記パ
ケットデータをそれぞれ並び替えるためのルーティング
情報を生成し、 前記Ｍ×Ｍスイッチを用いて、 該ルーティング情報にしたがって前記論理チャネル単位
で時分割に、前記パケットデータをそれぞれ並び替える
請求項７記載のＳＴＭマッピング方法。 - 【請求項９】 前記論理チャネル毎の前記パケットデー
タが保持された前記メモリから、該バイトデータをそれ
ぞれ所定の順序で読み出すための論理チャネル情報を生
成し、 該論理チャネル情報にしたがって前記論理チャネル毎に
前記バイトデータを所定の順序に並び替え、 並び替えた前記論理チャネル毎のバイトデータをそれぞ
れ多重化する請求項７または８記載のＳＴＭマッピング
方法。 - 【請求項１０】 全物理チャネルのバイトデータを読み
出すのに必要な処理周期内で、同じ論理チャネルのバイ
トデータを複数の任意の物理チャネルのバイトデータと
して読み出す請求項９記載のＳＴＭマッピング方法。 - 【請求項１１】 前記Ｍ×Ｍスイッチは、 多段接続された複数の２×２スイッチから成るバニヤン
スイッチである請求項７乃至１０のいずれか１項記載の
ＳＴＭマッピング方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093570A JP3570507B2 (ja) | 2001-03-28 | 2001-03-28 | Ｓｔｍマッピング回路及び方法 |
| CA 2377452 CA2377452C (en) | 2001-03-28 | 2002-03-19 | Stm mapping circuit and method |
| US10/106,037 US7173939B2 (en) | 2001-03-28 | 2002-03-27 | STM mapping circuit and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093570A JP3570507B2 (ja) | 2001-03-28 | 2001-03-28 | Ｓｔｍマッピング回路及び方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002290440A true JP2002290440A (ja) | 2002-10-04 |
| JP3570507B2 JP3570507B2 (ja) | 2004-09-29 |
Family
ID=18947887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001093570A Expired - Fee Related JP3570507B2 (ja) | 2001-03-28 | 2001-03-28 | Ｓｔｍマッピング回路及び方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7173939B2 (ja) |
| JP (1) | JP3570507B2 (ja) |
| CA (1) | CA2377452C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7286669B2 (en) * | 2001-05-18 | 2007-10-23 | Nec Corporation | Circuits for scrambling and descrambling packets of various lengths, and methods of doing the same |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7460528B1 (en) * | 2003-04-15 | 2008-12-02 | Brocade Communications Systems, Inc. | Processing data packets at a storage service module of a switch |
| US7382776B1 (en) | 2003-04-15 | 2008-06-03 | Brocade Communication Systems, Inc. | Performing block storage virtualization at a switch |
| CN101394335B (zh) * | 2007-09-20 | 2011-01-19 | 中兴通讯股份有限公司 | 一种同步数字交叉连接的自路由的方法及系统 |
| GB201208389D0 (en) * | 2012-05-10 | 2012-06-27 | Samsung Electronics Co Ltd | Integrated circuit, communication unit, wireless communication system and methods therefor |
| CN106685561B (zh) * | 2015-11-10 | 2018-12-04 | 深圳市中兴微电子技术有限公司 | 一种带滤波的比特同步映射处理方法及装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1079738A (ja) * | 1996-09-03 | 1998-03-24 | Fujitsu Ltd | データ転送レート制御方法及びこれを用いたデータ転送レート制御装置 |
| US6584118B1 (en) * | 1998-08-27 | 2003-06-24 | Nortel Networks Limited | Payload mapping in synchronous networks |
| US7002986B1 (en) * | 1999-07-08 | 2006-02-21 | Nortel Networks Limited | Mapping arbitrary signals into SONET |
| JP3613102B2 (ja) * | 1999-12-14 | 2005-01-26 | 日本電気株式会社 | フレーム構成方法、フレーム構成装置およびフレーム構成転送システム |
| US6414966B1 (en) * | 2000-06-15 | 2002-07-02 | Oss Corporation | Bridging device for mapping/demapping ethernet packet data directly onto and from a sonet network |
-
2001
- 2001-03-28 JP JP2001093570A patent/JP3570507B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-19 CA CA 2377452 patent/CA2377452C/en not_active Expired - Fee Related
- 2002-03-27 US US10/106,037 patent/US7173939B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7286669B2 (en) * | 2001-05-18 | 2007-10-23 | Nec Corporation | Circuits for scrambling and descrambling packets of various lengths, and methods of doing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US7173939B2 (en) | 2007-02-06 |
| JP3570507B2 (ja) | 2004-09-29 |
| CA2377452C (en) | 2007-11-13 |
| US20020141407A1 (en) | 2002-10-03 |
| CA2377452A1 (en) | 2002-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8130792B2 (en) | STM-1 to STM-64 SDH/SONET framer with data multiplexing from a series of configurable I/O ports | |
| JP2865706B2 (ja) | スイツチングシステム | |
| USRE40809E1 (en) | Conversion of contiguous concatenation of virtual concatenation in a synchronous digital communication network | |
| JP4338728B2 (ja) | 単一の通信スイッチを経てａｔｍ、ｔｄｍ及びパケットデータを交換するための方法及び装置 | |
| ES2336730T3 (es) | Sistema de comunicacion. | |
| CA2304118A1 (en) | Protocol independent sub-rate device | |
| US7245641B2 (en) | Variable length packet switching system | |
| US8107362B2 (en) | Multi-ring resilient packet ring add/drop device | |
| JP3570507B2 (ja) | Ｓｔｍマッピング回路及び方法 | |
| US20020150057A1 (en) | Stuffing filter mechanism for data transmission signals | |
| US7688833B2 (en) | Synchronous transmission network node | |
| US20040170166A1 (en) | Compression methods for packetized sonet/sdh payloads | |
| JP3753016B2 (ja) | Ｓｔｍマッピング装置、及び、ｓｔｍマッピング方法 | |
| US6377586B1 (en) | Time switching circuit of synchronous super high speed transmission apparatus and controlling method thereof | |
| JP3591586B2 (ja) | チャネルデータ抽出回路及び方法 | |
| Clauberg | Data aggregation architectures for single-chip SDH/SONET framers | |
| KR20040048760A (ko) | 싱크로너스 에스램을 이용한 다중채널 일반 프레이밍 절차프레임 경계 검출 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040526 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040602 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040615 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070702 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080702 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100702 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |