JP2002288985A - Semiconductor associative memory - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は連想メモリに係り、
特に最小距離検索機能が優れた高速・並列の小面積連想
メモリであって、人工知能システム、データバンクシス
テム、及び移動ネットワーク端末等に使用されるもので
ある。The present invention relates to an associative memory,
Particularly, it is a high-speed and parallel small-area associative memory having an excellent minimum distance search function, and is used for an artificial intelligence system, a data bank system, a mobile network terminal, and the like.
【０００２】[0002]
【従来の技術】従来、連想メモリは、ビット長ｋのユニ
ットＷ個で構成される入力データと、同様にビット長ｋ
のユニットＷ個で構成されるＲ個の参照データとの間
で、「最も類似したデータ」を検索することにより動作
する。このように、連想メモリは、記憶されている参照
データと外部より入力される検索データ（マッチデー
タ）とを比較して最も類似したデータを明らかにするた
めに比較ビットを発生する機能を備えている。2. Description of the Related Art Conventionally, an associative memory has input data composed of W units having a bit length k and input data having a bit length k.
It operates by searching for "most similar data" between R reference data composed of W units. Thus, the associative memory has a function of comparing the stored reference data with search data (match data) input from the outside and generating a comparison bit in order to clarify the most similar data. I have.
【０００３】ここで、「最も類似したデータ」とは、距
離と呼ばれる尺度が最小になるものと定義されている。
このような距離の尺度として、従来「ハミング距離」
(“Hamming distance”)と「マッハンタン距離」(“Man
hattan distance”)が最もよく知られている。「ハミン
グ距離」はデータ列や音声認識又は白黒の２値画像等に
用いられ、「マンハッタン距離」はカラー画像又はグレ
イスケールの画像等に用いられる。[0003] Here, the "most similar data" is defined as data having a minimum scale called distance.
As a measure of such a distance, the conventional "Hamming distance"
(“Hamming distance”) and “Mahantan distance” (“Man
The "Hamming distance" is best known. The "Hamming distance" is used for a data sequence, voice recognition, or a binary image of black and white, and the "Manhattan distance" is used for a color image or a grayscale image.
【０００４】入力データ又は参照データにおけるユニッ
トのビット長が１ビット（ｋ＝１）であれば、ハミング
距離が適用される。すなわち、ハミング距離は比較され
る２個のデータ間における互いに異なるビットの数とし
て定義される。If the bit length of a unit in input data or reference data is 1 bit (k = 1), the Hamming distance is applied. That is, the Hamming distance is defined as the number of different bits between two pieces of data to be compared.
【０００５】一方、入力データ又は参照データが、例え
ばＸin＝｛ｘ1，ｘ2，ｘ3，…，ｘW｝とＹref＝｛ｙ1，
ｙ2，ｙ3，…，ｙW｝等のコード化された数からなるユ
ニットで構成される場合には、マンハッタン距離が適用
される。このとき、２個のデータ間のマンハッタン距離
は次式のように定義される。On the other hand, if input data or reference data is, for example, X in = {x 1 , x 2 , x 3 ,..., X W } and Yref = {y 1 ,
If it is composed of units consisting of coded numbers such as y 2 , y 3 ,..., y W }, the Manhattan distance applies. At this time, the Manhattan distance between the two data is defined as the following equation.
【０００６】[0006]
【数１】 (Equation 1)
【０００７】従来、「最も類似したデータ」（以下ウィ
ンナと呼ぶ）を検索するため、基本的には次のような方
法が用いられてきた。すなわち、（ａ）アナログニュー
ラルネットワークを用いるもの（H. P. Graf and L. D.
Jackel, “Analog Electronic Neural Network Circui
ts”, IEEE Circuits andDevice Mag., 5 pp. 44, 198
9）、（ｂ）複数のＳＲＡＭ及び分割されたディジタル
方式の検索回路を用いるもの（A. Nakada et al.,“A F
ully Parallel Vector-Quantization Processor for Re
al-Time Motion Picture Compression”, IEEE Journ.
Solid-State Circuits,vol. 34, pp. 822-830, 1999;
T. Nozawa et al.,“A Parallel Vector Quantization
Processor Eliminating Redundant Calculations for R
eal-time MotionPicture Compression”, ISSCC Digest
of Tech. Papers, pp. 234-235, 2000）、（ｃ）ソー
スフォロアを構成するＭＯＳトランジスタを用いたアナ
ログ・ウィンナ・テイクオール回路（Analog Winner Ta
ke-All circuit; ＷＴＡ circuit）を用いるもの（S.
M. S. Jalaleddine and L. G. Johnson, “Associative
IC Memories with Relational Search and Nearest-Ma
tch Capabilities”, IEEE Journ. Solid-State Circui
ts, vol. 27, pp. 892-900, 1992）、等が知られてい
る。Conventionally, the following method has been basically used to search for "most similar data" (hereinafter referred to as "winner"). That is, (a) those using an analog neural network (HP Graf and LD
Jackel, “Analog Electronic Neural Network Circui
ts ”, IEEE Circuits and Device Mag., 5 pp. 44, 198
9), (b) Using a plurality of SRAMs and a divided digital search circuit (A. Nakada et al., “AF
ully Parallel Vector-Quantization Processor for Re
al-Time Motion Picture Compression ”, IEEE Journ.
Solid-State Circuits, vol. 34, pp. 822-830, 1999;
T. Nozawa et al., “A Parallel Vector Quantization
Processor Eliminating Redundant Calculations for R
eal-time MotionPicture Compression ”, ISSCC Digest
of Tech. Papers, pp. 234-235, 2000), (c) Analog Winner Take-All Circuit Using MOS Transistor Constituting Source Follower (Analog Winner Ta)
using ke-All circuit (WTA circuit) (S.
MS Jalaleddine and LG Johnson, “Associative
IC Memories with Relational Search and Nearest-Ma
tch Capabilities ”, IEEE Journ. Solid-State Circui
ts, vol. 27, pp. 892-900, 1992).
【０００８】しかし、これらの方法には次のような問題
がある。すなわち、検索回路の回路規模がＲ2のオーダ
(Ｏ(Ｒ2))又はＲ＊Ｗのオーダ（Ｏ(Ｒ*Ｗ)）で増加する
ので、チップ内における占有面積が増加すること（上記
（ａ）項、（ｂ）項の引用文献参照）、さらに検索に要
する時間が長くなること（約１μｓｅｃ）、また、小さ
いＷまでしか検索できないこと（上記（ｃ）項の引用文
献参照）等の問題が指摘されてきた。However, these methods have the following problems. That is, the order circuit scale search circuit is R 2
(O (R 2 )) or the order of R * W (O (R * W)), so that the occupied area in the chip increases (see the cited documents in the above items (a) and (b)) ), The time required for the search becomes longer (about 1 μsec), and only a small W can be searched (see the cited document in the above section (c)).
【０００９】このように、従来、連想メモリを用いた人
工知能システムは、面積効率の高いハードウエアを実現
することが不可能に近い状況であったため、複雑なソフ
トウェアを用いて高性能なコンピュータ上に構築される
のが一般的であった。As described above, in the related art, an artificial intelligence system using an associative memory is almost impossible to realize hardware with high area efficiency. It was generally built in.
【００１０】また、ビデオ信号によるコミュニケーショ
ンが可能な移動端末はいまだに存在しない。その理由
は、例えばＭＰＥＧ等の画像データ圧縮法を用いれば、
送受信端末として膨大なハードウェアを要するからであ
る。これに対して連想メモリではコードブックに基づく
データ圧縮法を用いることができる（A. Nakada et a
l.,“A Fully Parallel Vector-Quantization Processo
r for Real-Time Motion Picture Compression”, IEEE
Journ. Solid-State Circuits, vol. 34, pp. 822-83
0, 1999）。[0010] Further, there is no mobile terminal capable of communication using a video signal. The reason is that if an image data compression method such as MPEG is used,
This is because a huge amount of hardware is required as a transmitting / receiving terminal. In contrast, a data compression method based on a codebook can be used in an associative memory (A. Nakada et a
l., “A Fully Parallel Vector-Quantization Processo
r for Real-Time Motion Picture Compression ”, IEEE
Journ. Solid-State Circuits, vol. 34, pp. 822-83
0, 1999).
【００１１】この方法では、先ず一連のデータが所定の
ビット数のブロックに分割され、次に、連想メモリの機
能を用いて、コードブックの中で最も類似したベストマ
ッチブロックが決定され、最終的にはただ１つのブロッ
クの識別名が受信側に伝達される。このようにして伝達
されたデータは、コードブックから再構成される。従っ
て、受信側は極めて簡単な構造で実現することができ
る。In this method, a series of data is first divided into blocks of a predetermined number of bits, and then the most similar best match block in the code book is determined by using the function of the associative memory. , The identifier of only one block is transmitted to the receiving side. The data transmitted in this way is reconstructed from the codebook. Therefore, the receiving side can be realized with a very simple structure.
【００１２】この技術は、特にビデオ映像信号の伝達に
適合しており、ベクトル量子化と呼ばれている。本発明
の連想メモリは、コンパクトな複数のチップ又は１チッ
プのみで移動通信端末でのビデオ映像の帯域圧縮や人工
知能システム、データバンクシステム等の分野で先行使
用されるものである。This technique is particularly adapted to the transmission of video video signals and is called vector quantization. The associative memory of the present invention is used in advance in fields such as band compression of a video image in a mobile communication terminal, an artificial intelligence system, a data bank system and the like with a plurality of compact chips or only one chip.
【００１３】[0013]
【発明が解決しようとする課題】上記したように、従来
のウィンナの検索方法には、入力データのユニット数Ｗ
や、参照データの数Ｒが大きくなれば検索回路の回路規
模がいちじるしく増加し、このためチップの所要面積が
いちじるしく増加し、検索に要する時間がＲ2に比例し
て長くなるという問題があった。As described above, the conventional method for retrieving a winner has the following problem.
And, the circuit scale of the search circuits the greater the number R of reference data increases significantly, the required area of the order chip is increased significantly, the time required for search is a problem that a longer in proportion to R 2 .
【００１４】本発明は上記の問題点を解決すべくなされ
たものでＲ2に比例する回路数の増加を回避し、この増
加をＲに比例するように抑制してチップ面積の小さい検
索回路を備えた高速・並列検索が可能な連想メモリを提
供し、携帯機器を含む移動通信やビデオ映像の帯域圧
縮、人工知能等の分野に適用することを目的とする。The present invention has been made in order to solve the above-mentioned problem. The present invention has a search circuit having a small chip area by avoiding an increase in the number of circuits proportional to R2 and suppressing this increase in proportion to R. An object of the present invention is to provide an associative memory capable of high-speed and parallel search, and to be applied to fields such as mobile communication including portable devices, band compression of video images, and artificial intelligence.
【００１５】[0015]
【課題を解決するための手段】本発明の最小距離の検索
機能に優れた高速・並列の連想メモリは、入力データの
ユニット数Ｗや、参照データの数Ｒが大きくなっても回
路のいちじるしい増加が抑制され、チップ面積が小さく
高速検索が可能なＣＭＯＳ回路により形成された連想メ
モリを提供することを特徴とする。According to the present invention, a high-speed and parallel associative memory having an excellent minimum distance search function is capable of significantly increasing the number of circuits even when the number W of input data units and the number R of reference data are increased. And an associative memory formed by a CMOS circuit having a small chip area and capable of high-speed search.
【００１６】具体的には本発明の連想メモリは、Ｒ行、
Ｗ列に配列された各ｋビット（Ｒ、Ｗ、ｋは自然数）の
ユニット蓄積器と、前記ユニット蓄積器にストアされた
各ｋビットのユニットがＷ個配列されてなるＷ×ｋビッ
トの入力データ及び参照データをワード長ｋビットのユ
ニットごとに比較するＲ行、Ｗ列に配列されたユニット
比較器と、前記ユニット比較器からの各行の出力データ
に対してビットごとに重み付けするワード重み付け比較
器と、Ｒ行のロウデコーダと、Ｗ×ｋ列のカラムデコー
ダとを含むメモリアレイからなることを特徴とする。Specifically, the associative memory of the present invention has R rows,
A unit accumulator of k bits (R, W, and k are natural numbers) arranged in W columns, and a W × k bit input in which W units of k bits each stored in the unit accumulator are arranged. R rows, and the unit comparator arranged to W column, the word weighted comparator to weight each bit on the output data of each line from the unit comparator for comparing the data and reference data for each word length k of the bit unit And a memory array including a row decoder, an R row row decoder, and a W × k column decoder.
【００１７】好ましくはメモリアレイにおけるユニット
は、バイナリコードデータから構成され、ユニットのビ
ット数ｋは、入力データにマッチする参照データの検索
にハミング距離を用いる場合にはｋ＝１であり、マンハ
ッタン距離を用いる場合にはｋ＞１であることを特徴と
する。Preferably, the unit in the memory array is composed of binary code data, and the bit number k of the unit is k = 1 when the Hamming distance is used for searching for reference data matching the input data, and the Manhattan distance Is characterized in that k> 1.
【００１８】また、好ましくは入力データによる参照デ
ータの検索がハミング距離を用いて行われる場合におい
て、ユニット蓄積器はＳＲＡＭ型メモリセルからなり、
ユニット比較器は、ＳＲＡＭ型メモリセルを構成するラ
ッチ回路の相補型出力部にそれぞれ接続された２入力Ｅ
ＸＯＲ回路又は２入力ＥＸＮＯＲ回路からなり、ワード
重み付け比較器は、２入力ＥＸＯＲ回路又は２入力ＥＸ
ＮＯＲ回路の出力部に接続された各１個のトランジスタ
又は互いに直列接続された各２個のトランジスタからな
ることを特徴とする。Preferably, in the case where the search for the reference data based on the input data is performed using the Hamming distance, the unit accumulator comprises an SRAM type memory cell,
The unit comparator has two inputs E connected to complementary output units of a latch circuit constituting an SRAM type memory cell.
An XOR circuit or a two-input EXNOR circuit, and the word-weighted comparator is a two-input EXOR circuit or a two-input EXOR circuit.
It is characterized by comprising one transistor connected to the output of the NOR circuit or two transistors connected in series to each other.
【００１９】また、好ましくは入力データによる参照デ
ータの検索がマンハッタン距離を用いて行われる場合に
おいて、ユニット蓄積器は、ｋ（＞１）ビットの相補型
入力部及び相補型出力部を備え、ユニット比較器は、相
補型出力部の出力信号を相補型入力部の入力信号から減
算して減算結果の絶対値を計算する機能を備え、ワード
重み付け比較器は、ユニット比較器の出力部に接続され
た各１個のトランジスタ又は互いに直列接続された各２
個のトランジスタからなることを特徴とする。Preferably, when the reference data is searched using the Manhattan distance based on the input data, the unit accumulator includes a k (> 1) -bit complementary input section and a complementary output section, and The comparator has a function of subtracting the output signal of the complementary output unit from the input signal of the complementary input unit and calculating the absolute value of the subtraction result.The word weighting comparator is connected to the output unit of the unit comparator. One transistor or two connected in series with each other
It is characterized by comprising transistors.
【００２０】また、好ましくはワード重み付け比較器に
おける出力データの重み付けは、ワード重み付け比較器
を構成する各１個のトランジスタ又は互いに直列接続さ
れた各２個のトランジスタのいずれか１つのゲート幅と
ゲート長の比の値を重み付けに応じて選択することによ
りなされることを特徴とする。Preferably, the weighting of the output data in the word weighting comparator is performed by the gate width and the gate of any one of the transistors constituting the word weighting comparator or the two transistors connected in series with each other. It is characterized in that it is made by selecting the value of the length ratio according to the weighting.
【００２１】また、好ましくは本発明の半導体連想メモ
リは、メモリアレイの各行に接続されたウィンナ・ライ
ンアップ増幅器を備え、ウィンナ・ラインアップ増幅器
は、ウィンナ／ルーザ距離増幅ユニットと、ウィンナ／
ルーザ距離増幅ユニットに含まれるフィードバック信号
生成部と、フィードバック信号生成部から出力されたフ
ィードバック信号を用いてＷ行の各ワード重み付け比較
器の比較信号をウィンナ／ルーザ距離増幅ユニットの増
幅度が最大になるように制御する比較信号制御ユニット
と、フィードバック信号をコード化することにより、ウ
ィンナの一致の質を出力するフィードバック信号コード
化部とをさらに具備することを特徴とする。Preferably, the semiconductor associative memory of the present invention further comprises a winner line-up amplifier connected to each row of the memory array, wherein the winner line-up amplifier comprises a winner / looser distance amplifying unit, and a winner / liner amplifier.
Using the feedback signal generation unit included in the looser distance amplification unit and the feedback signal output from the feedback signal generation unit, the comparison signal of each word weighting comparator in the W row is used to maximize the amplification of the winner / looser distance amplification unit. And a feedback signal encoding unit that encodes the feedback signal to output the quality of the match of the winner.
【００２２】また、好ましくはウィンナ／ルーザ距離増
幅ユニットは、フィードバック信号生成部と同様に、メ
モリアレイの各行に設けられたプッシュプル増幅回路及
び非反転／反転イネーブル信号を受ける２個のトランジ
スタ及び補償容量からなり、フィードバック信号生成部
は、プッシュプル増幅回路の出力をゲートに受けるメモ
リアレイの各行に設けられたソースフォロワ型プルダウ
ントランジスタ、及び各プルダウントランジスタと直列
に接続されたメモリアレイの全ての行に共通のプルアッ
プトランジスタからなり、さらに好ましくは比較信号制
御ユニットは、メモリアレイの各行に設けられた、ワー
ド重み付け比較器からの出力信号電流を制御するパスト
ランジスタ及び出力信号電流を中間電位に変換するソー
スフォロワ型プルアップトランジスタからなり、ソース
フォロワ型プルアップトランジスタのゲートにはフィー
ドバック信号が入力され、パストランジスタのゲートに
はイネーブル信号が入力されることを特徴とする。Preferably, the Wiener / Louser distance amplifying unit comprises a push-pull amplifier provided in each row of the memory array, two transistors for receiving a non-inverted / inverted enable signal, and a compensation circuit, similarly to the feedback signal generator. The feedback signal generation unit comprises a source follower type pull-down transistor provided in each row of the memory array receiving the output of the push-pull amplifier circuit at the gate, and all rows of the memory array connected in series with each pull-down transistor. The comparison signal control unit preferably further comprises a pass transistor provided in each row of the memory array for controlling the output signal current from the word weighted comparator and the output signal current to an intermediate potential. Source follower type pull Consists-up transistor, to the gate of a source follower type pull-up transistor is fed back signal is input to the gate of the pass transistor, characterized in that the enable signal is input.
【００２３】また、好ましくはウィンナ／ルーザ距離増
幅ユニットは高速動作するＭｉｎ／Ｍａｘ型回路を含む
フィードバック信号生成部と同様にメモリアレイの各行
に設けられたカレントミラー型増幅回路と補償容量から
なり、さらに好ましくは比較信号制御ユニットは、ワー
ド重み付け比較器からの出力信号電流を中間電位に変換
するソースフォロワ型プルアップトランジスタと、フィ
ードバック信号の電圧レベルをシフトしてシフトされた
フィードバック信号をワード重み付け比較器の各１個の
トランジスタのソースにそれぞれ入力するレベルシフタ
からなることを特徴とする。Preferably, the Wiener / Looser distance amplifying unit comprises a current mirror type amplifying circuit provided in each row of the memory array and a compensation capacitor, similarly to a feedback signal generating section including a Min / Max type circuit operating at a high speed. More preferably, the comparison signal control unit includes a source follower type pull-up transistor for converting an output signal current from the word weighting comparator to an intermediate potential, and a word weighting comparison of the shifted feedback signal by shifting the voltage level of the feedback signal. And a level shifter for inputting to the source of each transistor of the device.
【００２４】また、好ましくは本発明の半導体連想メモ
リは、メモリアレイの各行ごとに接続されたウィンナ・
テイクオール回路をさらに備え、ウィンナ・テイクオー
ル回路は、所要の際にのみ構成されるレベルシフタと、
ウィンナ／ルーザ距離増幅ユニットのウィンナ／ルーザ
距離出力信号をさらに増幅するためのｎ段（ｎは１以上
の整数）のウィンナ・テイクオール増幅回路と、ウィン
ナ・テイクオール増幅回路のｎ段目の出力部に接続され
た最終決定回路とを具備することを特徴とする。Preferably, the semiconductor associative memory of the present invention further comprises a winner associator connected to each row of the memory array.
A take-all circuit is further provided, and the weiner take-all circuit has a level shifter configured only when necessary,
An n-stage (n is an integer of 1 or more) winner-take-all amplifying circuit for further amplifying the winner / looser-distance output signal of the winner / ruther distance amplifying unit; And a final decision circuit connected to the section.
【００２５】また、好ましくは本発明の半導体連想メモ
リは、メモリアレイの各行に接続されたウィンナ・テイ
クオール回路をさらに備え、ウィンナ・テイクオール回
路は、レベルシフタと１段のウィンナ・テイクオール増
幅回路からなり、レベルシフタは、１段のウィンナ・テ
イクオール増幅回路の増幅度が最大になるようにウィン
ナ・ルーザ距離増幅ユニットの出力信号電圧のレベルを
シフトし、１段のウィンナ・テイクオール増幅回路は、
レベルシフタの出力信号電圧を増幅回路の電流変化に変
換するトランジスタと、増幅回路の電流変化をさらに１
段のウィンナ・テイクオール増幅回路の出力信号電圧に
変換するトランジスタとを含み、１段のウィンナ・テイ
クオール増幅回路は、その出力部に設けられた、１段の
ウィンナ・テイクオール増幅回路の出力信号電圧に適合
するようにスイッチングしきい値電圧が設定されたイン
バータからなる最終決定回路を具備することを特徴とす
る。Preferably, the semiconductor associative memory of the present invention further comprises a winner take-all circuit connected to each row of the memory array, wherein the winner take-all circuit comprises a level shifter and a one-stage winner take-all amplifier circuit. The level shifter shifts the level of the output signal voltage of the Wiener-Luzer distance amplifying unit so that the amplification of the one-stage Wiener / Take-all amplifying circuit is maximized. ,
A transistor for converting the output signal voltage of the level shifter into a current change of the amplifier circuit;
And a transistor for converting the output signal voltage of the one-stage winner-take-all amplifier circuit into a single-stage winner-take-all amplifier circuit. A final decision circuit comprising an inverter whose switching threshold voltage is set to match the signal voltage is provided.
【００２６】また、好ましくは本発明の半導体連想メモ
リは、前記メモリアレイの各行に接続されたウィンナ・
テイクオール回路をさらに備え、ウィンナ・テイクオー
ル回路は、レベルシフタ、及びｎ段（ｎは２以上の整
数）のウィンナ・テイクオール増幅回路を含み、レベル
シフタは、１段目のウィンナ・テイクオール増幅回路の
増幅度が最大になるように前記ウィンナ・ルーザ距離増
幅ユニットの出力信号電圧のレベルをシフトし、１段目
のウィンナ・テイクオール増幅回路は、レベルシフタの
出力信号電圧を増幅回路の電流変化に変換するトランジ
スタ、及び増幅回路の電流変化をさらに１段目のウィン
ナ・テイクオール増幅回路の出力信号電圧に変換するト
ランジスタからなり、ｉ段目（ｉは１以上、ｎ以下の整
数）のウィンナ・テイクオール増幅回路は、ｉ段目のウ
ィンナ・テイクオール増幅回路の出力信号電圧をｉ段目
のウィンナ・テイクオール増幅回路の増幅回路の電流変
化に変換するトランジスタ、及びｉ段目のウィンナ・テ
イクオール増幅回路の増幅回路の電流変化をさらにｉ段
目のウィンナ・テイクオール増幅回路の出力信号電圧に
変換するトランジスタを含み、ｎ段目のウィンナ・テイ
クオール増幅回路は、その出力部に設けられたｎ段目の
ウィンナ・テイクオール増幅回路の出力信号電圧に適合
するようにスイッチングのしきい値電圧が設定されたイ
ンバータからなる最終決定回路を具備することを特徴と
する。Preferably, the semiconductor associative memory of the present invention further comprises a winner associator connected to each row of the memory array.
A take-all circuit, the winner-take-all circuit includes a level shifter and an n-stage (n is an integer of 2 or more) winner-take-all amplifier circuit, and the level shifter is a first-stage winner-take-all amplifier circuit The level of the output signal voltage of the Wiener-Luzer distance amplifying unit is shifted so that the amplification degree becomes maximum, and the first-stage Wiener take-all amplifying circuit converts the output signal voltage of the level shifter into a current change of the amplifying circuit. And a transistor for converting a current change of the amplifier circuit into an output signal voltage of the first stage take-all amplifying circuit. The i-th stage (i is an integer of 1 or more and n or less) The take-all amplifying circuit converts the output signal voltage of the i-th stage take-all amplifying circuit into the i-th stage take-amplifier. And a transistor for converting the current change of the amplifier circuit of the amplifier circuit of the first stage and the change of current of the amplifier circuit of the i-th stage winner-take-all amplifier circuit to the output signal voltage of the i-th stage winner-take-all amplifier circuit. The n-th stage win-take all amplifying circuit has a switching threshold voltage that matches the output signal voltage of the n-th stage win take-all amplifying circuit provided at its output portion. A final decision circuit comprising a set inverter is provided.
【００２７】また、好ましくはフィードバック信号は、
ワード重み付け比較器を構成する各１個のトランジスタ
のソース、又はワード重み付け比較器を構成する互いに
直列接続された各２個のトランジスタのいずれか１つの
ゲートに入力されることを特徴とする。Preferably, the feedback signal is
The signal is input to the source of one transistor constituting the word weighted comparator or to one of the gates of two transistors connected in series constituting the word weighted comparator.
【００２８】また、好ましくはワード重み付け比較器を
構成する各１個のトランジスタ、又はワード重み付け比
較器を構成する互いに直列接続された各２個のトランジ
スタの導電型が反転される場合において、ウィンナ／ル
ーザ距離増幅ユニット及びフィードバック信号生成部を
それぞれ構成するトランジスタの導電型を反転し、ウィ
ンナ／ルーザ距離増幅ユニット及びフィードバック信号
生成部のイネーブル信号の極性を反転し、ウィンナ・テ
イクオール回路を構成するトランジスタの導電型を反転
し、かつ、ウィンナ／ルーザ距離増幅ユニット及びフィ
ードバック信号生成部及びウィンナ・テイクオール回路
の電源端子と接地端子がそれぞれ入れ替えられることを
特徴とする。Preferably, when the conductivity type of each transistor constituting the word-weighted comparator or two transistors connected in series constituting the word-weighted comparator is inverted, Transistors that form the looser distance amplifying unit and the feedback signal generator, respectively, and that invert the polarity of the enable signal of the winner / loose distance amplifying unit and the feedback signal generator, thereby forming a winner take-all circuit. And the power supply terminal and the ground terminal of the Wiener / Looser distance amplifying unit, the feedback signal generator, and the Wiener take-all circuit are interchanged.
【００２９】また、好ましくはウィンナ・ラインアップ
増幅器、及びウィンナ・テイクオール回路を構成するト
ランジスタ数は、メモリ領域の行数Ｒに比例することを
特徴とする。Preferably, the number of transistors constituting the winner line-up amplifier and the winner take-all circuit is proportional to the number R of rows in the memory area.
【００３０】[0030]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。 ＜第１の実施形態＞図１は、本発明の第１の実施形態に
係る連想メモリのブロック構成を示す図である。Embodiments of the present invention will be described below in detail with reference to the drawings. <First Embodiment> FIG. 1 is a diagram showing a block configuration of an associative memory according to a first embodiment of the present invention.
【００３１】図１に示す連想メモリにおいてメモリアレ
イ１は集積化されたユニット比較器ＵＣi,j（i＝１〜
Ｒ，j＝１〜Ｗ）を備えるＲ行、Ｗ列データのユニット
蓄積器ＵＳi,j（i＝１〜Ｒ，j＝１〜Ｗ）と、ワード重
み付け比較器ＷＷＣi（i＝１〜Ｒ）から構成される。各
ユニットは、それぞれｋビットで構成される。In the associative memory shown in FIG. 1, the memory array 1 includes integrated unit comparators UC i, j (i = 1 to 1).
A unit accumulator US i, j (i = 1 to R, j = 1 to W) for R row and W column data having R, j = 1 to W) and a word weighting comparator WWC i (i = 1 to W) R). Each unit is composed of k bits.
【００３２】メモリ領域１の左辺にはＲ行のロウデコー
ダが接続され、メモリ領域１の上辺には、各ｋビットの
ユニットＷ個からなる入力データの入力部が配置され
る。また、メモリ領域１の下辺にはＷ×ｋ列のカラムデ
コーダが接続され、各ユニット蓄積器ごとに読み出し／
書き込みが行われる。An R row row decoder is connected to the left side of the memory area 1, and an input section for input data composed of W units of k bits is arranged on the upper side of the memory area 1. Further, a column decoder of W × k columns is connected to the lower side of the memory area 1, and a read / write operation is performed for each unit storage unit.
Writing is performed.
【００３３】ハミング距離が使われる典型的な場合に
は、ｋ＝１となる。また、マンハッタン距離が使われる
典型的な場合には、ｋ＞１であり、ユニットはコード化
されたバイナリデータを表している。ウィンナの選択
は、Ｏ(Ｒ)の２個の機能ブロックにより実行される。In a typical case where the Hamming distance is used, k = 1. Also, in the typical case where the Manhattan distance is used, k> 1, and the unit represents coded binary data. The selection of the winner is performed by two functional blocks of O (R).
【００３４】その１は、ウィンナ・ラインアップ増幅器
（winner line-up amplifier; ＷＬＡ）２であり、ウィ
ンナとルーザ（以下入力データに類似しない参照データ
をルーザ(loser)と呼ぶ）の距離の差を最初の増幅段階
で最も大きく増幅するために比較信号Ｃi（ｉ＝１〜
Ｒ）のレベルを制御する。The first is a winner line-up amplifier (WLA) 2, which determines the difference between the distance between the winner and a loser (hereinafter, reference data not similar to the input data is referred to as a loser). In order to amplify the signal in the first amplification stage, the comparison signal C i (i = 1 to
R) is controlled.
【００３５】その２は、ウィンナ・テイクオール回路
（winner take-all circuit; ＷＴＡ）３であり、ＷＬ
Ａ ２の出力信号ＬＡi（ｉ＝１〜Ｒ）を入力して一致信
号Ｍi（ｉ＝１〜Ｒ）を出力する。一致信号Ｍiでは、ウ
ィンナ行の信号は“１”であり、その他全ての行の信号
は“０”である。なお、ＷＬＡ ２の入力部には、ＷＷ
Ｃiの比較信号Ｃi（ｉ＝１〜Ｒ）が入力され、ＷＬＡか
らはフィードバック信号ＦがＷＷＣiに返される。No. 2 is a winner take-all circuit (WTA) 3 and WL
Inputs an output signal LA i of A 2 (i = 1~R) outputs a coincidence signal M i (i = 1~R). In match signal M i, the signal of the winner row is "1", the signal of all other rows are "0". Note that WW is input to the input section of WLA2.
C i comparison signal C i of (i = 1 to R) are input, the feedback signal F from the WLA is returned to WWC i.
【００３６】以下の実施形態で説明するように、図１に
示す連想メモリの高速・並列の最小距離検索機能を実現
するため、次の２つの事項に留意して設計が進められ
た。As will be described in the following embodiments, in order to realize the fast and parallel minimum distance search function of the associative memory shown in FIG. 1, the design was proceeded with attention to the following two items.
【００３７】その１は、図１に示す機能ブロックにおい
て、入力データと参照データとを比較し、ＷＷＣiの比
較信号Ｃiとして大小の電流を高速に出力する。このた
め、アナログ原理を用いた高速なＷＷＣiを実現する。[0037] Part 1 in the functional blocks shown in FIG. 1, compared with the reference input data data, and outputs the magnitude of current at a high speed as the comparison signal C i of WWC i. Therefore, high-speed WWC i using the analog principle is realized.
【００３８】これを構成するトランジスタは、例えば入
力データと参照データとの間の不一致ビットに対応して
オンするようにし、良い一致と悪い一致の相違を電流の
大きさに素早く対応させる。The transistor constituting this transistor is turned on, for example, in response to a mismatch bit between input data and reference data, and the difference between good match and bad match is quickly made to correspond to the magnitude of current.
【００３９】その２は、ウィンナ・ラインアップ増幅器
ＷＬＡの優れた増幅原理を実現する。この回路を用いて
検索可能な全ての場合に対し、ウィンナ／ルーザ間の距
離の増幅度が全ての可能な場合に対して最大となるよう
に、フィードバック信号を用いてウィンナ行のＷＷＣi
の出力レベルを制御する。Second, the excellent amplification principle of the Wiener line-up amplifier WLA is realized. Using the feedback signal, the WWC i of the winner row is used so that the amplification of the distance between the winner and the loser is maximized for all possible cases for all the cases that can be searched using this circuit.
Control the output level of the
【００４０】＜第２の実施形態＞次に、図２（ａ）、図
２（ｂ）を用いて、第２の実施形態について説明する。
第２の実施形態では、ハミング距離を求めるためのメモ
リ領域の具体的な回路構成について説明する。<Second Embodiment> Next, a second embodiment will be described with reference to FIGS. 2 (a) and 2 (b).
In the second embodiment, a specific circuit configuration of a memory area for obtaining a Hamming distance will be described.
【００４１】ハミング距離を求めるために、ｎチャネル
ＭＯＳ電界効果トランジスタ（以下ｎＭＯＳと呼ぶ）及
びｐチャネルＭＯＳ電界効果トランジスタ（以下ｐＭＯ
Ｓと呼ぶ）を用いて、ＳＲＡＭセルからなる１ビットの
ユニット蓄積器ＵＳ（以下ＵＳi,jの総称をＵＳとす
る）に、１ビットのユニット比較器ＵＣ及びワード重み
付け比較器ＷＷＣ（以下ＵＣi,j、ＷＷＣiの総称をＵ
Ｃ、ＷＷＣとする）を集積化した回路が、それぞれ図２
（ａ）、図２（ｂ）に示されている。In order to determine the Hamming distance, an n-channel MOS field effect transistor (hereinafter referred to as nMOS) and a p-channel MOS field effect transistor (hereinafter referred to as pMO
S), a 1-bit unit comparator US consisting of SRAM cells (hereinafter referred to as US i, j , collectively referred to as US) stores a 1-bit unit comparator UC and a word weighting comparator WWC (hereinafter UC). i, j , WWC i
C and WWC) are integrated circuits as shown in FIG.
(A) and FIG. 2 (b).
【００４２】図２（ａ）、図２（ｂ）において、ＵＳは
ｎＭＯＳ Ｑ1、Ｑ2及びインバータＩ1、Ｉ2からなるラ
ッチ回路から構成される、入力データＳＷ（以下ＳＷj
の総称をＳＷとする）及び反転入力データ／ＳＷは、そ
れぞれＵＳのカラム線及び相補カラム線に入力される。
参照データはＵＳにストアされている。ＵＳのｎＭＯＳ
Ｑ1、Ｑ2は、カラム線が新たな参照データのＵＳへの
書き込み、又は参照データのＵＳからの読み出しに用い
られるような、異なる動作モードの時にのみワード線Ｗ
Ｌ（以下ＷＬiの総称をＷＬとする）で選択される。In FIG. 2A and FIG. 2B, US denotes input data SW (hereinafter SWj) constituted by a latch circuit composed of nMOSs Q1, Q2 and inverters I1, I2.
And SW are input to the US column line and the complementary column line, respectively.
Reference data is stored in the US. US nMOS
Q1 and Q2 are used only when the word line W is in a different operation mode such that the column line is used for writing new reference data to the US or reading reference data from the US.
L (hereinafter, WLi is generically referred to as WL).
【００４３】図２（ａ）において、ＵＣとＷＷＣの機能
は、３個のｎＭＯＳ Ｑ3、Ｑ4、Ｑ5のみで実現すること
ができる。そのうち、ＵＣを構成する２個のｎＭＯＳ
Ｑ3、Ｑ4は、入力データＳＷ及び／ＳＷとＵＳにストア
された参照データとを比較し、一致又は不一致のビット
を決定するためのＥＸＯＲ機能を実現するのに用いら
れ、ＷＷＣのｎＭＯＳ Ｑ5は、ＥＸＯＲの出力を比較信
号Ｃ（以下Ｃiの総称をＣとする）に寄与させるために
用いられる。In FIG. 2A, the functions of UC and WWC can be realized only by three nMOSs Q3, Q4 and Q5. Among them, two nMOSs constituting UC
Q3 and Q4 are used to implement an EXOR function for comparing the input data SW and / SW with reference data stored in the US and determining a match or mismatch bit, and the WWC nMOS Q5 is The EXOR output is used to contribute to a comparison signal C (hereinafter, C i is generically referred to as C).
【００４４】入力データと参照データが一致すれば、
“０”（ＶＳＳ）に相当する値が入力データＳＷ及び反
転入力データ／ＳＷからｎＭＯＳ Ｑ3、Ｑ4を用いて選
択され、Ｑ5のゲートに接続されてＷＷＣのｎＭＯＳ Ｑ
5はオフ状態になる。入力データと参照データが不一致
であれば、“１”（ＶＤＤ）に相当する値が入力データ
ＳＷ及び反転入力データ／ＳＷからｎＭＯＳ Ｑ3、Ｑ4
を用いて選択され、Ｑ5のゲートに接続されてＷＷＣの
ｎＭＯＳ Ｑ5はオン状態になる。If the input data and the reference data match,
A value corresponding to "0" (VSS) is selected from the input data SW and the inverted input data / SW using the nMOS Q3 and Q4, and connected to the gate of Q5 to connect the nMOS Q of the WWC.
5 goes off. If the input data and the reference data do not match, the value corresponding to "1" (VDD) is changed from the input data SW and the inverted input data / SW to the nMOS Q3, Q4.
And is connected to the gate of Q5 to turn on the nMOS Q5 of WWC.
【００４５】従って、ウィンナ行（不一致ビットの合計
が最も小さい行）では、比較信号Ｃの信号電流が最小と
なるので、ハミング距離は、各ＵＣにそれぞれ接続され
るＷＷＣのｎＭＯＳ Ｑ5のゲート幅及びゲート長を全て
等しくする（重み付けを等しくする）ことで求められ
る。このとき、ＷＷＣの出力ビットごとにｎＭＯＳ Ｑ5
のゲート幅とゲート長の比を変化すれば、任意の重み付
けでウィンナの検索が可能になり、任意の尺度の距離に
対応できることはいうまでもない。Therefore, the signal current of the comparison signal C is minimized in the winner row (row in which the sum of mismatched bits is the smallest), so that the Hamming distance is determined by the gate width of the nMOS Q5 of the WWC connected to each UC. It is obtained by making all gate lengths equal (equalizing weights). At this time, for each output bit of WWC, nMOS Q5
If the ratio of the gate width to the gate length is changed, it is needless to say that the search for the winner can be made with an arbitrary weight and the distance of an arbitrary scale can be handled.
【００４６】図２（ｂ）には、ＵＣ及びＷＷＣをｐＭＯ
Ｓ Ｑ6、Ｑ7、Ｑ8を用いて構成する例が示されている。
この場合にも、入力データと参照データが不一致であれ
ばＷＷＣのｐＭＯＳ Ｑ8はオン状態になり、入力データ
と参照データが一致すればｐＭＯＳ Ｑ8はオフ状態にな
る。FIG. 2B shows that UC and WWC are pMO
An example is shown using SQ6, Q7 and Q8.
Also in this case, if the input data and the reference data do not match, the pMOS Q8 of the WWC is turned on, and if the input data and the reference data match, the pMOS Q8 is turned off.
【００４７】＜第３の実施形態＞次に、図３を用いて第
３の実施形態について説明する 。<Third Embodiment> Next, a third embodiment will be described with reference to FIG.
【００４８】第３の実施形態では、マンハッタン距離を
求めるためのメモリ領域の回路構成について説明する
。In the third embodiment, a circuit configuration of a memory area for obtaining a Manhattan distance will be described.
【００４９】図３には、コード化されたバイナリデータ
（ｋ＞１）を各ユニット蓄積器ＵＳに付与することでマ
ンハッタン距離を求めるために、ユニット蓄積器ＵＳ、
ユニット比較器ＵＣ、及びワード重み付け比較器ＷＷＣ
を集積化した回路が示されている。図３に示すように、
マンハッタン距離を求めるためのＵＳ及びＵＣは、それ
ぞれｋビットの２個のユニットをストアする回路と、ス
トアされた参照ユニットから入力ユニットを減算し計算
結果の絶対値を出力する回路を用いてそれぞれ構成され
る。FIG. 3 shows a case where the unit storage US, and the unit storage US are used to obtain the Manhattan distance by giving coded binary data (k> 1) to each unit storage US.
Unit comparator UC and word weighted comparator WWC
Is shown. As shown in FIG.
The US and UC for calculating the Manhattan distance are each configured using a circuit that stores two units of k bits each and a circuit that subtracts the input unit from the stored reference unit and outputs the absolute value of the calculation result. Is done.
【００５０】ｋビットユニットのＷＷＣ部は、例えばそ
れぞれｋ個のｐＭＯＳ（例えば、Ｑ1,1〜Ｑ1,k）で構成
される。なお、これらのｐＭＯＳのゲート長とゲート幅
の割合は、図３に示すように、データを構成するビット
の重み（例えば２進数の桁）に対応して選択される。The WWC section of the k-bit unit is composed of, for example, k pMOSs (for example, Q1,1 to Q1, k). Note that the ratio between the gate length and the gate width of these pMOSs is selected in accordance with the weight (for example, a digit of a binary number) of bits constituting data, as shown in FIG.
【００５１】例えば、ｋビットの第１グループバイナリ
コードデータについて、ＵＳにストアされたｋビットの
参照データからｋビットの入力データＳＷ、／ＳＷを減
算した後、最上位ビットに“１”が出力されると、これ
に対応するｐＭＯＳ Ｑ1,kがオン状態となり、そのゲー
ト長／ゲート幅の比が２k-1Ｗ0／Ｌ0（Ｗ0は最下位ビッ
トのゲート幅、Ｌ0は最下位ビットのゲート長）に設定
されるので、電源電圧ＶＤＤから大きな信号電流が流れ
る。このようにして、最上位ビットから最下位ビットま
で、ビットの順位に応じて重み付けされた比較信号Ｃに
寄与する電流を得ることができる。For example, after subtracting k-bit input data SW and / SW from k-bit reference data stored in the US for the k-bit first group binary code data, “1” is output as the most significant bit. Then, the corresponding pMOS Q1, k is turned on, and the gate length / gate width ratio is 2 k-1 W 0 / L 0 (W 0 is the gate width of the least significant bit, and L 0 is the most (The gate length of the lower bit), a large signal current flows from the power supply voltage VDD. In this way, it is possible to obtain a current that contributes to the comparison signal C weighted according to the bit order from the most significant bit to the least significant bit.
【００５２】＜第４の実施形態＞次に、図４を用いて、
第４の実施形態について説明する 。<Fourth Embodiment> Next, referring to FIG.
A fourth embodiment will be described.
【００５３】第４の実施形態では、本発明の主要部分を
なす連想メモリのウィンナ・ラインアップ増幅器ＷＬＡ
２のブロック構成について説明する。In the fourth embodiment, the associative memory winner line-up amplifier WLA which is a main part of the present invention is provided.
The second block configuration will be described.
【００５４】図４に示すＷＬＡ ２は、ワード重み付け
比較器ＷＷＣiで生成された比較信号Ｃi（ｉ＝１〜Ｒ）
の電流の大きさを電圧信号に変換する機能を備える比較
信号制御ユニット（ＳＲ）２１と、フィードバック信号
Ｆの生成部、及びウィンナ／ルーザ・距離増幅ユニット
２２と、入力データと参照データの一致の質（ウィンナ
の距離）を任意にコード化する機能を備える比較器から
なるフィードバック信号コード化部２３から構成され
る。WLA 2 shown in FIG. 4 is a comparison signal C i (i = 1 to R) generated by word weighting comparator WWC i.
A comparison signal control unit (SR) 21 having a function of converting the magnitude of the current into a voltage signal, a generation unit of the feedback signal F, and a winner / looser / distance amplification unit 22, It comprises a feedback signal coding unit 23 comprising a comparator having a function of arbitrarily coding the quality (the distance of the winner).
【００５５】ここで発生したフィードバック信号Ｆは、
ＳＲ ２１、フィードバック信号コード化部２３、及び
適当であればワード重み付け比較器ＷＷＣiにフィード
バックされ、連想メモリの検索能力を高める効果があ
る。なお、ＥｎはＷＬＡ ２のイネーブル信号、ＬＡ
i（ｉ＝１〜Ｒ）はウィンナ／ルーザ・距離増幅ユニッ
トの増幅された出力信号である。The feedback signal F generated here is
SR 21, a feedback signal coding section 23, and if appropriate is fed back to the word weighted comparator WWC i, an effect of increasing the search capability of the associative memory. Note that En is an enable signal of WLA 2 and LA
i (i = 1 to R) is the amplified output signal of the Wiener / Looser distance amplification unit.
【００５６】＜第５の実施形態＞次に、図５を用いて第
５の実施の形態について説明する。第５の実施の形態で
は、ウィンナ・ラインアップ増幅器ＷＬＡ ２の簡単な
回路構成例について述べる。図５に示す回路規模Ｏ
（Ｒ）のＷＬＡ ２は、それぞれ１行当り７個程度のト
ランジスタで構成される。この場合ＷＷＣへのフィード
バックはメモリ領域の面積を最小にするため使用してい
ない。<Fifth Embodiment> Next, a fifth embodiment will be described with reference to FIG. In the fifth embodiment, a simple circuit configuration example of the winner line-up amplifier WLA2 will be described. Circuit scale O shown in FIG.
(R) WLA 2 is composed of about 7 transistors per row. In this case, feedback to WWC is not used to minimize the area of the memory area.
【００５７】図５に示すＷＬＡ ２の回路構成では、２
個のｎＭＯＳ Ｑ21、Ｑ22を用いて各Ｃi（ｉ＝１〜Ｒ）
の比較信号制御ユニット２１を構成している。ｎＭＯＳ
Ｑ21は、ＷＬＡ ２をイネーブル信号Ｅｎで活性化／不
活性化させたり、ＷＷＣの電流を制御するパストランジ
スタであり、ｎＭＯＳ Ｑ22は、ＷＷＣの電流の大きさ
を中間電位ＶＩ（図５の例では同じ行のＶＩ1）に変換
するソースフォロワー構成のプルアップトランジスタで
ある。なお、ｎＭＯＳ Ｑ22のゲートには、フィードバ
ック信号生成部２２ｂをなすｎＭＯＳ Ｑ25のソースフ
ォロワー出力（フィードバック信号Ｆ）が入力される。In the circuit configuration of WLA 2 shown in FIG.
Each Ci (i = 1 to R) using the nMOSs Q21 and Q22
Of the comparison signal control unit 21 of FIG. nMOS
Q21 is a pass transistor that activates / deactivates WLA2 with the enable signal En and controls the current of WWC. The nMOS Q22 changes the magnitude of the current of WWC to the intermediate potential VI (in the example of FIG. 5). This is a pull-up transistor having a source follower configuration for converting to VI 1 ) in the same row. The gate of the nMOS Q22 receives the source follower output (feedback signal F) of the nMOS Q25 constituting the feedback signal generation unit 22b.
【００５８】ウィンナ／ルーザ・距離増幅ユニット２２
ａは、イネーブル信号Ｅnを受けるｎＭＯＳ Ｑ23、ｎＭ
ＯＳ Ｑ24と、インバータＩ3からなるプッシュプル増幅
器（ＰＰＡ）と、各行の補償容量Ｃを備える。ＷＬＡ
２が不活性の場合、低レベルのＥｎがｎＭＯＳ Ｑ23を
オフとし、インバータＩ4を介して高レベルとなった高
レベルのＥｎがｎＭＯＳ Ｑ24をオン状態にする。その
結果、ＰＰＡの入力が０Ｖ（接地電位）になる。Winner / Looser / Distance Amplifier Unit 22
a is an nMOS Q23 receiving the enable signal En, nM
An OS Q24, a push-pull amplifier (PPA) including an inverter I3, and a compensation capacitor C for each row are provided. WLA
When 2 is inactive, the low level En turns off the nMOS Q23, and the high level En that has gone high through the inverter I4 turns on the nMOS Q24. As a result, the input of the PPA becomes 0 V (ground potential).
【００５９】もし、イネーブル信号Ｅｎを高レベルであ
ればＷＬＡ ２が活性化し、インバータＩ3によるプッシ
ュプル増幅が行われる。補助キャパシタＣはＷＬＡの十
分な動作マージンを確保する役割を果たしている。If the enable signal En is at a high level, WLA 2 is activated and push-pull amplification is performed by the inverter I 3. The auxiliary capacitor C plays a role of securing a sufficient operation margin of the WLA.
【００６０】フィードバック信号Ｆは、ＷＬＡ ２の各
行の出力をそれぞれゲートに受けるソースフォロワー構
成のプルダウンｐＭＯＳ Ｑ25と、これらに直列に接続
されたＷＬＡ ２の全ての行に共通なプルアップｐＭＯ
Ｓ Ｑ26により生成される。実際の回路動作では、ウィ
ンナの行に流れる電流の大きさが最小になるので、ウィ
ンナの行の中間電位ＶＩwinは最も高くなり、インバー
タＩ3を介して出力されるＰＰＡの出力電位ＬＡwinは最
も低くなる。The feedback signal F includes a pull-down pMOS Q25 having a source follower structure whose gate receives the output of each row of WLA2, and a pull-up pMO common to all rows of WLA2 connected in series to these.
Generated by SQ26. In the actual circuit operation, the magnitude of the current flowing in the row of the winner is minimized, so that the intermediate potential VI win of the row of the winner is the highest, and the output potential LA win of the PPA output via the inverter I3 is the most. Lower.
【００６１】従って、フィードバック信号Ｆの電圧はウ
ィンナの行で次のように定められる。Ｖth,pをｐＭＯＳ
Ｑ25のしきい値電圧として、Therefore, the voltage of the feedback signal F is determined as follows in the row of the winner. V th, p is pMOS
As the threshold voltage of Q25,
【数２】 (Equation 2)
【００６２】その結果、ウィンナの行のＳＲユニットに
流れる電流の大きさが、ウィンナの行のＷＷＣを流れる
電流の大きさとバランスがとれた時、ＷＬＡはＰＰＡの
増幅が最大となる領域で動作する。このとき、ウィンナ
の行の中間電位はＶＩWINとなり、ウィンナが安定して
選択される状態になる。As a result, when the magnitude of the current flowing through the SR unit in the row of the winner is balanced with the magnitude of the current flowing through the WWC in the row of the winner, the WLA operates in a region where the amplification of the PPA is maximized. . At this time, the intermediate potential in the row of the winner becomes VI WIN , and the winner is stably selected.
【００６３】このようにＷＬＡ回路は、全ての可能な場
合において、ＰＰＡによる距離増幅が最大となる領域に
各信号を自動的に制御する機能を備えている。従って、
ＷＬＡ設計上の留意点は、トランジスタ・パラメータが
製造プロセス上の最悪条件になった場合でも、大きな制
御範囲でＷＬＡ回路が動作するように設計することであ
る。As described above, the WLA circuit has a function of automatically controlling each signal in a region where the distance amplification by the PPA is maximized in all possible cases. Therefore,
A consideration in WLA design is to design the WLA circuit to operate in a large control range even when the transistor parameters become the worst conditions in the manufacturing process.
【００６４】次に図６を用いて、ＷＬＡの動作につい
て、さらに具体的に説明する。図６（ａ）、図６
（ｂ）、図６（ｃ）は、ＰＰＡの電流／電圧増幅特性を
示すものであり、さらにウィンナ行及びルーザ行からの
ＰＰＡの入力（ＷＬＡの入力）とＰＰＡの出力（ＷＬＡ
の出力）の相互関係を示している。Next, the operation of the WLA will be described more specifically with reference to FIG. 6 (a), 6
6 (b) and FIG. 6 (c) show the current / voltage amplification characteristics of the PPA. Further, the PPA input (WLA input) and the PPA output (WLA) from the winner row and the looser row are shown.
Output).
【００６５】図６（ａ）は、比較信号制御ユニットＳＲ
による比較信号Ｃの制御不足の状態を示している。すな
わち、ウィンナ行に対応する比較信号Ｃの電流が過大で
あり、従ってＰＰＡの入力信号電圧が低下し、ウィンナ
行及びウィンナ行より比較信号Ｃの電流が大きい最近接
ルーザ行に対応するＰＰＡの入力信号電圧が低下し、さ
らに比較信号Ｃの電流が大きい他のルーザ行に対応する
ＰＰＡの入力信号電圧がさらに低くなり、ＰＰＡの出力
が増幅特性上（Ｉ3のインバータ特性上）の高レベル側
に外れた状態を示している。この場合には、ウィンナ行
と最近接ルーザとのＷＬＡによる識別が困難になる。FIG. 6A shows the comparison signal control unit SR
5 shows a state where the control of the comparison signal C is insufficient. That is, the current of the comparison signal C corresponding to the winner row is excessive, and therefore, the input signal voltage of the PPA decreases, and the input of the PPA corresponding to the winner row and the closest looser row in which the current of the comparison signal C is larger than that of the winner row. The signal voltage decreases, and the input signal voltage of the PPA corresponding to another looser row in which the current of the comparison signal C is large further decreases, and the output of the PPA becomes higher on the amplification characteristic (on the inverter characteristic of I3). It shows a state where it has come off. In this case, it becomes difficult to identify the winner row and the nearest looser by WLA.
【００６６】図６（ｂ）は、比較信号制御ユニットＳＲ
による比較信号Ｃの制御過剰の状態を示している。この
ような場合には、上記の議論からウィンナ行より信号電
流が大きい最近接ルーザ行に対応する出力電圧がＰＰＡ
の増幅特性曲線上、低レベル側に集まり、さらに信号電
流が大きい他のルーザ行に対応する出力電圧がこれに続
くので、図６（ａ）と同様、ウィンナ行と最近接ルーザ
とのＷＬＡによる識別が困難になる。FIG. 6B shows a comparison signal control unit SR
Shows a state where the control of the comparison signal C is excessive. In such a case, from the above discussion, the output voltage corresponding to the closest looser row having a larger signal current than the winner row is PPA.
On the amplification characteristic curve, the output voltage corresponding to another looser row which gathers on the low level side and further has a large signal current follows this, and as in FIG. Identification becomes difficult.
【００６７】これに対して図６（ｃ）の状態では、図５
に示すフィードバック回路が良好に動作して、ウィンナ
行の動作点と最近接ルーザ行の動作点が、共にＰＰＡの
増幅特性曲線上の最大増幅を与える領域に自動的に制御
される場合が示されている。このとき、ウィンナ／ルー
ザ間距離の最大増幅出力電圧が得られ、連想メモリにお
いて、入力データによる参照データの検索が最良の状態
で行われることになる。On the other hand, in the state of FIG.
In the case where the feedback circuit shown in FIG. 1 operates well and the operating point of the winner row and the operating point of the nearest looser row are both automatically controlled to be in the region providing the maximum amplification on the amplification characteristic curve of the PPA. ing. At this time, the maximum amplified output voltage of the distance between the winner and the loser is obtained, and the search of the reference data by the input data in the associative memory is performed in the best state.
【００６８】もし、図５に示す第５の実施の形態と同様
に、図２（ｂ）又は図３に示すようにｐＭＯＳがＷＷＣ
iに用いられる場合には、FIG.5に示すｎＭＯＳ Ｑ21乃
至Ｑ24をｐＭＯＳに、ｐＭＯＳ Ｑ25、Ｑ26をｎＭＯＳ
に置き換え、イネーブル信号Ｅｎの極性を反転し、電源
端子ＶＤＤと接地端子を入れ替えねばならない。If the pMOS is a WWC as shown in FIG. 2B or FIG. 3, similarly to the fifth embodiment shown in FIG.
When used for i , the nMOS Q21 to Q24 shown in FIG. 5 are used as pMOS, and the pMOS Q25 and Q26 are used as nMOS.
, The polarity of the enable signal En must be inverted, and the power supply terminal VDD and the ground terminal must be exchanged.
【００６９】＜第６の実施形態＞次に、図７、図８を用
いて第６の実施形態について説明する。第６の実施形態
では、ウィンナ・ラインアップ増幅器ＷＬＡからワード
重み付け比較器ＷＷＣへのフィードバック信号Ｆの入力
方法と、フィードバック信号ＦによるＷＷＣからの比較
信号Ｃの出力制御について説明する。<Sixth Embodiment> Next, a sixth embodiment will be described with reference to FIGS. In the sixth embodiment, a method of inputting the feedback signal F from the winner line-up amplifier WLA to the word weighting comparator WWC and output control of the comparison signal C from the WWC by the feedback signal F will be described.
【００７０】図７に示すＷＷＣiは、例えば１ビットの
ユニット比較を行うＵＣi,jの出力をゲートに受けるｐ
ＭＯＳ Ｑ41と、ＷＬＡからのフィードバック信号Ｆを
ゲートに受けるｐＭＯＳ Ｑ42との直列接続回路で構成
される。フィードバック信号Ｆが増加すればｐＭＯＳＱ
42がさらにオフ側に変化するので、プルアップトランジ
スタ（図５のＱ22）を介してＶＤＤに接続されたＷＷＣ
iの比較信号電流Ｃiが減少することでＣiを制御するこ
とができる。なお、図７に示すＷＷＣiは、比較信号電
流Ｃiの制御の利得は大きいが、メモリ領域内におい
て、１ビット当り１個のトランジスタを追加する必要が
ある。The WWC i shown in FIG. 7 is, for example, p which receives the output of UC i, j for performing 1-bit unit comparison at its gate.
It comprises a series connection circuit of a MOS Q41 and a pMOS Q42 which receives a feedback signal F from the WLA at its gate. If the feedback signal F increases, pMOSQ
42 further turns off, so that the WWC connected to VDD via the pull-up transistor (Q22 in FIG. 5)
the comparison signal current C i of the i may control the C i by reducing. Note that the WWC i shown in FIG. 7 has a large gain in controlling the comparison signal current C i , but it is necessary to add one transistor per bit in the memory area.
【００７１】図８に示すＷＷＣiは、例えば１ビットの
ユニット比較を行うＵＣi,jからの出力をゲートに受け
るｎＭＯＳ Ｑ43のみで構成される。ＷＬＡからのフィ
ードバック信号ＦはｎＭＯＳ Ｑ43のソースに入力され
る。このようにしてフィードバック信号Ｆが増加すれ
ば、ｎＭＯＳ Ｑ43のドレイン電流が減少することでＷ
ＷＣiの比較信号電流Ｃiを制御することができる。図８
のＷＷＣiはトランジスタ数は少ないが、メモリ領域内
において、１ビット当り１本の配線を追加する必要があ
る。The WWC i shown in FIG. 8 comprises, for example, only the nMOS Q43 receiving at its gate the output from UC i, j for 1-bit unit comparison. The feedback signal F from WLA is input to the source of nMOS Q43. When the feedback signal F increases in this way, the drain current of the nMOS Q43 decreases, and
It is possible to control the comparison signal current C i of WC i. FIG.
Although the number of transistors of the WWC i is small, it is necessary to add one wiring per bit in the memory area.
【００７２】ＷＷＣにおいてフィードバックを用いる利
点は、特に大きな距離の場合、ＷＷＣから出力されるウ
ィンナと最近接ルーザとの出力差の増幅が製造プロセス
のばらつきによらずに改善されることである。An advantage of using feedback in the WWC is that the amplification of the output difference between the winner and the closest looser output from the WWC is improved irrespective of manufacturing process variations, especially at large distances.
【００７３】＜第７の実施形態＞次に、図９を用いて、
第７の実施形態について説明する。第７の実施形態で
は、先に第５の実施形態で説明したウィンナ・ラインア
ップ増幅器ＷＬＡの改良回路と、メモリ領域において重
み付きワード比較を行うＷＷＣへのフィードバック信号
Ｆの転送を行う具体的方法について説明する。<Seventh Embodiment> Next, referring to FIG.
A seventh embodiment will be described. In the seventh embodiment, the improved circuit of the winner line-up amplifier WLA described in the fifth embodiment and a specific method for transferring the feedback signal F to the WWC for performing weighted word comparison in the memory area Will be described.
【００７４】図９に示すＷＬＡ ２ａは、図５のＷＬＡ
２を改良した増幅回路の一例である。ＷＬＡ ２ａで
は、ウィンナとルーザとの間の距離の増幅に、増幅度の
高いカレントミラー回路が用いられ、高速動作するＭｉ
ｎ／Ｍａｘ型回路（例えば、R.G. Carvajal et al.,“H
igh-Speed High-Precision Min/Max Circuit in CMOSTe
chnology”, Electronics Letters, vol. 36, pp. 697-
699, 2000参照）をフィードバック信号Ｆを生成する回
路や、ウィンナとルーザとの距離をさらに大幅に増幅す
る回路に使用している。The WLA 2a shown in FIG.
2 is an example of an amplifying circuit in which No. 2 is improved. In the WLA 2a, a current mirror circuit with a high degree of amplification is used for amplifying the distance between the winner and the looser, and the Mi that operates at a high speed is used.
n / Max type circuits (eg, RG Carvajal et al., “H
igh-Speed High-Precision Min / Max Circuit in CMOSTe
chnology ”, Electronics Letters, vol. 36, pp. 697-
699, 2000) is used in a circuit for generating the feedback signal F and a circuit for further amplifying the distance between the winner and the looser.
【００７５】これらの回路を用いたＷＷＣ／ＷＬＡ回路
は、ウィンナとルーザとの距離の検索可能な範囲を１，
０００ビット乃至１０，０００ビットに拡大することが
でき、かつ比較信号制御ユニットＳＲ ２１ａにおける
消費電力を０．１ｍＷ以下にすることが可能である。The WWC / WLA circuit using these circuits sets the retrievable range of the distance between the winner and the looser to 1,
The number of bits can be increased from 000 bits to 10,000 bits, and the power consumption in the comparison signal control unit SR 21a can be reduced to 0.1 mW or less.
【００７６】第７の実施形態のＷＬＡ ２ａは、図５の
プッシュプル増幅器ＰＰＡの代わりに、より増幅度の高
いｎＭＯＳ及びｐＭＯＳ Ｑ64乃至Ｑ69を用いた高速動
作のカレントミラー増幅器を使用している。さらにフィ
ードバック回路は、全ての行に共通なｐＭＯＳＱ77と共
に各行に設けられたｎＭＯＳ及びｐＭＯＳ Ｑ70乃至Ｑ7
6からなるＭｉｎ／Ｍａｘ回路で構成される。フィード
バック信号Ｆ2は、フィードバック信号Ｆ2の電圧レベル
をほぼｎＭＯＳ Ｑ62のしきい値電圧だけシフトダウン
させ、本来ＶＳＳを供給するＷＷＣの端子に入力される
（図８参照）。The WLA 2a of the seventh embodiment uses a high-speed operation current mirror amplifier using nMOS and pMOS Q64 to Q69 with higher amplification instead of the push-pull amplifier PPA of FIG. Further, the feedback circuit includes the nMOS and pMOS Q70 to Q7 provided in each row together with the pMOS Q77 common to all rows.
It is composed of 6 Min / Max circuits. The feedback signal F2 shifts the voltage level of the feedback signal F2 down substantially by the threshold voltage of the nMOS Q62 and is input to the terminal of the WWC that originally supplies VSS (see FIG. 8).
【００７７】フィードバック信号が変化すれば、ＷＷＣ
を構成するトランジスタのソース／ドレイン間電圧も変
化するので、ＷＷＣの出力にはフィードバックの効果が
２乗の効果として現れる、このため、図５に示すＷＬＡ
２と比較して、製造プロセスの変動によらず、特に入
力データに対して大きな距離のウィンナとルーザの違い
を増幅することができる。If the feedback signal changes, WWC
Also changes, the source-drain voltage of the transistor constituting the transistor also changes, so that the feedback effect appears as a square effect on the output of the WWC. Therefore, the WLA shown in FIG.
Compared to 2, the difference between the winner and the looser, which is particularly large with respect to the input data, can be amplified irrespective of the variation in the manufacturing process.
【００７８】なお、第７の実施形態において、図９に示
すＷＷＣとして、図２（ｂ）又は図３に示すようにｐＭ
ＯＳを用いる場合には、図９に示すｎＭＯＳをｐＭＯＳ
に、ｐＭＯＳをｎＭＯＳに置き換え、イネーブル信号Ｅ
ｎの極性を反転し、電源端子ＶＤＤと接地端子を入れ替
えねばならない。In the seventh embodiment, the WWC shown in FIG. 9 is replaced by pM as shown in FIG. 2B or FIG.
When the OS is used, the nMOS shown in FIG.
The pMOS is replaced with an nMOS, and the enable signal E
The polarity of n must be inverted and the power supply terminal VDD and the ground terminal must be interchanged.
【００７９】＜第８の実施形態＞次に、図１０を用いて
第８の実施形態について説明する。第８の実施形態で
は、ウィンナ・テイクオール回路ＷＴＡ ３の構成につ
いて説明する。<Eighth Embodiment> Next, an eighth embodiment will be described with reference to FIG. In the eighth embodiment, the configuration of the winner take-all circuit WTA3 will be described.
【００８０】図１０に示す回路規模Ｏ（Ｒ）のＷＴＡ
３は、それぞれ１行当り１０個程度のトランジスタを用
いて構成される。先ずｎＭＯＳ Ｑ31、Ｑ32からなるレ
ベルダウンシフタを用いて、ＷＴＡの増幅度が大きい領
域で動作するようにＷＬＡの出力信号ＬＡを制御する。
このレベルダウンシフタは出力信号ＬＡのレベルダウン
が必要な場合にのみ設けられる。WTA of circuit scale O (R) shown in FIG.
3 is configured using about 10 transistors per row. First, the output signal LA of the WLA is controlled using a level down shifter composed of the nMOSs Q31 and Q32 so as to operate in a region where the amplification of the WTA is large.
This level down shifter is provided only when the level of output signal LA needs to be lowered.
【００８１】ここで、ＷＴＡ段とよばれるこの回路の主
要部は、Lazzaro等が提案している共通のソースフォロ
ワＱ35（第１段ＷＴＡ）又はＱ38（第２段ＷＴＡ）を有
するＷＴＡ回路である（J. Lazzaro et al.,“Winner-T
ake-All network of O(N) complexity”, in Advances
in Neural Information Processing Systems, I. D.S.
Touretzky Ed., San Mateo, CA: Morgan Kaufmann, 198
9）。そして、決定回路により最終的にディジタルな検
索結果が出力される。Here, the main part of this circuit called the WTA stage is a WTA circuit having a common source follower Q35 (first stage WTA) or Q38 (second stage WTA) proposed by Lazzaro et al. (J. Lazzaro et al., “Winner-T
ake-All network of O (N) complexity ”, in Advances
in Neural Information Processing Systems, IDS
Touretzky Ed., San Mateo, CA: Morgan Kaufmann, 198
9). The decision circuit finally outputs a digital search result.
【００８２】トランジスタＱ33、Ｑ34、Ｑ35からなる第
１段のＷＴＡ ３２は、レベルダウンシフタ３１の出力
電圧を電流に変換するためｐＭＯＳ Ｑ34を用いてい
る。ＷＬＡ ２の出力電圧ＬＡは、ウィンナ行において
最も低くなるので、ウィンナ行におけるレベルダウンシ
フタの出力電流もまた最小になる。このため、ウィンナ
行のトランジスタＱ34を流れる電流は最大になる。この
最大電流は、第１段のＷＴＡ ３２の出力部の最大電圧
に変換され、その他の全ての行の出力は実質的に抑制さ
れる。The first stage WTA 32 including the transistors Q33, Q34 and Q35 uses the pMOS Q34 to convert the output voltage of the level down shifter 31 into a current. Since the output voltage LA of WLA 2 is lowest in the winner row, the output current of the level down shifter in the winner row is also minimized. Therefore, the current flowing through the transistor Q34 in the winner row becomes maximum. This maximum current is converted to the maximum voltage at the output of the first stage WTA 32, and the output of all other rows is substantially suppressed.
【００８３】第２段のＷＴＡ ３３も、第１段と同様に
電圧／電流／電圧の変換を実行し、ウィンナとルーザと
の距離をさらに増幅する。ウィンナの電圧は、この第２
段のＷＴＡ ３３の出力において最も低くなる。最終決
定回路３３ａは、スイッチングしきい値電圧が第２段の
ＷＴＡ ３３の出力電圧レベルに適合するように設定さ
れたインバータＩ5で構成される。この回路により、一
致信号Ｍとしてウィンナ行に“１”が出力され、その他
のルーザ行には全て“０”が出力される。The second stage WTA 33 also performs voltage / current / voltage conversion in the same manner as the first stage, and further amplifies the distance between the winner and the looser. The voltage of the winner is
It is lowest at the output of stage WTA 33. The final decision circuit 33a includes an inverter I5 whose switching threshold voltage is set to match the output voltage level of the second stage WTA 33. By this circuit, "1" is output to the winner row as the coincidence signal M, and "0" is output to all other looser rows.
【００８４】なお、第８の実施形態において、ウィンナ
・テイクオール回路が２段のＷＴＡで構成される場合を
例として説明したが、ウィンナ・テイクオール回路は３
段以上のＷＴＡで構成することもできるし、１段のＷＴ
Ａで構成することも可能である。また、図２（ｂ）、図
３のように、ＷＷＣとしてｐＭＯＳを用いる場合には、
図１０のｎＭＯＳをｐＭＯＳに、ｐＭＯＳをｎＭＯＳに
置き換え、電源端子ＶＤＤと接地端子を入れ替えねばな
らない。In the eighth embodiment, the case where the winner take-all circuit is constituted by two-stage WTA has been described as an example.
It can be composed of more than one stage of WTA or one stage of WT
A can also be used. When a pMOS is used as the WWC as shown in FIGS.
In FIG. 10, the nMOS must be replaced with a pMOS, the pMOS with an nMOS, and the power supply terminal VDD and the ground terminal must be replaced.
【００８５】＜第９の実施形態＞次に、図１１乃至図１
３を用いて、第９の実施形態について説明する。<Ninth Embodiment> Next, FIGS.
The ninth embodiment will be described with reference to FIG.
【００８６】第９の実施形態では、ＣＭＯＳ技術を用い
て製造された本発明の連想メモリチップとその性能につ
いて説明する。最小線幅０．６μｍのＣＭＯＳ技術を用
いて製造された３２行から１２７ビットまでのウィンナ
を検索可能な、最小ハミング距離検索用の連想メモリの
チップを図１１に示す。この連想メモリチップは、図５
に示す第５の実施の形態に係るウィンナ・ラインアップ
増幅器ＷＬＡ ２、及び図１０に示す第８の実施形態に
係るウィンナ・テイクオール回路ＷＴＡ ３を用いて設
計された。In the ninth embodiment, the associative memory chip of the present invention manufactured using CMOS technology and its performance will be described. FIG. 11 shows an associative memory chip for minimum hamming distance search capable of searching for a winner from 32 rows to 127 bits manufactured using CMOS technology with a minimum line width of 0.6 μm. This associative memory chip is shown in FIG.
Are designed using the winner lineup amplifier WLA2 according to the fifth embodiment shown in FIG. 10 and the winner take-all circuit WTA3 according to the eighth embodiment shown in FIG.
【００８７】チップ中央部に３２行１２８列のメモリア
レイが形成され、ハミング距離による検索を用いるた
め、メモリアレイにはビット（セル）ごとの蓄積セル
（ＳＣ）、及びビット比較部（ＢＣ）、及び重み付けさ
れないワード比較部（ＷＣ）から構成される。A memory array having 32 rows and 128 columns is formed in the center of the chip, and a search based on the Hamming distance is used. Therefore, the memory array includes a storage cell (SC) for each bit (cell), a bit comparison unit (BC), And a non-weighted word comparator (WC).
【００８８】チップの上辺には、１２８ビットのワード
検索部（Search Word）が配置され、チップの下辺に
は、カラムデコーダ及び読み出し／書き込み部（column
decode and read/write）が配置される。チップの右辺
には、ＷＬＡ、ＷＴＡ、及び出力を取り出すセレクタが
配置される。ここで、ＷＬＡ、ＷＴＡ回路は、１．５７
ｍｍ2のチップサイズの小さい連想メモリの内、全体の
１４．３％とごく僅かな領域を占めるに過ぎない。A 128-bit word search section (Search Word) is arranged on the upper side of the chip, and a column decoder and a read / write section (column) are arranged on the lower side of the chip.
decode and read / write). On the right side of the chip, WLA, WTA, and a selector for extracting an output are arranged. Here, the WLA and WTA circuits are 1.57
Only 14.3% of the associative memory having a small chip size of mm2 occupies only a small area.
【００８９】次に、図１２を用いて、図１１の連想メモ
リチップのウィンナ検索時間のシミュレーション結果に
ついて説明する。図１２は、ウィンナ／ルーザ間の距離
がそれぞれ１ビット、２ビット、５ビット、１０ビット
の場合について、ウィンナを検索するのに要する時間を
ウィンナ／入力間距離の関数として示したものである。Next, a simulation result of the winner search time of the associative memory chip of FIG. 11 will be described with reference to FIG. FIG. 12 shows the time required to search for the winner as a function of the winner / input distance when the distance between the winner and the loser is 1 bit, 2 bits, 5 bits, and 10 bits, respectively.
【００９０】図１２から、５０ビット程度の中間の距離
では、検索時間を５０ｎｓｅｃ以下にすることができる
が、それ以上の距離では検索時間が増加し、ウィンナの
距離が最大の１２７ビットに達すれば、検索時間は１６
０ｎｓｅｃになる。From FIG. 12, it can be seen that the search time can be reduced to 50 nsec or less at an intermediate distance of about 50 bits, but the search time increases at a distance longer than that, and when the distance of the winner reaches the maximum 127 bits. , Search time is 16
0 nsec.
【００９１】ＷＬＡ回路を図９に示す第７の実施形態で
説明したように改良すれば、不一致ビットが１０００ビ
ットのウィンナにおいて、ウィンナとルーザの距離が僅
か１ビットでウィンナ／入力間の距離が大であっても検
索時間が１００ｎｓｅｃ以下になる可能性があることが
シミュレーションの結果明らかにされた。If the WLA circuit is improved as described in the seventh embodiment shown in FIG. 9, when the mismatch bit is 1000 bits in the winner, the distance between the winner and the looser is only one bit, and the distance between the winner and the input is smaller. As a result of simulation, it has been clarified that even if the search time is large, the search time may be 100 nsec or less.
【００９２】このように、本発明の連想メモリアキテク
チャは、大きな検索マージンを備えているので、「良い
一致」、すなわち、ウィンナ／入力間の距離が小さい
か、又は、ウィンナとルーザとの距離の差が大きい場合
においても信頼性が高い。また、「悪い一致」、すなわ
ち、ウィンナ／入力間の距離が大きく、かつ、ウィンナ
とルーザとの距離の差が小さい場合には、検索マージン
が小さく信頼性も低下するが、なお実用レベルを維持す
ることができる。Thus, since the associative memory architecture of the present invention has a large search margin, it is "good match", that is, the distance between the winner / input is small, or the distance between the winner and the loser is small. High reliability even when the difference is large. In the case of "bad match", that is, when the distance between the winner and the input is large and the difference between the winner and the looser is small, the search margin is small and the reliability is reduced, but the practical level is still maintained. can do.
【００９３】ウィンナ行と最近接ルーザ行間におけるＷ
ＬＡにより制御されたＷＣ出力の差を図１３に示す。ウ
ィンナ／最近接ルーザ間の距離がそれぞれ１ビット、２
ビット、５ビット、１０ビットの場合について、ウィン
ナ／ルーザの比較信号差（Ｃ W−ＣL）がウィンナ／入力
間の距離の関数として示されている。図１３の結果から
極めて「良い一致」の場合には比較信号差が数１００ｍ
Ｖに達するが、極めて「悪い一致」の場合には比較信号
差が２ｍＶ乃至３ｍＶと、小さくなることがわかる。こ
のように、比較信号差の大きさが一致の質を与える量と
なる。W between the winner row and the nearest looser row
Of the WC output controlled by LAdifferenceIs shown in FIG. C
The distance between the chinner / closer is 1 bit, 2 bits
Bit, 5 bits, and 10 bits
Na / ruza comparison signal difference (C W-CL) Is the winner / input
It is shown as a function of the distance between them. From the results in FIG.
In the case of extremely “good match”, the comparison signal difference is several hundred meters
V, but in the case of a very bad match, the comparison signal
It can be seen that the difference is as small as 2 mV to 3 mV. This
And the magnitude of the comparison signal difference gives the quality of the match,
Become.
【００９４】本発明の連想メモリアーキテクチャは、フ
ィードバック回路による自己整合的なＷＬＡの制御によ
り、距離の情報を安定にコード化することができるの
で、製造プロセスの変動やノイズの変動に対する許容範
囲が大きいという特徴がある。また、図５及び図１０で
説明したＷＬＡ及び図１０で説明したＷＴＡの回路にお
いて、回路に用いるトランジスタ数（回路の集積度）
が、メモリアレイの行数（参照データの数）Ｒに比例す
るという特徴がある。しかし、チップ内におけるトラン
ジスタパラメータのばらつきが、一致信号の出力部では
誤動作の原因となり、ウィンナを正確に検索できる範囲
を制限する可能性が残されている。According to the associative memory architecture of the present invention, the distance information can be coded stably by the self-aligned control of the WLA by the feedback circuit, so that the tolerance for the fluctuation of the manufacturing process and the fluctuation of the noise is large. There is a feature. In the WLA circuit described in FIGS. 5 and 10 and the WTA circuit described in FIG. 10, the number of transistors used in the circuit (the degree of circuit integration)
However, it is characterized in that it is proportional to the number of rows (the number of reference data) R of the memory array. However, variations in transistor parameters within the chip cause malfunctions at the output portion of the coincidence signal, and there is a possibility that the range in which the winner can be accurately searched is limited.
【００９５】なお本発明は上記の実施の形態に限定され
ることはない。その他本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。The present invention is not limited to the above embodiment. In addition, various modifications can be made without departing from the spirit of the present invention.
【００９６】[0096]
【発明の効果】従来人工知能システムは、面積効率の高
いハードウエアを実現することが不可能であったため、
高性能なコンピュータシステム上に複雑なソフトウエア
を用いて構築されることが一般的であったが、上述した
ように本発明の連想メモリによれば、コンパクトな複数
のチップ又は１チップのみでパターン認識や人工知能シ
ステム、データバンクシステム等を実現することが可能
になる。According to the conventional artificial intelligence system, it has been impossible to realize hardware with high area efficiency.
Although it is general to be built using complex software on a high-performance computer system, as described above, according to the associative memory of the present invention, a pattern is formed by a plurality of compact chips or only one chip. It becomes possible to realize a recognition, an artificial intelligence system, a data bank system, and the like.
【図面の簡単な説明】[Brief description of the drawings]
【図１】第１の実施形態に係る連想メモリのブロック構
成図。FIG. 1 is a block configuration diagram of an associative memory according to a first embodiment.
【図２】第２の実施形態に係るハミング距離を用いたユ
ニット比較器及びワード重み付け比較器の回路構成を示
す図であって、（ａ）は、ワード重み付け比較器にｎＭ
ＯＳを用いた回路構成を示す図。（ｂ）は、ワード重み
付け比較器にｐＭＯＳを用いた回路構成を示す図。FIG. 2 is a diagram illustrating a circuit configuration of a unit comparator using a Hamming distance and a word-weighted comparator according to a second embodiment.
FIG. 2 illustrates a circuit configuration using an OS. FIG. 2B is a diagram illustrating a circuit configuration using a pMOS as a word weighting comparator.
【図３】第３の実施形態に係るマンハッタン距離を用い
たユニット比較器及びワード重み付け比較器の回路構成
を示す図。FIG. 3 is a diagram illustrating a circuit configuration of a unit comparator using a Manhattan distance and a word weighting comparator according to a third embodiment.
【図４】第４の実施形態に係るウィンナ・ラインアップ
回路のブロック構成図。FIG. 4 is a block diagram of a winner line-up circuit according to a fourth embodiment;
【図５】第５の実施形態に係る簡単なウィンナ・ライン
アップ回路を示す図。FIG. 5 is a diagram showing a simple winner lineup circuit according to a fifth embodiment.
【図６】ウィンナ・ラインアップ回路の原理を示す図で
あって、（ａ）は、制御不足の場合を示す図。（ｂ）
は、制御過剰の場合を示す図。（ｃ）は、最適制御の場
合を示す図。6A and 6B are diagrams illustrating the principle of a winner line-up circuit, and FIG. 6A illustrates a case where control is insufficient. (B)
9 is a diagram showing a case where control is excessive. (C) is a diagram showing a case of optimal control.
【図７】ワード重み付け比較器の構成と、フィードバッ
ク方法を示す図。FIG. 7 is a diagram showing a configuration of a word weighting comparator and a feedback method.
【図８】ワード重み付け比較器の他の構成とフィードバ
ック方法を示す図。FIG. 8 is a diagram showing another configuration of the word weighting comparator and a feedback method.
【図９】第７の実施形態に係るワード重み付け比較器へ
のフィードバック回路を設けた、改良されたウィンナ・
ラインアップ回路の構成を示す図。FIG. 9 shows an improved winner circuit with a feedback circuit to the word weighted comparator according to the seventh embodiment.
FIG. 2 is a diagram illustrating a configuration of a line-up circuit.
【図１０】第８の実施形態に係るウィンナ・テイクオー
ル回路の構成を示す図。FIG. 10 is a diagram showing a configuration of a winner take-all circuit according to an eighth embodiment.
【図１１】第９の実施形態に係るＣＭＯＳ連想メモリの
チップを示す画像。FIG. 11 is an image showing a CMOS associative memory chip according to a ninth embodiment;
【図１２】ウィンナ／最近接ルーザ間距離をパラメータ
として、ウィンナ検索時間をウィンナ／入力間距離の関
数としてシミュレーションにより求めた図。FIG. 12 is a diagram showing a result obtained by simulation using a distance between a winner and a nearest loser as a parameter, and a winner search time as a function of the distance between the winner and the input.
【図１３】ウィンナ／最近接ルーザ間距離をパラメータ
として、比較信号差をウィンナ／入力間距離の関数とし
てシミュレーションにより求めた図。FIG. 13 is a diagram in which a comparison signal difference is obtained by simulation as a function of the distance between the winner and the input using the distance between the winner and the nearest looser as a parameter.
１…メモリアレイ ２…ウィンナ・ラインアップ増幅器（ＷＬＡ） ２ａ…改良ウィンナ・ラインアップ増幅器 ３…ウィンナ・テイクオール回路（ＷＴＡ） ２１、２１ａ…比較信号制御ユニット（ＳＲ） ２２…フィードバック信号生成部及びウィンナ／ルーザ
距離増幅ユニット ２２ａ、２２ｃ…ウィンナ／ルーザ距離増幅ユニット ２２ｂ、２２ｄ…フィードバック信号生成部 ２３…フィードバック信号コード化部 ３１…レベルシフタ ３２…第１段ウインナ・テイクオール回路 ３３…第２段ウインナ・テイクオール回路 ３３ａ…最終決定回路DESCRIPTION OF SYMBOLS 1 ... Memory array 2 ... Wiener lineup amplifier (WLA) 2a ... Improved winner lineup amplifier 3 ... Wiener take-all circuit (WTA) 21, 21a ... Comparison signal control unit (SR) 22 ... Feedback signal generation part and Wiener / Looser distance amplifying units 22a, 22c ... Winner / Looser distance amplifying units 22b, 22d ... Feedback signal generator 23 ... Feedback signal encoder 31 ... Level shifter 32 ... First stage winner take-all circuit 33 ... Second stage winner・ Take-all circuit 33a: Final decision circuit
Claims (14)
（Ｒ、Ｗ、ｋは自然数）のユニット蓄積器と、 前記ユニット蓄積器にストアされた各ｋビットのユニッ
トがＷ個配列されてなるＷ×ｋビットの入力データ及び
参照データをワード長ｋビットのユニットごとに比較す
るＲ行、Ｗ列に配列されたユニット比較器と、 前記ユニット比較器からの各行の出力データに対してビ
ットごとに重み付けするワード重み付け比較器と、 Ｒ行のロウデコーダと、 Ｗ×ｋ列のカラムデコーダと、を含むメモリアレイから
なることを特徴とする半導体連想メモリ。1. A unit accumulator of k bits (R, W, and k are natural numbers) arranged in R rows and W columns, and W units of k bits stored in the unit accumulator are arranged. A unit comparator arranged in R rows and W columns for comparing W × k-bit input data and reference data in units of word length k bits, and output data in each row from the unit comparator A semiconductor associative memory comprising a memory array including a word weighting comparator for weighting each bit, a row decoder of R rows, and a column decoder of W × k columns.
は、バイナリコードデータから構成され、前記ユニット
のビット数ｋは、前記入力データによる参照データの検
索にハミング距離を用いる場合にはｋ＝１であり、マン
ハッタン距離を用いる場合にはｋ＞１であることを特徴
とする請求項１記載の半導体連想メモリ。2. The unit in the memory array is composed of binary code data, and a bit number k of the unit is k = 1 when a Hamming distance is used for searching for reference data based on the input data. 2. The semiconductor associative memory according to claim 1, wherein k> 1 when the Manhattan distance is used.
検索がハミング距離を用いて行われる場合において、前
記ユニット蓄積器はＳＲＡＭ型メモリセルからなり、 前記ユニット比較器は、前記ＳＲＡＭ型メモリセルを構
成するラッチ回路の相補型出力部にそれぞれ接続された
２入力ＥＸＯＲ回路又は２入力ＥＸＮＯＲ回路からな
り、 前記ワード重み付け比較器は、前記２入力ＥＸＯＲ回路
又は前記２入力ＥＸＮＯＲ回路の出力部に接続された各
１個のトランジスタ又は互いに直列接続された各２個の
トランジスタからなることを特徴とする請求項１記載の
半導体連想メモリ。3. When the search for the reference data based on the input data is performed using a Hamming distance, the unit accumulator comprises an SRAM type memory cell, and the unit comparator constitutes the SRAM type memory cell. A two-input EXOR circuit or a two-input EXNOR circuit respectively connected to a complementary output part of a latch circuit to be operated. The word weighting comparator is connected to an output part of the two-input EXOR circuit or the two-input EXNOR circuit. 2. The semiconductor associative memory according to claim 1, comprising one transistor or two transistors connected in series to each other.
検索がマンハッタン距離を用いて行われる場合におい
て、 前記ユニット蓄積器は、ｋ（＞１）ビットの相補型入力
部及び相補型出力部を備え、 前記ユニット比較器は、前記相補型出力部の出力信号を
前記相補型入力部の入力信号から減算して減算結果の絶
対値を計算する機能を備え、 前記ワード重み付け比較器は、前記ユニット比較器の出
力部に接続された各１個のトランジスタ又は互いに直列
接続された各２個のトランジスタからなることを特徴と
する請求項１記載の半導体連想メモリ。4. When the reference data is searched for using the Manhattan distance based on the input data, the unit accumulator includes a k (> 1) -bit complementary input section and a complementary output section. The unit comparator has a function of subtracting an output signal of the complementary output unit from an input signal of the complementary input unit and calculating an absolute value of a subtraction result. The word weighting comparator includes a unit comparator. 2. The semiconductor associative memory according to claim 1, comprising one transistor connected to each of the output units or two transistors connected in series to each other.
データの重み付けは、前記ワード重み付け比較器を構成
する前記各１個のトランジスタ又は前記互いに直列接続
された各２個のトランジスタのいずれか１つのゲート幅
とゲート長の比の値を前記重み付けに応じて選択するこ
とによりなされることを特徴とする請求項３，４のいず
れか１つに記載の半導体連想メモリ。5. The weighting of the output data in the word weighting comparator is performed by a gate width of any one of the one transistor or the two transistors connected in series with each other constituting the word weighting comparator. 5. The semiconductor associative memory according to claim 3, wherein a value of a ratio between the gate length and the gate length is selected according to the weighting.
レイの各行に接続されたウィンナ・ラインアップ増幅器
を備え、 前記ウィンナ・ラインアップ増幅器は、ウィンナ／ルー
ザ距離増幅ユニットと、 前記ウィンナ／ルーザ距離増幅ユニットに含まれるフィ
ードバック信号生成部と、 前記フィードバック信号生成部から出力されたフィード
バック信号を用いて前記ワード重み付け比較器の比較信
号を前記ウィンナ／ルーザ距離増幅ユニットの増幅度が
最大になるように制御する比較信号制御ユニットと、 フィードバック信号をコード化することにより、ウィン
ナの一致の質を出力するフィードバック信号コード化部
と、をさらに具備することを特徴とする請求項１乃至４
のいずれか１つに記載の半導体連想メモリ。6. The semiconductor associative memory includes a winner line-up amplifier connected to each row of the memory array, the winner line-up amplifier includes a winner / looser distance amplification unit, and the winner / ruther distance amplifier. A feedback signal generation unit included in the unit, and using the feedback signal output from the feedback signal generation unit, controlling a comparison signal of the word weighting comparator so that an amplification degree of the Wiener / Looser distance amplification unit is maximized. And a feedback signal coding unit for coding the feedback signal to output the quality of the match of the winner.
The semiconductor associative memory according to any one of the above.
は、前記メモリアレイの各行に設けられた、プッシュプ
ル増幅回路及び非反転／反転イネーブル信号を受ける２
個のトランジスタ及び補償容量からなり、 前記フィードバック信号生成部は、前記プッシュプル増
幅回路の出力をゲートに受ける前記メモリアレイの各行
に設けられたソースフォロワ型プルダウントランジス
タ、及び前記各プルダウントランジスタと直列に接続さ
れた前記メモリアレイの全ての行に共通のプルアップト
ランジスタからなり、 前記比較信号制御ユニットは、前記メモリアレイの各行
に設けられた、前記ワード重み付け比較器からの出力信
号電流を制御するパストランジスタ及び前記出力信号電
流を中間電位に変換するソースフォロワ型プルアップト
ランジスタからなり、 前記ソースフォロワ型プルアップトランジスタのゲート
には前記フィードバック信号が入力され、前記パストラ
ンジスタのゲートには前記イネーブル信号が入力される
ことを特徴とする請求項６記載の半導体連想メモリ。7. The Wiener / Looser distance amplifying unit receives a push-pull amplifier and a non-inverting / inverting enable signal provided in each row of the memory array.
And a feedback capacitor, wherein the feedback signal generator is connected in series with a source follower type pull-down transistor provided in each row of the memory array receiving an output of the push-pull amplifier circuit at a gate, and the pull-down transistors. A pull-up transistor common to all rows of the memory array connected thereto, wherein the comparison signal control unit controls a signal current output from the word weighting comparator provided in each row of the memory array. A source follower-type pull-up transistor for converting the output signal current to an intermediate potential; the feedback signal is input to a gate of the source follower-type pull-up transistor; and the enable signal is input to a gate of the pass transistor. The semiconductor associative memory according to claim 6, wherein the input.
は、前記メモリアレイの各行に設けられたカレントミラ
ー型増幅回路と補償容量からなり、 前記フィードバック信号生成部は、高速動作するＭｉｎ
／Ｍａｘ型回路からなり、 前記比較信号制御ユニットは、前記ワード重み付け比較
器からの出力信号電流を中間電位に変換するソースフォ
ロワ型プルアップトランジスタと、前記フィードバック
信号の電圧レベルをシフトして前記シフトされたフィー
ドバック信号を前記ワード重み付け比較器の各１個のト
ランジスタのソースにそれぞれ入力するレベルシフタか
らなることを特徴とする請求項６記載の半導体連想メモ
リ。8. The Wiener / Looser distance amplifying unit includes a current mirror type amplifying circuit provided in each row of the memory array and a compensation capacitor, and the feedback signal generating unit operates at a high speed.
/ Max type circuit, wherein the comparison signal control unit is a source follower type pull-up transistor for converting an output signal current from the word weighting comparator to an intermediate potential, and the voltage level of the feedback signal is shifted to perform the shift. 7. The semiconductor associative memory according to claim 6, further comprising a level shifter for inputting the feedback signal to the source of each one transistor of the word weighting comparator.
レイの各行ごとに接続されたウィンナ・テイクオール回
路をさらに備え、 前記ウィンナ・テイクオール回路は、所要の際にのみ構
成されるレベルシフタと、 前記ウィンナ／ルーザ距離増幅ユニットのウィンナ／ル
ーザ距離出力信号をさらに増幅するためのｎ段（ｎは１
以上の整数）のウィンナ・テイクオール増幅回路と、 前記ウィンナ・テイクオール増幅回路のｎ段目の出力部
に接続された最終決定回路と、 を具備することを特徴とする請求項６乃至８のいずれか
１つに記載の半導体連想メモリ。9. The semiconductor associative memory further includes a winner take-all circuit connected to each row of the memory array, wherein the winner take-all circuit includes a level shifter configured only when required. N stages (n is 1) for further amplifying the Wiener / Looser distance output signal of the Wiener / Looser distance amplification unit
9. A Wiener take-all amplifying circuit having the above-mentioned integer, and a final decision circuit connected to an output part of an n-th stage of the Wiener take-all amplifying circuit. A semiconductor associative memory according to any one of the above.
アレイの各行に接続されたウィンナ・テイクオール回路
をさらに備え、 前記ウィンナ・テイクオール回路は、レベルシフタと１
段のウィンナ・テイクオール増幅回路からなり、 前記レベルシフタは、前記１段のウィンナ・テイクオー
ル増幅回路の増幅度が最大になるように前記ウィンナ・
ルーザ距離増幅ユニットの出力信号電圧のレベルをシフ
トし、前記１段のウィンナ・テイクオール増幅回路は、
前記シフトされた出力信号電圧を前記増幅回路の電流変
化に変換するトランジスタと、前記増幅回路の電流変化
をさらに前記１段のウィンナ・テイクオール増幅回路の
出力信号電圧に変換するトランジスタとを含み、 前記１段のウィンナ・テイクオール増幅回路は、その出
力部に設けられた、前記１段のウィンナ・テイクオール
増幅回路の出力信号電圧に適合するようにスイッチング
しきい値電圧が設定されたインバータからなる最終決定
回路を具備することを特徴とする請求項６乃至８のいず
れか１つに記載の半導体連想メモリ。10. The semiconductor associative memory further includes a winner take-all circuit connected to each row of the memory array, wherein the winner take-all circuit includes a level shifter and one
And a level shifter, wherein the level shifter is configured to maximize the amplification of the one-stage winner take-all amplifier circuit.
The level of the output signal voltage of the looser distance amplification unit is shifted, and the one-stage winner take-all amplifier circuit includes:
A transistor that converts the shifted output signal voltage into a current change in the amplifier circuit; and a transistor that further converts the current change in the amplifier circuit into an output signal voltage of the one-stage winner-take-all amplifier circuit. The one-stage winner / take-all amplifier circuit includes an inverter provided at an output thereof and having a switching threshold voltage set to match the output signal voltage of the one-stage winner / take-all amplifier circuit. 9. The semiconductor associative memory according to claim 6, further comprising a final decision circuit.
アレイの各行に接続されたウィンナ・テイクオール回路
をさらに備え、 前記ウィンナ・テイクオール回路は、レベルシフタ、及
びｎ段（ｎは２以上の整数）のウィンナ・テイクオール
増幅回路を含み、 前記レベルシフタは、１段目のウィンナ・テイクオール
増幅回路の増幅度が最大になるように前記ウィンナ・ル
ーザ距離増幅ユニットの出力信号電圧のレベルをシフト
し、 前記１段目のウィンナ・テイクオール増幅回路は、前記
シフトされた出力信号電圧を前記増幅回路の電流変化に
変換するトランジスタ、及び前記増幅回路の電流変化を
さらに前記１段目のウィンナ・テイクオール増幅回路の
出力信号電圧に変換するトランジスタからなり、 ｉ段目（ｉは１以上、ｎ以下の整数）のウィンナ・テイ
クオール増幅回路は、前記ｉ段目のウィンナ・テイクオ
ール増幅回路の出力信号電圧を前記増幅回路の電流変化
に変換するトランジスタ、及び前記増幅回路の電流変化
をさらに前記ｉ段目のウィンナ・テイクオール増幅回路
の出力信号電圧に変換するトランジスタを含み、 ｎ段目のウィンナ・テイクオール増幅回路は、その出力
部に設けられた、前記ｎ段目のウィンナ・テイクオール
増幅回路の出力信号電圧に適合するようにスイッチング
のしきい値電圧が設定されたインバータからなる最終決
定回路を具備することを特徴とする請求項６乃至８のい
ずれか１つに記載の半導体連想メモリ。11. The semiconductor associative memory further includes a winner take-all circuit connected to each row of the memory array, wherein the winner take-all circuit includes a level shifter and n stages (n is an integer of 2 or more). Wherein the level shifter shifts the level of the output signal voltage of the winner-louser distance amplification unit so that the amplification of the first-stage winner-take-all amplifier circuit is maximized, The first-stage winner take-all amplifier circuit includes a transistor that converts the shifted output signal voltage into a current change of the amplifier circuit, and further converts the current change of the amplifier circuit into the first-stage winner take-all circuit. A transistor for converting the output signal voltage of the amplifying circuit into an output signal voltage, at the i-th stage (i is an integer of 1 or more and n or less) A transistor for converting an output signal voltage of the i-th stage win-take-all amplifying circuit into a current change of the amplifying circuit; A transistor for converting the output signal voltage of the take-all amplifier circuit into an output signal voltage; 9. The semiconductor associative memory according to claim 6, further comprising a final decision circuit including an inverter whose switching threshold voltage is set to match the voltage.
（Ｒ、Ｗ、ｋは自然数）のユニット蓄積器、及び前記ユ
ニット蓄積器にストアされた各ｋビットのユニットがＷ
個配列されてなるＷ×ｋビットの入力データと参照デー
タとをワード長ｋビットを単位として比較するＲ行、Ｗ
列に配列されたユニット比較器、及び前記ユニット比較
器から各行の出力データに対してビットごとに重み付け
するワード重み付け比較器、及びＲ行のロウデコーダ、
及びＷ×ｋ列のカラムデコーダからなるメモリアレイ
と、 ウィンナ／ルーザ距離増幅ユニット、及び前記ウィンナ
／ルーザ距離増幅ユニットに含まれるフィードバック信
号生成部、及び前記フィードバック信号生成部から出力
されたフィードバック信号を用いて前記ワード重み付け
比較器の比較信号を前記ウィンナ／ルーザ距離増幅ユニ
ットの増幅度が最大になるように制御する比較信号制御
ユニット、及びフィードバック信号をコーディングする
ことによりウィンナの一致の質を出力するフィードバッ
ク信号符号化部からなる前記メモリアレイの各行に接続
されたウィンナ・ラインアップ増幅器と、 所要の際にのみ構成されるレベルシフタ、及び前記ウィ
ンナ／ルーザ距離増幅ユニットのウィンナ／ルーザ距離
出力信号を増幅するためのｎ段（ｎは正の整数）のウィ
ンナ・テイクオール増幅回路、及び前記ウィンナ・テイ
クオール増幅回路のｎ段目の出力部に接続された最終決
定回路を具備する前記メモリアレイの各行に接続された
ウィンナ・テイクオール回路と、からなり、 前記フィードバック信号は、前記ワード重み付け比較器
を構成する各１個のトランジスタのソース、又は前記ワ
ード重み付け比較器を構成する互いに直列接続された各
２個のトランジスタのいずれか１つのゲートに入力され
ることを特徴とする半導体連想メモリ。12. A unit accumulator of k bits (R, W, and k are natural numbers) arranged in R rows and W columns, and a unit of k bits stored in the unit accumulator is W.
R rows, W, for comparing W × k-bit input data and reference data in k-word units
A unit comparator arranged in a column, a word-weighted comparator for weighting output data of each row from the unit comparator on a bit-by-bit basis, and a row decoder of R rows;
And a memory array comprising column decoders of W × k columns, a Wiener / Louser distance amplifying unit, a feedback signal generator included in the Wiener / Louser distance amplifying unit, and a feedback signal output from the feedback signal generator. A comparison signal control unit for controlling the comparison signal of the word-weighted comparator so that the amplification of the winner / looser distance amplification unit is maximized; and coding the feedback signal to output the quality of the match of the winner. A winner line-up amplifier connected to each row of the memory array comprising a feedback signal encoding unit; a level shifter configured only when necessary; and an amplifier for a winner / ruther distance output signal of the winner / ruther distance amplifying unit. N for Connected to each row of the memory array comprising a stage (where n is a positive integer) winner take-all amplifier circuit and a final decision circuit connected to the output of the n-th stage of the winner take-all amplifier circuit. A source of one transistor constituting the word weighted comparator, or two transistors connected in series each other constituting the word weighted comparator. A semiconductor associative memory, which is inputted to any one of the gates.
各１個のトランジスタ、又は前記ワード重み付け比較器
を構成する互いに直列接続された各２個のトランジスタ
の導電型が反転される場合において、 前記ウィンナ／ルーザ距離増幅ユニット及び前記フィー
ドバック信号生成部をそれぞれ構成するトランジスタの
導電型を反転し、前記ウィンナ／ルーザ距離増幅ユニッ
ト及び前記フィードバック信号生成部のイネーブル信号
の極性を反転し、前記ウィンナ・テイクオール回路を構
成するトランジスタの導電型を反転し、かつ、前記ウィ
ンナ／ルーザ距離増幅ユニット及び前記フィードバック
信号生成部及び前記ウィンナ・テイクオール回路の電源
端子と接地端子がそれぞれ入れ替えられることを特徴と
する請求項１２記載の半導体連想メモリ。13. When the conductivity type of each of the one transistor constituting the word-weighted comparator or the two transistors connected in series with each other constituting the word-weighted comparator is inverted, And inverting the conductivity types of the transistors constituting the feedback signal generation unit and the loser distance amplification unit, and inverting the polarities of the enable signals of the winner / loose distance amplification unit and the feedback signal generation unit. The conductivity type of a transistor constituting a circuit is inverted, and a power supply terminal and a ground terminal of the winner / loose distance amplifying unit, the feedback signal generator, and the winner / take-all circuit are respectively replaced. Item 12. The semiconductor association method according to Item 12. Li.
及び前記ウィンナ・テイクオール回路を構成するトラン
ジスタ数は、前記メモリ領域の行数Ｒに比例することを
特徴とする請求項１２記載の半導体連想メモリ。14. The Wiener lineup amplifier,
13. The semiconductor associative memory according to claim 12, wherein the number of transistors forming the winner take-all circuit is proportional to the number R of rows in the memory area.
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