JP2002259210A - キャッシュ間でクリーンデータをコピーするデータ記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】変更されていないクリーンデータを、キャッシ
ュ間でコピーする。 【解決手段】データ記憶装置は、それぞれが内部メモリ
を持つ複数のコンピュータプロセッサと、該複数のコン
ピュータプロセッサに接続された複数の非共用「クリー
ンデータ有り」インジケータを備える。それぞれの非共
用「クリーンデータ有り」インジケータは、複数のコン
ピュータプロセッサのそれぞれに対応する。それぞれの
コンピュータプロセッサは、要求されたデータが、変更
されていない状態で自身の内部メモリに含まれていると
き、対応する非共用「クリーンデータ有り」インジケー
タをアサートするよう適合される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、キャッシュメモ
リ間のクリーンデータをコピーすることに関し、より具
体的には、１つの共用クリーンキャッシュヒット信号を
持つバス・アーキテクチャにおいて、キャッシュ間でク
リーンデータをコピーすることに関する。

【０００２】

【従来の技術】コンピュータプロセッサおよびソフトウ
ェアが高速になるにつれ、それらは一層複雑になり、か
つメモリを多量に使うようになってきた。今日の極めて
高速なコンピュータプロセッサは、信じられないほどの
スピードで、大量のデータを扱うことができる。その結
果、より高速のメモリチップおよびより効率のよいメモ
リ制御回路を開発するのに、多くの努力が払われてい
る。しかしながら、コンピュータの主メモリ（たとえ
ば、ランダムアクセスメモリ（ＲＡＭ））は、プロセッ
サに組み込まれるのではなく、独立してパッケージ化さ
れ、アドレスバスおよびデータバスを含む電気信号によ
ってプロセッサに接続される。メモリ制御装置は、しば
しば、主メモリにおけるデータをリフレッシュするだけ
でなく、プロセッサおよび主メモリ間のメモリアクセス
をバッファリングすることを要求される。プロセッサが
主メモリにおけるデータをアクセスするたびに、遅延お
よび待ち時間を引き起こす多数の要因がある。たとえ
ば、この要因には、主メモリの比較的低いスピード、メ
モリ制御装置によって引き起こされる遅延、プロセッサ
および主メモリ間の電気信号の転送時間、およびプロセ
ッサおよび主メモリ間の電気バスにおける本質的な遅延
などが含まれる。

【０００３】このメモリアクセスの待ち時間の影響を減
らすため、現代のコンピュータプロセッサのほとんどに
小さいキャッシュメモリが搭載されている。キャッシュ
メモリは、プロセッサと同じパッケージの中に設けられ
たメモリであり、キャッシュメモリでは、高速アクセス
のため、頻繁に使用されるデータ値のコピーがとられ
る。頻繁にアクセスされるデータ項目のコピーが、外部
ＲＡＭにおけるオリジナルのデータ項目のアドレスと共
に、キャッシュに格納される。プロセッサが主メモリに
おけるアドレスを参照したとき、キャッシュが、当該ア
ドレスを保持しているかどうか調べられる。キャッシュ
が当該アドレスを保持しているならば、そのデータが、
キャッシュからプロセッサに渡される。キャッシュが当
該アドレスを保持していなければ、プロセッサは、主メ
モリから該データを読み出さなければならない。キャッ
シュメモリにおけるデータへのアクセスは、該キャッシ
ュメモリがより高速であり、かつプロセッサと共にパッ
ケージングされているので、主メモリにおけるデータを
アクセスするよりも速い。これにより、より低速のバス
を介した外部メモリの使用を減らすことができる。

【０００４】コンピュータの主メモリ（典型的には、Ｒ
ＡＭ）を、以下単に「メモリ」と呼び、キャッシュメモ
リを、以下「キャッシュ」と呼ぶ。

【０００５】

【発明が解決しようとする課題】キャッシュおよびより
高速な外部メモリが有利な点を持つにもかかわらず、メ
モリアクセスの待ち時間の問題が、いくつかの形態で増
えてきている。たとえば、複数のコンピュータプロセッ
サを、１つのメモリを有する１つのコンピュータシステ
ムに含める傾向は、メモリアクセスの待ち時間を増大さ
せる。これは、複数のプロセッサが１つのメモリを共用
しなければならないからである。また、それぞれのプロ
セッサは一般に自身のキャッシュを有するけれども、そ
れぞれのキャッシュにおいてコピーされたデータは、該
キャッシュ自身のプロセッサに対してのみ有益であり、
いかなるクリーンデータ（すなわち、変更されていない
データ）もキャッシュ間で共用されることはない。

【０００６】コンピュータシステムがより複雑になって
きて、ネットワークがより一般的になるにつれ、リモー
トのメモリも、メモリアクセスの待ち時間問題を増や
す。たとえば、高性能のコンピュータシステム・インフ
ラストラクチャにおいては、１つのメモリ制御装置を用
い１つのバスを介しただけでは、メモリをプロセッサの
近くに設けることはできない。メモリが遠隔にあると、
プロセッサは、光リンクのようなネットワークデバイス
を介していくつかのメモリ制御装置を経由し、該メモリ
にアクセスしなければならなくなる。

【０００７】したがって、データへの高速アクセスを有
するコンピュータプロセッサを提供する装置が必要とさ
れている。また、コンピュータシステムにおいて、一方
のプロセッサのキャッシュから他方のプロセッサのキャ
ッシュへデータをコピーする装置が必要とされている。
さらに、クリーンデータを、キャッシュ間でコピーする
装置が必要とされている。

【０００８】

【課題を解決するための手段】上記の課題を解決するた
め、発明者は、コンピュータシステムにおけるコンピュ
ータプロセッサのキャッシュ間でクリーンデータをコピ
ーするシステムを発明した。こうして、外部メモリの低
速な読み出しを必要とすることなく、変更されていない
データを、コンピュータプロセッサのキャッシュ間で高
速に共用することが可能となる。

【０００９】この発明は、複数のコンピュータプロセッ
サを持つデータ記憶装置を備えることができる。それぞ
れのコンピュータプロセッサは内部メモリを有してお
り、複数の非共用「クリーンデータ有り」インジケータ
が、複数のコンピュータプロセッサに接続される。複数
の非共用「クリーンデータ有り」インジケータのそれぞ
れは、該複数のコンピュータプロセッサのそれぞれに対
応する。複数のコンピュータプロセッサのそれぞれは、
要求されたデータが、変更されていない状態で自身の内
部メモリに含まれているとき、該プロセッサの対応する
非共用「クリーンデータ有り」インジケータをアサート
するよう適合される。

【００１０】この発明は、また、コンピュータシステム
におけるデータを共用する方法を備える。この方法は、
複数のコンピュータプロセッサを有するコンピュータシ
ステムを設けるステップを含む。コンピュータプロセッ
サのそれぞれは内部メモリを有しており、該複数のコン
ピュータプロセッサには外部メモリが接続されている。
コンピュータシステムは、また、該複数のコンピュータ
プロセッサに接続された複数の非共用「クリーンデータ
有り」インジケータを有する。該複数の非共用「クリー
ンデータ有り」インジケータのそれぞれは、該複数のコ
ンピュータプロセッサのそれぞれに対応する。コンピュ
ータシステムは、また、複数のコンピュータプロセッサ
および外部メモリに接続された共用「変更済みデータ有
り」インジケータを有する。コンピュータシステムは、
また、複数のコンピュータプロセッサおよび外部メモリ
に接続されたデータバスおよびアドレスバスを備える。
この方法は、また、複数の非共用「クリーンデータ有
り」インジケータ、共用「変更済みデータ有り」インジ
ケータ、およびアドレスバス上に置かれた信号にしたが
って、コンピュータシステムにおけるデータを共用する
ことを含む。

【００１１】この発明は、また、複数のコンピュータプ
ロセッサを有するコンピュータシステムを備えることが
できる。それぞれのコンピュータプロセッサは内部キャ
ッシュメモリを有しており、該システムは、該複数のコ
ンピュータプロセッサに接続された外部メモリを有す
る。非共用「クリーンデータ有り」インジケータ手段
は、複数のコンピュータプロセッサに接続される。

【００１２】

【発明の実施の形態】以下の説明および図は、一般に、
複数のコンピュータプロセッサを有するデータ記憶装置
を開示する。ここで、それぞれのコンピュータプロセッ
サは内部メモリを有しており、複数の非共用「クリーン
データ有り」インジケータは、複数のコンピュータプロ
セッサに接続されている。複数の非共用「クリーンデー
タ有り」インジケータのそれぞれは、複数のコンピュー
タプロセッサのそれぞれに対応する。複数のコンピュー
タプロセッサのそれぞれは、要求されたデータが、変更
されていない状態で自身の内部メモリに含まれるとき、
自身の対応する非共用「クリーンデータ有り」をアサー
トするよう適合されている。

【００１３】また、以下の説明および図は、コンピュー
タシステムにおいてデータを共用する方法を開示する。
この方法は、複数のコンピュータプロセッサを有するコ
ンピュータシステムを設けることを含む。それぞれのコ
ンピュータプロセッサは内部メモリを有しており、該複
数のコンピュータプロセッサには外部メモリが接続され
ている。このコンピュータシステムはまた、複数のコン
ピュータプロセッサに接続された複数の非共用「クリー
ンデータ有り」インジケータを有する。複数の非共用
「クリーンデータ有り」インジケータのそれぞれは、複
数のコンピュータプロセッサのそれぞれに対応する。こ
のコンピュータシステムは、また、複数のコンピュータ
プロセッサおよび外部メモリに接続された、共用「変更
済みデータ有り」インジケータを有する。このコンピュ
ータシステムは、また、複数のコンピュータプロセッサ
および外部メモリに接続されたデータバスおよびアドレ
スバスを備える。この方法は、複数の非共用「クリーン
データ有り」インジケータ、共用「変更済みデータ有
り」インジケータ、およびアドレスバスに置かれた信号
に従って、コンピュータシステムにおけるデータを共用
することを含む。

【００１４】以下の説明および図は、また、複数のコン
ピュータプロセッサ備えるコンピュータシステムを開示
する。それぞれのコンピュータプロセッサは、内部キャ
ッシュメモリを有する。コンピュータシステムは、ま
た、複数のコンピュータプロセッサに接続された外部メ
モリを有し、非共用「クリーンデータ有り」インジケー
タ手段は、該複数のコンピュータプロセッサに接続され
ている。

【００１５】好ましい典型的な実施形態において、１つ
の共用クリーンキャッシュヒット信号を持つバス・アー
キテクチャを備えたコンピュータシステムにおける複数
のコンピュータプロセッサ間に、サイドバンド（sideba
nd）信号が加えられる。このサイドバンド信号は、クリ
ーンデータが、該システムのメモリからではなく、該シ
ステムにおけるコンピュータプロセッサ間で直接的にコ
ピーされることを可能にする。１つの共用クリーンキャ
ッシュヒット信号を有するバス・アーキテクチャは周知
であり、Ｐｅｎｔｉｕｍ（商標）ＰｒｏおよびＰｅｎｔ
ｉｕｍ（商標）（これらは、カリフォルニアのサンタク
ララにあるインテル・コーポレーションから入手可能で
ある）のようなコンピュータプロセッサで使用されてい
る。クリーンデータをキャッシュ間でコピーすることを
可能にするサイドバンド信号の使用による著しく有利な
点は、外部メモリからデータを読み出すことなく、シス
テムにおけるプロセッサが、キャッシュされたデータを
共用することができることである。これは、外部メモリ
で大きな待ち時間を持つシステムにおいて、非常に高速
なデータ抽出を可能にする。

【００１６】ここで使用される用語「信号」は、物理的
な導線、および導線によって伝達される情報の両方を指
す。

【００１７】図１を参照すると、クリーンデータをキャ
ッシュ間でコピーする、第１の好ましい典型的な実施形
態が詳細に示されている。この例におけるコンピュータ
システム１０は、４個のコンピュータプロセッサ１２、
１４、１６および２０を有する。代替的に、コンピュー
タシステム１０は、任意の数のコンピュータプロセッサ
を有してよい。プロセッサ１２〜２０は、内部メモリキ
ャッシュ２２、２４、２６および３０をそれぞれ有す
る。外部メモリ３２およびメモリ制御装置３４は、アド
レスバス３６およびデータバス３８によって、プロセッ
サ１２〜２０に接続されている。メモリ制御装置３４
は、外部メモリ３２に関連付けられており、コマンドの
読み書き、エラー訂正、インターリービング、仮想アド
レスの物理アドレスへのマッピング、メモリ３２のリフ
レッシュ等の制御機能を実行する。メモリおよびメモリ
制御装置は、様々な種類および構成のものが利用可能で
あり、分離した構成または一体化した構成のいずれでも
よい。たとえば、外部メモリの中には、別のメモリ制御
装置を用いることなく、必要な制御機能のすべてを実行
するよう複雑な制御回路を備えたものがある。この発明
のクリーンデータのキャッシュ間コピーは、任意の種類
の外部メモリで使用することができ、特定の種類の外部
メモリおよびメモリ制御装置による使用に限定されると
考えるべきではない。実際、クリーンデータのキャッシ
ュ間コピーを、すべてのデータ記憶が外部メモリではな
くてコンピュータプロセッサ内に含まれるコンピュータ
システムに適用することができる。

【００１８】コンピュータシステム１０においては、デ
ータは、普通に保持される。すなわちコンピュータシス
テム１０においては、そのデータが外部メモリ３２にあ
ろうと、プロセッサキャッシュ２２〜３０にあろうと、
またはこれらのメモリデバイスの何らかの組合せの中に
あろうと、データの１つのバージョンのみが保持され
る。実際には、このマルチプロセッサのコンピュータシ
ステム１０において普通に使用されるデータのコピー
は、しばしば、外部メモリ３２と、プロセッサキャッシ
ュ２２〜３０のいずれかに同時に見つけられる。プロセ
ッサ１２〜２０のうちの１つプロセッサのみが、任意の
所与の時にデータを変更するようにし、同じデータの複
数のバージョンを持つことを回避するのが重要である。
したがって、共用される「変更済みデータ有り」信号、
すなわちＨＩＴＭ信号４０は、プロセッサ１２〜２０の
それぞれ、およびメモリ制御装置３４（または、前述し
たように、外部メモリの構成によっては外部メモリ３
２）に接続される。ＨＩＴＭ４０信号により、プロセッ
サ（たとえば、プロセッサ１２）は、他のプロセッサ１
４〜２０に、自身のキャッシュ２２におけるデータのコ
ピーを変更したことを示すことができる。他のプロセッ
サ１４〜２０が次にそのデータのコピーを要求したなら
ば、該データを変更したプロセッサ１２から、その変更
済み状態の該データが抽出される。

【００１９】好ましい実施形態におけるバス上のすべて
の信号は、ＨＩＴＭ信号４０を含めて、オープンドレイ
ン型のアクティブローである。したがって、アサートさ
れた信号は、電気的にロー（低）状態にあり、デアサー
トされると、電気的にハイ（高）状態になる。バス上の
信号は、すべて、電気的にハイのデアサートされた状態
に引き上げられる。それらを電気的にロー状態に引き下
げることにより、バス上の複数デバイスによって信号を
同時にアサートすることができる。代替的に、バスにお
ける信号は、該バス上のデバイス間で情報を通すための
任意の所望の構造を持ってよい。たとえば、バスは、様
々な信号がシリアルな形態で単一の導線上をコードワー
ドとして転送されるシリアルバスであってもよい。

【００２０】共用「クリーンデータ有り」信号、すなわ
ちＨＩＴ信号４２は、プロセッサ１２〜２０のそれぞれ
およびメモリ制御装置３４に接続される。ＨＩＴ信号４
２は、プロセッサ１２〜２０のうちの１つまたは複数の
プロセッサが、要求されたデータ（以下、要求データと
呼ぶ）のクリーンすなわち変更されていないコピーを自
身のキャッシュ２２〜３０に有していることを示す。プ
ロセッサ１２〜２０は、自身のキャッシュ２２〜３０に
読み出して以来変更していない要求データのコピーを有
するとき、ＨＩＴ信号４２をアサートする。

【００２１】アドレスバス３６は、要求データのアドレ
スを伝達するのに使用され、データバス３８は、要求デ
ータを転送するのに使用される。

【００２２】動作において、アドレスバス３６、データ
バス３８、ＨＩＴ信号４２およびＨＩＴＭ信号４０によ
り、プロセッサは、コンピュータシステム１０全体にお
けるデータの転送を調整することができる。第１の例
は、クリーンデータのキャッシュ間コピーを可能にする
サイドバンド信号（後述される）を用いることなく、共
用「クリーンデータ有り」信号４２を持つコンピュータ
システム１０の挙動について説明する。この第１の例に
おいて、データは、外部メモリ３２およびプロセッサ１
４およびプロセッサ１６のキャッシュ２４および２６に
含まれている（両方とも、データはクリーンな形態にあ
る）。プロセッサ１２は、データのコピーを必要とし、
よってプロセッサ１２は、該データのアドレスをアドレ
スバス３６上に置く。プロセッサ１４および１６は、該
要求されたデータを、自身のキャッシュ２４および２６
にクリーンな形態で有している。よって、プロセッサ１
４および１６は、共用ＨＩＴ信号４２をアサートし、コ
ンピュータシステム１０におけるプロセッサ１２〜２０
のうちの１つまたは複数のプロセッサが、要求データの
クリーンなコピーを持っていることを示す。ＨＩＴＭ信
号４０がアサートされないので、データは変更されてお
らず、コンピュータシステム１０には、該データの１つ
のバージョンのみが存在する。したがって、メモリ制御
装置３４は、メモリ３２からデータバス３８に要求デー
タをコピーし、要求側プロセッサ１２は、データバス３
８から自身のキャッシュ２２に該データをコピーする。
この例は、後述されるサイドバンド信号を用いることな
く共用「クリーンデータ有り」信号４２を持つバス・ア
ーキテクチャの不利な点を示している。要求データは、
２つのプロセッサ１４および１６のキャッシュ２４およ
び２６にクリーンな形態で含まれているにもかかわら
ず、より低速なメモリが、該データを供給する必要があ
る。

【００２３】データのアドレスをアドレスバス３６に置
くことによってデータが要求されることに注意された
い。好ましい実施形態では、アドレスバス３６に置かれ
たアドレスは、該データのメモリ３２における場所に対
応する。プロセッサのキャッシュ２２〜３０におけるデ
ータのコピーは、キャッシュメモリにおけるそれらの物
理的な場所が異なっていても、メモリ３２のアドレスで
ラベル表示される。しかしながら、ここで説明するクリ
ーンデータのキャッシュ間コピーは、データのアドレシ
ングまたはデータ要求の特定の方式に制限されない。し
たがって、様々なバス構成に容易に適用されうるよう、
ここでは広範に説明する。したがって、メモリ操作の異
なるフェーズのようなバス・アーキテクチャの詳細の多
くをここでは説明しないが、クリーンデータのキャッシ
ュ間コピーが、典型的には、読み出し操作のスヌープお
よびデータフェーズにのみ影響することに注意を向ける
のは、役立つであろう。

【００２４】第２の例では、データは、外部メモリ３２
およびプロセッサ１４のキャッシュ２４に含まれる。し
かしながら、この第２の例では、プロセッサ１４は、該
データを外部メモリ３２から自身のキャッシュ２４にコ
ピーした後に、該データを変更している。プロセッサ１
２は、該データのコピーを要求するため、アドレスバス
上に該データのアドレスを置く。プロセッサ１４はＨＩ
ＴＭ信号４０をアサートし、自身が、変更済みの形態で
要求データを有していることを示す。次に、プロセッサ
１４は、該変更済み要求データをデータバス３８上に置
き、プロセッサ１２は、該変更済みデータを、データバ
ス３８から自身のキャッシュ２２にコピーする。メモリ
制御装置３４も、該変更済みデータを外部メモリ３２に
コピーし、該データの以前のコピーを上書きし、コンピ
ュータシステム１０全体に該データの一意なバージョン
が存在するようにする。（メモリ３２における該データ
の以前のバージョンに対する変更済みデータのこのコピ
ー動作は、暗黙のライトバックと呼ばれる）。この第２
の例は、上記の第１の例とは異なり、サイドバンド信号
が含まれようと含まれまいと、第１の好ましい典型的な
実施形態におけるコンピュータシステム１０に適用され
る。

【００２５】非共用「クリーンデータ有り」サイドバン
ド信号、すなわちＨＩＴＣ信号（導線４４、４６、５０
および５２）がコンピュータシステム１０に加えられ、
クリーンデータのキャッシュ間コピーを可能にする。
（用語「サイドバンド」は、この信号が、好ましい典型
的な実施形態における標準のバス・アーキテクチャの一
部でないという事実を示す。それぞれのサイドバンド信
号の導線（たとえば、４４）は、１つのプロセッサ（た
とえば、１２）にのみ関連付けられ、該関連付けられた
プロセッサ１２によってのみアサートされる。データが
要求されたとき、自身のキャッシュ２２〜３０に該デー
タのクリーンなコピーを有するプロセッサ１２〜２０の
それぞれは、ＨＩＴＭ信号４０と共に、自身のＨＩＴＣ
０信号６０、７０、８０または９０を（導線４４〜５２
上に）アサートする。プロセッサ１２〜２０のうち、該
データのクリーンなコピーを有する１つのプロセッサ
が、該クリーンなデータをデータバス３８にコピーし、
これは、要求側プロセッサによって読み出されることが
できる。導線４４〜５２上のサイドバンドＨＩＴＣ信号
が、クリーンデータのキャッシュ間コピーを可能にし、
外部メモリ３２からのメモリ読み出しの回数を減らす。
これは、コンピュータシステム１０において、特に外部
メモリ３２が大きな待ち時間を有する場合に、メモリ動
作のスピードを大きく向上させることができる。

【００２６】マルチプロセッサ１２〜２０が要求データ
のクリーンなコピーを有するとき、該プロセッサのうち
の１つのみがデータバス３８上に要求データを供給す
る。そうでないと、複数の供給源が互いに衝突を起こし
てしまう。したがって、クリーンな要求データを持つプ
ロセッサ１２〜２０のそれぞれの優先順位を決めなけれ
ばならない。最も高い優先順位を持つプロセッサのみが
データを供給する。この調停プロセスを、任意の所望の
やり方で実行することができる。好ましい典型的な実施
形態では、４個のプロセッサ１２〜２０のそれぞれがク
リーンな要求データを有するときには、常に自身のＨＩ
ＴＣ０信号６０、７０、８０および９０をアサートす
る。それぞれのプロセッサ１２〜２０は、入力ＨＩＴＣ
１（６２、７２、８２および９２）、ＨＩＴＣ２（６
４、７４、８４および９４）、およびＨＩＴＣ３（６
６、７６、８６および９６）信号を調べ、自身よりも高
い優先順位を持つプロセッサが該データのコピーを有す
るかどうか判断する。有しなければ、該プロセッサが、
要求データをデータバス３８上に供給する。（プロセッ
サ１２から２０についてのＨＩＴＣ０信号６０、７０、
８０および９０は出力であり、ＨＩＴＣ１、ＨＩＴＣ２
およびＨＩＴＣ３信号６２〜６６、７２〜７６、８２〜
８６および９２〜９６は入力である）。

【００２７】プロセッサ１２〜２０は、自身のソケット
に配線される識別信号（図示せず）を持っているので、
それぞれが、自身の優先順位を認識することができる。
プロセッサ２０は最も高い優先順位を持ち、プロセッサ
１２は最も低い優先順位を持ち、残りは、「プロセッサ
２０＞プロセッサ１６＞プロセッサ１４＞プロセッサ１
２」の関係となっている。したがって、プロセッサ２０
は、他のプロセッサ１２〜１６のうちのいずれかがクリ
ーンデータのコピーを有しているかどうかにかかわりな
く、該クリーンデータを供給する。プロセッサ１６は、
プロセッサ２０がクリーンデータを有していない場合に
のみ該クリーンデータを供給する。プロセッサ１４は、
プロセッサ１６および２０がクリーンデータを有してい
ない場合にのみ該クリーンデータを供給する。プロセッ
サ１２は、プロセッサ１４、１６および２０がクリーン
データを有していない場合にのみ該クリーンデータを供
給する。

【００２８】この典型的な実施形態において、第１のＨ
ＩＴＣ信号導線４４は、プロセッサ１２に関連づけられ
ている。これは、プロセッサ１２のＨＩＴＣ０信号６０
に接続され、プロセッサ１４のＨＩＴＣ３信号７６に接
続され、プロセッサ１６のＨＩＴＣ２信号８４に接続さ
れ、プロセッサ２０のＨＩＴＣ１信号９２に接続されて
いる。第２のＨＩＴＣ信号導線４６は、プロセッサ１４
に関連づけられている。これは、プロセッサ１４のＨＩ
ＴＣ０信号７０に接続され、プロセッサ１２のＨＩＴＣ
１信号６２に接続され、プロセッサ１６のＨＩＴＣ３信
号８６に接続され、プロセッサ２０のＨＩＴＣ２信号９
４に接続されている。第３のＨＩＴＣ信号導線５０は、
プロセッサ１６に関連づけられている。これは、プロセ
ッサ１６のＨＩＴＣ０信号８０に接続され、プロセッサ
１２のＨＩＴＣ２信号６４に接続され、プロセッサ１４
のＨＩＴＣ１信号７２に接続され、プロセッサ２０のＨ
ＩＴＣ３信号９６に接続されている。第４のＨＩＴＣ信
号導線５２は、プロセッサ２０に関連づけられている。
これは、プロセッサ２０のＨＩＴＣ０信号９０に接続さ
れ、プロセッサ１２のＨＩＴＣ３信号６６に接続され、
プロセッサ１４のＨＩＴＣ２信号７４に接続され、プロ
セッサ１６のＨＩＴＣ１信号８２に接続されている。

【００２９】プロセッサ２０が最も高い優先順位を持つ
ので、プロセッサ２０は、データバス３８にデータを供
給する前に、自身のＨＩＴＣ１、ＨＩＴＣ２およびＨＩ
ＴＣ３信号９２、９４および９６を調べる必要はない。
同様に、プロセッサ１６は、自身のＨＩＴＣ２およびＨ
ＩＴＣ３信号８４および８６を調べる必要はなく、プロ
セッサ１４は自身のＨＩＴＣ３信号７６を調べる必要が
ない。したがって、後述する図４に示されるように、Ｈ
ＩＴＣ信号導線を、所望の場合には、これらの入力から
切り離したままにしてもよい。

【００３０】プロセッサ１２〜２２は、同一であって、
交換可能であるのが好ましいことに注意されたい。ソケ
ットに配線される識別信号（図示せず）およびサイドバ
ンド信号の配線は、データバス３８にクリーンな要求デ
ータを供給すべきかどうか判断するのにそれぞれのプロ
セッサが必要とする情報を提供する。

【００３１】上記の調停方式が単に例示的なものであ
り、該調停方式を実現するのにそれぞれのプロセッサに
必要な回路については、ここでは説明しない。しかしな
がら、上記の調停方式の詳細な説明が与えられたので、
プロセッサの設計に係わる当業者ならば、必要とされる
シンプルなハードウェアを簡単に付け加えることができ
るであろう。上記の調停方式により、プロセッサは、ソ
ケットにおける識別信号から自身の優先順位を判断し
て、より高い優先順位を持つプロセッサからのＨＩＴＣ
信号のみを調べればよい。この４個のプロセッサの例で
は、あるプロセッサが最も高い優先順位を持つ場合、該
プロセッサはいかなるＨＩＴＣ入力をも調べない。ある
プロセッサが３番目に高い優先順位を持つ場合、該プロ
セッサは自身のＨＩＴＣ１入力を調べる。あるプロセッ
サが２番目に高い優先順位を持つ場合、該プロセッサは
自身のＨＩＴＣ１およびＨＩＴＣ２入力を調べる。最後
に、あるプロセッサが最も低い優先順位を持つ場合、該
プロセッサは自身のすべてのＨＩＴＣ入力を調べる。調
べられたＨＩＴＣ入力のいずれかがアサートされたなら
ば、要求データはより高い優先順位のプロセッサによっ
て供給されるので、該プロセッサは要求データを供給し
ない。

【００３２】共用「クリーンデータ有り」信号を持つ既
存のバス・アーキテクチャにサイドバンド信号を付加す
ると、プロセッサ１２〜２０は、自身のＨＩＴＣ信号６
０、７０、８０および９０をアサートするときは常に、
ＨＩＴＭ信号４０をアサートする必要がある。これによ
り、プロセッサ１２〜２０のうちの１つのプロセッサが
クリーンデータを供給するのと同じ時に、メモリ制御装
置３４が該クリーンデータを供給しようとするのが回避
され、よってメモリ制御装置３４およびプロセッサ１２
〜２０の間のバス衝突が回避される。この第１の好まし
い典型的な実施形態は、共用「クリーンデータ有り」信
号を持つバス・アーキテクチャに基づいているので、メ
モリ制御装置３４は、上記の第１の例で述べたように、
クリーンな要求データのすべてを供給しようとする。し
たがって、プロセッサは、クリーンデータを供給する前
に、自身のＨＩＴＭ信号４０をアサートして、メモリ制
御装置３４に、プロセッサが変更済みデータを供給する
ことを示さなければならない（変更済みデータが全く存
在しないとしても）。これは、暗黙のライトバックを発
生させるという副次的効果を持ち、メモリ制御装置３４
は、データバス３８からメモリ３２にデータをコピーす
る。この場合、メモリ３２における既存のデータに対し
て、該データの同じクリーンなバージョンをコピーする
こととなり、メモリ３２におけるデータは事実上変更さ
れないままである。

【００３３】ＨＩＴＭおよびＨＩＴＣ０信号のアサート
処理を、図２のフローチャートに示す。この処理は、典
型的には、「スヌーピング」と呼ばれ、メモリ操作の
「スヌープ」フェーズ中に実行される。コンピュータシ
ステム１０におけるあるデバイスが、アドレスバス３６
上にアドレスを置くことによって読み出し操作を実行し
たとき、それぞれのプロセッサ１２〜２０は、自身のキ
ャッシュ２２〜３０におけるアドレスをスヌープし、そ
の結果を、ＨＩＴ、ＨＩＴＭおよびＨＩＴＣ信号４２、
４０および４４〜５２で報告する。こうして、それぞれ
のプロセッサ（たとえば、１２）が、アドレスバス３６
上にデータの要求を見たとき、該プロセッサは、該要求
データについて自身のキャッシュ２２を調べる。該要求
データが、変更済みの形態で格納されていたならば（１
００）、プロセッサ１２はＨＩＴＭ４０信号をアサート
する（１０２）。該要求データがクリーンな形態で格納
されていたならば（１０４）、該プロセッサ１２は、Ｈ
ＩＴＭ信号４０およびＨＩＴＣ０信号６０をアサートす
る。前述したように、ＨＩＴＭ信号４０がアサートされ
ると、暗黙のライトバックを発生させるけれども、メモ
リ制御装置３４が該データを供給することが回避され
る。

【００３４】典型的なコンピュータプロセッサは、メモ
リ制御装置３４に類似したキャッシュ制御装置（図示せ
ず）を備え、これは、スヌーピング機能の多くまたはす
べてを実行する。

【００３５】以下のスヌープ結果表は、それぞれの起こ
りうるスヌープ結果のコンピュータシステム１０に対す
る影響を要約したものである。

【００３６】

【表１】

【００３７】この表は、トランザクションのいくつかの
種類についての結果を要約したものであり、メモリの読
み出し、書き込み、読み出しかつ無効化、および無効化
を含んでいる。後者の２つのトランザクションは、デー
タを変更しようとしているプロセッサによって実行され
る。この種類のトランザクションを検知したコンピュー
タシステム１０の他のプロセッサは、自身のキャッシュ
から、該データのクリーンなコピーを消去し、該データ
の異なるバージョンが該システムに存在するのを回避す
る。こうして、プロセッサが、要求データの変更済みコ
ピーを実際に持つ場合には、他のプロセッサのいずれ
も、クリーンまたは変更済みの該データのコピーを持つ
ことはない。（読み出しかつ無効化トランザクションお
よび無効化トランザクションは、要求側プロセッサが、
共用モードではなく排他的モードで該データを持つこと
を示す）。

【００３８】いかなる信号もアサートされない一番目の
行（メモリ読み出し状態０００とする）は、どのプロセ
ッサも、クリーンおよび変更済み形態のいずれの要求デ
ータも持たず、メモリ制御装置３４が該データを供給す
る。メモリ読み出し状態００１においては、ＨＩＴＭ信
号のみがアサートされ、変更済みデータを持つプロセッ
サが該データを供給する。メモリ読み出し状態０１０は
不正状態を示す。なぜならば、プロセッサが要求データ
のクリーンなコピーを持つ場合には該プロセッサは自身
のＨＩＴＣおよびＨＩＴＭ信号をアサートするはずだか
らである。メモリ読み出し状態０１１は、スヌープのス
トール（stall；機能停止）であり、これは、少なくと
も１つのプロセッサが、自身のスヌープ結果を配信する
準備ができていないことを意味する。メモリ読み出し状
態１００も不正状態を示す。これは、ＨＩＴＣ信号がア
サートされて、メモリ制御装置３４がプロセッサと同じ
時にデータバスにデータを供給しようとするのを回避す
るときは常に、ＨＩＴＭ信号がアサートされるはずだか
らである。メモリ読み出し状態１０１は、少なくとも１
つのプロセッサが要求データのクリーンなコピーを持
ち、最も高い優先順位を持つプロセッサが該データを供
給することを示す。再び言うと、この状態におけるＨＩ
ＴＭのアサートは、メモリ制御装置３４とのバス衝突を
回避するための偽のアサートである。メモリ読み出し状
態１１０は不正状態である。これは、メモリ制御装置３
４とのバス衝突を再び発生させるからである。最後に、
メモリ読み出し状態１１１はスヌープのストールであ
る。この表は、また、メモリ書き込みのトランザクショ
ン中にＨＩＴＣ信号をアサートすることが不正であるこ
とを示す。前述したように、クリーンデータのキャッシ
ュ間コピーを可能にするサイドバンドＨＩＴＣ信号は、
メモリ読み出し操作にのみ影響を及ぼす。

【００３９】コンピュータシステム１０におけるメモリ
読み出し操作を、図３に示す。最初に、コンピュータシ
ステム１０において、データがプロセッサにより要求さ
れる（１１０）。ＨＩＴＭ信号４０が調べられ、それが
アサートされたかどうか判断する（１１２）。ＨＩＴＭ
信号４０がアサートされていなければ、メモリ制御装置
３４が、要求データをデータバス３８に供給する（１１
４）。次に、データを要求するプロセッサが、データバ
ス３８からデータをコピーする（１１６）。ＨＩＴＭ４
０信号がアサートされ、少なくとも１つのＨＩＴＣ信号
がアサートされたならば（１２０）、クリーンな形態で
要求データを持つ最も優先順位の高いプロセッサが、デ
ータバス３８にデータを供給する（１２６）。次に、該
データを要求したプロセッサは、データバス３８から該
データをコピーし（１１６）、メモリ制御装置３４は、
データバス３８からメモリ３２に該クリーンデータをコ
ピーする（１３０）。ＨＩＴＭ４０信号がアサートさ
れ、ＨＩＴＣ信号がアサートされなければ（１２０）、
変更済みの形態で要求データを持つプロセッサが、デー
タバス３８にデータを供給する（１２２）。次に、該デ
ータを要求したプロセッサが、データバス３８から該デ
ータをコピーし（１１６）、メモリ制御装置３４は、デ
ータバス３８からメモリ３２に該変更済みデータをコピ
ーする（１２４）。

【００４０】第２の好ましい典型的な実施形態におい
て、ＨＩＴＣ信号は、サイドバンド信号として付加され
るのではなく、バス・アーキテクチャに含まれ、ＨＩＴ
信号４２は除外される。これにより、メモリ制御装置
が、不必要な暗黙のライトバックを回避することが可能
となる・図４を参照すると、この典型的な実施形態にお
けるコンピュータシステム２１０は、４個のプロセッサ
２１２、２１４、２１６および２２０を含む。該プロセ
ッサ２１２〜２２０のそれぞれは、内部メモリキャッシ
ュ２２２、２２４、２２６および２３０を含む。また、
コンピュータシステム２１０は、メモリ制御装置２３４
と、関連する外部メモリ２３２を含む。コンピュータシ
ステム２１０のこれらの構成要素を相互接続するバス
は、アドレスバス２３６、データバス２３８、共用「変
更済みデータ有り」（ＨＩＴＭ）信号２４０、および４
個の非共用「クリーンデータ有り」（ＨＩＴＣ）信号導
線２４４、２４６、２５０および２５２を含む。アドレ
スバス２３６、データバス２３８、およびＨＩＴＭ信号
２４０は、メモリ制御装置２３４と、４個のプロセッサ
２１２〜２２０のそれぞれに接続される。ＨＩＴＣ信号
導線２４４〜２５２は、メモリ制御装置２３４およびプ
ロセッサ２１２〜２２０に必要に応じて接続される。

【００４１】前述したように、ここで示される典型的な
調停方式は、それぞれのＨＩＴＣ信号導線２４４〜２５
２が４個のプロセッサ２１２〜２２０のすべてに接続さ
れることを必要としない。第１のＨＩＴＣ信号導線２４
４は、第１のプロセッサ２１２に関連付けられており、
第１のプロセッサ２１２のＨＩＴＣ０信号出力２６０
と、メモリ制御装置２３４に接続される。第２のＨＩＴ
Ｃ信号導線２４６は、第２のプロセッサ２１４に関連付
けられており、第２のプロセッサ２１４のＨＩＴＣ０信
号出力２７０と、第１のプロセッサ２１２のＨＩＴＣ１
信号入力２６２と、メモリ制御装置２３４に接続され
る。第３のＨＩＴＣ信号導線２５０は、第３のプロセッ
サ２１６に関連付けられており、第３のプロセッサ２１
６のＨＩＴＣ０信号出力２８０と、第２のプロセッサ２
１２のＨＩＴＣ２信号入力２６４と、第２のプロセッサ
２１４のＨＩＴＣ１信号入力２７２と、メモリ制御装置
２３４に接続される。第４のＨＩＴＣ信号導線２５２
は、第４のプロセッサ２２０に関連付けられており、第
４のプロセッサ２２０のＨＩＴＣ０信号出力２９０と、
第１のプロセッサ２１２のＨＩＴＣ３信号入力２６６
と、第２のプロセッサ２１４のＨＩＴＣ２信号入力２７
４と、第３のプロセッサ２１６のＨＩＴＣ１信号入力２
８２と、メモリ制御装置２３４に接続される。こうし
て、プロセッサ２１４〜２２０のうちの３個のプロセッ
サについて、ＨＩＴＣ１信号入力２９２、ＨＩＴＣ２信
号入力２８４および２９４、ＨＩＴＣ３信号入力２７
６、２８６および２９６は、未使用のままにされる。

【００４２】この実施形態のＨＩＴＭおよびＨＩＴＣ０
信号のアサート処理を、図５のフローチャートに示す。
コンピュータシステム２１０におけるデバイスが、アド
レスバス２３６上にアドレスを置くことによって読み出
し操作を実行するとき、それぞれのプロセッサ２１２〜
２２０は、自身のキャッシュ２２２〜２３０におけるア
ドレスをスヌープし、その結果を、ＨＩＴＭおよびＨＩ
ＴＣ信号２４０および２４４〜２５２で報告する。こう
して、それぞれのプロセッサ（たとえば、２１２）が、
アドレスバス２３６上にデータの要求を見たとき、該プ
ロセッサは自身のキャッシュを調べて、要求データが変
更済みの形態でそこに格納されているかどうか判断する
（３００）。格納されているならば、プロセッサ２１２
は、ＨＩＴＭ２４０信号をアサートする（３０２）。格
納されていなければ、プロセッサ２１２は自身のキャッ
シュを調べて、要求データがクリーンな形態で格納され
ているかどうか判断する（３０４）。該キャッシュがク
リーンなデータを含むならば、プロセッサ２１２は、自
身のＨＩＴＣ０信号２６０をアサートする。このこと
は、メモリ制御装置２３４とのバス衝突を回避するのに
必要な偽のＨＩＴＭ信号のアサートを必要としない点
で、第１の典型的な実施形態と異なる。ＨＩＴＣ信号導
線２４４〜２５２がメモリ制御装置２３４に接続されて
いるので、プロセッサがクリーンな要求データをデータ
バス２３８に供給することがわかる。言い換えると、メ
モリ制御装置２３４は、ＨＩＴＭ信号２４０およびＨＩ
ＴＣ信号導線２４４〜２５２がデアサートされたままで
あるときに、要求データをデータバス２３８に供給すれ
ばよい。メモリ制御装置２３４は、ＨＩＴＭ信号２４０
がアサートされたとき、前述したように、暗黙のライト
バックを行って、変更済みデータをメモリ２３にコピー
する。

【００４３】以下のスヌープ結果の表は、それぞれの起
こりうるスヌープ結果の、コンピュータシステム２１０
に対する影響を要約したものである。

【００４４】

【表２】

【００４５】コンピュータシステム２１０におけるメモ
リ読み出し操作を、図６のフローチャートに示す。最初
に、コンピュータシステム２１０において、データがプ
ロセッサにより要求される（３１０）。ＨＩＴＭ２３０
信号がアサートされると（３１２）、変更済みの形態で
要求データを持つプロセッサは、データバス２３８にデ
ータを供給する（３１４）。次に、データを要求するプ
ロセッサは、データバス２３８から該データをコピーし
（３２０）、メモリ制御装置２３４は、データバス２３
８からメモリ２３２に変更済みデータをコピーする（３
１６）。ＨＩＴＭ信号２４０がアサートされず（３１
２）、かつ少なくとも１つのＨＩＴＣ信号がアサートさ
れたならば（３２２）、要求データをクリーンな形態で
持つ優先順位の最も高いプロセッサが、データバス２３
８にデータを供給する。次に、該データを要求したプロ
セッサは、データバス２３８から該データをコピーする
（３２０）。ＨＩＴＭ信号２４０およびＨＩＴＣ信号が
デアサートされたままならば（３１２および３２２）、
メモリ制御装置２３４は、データバス２３８に要求デー
タを供給する（３２６）。次に、データを要求したプロ
セッサは、データバス２３８から該データをコピーする
（３２０）。

【００４６】この発明の好ましい実施形態を詳細で説明
してきたが、創意にとんだ概念を様々に具現化して利用
することができること、および特許請求の範囲は、従来
技術によって制限されるような場合を除き、このような
様々な形態を含むよう解釈されるべきであることは理解
されるであろう。

【００４７】本発明は、以下の実施態様を含む。 （１）それぞれが内部メモリを持つ複数のコンピュータ
プロセッサと、前記複数のコンピュータプロセッサに接
続された複数の非共用「クリーンデータ有り」インジケ
ータとを備え、前記複数の非共用「クリーンデータ有
り」インジケータのそれぞれは、前記複数のコンピュー
タプロセッサのそれぞれに対応しており、前記複数のコ
ンピュータプロセッサのそれぞれは、要求されたデータ
が、変更されていない状態で自身の内部メモリに含まれ
るとき、自身の対応する非共用「クリーンデータ有り」
インジケータをアサートするよう適合される、データ記
憶装置。 （２）前記要求データを有するコンピュータプロセッサ
が、該データを変更していないとき、該要求データは前
記変更されていない状態にある、上記（１）に記載のデ
ータ記憶装置。 （３）前記複数の非共用「クリーンデータ有り」インジ
ケータのそれぞれは、前記複数のコンピュータプロセッ
サのうちの１つのみによってアサートされるよう適合さ
れている、上記（１）に記載のデータ記憶装置。 （４）前記複数のコンピュータプロセッサに接続された
外部メモリを備える、上記（１）に記載のデータ記憶装
置。 （５）前記複数の非共用「クリーンデータ有り」インジ
ケータは、前記外部メモリに接続される、上記（４）に
記載のデータ記憶装置。

【００４８】（６）前記複数のコンピュータプロセッサ
に接続された共用「変更済みデータ有り」インジケータ
をさらに備える、上記（４）に記載のデータ記憶装置。 （７）前記共用「変更済みデータ有り」インジケータ
は、前記外部メモリに接続される、上記（６）に記載の
データ記憶装置。 （８）前記共用「変更済みデータ有り」インジケータ
は、アサート状態および非アサート状態を含み、該アサ
ート状態は、変更済みデータがあることを示す、上記
（４）に記載のデータ記憶装置。 （９）前記共用「変更済みデータ有り」インジケータ
は、前記複数のコンピュータプロセッサのいずれかによ
ってアサートされるよう適合される、上記（４）に記載
のデータ記憶装置。 （１０）前記複数のコンピュータプロセッサに接続され
た共用「クリーンデータ有り」インジケータをさらに備
え、前記複数のコンピュータプロセッサのそれぞれは、
前記要求されたデータが、前記変更されていない状態で
自身の内部メモリに含まれるとき、前記共用「クリーン
データ有り」インジケータをアサートするよう適合され
る、上記（１）に記載のデータ記憶装置。

【００４９】（１１）前記共用「クリーンデータ有り」
インジケータは、前記複数のコンピュータプロセッサの
いずれかにより同時にアサートされるよう適合される、
上記（１０）に記載のデータ記憶装置。 （１２）前記共用「クリーンデータ有り」インジケータ
は、少なくとも１つの外部メモリに接続される、上記
（１０）に記載のデータ記憶装置。 （１３）コンピュータシステムにおいてデータを共用す
る方法であって、それぞれが内部メモリを持つ複数のコ
ンピュータプロセッサと、該複数のコンピュータプロセ
ッサに接続された外部メモリと、該複数のコンピュータ
プロセッサに接続された複数の非共用「クリーンデータ
有り」インジケータと、該複数のコンピュータプロセッ
サおよび前記外部メモリに接続された共用「変更済みデ
ータ有り」インジケータと、該複数のコンピュータプロ
セッサおよび該外部メモリに接続されたデータバスと、
該複数のコンピュータプロセッサおよび該外部メモリに
接続されたアドレスバスとを備える前記コンピュータシ
ステムを設けるステップと、前記複数の非共用「クリー
ンデータ有り」インジケータ、前記共用「変更済みデー
タ有り」インジケータ、および前記アドレスバスに置か
れた信号に従って、前記コンピュータシステムにおける
データを共用するステップと、を含み、前記複数の非共
用「クリーンデータ有り」インジケータのそれぞれは、
前記複数のコンピュータプロセッサのそれぞれに対応す
る、データを共用する方法。 （１４）前記複数のコンピュータプロセッサのそれぞれ
は、要求されたデータが変更されていない状態で自身の
内部メモリに含まれるとき、前記非共用「クリーンデー
タ有り」インジケータをアサートするステップをさらに
含む、上記（１３）に記載の方法。 （１５）前記複数のコンピュータプロセッサのそれぞれ
は、要求されたデータが変更済みの状態で自身の内部メ
モリに含まれるとき、前記共用「変更済みデータ有り」
インジケータをアサートするステップをさらに含む、上
記（１３）に記載の方法。

【００５０】（１６）前記データを共用するステップ
は、データ要求について前記アドレスバスを前記複数の
コンピュータプロセッサおよび前記外部メモリが監視す
るステップと、前記データバスに要求されたデータを転
送するかどうか、前記複数のコンピュータプロセッサの
それぞれおよび前記外部メモリが判断するステップと、
を含む、上記（１３）に記載の方法。 （１７）前記複数の非共用「クリーンデータ有り」イン
ジケータおよび前記共用「変更済みデータ有り」インジ
ケータがアサートされていなければ、前記アドレスバス
上に前記要求されたデータのアドレスが現れた後、該要
求されたデータを前記外部メモリが前記データバスに転
送するステップを含む、上記（１６）に記載の方法。 （１８）前記要求されたデータが、前記複数のコンピュ
ータプロセッサのうちの１つのプロセッサの前記内部メ
モリに格納され、前記複数のコンピュータプロセッサの
うちの前記１つのプロセッサが、前記内部メモリにおけ
る前記要求されたデータを変更しており、前記複数の非
共用「クリーンデータ有り」インジケータがアサートさ
れておらず、前記共用「変更済みデータ有り」インジケ
ータがアサートされたならば、前記複数のコンピュータ
プロセッサのうちの前記１つのプロセッサが、前記要求
されたデータを前記データバスに転送する、上記（１
６）に記載の方法。 （１９）前記外部メモリが、前記データバスから前記要
求されたデータをコピーするステップをさらに含む、上
記（１８）に記載の方法。 （２０）前記要求されたデータが、前記複数のコンピュ
ータプロセッサのうちの１つのプロセッサの前記内部メ
モリに格納され、前記複数のコンピュータプロセッサの
うちの前記１つのプロセッサが、前記内部メモリにおけ
る前記要求されたデータを変更しておらず、前記複数の
コンピュータプロセッサのうちの前記１つのプロセッサ
に対応する前記複数の非共用「クリーンデータ有り」イ
ンジケータのうちの１つがアサートされ、前記要求され
たデータのアドレスが前記アドレスバス上に現れた後、
前記複数のコンピュータプロセッサのうちの前記１つの
プロセッサが、前記要求されたデータを前記データバス
に転送するステップをさらに含む、上記（１６）に記載
の方法。

【００５１】（２１）前記要求されたデータが、前記複
数のコンピュータプロセッサのうちの少なくとも２つの
前記内部メモリに格納され、前記複数の非共用「クリー
ンデータ有り」インジケータのうちの少なくとも２つが
アサートされ、前記複数のコンピュータプロセッサのう
ちの前記少なくとも２つのどれが最も高い優先順位を持
つかを判断するために、前記複数の非共用「クリーンデ
ータ有り」インジケータのうちの前記アサートされた少
なくとも２つを調べ、前記複数のコンピュータプロセッ
サのうちの前記少なくとも２つが、前記要求されたデー
タを前記データバス上に転送するかどうか判断する、上
記（２０）に記載の方法。 （２２）前記複数の非共用「クリーンデータ有り」イン
ジケータは優先順位をつけられ、前記複数のコンピュー
タプロセッサは優先順位をつけられ、前記複数のコンピ
ュータプロセッサのうちの前記少なくとも２つのどれが
最も高い優先順位を持つかを判断するためにアサートさ
れた前記複数の非共用「クリーンデータ有り」インジケ
ータのうちの前記少なくとも２つを調べる前記ステップ
は、前記複数のコンピュータプロセッサのうちの前記少
なくとも２つのそれぞれが、自身の優先順位と、アサー
トされた複数の非共用「クリーンデータ有り」インジケ
ータのうちの前記少なくとも２つのうちの最も高い優先
順位とを比較することを含み、自身の非共用「クリーン
データ有り」インジケータをアサートした最も高い優先
順位を持つコンピュータプロセッサが、前記データバス
上に前記要求データを転送するようにする、上記（２
１）に記載の方法。 （２３）前記コンピュータシステムは、前記複数のコン
ピュータプロセッサおよび前記外部メモリに接続された
共用「クリーンデータ有り」インジケータをさらに備え
ており、要求されたデータが、変更されていない状態で
自身の内部メモリに含まれるとき、前記複数のコンピュ
ータプロセッサのそれぞれが、前記共用「クリーンデー
タ有り」インジケータをアサートする、上記（１３）に
記載の方法。 （２４）要求されたデータが、変更されていない状態で
自身の内部メモリに含まれるとき、前記複数のコンピュ
ータプロセッサのそれぞれが、自身の非共用「クリーン
データ有り」インジケータおよび共用「変更済みデータ
有り」インジケータをアサートするステップをさらに含
む、上記（２３）に記載の方法。 （２５）前記共用「変更済みデータ有り」インジケータ
および前記複数の非共用「クリーンデータ有り」インジ
ケータのうちの少なくとも１つがアサートされたとき、
前記外部メモリが、前記要求データを前記データバスか
らコピーするステップをさらに含む、上記（２４）に記
載の方法。

【００５２】（２６）前記コンピュータシステムにおけ
る複数のコンピュータプロセッサに関連付けられた非共
用「クリーンデータ有り」インジケータに複数の信号を
置くステップと、前記複数の信号に基づいて、前記コン
ピュータシステムにおけるデータバスにデータを置くス
テップと、を含む、コンピュータシステムを操作する方
法。 （２７）それぞれが内部キャッシュメモリを持つ複数の
コンピュータプロセッサと、前記複数のコンピュータプ
ロセッサに接続された外部メモリと、前記複数のコンピ
ュータプロセッサに接続された、非共用「クリーンデー
タ有り」インジケータと、を備えるコンピュータシステ
ム。

【００５３】

【発明の効果】プロセッサのキャッシュ間において、ク
リーンデータをコピーすることができる。

【図面の簡単な説明】

【図１】１つの共用クリーンキャッシュヒット信号を持
つバス・アーキテクチャを備えたコンピュータシステム
のブロック図。

【図２】図１に示されるコンピュータシステムのプロセ
ッサが、自身の共用「変更済みデータ有り」信号および
自身の非共用「クリーンデータ有り」信号をアサートす
る場合を示すフローチャート。

【図３】図１のコンピュータシステムにおけるデータ読
み出し操作を示すフローチャート。

【図４】複数の非共用クリーンキャッシュヒット信号を
持つバス・アーキテクチャを備えたコンピュータシステ
ムのブロック図。

【図５】図４に示されるコンピュータシステムのプロセ
ッサが、自身の共用「変更済みデータ有り」信号および
自身の非共用「クリーンデータ有り」信号をアサートす
る場合を示すフローチャート。

【図６】図４のコンピュータシステムにおけるデータ読
み出し操作を示すフローチャート。

【符号の説明】

１２〜２０ プロセッサ ３２ 外部メモリ ３４ メモリ制御装置 ３６ アドレスバス ３８データバス ４０ ＨＩＴＭ信号線 ４２ ＨＩＴ信号線 ４４〜５２ ＨＩＴＣ信号線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/177 ６８２ Ｇ０６Ｆ 15/177 ６８２Ｊ Ｆターム(参考） 5B005 JJ12 KK14 MM01 NN12 NN45 NN53 PP11 5B045 DD12 DD13

Claims (1)

【特許請求の範囲】
1. 【請求項１】それぞれが内部メモリを持つ複数のコンピ
   ュータプロセッサと、 前記複数のコンピュータプロセッサに接続された複数の
   非共用「クリーンデータ有り」インジケータと、を備
   え、 前記複数の非共用「クリーンデータ有り」インジケータ
   のそれぞれは、前記複数のコンピュータプロセッサのそ
   れぞれに対応しており、 前記複数のコンピュータプロセッサのそれぞれは、要求
   されたデータが、変更されていない状態で自身の内部メ
   モリに含まれるとき、自身の対応する非共用「クリーン
   データ有り」インジケータをアサートするよう適合され
   る、データ記憶装置。