JP2002251283A

JP2002251283A - メモリ管理機構及びメモリ管理方法

Info

Publication number: JP2002251283A
Application number: JP2001046758A
Authority: JP
Inventors: Atsushi Mori; 篤史毛利
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-02-22
Filing date: 2001-02-22
Publication date: 2002-09-06

Abstract

(57)【要約】【課題】ロード／ストア命令に依存しないでデータＭ
ＭＵ例外検出を行う。【解決手段】パイプライン処理によって命令を実行す
るプロセッサに備えられ、アドレス変換バッファを用い
て、仮想アドレスを物理アドレスへ変換するメモリ管理
機構において、メモリ管理機構は仮想アドレスを入力
し、上記アドレス変換バッファに仮想アドレスと一致す
る物理アドレスが登録されているか否かを判定し、判定
した結果をヒット／ミス信号として出力するＴＡＧ２１
と、上記ヒット／ミス信号を入力し、入力したヒット／
ミス信号を解析して、上記アドレス変換バッファに仮想
アドレスと一致する物理アドレスが登録されていない場
合は、上記メモリ管理例外信号を出力する例外チェック
部２２と、上記例外チェック部からメモリ管理例外信号
を入力し、入力したメモリ管理例外信号を、次のクロッ
クサイクルにおいて出力するフリップフロップ３０とを
備えることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アウト・オブ・オ
ーダ完了機構を備えるマイクロプロセッサにおいて、ロ
ード／ストア処理パイプラインに非依存でデータＭＭＵ
例外検出を行うことにより、アウト・オブ・オーダ完了
機構を停止させることなく高性能を維持したメモリ管理
機構に関するものである。

【０００２】

【従来の技術】メモリ管理機構（ＭＭＵ）では、一般的
に仮想記憶方式によりメモリの管理を実施している。仮
想記憶とは、物理的に限られた容量しかないメモリを多
くのプロセスで分割使用する手段である（プロセッサ・
アーキテクチャｐｐ４３７−４５６、コンピュータ・ア
ーキテクチャ（ＤａｖｉｄＡ．Ｐａｔｔｅｒｓｏｎ，
ＪｏｈｎＬ．Ｈｅｎｎｅｓｓｙ著、富田眞治，村上和
彰，新實治男訳、日経ＢＰ社，１９９３年））。すなわ
ち、物理メモリを複数のブロックに分割し、そのブロッ
クを各プロセスに割り当てる方法である。この仮想記憶
という技術が考案される以前は、プログラムが物理メモ
リの容量を越えてしまった場合は、その容量の中でプロ
グラムを実行できるようにする全責任はプログラマにあ
った。すなわち、まずプログラムを小片に分割し互いに
排他的なものを見出す。そして、これらオーバレイ部分
をどういう順序で主記憶にロードするかを、全てユーザ
のプログラムで制御する。プログラマは、実行中に物理
メモリの制限を越えないように動作を保証しなければな
らない。こういうことが、プログラマの生産性を阻害す
る要因であった。このような苦労からプログラマを解放
する目的で考え出されたのが仮想記憶であり、プログラ
マに対しては実装する物理メモリよりも大容量で、かつ
連続する仮想のアドレス空間を提供する機構である。

【０００３】図６に、従来から用いられている仮想記憶
方式における仮想アドレスの変換方式について示す。仮
想アドレス（８００）は、仮想ページアドレスを示す上
位フィールド（８０１）とページ内オフセットを示す下
位フィールド（８０２）に分割される。仮想アドレス空
間と物理メモリ空間は、ページ内オフセット（８０２）
で示されるページサイズに分割される。仮想アドレス空
間には、仮想ページアドレス（８０１）で示される個数
だけのページが存在する。仮想アドレス空間中のどのペ
ージが、物理メモリ空間中のどのページに割り当てられ
るかは、ページ表（８１３）により管理される。このペ
ージ表の基点となるアドレスであるページ表ベース（８
１１）と、表の大きさの値であるページ表限界（８１
２）は、それぞれのシステムレジスタに格納されてい
る。

【０００４】仮想アドレスから物理アドレスを生成する
ためには、仮想アドレスの仮想ページアドレス（８０
１）とページ表ベース（８１１）を加算（８１５）し、
この値に基づいてページ表内の一つのページ表エントリ
（８１４）を特定する。この時に、加算器（８１５）の
出力がページ表限界（８１２）を超えないことを確認す
る（８１６）。この値を超えている場合は、エラーを検
知する。特定されたページ表エントリ（８１４）から物
理アドレス空間中の仮想ページアドレスを取り出し、仮
想アドレスのページ内オフセットと結合させて物理アド
レス（８２０）を生成する。そして、この物理アドレス
（８２０）により、主記憶等の物理メモリのアクセスを
行う。

【０００５】この仮想記憶方式では、当然仮想アドレス
空間で扱うページ数よりも、物理メモリ空間で扱うペー
ジ数は少ない。そのため、物理メモリ上にない仮想アド
レス空間上のページをプログラムがアクセスした場合に
は、ページ・フォールトが発生する。ページ・フォール
トでは、新たにページ表エントリを追加したり、２次記
憶（ディスク等）から物理メモリにプログラムをロード
する処理が必要となる。ページフォールトに伴う一連の
処理等は、ユーザプログラムが意識する必要はなく、オ
ペレーティング・システムの管理下に置かれるのが一般
的である。

【０００６】さらに、この仮想アドレスの変換を高速に
行うハードウェア機構として、図７に示すＴＬＢ（Ｔｒ
ａｎｓｌａｔｉｏｎＬｏｏｋａｓｉｄｅＢｕｆｆｅ
ｒ）がある。ＴＬＢとは、図６に示すページ表（８１
３）のキャッシュメモリのようなものであり、プロセッ
サは仮想アドレスでページ表をアクセスする代わりに、
ＴＬＢをアクセスすることにより高速にアドレス変換を
行うことが可能である。以下に、図７に示すフルアソシ
アティブ方式（仮想アドレスの一部をデコードしてエン
トリ選択を実施せず、ＴＬＢ内のエントリ毎に内蔵した
比較器のヒットミスによりエントリの選択を実施する構
成）のＴＬＢ（９００）について説明する。ＴＬＢ（９
００）は、０〜Ｎセットのページテーブルエントリ（Ｐ
ＴＥ）（９０３−０〜Ｎ）より構成されている。各ＰＴ
Ｅには、図６に示すページ表内のページ表エントリのコ
ピーを持つことが可能である。各ＰＴＥは、タグフィー
ルド（９０１）とデータフィールド（９０２）とアドレ
ス比較器（９０５）より構成されている。

【０００７】タグフィールド（９０１）は、以下の２フ
ィールド（ａ）〜（ｂ）より構成されている。（ａ）ＶＰＡ［３１：１２］：ＶｉｒｔｕａｌＰａｇ
ｅＡｄｄｒｅｓｓ（仮想ページアドレス）（ｂ）ＡＳＩＤ：ＡｄｄｒｅｓｓＳｐａｃｅＩＤ
（アドレス空間ＩＤ）ＯＳは、プロセス毎にＡＳＩＤを管理することにより多
重仮想アドレス空間を実現する。

【０００８】また、データフィールド（９０２）は、以
下の６フィールド（ｃ）〜（ｈ）より構成されている。（ｃ）ＰＰＡ［３１：１２］：ＰｈｙｓｉｃａｌＰａ
ｇｅＡｄｄｒｅｓｓ（物理ページアドレス）最小ページである４ｋＢサイズに対応した物理ページア
ドレスを保持。ＰＺフィールドで示されるページサイズ
に応じて、使用サイズが変更される。４ｋＢページ：ＰＰＡ［３１：１２］全て使用１６ｋＢページ：ＰＰＡ［１３：１２］を不使用６４ｋＢページ：ＰＰＡ［１５：１２］を不使用１２８ｋＢページ：ＰＰＡ［１７：１２］を不使用（ｄ）ＮＣ：ＮｏｎＣａｃｈａｂｌｅＡｒｅａｂ
ｉｔ（ノンキャッシャブルビット）０＝キャッシング可能領域１＝キャッシング不可領域

【０００９】（ｅ）ＡＣ［２：０］：ＡｃｃｅｓｓＣ
ｏｎｔｒｏｌｂｉｔｓ（アクセス制御ビット）ＡＣ［２］：０＝リードアクセス可能、１＝リードアク
セス不可ＡＣ［１］：０＝ライトアクセス可能、１＝ライトアク
セス不可ＡＣ［０］：０＝実行可能、１＝実行不可（ｆ）Ｍ：Ｍｏｄｉｆｙｂｉｔ（変更ビット）０＝ライトアクセス未発生１＝ライトアクセス発生（ｇ）Ｇ：ＧｌｏｂａｌＰａｇｅｂｉｔ（グローバ
ル・ページビット）０＝ローカル・ページ１＝グローバル・ページ（ｈ）Ｖ：ＥｎｔｒｙＶａｌｉｄｂｉｔ（有効ビッ
ト）０＝無効エントリ１＝有効エントリ

【００１０】各ＰＴＥ内のアドレス比較器（９０５）
は、プログラムで発生したメモリアクセス先の仮想ペー
ジに対するページ表エントリが、ＴＬＢに登録されてい
るかどうかをチェックするためのものである。アドレス
比較器（９０５）には、現在実行のプロセスに対するＡ
ＳＩＤと、このプロセスで発生したメモリアクセスに対
する仮想ページアドレスが径路８５０より入力されてい
る。さらに、タグフィールド（９０１）のＶＰＡ，ＡＳ
ＩＤと、データフィールド（９０２）のＧ，Ｖが入力さ
れている。まず、径路８５０からの仮想ページアドレス
とタグフィールド（９０１）のＶＰＡの比較１が実施さ
れる。また、径路８５０からのＡＳＩＤとタグフィール
ド（９０１）のＡＳＩＤの比較２はＧビットが０の時の
み有効とする。これら比較１，２の結果はＶビットが１
の時のみ有効であり、Ｖビットが０であれば無条件で比
較結果は不一致となる。

【００１１】全てのＰＴＥのアドレス比較器において比
較結果が一致しなかった場合（ＴＬＢミス）は、径路９
０６によりＴＬＢミスが発生したことが例外検出機構に
伝達される。例外検出機構では、ＴＬＢミスに伴う例外
処理が必要であることをプロセッサコアに伝達する。Ｔ
ＬＢミスは、仮想ページに対するページ表エントリがＴ
ＬＢに登録されていないことを意味する。そのため、こ
の例外処理ルーチンでは、ＴＬＢミスを起こしたページ
表エントリを径路９０８からＴＬＢへ登録するための一
連の処理を行い、メモリアクセスを再実行するためにＴ
ＬＢミスを発生した命令へ戻る処理を行う。

【００１２】いずれかのＰＴＥのアドレス比較器におい
て比較結果が一致した場合（ＴＬＢヒット）は、径路９
０６によりＴＬＢヒットしたことを出力制御部（９０
７）へ伝達する。出力制御部（９０７）では、ヒットし
たＰＴＥ内のデータフィールドのＰＰＡが出力（９１
０）され、物理アドレスを生成するために使用される。
同時に、ヒットしたＰＴＥ内のデータフィールドのＮ
Ｃ，ＡＣがメモリ管理部の制御部へ出力される。ＮＣビ
ットがセット（＝１）されていると、生成された物理ア
ドレスでアクセスしたデータをキャッシュメモリに登録
しないような処理が実行される。ＡＣビットは、生成さ
れた物理アドレスを用いて実施されるアクセスに対する
例外を検出ために使用される。また、生成された物理ア
ドレスを用いて実施されるアクセスがライト処理である
場合には、物理ページが変更されたことを示しており、
この情報は径路（９０９）によりＭビットをセットする
処理が実施される。通常ＯＳは、物理ページを物理メモ
リからページアウトする場合に、Ｍビットがセットされ
ていれば物理ページの内容を２次記憶に書き戻す処理を
実施する。

【００１３】図８に、従来のマイクロプロセッサのブロ
ック構成を示す。近年、マイクロプロセッサは、動作周
波数の向上を図るためにパイプライン処理により命令実
行が行われている。パイプライン処理とは複数の命令を
オーバラップさせて同時実行する技術である。１個の命
令の処理過程を複数の小さな処理過程（パイプライン・
ステージ）に分割する。各ステージが順に接続されて１
本のパイプラインを形成し、命令がパイプの一端から入
って複数のステージを進み最後にパイプのもう一方の端
から出て行く。このパイプラインの単位時間当りの処理
性能は、最も遅いステージの処理時間により決まる。そ
のため、通常は各ステージの処理時間が均一になるよう
に設計されている。Ｎステージからなるパイプライン処
理では、パイプライン処理されない場合に比較して、理
想的にはＮ倍の処理性能を達成することが可能である。
このようなパイプライン処理かされたマイクロプロセッ
サにおいて、ＴＬＢを用いた仮想記憶方式によるアドレ
ス変換処理は、プロセッサコアからは命令フェッチを行
うＩＦステージと、オペランドアクセスを行うＭＥＭス
テージで発生する。

【００１４】次に、図８に示す従来のマイクロプロセッ
サの基本的なパイプライン処理について説明する。この
マイクロプロセッサでは５段のステージより構成される
パイプライン処理が実行される。それらは、命令フェッ
チを行うＩＦステージと、命令デコードを行うＤステー
ジ、命令実行及びアドレス計算を行うＥ／Ａステージ
と、メモリアクセスを行うＭ（ＭＥＭ）ステージと、実
行結果を汎用レジスタに書き戻すＷ（ＷＢ）ステージで
ある。ＩＦステージでは、命令アドレスレジスタＩＡ
（１０００）の値により命令メモリＩ−ＭＥＭ（１０１
０）がアクセスされる。命令アドレスレジスタＩＡ（１
０００）には、命令ＴＬＢ（１０２０）により仮想から
物理へアドレス変換された物理アドレスが格納される。
この物理アドレスに対して、命令メモリＩ−ＭＥＭ（１
０１０）から読み出された命令コードは、まず命令キュ
ーＩ−Ｑ（１００９）に転送されて、その後、ＩＦ及び
Ｄステージ間のフリップフロップ（１００１）に転送さ
れる。また、ＩＡ（１０００）の値は、次命令アクセス
を行うために、インクリメンタ（１０１１）により＋４
されてマルチプレクサ（１０１８）を介して、命令ＴＬ
Ｂ（１０２０）を通して命令アドレスレジスタＩＡ（１
０００）に書き戻される。また、命令デコード部（１０
１２）では各種レジスタや演算器等の制御を行うための
制御信号を生成する。

【００１５】Ｄステージでは、主に、命令のデコード
と、命令コード中のソースレジスタ指定子によりレジス
タファイル（１０１４）の読み出しと、命令コード中に
埋め込まれている即値の生成等が行われる。これら即値
やレジスタ値は、Ｄ及びＥ／Ａステージ間のフリップフ
ロップ（１００２，１００３）に格納される。また、命
令コードがＤステージに入力された段階でパイプライン
制御部が活性化され、順次パイプライン制御が実行され
る。Ｅ／Ａステージでは、主に、命令実行とアドレス生
成が実行される。フリップフロップ（１００２，１００
３）の値は、演算部（１０１６）に転送され演算が実行
される。また、フリップフロップ（１００２，１００
３）の値は、アドレス生成部（１０１５）にも転送され
る。

【００１６】分岐命令が実行された時には、このアドレ
ス生成部（１０１５）の値はマルチプレクサと命令ＴＬ
Ｂ（１０２０）を介して、命令アクセス用の物理アドレ
スとして命令アドレスレジスタＩＡ（１０００）に格納
される。また、ロード／ストア命令が実行された時に
は、このアドレス生成部（１０１５）の値はデータＴＬ
Ｂ（１０２１）を介して、データメモリアクセス用の物
理アドレスとしてフリップフロップ（１００４）に取り
込まれて、次ステージに転送される。そして、この物理
アドレスによりデータメモリＤ−ＭＥＭ（１０１７）ア
クセスが実行される。

【００１７】ストア処理の場合は、汎用レジスタより読
み出したフリップフロップ（１００５）の値を、この物
理アドレスが示すデータメモリ（１０１７）のメモリ領
域へ格納する。演算部（１０１６）の演算結果は、ＭＥ
Ｍステージでそのまま転送されて、フリップフロップ
（１００７）へ格納され、ロード命令により読み出され
たデータは、フリップフロップ（１００６）に格納され
る。そして、これらフリップフロップ（１００６，１０
０７）に格納されたデータは、Ｗステージでマルチプレ
クサ（１０１９）を介してレジスタファイル（１０１
４）に書き戻される。

【００１８】図８に示す従来のマイクロプロセッサで
は、前述したように、５段のパイプライン処理で命令を
実行する。レジスタ間演算命令及びロード／ストア命令
では共に、命令フェッチ（ＩＦ）→命令デコード（Ｄ）
→オペランドアドレス生成（Ｅ／Ａ）→メモリアクセス
（Ｍ）→ライトバック（Ｗ）の順に５ステージで命令実
行がなされる。また、分岐命令では、命令フェッチ（Ｉ
Ｆ）→命令デコード（Ｄ）→分岐先アドレス生成（Ｅ／
Ａ）の順に３ステージで命令実行がなされる。そして、
パイプライン制御部（１０３０）では、これらパイプラ
イン制御を司っている。また、メモリ制御部（１０３
１）は、命令フェッチ及びオペランドアクセスの処理
と、各種例外処理を司っている。

【００１９】図９に、図８の従来のマイクロプロセッサ
における以下の４連続命令のパイプライン処理の一例を
示す。これら４連続命令間には、データ干渉（先行命令
の実行結果を、後続命令が使用すること）は発生しない
ものとする。また、全ての命令フェッチは、１クロック
サイクルで完了し、ロード命令によるメモリアクセス
は、３クロックサイクルかかるものとする。すなわち、
全ての命令のＩＦステージは、１クロックサイクルのみ
使用し、ロード命令のＭＥＭステージは、３クロックサ
イクル使用する。１）ＬＤＲ２，０（Ｒ１）：第１のロード命令２）ＬＤＲ３，０（Ｒ１）：第２のロード命令３）ＡＤＤＲ４，Ｒ５，Ｒ６：加算命令４）ＢＥＺＲ７，ＬＯＯＰ：条件分岐命令

【００２０】従来のマイクロプロセッサでは、先行する
命令があるステージで停止すると、これに後続するステ
ージも全て停止する。まず、第１のロード命令の実行
は、ＩＦ，Ｄ，Ａステージと１クロックサイクルで終
え、ＭＥＭステージにＣ４〜Ｃ６の３クロックサイクル
かけた後に、Ｃ７でＷＢステージが完了する。第２のロ
ード命令は、ＩＦ，Ｄステージと１クロックサイクルで
終え、第１のロード命令がＭＥＭステージで３クロック
かかっているＣ４〜Ｃ６の期間をＡステージにかける。
そして、ＭＥＭステージにＣ７〜Ｃ９の３クロックサイ
クルかけた後に、Ｃ１０でＷＢステージが完了する。第
３の加算命令は、ＩＦステージを１クロックサイクルで
終え、先行する２つのロード命令がＭＥＭステージでそ
れぞれ３クロックサイクルかかるため、Ｄ，Ｅ／Ａステ
ージを３クロックずつかけた後に、ＭＥＭ，ＷＢステー
ジを１クロックサイクルで終える。第４の条件分岐命令
は、ＩＦ，Ｄステージをそれぞれ３クロックサイクルか
けた後に、Ｅ／Ａステージを１クロックサイクルで終え
て、分岐処理を実行する。

【００２１】第１のロード命令は、Ｃ３でアドレス変換
と同時にオペランドアクセス・リクエスト（Ｌｏａｄ
Ｒｅｑｕｅｓｔ）の出力を開始する。このリクエストに
対して、Ｃ４でアクノリッジ（ＬｏａｄＡｃｋｎｏｗ
ｌｅｄｇｅ）が返され、第１のロード命令は、ＭＥＭス
テージに入りメモリアクセスを開始する。そして、Ｃ６
でエンド（ＬｏａｄＥｎｄ）が返されて、ＭＥＭステ
ージが終了する。第２のロード命令は、第１のロード命
令に対するアクノリッジがＣ４で返されると同時に、ア
ドレス計算を実施するＡステージに入り、アドレス変換
と同時にオペランドアクセス・リクエスト（Ｌｏａｄ
Ｒｅｑｕｅｓｔ）の出力を開始する。そして、Ｃ７で第
２のロード命令に対するアクノリッジ（ＬｏａｄＡｃ
ｋｎｏｗｌｅｄｇｅ）が返されるまで、リクエストの出
力とアドレス変換は継続される。Ｃ７のアクノリッジ
（ＬｏａｄＡｃｋｎｏｗｌｅｄｇｅ）からＣ９のエン
ド（ＬｏａｄＥｎｄ）までが第２のロード命令のＭＥ
Ｍステージである。

【００２２】図１０に、図８の従来のマイクロプロセッ
サにおいて、２個のロード命令が連続し、第２のロード
命令でＭＭＵ関連の例外が発生する場合のパイプライン
処理の一例を示す。まず、第１のロード命令の実行は、
ＩＦ，Ｄ，Ａステージと１クロックサイクルで終え、Ｍ
ＥＭステージにＣ４〜Ｃ６の３クロックサイクルかけた
後に、Ｃ７でＷＢステージが完了する。第２のロード命
令は、ＩＦ，Ｄステージと１クロックサイクルで終え、
第１のロード命令がＭＥＭステージで３クロックかかっ
ているＣ４〜Ｃ６の期間をＡステージにかける。そし
て、Ａステージの終了時に例外を検出し、Ｃ７〜Ｃ９で
ＥＩＴベクタへの分岐処理を行う。Ｃ１０からＥＩＴベ
クタ先の命令フェッチを開始する。

【００２３】第１のロード命令は、Ｃ３でアドレス変換
と同時にオペランドアクセス・リクエスト（Ｌｏａｄ
Ｒｅｑｕｅｓｔ）の出力を開始する。このリクエストに
対して、Ｃ４でアクノリッジ（ＬｏａｄＡｃｋｎｏｗ
ｌｅｄｇｅ）が返され、第１のロード命令は、ＭＥＭス
テージに入りメモリアクセスを開始する。そして、Ｃ６
でエンド（ＬｏａｄＥｎｄ）が返されて、ＭＥＭステ
ージが終了する。第２のロード命令は、第１のロード命
令に対するアクノリッジがＣ４で返されると同時に、ア
ドレス計算を実施するＡステージに入り、アドレス変換
と同時にオペランドアクセス・リクエスト（Ｌｏａｄ
Ｒｅｑｕｅｓｔ）の出力を開始する。そして、Ｃ６で第
１のロード命令に対するエンド（ＬｏａｄＥｎｄ）が
返されると同時に、第２のロード命令に対する例外を検
出し、第２のロード命令に対するオペランドリクエスト
をキャンセルする。これにより、第２のロード命令に対
するメモリアクセスは発生しない代わりに、Ｃ７〜Ｃ９
で例外処理ルーチンに入るためのＥＩＴベクタの分岐処
理を実施する。

【００２４】

【発明が解決しようとする課題】このように、単一パイ
プラインでかつイン・オーダ処理の従来のマイクロプロ
セッサでは、２個のロード／ストア命令が連続し、第２
のロード／ストア命令が例外を発生する場合、第１のロ
ード／ストア命令のＭＥＭステージの完了時点で例外検
出を行い、次クロックサイクルからＥＩＴベクタへの分
岐処理を開始する。これにより、従来のＴＬＢでは、図
７に示すように、例外検出を行うための処理経路は、特
に高速化を図られているわけではなく、処理時間がかか
る構成となっている。すなわち、ＴＬＢミス例外は各ペ
ージテーブルエントリの比較器の出力が全て一致しなか
った場合に発生する。また、アクセス例外はアクセスビ
ットＡＣを読み出し、オペランドアクセスの種類との照
合を行い、特定の条件が成立すれば発生する。

【００２５】この発明は、ロード／ストア処理パイプラ
インに依頼することなく、データＭＭＵ例外検出を行う
メモリ管理機構及び方法を提供することを目的とする。

【００２６】

【課題を解決するための手段】この発明に係るメモリ管
理機構は、一つの命令を複数の処理に分割して命令を実
行することによって複数の命令を順番に並行して実行す
る複数のパイプラインを備え、後続の非メモリアクセス
命令が先行のメモリアクセス命令よりも先に処理を完了
するプロセッサに備えられるメモリ管理機構において、
上記メモリ管理機構は、仮想アドレスと物理アドレスと
の対応を記憶するアドレス変換バッファを備え、仮想ア
ドレスを入力し、上記アドレス変換バッファに仮想アド
レスに対応する物理アドレスが登録されているか否かを
判定し、判定した結果、上記アドレス変換バッファに仮
想アドレスと一致する物理アドレスが登録されていなか
った場合に、実行中のメモリアクセス命令に後続する命
令を無効にするメモリ管理例外信号を出力することを特
徴とする。

【００２７】上記アドレス変換バッファは、さらに、物
理アドレスのアクセス状態を示すアクセスビットを上記
物理アドレスに対応させて記憶し、上記メモリ管理機構
は、仮想アドレスと一致する物理アドレスが登録されて
いる場合、上記物理アドレスに対応するアクセスビット
を上記アドレス変換バッファから読み込み、読みこんだ
アクセスビットと、上記物理アドレスへアクセスする命
令とを照合し、照合した結果、アクセスできない場合
は、上記メモリ管理例外信号を出力することを特徴とす
る。

【００２８】上記パイプライン処理は、一つの命令を、
複数のクロックサイクルで実施する複数の処理に分割
し、分割した複数の処理は、実行ステージと、実行ステ
ージの次のクロックサイクルに処理するメモリステージ
とを含み、上記メモリ管理機構は、パイプライン処理の
実行ステージにおいて、上記メモリ管理例外信号を出力
することを決定し、メモリステージにおいて、上記メモ
リ管理例外信号を出力することを特徴とする。

【００２９】上記メモリ管理機構は、先行するパイプラ
イン処理がメモリステージを実行する期間に、実行待ち
となる後続する命令と、上記命令がアクセスするアドレ
スとを格納するオペランドアクセス・キューを実行ステ
ージに備え、上記メモリ管理機構は、上記後続する命令
に対する上記メモリ管理例外信号を出力するとともに、
上記オペランドアクセス・キューに保持する命令のリク
エストと、リクエスト・アドレスとを無効にすることを
特徴とする。

【００３０】上記パイプライン処理は、一つの命令を、
複数のクロックサイクルで実施する複数の処理に分割
し、上記メモリ管理機構は、仮想アドレスを入力し、上
記アドレス変換バッファに仮想アドレスと一致する物理
アドレスが登録されているか否かを判定し、判定した結
果をヒット／ミス信号として出力するタグ部と、上記ヒ
ット／ミス信号を入力し、入力したヒット／ミス信号を
解析して、上記アドレス変換バッファに仮想アドレスと
一致する物理アドレスが登録されていない場合は、上記
メモリ管理例外信号を生成する例外チェック部と、上記
例外チェック部が生成したメモリ管理例外信号を入力
し、入力したメモリ管理例外信号を、上記例外チェック
部が上記メモリ管理例外信号を生成したクロックサイク
ルの次のクロックサイクルにおいて出力するフリップフ
ロップとを備えることを特徴とする。

【００３１】上記アドレス変換バッファは、さらに、物
理アドレスのアクセス状態を示すアクセスビットを上記
物理アドレスに対応させて記憶し、上記メモリ管理機構
は、さらに、上記タグ部からヒット／ミス信号を入力
し、入力したヒット／ミス信号を解析し、解析した結
果、上記アドレス変換バッファに仮想アドレスと一致す
る物理アドレスが登録されている場合は、上記物理アド
レスに対応するアクセスビットを上記アドレス変換バッ
ファから読み込み、読みこんだアクセスビットを出力す
るアクセス部を備え、上記例外チェック部は、上記アク
セス部からアクセスビットを入力し、入力したアクセス
ビットと、上記物理アドレスへアクセスする命令とを照
合し、照合した結果、アクセスビットが上記命令を上記
物理アドレスへ実行することを許可していない場合は、
上記メモリ管理例外信号を出力することを特徴とする。

【００３２】この発明に係るメモリ管理方法は、一つの
命令を複数の処理に分割して命令を実行することによっ
て複数の命令を順番に並行して実行する複数のパイプラ
インを備え、後続の非メモリアクセス命令が先行のメモ
リアクセス命令よりも先に処理を完了するプロセッサに
備えられ、仮想アドレスと物理アドレスとの対応を記憶
するアドレス変換バッファを用いて、仮想アドレスを物
理アドレスへ変換するメモリ管理方法において、上記メ
モリ管理方法は、仮想アドレスを入力し、上記アドレス
変換バッファに仮想アドレスと一致する物理アドレスが
登録されているか否かを判定し、判定した結果、上記ア
ドレス変換バッファに仮想アドレスと一致する物理アド
レスが登録されていなかった場合に、実行中のメモリア
クセス命令に後続するパイプライン処理によって実行す
る命令を無効にするメモリ管理例外信号を出力すること
を特徴とする。

【００３３】

【発明の実施の形態】実施の形態１．本発明のアウト・
オブ・オーダ完了機構を備えるマイクロプロセッサにお
けるメモリ管理機構では、ロード／ストア命令のＭＥＭ
ステージに関係なく、オペランドリクエスト・ドリブン
で例外検出を実施し、例外が発生した場合には即座に後
続パイプラインのキャンセルを実施する。そのため、メ
モリ管理機構は例外検出処理の高速化が図られたものと
なっている。

【００３４】図１に、本発明のアウト・オブ・オーダ機
構を備えるマイクロプロセッサの一例を示す。このマイ
クロプロセッサでは、５段のステージより構成されるパ
イプライン処理が実行される。それらは、命令フェッチ
を行うＩＦステージと、命令デコードを行うＤステー
ジ、命令実行及びアドレス計算を行うＥ／Ａステージ
と、メモリアクセスを行うＭＥＭ（Ｍ）ステージと、実
行結果を汎用レジスタに書き戻すＷＢ（Ｗ）ステージで
ある。ＩＦステージでは、命令アドレスレジスタＩＡ
（１０００）の値により命令メモリＩ−ＭＥＭ（１０１
０）がアクセスされる。命令アドレスレジスタＩＡ（１
０００）には、命令ＴＬＢ（Ｉ−ＴＬＢ）（１０２０）
により仮想から物理へアドレス変換された物理アドレス
が格納される。

【００３５】この物理アドレスに対して、命令メモリＩ
−ＭＥＭ（１０１０）から読み出された命令コードは、
まず、命令キューＩ−Ｑ（１００９）に転送されて、そ
の後、ＩＦ及びＤステージ間のフリップフロップ（１０
０１）に転送される。また、ＩＡ（１０００）の値は、
次命令アクセスを行うために、インクリメンタ（１０１
１）により＋４されてマルチプレクサ（１０１８）を介
して、命令ＴＬＢ（１０２０）を通して命令アドレスレ
ジスタＩＡ（１０００）に書き戻される。また、命令デ
コード部（１０１２）では、各種レジスタや演算器等の
制御を行うための制御信号を生成する。

【００３６】Ｄステージでは、主に、命令のデコード
と、命令コード中のソースレジスタ指定子によりレジス
タファイル（１０１４）の読み出しと、命令コード中に
埋め込まれている即値の生成等が行われる。これら即値
やレジスタ値は、Ｄ及びＥ／Ａステージ間のフリップフ
ロップ（１００２，１００３）に格納される。また、命
令コードがＤステージに入力された段階でパイプライン
制御部が活性化され、順次パイプライン制御が実行され
る。Ｅ／Ａステージでは、主に、命令実行とアドレス生
成が実行される。フリップフロップ（１００２，１００
３）の値は、演算部（１０１６）に転送され演算が実行
される。また、フリップフロップ（１００２，１００
３）の値は、アドレス生成部（１０１５）にも転送され
る。

【００３７】分岐命令が実行された時には、このアドレ
ス生成部（１０１５）の値は、マルチプレクサと命令Ｔ
ＬＢ（１０２０）を介して、命令アクセス用の物理アド
レスとして命令アドレスレジスタＩＡ（１０００）に格
納される。また、ロード／ストア命令が実行された時に
は、このアドレス生成部（１０１５）の値は、マルチプ
レクサ（３）から本発明のデータＴＬＢ（Ｄ−ＴＬＢ）
（１）を介して、データメモリアクセス用の物理アドレ
スを生成する。

【００３８】本発明のデータＴＬＢ（１）は、Ｅ／Ａ，
ＭＥＭステージに跨っており、データＴＬＢにフリップ
フロップを内蔵している。そして、この物理アドレスに
よりデータメモリＤ−ＭＥＭ（１０１７）アクセスが実
行される。ストア処理の場合は、汎用レジスタより読み
出したフリップフロップ（１００５）の値を、この物理
アドレスが示すデータメモリ（１０１７）のメモリ領域
へ格納する。演算部（１０１６）の演算結果は、フリッ
プフロップ（１００５）へ格納され、次クロックサイク
ルでレジスタファイル（１０１４）に書き戻される。

【００３９】また、ロード命令により読み出されたデー
タは、フリップフロップ（１００６）に格納され、Ｗス
テージでレジスタファイル（１０１４）に書き戻され
る。このように、本発明のマイクロプロセッサでは、汎
用レジスタ（１０１４）は、ライトポートを２つ備えて
おり、演算部（１０１６）の実行結果と、ロード命令の
実行結果を、それぞれ経路４と経路５から同時に汎用レ
ジスタへ格納可能である。そのため、ロード／ストア命
令がＭＥＭステージでメモリアクセスに複数クロックサ
イクルかかった場合でも、メモリアクセスのための物理
アドレスはデータＴＬＢ（１）に保持されるため、後続
のパイプラインを後続命令の処理に開放することが可能
である。

【００４０】この場合に、後続のレジスタ間演算命令
は、演算実行部（１０１６）で所望の演算処理を実行し
た後、フリップフロップ（１００５）と経路４を介し
て、実行結果を汎用レジスタ（１０１４）へ書き込む。
このような後続命令のレジスタ間演算命令の実行結果を
先行するロード／ストア命令よりも、先に汎用レジスタ
へ書き込む処理をアウト・オブ・オーダ完了機構とい
い、パイプライン制御部（１０）で制御される。但し、
このようにアウト・オブ・オーダ完了機構が働くのは、
先行命令の実行結果を後続命令が使用しない場合（デー
タ干渉が発生しない場合）にのみ可能である。

【００４１】さらに、Ｅ／Ａステージは、アドレスキュ
ーＡＱ（２）を備えており、第１のロード／ストア命令
がＭＥＭステージでメモリアクセス中に、後続の第２の
ロード／ストア命令は、Ｅ／Ａステージのアドレスキュ
ーＡＱ（２）でウェイト状態に入ることが可能である。
この場合、第１のロード／ストア命令の物理アドレス
は、データＴＬＢ（１）に保持され、第２のロード／ス
トア命令の物理アドレスは、アドレスキューＡＱ（２）
に保持されている。第２のロード／ストア命令がアドレ
スキューＡＱ（２）に保持されていても、後続のレジス
タ間演算命令は演算実行部（１０１６）の結果をフリッ
プフロップ（１００５）と経路４を介して汎用レジスタ
へ書き込むことが可能である。

【００４２】このように、Ｅ／Ａステージにアドレスキ
ューを備えることにより、ロード／ストア命令によるパ
イプラインのストールサイクル数を低減することが可能
となり、より性能向上を図ることが可能となる。

【００４３】図２に、アウト・オブ・オーダ完了機構の
パイプライン処理を示す。命令フェッチを行うＩＦステ
ージ、命令デコードを行うＤステージ、命令実行及びア
ドレス計算を行うＥ／Ａステージまでは、単一パイプラ
インであり、イン・オーダに命令処理が実行される。そ
して、Ｅ／Ａステージ以降は、レジスタ間演算命令（パ
イプライン１）とロード／ストア命令（パイプライン
２）とに分かれる。パイプライン１は、レジスタ間演算
命令を完了させるＷ１ステージである。Ｗ１ステージ
は、図１の経路４に相当する。パイプライン２は、ロー
ド／ストア命令を処理するメモリアクセスのＭＥＭステ
ージから命令完了するＷ２ステージである。Ｗ２は、図
１の経路５に相当する。これにより、レジスタ間演算命
令は合計４ステージで命令処理が完了し、ロード／スト
ア命令は合計５ステージで命令処理が完了する。これら
レジスタ間演算命令とロード／ストア命令は、レジスタ
干渉が発生しない限りアウト・オブ・オーダに命令処理
を完了させることが可能である。

【００４４】また、分岐命令は、Ｅ／Ａステージまでに
完了し、ロード／ストア命令とレジスタ干渉がない限
り、分岐命令もロード／ストア命令を処理するパイプラ
イン２に関わらず、アウト・オブ・オーダに処理を完了
させることが可能である。さらに、Ｅ／Ａステージは、
オペランドアクセスキューＡＱを備えており、第１のロ
ード／ストア命令がＭＥＭステージでウェイト中に、第
２のロード／ストア命令をＡＱに保持することにより、
後続のレジスタ間演算命令や分岐命令を先に実行するこ
とが可能である。このオペランドアクセスキューによ
り、ロード／ストア命令により発生するパイプラインの
ストールサイクル数を低減させることが可能となる。

【００４５】図３に、図１に示すこの実施の形態のマイ
クロプロセッサにおける以下の４連続命令のパイプライ
ン処理を示す。これら４連続命令間には、データ干渉
（先行命令の実行結果を、後続命令が使用すること）は
発生しないものとする。また、全ての命令フェッチは、
１クロックサイクルで完了し、ロード命令によるメモリ
アクセスは、３クロックサイクルかかるものとする。す
なわち、全ての命令のＩＦステージは、１クロックサイ
クルのみ使用し、ロード命令のＭＥＭステージは３、ク
ロックサイクル使用する。１）ＬＤＲ２，０（Ｒ１）：第１のロード命令２）ＬＤＲ３，０（Ｒ１）：第２のロード命令３）ＡＤＤＲ４，Ｒ５，Ｒ６：加算命令４）ＢＥＺＲ７，ＬＯＯＰ：条件分岐命令

【００４６】まず、第１のロード命令の実行は、ＩＦ，
Ｄ，Ａステージと１クロックサイクルで終え、ＭＥＭス
テージにＣ４〜Ｃ６の３クロックサイクルかけた後に、
Ｃ７でＷＢステージが完了する。第２のロード命令は、
ＩＦ，Ｄステージと１クロックサイクルで終える。そし
て、第１のロード命令がＭＥＭステージで３クロックか
かっているＣ４〜Ｃ６の期間に、Ａステージを１クロッ
クサイクルで終えた後、この第２のロード命令によるア
クセス処理は、オペランドアクセスキューＡＱに入る。
オペランドアクセスキューＡＱは、実行待ちとなる命令
（命令のリクエスト）と、上記命令がアクセスするアド
レス（リクエストアドレス）とを保持する。そして、第
１のロード命令のＭＥＭステージが終わるや否や、第２
のロード命令はＭＥＭステージに入り、Ｃ７〜Ｃ９の期
間に３クロックサイクルかけてメモリアクセスを終えた
後に、Ｃ１０でＷＢステージが完了する。第３の加算命
令は、先行する第１及び第２のロード命令とレジスタ干
渉が発生しないため、ＩＦ，Ｄ，Ｅ／Ａ，Ｗ１ステージ
を１クロックサイクルずつで終える。第４の条件分岐命
令も先行する第１及び第２のロード命令や加算命令とレ
ジスタ干渉が発生しないため、ＩＦ，Ｄ，Ｅ／Ａステー
ジをそれぞれ１クロックサイクルで終えて、Ｃ７で分岐
先の命令フェッチを開始する。

【００４７】第１のロード命令は、Ｃ３でアドレス変換
と同時にオペランドアクセス・リクエスト（Ｌｏａｄ
Ｒｅｑｕｅｓｔ）の出力を開始する。このリクエストに
対して、Ｃ４でアクノリッジ（ＬｏａｄＡｃｋｎｏｗ
ｌｅｄｇｅ）が返され、第１のロード命令は、ＭＥＭス
テージに入りメモリアクセスを開始する。そして、Ｃ６
でエンド（ＬｏａｄＥｎｄ）が返されて、ＭＥＭステ
ージが終了する。第２のロード命令は、第１のロード命
令に対するアクノリッジがＣ４で返されると同時に、ア
ドレス計算を実施するＡステージに入り、アドレス変換
と同時にオペランドアクセス・リクエスト（Ｌｏａｄ
Ｒｅｑｕｅｓｔ）の出力を開始する。そして、Ｃ５でこ
れらアドレス変換とオペランドアクセス・リクエスト
は、オペランドアクセスキューＡＱに引継がれる。そし
て、Ｃ７で第２のロード命令に対するアクノリッジ（Ｌ
ｏａｄＡｃｋｎｏｗｌｅｄｇｅ）が返されるまで、オ
ペランドアクセス・キューが、リクエストの出力とアド
レス変換を継続する。そして、Ｃ７のアクノリッジ（Ｌ
ｏａｄＡｃｋｎｏｗｌｅｄｇｅ）からＣ９のエンド
（ＬｏａｄＥｎｄ）までが第２のロード命令のＭＥＭ
ステージである。

【００４８】図４に、図１に示すこの実施の形態のマイ
クロプロセッサにおいて、２個のロード命令が連続し、
第２のロード命令でＭＭＵ関連の例外が発生する場合の
パイプライン処理を示す。まず、第１のロード命令の実
行は、ＩＦ，Ｄ，Ａステージと１クロックサイクルで終
え、ＭＥＭステージにＣ４〜Ｃ６の３クロックサイクル
かけた後に、Ｃ７でＷＢステージが完了する。第２のロ
ード命令は、ＩＦ，Ｄステージと１クロックサイクルで
終え、第１のロード命令がＭＥＭステージで３クロック
かかっているＣ４〜Ｃ６の期間に、Ｃ４の１クロックサ
イクルをＡステージにかける。そして、ＡステージのＣ
４クロックサイクル期間中に例外を検出し、Ｃ５〜Ｃ７
でＥＩＴベクタへの分岐処理を行う。Ｃ７からＥＩＴベ
クタ先の命令フェッチを開始する。

【００４９】第１のロード命令は、Ｃ３でアドレス変換
と同時にオペランドアクセス・リクエスト（Ｌｏａｄ
Ｒｅｑｕｅｓｔ）の出力を開始する。このリクエストに
対して、Ｃ４でアクノリッジ（ＬｏａｄＡｃｋｎｏｗ
ｌｅｄｇｅ）が返され、第１のロード命令は、ＭＥＭス
テージに入りメモリアクセスを開始する。そして、Ｃ６
でエンド（ＬｏａｄＥｎｄ）が返されて、ＭＥＭステ
ージが終了する。

【００５０】第２のロード命令は、第１のロード命令に
対するアクノリッジがＣ４で返されると同時に、アドレ
ス計算を実施するＡステージに入り、アドレス変換と同
時にオペランドアクセス・リクエスト（ＬｏａｄＲｅ
ｑｕｅｓｔ）の出力を開始する。そして、Ｃ４クロック
サイクル期間中に、第２のロード命令に対する例外を検
出する。そして、Ｃ５クロックサイクルで、例外信号を
出力すると共に、第２のロード命令に対するオペランド
リクエストをキャンセルする。これにより、第２のロー
ド命令に対するメモリアクセスは発生しない。そして、
Ｃ５〜Ｃ７で例外処理ルーチンに入るためのＥＩＴベク
タの分岐処理を実施する。このように、ロード／ストア
命令のオペランドアクセス時のＭＭＵ関連例外は、先行
のロード／ストア命令のパイプライン状態に関わらず、
オペランドリクエスト・ドリブンで完了する。すなわ
ち、先行するロード／ストア命令がＭＥＭステージでウ
ェイト中でも、後続のロード／ストア命令のＭＭＵ関連
例外検出は実施し、例外が発生した場合には即座にＥＩ
Ｔベクタへの分岐処理を実施する。

【００５１】図５に、この実施の形態のマイクロプロセ
ッサで使用されるこの実施の形態のデータＴＬＢのブロ
ック構成を示す。データＴＬＢ部は、アドレス計算を実
行するＥ／Ａステージと、メモリアクセスを実行するＭ
ＥＭステージに分割して構成されている。すなわち、例
外検出に関係のあるＴＬＢの構成要素は、全てＥ／Ａス
テージにあり、メモリアクセスに関係ある構成要素は、
全てＭＥＭステージに構成している。Ｅ／Ａステージに
構成された例外検出のための要素は、アドレス生成部と
一体化し、ＭＥＭステージに構成されたメモリアクセス
のための要素は、データキャッシュメモリやバスインタ
ーフェイス部と一体化している。

【００５２】次に、図５に示す本発明のデータＴＬＢの
動作について説明する。本データＴＬＢは、１６エント
リのフルアソシアティブ（各エントリ毎に比較器を備え
ている構成）構成をしている。アドレス生成部ＡＧ（１
０１５）で仮想アドレスが生成されると、仮想アドレス
は、ＴＬＢタグ部ＴＡＧ（２１）に入り、１６個のエン
トリのタグと比較される。タグ部ＴＡＧ（２１）は、比
較した結果、仮想アドレスがＴＬＢ内に存在するか（ヒ
ット）、存在しないか（ミス）の判定結果を示すヒット
／ミス判定信号を出力する。データＴＬＢは、仮想アド
レスと物理アドレスとの対応を記憶するアドレス変換バ
ッファをタグ部ＴＡＧ（２１）内に備える。タグ部ＴＡ
Ｇ（２１）から出力されるヒット／ミス判定信号は、ア
クセスビット部ＡＣＣ（２０）からアクセスビットを読
み出すために、セレクタ（４０）を制御する。セレクタ
（４０）は、アクセスビットを読み出し、出力する。こ
れらタグ部からのヒット／ミス判定信号と、アクセスビ
ットは例外チェック部（２２）にも転送される。

【００５３】例外チェック部（２２）は、ヒット／ミス
判定信号とアクセスビットとを判定する。例外チェック
部（２２）は、１６本のヒット／ミス判定信号を判定
し、ヒット／ミス判定信号が全てミスならばＴＬＢミス
例外を発生させる。また、例外チェック部（２２）は、
アクセスビットとオペランドアクセスの種類を照合し、
アクセス違反が発生していると判定すると、アクセス例
外を発生させる。この例外チェック部（２２）で検出さ
れたオペランドアクセスのＭＭＵ関連例外（ミス例外、
アクセス例外）は、フリーランクロックのフリップフロ
ップＦＣ（３０）に入力されて、ＭＥＭステージでＭＭ
Ｕ例外信号としてパイプライン制御部（１０）及びメモ
リ管理制御部（１１）に転送される。ＭＭＵ例外信号が
パイプライン制御部（１０）及びメモリ管理制御部（１
１）に出力される信号線は、図１では、矢印と記号Ａを
用いて示している。このＭＭＵ例外信号を元に、オペラ
ンドアクセスキューの終了処理や後続パイプラインのキ
ャンセル処理等を実施する。また、ＭＭＵ例外信号に基
づいて、オペランドアクセスキューに保持されていた命
令リクエストとリクエストアドレスとは無効になる。

【００５４】さらに、タグ部（２１）のヒット／ミス判
定信号は、ゲーティッド・クロックのフリップフロップ
ＧＣ（３１）に入力される。ＭＥＭステージでは、この
ゲーティッド・クロックのフリップフロップＧＣ（３
１）の値を元に、物理アドレスの生成等を開始する。す
なわち、このゲーティッド・クロックのフリップフロッ
プＧＣ（３１）の値は、ＴＬＢデータ部から物理アドレ
スを読み出すためにセレクタ（４１）へ入力される。ま
た、ノンキャッシャブルビット部ＮＣ（２４）からノン
キャッシャブルビット（ＮＣビット）を読み出すために
セレクタ（４２）へ入力される。読み出された物理アド
レスは、データメモリＤ−ＭＥＭ（１０１７）へ出力さ
れ、データキャッシュメモリや外部メモリをアクセスす
るために使用する。また、ノンキャッシャブルビットが
有効である場合には、データキャッシュメモリのアクセ
スのキャンセル処理が実施される。ノンキャッシャブル
ビットは、パイプライン制御部（１０）及びメモリ管理
制御部（１１）に転送される。

【００５５】このように、データＴＬＢの例外検出はオ
ペランドアクセス・リクエストが発行される毎に必ず実
施し、ＭＭＵ例外信号はこのリクエストの次クロックサ
イクルに必ず生成される。また、データＴＬＢのアドレ
ス変換処理は、ヒット信号の生成までをＥ／Ａステージ
までに終わらせる。そして、先行パイプラインがＭＥＭ
ステージを実施中のため、ウェイト中になる場合は、ヒ
ット／ミス判定結果をゲーティッド・クロックのフリッ
プフロップＧＣ（３１）で保持することにより物理アド
レスへの変換を継続する。

【００５６】以上のように、実行ステージまでのパイプ
ラインＡは単一で、レジスタ間演算命令を処理するパイ
プラインＢとロード／ストア命令を処理するパイプライ
ンＣに、該実行ステージ以降が分割されている複数パイ
プラインステージを備え、該パイプラインＡ，Ｃで処理
されるロード／ストア命令の実行結果を、後続する命令
であって、該パイプラインＡ，Ｂで処理されるレジスタ
間演算命令及び該パイプラインＡで処理される分岐命令
が使用しない場合は、該ロード／ストア命令の該パイプ
ラインＣでの処理状況に関わらず、後続の該レジスタ間
演算命令及び該分岐命令の処理が先に完了する機構を備
えるマイクロプロセッサにおいて、以下の特徴を有する
メモリ管理機構について説明した。

【００５７】メモリ管理機構は、該ロード／ストア命令
においてデータメモリアクセスに関する例外処理が発生
した場合に、後続のパイプラインにある処理を未実行に
するために、該ロード／ストア命令のリクエストを出力
する該実行ステージ中に、メモリアクセス処理の仮想ア
ドレス計算と、ＴＬＢエントリのいずれかに該仮想アド
レスと一致するアドレスが登録されているかどうかを判
定するＴＬＢヒット／ミス信号を出力し、次クロックサ
イクルから後続のパイプラインにある処理を無効にする
ためのＴＬＢミス例外信号を出力する。

【００５８】また、このメモリ管理機構は、前記ロード
／ストア命令のリクエストを出力する該実行ステージ中
に、メモリアクセス処理の仮想アドレス計算と、ＴＬＢ
エントリのいずれかに該仮想アドレスと一致するアドレ
スが登録されているかどうかを判定するＴＬＢヒット／
ミス信号の出力と、もしいずれかのＴＬＢエントリがヒ
ットした場合に対応するＴＬＢデータ部のアクセスビッ
トの読み出しと、該アクセスビットと該ロード／ストア
命令リクエストの照合を実施し、次クロックサイクルか
ら後続のパイプラインにある処理を無効にするためのア
クセス例外信号を出力する。

【００５９】前記実行ステージに、ロード／ストア命令
のリクエストと、リクエスト・アドレスを保持するオペ
ランドアクセス・キューを備え、ロード／ストア命令１
とロード／ストア命令２とを実行する場合、ロード／ス
トア命令２が該実行ステージにあって、データメモリの
アクセス例外が検出された場合に、先行するロード／ス
トア命令１の該パイプラインＣでの処理状況に関わら
ず、該ロード／ストア命令２を該オペランドアクセス・
キューで保持することなく無効にする。

【００６０】

【発明の効果】この発明のメモリ管理機構によれば、ア
ウト・オブ・オーダ官僚機構を備えるマイクロプロセッ
サにおいて、メモリ管理例外を検出した場合に、実行中
のクロックサイクルの次のクロックサイクルにおいて、
実行中の命令に後続する命令を無効にすることができ
る。

【００６１】また、このメモリ管理機構によれば、アド
レス変換とアクセスビットとに基づいて、上記メモリ管
理例外を検出することができる。

【００６２】さらに、このメモリ管理機構によれば、ロ
ード／ストア処理パイプラインに依存することなく、上
記メモリ管理例外を検出することができる。

【図面の簡単な説明】

【図１】本発明のアウト・オブ・オーダ機構を備える
マイクロプロセッサの一例を示す図。

【図２】アウト・オブ・オーダ完了機構のパイプライ
ン処理を示す図。

【図３】図１に示すこの実施の形態のマイクロプロセ
ッサにおける以下の４連続命令のパイプライン処理を示
す図。

【図４】図１に示すこの実施の形態のマイクロプロセ
ッサにおいて、２個のロード命令が連続し、第２のロー
ド命令でＭＭＵ関連の例外が発生する場合のパイプライ
ン処理を示す図。

【図５】この実施の形態のマイクロプロセッサで使用
されるこの実施の形態のデータＴＬＢのブロック構成を
示す図。

【図６】従来から用いられている仮想記憶方式におけ
る仮想アドレスの変換方式の一例を表す図。

【図７】仮想アドレスの変換を高速に行うハードウェ
ア機構の一例を表す図。

【図８】従来のマイクロプロセッサの基本的なパイプ
ライン処理の一例を表す図。

【図９】図８の従来のマイクロプロセッサにおける以
下の４連続命令のパイプライン処理の一例を示す図。

【図１０】図８の従来のマイクロプロセッサにおい
て、２個のロード命令が連続し、第２のロード命令でＭ
ＭＵ関連の例外が発生する場合のパイプライン処理の一
例を示す図。

【符号の説明】

１データＴＬＢ、２アドレスキューＡＱ、１０パ
イプライン制御部、２０アクセスビット部ＡＣＣ、２
１ＴＬＢタグ部ＴＡＧ、２２例外チェック部、２４
ノンキャッシャブルビット部ＮＣ、３０フリーラン
クロックのフリップフロップ、３１ゲーティッド・ク
ロックのフリップフロップ、４０，４１，４２セレク
タ、１０００命令アドレスレジスタＩＡ、１００１，
１００２，１００３，１００５フリップフロップ、１
００９命令キューＩ−Ｑ、１０１０命令メモリＩ−
ＭＥＭ、１０１１インクリメンタ、１０１２命令デ
コード部、１０１４レジスタファイル、１０１５ア
ドレス生成部ＡＧ、１０１６演算部、１０１７デー
タメモリＤ−ＭＥＭ、１０１８マルチプレクサ、１０
２０命令ＴＬＢ。

Claims

【特許請求の範囲】

【請求項１】一つの命令を複数の処理に分割して命令
を実行することによって複数の命令を順番に並行して実
行する複数のパイプラインを備え、後続の非メモリアク
セス命令が先行のメモリアクセス命令よりも先に処理を
完了するプロセッサに備えられるメモリ管理機構におい
て、上記メモリ管理機構は、仮想アドレスと物理アドレスと
の対応を記憶するアドレス変換バッファを備え、仮想ア
ドレスを入力し、上記アドレス変換バッファに仮想アド
レスに対応する物理アドレスが登録されているか否かを
判定し、判定した結果、上記アドレス変換バッファに仮
想アドレスと一致する物理アドレスが登録されていなか
った場合に、実行中のメモリアクセス命令に後続する命
令を無効にするメモリ管理例外信号を出力することを特
徴とするメモリ管理機構。
【請求項２】上記アドレス変換バッファは、さらに、
物理アドレスのアクセス状態を示すアクセスビットを上
記物理アドレスに対応させて記憶し、上記メモリ管理機構は、仮想アドレスと一致する物理ア
ドレスが登録されている場合、上記物理アドレスに対応
するアクセスビットを上記アドレス変換バッファから読
み込み、読みこんだアクセスビットと、上記物理アドレ
スへアクセスする命令とを照合し、照合した結果、アク
セスできない場合は、上記メモリ管理例外信号を出力す
ることを特徴とする請求項１記載のメモリ管理機構。
【請求項３】上記パイプライン処理は、一つの命令
を、複数のクロックサイクルで実施する複数の処理に分
割し、分割した複数の処理は、実行ステージと、実行ス
テージの次のクロックサイクルに処理するメモリステー
ジとを含み、上記メモリ管理機構は、パイプライン処理の実行ステー
ジにおいて、上記メモリ管理例外信号を出力することを
決定し、メモリステージにおいて、上記メモリ管理例外
信号を出力することを特徴とする請求項１または２記載
のメモリ管理機構。
【請求項４】上記メモリ管理機構は、先行するパイプ
ライン処理がメモリステージを実行する期間に、実行待
ちとなる後続する命令と、上記命令がアクセスするアド
レスとを格納するオペランドアクセス・キューを実行ス
テージに備え、上記メモリ管理機構は、上記後続する命令に対する上記
メモリ管理例外信号を出力するとともに、上記オペラン
ドアクセス・キューに保持する命令のリクエストと、リ
クエスト・アドレスとを無効にすることを特徴とする請
求項１から４いずれかに記載のメモリ管理機構。
【請求項５】上記パイプライン処理は、一つの命令
を、複数のクロックサイクルで実施する複数の処理に分
割し、上記メモリ管理機構は、仮想アドレスを入力し、上記アドレス変換バッファに仮
想アドレスと一致する物理アドレスが登録されているか
否かを判定し、判定した結果をヒット／ミス信号として
出力するタグ部と、上記ヒット／ミス信号を入力し、入力したヒット／ミス
信号を解析して、上記アドレス変換バッファに仮想アド
レスと一致する物理アドレスが登録されていない場合
は、上記メモリ管理例外信号を生成する例外チェック部
と、上記例外チェック部が生成したメモリ管理例外信号を入
力し、入力したメモリ管理例外信号を、上記例外チェッ
ク部が上記メモリ管理例外信号を生成したクロックサイ
クルの次のクロックサイクルにおいて出力するフリップ
フロップとを備えることを特徴とする請求項１記載のメ
モリ管理機構。
【請求項６】上記アドレス変換バッファは、さらに、
物理アドレスのアクセス状態を示すアクセスビットを上
記物理アドレスに対応させて記憶し、上記メモリ管理機構は、さらに、上記タグ部からヒット
／ミス信号を入力し、入力したヒット／ミス信号を解析
し、解析した結果、上記アドレス変換バッファに仮想ア
ドレスと一致する物理アドレスが登録されている場合
は、上記物理アドレスに対応するアクセスビットを上記
アドレス変換バッファから読み込み、読みこんだアクセ
スビットを出力するアクセス部を備え、上記例外チェック部は、上記アクセス部からアクセスビ
ットを入力し、入力したアクセスビットと、上記物理ア
ドレスへアクセスする命令とを照合し、照合した結果、
アクセスビットが上記命令を上記物理アドレスへ実行す
ることを許可していない場合は、上記メモリ管理例外信
号を出力することを特徴とする請求項５記載のメモリ管
理機構。
【請求項７】一つの命令を複数の処理に分割して命令
を実行することによって複数の命令を順番に並行して実
行する複数のパイプラインを備え、後続の非メモリアク
セス命令が先行のメモリアクセス命令よりも先に処理を
完了するプロセッサに備えられ、仮想アドレスと物理ア
ドレスとの対応を記憶するアドレス変換バッファを用い
て、仮想アドレスを物理アドレスへ変換するメモリ管理
方法において、上記メモリ管理方法は、仮想アドレスを入力し、上記ア
ドレス変換バッファに仮想アドレスと一致する物理アド
レスが登録されているか否かを判定し、判定した結果、
上記アドレス変換バッファに仮想アドレスと一致する物
理アドレスが登録されていなかった場合に、実行中のメ
モリアクセス命令に後続するパイプライン処理によって
実行する命令を無効にするメモリ管理例外信号を出力す
ることを特徴とするメモリ管理方法。