JP2002246590A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2002246590A JP2002246590A JP2001044425A JP2001044425A JP2002246590A JP 2002246590 A JP2002246590 A JP 2002246590A JP 2001044425 A JP2001044425 A JP 2001044425A JP 2001044425 A JP2001044425 A JP 2001044425A JP 2002246590 A JP2002246590 A JP 2002246590A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating layer
- semiconductor
- semiconductor device
- oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 84
- 238000004519 manufacturing process Methods 0.000 title description 9
- 239000010410 layer Substances 0.000 claims abstract description 406
- 239000000853 adhesive Substances 0.000 claims abstract description 59
- 230000001070 adhesive effect Effects 0.000 claims abstract description 59
- 239000012790 adhesive layer Substances 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 23
- 239000000470 constituent Substances 0.000 claims abstract description 18
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 6
- 238000006243 chemical reaction Methods 0.000 claims abstract description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 3
- 238000010030 laminating Methods 0.000 claims abstract description 3
- 239000001301 oxygen Substances 0.000 claims abstract description 3
- 238000004544 sputter deposition Methods 0.000 claims description 21
- 230000001681 protective effect Effects 0.000 claims description 14
- 239000011347 resin Substances 0.000 claims description 9
- 229920005989 resin Polymers 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000011229 interlayer Substances 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 10
- 230000001590 oxidative effect Effects 0.000 abstract 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 54
- 239000000758 substrate Substances 0.000 description 35
- 238000005253 cladding Methods 0.000 description 12
- 229910003849 O-Si Inorganic materials 0.000 description 10
- 229910003872 O—Si Inorganic materials 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- 229910052738 indium Inorganic materials 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 7
- 229910052785 arsenic Inorganic materials 0.000 description 7
- 239000004020 conductor Substances 0.000 description 7
- 238000002310 reflectometry Methods 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 229910052733 gallium Inorganic materials 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 5
- 229910000673 Indium arsenide Inorganic materials 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 239000012792 core layer Substances 0.000 description 4
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 4
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 125000005842 heteroatom Chemical group 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 102100021943 C-C motif chemokine 2 Human genes 0.000 description 1
- 102100033007 Carbonic anhydrase 14 Human genes 0.000 description 1
- 241000269820 Euthynnus affinis Species 0.000 description 1
- 101000897480 Homo sapiens C-C motif chemokine 2 Proteins 0.000 description 1
- 101000867862 Homo sapiens Carbonic anhydrase 14 Proteins 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001182 laser chemical vapour deposition Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- -1 that is Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
- H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/318—Inorganic layers composed of nitrides
- H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
- H01L31/0216—Coatings
- H01L31/02161—Coatings for devices characterised by at least one potential jump barrier or surface barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
- H01L31/105—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier being of the PIN type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Electromagnetism (AREA)
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Lasers (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】
【課題】 絶縁層の形成に半導体へのダメージが小さい
形成方法を用いた場合でも、絶縁層と半導体との接着力
が向上する高接着構造を提供する。 【解決手段】半導体上に、この半導体を構成する元素の
酸化物層12、酸化物接着層16、接着力発生層（消滅して
いる場合を含む）14および絶縁層15がこの順序で積層さ
れた高接着構造を設ける。この高接着構造は酸化物層1
2、接着力発生層14および絶縁層15をこの順序で積層す
ることにより形成できる。ここで、酸化物層12は自然酸
化、人工酸化のどちらで形成されたものでも良い。酸化
物接着層16は酸化物層中の酸素と接着力発生層の構成元
素の反応により生成される。接着力発生層14は酸化され
る元素を含み、かつ、絶縁層15の構成元素と反応する元
素を含んでいる。
形成方法を用いた場合でも、絶縁層と半導体との接着力
が向上する高接着構造を提供する。 【解決手段】半導体上に、この半導体を構成する元素の
酸化物層12、酸化物接着層16、接着力発生層（消滅して
いる場合を含む）14および絶縁層15がこの順序で積層さ
れた高接着構造を設ける。この高接着構造は酸化物層1
2、接着力発生層14および絶縁層15をこの順序で積層す
ることにより形成できる。ここで、酸化物層12は自然酸
化、人工酸化のどちらで形成されたものでも良い。酸化
物接着層16は酸化物層中の酸素と接着力発生層の構成元
素の反応により生成される。接着力発生層14は酸化され
る元素を含み、かつ、絶縁層15の構成元素と反応する元
素を含んでいる。
Description
【０００１】
【発明の属する技術分野】本発明は表面保護膜等の絶縁
層を有する半導体装置およびその製造方法に関するもの
である。
層を有する半導体装置およびその製造方法に関するもの
である。
【０００２】
【従来の技術】例えば、電界効果トランジスタにおい
て、半導体表面の保護は、半導体表面の酸化や汚染防止
や製造プロセスによるダメージ防止、およびリーク電流
の低減等の理由により必要不可欠である。表面保護膜と
して働く絶縁層としては、熱化学気相堆積法（ＣＶＤ：
Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｓｉｏ
ｎ）により半導体表面に直接形成されるＳｉＯ２膜やＳ
ｉＮ膜が用いられる。これは、例えば、ジャパン ジャ
ーナル オブ アプライド フィジックス（Ｊａｐａｎｅ
ｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙ
ｓｉｃｓ）の 第３７巻の１３７４頁に記載されてい
る。また、レーザ・ダイオードやホト・ダイオードの端
面保護膜は、発光または受光効率の最適化のため反射率
（膜厚および屈折率）の制御が重要である。端面保護膜
として働く絶縁層としては、スパッタリング法により形
成されるＳｉＯ２膜やＳｉＮ膜、Ａｌ２Ｏ３膜等が用い
られる。これは、例えば、アプライド フィジックス レ
ターズ（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅ
ｒｓ）の第３４巻の６８５頁に記載されている。
て、半導体表面の保護は、半導体表面の酸化や汚染防止
や製造プロセスによるダメージ防止、およびリーク電流
の低減等の理由により必要不可欠である。表面保護膜と
して働く絶縁層としては、熱化学気相堆積法（ＣＶＤ：
Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｓｉｏ
ｎ）により半導体表面に直接形成されるＳｉＯ２膜やＳ
ｉＮ膜が用いられる。これは、例えば、ジャパン ジャ
ーナル オブ アプライド フィジックス（Ｊａｐａｎｅ
ｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙ
ｓｉｃｓ）の 第３７巻の１３７４頁に記載されてい
る。また、レーザ・ダイオードやホト・ダイオードの端
面保護膜は、発光または受光効率の最適化のため反射率
（膜厚および屈折率）の制御が重要である。端面保護膜
として働く絶縁層としては、スパッタリング法により形
成されるＳｉＯ２膜やＳｉＮ膜、Ａｌ２Ｏ３膜等が用い
られる。これは、例えば、アプライド フィジックス レ
ターズ（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅ
ｒｓ）の第３４巻の６８５頁に記載されている。
【０００３】
【発明が解決しようとする課題】熱ＣＶＤ法により電界
効果トランジスタの表面保護膜として働く絶縁層を形成
した場合、電界効果トランジスタの能動層へのダメージ
が小さいという利点があるが、半導体との接着力が小さ
いため膜剥がれの問題がある。また、レーザ・ダイオー
ドやホト・ダイオードの端面保護膜として働く絶縁層は
スパッタリング法により形成するのが反射率制御の面で
有効であるが、半導体との接着力が小さいため膜剥がれ
の問題がある。本発明の目的は、例えば熱ＣＶＤ法、光
ＣＶＤ法、レーザＣＶＤ法、ＥＣＲスパッタリング法等
の半導体へのダメージが小さい形成方法を用いた場合で
も、絶縁層と半導体との接着力が向上する高接着構造を
提供することにある。
効果トランジスタの表面保護膜として働く絶縁層を形成
した場合、電界効果トランジスタの能動層へのダメージ
が小さいという利点があるが、半導体との接着力が小さ
いため膜剥がれの問題がある。また、レーザ・ダイオー
ドやホト・ダイオードの端面保護膜として働く絶縁層は
スパッタリング法により形成するのが反射率制御の面で
有効であるが、半導体との接着力が小さいため膜剥がれ
の問題がある。本発明の目的は、例えば熱ＣＶＤ法、光
ＣＶＤ法、レーザＣＶＤ法、ＥＣＲスパッタリング法等
の半導体へのダメージが小さい形成方法を用いた場合で
も、絶縁層と半導体との接着力が向上する高接着構造を
提供することにある。
【０００４】
【課題を解決するための手段】上記目的は、半導体上
に、この半導体を構成する元素の酸化物層、酸化物接着
層、接着力発生層（消滅している場合を含む）および絶
縁層がこの順序で積層された高接着構造を設けることに
より達成できる。この高接着構造は酸化物層、接着力発
生層および絶縁層をこの順序で積層することにより形成
できる。ここで、酸化物層は自然酸化、人工酸化のどち
らで形成されたものでも良い。酸化物接着層は酸化物層
中の酸素と接着力発生層の構成元素の反応により生成さ
れる。接着力発生層は酸化される元素を含み、かつ、絶
縁層の構成元素と反応する元素を含んでいる。例えば、
接着力発生層がシリコン層からなり、絶縁層が窒化シリ
コン層からなる場合は、接着力発生層のシリコンが酸化
され、かつ、このシリコンが絶縁層の構成元素である窒
素と反応する。接着力発生層が消滅している場合には、
酸化物接着層生成にその全てが消費される場合と、酸化
物接着層生成と絶縁層の構成元素との反応にその全てが
消費される場合が考えられる。本発明は、絶縁層の形成
方法によらず、半導体と絶縁層との接着力を向上させる
ことができる。例えば、プラズマＣＶＤ法の様な半導体
へのダメージが大きく、接着力の問題はないと思われる
形成方法を用いた場合でも、接着力をさらに向上させる
ことができる。
に、この半導体を構成する元素の酸化物層、酸化物接着
層、接着力発生層（消滅している場合を含む）および絶
縁層がこの順序で積層された高接着構造を設けることに
より達成できる。この高接着構造は酸化物層、接着力発
生層および絶縁層をこの順序で積層することにより形成
できる。ここで、酸化物層は自然酸化、人工酸化のどち
らで形成されたものでも良い。酸化物接着層は酸化物層
中の酸素と接着力発生層の構成元素の反応により生成さ
れる。接着力発生層は酸化される元素を含み、かつ、絶
縁層の構成元素と反応する元素を含んでいる。例えば、
接着力発生層がシリコン層からなり、絶縁層が窒化シリ
コン層からなる場合は、接着力発生層のシリコンが酸化
され、かつ、このシリコンが絶縁層の構成元素である窒
素と反応する。接着力発生層が消滅している場合には、
酸化物接着層生成にその全てが消費される場合と、酸化
物接着層生成と絶縁層の構成元素との反応にその全てが
消費される場合が考えられる。本発明は、絶縁層の形成
方法によらず、半導体と絶縁層との接着力を向上させる
ことができる。例えば、プラズマＣＶＤ法の様な半導体
へのダメージが大きく、接着力の問題はないと思われる
形成方法を用いた場合でも、接着力をさらに向上させる
ことができる。
【０００５】
【発明の実施の形態】以下本発明を実施例に基づいて説
明する。 実施例１ 図1に本発明の実施例１の歪緩和HEMT（High Electron M
obility Transistor）の製造工程を示す。GaAs基板1上
に厚さ28nmのアンドープGaAsバッファ層2、厚さ20nmの
アンドープAlAsバッファ層3、厚さ600nmのアンドープIn
AlAsステップグレーデッド層4（ InAsモル比0.15から0.
45まで変化）、厚さ200nmのアンドープIn0.5Al0.5Asバ
リア層5、厚さ20nmのアンドープIn0.5Ga0.5Asチャネル
層6、厚さ2nmのアンドープIn0.5Al0.5As層7、厚さ12nm
のSiドープn-In0.5Al0.5Asキャリア供給層8（5x1018cm
-3）、厚さ10nmのアンドープIn0.5Al0.5As層9、厚さ7nm
のアンドープInP層10、厚さ120nmのSiドープn-In0.5Ga
0.5Asキャップ層11（5x1019cm-3）を順次エピタキシャ
ル成長法にて形成する。次に、アンドープIn0.5Al0.5As
バリア層5の途中までエッチングし、素子部をメサ状に
分離する。次に、素子部にゲートリセス600を形成する
為に、n-In0.5Ga0.5Asキャップ層11の一部をエッチング
除去してアンドープInP層10を露出させる。この状態に
おいて、各半導体層の露出面すなわち層5、層10、層11
の表面および層5から層11の側面にはそれらの構成元素
の酸化物が混在する厚さ1〜5nmの自然酸化膜12が形成さ
れる（図1（a））。自然酸化膜12の具体的構成は、例え
ばアンドープIn0.5Al0.5Asバリア層5の露出面に形成さ
れる自然酸化膜12の場合は、その構成元素In、Al、Asの
酸化物であるIn2O3、Al2O3、As2O3等が混在している。
次に、ゲートリセス600内のアンドープInP層10上にT型
ゲート電極13をリフトオフ法により形成する。次に、全
表面にECR（Electron Cyclotron Resonance）-スパッタ
リング法により厚さ3nmのSiからなる接着力発生層14と
厚さ150nmのSiNからなる表面保護膜として働く絶縁層15
を積層形成する。このとき、自然酸化膜12とSi接着力発
生層14の間に酸化物接着層16が形成される（図1
（b））。酸化物接着層16は、自然酸化膜12中のOとSi接
着力発生層14中のSiとが結合した酸化物から成る。例え
ば、アンドープIn0.5Al0.5Asバリア層5の露出面に形成
された自然酸化膜12の場合は、それを構成するIn2O3、A
l2O3、As2O3等のOとSi接着力発生層14中のSiとが結合し
たIn-O-SiやAl-O-Si、As-O-Siのような結合を持つ酸化
物から成る。このときのOとSiとの結合の為の反応は、S
i接着力発生層14を形成した時点でSiが持っているエネ
ルギーにより起こる。本実施例の高接着構造は、自然酸
化膜12、酸化物接着層16、Si接着力発生層14（消滅して
いる場合を含む）およびSiN絶縁層15で構成されてい
る。上記のように、自然酸化膜12とSi接着力発生層14を
構成する原子同士が結合して酸化物接着層16を形成する
ので、自然酸化膜12、酸化物接着層16およびSi接着力発
生層14は強力に接着する。また、自然酸化膜12と各半導
体層は、これらを構成する原子同士が結合するので強力
に接着する。さらに、Si層とSiN層は通常強力に接着す
るので、Si接着力発生層14とSiN絶縁層15は強力に接着
する。従って、GaAs基板1上に形成された各半導体層とS
iN絶縁層15とは強力に接着する。酸化物接着層16の形成
に必要な半導体表面の酸化膜は、自然酸化膜に限らず、
O2プラズマ等により人工的に酸化して形成したものでも
良い。最後に、n-In0.5Ga0.5Asキャップ層11上にソース
電極17およびドレイン電極18をリフトオフ法により形成
して歪緩和HEMTが完成する（図1（c））。本実施例によ
れば、半導体層5、10、11の表面および半導体層5から11
の側面と、ＳｉＮ絶縁層15との界面に、Ｓｉからなる接
着力発生層14を挿入することにより、SiN絶縁層15の形
成にＥＣＲ−スパッタリング法を用いる場合でも、これ
らの半導体層との接着力の低下を防止できる。本実施例
では、GaAs基板上のInAlAs/InGaAs 歪緩和HEMTについて
述べたが、本発明はInP基板上のInAlAs/InGaAs HEMT
や、GaAs基板上のAlGaAs/InGaAs 歪チャネルHEMT、ま
た、MESFETやJFET等の他のFETにも適用可能である。 実施例2 図2に本発明の実施例2のゲート電極周辺部分が目空き構
造となっている歪チャネルHEMTの製造工程を示す。GaAs
からなる基板19上に厚さ100nmのアンドープGaAsバッフ
ァ層20、厚さ100nmのアンドープAl0.25Ga0.75As層21、
厚さ2nmのアンドープGaAs層22、厚さ8nmのアンドープIn
0.25Ga0.75Asチャネル層23、厚さ2nmのアンドープGaAs
層24、厚さ2nmのアンドープAl0.25Ga0.75As層25、厚さ1
2nmのSiドープn-Al0.25Ga0.75As層26（4x1018cm-3）、
厚さ20nmのSiドープn-Al0.25Ga0.75As層27（5x1016c
m-3）、厚さ180nmのSiドープn-GaAsキャップ層28（5x10
18cm-3）を順次エピタキシャル成長にて形成する。次
に、アンドープAl0.25Ga0.75As層21の途中までエッチン
グし、素子部をメサ状に分離する。この状態において、
各半導体層の露出面すなわち層21、層28の表面および層
21から層28の側面には、各半導体層の構成元素In、Ga、
As、Alの酸化物であるIn2O3、Ga2O3、As2O3、Al2O3等が
混在する厚さ1〜5nmの自然酸化膜29が形成される（図2
（a））。次に、全表面にECR-スパッタリング法により
厚さ3nmのSiからなる接着力発生層30と厚さ150nmのSiN
からなる表面保護膜として働く絶縁層31を積層形成す
る。このとき、自然酸化膜層29中のOとSi接着力発生層3
0中のSiとが結合して、酸化物接着層32が自然酸化膜29
と接着力発生層30の間に形成される。次に、n-GaAsキャ
ップ層28上にソース電極33およびドレイン電極34をリフ
トオフ法により形成する（図2（b））。最後に、SiN表
面保護絶縁層31、Si接着力発生層30および酸化物接着層
32のエッチング除去によるゲート電極用開口部の形成、
さらにゲート電極用開口部を介して自然酸化膜29および
n-GaAsキャップ層28のエッチング除去によるゲート電極
周辺部分の目空き構造の形成、および露出したn-Al0.25
Ga0.75As層27上へのゲート電極35のリフトオフ法による
形成を行い歪チャネルHEMTが完成する（図2（c））。本
実施例の高接着構造は、自然酸化膜29、酸化物接着層3
2、Si接着力発生層30（消滅している場合を含む）およ
びSiN絶縁層31で構成されている。本実施例においても
実施例１と同様の理由で、半導体層21、28の表面および
半導体層21から28の側面と、ＳｉＮ絶縁層31との界面
に、Ｓｉからなる接着力発生層30を挿入することによ
り、SiN絶縁層31の形成にＥＣＲ−スパッタリング法を
用いる場合でも、これらの半導体層との接着力の低下を
防止できる。本実施例のゲート電極周辺部分の目空き構
造は他のFETにも適用可能である。 実施例3 図3に本発明の実施例3のInGaP/GaAsヘテロ接合バイポー
ラトランジスタ（HBT:Hetero Bipore Transistor）の製
造工程を示す。GaAs基板36上に、厚さ700nmのSiドープG
aAsサブコレクタ層37（5x1018cm-3）、厚さ150nmのSiド
ープGaAsコレクタ層38（5x1018cm-3）、厚さ30nmのCド
ープGaAsベース層39（2x1020cm-3）、厚さ50nmのSiドー
プIn0.5Ga0.5Pエミッタ層40（1x1018cm-3）、厚さ100nm
のSiドープGaAsキャップ層41（5x1018cm-3、）と、厚さ
50nmのステップグレーデッドSiドープInGaAsキャップ層
42（ InAsモル比0から0.5まで変化、8x1018cm-3から4x1
01 9cm-3）を順次エピタキシャル法により形成する。次
に、層42上に厚さ700nmのWSi膜を堆積し、ホトレジスト
マスクにてWSi膜の垂直加工を行いエミッタ電極43を形
成する。次に、エミッタ電極43をマスクとして層42と層
41および層40をエッチングし層39を露出させる。次に、
ウエハ全面にSiO2膜を形成し、異方性ドライエッチング
により側壁長=1.0μm のSiO2側壁（図示せず）を形成す
る。次に、エミッタ電極43とSiO2側壁をマスクとして層
39と層38をエッチングし層37を露出させる。次に、基板
36の途中までエッチングし素子間分離を行なう。次に、
SiO2側壁を除去する。この状態において、各半導体層の
露出面すなわち基板36、層37、層39の表面および基板3
6、層37から層42の側面には、各半導体層の構成元素G
a、As、In、Pの酸化物であるGa2O3、As2O3、In2O3、P2O
5等が混在する厚さ1〜5nmの自然酸化膜44が形成される
（図3（a））。次に、全表面にECR-スパッタリング法に
より厚さ3nmのSiからなる接着力発生層45および厚さ150
nmのSiNからなる表面保護膜として働く絶縁層46を積層
形成する。このとき、自然酸化膜44中のOと層45中のSi
が結合して、Ga-O-Siのような酸化物を含む酸化物接着
層47が自然酸化膜44と接着力発生層45の間に形成される
（図3（b））。最後に、GaAsベース層39上へのベース電
極48、GaAsサブコレクタ層37上へのコレクタ電極49の形
成をリフトオフ法により行いHBTが完成する（図3
（c））。本実施例の高接着構造は、自然酸化膜44、酸
化物接着層47、Si接着力発生層45（消滅している場合を
含む）およびSiN絶縁層46で構成されている。本実施例
においても実施例１と同様の理由で、基板36、層37、層
39の表面および基板36、層37から層42の側面と、ＳｉＮ
絶縁層46との界面に、Ｓｉからなる接着力発生層45を挿
入することにより、SiN絶縁層46の形成にＥＣＲ−スパ
ッタリング法を用いる場合でも、これらの半導体層との
接着力の低下を防止できる。本実施例では、InGaP/GaAs
HBT について述べたが、本発明はInGaP/InGaAs HBTやI
nP/InGaAs HBT等の他のIII−V族化合物半導体を用いたH
BTにも適用可能である。また、npn型をpnp型に、エミッ
タトップ型をコレクタトップ型に変更することができ
る。 実施例4 図4に本発明の実施例4の半導体レーザの製造工程を示
す。図4（a）〜（c）は断面図、図4（d）は平面図であ
る。n-GaAs基板50上に、GaAsバッファ層51、n-Al0. 7Ga
0.3InPクラッド層52、厚さ4nmのアンドープAl0.45Ga
0.55InP障壁層、厚さ8nmのIn0.6Ga0.4P歪量子井戸層、
厚さ4nmのAl0.55Ga0.45InP SCH（Separate Confinement
Heterostructure）層とから構成される歪量子井戸活性
層53、p-Al0.7Ga0. 3InPクラッド層54、p-InGaPエッチン
グストップ層55、p-Al0.7Ga0.3InPクラッド層56、p-Al
0.7Ga0.3Asキャップ層57を順次エピタキシャル成長法に
より形成する。次に、SiO2（図示せず）をマスクに層57
と層56をエッチング除去し、層56と層57からなるリッジ
を形成する。次に、このSiO2をマスクにn-GaAs電流狭窄
層58を選択成長する。次に、SiO2を除去した後、p-GaAs
コンタクト層59を形成する。この状態において、p-GaAs
コンタクト層59の表面にはGa2O3、As2O3等の酸化物から
構成される自然酸化膜60が形成される（図4（a））。次
に、全表面にECR-スパッタリング法により厚さ3nmのSi
からなる接着力発生層61と厚さ400nmのSiNからなる表面
保護膜として働く絶縁層62を積層形成する。このとき、
自然酸化膜60中のOと層61中のSiが結合して、Ga-O-Siの
ような酸化物を含む酸化物接着層63が自然酸化膜60と接
着力発生層61の間に形成される（図4（b））。次に、Ga
Asコンタクト層59上にP側オーミック電極64、GaAs基板5
0上にn側オーミック電極65を形成する（図4（c））。次
に、大気中にて壁開を行なう。この壁開により露出した
基板50および層51から層59の壁開面には、これらの構成
元素Ga、As、Al、In、Pの酸化物であるGa2O3、As2O3、A
l2O3、In2O3、P2O5等が混在する厚さ1〜5nmの自然酸化
膜66が形成される。次に、ECR-スパッタリング法によ
り、光出力側の壁開面に厚さ3nmのAlからなる接着力発
生層67および厚さλ/4（λ：発振波長）の光学長を有す
るAlNからなる低反射率膜として働く絶縁層68を、反射
側の壁開面に厚さ3nmのSiからなる接着力発生層70およ
び厚さλ/4（λ：発振波長）の光学長を有するSiN層71
とSiO 2層72を交互に５層ずつ積層した高反射率膜として
働く絶縁層73を形成する。このとき、光出力側の壁開面
の自然酸化膜66のOと層67中のAlが結合して、Ga-O-Alの
ような酸化物を含む酸化物接着層69が自然酸化膜66と接
着力発生層67の間に形成される。また、反射側の壁開面
の自然酸化膜66中のOと層70中のSiが結合して、Ga-O-Si
のような酸化物を含む酸化物接着層74が自然酸化膜66と
接着力発生層70の間に形成される。このようにして半導
体レーザが完成する（図4（d））。以上のように、本実
施例には３種類の高接着構造が適用されている。すなわ
ち、自然酸化膜60、酸化物接着層63、Si接着力発生層61
（消滅している場合を含む）および表面保護膜として働
くSiN絶縁層62で構成された高接着構造、自然酸化膜6
6、酸化物接着層69、Al接着力発生層67（消滅している
場合を含む）および低反射率膜として働くAlN絶縁層68
で構成された高接着構造、および、自然酸化膜66、酸化
物接着層74、Si接着力発生層70（消滅している場合を含
む）および高反射率膜として働く絶縁層73で構成された
高接着構造である。これらの高接着構造においても実施
例１と同様の理由で、基板等の各半導体と絶縁層62、6
8、73とは強力に接着する。本実施例によれば、p-GaAs
コンタクト層59の表面と、ＳｉＮ絶縁層46との界面に、
Ｓｉからなる接着力発生層61を挿入することにより、Si
N絶縁層62の形成にＥＣＲ−スパッタリング法を用いる
場合でも、半導体との接着力の低下を防止できる。ま
た、壁開により形成した半導体レーザ端面と、AlNまた
はSiNからなる絶縁層68、73との界面に、AlまたはSiか
らなる接着力発生層67、70を挿入することにより、AlN
またはSiNからなる絶縁層68、73の形成にＥＣＲ−スパ
ッタリング法を用いる場合でも、半導体との接着力の低
下を防止でき、反射率制御性が良くかつ高接着力な端面
反射構造を実現できる。なお、３種類の高接着構造は、
事情により１種類または２種類を適用してもよい。 実施例5 図5に本発明の実施例5の半導体レーザの製造工程を示
す。図5（a）〜（c）は断面図、図5（d）は平面図であ
る。特に、本実施例では、実施例4で用いた選択成長半
導体層からなる電流狭窄層を用いず、本発明の高接着構
造を電流狭窄層を兼ねて用いている。n-GaAs基板75上に
GaAsバッファ層76、n-InGaPクラッド層77、厚さ35nmの
アンドープIn0.18Ga0.82As0.63P0.37障壁層、厚さ7nmの
In0.16Ga0.84As歪量子井戸層から構成される歪量子井戸
活性層78、p-InGaPクラッド層79、p-GaAs光導波路層8
0、p-InGaPクラッド層81、p-GaAsキャップ層82、p-GaAs
コンタクト層83を順次エピタキシャル成長法により形成
する。次にSiO2（図示せず）をマスクに層83と層82と層
81をエッチング除去し、リッジを形成する。その後、Si
O2を除去する。この状態において、各半導体層の露出面
すなわち層80と層83の表面および層81から層83の側面に
は各半導体層の構成元素In、Ga、As、Pの酸化物であるI
n2O3、Ga2O 3、As2O3、P2O5等が混在する厚さ1〜5nmの自
然酸化膜84が形成される（図5（a））。次に、全表面に
ECR-スパッタリング法により厚さ3nmのSiからなる接着
力発生層85および厚さ300nmのSiNからなる表面保護膜か
つ電流狭窄層として働く絶縁層86を積層形成する。この
とき、自然酸化膜84中のOと層85中のSiが結合して、Ga-
O-Siのような酸化物を含む酸化物接着層87が自然酸化膜
84と接着力発生層85の間に形成される（図5（b））。次
に、p側オーミック電極88を形成する部分の層86、層8
5、層87と層84をエッチング除去し、p側オーミック電極
88をウエハ上面のp-GaAsコンタクト層83上に、n側オー
ミック電極89を下面のn-GaAs基板75上にそれぞれ形成す
る(図5（c）)。次に、大気中にて壁開を行なう。この壁
開により露出した基板75および層76から層83の壁開面に
は、これらの構成元素In、Ga、As、Pの酸化物であるIn2
O3、Ga2O 3、As2O3、P2O5等が混在する厚さ1〜5nmの自然
酸化膜90が形成される。次に、ECR-スパッタリング法に
より光出力側の壁開面に厚さ3nmのAlからなる接着力発
生層91および厚さλ/4（λ：発振波長）の光学長を有す
るAlNからなる低反射率膜として働く絶縁層92を、反射
側の壁開面に厚さ3nmのSiからなる接着力発生層94およ
び厚さλ/4（λ：発振波長）の光学長を有するSiO2層95
と水素化非晶質珪素（a-Si:H）層96を交互に３層ずつ積
層した高反射率膜として働く絶縁層97を形成する。この
とき、光出力側の壁開面の自然酸化膜90のOと層91中のA
lが結合して、Ga-O-Alのような酸化物を含む酸化物接着
層93が自然酸化膜90と接着力発生層91の間に形成され
る。また、反射側の壁開面の自然酸化膜90中のOと層94
中のSiが結合して、Ga-O-Siのような酸化物を含む酸化
物接着層98が自然酸化膜90と接着力発生層94の間に形成
される。このようにして半導体レーザが完成する (図5
（d）)。以上のように、本実施例には３種類の高接着構
造が適用されている。すなわち、自然酸化膜84、酸化物
接着層87、Si接着力発生層85（消滅している場合を含
む）および表面保護膜かつ電流狭窄層として働くSiN絶
縁層86で構成された高接着構造、自然酸化膜90、酸化物
接着層93、Al接着力発生層91（消滅している場合を含
む）および低反射率膜として働くAlN絶縁層92で構成さ
れた高接着構造、および、自然酸化膜90、酸化物接着層
98、Si接着力発生層94（消滅している場合を含む）およ
び高反射率膜として働く絶縁層97で構成された高接着構
造である。これらの高接着構造においても実施例１と同
様の理由で、基板等の各半導体と絶縁層86、92、97とは
強力に接着する。本実施例によれば、層81から層83によ
り構成されたリッジの表面および側面、並びにリッジの
周囲の層80の表面と、ＳｉＮ絶縁層86との界面に、Ｓｉ
からなる接着力発生層85を挿入することにより、SiN絶
縁層86の形成にＥＣＲ−スパッタリング法を用いる場合
でも、半導体との接着力の低下を防止できる。また、壁
開により形成した半導体レーザ端面と、AlNまたはSiNか
らなる絶縁層92、97との界面に、AlまたはSiからなる接
着力発生層91、94を挿入することにより、AlNまたはSiN
からなる絶縁層92、97の形成にＥＣＲ−スパッタリング
法を用いる場合でも、半導体との接着力の低下を防止で
き、反射率制御性が良くかつ高接着力な端面反射構造を
実現できる。なお、３種類の高接着構造は、事情により
１種類または２種類を適用してもよい。 実施例6 図6に本発明の実施例6のホトダイオードの製造工程を示
す。図6（a）〜（c）は断面図、図6（d）は平面図であ
る。p-InP基板99上に厚さ700nmのp-In0.52Al0.19Ga0.29
Asバッファ層100、厚さ2000nmのp-In0.52Al0.19Ga0.29A
s第二コア層101、厚さ2000nmのアンドープIn0.53Ga0.47
As光吸収層102、厚さ2000nmのn-In0.52Al0 .19Ga0.29As
第二コア層103、厚さ1000nmのn-InAlAsバッファ層104、
厚さ700nmのn-In0.53Ga0.47Asコンタクト層105を順次エ
ピタキシャル成長法により形成する。次にSiO2（図示せ
ず）をマスクに層105から層102をエッチング除去し、素
子分離用メサを形成する。その後、SiO2を除去する。こ
の状態において、各半導体層の露出面すなわち層101と
層105の表面および層102から層105の側面には、各半導
体層の構成元素In、Al、Ga、As、Pの酸化物である、In2
O3、Al2O3、Ga2O3、As2O 3、P2O5等が混在する厚さ1〜5n
mの自然酸化膜106が形成される(図6（a）)。次に、全表
面にECR-スパッタリング法により厚さ3nmのSiからなる
接着力発生層107および厚さ300nmのSiNからなる表面保
護膜として働く絶縁層108を積層形成する。このとき、
自然酸化膜106中の一部のOと層107中のSiが結合して、G
a-O-Siのような酸化物を含む酸化物接着層109が自然酸
化膜106と接着力発生層107の間に形成される(図6
（b）)。次に、P側オーミック電極を形成する部分の層
をエッチング除去し、p側オーミック電極110およびn側
オーミック電極111をそれぞれn-In0.53Ga0.47Asコンタ
クト層105上およびp-InP基板99上に形成する(図6
（c）)。次に、大気中にて壁開を行なう。この壁開によ
り露出した基板99および層100から層105の壁開面には、
これらの構成元素In、Al、Ga、As、Pの酸化物であるIn2
O 3、Al2O3、Ga2O3、As2O3、P2O5等が混在する厚さ1〜5n
mの自然酸化膜112が形成される。次に、ECR-スパッタリ
ング法により光受信側の壁開面に厚さ3nmのSiからなる
接着力発生層113および厚さλ/4（λ：発振波長）の光
学長を有するSiNからなる反射防止膜として働く絶縁層1
14を形成する。このとき、自然酸化膜112のOと層113中
のSiが結合して、Ga-O-Siのような酸化物を含む酸化物
接着層115が自然酸化膜112と接着力発生層113の間に形
成される。このようにしてホトダイオードが完成する
(図6（d）)。以上のように、本実施例には２種類の高接
着構造が適用されている。すなわち、自然酸化膜106、
酸化物接着層109、Si接着力発生層107（消滅している場
合を含む）および表面保護として働くSiN絶縁層108で構
成された高接着構造、および、自然酸化膜112、酸化物
接着層115、Si接着力発生層113（消滅している場合を含
む）および反射防止膜として働く表面保護絶縁層114で
構成された高接着構造である。これらの高接着構造にお
いても実施例１と同様の理由で、基板等の各半導体と絶
縁層108、114とは強力に接着する。本実施例によれば、
層101から層105により構成された素子分離用メサの表面
および側面とＳｉＮ絶縁層108との界面に、Ｓｉからな
る接着力発生層107を挿入することにより、SiN絶縁層10
8の形成にＥＣＲ−スパッタリング法を用いる場合で
も、半導体との接着力の低下を防止できる。また、ホト
ダイオード端面とSiN絶縁層114との界面に、Si接着力発
生層113を挿入することにより、SiN絶縁層108の形成に
ＥＣＲ−スパッタリング法を用いる場合でも、半導体と
の接着力の低下を防止でき、反射率制御性が良くかつ高
接着力な端面反射構造を実現できる。なお、２種類の高
接着構造は、事情により１種類を適用してもよい。 実施例7 図7に本発明の実施例7のマイクロストリップ型のモノリ
シックマイクロ波集積回路200（MMIC:Monolithic Micro
wave Integrated Circuit）の断面図を示す。GaAs半導
体基板201の表面には、歪緩和HEMT202、抵抗207、キャ
パシタンス209(電極としての伝送線路の導体208を含
む)、インダクタンス210、伝送線路の導体208等の各種
マイクロ波回路素子が形成されている。一方、半導体基
板裏面には、バイアホール211および接地導体212が形成
されている。ここで、歪緩和HEMT202には実施例1で示し
た歪緩和HEMTを用いる。また、MMICで用いられる層間絶
縁膜205として働くSiO2絶縁層の半導体基板201との接着
力を向上させる為に、本発明の高接着構造を採用してい
る。すなわち、歪緩和HEMT202のメサを形成したときにG
aAs半導体基板201表面に形成される基板材料の自然酸化
膜203上に、Si接着力発生層204、層間絶縁膜205を積層
形成することにより、自然酸化膜203とSi接着力発生層2
04の間に酸化物接着層206が形成される。本実施例によ
れば、歪緩和HEMTの表面保護膜または層間絶縁膜の接着
力が向上するので、信頼性の高いMMICを作製できる。 実施例8 図8に本発明の実施例8の車載用レーダーの構成図を示
す。車載用レーダーは、電圧可変発振器301、増幅器30
2、受信器303、受信アンテナ端子307、送信アンテナ端
子308、端子309から構成される高周波モジュール300
と、受信アンテナ端子307に接続された受信アンテナ31
0、送信アンテナ端子308に接続された送信アンテナ31
1、端子309に接続された信号処理系312で構成されてい
る。電圧可変発振器301、増幅器302および受信器303は
実施例7のMMICで構成する。以下、車載用レーダーの動
作を説明する。電圧可変発振器301からの76GHzの信号は
増幅器302により増幅され、送信アンテナ端子308を通し
て送信アンテナ311から放射される。対象物から反射し
て戻ってきた信号は、受信アンテナ310で受信され、受
信アンテナ端子307から受信器303の増幅器305で増幅さ
れる。さらに、この増幅された信号は、受信器303の増
幅器304で増幅された電圧可変発振器301からの76GHzの
参照信号と受信器303のミクサ306で混合されて、中間周
波数（IF:Internediate Frequency）信号となる。IF信
号は、端子309から取り出されて信号処理系312に入力さ
れ、そこで対象物の相対速度、距離、角度が計算され
る。本実施例の高周波モジュールは実施例7のMMICを用
いているので信頼性が高い。したがって、信頼性の高い
車載用レーダーを作製できる。 実施例9 図9に本発明の実施例9のレジンモールドよりシールドし
た半導体レーザ素子の断面図を示す。半導体レーザ401
をSiCサブマウント403上にAuSn半田404を用いて接着
し、全体をレジンモールド400によりシールドする。半
導体レーザ401の上部電極および、AuSn半田404を介した
下部電極からそれぞれシールド端子へと配線される。出
力した光は、光り取り出し窓402より外部に取り出され
る。一般に、レジンモールドによるシールドは、低コス
トであるが、気密性が低く、半導体レーザ401の絶縁層
の剥がれが起こりやすい。しかし、半導体レーザ401と
して本発明の半導体レーザを用いることにより、レジン
モールドによるシールドを用いても絶縁層の剥がれが生
じにくく、この剥がれに起因する歩留まり低下を防止で
きる。 実施例10 図10に本発明の実施例10のレジンモールドよりシールド
したホトダイオード素子の断面図を示す。ホトダイオー
ド501をSiCサブマウント503上にAuSn半田504を用いて接
着し、全体をレジンモールド500によりシールドする。
ホトダイオード501の上部電極および、AuSn半田504を介
した下部電極からそれぞれシールド端子へと配線され
る。受信した光は、受光窓502よりホトダイオード501に
取り込まれる。一般に、レジンモールドによるシールド
は、低コストであるが、気密性が低く、ホトダイオード
501の絶縁層の剥がれが起こりやすい。しかし、ホトダ
イオード501として本発明のホトダイオードを用いるこ
とにより、レジンモールドによるシールドを用いても絶
縁層の剥がれが生じにくく、この剥がれに起因する歩留
まり低下を防止できる。
明する。 実施例１ 図1に本発明の実施例１の歪緩和HEMT（High Electron M
obility Transistor）の製造工程を示す。GaAs基板1上
に厚さ28nmのアンドープGaAsバッファ層2、厚さ20nmの
アンドープAlAsバッファ層3、厚さ600nmのアンドープIn
AlAsステップグレーデッド層4（ InAsモル比0.15から0.
45まで変化）、厚さ200nmのアンドープIn0.5Al0.5Asバ
リア層5、厚さ20nmのアンドープIn0.5Ga0.5Asチャネル
層6、厚さ2nmのアンドープIn0.5Al0.5As層7、厚さ12nm
のSiドープn-In0.5Al0.5Asキャリア供給層8（5x1018cm
-3）、厚さ10nmのアンドープIn0.5Al0.5As層9、厚さ7nm
のアンドープInP層10、厚さ120nmのSiドープn-In0.5Ga
0.5Asキャップ層11（5x1019cm-3）を順次エピタキシャ
ル成長法にて形成する。次に、アンドープIn0.5Al0.5As
バリア層5の途中までエッチングし、素子部をメサ状に
分離する。次に、素子部にゲートリセス600を形成する
為に、n-In0.5Ga0.5Asキャップ層11の一部をエッチング
除去してアンドープInP層10を露出させる。この状態に
おいて、各半導体層の露出面すなわち層5、層10、層11
の表面および層5から層11の側面にはそれらの構成元素
の酸化物が混在する厚さ1〜5nmの自然酸化膜12が形成さ
れる（図1（a））。自然酸化膜12の具体的構成は、例え
ばアンドープIn0.5Al0.5Asバリア層5の露出面に形成さ
れる自然酸化膜12の場合は、その構成元素In、Al、Asの
酸化物であるIn2O3、Al2O3、As2O3等が混在している。
次に、ゲートリセス600内のアンドープInP層10上にT型
ゲート電極13をリフトオフ法により形成する。次に、全
表面にECR（Electron Cyclotron Resonance）-スパッタ
リング法により厚さ3nmのSiからなる接着力発生層14と
厚さ150nmのSiNからなる表面保護膜として働く絶縁層15
を積層形成する。このとき、自然酸化膜12とSi接着力発
生層14の間に酸化物接着層16が形成される（図1
（b））。酸化物接着層16は、自然酸化膜12中のOとSi接
着力発生層14中のSiとが結合した酸化物から成る。例え
ば、アンドープIn0.5Al0.5Asバリア層5の露出面に形成
された自然酸化膜12の場合は、それを構成するIn2O3、A
l2O3、As2O3等のOとSi接着力発生層14中のSiとが結合し
たIn-O-SiやAl-O-Si、As-O-Siのような結合を持つ酸化
物から成る。このときのOとSiとの結合の為の反応は、S
i接着力発生層14を形成した時点でSiが持っているエネ
ルギーにより起こる。本実施例の高接着構造は、自然酸
化膜12、酸化物接着層16、Si接着力発生層14（消滅して
いる場合を含む）およびSiN絶縁層15で構成されてい
る。上記のように、自然酸化膜12とSi接着力発生層14を
構成する原子同士が結合して酸化物接着層16を形成する
ので、自然酸化膜12、酸化物接着層16およびSi接着力発
生層14は強力に接着する。また、自然酸化膜12と各半導
体層は、これらを構成する原子同士が結合するので強力
に接着する。さらに、Si層とSiN層は通常強力に接着す
るので、Si接着力発生層14とSiN絶縁層15は強力に接着
する。従って、GaAs基板1上に形成された各半導体層とS
iN絶縁層15とは強力に接着する。酸化物接着層16の形成
に必要な半導体表面の酸化膜は、自然酸化膜に限らず、
O2プラズマ等により人工的に酸化して形成したものでも
良い。最後に、n-In0.5Ga0.5Asキャップ層11上にソース
電極17およびドレイン電極18をリフトオフ法により形成
して歪緩和HEMTが完成する（図1（c））。本実施例によ
れば、半導体層5、10、11の表面および半導体層5から11
の側面と、ＳｉＮ絶縁層15との界面に、Ｓｉからなる接
着力発生層14を挿入することにより、SiN絶縁層15の形
成にＥＣＲ−スパッタリング法を用いる場合でも、これ
らの半導体層との接着力の低下を防止できる。本実施例
では、GaAs基板上のInAlAs/InGaAs 歪緩和HEMTについて
述べたが、本発明はInP基板上のInAlAs/InGaAs HEMT
や、GaAs基板上のAlGaAs/InGaAs 歪チャネルHEMT、ま
た、MESFETやJFET等の他のFETにも適用可能である。 実施例2 図2に本発明の実施例2のゲート電極周辺部分が目空き構
造となっている歪チャネルHEMTの製造工程を示す。GaAs
からなる基板19上に厚さ100nmのアンドープGaAsバッフ
ァ層20、厚さ100nmのアンドープAl0.25Ga0.75As層21、
厚さ2nmのアンドープGaAs層22、厚さ8nmのアンドープIn
0.25Ga0.75Asチャネル層23、厚さ2nmのアンドープGaAs
層24、厚さ2nmのアンドープAl0.25Ga0.75As層25、厚さ1
2nmのSiドープn-Al0.25Ga0.75As層26（4x1018cm-3）、
厚さ20nmのSiドープn-Al0.25Ga0.75As層27（5x1016c
m-3）、厚さ180nmのSiドープn-GaAsキャップ層28（5x10
18cm-3）を順次エピタキシャル成長にて形成する。次
に、アンドープAl0.25Ga0.75As層21の途中までエッチン
グし、素子部をメサ状に分離する。この状態において、
各半導体層の露出面すなわち層21、層28の表面および層
21から層28の側面には、各半導体層の構成元素In、Ga、
As、Alの酸化物であるIn2O3、Ga2O3、As2O3、Al2O3等が
混在する厚さ1〜5nmの自然酸化膜29が形成される（図2
（a））。次に、全表面にECR-スパッタリング法により
厚さ3nmのSiからなる接着力発生層30と厚さ150nmのSiN
からなる表面保護膜として働く絶縁層31を積層形成す
る。このとき、自然酸化膜層29中のOとSi接着力発生層3
0中のSiとが結合して、酸化物接着層32が自然酸化膜29
と接着力発生層30の間に形成される。次に、n-GaAsキャ
ップ層28上にソース電極33およびドレイン電極34をリフ
トオフ法により形成する（図2（b））。最後に、SiN表
面保護絶縁層31、Si接着力発生層30および酸化物接着層
32のエッチング除去によるゲート電極用開口部の形成、
さらにゲート電極用開口部を介して自然酸化膜29および
n-GaAsキャップ層28のエッチング除去によるゲート電極
周辺部分の目空き構造の形成、および露出したn-Al0.25
Ga0.75As層27上へのゲート電極35のリフトオフ法による
形成を行い歪チャネルHEMTが完成する（図2（c））。本
実施例の高接着構造は、自然酸化膜29、酸化物接着層3
2、Si接着力発生層30（消滅している場合を含む）およ
びSiN絶縁層31で構成されている。本実施例においても
実施例１と同様の理由で、半導体層21、28の表面および
半導体層21から28の側面と、ＳｉＮ絶縁層31との界面
に、Ｓｉからなる接着力発生層30を挿入することによ
り、SiN絶縁層31の形成にＥＣＲ−スパッタリング法を
用いる場合でも、これらの半導体層との接着力の低下を
防止できる。本実施例のゲート電極周辺部分の目空き構
造は他のFETにも適用可能である。 実施例3 図3に本発明の実施例3のInGaP/GaAsヘテロ接合バイポー
ラトランジスタ（HBT:Hetero Bipore Transistor）の製
造工程を示す。GaAs基板36上に、厚さ700nmのSiドープG
aAsサブコレクタ層37（5x1018cm-3）、厚さ150nmのSiド
ープGaAsコレクタ層38（5x1018cm-3）、厚さ30nmのCド
ープGaAsベース層39（2x1020cm-3）、厚さ50nmのSiドー
プIn0.5Ga0.5Pエミッタ層40（1x1018cm-3）、厚さ100nm
のSiドープGaAsキャップ層41（5x1018cm-3、）と、厚さ
50nmのステップグレーデッドSiドープInGaAsキャップ層
42（ InAsモル比0から0.5まで変化、8x1018cm-3から4x1
01 9cm-3）を順次エピタキシャル法により形成する。次
に、層42上に厚さ700nmのWSi膜を堆積し、ホトレジスト
マスクにてWSi膜の垂直加工を行いエミッタ電極43を形
成する。次に、エミッタ電極43をマスクとして層42と層
41および層40をエッチングし層39を露出させる。次に、
ウエハ全面にSiO2膜を形成し、異方性ドライエッチング
により側壁長=1.0μm のSiO2側壁（図示せず）を形成す
る。次に、エミッタ電極43とSiO2側壁をマスクとして層
39と層38をエッチングし層37を露出させる。次に、基板
36の途中までエッチングし素子間分離を行なう。次に、
SiO2側壁を除去する。この状態において、各半導体層の
露出面すなわち基板36、層37、層39の表面および基板3
6、層37から層42の側面には、各半導体層の構成元素G
a、As、In、Pの酸化物であるGa2O3、As2O3、In2O3、P2O
5等が混在する厚さ1〜5nmの自然酸化膜44が形成される
（図3（a））。次に、全表面にECR-スパッタリング法に
より厚さ3nmのSiからなる接着力発生層45および厚さ150
nmのSiNからなる表面保護膜として働く絶縁層46を積層
形成する。このとき、自然酸化膜44中のOと層45中のSi
が結合して、Ga-O-Siのような酸化物を含む酸化物接着
層47が自然酸化膜44と接着力発生層45の間に形成される
（図3（b））。最後に、GaAsベース層39上へのベース電
極48、GaAsサブコレクタ層37上へのコレクタ電極49の形
成をリフトオフ法により行いHBTが完成する（図3
（c））。本実施例の高接着構造は、自然酸化膜44、酸
化物接着層47、Si接着力発生層45（消滅している場合を
含む）およびSiN絶縁層46で構成されている。本実施例
においても実施例１と同様の理由で、基板36、層37、層
39の表面および基板36、層37から層42の側面と、ＳｉＮ
絶縁層46との界面に、Ｓｉからなる接着力発生層45を挿
入することにより、SiN絶縁層46の形成にＥＣＲ−スパ
ッタリング法を用いる場合でも、これらの半導体層との
接着力の低下を防止できる。本実施例では、InGaP/GaAs
HBT について述べたが、本発明はInGaP/InGaAs HBTやI
nP/InGaAs HBT等の他のIII−V族化合物半導体を用いたH
BTにも適用可能である。また、npn型をpnp型に、エミッ
タトップ型をコレクタトップ型に変更することができ
る。 実施例4 図4に本発明の実施例4の半導体レーザの製造工程を示
す。図4（a）〜（c）は断面図、図4（d）は平面図であ
る。n-GaAs基板50上に、GaAsバッファ層51、n-Al0. 7Ga
0.3InPクラッド層52、厚さ4nmのアンドープAl0.45Ga
0.55InP障壁層、厚さ8nmのIn0.6Ga0.4P歪量子井戸層、
厚さ4nmのAl0.55Ga0.45InP SCH（Separate Confinement
Heterostructure）層とから構成される歪量子井戸活性
層53、p-Al0.7Ga0. 3InPクラッド層54、p-InGaPエッチン
グストップ層55、p-Al0.7Ga0.3InPクラッド層56、p-Al
0.7Ga0.3Asキャップ層57を順次エピタキシャル成長法に
より形成する。次に、SiO2（図示せず）をマスクに層57
と層56をエッチング除去し、層56と層57からなるリッジ
を形成する。次に、このSiO2をマスクにn-GaAs電流狭窄
層58を選択成長する。次に、SiO2を除去した後、p-GaAs
コンタクト層59を形成する。この状態において、p-GaAs
コンタクト層59の表面にはGa2O3、As2O3等の酸化物から
構成される自然酸化膜60が形成される（図4（a））。次
に、全表面にECR-スパッタリング法により厚さ3nmのSi
からなる接着力発生層61と厚さ400nmのSiNからなる表面
保護膜として働く絶縁層62を積層形成する。このとき、
自然酸化膜60中のOと層61中のSiが結合して、Ga-O-Siの
ような酸化物を含む酸化物接着層63が自然酸化膜60と接
着力発生層61の間に形成される（図4（b））。次に、Ga
Asコンタクト層59上にP側オーミック電極64、GaAs基板5
0上にn側オーミック電極65を形成する（図4（c））。次
に、大気中にて壁開を行なう。この壁開により露出した
基板50および層51から層59の壁開面には、これらの構成
元素Ga、As、Al、In、Pの酸化物であるGa2O3、As2O3、A
l2O3、In2O3、P2O5等が混在する厚さ1〜5nmの自然酸化
膜66が形成される。次に、ECR-スパッタリング法によ
り、光出力側の壁開面に厚さ3nmのAlからなる接着力発
生層67および厚さλ/4（λ：発振波長）の光学長を有す
るAlNからなる低反射率膜として働く絶縁層68を、反射
側の壁開面に厚さ3nmのSiからなる接着力発生層70およ
び厚さλ/4（λ：発振波長）の光学長を有するSiN層71
とSiO 2層72を交互に５層ずつ積層した高反射率膜として
働く絶縁層73を形成する。このとき、光出力側の壁開面
の自然酸化膜66のOと層67中のAlが結合して、Ga-O-Alの
ような酸化物を含む酸化物接着層69が自然酸化膜66と接
着力発生層67の間に形成される。また、反射側の壁開面
の自然酸化膜66中のOと層70中のSiが結合して、Ga-O-Si
のような酸化物を含む酸化物接着層74が自然酸化膜66と
接着力発生層70の間に形成される。このようにして半導
体レーザが完成する（図4（d））。以上のように、本実
施例には３種類の高接着構造が適用されている。すなわ
ち、自然酸化膜60、酸化物接着層63、Si接着力発生層61
（消滅している場合を含む）および表面保護膜として働
くSiN絶縁層62で構成された高接着構造、自然酸化膜6
6、酸化物接着層69、Al接着力発生層67（消滅している
場合を含む）および低反射率膜として働くAlN絶縁層68
で構成された高接着構造、および、自然酸化膜66、酸化
物接着層74、Si接着力発生層70（消滅している場合を含
む）および高反射率膜として働く絶縁層73で構成された
高接着構造である。これらの高接着構造においても実施
例１と同様の理由で、基板等の各半導体と絶縁層62、6
8、73とは強力に接着する。本実施例によれば、p-GaAs
コンタクト層59の表面と、ＳｉＮ絶縁層46との界面に、
Ｓｉからなる接着力発生層61を挿入することにより、Si
N絶縁層62の形成にＥＣＲ−スパッタリング法を用いる
場合でも、半導体との接着力の低下を防止できる。ま
た、壁開により形成した半導体レーザ端面と、AlNまた
はSiNからなる絶縁層68、73との界面に、AlまたはSiか
らなる接着力発生層67、70を挿入することにより、AlN
またはSiNからなる絶縁層68、73の形成にＥＣＲ−スパ
ッタリング法を用いる場合でも、半導体との接着力の低
下を防止でき、反射率制御性が良くかつ高接着力な端面
反射構造を実現できる。なお、３種類の高接着構造は、
事情により１種類または２種類を適用してもよい。 実施例5 図5に本発明の実施例5の半導体レーザの製造工程を示
す。図5（a）〜（c）は断面図、図5（d）は平面図であ
る。特に、本実施例では、実施例4で用いた選択成長半
導体層からなる電流狭窄層を用いず、本発明の高接着構
造を電流狭窄層を兼ねて用いている。n-GaAs基板75上に
GaAsバッファ層76、n-InGaPクラッド層77、厚さ35nmの
アンドープIn0.18Ga0.82As0.63P0.37障壁層、厚さ7nmの
In0.16Ga0.84As歪量子井戸層から構成される歪量子井戸
活性層78、p-InGaPクラッド層79、p-GaAs光導波路層8
0、p-InGaPクラッド層81、p-GaAsキャップ層82、p-GaAs
コンタクト層83を順次エピタキシャル成長法により形成
する。次にSiO2（図示せず）をマスクに層83と層82と層
81をエッチング除去し、リッジを形成する。その後、Si
O2を除去する。この状態において、各半導体層の露出面
すなわち層80と層83の表面および層81から層83の側面に
は各半導体層の構成元素In、Ga、As、Pの酸化物であるI
n2O3、Ga2O 3、As2O3、P2O5等が混在する厚さ1〜5nmの自
然酸化膜84が形成される（図5（a））。次に、全表面に
ECR-スパッタリング法により厚さ3nmのSiからなる接着
力発生層85および厚さ300nmのSiNからなる表面保護膜か
つ電流狭窄層として働く絶縁層86を積層形成する。この
とき、自然酸化膜84中のOと層85中のSiが結合して、Ga-
O-Siのような酸化物を含む酸化物接着層87が自然酸化膜
84と接着力発生層85の間に形成される（図5（b））。次
に、p側オーミック電極88を形成する部分の層86、層8
5、層87と層84をエッチング除去し、p側オーミック電極
88をウエハ上面のp-GaAsコンタクト層83上に、n側オー
ミック電極89を下面のn-GaAs基板75上にそれぞれ形成す
る(図5（c）)。次に、大気中にて壁開を行なう。この壁
開により露出した基板75および層76から層83の壁開面に
は、これらの構成元素In、Ga、As、Pの酸化物であるIn2
O3、Ga2O 3、As2O3、P2O5等が混在する厚さ1〜5nmの自然
酸化膜90が形成される。次に、ECR-スパッタリング法に
より光出力側の壁開面に厚さ3nmのAlからなる接着力発
生層91および厚さλ/4（λ：発振波長）の光学長を有す
るAlNからなる低反射率膜として働く絶縁層92を、反射
側の壁開面に厚さ3nmのSiからなる接着力発生層94およ
び厚さλ/4（λ：発振波長）の光学長を有するSiO2層95
と水素化非晶質珪素（a-Si:H）層96を交互に３層ずつ積
層した高反射率膜として働く絶縁層97を形成する。この
とき、光出力側の壁開面の自然酸化膜90のOと層91中のA
lが結合して、Ga-O-Alのような酸化物を含む酸化物接着
層93が自然酸化膜90と接着力発生層91の間に形成され
る。また、反射側の壁開面の自然酸化膜90中のOと層94
中のSiが結合して、Ga-O-Siのような酸化物を含む酸化
物接着層98が自然酸化膜90と接着力発生層94の間に形成
される。このようにして半導体レーザが完成する (図5
（d）)。以上のように、本実施例には３種類の高接着構
造が適用されている。すなわち、自然酸化膜84、酸化物
接着層87、Si接着力発生層85（消滅している場合を含
む）および表面保護膜かつ電流狭窄層として働くSiN絶
縁層86で構成された高接着構造、自然酸化膜90、酸化物
接着層93、Al接着力発生層91（消滅している場合を含
む）および低反射率膜として働くAlN絶縁層92で構成さ
れた高接着構造、および、自然酸化膜90、酸化物接着層
98、Si接着力発生層94（消滅している場合を含む）およ
び高反射率膜として働く絶縁層97で構成された高接着構
造である。これらの高接着構造においても実施例１と同
様の理由で、基板等の各半導体と絶縁層86、92、97とは
強力に接着する。本実施例によれば、層81から層83によ
り構成されたリッジの表面および側面、並びにリッジの
周囲の層80の表面と、ＳｉＮ絶縁層86との界面に、Ｓｉ
からなる接着力発生層85を挿入することにより、SiN絶
縁層86の形成にＥＣＲ−スパッタリング法を用いる場合
でも、半導体との接着力の低下を防止できる。また、壁
開により形成した半導体レーザ端面と、AlNまたはSiNか
らなる絶縁層92、97との界面に、AlまたはSiからなる接
着力発生層91、94を挿入することにより、AlNまたはSiN
からなる絶縁層92、97の形成にＥＣＲ−スパッタリング
法を用いる場合でも、半導体との接着力の低下を防止で
き、反射率制御性が良くかつ高接着力な端面反射構造を
実現できる。なお、３種類の高接着構造は、事情により
１種類または２種類を適用してもよい。 実施例6 図6に本発明の実施例6のホトダイオードの製造工程を示
す。図6（a）〜（c）は断面図、図6（d）は平面図であ
る。p-InP基板99上に厚さ700nmのp-In0.52Al0.19Ga0.29
Asバッファ層100、厚さ2000nmのp-In0.52Al0.19Ga0.29A
s第二コア層101、厚さ2000nmのアンドープIn0.53Ga0.47
As光吸収層102、厚さ2000nmのn-In0.52Al0 .19Ga0.29As
第二コア層103、厚さ1000nmのn-InAlAsバッファ層104、
厚さ700nmのn-In0.53Ga0.47Asコンタクト層105を順次エ
ピタキシャル成長法により形成する。次にSiO2（図示せ
ず）をマスクに層105から層102をエッチング除去し、素
子分離用メサを形成する。その後、SiO2を除去する。こ
の状態において、各半導体層の露出面すなわち層101と
層105の表面および層102から層105の側面には、各半導
体層の構成元素In、Al、Ga、As、Pの酸化物である、In2
O3、Al2O3、Ga2O3、As2O 3、P2O5等が混在する厚さ1〜5n
mの自然酸化膜106が形成される(図6（a）)。次に、全表
面にECR-スパッタリング法により厚さ3nmのSiからなる
接着力発生層107および厚さ300nmのSiNからなる表面保
護膜として働く絶縁層108を積層形成する。このとき、
自然酸化膜106中の一部のOと層107中のSiが結合して、G
a-O-Siのような酸化物を含む酸化物接着層109が自然酸
化膜106と接着力発生層107の間に形成される(図6
（b）)。次に、P側オーミック電極を形成する部分の層
をエッチング除去し、p側オーミック電極110およびn側
オーミック電極111をそれぞれn-In0.53Ga0.47Asコンタ
クト層105上およびp-InP基板99上に形成する(図6
（c）)。次に、大気中にて壁開を行なう。この壁開によ
り露出した基板99および層100から層105の壁開面には、
これらの構成元素In、Al、Ga、As、Pの酸化物であるIn2
O 3、Al2O3、Ga2O3、As2O3、P2O5等が混在する厚さ1〜5n
mの自然酸化膜112が形成される。次に、ECR-スパッタリ
ング法により光受信側の壁開面に厚さ3nmのSiからなる
接着力発生層113および厚さλ/4（λ：発振波長）の光
学長を有するSiNからなる反射防止膜として働く絶縁層1
14を形成する。このとき、自然酸化膜112のOと層113中
のSiが結合して、Ga-O-Siのような酸化物を含む酸化物
接着層115が自然酸化膜112と接着力発生層113の間に形
成される。このようにしてホトダイオードが完成する
(図6（d）)。以上のように、本実施例には２種類の高接
着構造が適用されている。すなわち、自然酸化膜106、
酸化物接着層109、Si接着力発生層107（消滅している場
合を含む）および表面保護として働くSiN絶縁層108で構
成された高接着構造、および、自然酸化膜112、酸化物
接着層115、Si接着力発生層113（消滅している場合を含
む）および反射防止膜として働く表面保護絶縁層114で
構成された高接着構造である。これらの高接着構造にお
いても実施例１と同様の理由で、基板等の各半導体と絶
縁層108、114とは強力に接着する。本実施例によれば、
層101から層105により構成された素子分離用メサの表面
および側面とＳｉＮ絶縁層108との界面に、Ｓｉからな
る接着力発生層107を挿入することにより、SiN絶縁層10
8の形成にＥＣＲ−スパッタリング法を用いる場合で
も、半導体との接着力の低下を防止できる。また、ホト
ダイオード端面とSiN絶縁層114との界面に、Si接着力発
生層113を挿入することにより、SiN絶縁層108の形成に
ＥＣＲ−スパッタリング法を用いる場合でも、半導体と
の接着力の低下を防止でき、反射率制御性が良くかつ高
接着力な端面反射構造を実現できる。なお、２種類の高
接着構造は、事情により１種類を適用してもよい。 実施例7 図7に本発明の実施例7のマイクロストリップ型のモノリ
シックマイクロ波集積回路200（MMIC:Monolithic Micro
wave Integrated Circuit）の断面図を示す。GaAs半導
体基板201の表面には、歪緩和HEMT202、抵抗207、キャ
パシタンス209(電極としての伝送線路の導体208を含
む)、インダクタンス210、伝送線路の導体208等の各種
マイクロ波回路素子が形成されている。一方、半導体基
板裏面には、バイアホール211および接地導体212が形成
されている。ここで、歪緩和HEMT202には実施例1で示し
た歪緩和HEMTを用いる。また、MMICで用いられる層間絶
縁膜205として働くSiO2絶縁層の半導体基板201との接着
力を向上させる為に、本発明の高接着構造を採用してい
る。すなわち、歪緩和HEMT202のメサを形成したときにG
aAs半導体基板201表面に形成される基板材料の自然酸化
膜203上に、Si接着力発生層204、層間絶縁膜205を積層
形成することにより、自然酸化膜203とSi接着力発生層2
04の間に酸化物接着層206が形成される。本実施例によ
れば、歪緩和HEMTの表面保護膜または層間絶縁膜の接着
力が向上するので、信頼性の高いMMICを作製できる。 実施例8 図8に本発明の実施例8の車載用レーダーの構成図を示
す。車載用レーダーは、電圧可変発振器301、増幅器30
2、受信器303、受信アンテナ端子307、送信アンテナ端
子308、端子309から構成される高周波モジュール300
と、受信アンテナ端子307に接続された受信アンテナ31
0、送信アンテナ端子308に接続された送信アンテナ31
1、端子309に接続された信号処理系312で構成されてい
る。電圧可変発振器301、増幅器302および受信器303は
実施例7のMMICで構成する。以下、車載用レーダーの動
作を説明する。電圧可変発振器301からの76GHzの信号は
増幅器302により増幅され、送信アンテナ端子308を通し
て送信アンテナ311から放射される。対象物から反射し
て戻ってきた信号は、受信アンテナ310で受信され、受
信アンテナ端子307から受信器303の増幅器305で増幅さ
れる。さらに、この増幅された信号は、受信器303の増
幅器304で増幅された電圧可変発振器301からの76GHzの
参照信号と受信器303のミクサ306で混合されて、中間周
波数（IF:Internediate Frequency）信号となる。IF信
号は、端子309から取り出されて信号処理系312に入力さ
れ、そこで対象物の相対速度、距離、角度が計算され
る。本実施例の高周波モジュールは実施例7のMMICを用
いているので信頼性が高い。したがって、信頼性の高い
車載用レーダーを作製できる。 実施例9 図9に本発明の実施例9のレジンモールドよりシールドし
た半導体レーザ素子の断面図を示す。半導体レーザ401
をSiCサブマウント403上にAuSn半田404を用いて接着
し、全体をレジンモールド400によりシールドする。半
導体レーザ401の上部電極および、AuSn半田404を介した
下部電極からそれぞれシールド端子へと配線される。出
力した光は、光り取り出し窓402より外部に取り出され
る。一般に、レジンモールドによるシールドは、低コス
トであるが、気密性が低く、半導体レーザ401の絶縁層
の剥がれが起こりやすい。しかし、半導体レーザ401と
して本発明の半導体レーザを用いることにより、レジン
モールドによるシールドを用いても絶縁層の剥がれが生
じにくく、この剥がれに起因する歩留まり低下を防止で
きる。 実施例10 図10に本発明の実施例10のレジンモールドよりシールド
したホトダイオード素子の断面図を示す。ホトダイオー
ド501をSiCサブマウント503上にAuSn半田504を用いて接
着し、全体をレジンモールド500によりシールドする。
ホトダイオード501の上部電極および、AuSn半田504を介
した下部電極からそれぞれシールド端子へと配線され
る。受信した光は、受光窓502よりホトダイオード501に
取り込まれる。一般に、レジンモールドによるシールド
は、低コストであるが、気密性が低く、ホトダイオード
501の絶縁層の剥がれが起こりやすい。しかし、ホトダ
イオード501として本発明のホトダイオードを用いるこ
とにより、レジンモールドによるシールドを用いても絶
縁層の剥がれが生じにくく、この剥がれに起因する歩留
まり低下を防止できる。
【０００６】
【発明の効果】本発明によれば、半導体表面に形成され
る絶縁膜の形成方法に関わりなく接着力の高い絶縁層の
形成が可能となる。
る絶縁膜の形成方法に関わりなく接着力の高い絶縁層の
形成が可能となる。
【図１】本発明による歪緩和ＨＥＭＴの断面図である。
【図２】本発明による歪チャネルＨＥＭＴの断面図であ
る。
る。
【図３】本発明によるヘテロバイポーラトランジスタの
断面図である。
断面図である。
【図４】本発明による半導体レーザの断面図および平面
図である。
図である。
【図５】本発明による半導体レーザの断面図および平面
図である。
図である。
【図６】本発明によるホトダイオードの断面図および平
面図である。
面図である。
【図７】本発明によるモノリシックマイクロ波集積回路
の断面図である。
の断面図である。
【図８】本発明による高周波モジュールの基本回路のブ
ロック構成図である。
ロック構成図である。
【図９】本発明による半導体レーザのパッケージング後
の断面図である。
の断面図である。
【図１０】本発明によるホトダイオードのパッケージン
グ後の断面図である。
グ後の断面図である。
1…GaAs基板、2…アンドープGaAsバッファ層、3…アン
ドープAlAsバッファ層、4…アンドープInAlAsステップ
グレーデッド層（ InAsモル比0.15から0.45まで変
化）、5…アンドープIn0.5Al0.5Asバリア層、6…アンド
ープIn0.5Ga0.5Asチャネル層、7…アンドープIn0.5Al
0.5As層、8…n-In0.5Al0.5Asキャリア供給層、9…アン
ドープIn0.5Al0.5As層、10…アンドープInP層、11…n-I
n0.5Ga0.5Asキャップ層、12…自然酸化膜、13…ゲート
電極、14…接着力発生層、15…表面保護絶縁層、16…酸
化物接着層、17…ソース電極、18…ドレイン電極、19…
GaAs基板、20…アンドープGaAsバッファ層、21…アンド
ープAl0.25Ga0.75As層、22…アンドープGaAs層、23…ア
ンドープIn0.25Ga0.75Asチャネル層、24…アンドープGa
As層、25…アンドープAl0.25Ga0.75As層、26…n-Al0.25
Ga0.75As層、27…n-Al0.25Ga0. 75As層、28…n-GaAsキャ
ップ層、29…自然酸化膜、30…接着力発生層、31…表面
保護絶縁層、32…酸化物接着層、33…ソース電極、34…
ドレイン電極、35…ゲート電極、36…GaAs基板、37…Si
ドープGaAsサブコレクタ層、38…SiドープGaAsコレクタ
層、39…CドープGaAsベース層、40…SiドープIn0.5Ga
0.5Pエミッタ層、41…SiドープGaAsキャップ層、42…ス
テップグレーデッドSiドープInGaAsキャップ層（ InAs
モル比0から0.5まで変化）、43…エミッタ電極、44…自
然酸化膜、45…接着力発生層、46…表面保護絶縁層、47
…酸化物接着層、48…ベース電極、49…コレクタ電極、
50…n-GaAs基板、51…GaAsバッファ層、52…n-Al0.7Ga
0.3InPクラッド層、53…歪量子井戸活性層、54…p-Al
0.7Ga0.3InPクラッド層、55…p-InGaPエッチングストッ
プ層、56…p-Al0.7Ga0.3InPクラッド層、57…p-Al0.7Ga
0. 3Asキャップ層、58…n-GaAs電流狭窄層、59…p-GaAs
コンタクト層、60…自然酸化膜、61…接着力発生層、62
…表面保護絶縁層、63…酸化物接着層、64…p側オーミ
ック電極、65…n側オーミック電極、66…自然酸化膜、6
7…接着力発生層、68…低反射率膜、69…酸化物接着
層、70…接着力発生層、71…SiN膜、72…SiO2膜、73…S
iO2/SiN高反射率膜、74…酸化物接着層、75…n-GaAs基
板、76…GaAsバッファ層、77…n-InGaPクラッド層、78
…歪量子井戸活性層、79…p-InGaPクラッド層、80…p-G
aAs光導波路層、81…p-InGaPクラッド層、82…p-GaAsキ
ャップ層、83…p-GaAsコンタクト層、84…自然酸化膜、
85…接着力発生層、86…表面保護絶縁層、87…酸化物接
着層、88…p側オーミック電極、89…n側オーミック電
極、90…自然酸化膜、91…接着力発生層、92…低反射率
膜、93…酸化物接着層、94…接着力発生層、95…SiO
2膜、96…水素化非晶質珪素（a-Si:H）層、97…SiO2/a-
Si:H高反射率膜、98…酸化物接着層、99…p-InP基板、1
00…p-In0.52Al0.19Ga0.29Asバッファ層、101…p-In
0.52Al0.19Ga0.29As第二コア層、102…アンドープIn0.5
3Ga0.47As光吸収層、103…n-In0.52Al0.19Ga0.29As第二
コア層、104…n-InAlAsバッファ層、105…n-In0.53Ga
0.47Asコンタクト層、106…自然酸化膜、107…接着力発
生層、108…表面保護絶縁層、109…酸化物接着層、110
…p側オーミック電極、111…n側オーミック電極、112…
自然酸化膜、113…接着力発生層、114…反射防止膜、11
5…酸化物接着層、200…モノリシックマイクロ波集積回
路、201…GaAs半導体基板、202…歪緩和HEMT、203…自
然酸化膜、204…Si接着力発生層、205…層間絶縁膜、20
6…酸化物接着層、207…抵抗、208…伝送線路の導体、2
09…キャパシタンス、210…インダクタンス、211 …バ
イアホール、212…接地導体、300…高周波モジュール、
301…電圧可変発振器、302…増幅器、303…受信器、304
…増幅器、305…増幅器、306…ミクサ、307…受信アン
テナ端子、308…送信アンテナ端子、309…端子、310…
受信アンテナ、311…送信アンテナ、312…信号処理系、
400…レジンモールド、401…半導体レーザ、402光取り
出し窓、403…SiCサブマウント、404…AuSn半田、500…
レジンモールド、501…ホトダイオード、502…受光窓、
503…SiCサブマウント、504…AuSn半田、600…ゲートリ
セス。
ドープAlAsバッファ層、4…アンドープInAlAsステップ
グレーデッド層（ InAsモル比0.15から0.45まで変
化）、5…アンドープIn0.5Al0.5Asバリア層、6…アンド
ープIn0.5Ga0.5Asチャネル層、7…アンドープIn0.5Al
0.5As層、8…n-In0.5Al0.5Asキャリア供給層、9…アン
ドープIn0.5Al0.5As層、10…アンドープInP層、11…n-I
n0.5Ga0.5Asキャップ層、12…自然酸化膜、13…ゲート
電極、14…接着力発生層、15…表面保護絶縁層、16…酸
化物接着層、17…ソース電極、18…ドレイン電極、19…
GaAs基板、20…アンドープGaAsバッファ層、21…アンド
ープAl0.25Ga0.75As層、22…アンドープGaAs層、23…ア
ンドープIn0.25Ga0.75Asチャネル層、24…アンドープGa
As層、25…アンドープAl0.25Ga0.75As層、26…n-Al0.25
Ga0.75As層、27…n-Al0.25Ga0. 75As層、28…n-GaAsキャ
ップ層、29…自然酸化膜、30…接着力発生層、31…表面
保護絶縁層、32…酸化物接着層、33…ソース電極、34…
ドレイン電極、35…ゲート電極、36…GaAs基板、37…Si
ドープGaAsサブコレクタ層、38…SiドープGaAsコレクタ
層、39…CドープGaAsベース層、40…SiドープIn0.5Ga
0.5Pエミッタ層、41…SiドープGaAsキャップ層、42…ス
テップグレーデッドSiドープInGaAsキャップ層（ InAs
モル比0から0.5まで変化）、43…エミッタ電極、44…自
然酸化膜、45…接着力発生層、46…表面保護絶縁層、47
…酸化物接着層、48…ベース電極、49…コレクタ電極、
50…n-GaAs基板、51…GaAsバッファ層、52…n-Al0.7Ga
0.3InPクラッド層、53…歪量子井戸活性層、54…p-Al
0.7Ga0.3InPクラッド層、55…p-InGaPエッチングストッ
プ層、56…p-Al0.7Ga0.3InPクラッド層、57…p-Al0.7Ga
0. 3Asキャップ層、58…n-GaAs電流狭窄層、59…p-GaAs
コンタクト層、60…自然酸化膜、61…接着力発生層、62
…表面保護絶縁層、63…酸化物接着層、64…p側オーミ
ック電極、65…n側オーミック電極、66…自然酸化膜、6
7…接着力発生層、68…低反射率膜、69…酸化物接着
層、70…接着力発生層、71…SiN膜、72…SiO2膜、73…S
iO2/SiN高反射率膜、74…酸化物接着層、75…n-GaAs基
板、76…GaAsバッファ層、77…n-InGaPクラッド層、78
…歪量子井戸活性層、79…p-InGaPクラッド層、80…p-G
aAs光導波路層、81…p-InGaPクラッド層、82…p-GaAsキ
ャップ層、83…p-GaAsコンタクト層、84…自然酸化膜、
85…接着力発生層、86…表面保護絶縁層、87…酸化物接
着層、88…p側オーミック電極、89…n側オーミック電
極、90…自然酸化膜、91…接着力発生層、92…低反射率
膜、93…酸化物接着層、94…接着力発生層、95…SiO
2膜、96…水素化非晶質珪素（a-Si:H）層、97…SiO2/a-
Si:H高反射率膜、98…酸化物接着層、99…p-InP基板、1
00…p-In0.52Al0.19Ga0.29Asバッファ層、101…p-In
0.52Al0.19Ga0.29As第二コア層、102…アンドープIn0.5
3Ga0.47As光吸収層、103…n-In0.52Al0.19Ga0.29As第二
コア層、104…n-InAlAsバッファ層、105…n-In0.53Ga
0.47Asコンタクト層、106…自然酸化膜、107…接着力発
生層、108…表面保護絶縁層、109…酸化物接着層、110
…p側オーミック電極、111…n側オーミック電極、112…
自然酸化膜、113…接着力発生層、114…反射防止膜、11
5…酸化物接着層、200…モノリシックマイクロ波集積回
路、201…GaAs半導体基板、202…歪緩和HEMT、203…自
然酸化膜、204…Si接着力発生層、205…層間絶縁膜、20
6…酸化物接着層、207…抵抗、208…伝送線路の導体、2
09…キャパシタンス、210…インダクタンス、211 …バ
イアホール、212…接地導体、300…高周波モジュール、
301…電圧可変発振器、302…増幅器、303…受信器、304
…増幅器、305…増幅器、306…ミクサ、307…受信アン
テナ端子、308…送信アンテナ端子、309…端子、310…
受信アンテナ、311…送信アンテナ、312…信号処理系、
400…レジンモールド、401…半導体レーザ、402光取り
出し窓、403…SiCサブマウント、404…AuSn半田、500…
レジンモールド、501…ホトダイオード、502…受光窓、
503…SiCサブマウント、504…AuSn半田、600…ゲートリ
セス。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/06 Ｈ０１Ｌ 31/10 Ａ 21/8232 29/737 21/331 31/10 Ｈ０１Ｓ 5/028 (72)発明者 高谷 信一郎 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 横山 俊美 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 紀川 健 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F003 BA11 BA13 BA92 BB04 BE04 BE90 BF06 BM02 BM03 BP32 BP93 BZ01 BZ03 5F038 AV20 AZ01 AZ04 CA02 DF02 EZ02 EZ20 5F049 MB07 PA07 SZ02 SZ04 TA09 5F073 AA74 AA83 AA84 CA14 CB20 FA15 FA29 5F102 GB01 GC01 GD01 GJ05 GK04 GK05 GK06 GK08 GL04 GM04 GM08 GM10 GN04 GQ01 GR04 GS04 GV06 GV07 GV08 GV09 HC01 HC11
Claims (18)
- 【請求項１】半導体と、該半導体上に形成された高接着
構造を有し、該高接着構造は上記半導体を構成する元素
の酸化物層、酸化物接着層、接着力発生層（消滅してい
る場合を含む）および絶縁層がこの順序で積層されもの
であり、上記酸化物接着層は上記酸化物層中の酸素と上
記接着力発生層の構成元素の反応により生成されたもの
であり、上記接着力発生層は酸化される元素を含み、か
つ、上記絶縁層の構成元素と反応する元素を含んでいる
ことを特徴とする半導体装置。 - 【請求項２】上記接着力発生層はシリコン層であること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】上記絶縁層は窒化シリコン層であることを
特徴とする請求項２記載の半導体装置。 - 【請求項４】上記接着力発生層は消滅していることを特
徴とする請求項１記載の半導体装置。 - 【請求項５】上記絶縁層は電界効果トランジスタの表面
保護膜であることを特徴とする請求項１乃至４のいずれ
か一項に記載の半導体装置。 - 【請求項６】上記絶縁層はバイポーラトランジスタの表
面保護膜であることを特徴とする請求項１乃至４のいず
れか一項に記載の半導体装置。 - 【請求項７】上記絶縁層は半導体レーザの端面反射膜で
あることを特徴とする請求項１乃至４のいずれか一項に
記載の半導体装置。 - 【請求項８】上記絶縁層は半導体レーザのリッジ部の表
面保護膜であることを特徴とする請求項１乃至４のいず
れか一項に記載の半導体装置。 - 【請求項９】上記絶縁層はホトダイオードの端面反射防
止膜であることを特徴とする請求項１乃至４のいずれか
一項に記載の半導体装置。 - 【請求項１０】上記絶縁層はホトダイオードの表面保護
膜であることを特徴とする請求項１乃至４のいずれか一
項に記載の半導体装置。 - 【請求項１１】上記絶縁層はマイクロ波集積回路の層間
絶縁膜であることを特徴とする請求項１乃至４のいずれ
か一項に記載の半導体装置。 - 【請求項１２】電圧可変発振器と、送信アンテナ端子
と、上記電圧可変発振器と上記送信アンテナ端子の間に
接続された増幅器と、受信アンテナ端子と、上記電圧可
変発振器と上記受信アンテナ端子の間に接続された受信
器と、該受信器のミクサの中間周波数信号の端子を有す
る高周波モジュールにおいて、上記電圧可変発振器、増
幅器および受信器は請求項１１に記載のマイクロ波集積
回路で構成されていることを特徴とする高周波モジュー
ル。 - 【請求項１３】上記受信アンテナ端子に接続された受信
アンテナ、上記送信アンテナ端子に接続された送信アン
テナおよび上記端子に接続された信号処理系を有してい
ることを特徴とする請求項１２に記載の車載用レーダ
ー。 - 【請求項１４】上記半導体レーザはレジンモールドより
シールドされていることを特徴とする請求項７又は８に
記載の半導体装置。 - 【請求項１５】上記ホトダイオードはレジンモールドよ
りシールドされていることを特徴とする請求項９又は１
０に記載の半導体装置。 - 【請求項１６】半導体を構成する元素の酸化物層が表面
に形成された半導体上に、接着力発生層および絶縁層を
この順序で積層する工程を有し、上記接着力発生層の材
料として、酸化される元素を含み、かつ、上記絶縁層の
構成元素と反応する元素を含んでいる材料を用いること
を特徴とする半導体装置の製造方法。 - 【請求項１７】上記絶縁層の形成にプラズマＣＶＤ法を
用いることを特徴とする請求項１６記載の半導体装置の
製造方法。 - 【請求項１８】上記絶縁層の形成にスパッタリング法を
用いることを特徴とする請求項１６記載の半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001044425A JP2002246590A (ja) | 2001-02-21 | 2001-02-21 | 半導体装置およびその製造方法 |
| US10/013,517 US20020115303A1 (en) | 2001-02-21 | 2001-12-13 | Semiconductor device and method of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001044425A JP2002246590A (ja) | 2001-02-21 | 2001-02-21 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002246590A true JP2002246590A (ja) | 2002-08-30 |
Family
ID=18906417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001044425A Pending JP2002246590A (ja) | 2001-02-21 | 2001-02-21 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020115303A1 (ja) |
| JP (1) | JP2002246590A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004207473A (ja) * | 2002-12-25 | 2004-07-22 | Sumitomo Chem Co Ltd | 高電子移動度エピタキシャル基板 |
| JP2004207471A (ja) * | 2002-12-25 | 2004-07-22 | Sumitomo Chem Co Ltd | 化合物半導体エピタキシャル基板及びその製造方法 |
| JP2010225906A (ja) * | 2009-03-24 | 2010-10-07 | Asahi Kasei Electronics Co Ltd | 電界効果トランジスタ及びその製造方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003243764A (ja) * | 2002-02-19 | 2003-08-29 | Matsushita Electric Ind Co Ltd | 半導体レーザおよびその製造方法 |
| JP4178022B2 (ja) * | 2002-12-10 | 2008-11-12 | シャープ株式会社 | 半導体レーザ素子およびその製造方法、並びに、その製造方法に用いる治具 |
| CN101501816A (zh) * | 2005-03-25 | 2009-08-05 | 通快光子学公司 | 激光器腔面钝化 |
| JP5162823B2 (ja) * | 2005-12-08 | 2013-03-13 | 三菱電機株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP5217301B2 (ja) * | 2007-08-28 | 2013-06-19 | 富士通株式会社 | 化合物半導体装置とその製造方法 |
| US11309412B1 (en) * | 2017-05-17 | 2022-04-19 | Northrop Grumman Systems Corporation | Shifting the pinch-off voltage of an InP high electron mobility transistor with a metal ring |
| CN111641102B (zh) * | 2020-05-20 | 2022-01-11 | 深圳瑞波光电子有限公司 | 半导体激光器、巴条及制作方法 |
-
2001
- 2001-02-21 JP JP2001044425A patent/JP2002246590A/ja active Pending
- 2001-12-13 US US10/013,517 patent/US20020115303A1/en not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004207473A (ja) * | 2002-12-25 | 2004-07-22 | Sumitomo Chem Co Ltd | 高電子移動度エピタキシャル基板 |
| JP2004207471A (ja) * | 2002-12-25 | 2004-07-22 | Sumitomo Chem Co Ltd | 化合物半導体エピタキシャル基板及びその製造方法 |
| JP4672959B2 (ja) * | 2002-12-25 | 2011-04-20 | 住友化学株式会社 | 化合物半導体エピタキシャル基板 |
| JP2010225906A (ja) * | 2009-03-24 | 2010-10-07 | Asahi Kasei Electronics Co Ltd | 電界効果トランジスタ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020115303A1 (en) | 2002-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2793983B2 (ja) | モノリシック集積回路 | |
| US7693195B2 (en) | Semiconductor light emitting devices and methods | |
| US5021361A (en) | Method for making a field effect transistor integrated with an opto-electronic device | |
| US6841795B2 (en) | Semiconductor devices employing at least one modulation doped quantum well structure and one or more etch stop layers for accurate contact formation | |
| CN100369221C (zh) | 异质结双极晶体管及其制造方法 | |
| US7556976B2 (en) | Method of fabricating semiconductor devices employing at least one modulation doped quantum well structure and one or more etch stop layers for accurate contact formation | |
| US5710439A (en) | Optoelectronic integrated device having optical elements and electronic elements grown in a monolithic form on a GaAs ssubstrate | |
| US6974969B2 (en) | P-type quantum-well-base bipolar transistor device employing interdigitated base and emitter formed with a capping layer | |
| CA2748597A1 (en) | Light emitting and lasing semiconductor devices and methods | |
| WO2014088502A1 (en) | Vertical-cavity surface-emitting transistor laser, t-vcsel and method for producing the same | |
| US8003975B2 (en) | Semiconductor integrated circuit device and method for fabricating the same | |
| JP2007335586A (ja) | 半導体集積回路装置および半導体集積回路装置の製造方法 | |
| US11929364B2 (en) | Parasitic capacitance reduction in GaN devices | |
| JP2002246590A (ja) | 半導体装置およびその製造方法 | |
| JP2000260784A (ja) | へテロ接合バイポーラトランジスタおよびそれを用いた半導体装置、並びに、へテロ接合バイポーラトランジスタの製造方法 | |
| EP1291923B1 (en) | Heterojunction bipolar transistor and production process therefore | |
| JP2004241471A (ja) | 化合物半導体装置とその製造方法、半導体装置及び高周波モジュール | |
| US20040082091A1 (en) | Method of fabricating semiconductor devices employing at least one modulation doped quantum well structure and one or more etch stop layers for accurate contact formation | |
| Kong et al. | Very high efficiency V-band power InP HEMT MMICs | |
| US7364977B2 (en) | Heterojunction bipolar transistor and method of fabricating the same | |
| JP3923260B2 (ja) | 半導体装置の製造方法および発振器 | |
| JP2003007712A (ja) | ヘテロ接合バイポーラトランジスタおよびその製造方法 | |
| Tsai et al. | Improvements in direct-current characteristics of Al/sub 0.45/Ga/sub 0.55/As-GaAs digital-graded superlattice-emitter HBTs with reduced turn-on voltage by wet oxidation | |
| JPH0536709A (ja) | 半導体装置の製造方法 | |
| JP2000138228A (ja) | ヘテロ接合型バイポーラトランジスタとその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040309 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040324 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040324 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050301 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050315 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050705 |