JP2002237729A - Switching amplifier circuit - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、オーディオ信号を
電力増幅するものであり、特に、デルタシグマ変調によ
って得られる量子化信号をスイッチング制御信号として
パルス増幅するスイッチング増幅回路に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power amplifier for an audio signal, and more particularly to a switching amplifier circuit for pulse-amplifying a quantized signal obtained by delta-sigma modulation as a switching control signal.
【0002】[0002]
【従来の技術】デルタシグマ変調(ΔΣ変調)によって
得られる1ビット信号は、積分器の係数値を適宜設定す
ることによって、有効周波数帯域を広くしたり、または
ダイナミックレンジを広くしたりすることができ、これ
により、音源等に応じた周波数を設定できるという優れ
た特徴を有している。このため、CD(コンパクトディ
スク)やDVD(デジタルビデオディスク)の新しい規
格では、この1ビット信号が採用され、製品化が行われ
ようとしている。2. Description of the Related Art A 1-bit signal obtained by delta-sigma modulation (.DELTA..SIGMA. Modulation) can be expanded in an effective frequency band or a dynamic range by appropriately setting a coefficient value of an integrator. This makes it possible to set a frequency according to a sound source or the like. For this reason, in the new standard of CD (compact disk) and DVD (digital video disk), this 1-bit signal is adopted and commercialization is about to be performed.
【0003】一方、上記デルタシグマ変調によって得ら
れる1ビット信号は、音響信号の記録や、機器間の伝送
にあたって使用されるだけではない。従来のPWM(パ
ルス幅変調)方式のスイッチング増幅回路よりも高品位
なオーディオ増幅器として、高速標本化1ビット方式に
よるスイッチング増幅回路は、オーディオ分野に適応す
ることが可能である。On the other hand, a 1-bit signal obtained by the above-mentioned delta-sigma modulation is not only used for recording an acoustic signal or transmitting it between devices. As a higher-quality audio amplifier than a conventional PWM (pulse width modulation) switching amplifier circuit, a high-speed sampling 1-bit switching amplifier circuit can be adapted to the audio field.
【0004】上記のスイッチング増幅回路は、半導体電
力増幅素子(スイッチング素子)を備えており、上記1
ビット信号をそのまま半導体電力増幅素子に入力してス
イッチングし、得られた大電圧のスイッチングパルスを
LPF(ローパスフィルタ)によって高周波成分を除去
するだけで、電力増幅された復調アナログ音響信号を得
ることができる。The above-mentioned switching amplifier circuit includes a semiconductor power amplifier element (switching element).
A bit signal is directly input to a semiconductor power amplifying element for switching, and a high-voltage switching pulse obtained is obtained by simply removing a high-frequency component by an LPF (low-pass filter) to obtain a power-amplified demodulated analog acoustic signal. it can.
【0005】しかも、上記半導体電力増幅素子は、従来
の増幅器のように、その線形域(不飽和域)で使用され
るのではなく、非線形域(飽和域)で使用されるので、
このようなデルタシグマ変調を用いた高速標本化1ビッ
ト方式によるスイッチング増幅回路は、極めて高効率に
電力増幅を行えるという利点を有している。In addition, the semiconductor power amplifying element is used not in a linear region (unsaturated region) but in a nonlinear region (saturated region) as in a conventional amplifier.
Such a switching amplifier circuit based on a high-speed sampling 1-bit system using delta-sigma modulation has an advantage that power amplification can be performed with extremely high efficiency.
【0006】以上のように、高速標本化1ビット方式に
よる上記スイッチング増幅回路は、オーディオ分野に適
応することが可能であるが、このためには、アナログ出
力部からアナログ入力部に対して負帰還をかけることに
よって、スイッチング増幅回路自身の歪率やS/Nの改
善を図ることが必要とされる。As described above, the above-described switching amplifier circuit based on the high-speed sampling 1-bit method can be adapted to the audio field, but for this purpose, negative feedback is performed from the analog output section to the analog input section. , It is necessary to improve the distortion factor and S / N of the switching amplifier circuit itself.
【0007】ここで、典型的な従来技術のデルタシグマ
変調を応用したスイッチング増幅回路について、図7を
参照しながら以下に説明する。Here, a switching amplifier circuit using a typical prior art delta-sigma modulation will be described below with reference to FIG.
【0008】図7に示したスイッチング増幅回路は、積
分器群11と加算器12・18、量子化器13、パルス
増幅回路14、ローパスフィルタ15、及び減衰器16
から構成されている。The switching amplifier circuit shown in FIG. 7 includes an integrator group 11, adders 12 and 18, a quantizer 13, a pulse amplifier circuit 14, a low-pass filter 15, and an attenuator 16.
It is composed of
【0009】デルタシグマ変調回路19は、上記積分器
群11、上記加算器12・18、及び上記量子化器13
から構成されている。上記デルタシグマ変調回路19の
具体的な構成例を図8に示す。The delta-sigma modulation circuit 19 includes the integrator group 11, the adders 12 and 18, and the quantizer 13
It is composed of FIG. 8 shows a specific configuration example of the delta-sigma modulation circuit 19.
【0010】上記デルタシグマ変調回路19は、アナロ
グ入力信号を1ビット信号に変換するものであり、例え
ば、図8に示すように、上記アナログ信号を順次積分し
てゆくためのカスケード接続された7次の積分器H1〜
H7を有している。各積分器H1〜H6の出力は、乗算
器A1〜A6においてそれぞれ所定の係数値が乗算され
た後、次段の積分器H2〜H7に入力される。The delta-sigma modulation circuit 19 converts an analog input signal into a 1-bit signal. For example, as shown in FIG. 8, a cascade-connected 7 for successively integrating the analog signal is used. The next integrator H1
H7. The outputs of the integrators H1 to H6 are input to the integrators H2 to H7 at the next stage after being multiplied by predetermined coefficient values in the multipliers A1 to A6, respectively.
【0011】また、上記の積分器H2及びH3に関連し
て、乗算器A11及び加算器K3からなり、積分器H3
の出力が遅延器D1にて遅延され、所定の係数値が乗算
された後、上記の積分器H2への入力から減算する負帰
還ループFB1が形成されている。同様に、積分器H5
の出力側から積分器H4の入力側にかけて、遅延器D
2、乗算器A12、及び加算器K4からなる負帰還ルー
プFB2が、積分器H7の出力側から積分器H6の入力
側にかけて、遅延器D3、乗算器A13、及び加算器K
5からなる負帰還ループFB3がそれぞれ形成されてい
る。In connection with the integrators H2 and H3, a multiplier A11 and an adder K3 are provided.
Is delayed by a delay unit D1, multiplied by a predetermined coefficient value, and then subtracted from the input to the integrator H2 to form a negative feedback loop FB1. Similarly, the integrator H5
From the output of the integrator H4 to the input of the integrator H4.
2, a negative feedback loop FB2 composed of a multiplier A12 and an adder K4 extends from the output side of the integrator H7 to the input side of the integrator H6 to provide a delay unit D3, a multiplier A13, and an adder K4.
5 are formed respectively.
【0012】そして、積分器H1〜H7の全ての出力
は、加算器12で相互に加減算され、上記の量子化器1
3で「−1」又は「+1」の1ビット信号に量子化され
た後、スイッチング制御信号として、図7のパルス増幅
回路14に送られる。All the outputs of the integrators H1 to H7 are mutually added and subtracted by an adder 12, and the above-described quantizer 1
After being quantized into a 1-bit signal of “−1” or “+1” in 3, the signal is sent to the pulse amplifier circuit 14 of FIG. 7 as a switching control signal.
【0013】上記のパルス増幅回路14では、FET等
のスイッチング素子を用いてスイッチング制御信号を電
力増幅し(+Vと−Vとの間でスイッチングを行い電力
増幅し)、ローパスフィルタ15で不要な信号成分を除
去した後、出力端子を介して外部へ出力される。In the pulse amplification circuit 14 described above, the switching control signal is power-amplified (switching between + V and -V and power-amplified) using a switching element such as an FET, and an unnecessary signal is After removing the components, the signal is output to the outside via the output terminal.
【0014】また、図7に示すように、上記パルス増幅
回路14の出力は、上記の減衰器16を介して上記の加
算器18に負帰還される(帰還ループを形成する)よう
になっており、電力増幅された1ビット信号は減衰器1
6によって減衰された後、第1段目の積分器H1の入力
側に帰還され、加算器18によって上記アナログ入力信
号から減算される。As shown in FIG. 7, the output of the pulse amplification circuit 14 is negatively fed back to the adder 18 via the attenuator 16 (forming a feedback loop). The power-amplified 1-bit signal is supplied to the attenuator 1
After being attenuated by 6, the signal is fed back to the input side of the first-stage integrator H1, and is subtracted from the analog input signal by the adder 18.
【0015】[0015]
【発明が解決しようとする課題】しかしながら、上記従
来のスイッチング増幅回路では、以下のような問題点を
有している。However, the conventional switching amplifier has the following problems.
【0016】すなわち、上記従来のスイッチング増幅回
路では、スイッチング素子から発生する遅延、例えばス
イッチング素子がFETの場合、FETのゲート入力容
量に起因して発生する入力−出力間の遅延から、帰還ル
ープによって負帰還されるフィードバック信号に遅延が
発生する。That is, in the above-described conventional switching amplifier circuit, a delay generated from the switching element, for example, when the switching element is an FET, an input-output delay caused by a gate input capacitance of the FET causes a feedback loop. A delay occurs in the feedback signal that is negatively fed back.
【0017】すなわち、スイッチング素子の遅延時間が
帰還ループに影響を与えるということになり、デルタシ
グマ変調回路19内の乗算器A1〜A6、及び乗算器A
11〜A13の各係数値を設計する際には、スイッチン
グ素子の遅延時間を含む帰還ループを想定して係数値を
決める必要がある。That is, the delay time of the switching element affects the feedback loop, and the multipliers A1 to A6 and the multiplier A in the delta-sigma modulation circuit 19
When designing the coefficient values of 11 to A13, it is necessary to determine the coefficient values by assuming a feedback loop including the delay time of the switching element.
【0018】その結果、乗算器A1〜A6、及び乗算器
A11〜A13の各係数値がそれぞれC1〜C6、及び
C11〜C13に設計されていた場合、この設計値に係
る帰還ループ遅延時間にしか対応できない。したがっ
て、従来のスイッチング増幅回路によれば、乗算器A1
〜A6、及び乗算器A11〜A13の各係数値は、帰還
ループ遅延時間が100ns、帰還ループ遅延時間が2
00ns、又は帰還ループ遅延時間が300nsの何れ
か一つの場合に限定されてしまう。例えば、帰還ループ
遅延時間が100nsを想定して乗算器A1〜A6、及
び乗算器A11〜A13の各係数値が設計されている場
合、帰還ループ遅延時間が300nsのケースに対して
は、設計どおりの所望動作は保証されなくなる。As a result, when the coefficient values of the multipliers A1 to A6 and the multipliers A11 to A13 are designed to be C1 to C6 and C11 to C13, respectively, only the feedback loop delay time according to the design values is obtained. I can not cope. Therefore, according to the conventional switching amplifier circuit, the multiplier A1
To A6 and the coefficient values of the multipliers A11 to A13 have a feedback loop delay time of 100 ns and a feedback loop delay time of 2
00 ns or the feedback loop delay time of 300 ns. For example, when the coefficient values of the multipliers A1 to A6 and the multipliers A11 to A13 are designed on the assumption that the feedback loop delay time is 100 ns, the case where the feedback loop delay time is 300 ns is as designed. Is not guaranteed.
【0019】したがって、従来のスイッチング増幅回路
において、設計時に想定していなかった帰還ループ遅延
時間を有するスイッチング素子を使用すると、想定して
いた帰還ループ遅延時間とは異なるので、デルタシグマ
変調回路19のアルゴリズムが設計どおりに動作しなく
なる。その結果、発振限界値やS/Nといった性能が設
計どおりに得られないことになる。それゆえ、設計変更
や性能改善等で帰還ループ遅延時間の異なるスイッチン
グ素子に変更しなければならない場合、スイッチング素
子の変更だけではなくて、デルタシグマ変調回路19の
変更も必要であった。Therefore, if a switching element having a feedback loop delay time that was not assumed at the time of design is used in the conventional switching amplifier circuit, the switching element differs from the feedback loop delay time assumed, so that the delta-sigma modulation circuit 19 Algorithms do not work as designed. As a result, the performance such as the oscillation limit value and the S / N cannot be obtained as designed. Therefore, when it is necessary to change to a switching element having a different feedback loop delay time due to design change or performance improvement, not only the switching element but also the delta-sigma modulation circuit 19 must be changed.
【0020】[0020]
【課題を解決するための手段】本発明に係るスイッチン
グ増幅回路は、上記課題を解決するために、複数の乗算
器を有し入力信号をデルタシグマ変調して量子化信号を
出力するデルタシグマ変調回路と、上記量子化信号に基
づいてスイッチング素子をスイッチングして該量子化信
号をパルス増幅するパルス増幅回路と、上記パルス増幅
回路を上記デルタシグマ変調回路に負帰還すると共に、
上記パルス増幅回路の出力をフィルタを介して復調する
スイッチング増幅回路において、以下の措置を講じたこ
とを特徴としている。In order to solve the above-mentioned problems, a switching amplifier circuit according to the present invention has a plurality of multipliers and performs delta-sigma modulation of an input signal to output a quantized signal. A circuit, a pulse amplifier circuit that switches a switching element based on the quantized signal to pulse-amplify the quantized signal, and a negative feedback of the pulse amplifier circuit to the delta-sigma modulation circuit,
The switching amplifier circuit for demodulating the output of the pulse amplifier circuit via a filter is characterized by taking the following measures.
【0021】すなわち、上記スイッチング増幅回路は、
上記デルタシグマ変調回路が、上記スイッチング素子の
遅延時間に応じて上記各乗算器の係数値を切り替えるこ
とを特徴としている。That is, the switching amplifier circuit includes:
The delta-sigma modulation circuit switches a coefficient value of each of the multipliers according to a delay time of the switching element.
【0022】上記の発明によれば、デルタシグマ変調回
路は、入力信号をデルタシグマ変調し、量子化信号をパ
ルス増幅回路に出力する。パルス増幅回路では、量子化
信号に基づいて、スイッチング素子がスイッチングされ
て、上記量子化信号がパルス増幅される。パルス増幅回
路の出力は、フィルタを介して復調され、外部へアナロ
グ信号として出力される。According to the above invention, the delta-sigma modulation circuit performs delta-sigma modulation on the input signal and outputs a quantized signal to the pulse amplifier circuit. In the pulse amplifier circuit, the switching element is switched based on the quantized signal, and the quantized signal is pulse-amplified. The output of the pulse amplification circuit is demodulated via a filter and output to the outside as an analog signal.
【0023】上記パルス増幅回路の出力は、上記デルタ
シグマ変調回路に負帰還される。この際、パルス増幅回
路内のスイッチング素子において遅延が発生する。この
遅延の発生に伴って、上記デルタシグマ変調回路に負帰
還されるときに、負帰還信号に遅延が発生する。The output of the pulse amplifier is negatively fed back to the delta-sigma modulator. At this time, a delay occurs in the switching element in the pulse amplification circuit. Along with the occurrence of the delay, a negative feedback signal is delayed when the feedback is performed to the delta-sigma modulation circuit.
【0024】すなわち、スイッチング素子の遅延時間が
帰還ループに影響を与えるということになり、デルタシ
グマ変調回路内の複数の乗算器の各係数値を設計する際
には、スイッチング素子の遅延時間を含む帰還ループを
想定して、各乗算器の係数値が決定(固定)されること
が必要となる。That is, the delay time of the switching element affects the feedback loop, and when designing each coefficient value of a plurality of multipliers in the delta-sigma modulation circuit, the delay time of the switching element is included. Assuming a feedback loop, the coefficient value of each multiplier needs to be determined (fixed).
【0025】この場合、当然のことながら、スイッチン
グ増幅回路は、この固定の遅延時間にしか対応できな
い。したがって、これとは異なる遅延時間が生じた場合
(これは、設計の際に想定した以外のスイッチング素子
を使用する場合に対応する。)、想定していた帰還ルー
プ遅延時間とは異なるので、デルタシグマ変調回路のア
ルゴリズムが設計どおりに動作しないことになり、発振
限界値やS/Nといった性能が設計どおりに得られない
ことになる。そのため、設計変更や性能改善等の理由で
帰還ループ遅延時間の異なるスイッチング素子に変更し
なければならない場合、スイッチング素子の変更だけで
はなくて、デルタシグマ変調回路そのものの変更も必要
となるという不具合を招来する。In this case, as a matter of course, the switching amplifier circuit can cope only with this fixed delay time. Therefore, when a delay time different from this occurs (this corresponds to the case where a switching element other than the one assumed at the time of design is used), it differs from the assumed feedback loop delay time, so that delta The algorithm of the sigma modulation circuit does not operate as designed, and the performance such as the oscillation limit value and the S / N cannot be obtained as designed. Therefore, when it is necessary to change to a switching element with a different feedback loop delay time due to a design change, performance improvement, etc., not only the switching element but also the delta-sigma modulation circuit itself must be changed. Invite you.
【0026】そこで、上記発明によれば、上記不具合を
克服するために、上記デルタシグマ変調回路が、上記ス
イッチング素子の遅延時間に応じて上記各乗算器の係数
値を切り替えている。つまり、遅延時間を特定の一つの
ものに固定しないで複数のものから選択できるようにし
ている。したがって、設計後に設計変更や性能改善等で
帰還ループ遅延時間の異なるスイッチング素子に変更し
なければならない場合にも、所望の性能を維持した状態
で適切に対応でき、しかも、この際、デルタシグマ変調
回路そのものの変更を不要とすることが可能となる。Therefore, according to the present invention, in order to overcome the above problem, the delta-sigma modulation circuit switches the coefficient value of each of the multipliers according to the delay time of the switching element. That is, the delay time can be selected from a plurality of delay times without being fixed to a specific one. Therefore, even if it is necessary to change to a switching element having a different feedback loop delay time due to a design change or a performance improvement after design, it is possible to appropriately cope with maintaining the desired performance. This makes it unnecessary to change the circuit itself.
【0027】上記各乗算器の係数値の切り替えは、上記
スイッチング素子の遅延時間を検出する遅延時間検出回
路と、検出された遅延時間に基づいて切替信号を出力す
る切替回路と、上記切替信号に基づいて上記各乗算器の
係数値を複数のものから一つを選択する第1選択回路と
に基づいて行われることが好ましい。The switching of the coefficient value of each of the multipliers includes a delay time detecting circuit for detecting a delay time of the switching element, a switching circuit for outputting a switching signal based on the detected delay time, Preferably, the coefficient value of each multiplier is determined based on a first selection circuit that selects one of a plurality of coefficient values from a plurality of multipliers.
【0028】この場合、上記スイッチング素子の遅延時
間が遅延時間検出回路によって検出される。このように
検出された遅延時間に基づいて、切替回路は切替信号を
出力する。この切替信号を受けると、第1選択回路は、
上記各乗算器の係数値を複数のものから一つを選択する
ようになっている。このように、自動的に各遅延時間に
最適な各乗算器の係数値の選択が可能となる。In this case, the delay time of the switching element is detected by the delay time detecting circuit. The switching circuit outputs a switching signal based on the detected delay time. Upon receiving this switching signal, the first selection circuit
One of the coefficient values of the multipliers is selected from a plurality of multipliers. As described above, it is possible to automatically select the optimum coefficient value of each multiplier for each delay time.
【0029】上記遅延時間検出回路は、上記量子化信号
よりも十分周期の短いパルスを生成するパルス発生回路
と、上記量子化信号を入力すると上記パルスのカウント
を開始すると共に上記パルス増幅回路の出力信号を入力
すると上記パルスのカウントを停止するパルスカウント
回路とを備え、上記切替回路は上記パルスカウント回路
のパルスのカウント数に基づいて上記切替信号を出力す
ることが好ましい。The delay time detecting circuit includes a pulse generating circuit for generating a pulse having a period sufficiently shorter than the quantized signal, and starts counting the pulses when the quantized signal is input and outputs the pulse from the pulse amplifying circuit. It is preferable that a pulse count circuit be provided to stop counting of the pulse when a signal is input, and that the switch circuit output the switch signal based on the pulse count of the pulse count circuit.
【0030】この場合、上記量子化信号よりも十分周期
の短いパルスがパルス発生回路によって生成される。こ
のパルスは、パルスカウント回路に入力される。このパ
ルスカウント回路には、上記量子化信号および上記パル
ス増幅回路の出力信号も入力される。上記パルスカウン
ト回路は、上記量子化信号を受けると、パルス発生回路
からの上記パルスのカウントを開始する一方、上記パル
ス増幅回路の出力信号を受けると上記パルスのカウント
を停止する。このようにして、パルス発生回路によっ
て、量子化信号を受けてからパルス増幅回路の出力信号
を受けるまでの間にカウントされたパルス数に基づい
て、上記切替回路は、上記切替信号を上記第1選択回路
に出力する。このように、上記各乗算器の係数値の切り
替えを簡単な構成で高精度に行える。In this case, a pulse having a period sufficiently shorter than the quantization signal is generated by the pulse generation circuit. This pulse is input to the pulse count circuit. The quantized signal and the output signal of the pulse amplifier circuit are also input to the pulse count circuit. The pulse count circuit starts counting the pulses from the pulse generation circuit when receiving the quantized signal, and stops counting the pulses when receiving the output signal of the pulse amplification circuit. In this way, based on the number of pulses counted by the pulse generation circuit between receiving the quantized signal and receiving the output signal of the pulse amplifier circuit, the switching circuit converts the switching signal to the first signal. Output to the selection circuit. As described above, the switching of the coefficient values of the multipliers can be performed with high accuracy with a simple configuration.
【0031】以上のように遅延時間検出回路を設けて乗
算器の係数値を自動的に行う代わりに、外部からの切替
信号に基づいて上記各乗算器の係数値を複数のものから
一つを選択する第2選択回路を備えた構成でもよい。As described above, instead of providing the delay time detecting circuit and automatically performing the coefficient value of the multiplier, the coefficient value of each multiplier is determined from one of a plurality of values based on an external switching signal. A configuration including a second selection circuit for selecting may be used.
【0032】この場合、手動で、選択すべき係数値を外
部から指示するので、遅延時間検出手段と乗算器係数切
替手段を連動させることが省略でき、回路の簡素化を図
ることができる。In this case, since the coefficient value to be selected is manually instructed from outside, it is possible to omit the interlocking of the delay time detecting means and the multiplier coefficient switching means, and to simplify the circuit.
【0033】[0033]
【発明の実施の形態】本発明の実施の一形態について図
1〜図6に基づいて説明すれば、以下のとおりである。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIGS.
【0034】本発明のスイッチング増幅回路は、図1に
示すように、積分器群31と加算器32・38、量子化
器33、パルス増幅回路34、ローパスフィルタ35、
及び減衰器36から構成されている。As shown in FIG. 1, the switching amplifier circuit of the present invention comprises an integrator group 31, adders 32 and 38, a quantizer 33, a pulse amplifier circuit 34, a low-pass filter 35,
And an attenuator 36.
【0035】デルタシグマ変調回路39は、上記積分器
群31、上記加算器32・38、及び上記量子化器33
から構成されている。上記デルタシグマ変調回路39の
具体的な構成例を図2に示す。The delta-sigma modulation circuit 39 includes the integrator group 31, the adders 32 and 38, and the quantizer 33.
It is composed of FIG. 2 shows a specific configuration example of the delta-sigma modulation circuit 39.
【0036】上記デルタシグマ変調回路39は、アナロ
グ入力信号を1ビット信号に変換するものであり、例え
ば、図2に示すように、上記アナログ信号を順次積分し
てゆくためのカスケード接続された7次の積分器h1〜
h7を有している。各積分器h1〜h6の出力は、乗算
器a1〜a6においてそれぞれ所定の係数値が乗算され
た後、次段の積分器h2〜h7にそれぞれ入力される。
積分器h1の出力は加算器k6を介して乗算器a1に入
力される。The delta-sigma modulation circuit 39 converts an analog input signal into a 1-bit signal. For example, as shown in FIG. 2, a cascade-connected 7 for sequentially integrating the analog signal is used. The next integrator h1
h7. The outputs of the integrators h1 to h6 are respectively multiplied by predetermined coefficient values in multipliers a1 to a6, and then input to the integrators h2 to h7 at the next stage.
The output of the integrator h1 is input to the multiplier a1 via the adder k6.
【0037】また、上記の積分器h2及びh3に関連し
て、乗算器a11及び加算器k3からなり、積分器h3
の出力が遅延器d1にて遅延され、所定の係数値が乗算
された後、上記の積分器h2への入力から減算する負帰
還ループfb1が形成されている。同様に、積分器h5
の出力側から積分器h4の入力側にかけて、遅延器d
2、乗算器a12、及び加算器k4からなる負帰還ルー
プfb2が形成されている。又、積分器h7の出力側か
ら積分器h6の入力側にかけて、遅延器d3、乗算器a
13、及び加算器k5からなる負帰還ループfb3が形
成されている。In connection with the integrators h2 and h3, a multiplier a11 and an adder k3 are provided.
Is delayed by a delay unit d1, multiplied by a predetermined coefficient value, and then subtracted from the input to the integrator h2 to form a negative feedback loop fb1. Similarly, the integrator h5
From the output side of the integrator h4 to the input side of the integrator h4,
2, a negative feedback loop fb2 including a multiplier a12 and an adder k4 is formed. Further, from the output side of the integrator h7 to the input side of the integrator h6, a delay unit d3 and a multiplier a
13, and a negative feedback loop fb3 including an adder k5 is formed.
【0038】そして、積分器h1〜h7の各出力は、加
算器32で相互に加減算され、上記の量子化器33で
「−1」又は「+1」の1ビット信号に量子化された
後、スイッチング制御信号として、図1のパルス増幅回
路34に送られる。The outputs of the integrators h1 to h7 are mutually added and subtracted by an adder 32, quantized by the quantizer 33 into a 1-bit signal of "-1" or "+1". The switching control signal is sent to the pulse amplifier circuit 34 in FIG.
【0039】上記のパルス増幅回路34では、FET等
のスイッチング素子(図示しない)を用いてスイッチン
グ制御信号を電力増幅し(+Vと−Vとの間でスイッチ
ングを行い電力増幅し)、ローパスフィルタ35で不要
な信号成分が除去された後、出力端子を介して外部へ出
力される。In the pulse amplifying circuit 34, the switching control signal is power-amplified (switching between + V and -V and power-amplified) using a switching element (not shown) such as an FET, and a low-pass filter 35. After the unnecessary signal components are removed in step (1), the signal is output to the outside via an output terminal.
【0040】また、図1に示すように、上記パルス増幅
回路34の出力は、上記の減衰器36を介して上記の加
算器38に負帰還される(帰還ループ37が形成され
る。)ようになっており、電力増幅された1ビット信号
は減衰器36によって減衰された後、第1段目の積分器
h1の入力側に帰還され、加算器38によって上記アナ
ログ入力信号から減算された後、上記積分器h1に入力
される。As shown in FIG. 1, the output of the pulse amplification circuit 34 is negatively fed back to the adder 38 via the attenuator 36 (a feedback loop 37 is formed). After the power-amplified 1-bit signal is attenuated by the attenuator 36, it is fed back to the input side of the first-stage integrator h1 and is subtracted from the analog input signal by the adder 38. , Are input to the integrator h1.
【0041】本発明のスイッチング増幅回路において
は、上記の乗算器a1〜a6、及び乗算器a11〜a1
3の各係数値が、乗算器係数切替回路30からの切替信
号ks(説明の便宜上、乗算器a1〜a6、及び乗算器
a11〜a13に対する切替信号ks1〜ks6、及び
ks11〜ks13を包括してksと称す。)に基づい
て切り替えられるようになっている。例えば、乗算器係
数切替回路30からの切替信号ks1に基づいて、乗算
器a1において、係数値を3段階に切り替えることがで
きる場合の構成例を図3に示す。In the switching amplifier circuit of the present invention, the multipliers a1 to a6 and the multipliers a11 to a1
Each of the coefficient values 3 includes a switching signal ks from the multiplier coefficient switching circuit 30 (for the sake of convenience, the multipliers a1 to a6, and the switching signals ks1 to ks6 for the multipliers a11 to a13 and ks11 to ks13). ks). For example, FIG. 3 shows a configuration example in which the multiplier a1 can switch the coefficient value in three stages based on the switching signal ks1 from the multiplier coefficient switching circuit 30.
【0042】この場合、乗算器a1は、図3に示すよう
に、上記加算器k6の出力がスイッチSW1を介して、
抵抗R1−1、抵抗R1−2、及び抵抗R1−3のうち
の何れか一つの一端に接続され、他端は互いに接続され
て差動増幅器Dif1の反転入力端子に接続されてい
る。この反転入力端子と差動増幅器Dif1の出力とは
コンデンサc1を介して接続されており、差動増幅器D
if1の出力は上記加算器k3に接続されている。な
お、差動増幅器Dif1の非反転入力端子はグランドに
接続されている。In this case, as shown in FIG. 3, the multiplier a1 outputs the output of the adder k6 via a switch SW1.
One end of one of the resistors R1-1, R1-2, and R1-3 is connected, and the other ends are connected to each other and to the inverting input terminal of the differential amplifier Dif1. This inverting input terminal and the output of the differential amplifier Dif1 are connected via a capacitor c1.
The output of if1 is connected to the adder k3. The non-inverting input terminal of the differential amplifier Dif1 is connected to the ground.
【0043】上記構成において、乗算器係数切替回路3
0からの切替信号ks1を受けると、スイッチSW1
は、その接続先を上記3つの抵抗のうちの一つに選択す
る。これにより、乗算器a1の係数値は3段階に可変で
きることになる。In the above configuration, the multiplier coefficient switching circuit 3
When receiving the switching signal ks1 from 0, the switch SW1
Selects its connection destination to be one of the three resistors. Thus, the coefficient value of the multiplier a1 can be changed in three stages.
【0044】なお、説明の便宜上、乗算器a1を例示し
て説明したが、上記乗算器a2〜a6、及び上記乗算器
a11〜a13についても、SW2〜SW6、及びSW
11〜SW13(いずれも図示しない)の接続先が図2
の接続関係に基づいて変わるだけであり、乗算器自体の
動作は乗算器a1と同じであるので、ここでは説明を省
略する。また、上記スイッチSW1〜SW6、及びSW
11〜SW13は、説明の便宜上、包括してスイッチS
Wと称す。For convenience of explanation, the multiplier a1 has been described as an example. However, the multipliers a2 to a6 and the multipliers a11 to a13 also have SW2 to SW6 and SW
The connection destinations of 11 to SW13 (none are shown) are shown in FIG.
, And the operation of the multiplier itself is the same as that of the multiplier a1, and the description is omitted here. Further, the switches SW1 to SW6 and SW
11 to SW13 are collectively referred to as switches S for convenience of explanation.
Called W.
【0045】なお、図4に示すように、乗算器g1と積
分器f1とが直列に接続されている場合(例えば、図2
においては、乗算器a2と積分器h3との直列接続、乗
算器a4と積分器h5との直列接続、及び乗算器a6と
積分器h7との直列接続に対応する。)、図5に示すよ
うな構成で回路を実現できる。図5は、抵抗R、コンデ
ンサC、及び差動増幅器Difからなっており、この場
合の乗算器の係数値は、fsをサンプリング周波数とす
ると、1/(fs×C×R)で表される。As shown in FIG. 4, when the multiplier g1 and the integrator f1 are connected in series (for example, as shown in FIG.
Corresponds to a series connection of the multiplier a2 and the integrator h3, a series connection of the multiplier a4 and the integrator h5, and a series connection of the multiplier a6 and the integrator h7. ), A circuit can be realized with a configuration as shown in FIG. FIG. 5 includes a resistor R, a capacitor C, and a differential amplifier Dif. In this case, the coefficient value of the multiplier is represented by 1 / (fs × C × R) where fs is a sampling frequency. .
【0046】ここで、フィードバック信号の遅延時間に
よって積分器群31に入力される信号は変化し、その結
果、量子化器33の出力も変化すること、及びスイッチ
ング素子の遅延時間と各乗算器の係数値の関係について
説明する。Here, the signal input to the integrator group 31 changes according to the delay time of the feedback signal, and as a result, the output of the quantizer 33 also changes. The relationship between the coefficient values will be described.
【0047】図1及び図2から明らかなように、帰還ル
ープ37により負帰還されてくるフィードバック信号が
入力信号から加算器38において減算された後、上記積
分器群31に入力される。上記積分器群31内の乗算器
の係数値は同じだが、フィードバック信号の遅延時間が
異なる系αと系βの動作を考えると、系αも系βも共に
入力信号は同一であるが、負帰還信号は系αと系βとで
は異なる。その結果、上記積分器群31に入力される信
号の値は系αと系βでは異なるものとなる。したがっ
て、上記量子化器33に入力される信号も系αと系βと
で異なるため、系αと系βでは互いに異なる出力信号と
なる。As is clear from FIGS. 1 and 2, the feedback signal which is negatively fed back by the feedback loop 37 is subtracted from the input signal by the adder 38 and then input to the integrator group 31. Although the coefficient values of the multipliers in the integrator group 31 are the same, but considering the operation of the system α and the system β having different delay times of the feedback signal, both the system α and the system β have the same input signal, The feedback signal is different between system α and system β. As a result, the value of the signal input to the integrator group 31 differs between the system α and the system β. Therefore, the signals input to the quantizer 33 are also different between the system α and the system β, so that the system α and the system β have different output signals.
【0048】通常、乗算器の係数値は、使用するスイッ
チング素子の遅延値に応じてフィードバック信号の遅延
時間を想定し、係数値の絞り込みを行って出力信号の調
整を行う。設計した乗算器の係数値で設計どおりの出力
信号を得るためには、設計時に想定したフィードバック
信号の遅延時間で動作することが必要となる。設計時に
想定していないフィードバック信号の遅延時間で動作す
ると、上述の理由により、出力信号が設計時とは異なっ
てしまうため、発振限界値やS/Nといった性能が設計
どおりに得られないことになってしまう。Normally, as for the coefficient value of the multiplier, the delay time of the feedback signal is assumed in accordance with the delay value of the switching element to be used, and the output signal is adjusted by narrowing down the coefficient value. In order to obtain an output signal as designed with the designed coefficient value of the multiplier, it is necessary to operate with the delay time of the feedback signal assumed at the time of design. If the operation is performed with the delay time of the feedback signal which is not assumed at the time of design, the output signal differs from that at the time of design for the above-described reason, so that the performance such as the oscillation limit value and S / N cannot be obtained as designed. turn into.
【0049】上記スイッチング素子の遅延時間は、遅延
時間検出回路40によって検出される。上記の乗算器係
数切替回路30は、この遅延時間検出回路40によって
検出された遅延時間に基づいて、予め設定された各乗算
器の係数値に切り替えるように上記切替信号ksを生成
して各乗算器に出力するようになっている。The delay time of the switching element is detected by a delay time detecting circuit 40. The multiplier coefficient switching circuit 30 generates the switching signal ks based on the delay time detected by the delay time detection circuit 40 so as to switch to a preset coefficient value of each multiplier, and performs each multiplication. Output to the container.
【0050】例えば、帰還ループ遅延時間が、100n
sの場合、200nsの場合、及び300nsの場合の
乗算器の係数値をそれぞれ設計しておき、上記遅延時間
検出回路40によって、約100nsの遅延時間が検出
されたときには上記の乗算器係数切替回路30は100
nsの場合の係数値に切り替える切替信号を、200n
sの遅延時間が検出されたときには上記の乗算器係数切
替回路30は200nsの場合の係数値に切り替える切
替信号を、300nsの遅延時間が検出されたときには
上記の乗算器係数切替回路30は300nsの場合の係
数値に切り替える切替信号をそれぞれ生成して出力する
ようになっている。For example, the feedback loop delay time is 100n
In the case of s, the coefficient values of the multipliers in the case of 200 ns and the case of 300 ns are designed respectively, and when the delay time detecting circuit 40 detects a delay time of about 100 ns, the multiplier coefficient switching circuit 30 is 100
The switching signal for switching to the coefficient value in the case of ns is 200n
When a delay time of s is detected, the multiplier coefficient switching circuit 30 switches a switching signal for switching to a coefficient value in the case of 200 ns. When a delay time of 300 ns is detected, the multiplier coefficient switching circuit 30 outputs a switching signal of 300 ns. A switching signal for switching to the coefficient value in the case is generated and output.
【0051】ここで、図6を参照しながら、上記遅延時
間検出回路40の具体例について、以下に詳細に説明す
る。Here, a specific example of the delay time detection circuit 40 will be described in detail with reference to FIG.
【0052】上記遅延時間検出回路40は、例えば図6
に示すように、パルス発生器41とパルスカウント器4
2とから主として構成されている。上記パルス発生器4
1は、上記パルス増幅回路34内のスイッチング素子へ
の入力信号(つまり、デルタシグマ変調回路19内の量
子化器33の出力である1ビット信号(量子化信号))
に対して十分周期の短いパルスを生成し、このパルスを
上記パルスカウント器42に送る。上記遅延時間検出回
路40は、上記スイッチング素子の入力と出力をモニタ
し、該スイッチング素子の入力−出力間の遅延時間を検
出する。The delay time detection circuit 40 is provided, for example, in FIG.
As shown in the figure, the pulse generator 41 and the pulse counter 4
2 mainly. The above pulse generator 4
Reference numeral 1 denotes an input signal to a switching element in the pulse amplification circuit 34 (that is, a 1-bit signal (quantized signal) output from the quantizer 33 in the delta-sigma modulation circuit 19).
, A pulse having a sufficiently short cycle is generated, and this pulse is sent to the pulse counter 42. The delay time detection circuit 40 monitors the input and output of the switching element and detects a delay time between the input and output of the switching element.
【0053】上記パルスカウント器42には、スイッチ
ング素子への入力信号(つまり、上記1ビット信号)が
入力されると共に、上記スイッチング素子の出力信号
(つまり、上記パルス増幅回路34の出力信号)が入力
される。上記パルスカウント器42は、上記1ビット信
号が入力されるタイミングで、上記パルス発生器41か
ら送られてくるパルスのカウントを開始し、上記パルス
増幅回路34の出力信号が入力されるタイミングでパル
スのカウントを停止する。これにより、カウントしたパ
ルス数に基づいて、スイッチング素子の遅延時間が判別
できる。The pulse counter 42 receives an input signal to the switching element (that is, the one-bit signal) and an output signal of the switching element (that is, the output signal of the pulse amplification circuit 34). Is entered. The pulse counter 42 starts counting the pulses sent from the pulse generator 41 at the timing when the 1-bit signal is input, and starts counting the pulses at the timing when the output signal of the pulse amplifier circuit 34 is input. Stop counting. Thereby, the delay time of the switching element can be determined based on the counted number of pulses.
【0054】より具体的には、例えば、上記カウントし
たパルス数がどの範囲内にあるかに応じて、上記パルス
カウント器42は、上記切替信号ksを生成すればよ
い。このように、上記パルスカウント器42は、カウン
トしたパルス数(つまり、遅延時間)に応じて変化する
信号を上記切替信号ksとして上記各乗算器内のスイッ
チSWに出力する。More specifically, for example, the pulse counter 42 may generate the switching signal ks according to the range of the counted number of pulses. As described above, the pulse counter 42 outputs a signal that changes according to the counted number of pulses (that is, the delay time) to the switch SW in each of the multipliers as the switching signal ks.
【0055】上記パルスカウント器42は、例えば、イ
ネーブル入力端子付のバイナリカウンタで実現できる。
この場合、クロック入力端子に上記パルス発生器41の
パルスを入力し、イネーブル入力端子に上記1ビット信
号を入力し、リセット入力端子に上記パルス増幅回路3
4の出力信号を入力すればよい。The pulse counter 42 can be realized by, for example, a binary counter with an enable input terminal.
In this case, the pulse of the pulse generator 41 is input to the clock input terminal, the 1-bit signal is input to the enable input terminal, and the pulse amplifier circuit 3 is input to the reset input terminal.
4 may be input.
【0056】この場合、上記乗算器係数切替回路30
は、例えば、上記パルスカウント器42からの出力をデ
コードするデコーダで構成することができ、デコード結
果を上記切替信号ksとして上記スイッチSWに出力す
ることになる。スイッチSW自体がデコード機能を備え
たものでもよい。この場合、スイッチSWは、上記乗算
器係数切替回路30の機能を兼ね備えることになり、構
成が簡素化する。In this case, the multiplier coefficient switching circuit 30
Can be constituted by, for example, a decoder that decodes the output from the pulse counter 42, and outputs the decoding result to the switch SW as the switching signal ks. The switch SW itself may have a decoding function. In this case, the switch SW has the function of the multiplier coefficient switching circuit 30, and the configuration is simplified.
【0057】ここで、図3で示す乗算器a1の場合(係
数値を3段階に切り替える場合)についての動作を説明
する。なお、本発明は、係数値を3段階に切り替える場
合に限定されるものではなく、係数値を複数段階に切り
替える場合にも適用できる。また、その他の乗算器a2
〜a6、及び乗算器a11〜a13についても、同じよ
うに動作するので、詳細な説明を省略する。Here, the operation in the case of the multiplier a1 shown in FIG. 3 (when the coefficient value is switched to three stages) will be described. Note that the present invention is not limited to the case where the coefficient value is switched to three levels, but can be applied to the case where the coefficient value is switched to a plurality of levels. Further, other multipliers a2
-A6 and the multipliers a11-a13 operate in the same manner, and a detailed description thereof will be omitted.
【0058】図3で示す乗算器a1において、抵抗R1
−1、抵抗R1−2、及び抵抗R1−3は、遅延時間が
100ns、200ns、及び300nsにそれぞれ対
応しているとする。なお、これらの遅延時間は説明の便
宜上挙示したまでであり、本発明はこれらの遅延時間に
限定されるものではない。In the multiplier a1 shown in FIG.
It is assumed that the delay time of -1, the resistor R1-2, and the resistor R1-3 correspond to 100 ns, 200 ns, and 300 ns, respectively. It is to be noted that these delay times have been listed for convenience of explanation, and the present invention is not limited to these delay times.
【0059】この場合、例えば、上記パルス発生器41
が出力する100個のパルスが100nsに相当すると
仮定すると共に、150個未満のパルスが上記パルスカ
ウント器42によってカウントされた場合(遅延時間が
150ns未満)には100ns用の係数値を選択する
切替信号ks1を上記スイッチSW1に出力し、150
個以上250個未満のパルスが上記パルスカウント器4
2によってカウントされた場合(遅延時間が150ns
以上250ns未満)には200ns用の係数値を選択
する切替信号ks1を上記スイッチSW1に出力し、2
50個以上(遅延時間が250ns以上)のパルスが上
記パルスカウント器42によってカウントされた場合に
は300ns用の係数値を選択する切替信号ks1を上
記スイッチSW1に出力すると仮定する。In this case, for example, the pulse generator 41
Is assumed to correspond to 100 ns, and if less than 150 pulses are counted by the pulse counter 42 (delay time is less than 150 ns), the switching for selecting a coefficient value for 100 ns is performed. The signal ks1 is output to the switch SW1, and 150
The pulse counter 4
2 (the delay time is 150 ns
(Less than 250 ns), a switching signal ks1 for selecting a coefficient value for 200 ns is output to the switch SW1, and
When 50 or more pulses (delay time is 250 ns or more) are counted by the pulse counter 42, it is assumed that a switching signal ks1 for selecting a coefficient value for 300 ns is output to the switch SW1.
【0060】この場合、上記パルスカウント器42は、
カウントしたパルス数(つまり、遅延時間)に応じて変
化する信号を上記切替信号ks1として上記スイッチS
W1に出力し、このスイッチSW1は、上記切替信号k
s1に応じて、乗算器a1の係数値を3段階に切り替え
ることができる。In this case, the pulse counter 42
A signal that changes in accordance with the number of counted pulses (that is, the delay time) is referred to as the switching signal ks1 and the switch S
W1 and the switch SW1 outputs the switching signal k
In accordance with s1, the coefficient value of the multiplier a1 can be switched in three stages.
【0061】例えば、150個未満のパルスが上記パル
スカウント器42によってカウントされた場合(遅延時
間が150ns未満)には、上記抵抗R1−1が上記ス
イッチSWによって選択される。150個以上250個
未満のパルスが上記パルスカウント器42によってカウ
ントされた場合(遅延時間が150ns以上250ns
未満)には、上記抵抗R1−2が上記スイッチSWによ
って選択される。また、250個以上(遅延時間が25
0ns以上)のパルスが上記パルスカウント器42によ
ってカウントされた場合には、上記抵抗R1−3が上記
スイッチSWによって選択される。なお、本発明はこの
ような選択に限定されるものではなく、適用されるケー
ス毎に適切な選択を行える構成であればよい。For example, when less than 150 pulses are counted by the pulse counter 42 (delay time is less than 150 ns), the resistor R1-1 is selected by the switch SW. When 150 to less than 250 pulses are counted by the pulse counter 42 (the delay time is 150 ns to 250 ns)
), The resistor R1-2 is selected by the switch SW. In addition, 250 or more (delay time 25
When a pulse of 0 ns or more is counted by the pulse counter 42, the resistor R1-3 is selected by the switch SW. Note that the present invention is not limited to such a selection, and any configuration may be used as long as an appropriate selection can be made for each applicable case.
【0062】以上は、遅延時間検出回路40を使用し
て、乗算器の係数値を最適に選択する例について説明し
たが、本発明はこれに限定されるものではなく、例え
ば、遅延時間検出回路40を設ける代わりに、ディップ
スイッチ等を介して、マニュアルで選択すべき係数値を
外部から指示する構成でもよい。この場合、構成を簡素
化できる。In the above, an example has been described in which the delay time detecting circuit 40 is used to optimally select the coefficient value of the multiplier. However, the present invention is not limited to this. Instead of providing 40, a configuration may be used in which a coefficient value to be manually selected is externally designated via a dip switch or the like. In this case, the configuration can be simplified.
【0063】本発明のスイッチング増幅回路は、以上の
ように、デルタシグマ変調信号をスイッチング制御信号
とし、これに基づいて定電圧印加をスイッチングするこ
とによりパルス増幅したスイッチング信号を生成するス
イッチング増幅回路であって、使用するスイッチング素
子の遅延時間に応じて乗算器係数の切り替えを指示する
乗算器係数切替手段を設けている。As described above, the switching amplifier circuit of the present invention is a switching amplifier circuit that generates a pulse-amplified switching signal by switching a constant voltage application based on the delta-sigma modulated signal as a switching control signal. There is provided a multiplier coefficient switching means for instructing the switching of the multiplier coefficient according to the delay time of the switching element to be used.
【0064】上記スイッチング増幅回路によれば、乗算
器係数切替手段によって、スイッチング素子で発生する
遅延時間に応じて最適な係数値が各乗算器ごとに選択さ
れるので、遅延時間の異なる複数のスイッチング素子の
使用が可能となる。According to the switching amplifier circuit, the multiplier coefficient switching means selects an optimum coefficient value for each multiplier in accordance with the delay time generated in the switching element. The device can be used.
【0065】スイッチング素子の遅延時間に応じて、デ
ルタシグマ変調部の各乗算器の係数値を切り替える手段
を設けることによって、複数の遅延時間の異なるスイッ
チング素子に、発振限界値やS/Nといった性能を維持
したまま対応することができる。したがって、設計変更
や性能改善等で遅延時間の異なるスイッチング素子に変
更しなければならない場合においても、デルタシグマ変
調部はそのままでスイッチング素子のみの変更でよく、
コストの削減等を図ることが可能となる。By providing means for switching the coefficient value of each multiplier of the delta-sigma modulation section in accordance with the delay time of the switching element, performance such as the oscillation limit value and S / N can be provided to a plurality of switching elements having different delay times. It is possible to respond while maintaining. Therefore, even when it is necessary to change to a switching element having a different delay time due to a design change, performance improvement, or the like, it is sufficient to change only the switching element without changing the delta-sigma modulation unit.
It is possible to reduce costs and the like.
【0066】上記スイッチング増幅回路において、スイ
ッチング素子の遅延時間を検出する遅延時間検出手段を
設けていることが好ましい。この場合、係数値の最適な
選択は、遅延時間検出手段及び乗算係数切替手段が連動
して自動的に行われる。In the above switching amplifier circuit, it is preferable that delay time detecting means for detecting a delay time of the switching element is provided. In this case, the optimal selection of the coefficient value is automatically performed in conjunction with the delay time detecting means and the multiplication coefficient switching means.
【0067】上記スイッチング素子で発生する遅延時間
に応じて遅延時間に最適な乗算器係数に切り替える係数
切り替えの指示を外部から、例えばディップスイッチな
どを介して行うことによって、遅延時間検出手段と乗算
器係数切替手段を連動させることが省略でき、回路の簡
素化を図ることができる。A delay time detecting means and a multiplier are provided by externally issuing a coefficient switching instruction for switching to a multiplier coefficient optimum for the delay time according to the delay time generated in the switching element, for example, via a dip switch. The interlocking of the coefficient switching means can be omitted, and the circuit can be simplified.
【0068】[0068]
【発明の効果】本発明に係るスイッチング増幅回路は、
以上のように、複数の乗算器を有し入力信号をデルタシ
グマ変調して量子化信号を出力するデルタシグマ変調回
路と、上記量子化信号に基づいてスイッチング素子をス
イッチングして該量子化信号をパルス増幅するパルス増
幅回路と、上記パルス増幅回路を上記デルタシグマ変調
回路に負帰還すると共に、上記パルス増幅回路の出力を
フィルタを介して復調するスイッチング増幅回路におい
て、上記デルタシグマ変調回路が、上記スイッチング素
子の遅延時間に応じて上記各乗算器の係数値を切り替え
ることを特徴としている。The switching amplifier circuit according to the present invention has
As described above, a delta-sigma modulation circuit having a plurality of multipliers and outputting a quantized signal by performing delta-sigma modulation on an input signal, and switching a switching element based on the quantized signal to convert the quantized signal A pulse amplifier circuit for pulse amplification, and a switching amplifier circuit for negatively feeding back the pulse amplifier circuit to the delta sigma modulation circuit and demodulating an output of the pulse amplifier circuit through a filter, wherein the delta sigma modulation circuit is It is characterized in that the coefficient value of each multiplier is switched according to the delay time of the switching element.
【0069】上記の発明によれば、デルタシグマ変調回
路は、入力信号をデルタシグマ変調し、量子化信号をパ
ルス増幅回路に出力する。パルス増幅回路では、量子化
信号に基づいて、スイッチング素子がスイッチングされ
て、上記量子化信号がパルス増幅される。パルス増幅回
路の出力は、フィルタを介して復調され、外部へアナロ
グ信号として出力される。According to the above invention, the delta-sigma modulation circuit performs delta-sigma modulation on the input signal and outputs a quantized signal to the pulse amplifier circuit. In the pulse amplifier circuit, the switching element is switched based on the quantized signal, and the quantized signal is pulse-amplified. The output of the pulse amplification circuit is demodulated via a filter and output to the outside as an analog signal.
【0070】上記パルス増幅回路の出力は、上記デルタ
シグマ変調回路に負帰還される。この際、パルス増幅回
路内のスイッチング素子において遅延が発生する。この
遅延の発生に伴って、上記デルタシグマ変調回路に負帰
還されるときに、負帰還信号に遅延が発生する。The output of the pulse amplification circuit is negatively fed back to the delta-sigma modulation circuit. At this time, a delay occurs in the switching element in the pulse amplification circuit. Along with the occurrence of the delay, a negative feedback signal is delayed when the feedback is performed to the delta-sigma modulation circuit.
【0071】すなわち、スイッチング素子の遅延時間が
帰還ループに影響を与えるということになり、デルタシ
グマ変調回路内の複数の乗算器の各係数値を設計する際
には、スイッチング素子の遅延時間を含む帰還ループを
想定して、各乗算器の係数値が決定(固定)されること
が必要となる。That is, the delay time of the switching element affects the feedback loop. When designing each coefficient value of a plurality of multipliers in the delta-sigma modulation circuit, the delay time of the switching element is included. Assuming a feedback loop, the coefficient value of each multiplier needs to be determined (fixed).
【0072】この場合、当然のことながら、スイッチン
グ増幅回路は、この固定の遅延時間にしか対応できな
い。したがって、これとは異なる遅延時間が生じた場合
(これは、設計の際に想定した以外のスイッチング素子
を使用する場合に対応する。)、想定していた帰還ルー
プ遅延時間とは異なるので、デルタシグマ変調回路のア
ルゴリズムが設計どおりに動作しないことになり、発振
限界値やS/Nといった性能が設計どおりに得られない
ことになる。In this case, as a matter of course, the switching amplifier circuit can cope only with this fixed delay time. Therefore, if a delay time different from this occurs (this corresponds to the case where a switching element other than the one assumed at the time of design is used), it differs from the assumed feedback loop delay time, The algorithm of the sigma modulation circuit does not operate as designed, and performance such as the oscillation limit value and S / N cannot be obtained as designed.
【0073】そこで、上記発明によれば、上記デルタシ
グマ変調回路が、上記スイッチング素子の遅延時間に応
じて上記各乗算器の係数値を切り替えている。つまり、
遅延時間を特定の一つのものに固定しないで複数のもの
から選択できるようにしている。したがって、設計後に
設計変更や性能改善等で帰還ループ遅延時間の異なるス
イッチング素子に変更しなければならない場合にも、所
望の性能を維持した状態で適切に対応でき、しかも、こ
の際、デルタシグマ変調回路そのものの変更を不要とす
ることが可能となるという効果を併せて奏する。Therefore, according to the present invention, the delta-sigma modulation circuit switches the coefficient value of each of the multipliers according to the delay time of the switching element. That is,
The delay time can be selected from a plurality of delay times without being fixed to a specific one. Therefore, even if it is necessary to change to a switching element having a different feedback loop delay time due to a design change or performance improvement after design, it is possible to appropriately cope with maintaining the desired performance. This also has the effect of making it unnecessary to change the circuit itself.
【0074】上記各乗算器の係数値の切り替えは、上記
スイッチング素子の遅延時間を検出する遅延時間検出回
路と、検出された遅延時間に基づいて切替信号を出力す
る切替回路と、上記切替信号に基づいて上記各乗算器の
係数値を複数のものから一つを選択する第1選択回路と
に基づいて行われることが好ましい。The switching of the coefficient value of each multiplier is performed by a delay time detecting circuit for detecting a delay time of the switching element, a switching circuit for outputting a switching signal based on the detected delay time, Preferably, the coefficient value of each multiplier is determined based on a first selection circuit that selects one of a plurality of coefficient values from a plurality of multipliers.
【0075】この場合、上記スイッチング素子の遅延時
間が遅延時間検出回路によって検出される。このように
検出された遅延時間に基づいて、切替回路は切替信号を
出力する。この切替信号を受けると、第1選択回路は、
上記各乗算器の係数値を複数のものから一つを選択する
ようになっている。このように、自動的に各遅延時間に
最適な各乗算器の係数値の選択が可能となるという効果
を併せて奏する。In this case, the delay time of the switching element is detected by the delay time detecting circuit. The switching circuit outputs a switching signal based on the detected delay time. Upon receiving this switching signal, the first selection circuit
One of the coefficient values of the multipliers is selected from a plurality of multipliers. As described above, the effect that it is possible to automatically select the optimum coefficient value of each multiplier for each delay time is also provided.
【0076】上記遅延時間検出回路は、上記量子化信号
よりも十分周期の短いパルスを生成するパルス発生回路
と、上記量子化信号を入力すると上記パルスのカウント
を開始すると共に上記パルス増幅回路の出力信号を入力
すると上記パルスのカウントを停止するパルスカウント
回路とを備え、上記切替回路は上記パルスカウント回路
のパルスのカウント数に基づいて上記切替信号を出力す
ることが好ましい。The delay time detecting circuit includes a pulse generating circuit for generating a pulse having a period sufficiently shorter than the quantized signal, and starts counting the pulses when the quantized signal is input and outputs the pulse from the pulse amplifying circuit. It is preferable that a pulse count circuit be provided to stop counting of the pulse when a signal is input, and that the switch circuit output the switch signal based on the pulse count of the pulse count circuit.
【0077】この場合、上記量子化信号よりも十分周期
の短いパルスがパルス発生回路によって生成される。こ
のパルスは、パルスカウント回路に入力される。このパ
ルスカウント回路には、上記量子化信号および上記パル
ス増幅回路の出力信号も入力される。上記パルスカウン
ト回路は、上記量子化信号を受けると、パルス発生回路
からの上記パルスのカウントを開始する一方、上記パル
ス増幅回路の出力信号を受けると上記パルスのカウント
を停止する。このようにして、パルス発生回路によっ
て、量子化信号を受けてからパルス増幅回路の出力信号
を受けるまでの間にカウントされたカウントパルス数に
基づいて上記切替回路は、上記切替信号を上記第1選択
回路に出力する。このように、上記各乗算器の係数値の
切り替えを簡単な構成で高精度に行えるという効果を併
せて奏する。In this case, a pulse having a sufficiently shorter period than the above-mentioned quantized signal is generated by the pulse generation circuit. This pulse is input to the pulse count circuit. The quantized signal and the output signal of the pulse amplifier circuit are also input to the pulse count circuit. The pulse count circuit starts counting the pulses from the pulse generation circuit when receiving the quantized signal, and stops counting the pulses when receiving the output signal of the pulse amplification circuit. In this way, the switching circuit converts the switching signal to the first signal based on the number of count pulses counted by the pulse generation circuit from when the quantization signal is received to when the output signal of the pulse amplification circuit is received. Output to the selection circuit. As described above, the effect that the switching of the coefficient value of each of the multipliers can be performed with high accuracy with a simple configuration is also exhibited.
【0078】以上のように遅延時間検出回路を設けて乗
算器の係数値を自動的に行う代わりに、外部からの切替
信号に基づいて上記各乗算器の係数値を複数のものから
一つを選択する第2選択回路を備えた構成でもよい。As described above, instead of providing the delay time detecting circuit and automatically performing the coefficient value of the multiplier, the coefficient value of each multiplier is determined from one of a plurality of values based on a switching signal from the outside. A configuration including a second selection circuit for selecting may be used.
【0079】この場合、手動で、選択すべき係数値を外
部から指示するので、遅延時間検出手段と乗算器係数切
替手段を連動させることが省略でき、回路の簡素化を図
ることができるという効果を併せて奏する。In this case, since the coefficient value to be selected is manually instructed from the outside, the interlocking of the delay time detecting means and the multiplier coefficient switching means can be omitted and the circuit can be simplified. Is played together.
【図面の簡単な説明】[Brief description of the drawings]
【図1】本発明のスイッチング増幅回路の構成例を示す
ブロック図である。FIG. 1 is a block diagram showing a configuration example of a switching amplifier circuit of the present invention.
【図2】図1のデルタシグマ変調回路の具体的な構成例
を示す回路図である。FIG. 2 is a circuit diagram showing a specific configuration example of the delta-sigma modulation circuit of FIG.
【図3】上記スイッチング増幅回路の乗算器の係数値を
切り替えるための構成例を示す回路図である。FIG. 3 is a circuit diagram showing a configuration example for switching a coefficient value of a multiplier of the switching amplifier circuit.
【図4】デルタシグマ変調回路において乗算器と積分器
とが直列接続されている箇所を示す回路図である。FIG. 4 is a circuit diagram showing a place where a multiplier and an integrator are connected in series in a delta-sigma modulation circuit.
【図5】図4の構成例を示す回路図である。FIG. 5 is a circuit diagram showing a configuration example of FIG. 4;
【図6】上記スイッチング増幅回路内の遅延時間検出回
路の構成例を示すブロック図である。FIG. 6 is a block diagram illustrating a configuration example of a delay time detection circuit in the switching amplifier circuit.
【図7】従来の典型的なデルタシグマ変調回路を備えた
スイッチング増幅回路例を示すブロック図である。FIG. 7 is a block diagram showing an example of a switching amplifier circuit provided with a conventional typical delta-sigma modulation circuit.
【図8】図7のデルタシグマ変調回路の具体的な構成例
を示す回路図である。8 is a circuit diagram showing a specific configuration example of the delta-sigma modulation circuit of FIG.
30 乗算器係数切替回路 31 積分器群 32 加算器 33 量子化器 34 パルス増幅回路 35 ローパスフィルタ 36 減衰器 39 デルタシグマ変調回路 40 遅延時間検出回路 Reference Signs List 30 multiplier coefficient switching circuit 31 integrator group 32 adder 33 quantizer 34 pulse amplifier circuit 35 low-pass filter 36 attenuator 39 delta-sigma modulation circuit 40 delay time detection circuit
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5J064 BA03 BA13 BB12 BC05 BC08 BC10 BC11 BC16 BC19 BC24 BC25 BD03 5J091 AA01 AA24 AA27 AA41 AA51 AA66 CA26 CA88 CA92 FA08 FA17 FA19 FA20 HA25 HA29 HA38 KA01 KA15 KA23 KA25 KA26 KA31 KA33 KA42 KA53 MA11 SA05 TA01 UW01 UW04 ──────────────────────────────────────────────────続 き Continued on the front page F-term (reference) 5J064 BA03 BA13 BB12 BC05 BC08 BC10 BC11 BC16 BC19 BC24 BC25 BD03 5J091 AA01 AA24 AA27 AA41 AA51 AA66 CA26 CA88 CA92 FA08 FA17 FA19 FA20 HA25 HA29 HA38 KA01 KA15 KA31 KA25 KA53 MA11 SA05 TA01 UW01 UW04
Claims (4)
マ変調して量子化信号を出力するデルタシグマ変調回路
と、上記量子化信号に基づいてスイッチング素子をスイ
ッチングして該量子化信号をパルス増幅するパルス増幅
回路と、上記パルス増幅回路を上記デルタシグマ変調回
路に負帰還すると共に、上記パルス増幅回路の出力をフ
ィルタを介して復調するスイッチング増幅回路におい
て、 上記デルタシグマ変調回路は、上記スイッチング素子の
遅延時間に応じて上記各乗算器の係数値を切り替えるこ
とを特徴とするスイッチング増幅回路。A delta-sigma modulation circuit having a plurality of multipliers and outputting a quantized signal by delta-sigma modulating an input signal, and switching a switching element based on the quantized signal to convert the quantized signal A pulse amplifier circuit for pulse amplification, and a switching amplifier circuit for negatively feeding back the pulse amplifier circuit to the delta-sigma modulation circuit and demodulating an output of the pulse amplifier circuit through a filter, wherein the delta-sigma modulation circuit is A switching amplifier circuit, wherein a coefficient value of each of the multipliers is switched according to a delay time of a switching element.
る遅延時間検出回路と、 検出された上記遅延時間に基づいて切替信号を出力する
切替回路と、 上記切替信号に基づいて上記各乗算器の係数値を複数の
ものから一つを選択する第1選択回路とを備えたことを
特徴とする請求項1に記載のスイッチング増幅回路。2. A delay time detection circuit for detecting a delay time of the switching element, a switching circuit for outputting a switching signal based on the detected delay time, and a switch for each of the multipliers based on the switching signal. The switching amplifier circuit according to claim 1, further comprising a first selection circuit that selects one of a plurality of numerical values.
パルス発生回路と、 上記量子化信号を入力すると上記パルスのカウントを開
始すると共に上記パルス増幅回路の出力信号を入力する
と上記パルスのカウントを停止するパルスカウント回路
とを備え、 上記切替回路は、上記パルスカウント回路のパルスのカ
ウント数に基づいて上記切替信号を出力することを特徴
とする請求項2に記載のスイッチング増幅回路。3. A delay time detecting circuit comprising: a pulse generating circuit for generating a pulse having a sufficiently shorter period than the quantized signal; and a pulse amplifying circuit which starts counting the pulses when the quantized signal is inputted. And a pulse counting circuit that stops counting the pulses when the output signal is input, wherein the switching circuit outputs the switching signal based on the pulse count of the pulse counting circuit. 3. The switching amplifier circuit according to 2.
器の係数値を複数のものから一つを選択する第2選択回
路を備えたことを特徴とする請求項1に記載のスイッチ
ング増幅回路。4. A switching amplifier according to claim 1, further comprising a second selection circuit for selecting one of a plurality of coefficient values of said multipliers based on an external switching signal. circuit.
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