JP2002231893A - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit

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JP2002231893A
JP2002231893A JP2001028689A JP2001028689A JP2002231893A JP 2002231893 A JP2002231893 A JP 2002231893A JP 2001028689 A JP2001028689 A JP 2001028689A JP 2001028689 A JP2001028689 A JP 2001028689A JP 2002231893 A JP2002231893 A JP 2002231893A
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Japan
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resistance
mos transistor
passive
circuit
transistor
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JP2001028689A
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Japanese (ja)
Inventor
Miki Kagano
未来 加賀野
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To obtain a semiconductor integrated circuit capable of externally varying current values, gains and frequency characteristics without refabricating a chip itself and utilizing a FIB or a laser cutter. SOLUTION: An N-channel MOS transistor 8 is switching-activated by externally controlling the gate voltage and is functioned as a resister element whose conductive resistance is varied by continuously controlling a conduction state between an on-state and an off-state so that it makes possible to externally control the current value of Iout in a reference constant current source circuit by varying a resistance value in a resistance circuit consisting of a resister 2 and a resister 7.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は、MOSトランジ
スタを形成することが可能なプロセスによる半導体集積
回路に関するものである。
[0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor integrated circuit by a process capable of forming a MOS transistor.

【0002】[0002]

【従来の技術】従来の半導体集積回路においては、バイ
アス電流を与える手段や負荷として、抵抗ではなく定電
流源が用いられることが多い。図4は、バイアス電流回
路に必要な基準となる定電流を発生させる定電流回路の
一例を示す回路図である。この定電流回路は、抵抗1、
抵抗2、トランジスタ3、トランジスタ4で構成され
る。抵抗1は、一方の端子1aが外部電源の電源電圧V
ccと接続され、他方の端子1bがトランジスタ3のベ
ースおよびトランジスタ4のコレクタと接続されてい
る。抵抗2は、一方の端子2aがトランジスタ3のエミ
ッタおよびトランジスタ4のベースと接続され、他方の
端子2bはトランジスタ4のエミッタと共に接地されて
いる。
2. Description of the Related Art In a conventional semiconductor integrated circuit, not a resistor but a constant current source is often used as a means or a load for applying a bias current. FIG. 4 is a circuit diagram illustrating an example of a constant current circuit that generates a constant current that is a reference necessary for the bias current circuit. This constant current circuit has a resistance of 1,
It is composed of a resistor 2, a transistor 3, and a transistor 4. The resistor 1 has one terminal 1a connected to a power supply voltage V of an external power supply.
cc, and the other terminal 1b is connected to the base of the transistor 3 and the collector of the transistor 4. The resistor 2 has one terminal 2 a connected to the emitter of the transistor 3 and the base of the transistor 4, and the other terminal 2 b grounded together with the emitter of the transistor 4.

【0003】次に動作について説明する。トランジスタ
3およびトランジスタ4のベース−エミッタ間電圧によ
って抵抗1の他方の端子1bの電位が決定し、外部電源
の電源電圧Vccとの電位差で電流が流れトランジスタ
3およびトランジスタ4がバイアスされる。トランジス
タ4のベース−エミッタ間電圧により抵抗2の一方の端
子2aの電位が決まる。抵抗2とトランジスタ3によっ
て電圧電流変換され、定電流がIcとして得られる。こ
の定電流回路においてトランジスタのベース−エミッタ
間電圧はほぼある既知の一定値であり、Icの電流値は
抵抗2の抵抗値で設定される。
Next, the operation will be described. The potential of the other terminal 1b of the resistor 1 is determined by the base-emitter voltage of the transistor 3 and the transistor 4, and a current flows with a potential difference from the power supply voltage Vcc of the external power supply, so that the transistors 3 and 4 are biased. The potential at one terminal 2 a of the resistor 2 is determined by the base-emitter voltage of the transistor 4. Voltage-current conversion is performed by the resistor 2 and the transistor 3, and a constant current is obtained as Ic. In this constant current circuit, the base-emitter voltage of the transistor is substantially a known constant value, and the current value of Ic is set by the resistance value of the resistor 2.

【0004】[0004]

【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、抵抗の使用を最少
限に留めトランジスタを用いることによりチップ面積を
小さくでき、またトランジスタのエミッタ−ベース間電
圧で電位を決めることにより電源電圧変動に対する電流
値の依存性を低減することができる等の利点を有してい
る。しかしながら、電流値や電圧値の調整等、回路の各
素子の定数を変更する場合には、最初から製造し直す、
またはマスク改訂を行なったり、FIB(収束イオンビ
ーム修正装置)、レーザカッター等の大規模な装置を利
用することになって費用や納期が増大し、回路を構成す
る各素子の定数についての変更を容易に行うことが出来
ないという課題があった。
Since the conventional semiconductor integrated circuit is constructed as described above, the chip area can be reduced by using a transistor while minimizing the use of a resistor, and the emitter-base of the transistor can be reduced. Determining the potential with the intermediate voltage has the advantage that the dependence of the current value on the power supply voltage fluctuation can be reduced. However, when changing the constant of each element of the circuit, such as adjusting the current value or the voltage value, it is necessary to remanufacture from the beginning,
Alternatively, a large-scale device such as a FIB (focused ion beam correction device) and a laser cutter is used to revise the mask, thereby increasing the cost and delivery time, and changing the constant of each element constituting the circuit. There was a problem that it could not be easily performed.

【0005】この発明は上記のような課題を解決するた
めになされたもので、チップそのものを製造し直した
り、マスク改定したり、またFIBやレーザーカッター
を利用しなくても、電流値、ゲイン、周波数特性を外部
から容易に調整し変更できるようにした半導体集積回路
を得ることを目的とする。
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and it is possible to re-manufacture a chip itself, revise a mask, or use a current value and a gain without using an FIB or a laser cutter. It is another object of the present invention to provide a semiconductor integrated circuit in which the frequency characteristics can be easily adjusted and changed from the outside.

【0006】[0006]

【課題を解決するための手段】この発明に係る半導体集
積回路は、受動抵抗素子を有し、受動抵抗素子の抵抗値
によって電流値が決定される定電流発生回路を備えた半
導体集積回路であって、受動抵抗素子へ並列接続され外
部からゲート電位が制御されオン状態からオフ状態の間
で連続的にその導通状態が変化して導通抵抗が変わる抵
抗素子として機能するMOSトランジスタを有し、MO
Sトランジスタのゲート電位により受動抵抗素子を含む
回路の定数を可変し定電流発生回路の電流値を可変する
電流設定部と、MOSトランジスタのゲートへゲート電
位を外部から印加するためのゲート電圧印加用端子とを
備えるようにしたものである。
A semiconductor integrated circuit according to the present invention has a passive resistance element and a constant current generation circuit whose current value is determined by the resistance value of the passive resistance element. A MOS transistor functioning as a resistance element connected in parallel to the passive resistance element, the gate potential of which is controlled from the outside, and its conduction state continuously changes between the on state and the off state to change the conduction resistance;
A current setting unit for varying the constant of a circuit including a passive resistance element by the gate potential of the S transistor to vary the current value of the constant current generation circuit, and for applying a gate voltage for applying a gate potential to the gate of the MOS transistor from the outside And a terminal.

【0007】この発明に係る半導体集積回路は、受動抵
抗素子を有し、受動抵抗素子の抵抗値によってゲインが
決定される増幅回路を備えた半導体集積回路であって、
受動抵抗素子へ並列接続され外部からゲート電位が制御
されオン状態からオフ状態の間で連続的に導通状態が変
化して導通抵抗が変わる抵抗素子として機能するMOS
トランジスタを有し、MOSトランジスタのゲート電位
により受動抵抗素子を含む回路の定数を可変し増幅回路
のゲインを可変する可変負荷抵抗部と、MOSトランジ
スタのゲートへゲート電位を外部から印加するためのゲ
ート電圧印加用端子とを備えるようにしたものである。
A semiconductor integrated circuit according to the present invention is a semiconductor integrated circuit having an amplifying circuit having a passive resistance element and a gain determined by a resistance value of the passive resistance element,
A MOS that is connected in parallel to a passive resistance element and that functions as a resistance element whose gate potential is controlled from the outside and whose conduction state changes continuously between the ON state and the OFF state and the conduction resistance changes
A variable load resistor section having a transistor, and varying the constant of a circuit including a passive resistance element by the gate potential of the MOS transistor to vary the gain of the amplifier circuit; and a gate for externally applying a gate potential to the gate of the MOS transistor And a voltage application terminal.

【0008】この発明に係る半導体集積回路は、受動容
量素子を有し、受動容量素子の容量値によって周波数特
性が決定されるフィルタ回路を備えた半導体集積回路で
あって、受動容量素子へ並列接続され外部からゲート電
圧が制御されオン状態からオフ状態の間で連続的にその
導通状態が変化して導通抵抗が変わる抵抗素子として機
能するMOSトランジスタを有し、MOSトランジスタ
のゲート電位により受動容量素子を含む回路の定数を可
変しフィルタ回路の周波数特性を可変する容量設定部
と、MOSトランジスタのゲートへゲート電位を外部か
ら印加するためのゲート電圧印加用端子とを備えるよう
にしたものである。
A semiconductor integrated circuit according to the present invention is a semiconductor integrated circuit having a passive capacitance element and a filter circuit whose frequency characteristic is determined by the capacitance value of the passive capacitance element, wherein the filter circuit is connected in parallel to the passive capacitance element A MOS transistor which functions as a resistance element whose gate voltage is controlled from the outside and whose conduction state changes continuously between an on state and an off state and whose conduction resistance changes, and a passive capacitance element is provided by the gate potential of the MOS transistor. And a capacitance setting unit that varies the frequency characteristics of the filter circuit by varying the constant of the circuit including: and a gate voltage application terminal for externally applying a gate potential to the gate of the MOS transistor.

【0009】[0009]

【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。 実施の形態1.この実施の形態1の半導体集積回路で
は、MOSトランジスタを形成することが可能なプロセ
スを使用した基準定電流発生回路を例にして説明する。
図1は、この実施の形態1による基準定電流発生回路の
構成を示す回路図である。図1に示す基準定電流発生回
路は集積回路として形成されているため、抵抗素子やト
ランジスタを基板上に配置実装して構成するいわゆるデ
ィスクリート構成の基準定電流発生回路とは異なり、前
記抵抗素子やトランジスタを交換して電気的特性の微調
整や変更を行うことは出来ない。図において、1,2,
7は抵抗(受動抵抗素子)、3,4はNPNトランジス
タ、5は電源電圧Vccの電源ライン、6は電流出力I
outのライン、8はNチャネルMOSトラジスタ、1
0は抵抗2,7およびNチャネルMOSトラジスタ8を
備え電流出力Ioutを外部から設定可能にする電流設
定部、51はNチャネルMOSトラジスタ8のゲートへ
ゲート電圧を集積回路の外部から印加するためのゲート
電圧印加用端子である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below. Embodiment 1 FIG. In the semiconductor integrated circuit of the first embodiment, a reference constant current generation circuit using a process capable of forming a MOS transistor will be described as an example.
FIG. 1 is a circuit diagram showing a configuration of a reference constant current generation circuit according to the first embodiment. Since the reference constant current generation circuit shown in FIG. 1 is formed as an integrated circuit, unlike the reference constant current generation circuit having a so-called discrete configuration in which resistance elements and transistors are arranged and mounted on a substrate, It is not possible to fine-tune or change the electrical characteristics by replacing the transistor. In the figure, 1, 2,
7 is a resistor (passive resistance element), 3 and 4 are NPN transistors, 5 is a power supply line of a power supply voltage Vcc, and 6 is a current output I
out line, 8 is an N-channel MOS transistor, 1
Reference numeral 0 denotes a current setting unit which includes the resistors 2 and 7 and the N-channel MOS transistor 8 and externally sets the current output Iout. 51 denotes a gate for applying a gate voltage to the gate of the N-channel MOS transistor 8 from outside the integrated circuit. This is a gate voltage application terminal.

【0010】 それぞれの素子は次のように接続されて
いる。抵抗1は一方の端子1aが電源電圧Vccの電源
ライン5に接続され、他方の端子1bがトランジスタ3
のベースとトランジスタ4のコレクタとへ接続されてい
る。抵抗2は、一方の端子2aがトランジスタ3のエミ
ッタとトランジスタ4のベースと接続され、他方の端子
2bは抵抗7の一方の端子7aへ接続されている。抵抗
7の他方の端子7bはトランジスタ4のエミッタと共に
接地されている。NチャネルMOSトランジスタ8は抵
抗7に対し並列的に接続されており、NチャネルMOS
トランジスタ8のドレインが抵抗7の一方の端子7aと
接続され、ソースは抵抗7の他方の端子7bに接続され
ている。また、NチャネルMOSトランジスタ8のゲー
トはゲート電圧印加用端子51から印可されるゲート電
圧により集積回路外部からそのゲート電位Vgが制御で
きるように構成されている。
[0010] Each element is connected as follows. The resistor 1 has one terminal 1a connected to the power supply line 5 of the power supply voltage Vcc, and the other terminal 1b connected to the transistor 3
And the collector of the transistor 4. The resistor 2 has one terminal 2 a connected to the emitter of the transistor 3 and the base of the transistor 4, and the other terminal 2 b connected to one terminal 7 a of the resistor 7. The other terminal 7b of the resistor 7 is grounded together with the emitter of the transistor 4. The N-channel MOS transistor 8 is connected in parallel to the resistor 7 and
The drain of the transistor 8 is connected to one terminal 7 a of the resistor 7, and the source is connected to the other terminal 7 b of the resistor 7. The gate of the N-channel MOS transistor 8 is configured so that the gate potential Vg can be controlled from outside the integrated circuit by a gate voltage applied from the gate voltage application terminal 51.

【0011】この実施の形態1の基準定電流発生回路
は、図4に示す従来の定電流回路と比較して抵抗7とN
チャネルMOSトランジスタ8を追加した回路構成にな
っている。この実施の形態1では、NチャネルMOSト
ランジスタ8をスイッチング動作させることにより、抵
抗2と抵抗7とからなる直列抵抗回路の抵抗値を変化さ
せ、電流出力Ioutの電流値を変化させる。
The reference constant current generating circuit according to the first embodiment has a resistor 7 and an N
The circuit configuration has a channel MOS transistor 8 added. In the first embodiment, the switching operation of N-channel MOS transistor 8 changes the resistance value of the series resistance circuit including resistor 2 and resistor 7 to change the current value of current output Iout.

【0012】次に動作について説明する。抵抗2と抵抗
7とNチャネルMOSトランジスタ8とで構成される電
流設定部10を一つの抵抗とみなし、その電流設定部1
0が有している抵抗を抵抗R10とする。先ず、回路全
体の動作について説明する。次いで、NチャネルMOS
トランジスタ8がオンになっている場合、オフになって
いる場合についてそれぞれ説明する。
Next, the operation will be described. The current setting unit 10 including the resistor 2, the resistor 7, and the N-channel MOS transistor 8 is regarded as one resistor, and the current setting unit 1
The resistance of 0 is referred to as a resistor R10. First, the operation of the entire circuit will be described. Next, an N-channel MOS
The case where the transistor 8 is turned on and the case where the transistor 8 is turned off will be described.

【0013】トランジスタ3およびトランジスタ4のベ
ース−エミッタ間電圧によって抵抗1の他方の端子1b
の電位が決定し、外部電源の電源電圧Vccとの電位差
で流れる電流によってトランジスタ3およびトランジス
タ4にバイアス電流を供給する。トランジスタ4のベー
ス−エミッタ間電圧により抵抗R10の一方の端子(ト
ランジスタ3のエミッタおよびトランジスタ4のベース
と接続した端子)の電位が決まる。抵抗R10とトラン
ジスタ3によって電圧電流変換され、定電流を電流出力
Ioutとして得る。この回路において、トランジスタ
のベース−エミッタ間電圧はほぼある既知の一定値であ
り、Ioutの電流値は抵抗R10の抵抗値で設定でき
る。つまり、この抵抗R10の抵抗値を変えることが出
来れば定電流の電流出力Ioutの電流値を微調整した
り変更することが出来る。
The other terminal 1b of the resistor 1 depends on the base-emitter voltage of the transistors 3 and 4.
Is determined, and a bias current is supplied to the transistors 3 and 4 by a current flowing at a potential difference from the power supply voltage Vcc of the external power supply. The potential of one terminal of the resistor R10 (terminal connected to the emitter of the transistor 3 and the base of the transistor 4) is determined by the base-emitter voltage of the transistor 4. Voltage-current conversion is performed by the resistor R10 and the transistor 3, and a constant current is obtained as a current output Iout. In this circuit, the base-emitter voltage of the transistor is substantially a known constant value, and the current value of Iout can be set by the resistance value of the resistor R10. That is, if the resistance value of the resistor R10 can be changed, the current value of the constant current output Iout can be finely adjusted or changed.

【0014】この実施の形態1では、物理的に接続を変
更したり、パターンを変更したりするのではなく、ゲー
ト電圧印加用端子51へゲート電圧を印加することで、
NチャネルMOSトランジスタ8をオンまたはオフし、
抵抗R10を形成する電流設定部10に対し電気的に抵
抗2と抵抗7との接続を制御し、抵抗2と抵抗7の直列
回路の抵抗値を可変することで定電流の電流出力Iou
tの電流値を調整したり変更する。
In the first embodiment, the gate voltage is applied to the gate voltage application terminal 51 instead of physically changing the connection or changing the pattern.
Turn on or off the N-channel MOS transistor 8,
The connection between the resistor 2 and the resistor 7 is electrically controlled by the current setting unit 10 forming the resistor R10, and the resistance value of the series circuit of the resistor 2 and the resistor 7 is varied to thereby output a constant current output Iou.
Adjust or change the current value of t.

【0015】次に、抵抗R10を形成する電流設定部1
0について説明する。先ず、NチャネルMOSトランジ
スタ8がオンの場合について説明する。外部からゲート
電圧印加用端子51へ印可するゲート電圧を制御するこ
とによって、NチャネルMOSトランジスタ8のゲート
電位VgをNチャネルMOSトランジスタ8をオンさせ
るのに十分な電位以上とし、NチャネルMOSトランジ
スタ8をオンの状態にする。このとき、電流設定部10
内部では電流は抵抗2とNチャネルMOSトランジスタ
8を経由してグランドに流れ、抵抗7には電流はほとん
ど流れない状態となる。つまり、電流設定部10により
形成される抵抗R10は抵抗2とNチャネルMOSトラ
ンジスタ8のオン抵抗が直列に接続された抵抗値とな
る。NチャネルMOSトランジスタ8のオン抵抗が抵抗
2に対して十分小さいものを用いれば、電流設定部10
により形成される抵抗R10の抵抗値は抵抗2だけによ
り決定される。
Next, the current setting unit 1 forming the resistor R10
0 will be described. First, the case where the N-channel MOS transistor 8 is on will be described. By controlling the gate voltage applied from the outside to the gate voltage application terminal 51, the gate potential Vg of the N-channel MOS transistor 8 is set to a potential or more sufficient to turn on the N-channel MOS transistor 8, and the N-channel MOS transistor 8 Is turned on. At this time, the current setting unit 10
Inside, the current flows to the ground via the resistor 2 and the N-channel MOS transistor 8, and almost no current flows to the resistor 7. That is, the resistor R10 formed by the current setting unit 10 has a resistance value in which the resistor 2 and the ON resistance of the N-channel MOS transistor 8 are connected in series. If the ON resistance of the N-channel MOS transistor 8 is sufficiently smaller than the resistance 2, the current setting unit 10
Is determined only by the resistor 2.

【0016】次に、NチャネルMOSトランジスタ8が
オフの場合について説明する。外部からゲート電圧印加
用端子51へ印可するゲート電圧を制御することによっ
てNチャネルMOSトランジスタ8のゲート電位Vgの
電位をNチャネルMOSトランジスタ8をオフさせるの
に十分な電位以下(通常ゼロ)とし、NチャネルMOS
トランジスタ8をオフの状態にする。このとき、電流設
定部10内部ではNチャネルMOSトランジスタ8はオ
フになっているために、電流設定部10により形成され
る抵抗R10の抵抗値は抵抗2と抵抗7が直列接続され
た非常に高い抵抗値となり、電流は抵抗2から抵抗7を
経由してグランドに流れる。つまり、電流設定部10に
より形成される抵抗R10の抵抗値は抵抗2と抵抗7が
直列に接続された抵抗値となる。
Next, the case where the N-channel MOS transistor 8 is off will be described. By controlling the gate voltage applied to the gate voltage application terminal 51 from the outside, the potential of the gate potential Vg of the N-channel MOS transistor 8 is set to a potential or less (usually zero) sufficient to turn off the N-channel MOS transistor 8; N channel MOS
The transistor 8 is turned off. At this time, since the N-channel MOS transistor 8 is turned off inside the current setting unit 10, the resistance value of the resistor R10 formed by the current setting unit 10 is extremely high, in which the resistors 2 and 7 are connected in series. It becomes a resistance value, and the current flows from the resistor 2 to the ground via the resistor 7. That is, the resistance value of the resistor R10 formed by the current setting unit 10 is a resistance value in which the resistor 2 and the resistor 7 are connected in series.

【0017】なお、以上の説明では、抵抗7に対し並列
的にNチャネルMOSトランジスタ8を接続し、Nチャ
ネルMOSトランジスタ8のゲート電位Vgをゲート電
圧印加用端子51へ印加するゲート電圧で制御し、抵抗
2と抵抗7が直列接続された直列回路の抵抗値を可変す
るとしたが、定電流の電流出力Ioutの電流値をさら
に細かく調整したり変更する必要があるときには、抵抗
2と抵抗7の直列回路へMOSトランジスタを直列に挿
入し、前記MOSトランジスタをオン状態からオフ状態
の間で連続的にその導通状態を制御し導通抵抗を可変さ
せたり、抵抗2と抵抗7の直列回路以外に、異なる抵抗
値を有した抵抗の直列回路を複数、前記抵抗2と抵抗7
の直列回路に並列的に設け、さらにMOSトランジスタ
を前記各直列回路に対し直列にそれぞれ設け、前記各M
OSトランジスタのゲート電位をそれぞれ異なるゲート
電圧印加用端子から印加するゲート電圧で制御し、各M
OSトランジスタをオン状態またはオフ状態に制御して
並列的に設けられた各直列回路のいずれかを選択するよ
うに構成してもよい。
In the above description, the N-channel MOS transistor 8 is connected in parallel to the resistor 7, and the gate potential Vg of the N-channel MOS transistor 8 is controlled by the gate voltage applied to the gate voltage application terminal 51. , The resistance value of the series circuit in which the resistance 2 and the resistance 7 are connected in series is made variable. A MOS transistor is inserted in series into a series circuit, and the conduction state of the MOS transistor is continuously controlled between the ON state and the OFF state to vary the conduction resistance. In addition to the series circuit of the resistance 2 and the resistance 7, A plurality of series circuits of resistors having different resistance values,
, And a MOS transistor is provided in series with each of the series circuits.
The gate potential of the OS transistor is controlled by gate voltages applied from different gate voltage application terminals, and each M
The OS transistor may be turned on or off to select one of the series circuits provided in parallel.

【0018】以上のように、この実施の形態1によれ
ば、チップそのものを製造し直したり、マスク改定した
り、またFIBやレーザーカッターを利用しなくても、
外部からゲート電圧印加用端子51へ印加するゲート電
圧により、NチャネルMOSトランジスタ8のゲート電
位Vgを制御しオンまたはオフすることにより、電流設
定部10により形成される抵抗R10の抵抗値を変化さ
せることができ、定電流源の電流値を変えることが出来
る効果がある。
As described above, according to the first embodiment, it is possible to re-manufacture the chip itself, revise the mask, and without using the FIB or the laser cutter.
By controlling the gate potential Vg of the N-channel MOS transistor 8 to be turned on or off by the gate voltage applied to the gate voltage application terminal 51 from the outside, the resistance value of the resistor R10 formed by the current setting unit 10 is changed. This has the effect that the current value of the constant current source can be changed.

【0019】実施の形態2.この実施の形態2では差動
増幅回路に適用した場合を例に説明する。図2は、この
実施の形態2による差動増幅回路の構成を示す回路図で
ある。図において、11,12,13,14は負荷抵
抗、15はエミッタ抵抗、16,17は差動対を構成す
るNPNトランジスタ、18,19はスイッチとなるP
チャネルMOSトランジスタ、52はPチャネルMOS
トランジスタ18のゲート電位を外部から制御するため
のゲート電圧が印加されるゲート電圧印加用端子、53
はPチャネルMOSトランジスタ19のゲート電位を外
部から制御するためのゲート電圧が印可されるゲート電
圧印加用端子である。
Embodiment 2 In the second embodiment, a case where the present invention is applied to a differential amplifier circuit will be described as an example. FIG. 2 is a circuit diagram showing a configuration of the differential amplifier circuit according to the second embodiment. In the figure, 11, 12, 13 and 14 are load resistors, 15 is an emitter resistor, 16 and 17 are NPN transistors constituting a differential pair, and 18 and 19 are switches P
Channel MOS transistor, 52 is a P-channel MOS
A gate voltage application terminal 53 to which a gate voltage for externally controlling the gate potential of the transistor 18 is applied;
Is a gate voltage application terminal to which a gate voltage for externally controlling the gate potential of the P-channel MOS transistor 19 is applied.

【0020】2つのPチャネルMOSトランジスタ1
8,19はそれぞれ抵抗11,13に対し並列的に接続
されており、それぞれのゲート電位Vgはゲート電圧印
加用端子52,53へ印加するゲート電圧により制御で
きるようになっている。
Two P-channel MOS transistors 1
Reference numerals 8 and 19 are connected in parallel to the resistors 11 and 13, respectively, and the respective gate potentials Vg can be controlled by the gate voltages applied to the gate voltage application terminals 52 and 53.

【0021】抵抗11,12とPチャネルMOSトラン
ジスタ18から構成される部分、抵抗13,14とPチ
ャネルMOSトランジスタ19から構成される部分をそ
れぞれ可変負荷抵抗部22,23とする。
A portion composed of the resistors 11 and 12 and the P-channel MOS transistor 18 and a portion composed of the resistors 13 and 14 and the P-channel MOS transistor 19 are referred to as variable load resistors 22 and 23, respectively.

【0022】図2に示すような差動増幅器では可変負荷
抵抗部22,23の抵抗値とエミッタ抵抗15の抵抗値
の比でゲインが決まる。そこで、可変負荷抵抗部22,
23の抵抗値を変化させることによりゲインを変えるこ
とが可能である。
In the differential amplifier as shown in FIG. 2, the gain is determined by the ratio of the resistance values of the variable load resistance parts 22 and 23 and the resistance value of the emitter resistance 15. Therefore, the variable load resistance section 22,
The gain can be changed by changing the resistance value of the resistor 23.

【0023】ゲート電圧Vgを制御することによりPチ
ャネルMOSトランジスタ18,19をそれぞれオン、
オフさせ、可変負荷抵抗部22,23により形成される
抵抗値を変える。
By controlling the gate voltage Vg, the P-channel MOS transistors 18 and 19 are turned on, respectively.
It is turned off to change the resistance value formed by the variable load resistance units 22 and 23.

【0024】PチャネルMOSトランジスタ18,19
をオン、オフさせた場合の可変負荷抵抗部22,23は
同様に振る舞うため、ここではPチャネルトランジスタ
18と可変負荷抵抗部22の関係について説明する。P
チャネルMOSトランジスタ18がオンの場合、可変負
荷抵抗部22では抵抗11が短絡され、可変負荷抵抗部
22により形成される抵抗値は、抵抗12とPチャネル
MOSトランジスタ18のオン抵抗が直列に接続された
合成抵抗値となる。PチャネルMOSトランジスタ18
のオン抵抗が抵抗13に対して十分小さいものを用いれ
ば、可変負荷抵抗部22は抵抗12だけが存在するよう
に振る舞う。
P channel MOS transistors 18 and 19
Are turned on and off, the variable load resistance units 22 and 23 behave in the same manner. Therefore, the relationship between the P-channel transistor 18 and the variable load resistance unit 22 will be described here. P
When the channel MOS transistor 18 is on, the resistor 11 is short-circuited in the variable load resistor section 22, and the resistance value formed by the variable load resistor section 22 is such that the resistor 12 and the on-resistance of the P-channel MOS transistor 18 are connected in series. Resulting in a combined resistance value. P channel MOS transistor 18
If the ON resistance of the resistor 13 is sufficiently smaller than that of the resistor 13, the variable load resistor section 22 behaves as if only the resistor 12 exists.

【0025】一方、PチャネルMOSトランジスタ18
がオフの場合、可変負荷抵抗部22では抵抗11と抵抗
12が直列に接続された状態となり、可変負荷抵抗部2
2により形成される抵抗値は、抵抗11と抵抗12が直
列に接続された合成抵抗値となる。
On the other hand, P-channel MOS transistor 18
Is off, the resistance 11 and the resistance 12 are connected in series in the variable load resistance section 22, and the variable load resistance section 2
The resistance value formed by 2 is a combined resistance value in which the resistors 11 and 12 are connected in series.

【0026】以上のように、この実施の形態2では、外
部からの制御によって可変負荷抵抗部22,23が形成
する抵抗値を変えることができ、チップそのものに対し
て物理的に変化を加えることなく差動増幅器のゲインを
変えることが可能となる。
As described above, in the second embodiment, the resistance values formed by the variable load resistance portions 22 and 23 can be changed by external control, and a physical change can be applied to the chip itself. Without changing the gain of the differential amplifier.

【0027】実施の形態3.この実施の形態3では、R
Cローパスフィルタに適用した場合を例に説明する。図
3は、この実施の形態3によるRCローパスフィルタの
構成を示す回路図である。図において、24は抵抗、2
5,26はキャパシタ、27はスイッチとなるNチャネ
ルMOSトランジスタ、54はNチャネルMOSトラン
ジスタ27のゲート電位Vgを制御するためのゲート電
圧が印加されるゲート電圧印加用端子である。キャパシ
タ25,26とNチャネルMOSトランジスタ27から
構成される部分を容量設定部29とする。NチャネルM
OSトランジスタ27はキャパシタ26に対し並列的に
接続されており、ゲート電位Vgは外部からゲート電圧
印加用端子54へ印加されるゲート電圧により制御でき
るようになっている。
Embodiment 3 In the third embodiment, R
An example in which the present invention is applied to a C low-pass filter will be described. FIG. 3 is a circuit diagram showing a configuration of the RC low-pass filter according to the third embodiment. In the figure, 24 is a resistor, 2
Reference numerals 5 and 26 denote capacitors, reference numeral 27 denotes an N-channel MOS transistor serving as a switch, and reference numeral 54 denotes a gate voltage application terminal to which a gate voltage for controlling the gate potential Vg of the N-channel MOS transistor 27 is applied. A portion composed of the capacitors 25 and 26 and the N-channel MOS transistor 27 is referred to as a capacitance setting section 29. N channel M
The OS transistor 27 is connected in parallel to the capacitor 26, and the gate potential Vg can be controlled by a gate voltage applied to the gate voltage application terminal 54 from outside.

【0028】NチャネルMOSトランジスタ27のゲー
ト電位Vgを外部から制御しNチャネルMOSトランジ
スタ27をオン、オフさせることにより、容量設定部2
9の容量値Cをキャパシタ25だけの状態の容量値と、
キャパシタ25とキャパシタ26が直列に接続された状
態の容量値に変化させることが出来る。
By externally controlling the gate potential Vg of the N-channel MOS transistor 27 to turn on and off the N-channel MOS transistor 27, the capacitance setting unit 2
9, the capacitance value of only the capacitor 25,
The capacitance value can be changed to a value where the capacitors 25 and 26 are connected in series.

【0029】なお、以上の説明では、NチャネルMOS
トランジスタ27をキャパシタ26に対し並列的に接続
する構成であったが、フィルタの各構成要素を直列的、
並列的に組み合わせるスイッチ手段としてMOSトラン
ジスタを用いるようにし、フィルタの遮断周波数を含む
周波数特性について微調整や変更が出来るように構成す
ることも可能である。
In the above description, the N-channel MOS
Although the configuration is such that the transistor 27 is connected in parallel to the capacitor 26, the components of the filter are connected in series,
It is also possible to use a MOS transistor as the switch means to combine in parallel, and to make fine adjustments and changes to the frequency characteristics including the cutoff frequency of the filter.

【0030】この実施の形態3でも、チップそのものに
対して物理的に変化を加えることなく、外部からゲート
電圧印加用端子54へ印可するゲート電圧によりNチャ
ネルMOSトランジスタ27のゲート電位Vgを制御す
ることによってローパスフィルタの遮断周波数を含む周
波数特性を微調整したり変更することが可能となる。
Also in the third embodiment, the gate potential Vg of the N-channel MOS transistor 27 is controlled by the gate voltage applied to the gate voltage application terminal 54 from outside without physically changing the chip itself. As a result, the frequency characteristics including the cutoff frequency of the low-pass filter can be finely adjusted or changed.

【0031】実施の形態4.なお、前記各実施の形態で
は、MOSトランジスタをスイッチング動作させて制御
を行うものとして説明したが、前記各実施の形態におい
て、MOSトランジスタの導通状態がオフの状態からオ
ンの状態の間で連続的に変化し導通抵抗が変化する抵抗
素子として機能するように、ゲート電圧印加用端子から
印可するゲート電圧を連続的に変化させ、MOSトラン
ジスタのゲート電位Vgをアナログ的に調整することに
より、電流設定部10、可変負荷抵抗部22,23、容
量設定部29の回路定数を連続的に変化させることが可
能である。この結果、チップそのものに対して物理的に
変化を加えることなく、外部から前記回路定数によって
決定される特性、すなわち定電流の電流出力Iout、
ゲイン、遮断周波数を含む周波数特性などを連続的に微
調整したり変化させることが可能となる。
Embodiment 4 FIG. In each of the above embodiments, the description has been made assuming that control is performed by switching the MOS transistor. However, in each of the above embodiments, the conduction state of the MOS transistor is continuously changed between the off state and the on state. The current setting is performed by continuously changing the gate voltage applied from the gate voltage application terminal and adjusting the gate potential Vg of the MOS transistor in an analog manner so as to function as a resistance element that changes the conduction resistance. It is possible to continuously change the circuit constants of the unit 10, the variable load resistance units 22, 23, and the capacitance setting unit 29. As a result, the characteristics determined externally by the circuit constants, that is, the constant current output Iout, without physically changing the chip itself,
It is possible to continuously finely adjust or change frequency characteristics including gain and cutoff frequency.

【0032】[0032]

【発明の効果】以上のように、この発明によれば、受動
抵抗素子へ並列接続され外部からゲート電位が制御され
オン状態からオフ状態の間で連続的にその導通状態が変
化するMOSトランジスタを有し、MOSトランジスタ
のゲート電位により受動抵抗素子を含む回路の定数を可
変し定電流発生回路の電流値を可変する電流設定部と、
MOSトランジスタのゲート電位を外部から印加するた
めのゲート電圧印加用端子とを備えるように構成したの
で、チップそのものに対して物理的に変化を加えること
なく、外部からMOSトランジスタのゲート電圧を制御
することによって定電流発生回路の電流値を微調整した
り変更できる効果がある。
As described above, according to the present invention, there is provided a MOS transistor which is connected in parallel to a passive resistance element and whose gate potential is controlled from the outside and whose conduction state continuously changes between an on state and an off state. A current setting unit that varies a constant of a circuit including a passive resistance element according to a gate potential of the MOS transistor and varies a current value of the constant current generation circuit;
A gate voltage application terminal for externally applying the gate potential of the MOS transistor is provided, so that the gate voltage of the MOS transistor is externally controlled without physically changing the chip itself. This has the effect that the current value of the constant current generating circuit can be finely adjusted or changed.

【0033】この発明によれば、受動抵抗素子へ並列接
続され外部からゲート電位が制御されオン状態からオフ
状態の間で連続的に導通状態が変化して導通抵抗が変わ
る抵抗素子として機能するMOSトランジスタを有し、
MOSトランジスタのゲート電位により受動抵抗素子を
含む回路の定数を可変し増幅回路のゲインを可変する可
変負荷抵抗部と、MOSトランジスタのゲートへゲート
電位を外部から印加するためのゲート電圧印加用端子と
を備えるように構成したので、チップそのものに対して
物理的に変化を加えることなく、外部からMOSトラン
ジスタのゲート電圧を制御することによって増幅回路の
ゲインを微調整したり変更できる効果がある。
According to the present invention, the MOS which is connected in parallel to the passive resistance element and which functions as a resistance element whose gate potential is controlled from the outside and whose conduction state changes continuously between the ON state and the OFF state and the conduction resistance changes. Having a transistor,
A variable load resistance section for varying the constant of a circuit including a passive resistance element according to the gate potential of the MOS transistor to vary the gain of the amplifier circuit; a gate voltage application terminal for externally applying a gate potential to the gate of the MOS transistor; Therefore, there is an effect that the gain of the amplifier circuit can be finely adjusted or changed by externally controlling the gate voltage of the MOS transistor without physically changing the chip itself.

【0034】この発明によれば、受動容量素子へ並列接
続され外部からゲート電位が制御されオン状態からオフ
状態の間で連続的にその導通状態が変化するMOSトラ
ンジスタを有し、MOSトランジスタのゲート電位によ
り受動容量素子を含む回路の定数を可変しフィルタ回路
の周波数特性を可変する容量設定部と、MOSトランジ
スタのゲート電位を外部から印加するためのゲート電圧
印加用端子とを備えるように構成したので、チップその
ものに対して物理的に変化を加えることなく、外部から
MOSトランジスタのゲート電圧を制御することによっ
てフィルタ回路の周波数特性を微調整したり変更できる
効果がある。
According to the present invention, there is provided a MOS transistor which is connected in parallel to a passive capacitance element and whose gate potential is controlled from the outside and whose conduction state continuously changes between an on state and an off state. It is configured to include a capacitance setting unit that varies a constant of a circuit including a passive capacitance element by a potential and varies a frequency characteristic of a filter circuit, and a gate voltage application terminal for externally applying a gate potential of a MOS transistor. Therefore, there is an effect that the frequency characteristic of the filter circuit can be finely adjusted or changed by externally controlling the gate voltage of the MOS transistor without physically changing the chip itself.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 この発明の実施の形態1による基準定電流発
生回路の構成を示す回路図である。
FIG. 1 is a circuit diagram showing a configuration of a reference constant current generation circuit according to a first embodiment of the present invention.

【図2】 この発明の実施の形態2による差動増幅回路
の構成を示す回路図である。
FIG. 2 is a circuit diagram showing a configuration of a differential amplifier circuit according to a second embodiment of the present invention.

【図3】 この発明の実施の形態3によるRCローパス
フィルタの構成を示す回路図である。
FIG. 3 is a circuit diagram showing a configuration of an RC low-pass filter according to Embodiment 3 of the present invention.

【図4】 従来技術を説明するための定電流回路の一例
を示す回路図である。
FIG. 4 is a circuit diagram showing an example of a constant current circuit for explaining a conventional technique.

【符号の説明】 1,2,7 抵抗(受動抵抗素子)、8,27 Nチャ
ネルMOSトランジスタ、10 電流設定部、18,1
9 PチャネルMOSトランジスタ、22,23 可変
負荷抵抗部、25,26 キャパシタ、29 容量設定
部、51,52,53,54 ゲート電圧印加用端子。
[Description of Signs] 1, 2, 7 Resistance (passive resistance element), 8, 27 N-channel MOS transistor, 10 Current setting unit, 18, 1
9 P-channel MOS transistor, 22, 23 Variable load resistance part, 25, 26 capacitor, 29 Capacity setting part, 51, 52, 53, 54 Gate voltage application terminal.

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 受動抵抗素子を有し、前記受動抵抗素子
の抵抗値によって電流値が決定される定電流発生回路を
備えた半導体集積回路であって、 前記受動抵抗素子へ並列接続され外部からゲート電位が
制御されオン状態からオフ状態の間で連続的に導通状態
が変化し導通抵抗が変わる抵抗素子として機能するMO
Sトランジスタを有し、前記MOSトランジスタの前記
ゲート電位により前記受動抵抗素子を含む回路の定数を
可変し前記定電流発生回路の前記電流値を可変する電流
設定部と、 前記MOSトランジスタのゲートへ前記ゲート電位を外
部から印加するためのゲート電圧印加用端子とを備えた
ことを特徴とする半導体集積回路。
1. A semiconductor integrated circuit having a passive resistance element and a constant current generating circuit whose current value is determined by a resistance value of the passive resistance element, wherein the semiconductor integrated circuit is connected in parallel to the passive resistance element and externally connected to the passive resistance element. An MO that functions as a resistance element whose gate potential is controlled and the conduction state changes continuously between the ON state and the OFF state and the conduction resistance changes
A current setting unit having an S transistor, varying a constant of a circuit including the passive resistance element by the gate potential of the MOS transistor, and varying the current value of the constant current generating circuit; A semiconductor integrated circuit comprising: a gate voltage application terminal for externally applying a gate potential.
【請求項2】 受動抵抗素子を有し、前記受動抵抗素子
の抵抗値によってゲインが決定される増幅回路を備えた
半導体集積回路であって、 前記受動抵抗素子へ並列接続され外部からゲート電位が
制御されオン状態からオフ状態の間で連続的に導通状態
が変化して導通抵抗が変わる抵抗素子として機能するM
OSトランジスタを有し、前記MOSトランジスタの前
記ゲート電位により前記受動抵抗素子を含む回路の定数
を可変し前記増幅回路の前記ゲインを可変する可変負荷
抵抗部と、 前記MOSトランジスタのゲートへ前記ゲート電位を外
部から印加するためのゲート電圧印加用端子とを備えた
ことを特徴とする半導体集積回路。
2. A semiconductor integrated circuit having a passive resistance element and an amplifier circuit whose gain is determined by a resistance value of the passive resistance element, wherein the gate potential is externally connected to the passive resistance element in parallel. M that functions as a resistance element that is controlled and continuously changes its conduction state between an on state and an off state to change its conduction resistance
A variable load resistance section having an OS transistor, varying a constant of a circuit including the passive resistance element by the gate potential of the MOS transistor, and varying the gain of the amplifier circuit; And a gate voltage application terminal for externally applying a voltage.
【請求項3】 受動容量素子を有し、前記受動容量素子
の容量値によって周波数特性が決定されるフィルタ回路
を備えた半導体集積回路であって、 前記受動容量素子へ並列接続され外部からゲート電位が
制御されオン状態からオフ状態の間で連続的に導通状態
が変化して導通抵抗が変わる抵抗素子として機能するM
OSトランジスタを有し、前記MOSトランジスタの前
記ゲート電位により前記受動容量素子を含む回路の定数
を可変し前記フィルタ回路の周波数特性を可変する容量
設定部と、 前記MOSトランジスタのゲートへ前記ゲート電位を外
部から印加するためのゲート電圧印加用端子とを備えた
ことを特徴とする半導体集積回路。
3. A semiconductor integrated circuit having a passive capacitance element and a filter circuit whose frequency characteristic is determined by a capacitance value of the passive capacitance element, wherein the gate potential is externally connected to the passive capacitance element in parallel. That functions as a resistance element whose conduction state changes continuously between the ON state and the OFF state and the conduction resistance changes.
A capacitance setting unit having an OS transistor, varying a constant of a circuit including the passive capacitance element by the gate potential of the MOS transistor, and varying a frequency characteristic of the filter circuit; and applying the gate potential to the gate of the MOS transistor. A semiconductor integrated circuit comprising a gate voltage application terminal for externally applying a voltage.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100370624C (en) * 2003-06-19 2008-02-20 广津总吉 Semiconductor device allowing modulation of a gain coefficient and a logic circuit provided with the same
JP2008537360A (en) * 2005-04-21 2008-09-11 ヒューレット−パッカード デベロップメント カンパニー エル.ピー. Active interconnection and control points in integrated circuits

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