JP2002228716A

JP2002228716A - 半導体装置

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Publication number: JP2002228716A
Application number: JP2001020602A
Authority: JP
Inventors: Tsuneo Uenishi; 恒雄上西
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-01-29
Filing date: 2001-01-29
Publication date: 2002-08-14
Anticipated expiration: 2021-01-29
Also published as: JP3856651B2

Abstract

(57)【要約】【課題】シーケンシャルデータにより端子検査モード
設定を行う半導体装置において、バウンダリスキャンテ
ストのパタンがどのような形態であっても支障なくバウ
ンダリスキャンテストを行うことを可能とする。【解決手段】端子１１１、１２１、１３１からの入力
に基づくバウンダリスキャン手段１１２、１２２、１３
２の出力信号の少なくとも一部を用いて、出力制御手段
１５０により生成される第１の出力制御信号を、第２の
出力制御信号によりマスクするマスク手段１５７を有す
る。所定のバウンダリスキャン手段の出力信号を、マス
ク手段の出力に基づいて出力手段１４０により出力制御
する。それにより、バウンダリスキャン実行中には、端
子検査モードをマスクして、端子の入出力機能を確保す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プリント基板上で
の半導体装置間の接続状態を検査するためのバウンダリ
スキャンテスト回路を実装した半導体装置に関するもの
である。

【０００２】

【従来の技術】プリント基板に実装された半導体装置
（例えばＬＳＩ）間の接続状態を確認する検査手法とし
てバウンダリスキャンテスト手法があり、代表的なもの
としてはＩＥＥＥ１１４９．１に規定された手法があ
る。図８は、２つの半導体装置間の実装検査をバウンダ
リスキャンテストで行っている例を示す。

【０００３】８００は第一のＬＳＩであり、コアロジッ
ク８４１によりメインの機能を実行し、メイン出力端子
８１１とメイン入力端子８２１を介してプリント基板上
にメイン機能の信号を入出力する。第一のＬＳＩ８００
はまた、ＴＡＰコントローラ８０４、第一のバウンダリ
スキャンセル８１３、第二のバウンダリスキャンセル８
１４、及び第三のバウンダリスキャンセル８２２により
バウンダリスキャンテストを行う。

【０００４】８０１はＴＣＫ端子であり、バウンダリス
キャンテスト動作用のクロック信号が入力され、ＴＣＫ
信号線Ｓ８０１を通じてＴＡＰコントローラ８０４に供
給される。８０２はＴＭＳ端子であり、バウンダリスキ
ャンテストのモードセレクト信号が入力され、ＴＭＳ信
号線Ｓ８０２を通じてＴＡＰコントローラ８０４に供給
される。８０３はＴＤＩ端子であり、バウンダリスキャ
ンテストのテストデータ信号が入力され、ＴＤＩ信号線
Ｓ８０３を通じてＴＡＰコントローラ８０４に供給され
る。

【０００５】ＴＡＰコントローラ８０４は、ＴＭＳ端子
８０２へシリアル入力されるモードセレクト信号により
内部ステートを遷移し、内部ステートに応じて、バウン
ダリスキャンリセットモード、キャプチャモード、シフ
トモード、またはアップデートモードのいずれかを選択
し、各々のモードに応じた制御信号をバウンダリスキャ
ンセル制御信号線Ｓ８０５に出力する。シフトモードの
場合には、ＴＤＩ端子８０３へのシリアル入力をバウン
ダリスキャンデータ信号線Ｓ８０４に伝達し、ＴＤＯド
ライブ制御信号線Ｓ８０６にＨレベルを出力し、シフト
モードでない場合には、ＴＤＩ端子８０３へのシリアル
入力をバウンダリスキャンデータ信号線Ｓ８０４に伝達
せず、ＴＤＯドライブ制御信号線Ｓ８０６にＬレベルを
出力することでバウンダリスキャンテストを制御する。

【０００６】メイン出力端子８１１は、コアロジック８
４１が実行し出力する信号を出力し、バウンダリスキャ
ン実行時には、第一のバウンダリスキャンセル８１３に
保持された値と第二のバウンダリスキャンセル８１４に
保持された値に応じた信号を出力する。

【０００７】８１２はメイン出力トライステートバッフ
ァであり、第一のバウンダリスキャンセル出力信号線Ｓ
８１２と第二のバウンダリスキャンセル出力信号線Ｓ８
１４から信号が入力される。メイン出力トライステート
バッファ８１２は、第二のバウンダリスキャンセル出力
信号線Ｓ８１４がＬレベルの場合にはメイン出力端子８
１１を駆動せず、第二のバウンダリスキャンセル出力信
号線Ｓ８１４がＨレベルでかつ第一のバウンダリスキャ
ンセル出力信号線Ｓ８１２がＨレベルの場合にはメイン
出力端子８１１をＨレベルに駆動し、第二のバウンダリ
スキャンセル出力信号線Ｓ８１４がＨレベルでかつ第一
のバウンダリスキャンセル出力信号線Ｓ８１２がＬレベ
ルの場合にはメイン出力端子８１１をＬレベルに駆動す
る。

【０００８】第一のバウンダリスキャンセル８１３は、
通常時には、コアロジック８４１がメイン出力レベル信
号線Ｓ８４１を通じて出力するメイン出力端子８１１の
出力レベルを第一のバウンダリスキャンセル出力信号線
Ｓ８１２に伝達する。バウンダリスキャンテストの信号
キャプチャ時には、メイン出力レベル信号線Ｓ８４１の
レベルを取り込み内部に保持する。バウンダリスキャン
テストのデータシフト時には、内部に保持したデータを
第一のバウンダリスキャンアウト出力信号線Ｓ８１３に
シフトアウトし、バウンダリスキャンデータ信号線Ｓ８
０４のレベルを取り込み内部に保持する。バウンダリス
キャンテストのアップデート時には、内部に保持したデ
ータを第一のバウンダリスキャンセル出力信号線Ｓ８１
２に出力してメイン出力トライステートバッファ８１２
の出力レベルを制御する。

【０００９】第二のバウンダリスキャンセル８１４は、
通常時には、コアロジック８４１がメイン出力ドライブ
信号線Ｓ８４２を通じて出力するメイン出力端子８１１
の駆動状態を第二のバウンダリスキャンセル出力信号線
Ｓ８１４に伝達する。バウンダリスキャンテストの信号
キャプチャ時には、メイン出力ドライブ信号線Ｓ８４２
のレベルを取り込み内部に保持する。バウンダリスキャ
ンテストのデータシフト時には、内部に保持したデータ
を第二のバウンダリスキャンアウト出力信号線Ｓ８１５
にシフトアウトし、第一のバウンダリスキャンアウト出
力信号線Ｓ８１３のレベルを取り込み内部に保持する。
バウンダリスキャンテストのアップデート時には、内部
に保持したデータを第二のバウンダリスキャンセル出力
信号線Ｓ８１４に出力してメイン出力トライステートバ
ッファ８１２の駆動状態を制御する。

【００１０】メイン入力端子８２１には、コアロジック
８４１の実行に必要な信号が入力される。

【００１１】８２２は第三のバウンダリスキャンセルで
あり、第三のバウンダリスキャンセル出力信号線Ｓ８２
２を通じてコアロジック８４１にメイン入力端子８２１
のレベルを伝達し、バウンダリスキャンテストの信号キ
ャプチャ時には、メイン入力信号線Ｓ８２１の値を取り
込み内部に保持し、バウンダリスキャンテストのデータ
シフト時には、内部に保持したデータを第三のバウンダ
リスキャンアウト出力信号線Ｓ８２３にシフトアウト
し、第二のバウンダリスキャンアウト出力信号線Ｓ８１
５のレベルを取り込み内部に保持する。

【００１２】８３１はＴＤＯトライステートバッファで
あり、第三のバウンダリスキャンアウト出力信号線Ｓ８
２３とＴＤＯドライブ制御信号線Ｓ８０６から信号が入
力される。ＴＤＯトライステートバッファ８３１は、Ｔ
ＤＯドライブ制御信号線Ｓ８０６がＬレベルの場合には
ＴＤＯ端子８３２を駆動せず、ＴＤＯドライブ制御信号
線Ｓ８０６がＨレベルでかつ第三のバウンダリスキャン
アウト出力信号線Ｓ８２３がＨレベルの場合にはＴＤＯ
端子８３２をＨレベルに駆動し、ＴＤＯドライブ制御信
号線Ｓ８０６がＨレベルでかつ第三のバウンダリスキャ
ンアウト出力信号線Ｓ８２３がＬレベルの場合にはＴＤ
Ｏ端子８３２をＬレベルに駆動する。

【００１３】ＴＤＯ端子８３２は、バウンダリスキャン
テストデータを出力する。

【００１４】８５０は第二のＬＳＩであり、第一のＬＳ
Ｉ８００と同様の構造・機能を有する。

【００１５】８９３は第一のプリントパタンであり、第
一のＬＳＩ８００のＴＤＯ端子８３２から出力されるシ
リアルデータを第二のＬＳＩ８５０のＴＤＩ端子８３３
に伝達する。８９４は第二のプリントパタンであり、第
二のＬＳＩ８５０のメイン出力端子８６１の出力を第一
のＬＳＩ８００のメイン入力端子８２１に伝達する。８
９５は第三のプリントパタンであり、第一のＬＳＩ８０
０のメイン出力端子８１１の出力を第二のＬＳＩ８５０
のメイン入力端子８７１に伝達する。

【００１６】８９６はＴＤＩ入力コネクタピンであり、
プリント基板上に設けられ、プリント基板外部から信号
が入力され、第一のＬＳＩ８００のＴＤＩ端子８０３に
バウンダリスキャンテストデータを供給する。８９７は
ＴＤＯ出力コネクタピンであり、プリント基板上に設け
られ、第二のＬＳＩ８５０のＴＤＯ端子８８２から出力
されるバウンダリスキャンテストデータをプリント基板
外部に出力する。８９８はＴＣＫ入力コネクタピンであ
り、プリント基板上に設けられ、プリント基板外部から
信号が入力され、第一のＬＳＩ８００のＴＣＫ端子８０
１と第二のＬＳＩ８５０のＴＣＫ端子８５１にバウンダ
リスキャンクロックを供給する。８９９はＴＭＳ入力コ
ネクタピンであり、プリント基板上に設けられ、プリン
ト基板外部から信号が入力され、第一のＬＳＩ８００の
ＴＭＳ端子８０２と第二のＬＳＩ８５０のＴＭＳ端子８
５２にバウンダリスキャンモード信号を供給する。

【００１７】以上の構成により、メイン機能実行時にお
いては第一のＬＳＩ８００と第二のＬＳＩ８５０は、第
二のプリントパタン８９４と第三のプリントパタン８９
５とにより各々のＬＳＩの実行結果を出力または入力す
る。

【００１８】バウンダリスキャンテスト時においては、
ＴＣＫ入力コネクタピン８９８とＴＭＳ入力コネクタピ
ン８９９にシリアル信号を入力して、第一のＬＳＩ８０
０と第二のＬＳＩ８５０のバウンダリスキャンリセット
を解除する。続いてＴＣＫ入力コネクタピン８９８とＴ
ＭＳ入力コネクタピン８９９にシリアル信号を入力し
て、第一のＬＳＩ８００と第二のＬＳＩ８５０をバウン
ダリスキャンのシフトモードにする。続いてＴＣＫ入力
コネクタピン８９８とＴＤＩ入力コネクタピン８９６に
バウンダリスキャンドライブデータのシリアル信号を入
力して、第一のＬＳＩ８００の第一のバウンダリスキャ
ンセル８１３及び第二のバウンダリスキャンセル８１
４、第二のＬＳＩ８５０の第一のバウンダリスキャンセ
ル８６３及び第二のバウンダリスキャンセル８６４に、
バウンダリスキャンテストデータを順次設定する。続い
てＴＣＫ入力コネクタピン８９８とＴＭＳ入力コネクタ
ピン８９９にシリアル信号を入力して、第一のＬＳＩ８
００と第二のＬＳＩ８５０をバウンダリスキャンのアッ
プデートモードにすることにより、第一のＬＳＩ８００
の第一のバウンダリスキャンセル８１３と第二のバウン
ダリスキャンセル８１４に保持した値でメイン出力端子
８１１を出力制御し、第二のＬＳＩ８５０の第一のバウ
ンダリスキャンセル８６３と第二のバウンダリスキャン
セル８６４に保持した値でメイン出力端子８６１を出力
制御する。続いてＴＣＫ入力コネクタピン８９８とＴＭ
Ｓ入力コネクタピン８９９にシリアル信号を入力して、
第一のＬＳＩ８００と第二のＬＳＩ８５０をバウンダリ
スキャンのキャプチャモードにすることにより、第一の
ＬＳＩ８００の第三のバウンダリスキャンセル８２２に
メイン入力端子８２１のレベルを取り込み保持し、第二
のＬＳＩ８５０の第三のバウンダリスキャンセル８７２
にメイン入力端子８７１のレベルを取り込み保持する。
続いてＴＣＫ入力コネクタピン８９８とＴＭＳ入力コネ
クタピン８９９にシリアル信号を入力して、第一のＬＳ
Ｉ８００と第二のＬＳＩ８５０をバウンダリスキャンの
シフトモードにする。続いてＴＣＫ入力コネクタピン８
９８とＴＤＩ入力コネクタピン８９６にシリアル信号を
入力し、ＴＤＯ出力コネクタピン８９７から、第二のＬ
ＳＩ８５０の第三のバウンダリスキャンセル８７２が前
記キャプチャ時に保持した値と、第一のＬＳＩ８００の
第三のバウンダリスキャンセル８２２が前記キャプチャ
時に保持した値が順次出力されるので、バウンダリスキ
ャンキャプチャデータとして観測する。バウンダリスキ
ャンドライブデータとバウンダリスキャンキャプチャデ
ータを比較することにより、第一のＬＳＩ８００と第二
のＬＳＩ８５０の接続関係を判定できるので、ＬＳＩユ
ーザはプリント基板上のＬＳＩの実装検査を行うことが
できる。

【００１９】バウンダリスキャンドライブデータの設定
とバウンダリスキャンキャプチャデータの観測は、通常
複数回行われる。例えばバウンダリスキャンドライブデ
ータにより、第一のＬＳＩ８００のメイン出力端子８１
１をＨレベルに設定し、第二のＬＳＩ８５０のメイン出
力端子８６１をＬレベルに設定し、バウンダリスキャン
キャプチャデータで第二のＬＳＩ８５０のメイン入力端
子８７１がＨレベルであると観測し、続いてバウンダリ
スキャンドライブデータにより、第一のＬＳＩ８００の
メイン出力端子８１１をＬレベルに設定し、第二のＬＳ
Ｉ８５０のメイン出力端子８６１をＨレベルに設定し、
バウンダリスキャンキャプチャデータで第二のＬＳＩ８
５０のメイン入力端子８７１がＬレベルであると観測し
た場合には、第一のＬＳＩ８００のメイン出力端子８１
１と第二のＬＳＩ８５０のメイン出力端子８６１とは第
三のプリントパタン８９５で正常に接続されていること
が高い確率で保証できる。また例えば、バウンダリスキ
ャンドライブデータにより、第一のＬＳＩ８００のメイ
ン出力端子８１１をＨレベルに設定し、第二のＬＳＩ８
５０のメイン出力端子８６１をＬレベルに設定し、バウ
ンダリスキャンキャプチャデータで第二のＬＳＩ８５０
のメイン入力端子８７１がＨレベルであると観測し、続
いてバウンダリスキャンドライブデータにより、第一の
ＬＳＩ８００のメイン出力端子８１１をＬレベルに設定
し、第二のＬＳＩ８５０のメイン出力端子８６１をＨレ
ベルに設定し、バウンダリスキャンキャプチャデータで
第二のＬＳＩ８５０のメイン入力端子８７１がＨレベル
であると観測した場合には、第一のＬＳＩ８００のメイ
ン出力端子８１１と第二のＬＳＩ８５０のメイン入力端
子８７１間の第三のプリントパタン８９５による接続が
正常でないことが検出できる。

【００２０】このためバウンダリスキャンテスト実行中
は、ＬＳＩの入力端子のレベルが時系列で変化すること
になる。

【００２１】

【発明が解決しようとする課題】ところで、上述した従
来のバウンダリスキャンテスト機能を備えたＬＳＩがＬ
ＳＩユーザに非公開なテストモードを備えており、端子
数削減のため、テストモードに移行する制御を通常入力
端子へのシリアル入力により行うように構成されている
場合には、バウンダリスキャンテスト時の入力端子への
入力レベルの時系列がテストモードを設定するシリアル
パタンの時系列と同一であると、テストモードになるた
め好ましくない。

【００２２】例えば、従来のバウンダリスキャンテスト
機能を備えたＬＳＩが、上記のテストモードの一つとし
てＬＳＩ製造時に端子機能を確認する端子ＤＣ検査モー
ドを備えており、入力端子へのシリアル入力により端子
ＤＣ検査モードになるように構成されている場合には、
バウンダリスキャンテスト時の入力端子への入力レベル
の時系列が端子ＤＣ検査モードを設定するシリアルパタ
ンの時系列と同一であると、ＴＤＯ端子や通常出力端子
がＨレベルやＬレベルに固定されてしまう。そのため、
バウンダリスキャンセルにキャプチャされた値をＴＤＯ
端子からスキャンアウトできず、またバウンダリスキャ
ンセルに設定した値を通常出力端子に反映できなくなる
ため、正常にバウンダリスキャンテストを行えない問題
が生じる。ここで端子ＤＣ検査モードとは、ＬＳＩの全
出力端子をＨレベルに駆動するか、Ｌレベルに駆動する
か、または駆動しないことにより、出力端子のＤＣ出力
レベルを検査するモードであり、テスト仕様は通常はＬ
ＳＩユーザに非公開である。

【００２３】一方、上述の構成のＬＳＩについてバウン
ダリスキャンテストを正常に行うには、端子ＤＣ検査モ
ードになるシリアルパタンの時系列を入力端子のバウン
ダリスキャン時の時系列のパタンから排除すればよい
が、上述したようにテスト仕様はＬＳＩユーザに非公開
のため、ＬＳＩユーザでパタンを排除することができ
ず、採用できない。

【００２４】また、上述した従来のバウンダリスキャン
テスト機能を備えたＬＳＩが、入力端子に入力禁止制御
機能を持ち、メインリセット中に入力禁止になるよう構
成されている場合には、バウンダリスキャンテストパタ
ンによりメインリセットがかかると、入力端子に接続さ
れたバウンダリスキャンセルはプリントパタンのレベル
を取り込むことができず、正常にバウンダリスキャンテ
ストが行えない問題が生じる。

【００２５】さらに、上述した従来のバウンダリスキャ
ンテスト機能を備えたＬＳＩが、フラッシュメモリのよ
うに書き換え可能な不揮発メモリとＣＰＵのような命令
実行回路を備え、ＬＳＩ外部から命令を供給しＣＰＵで
実行することによりフラッシュメモリのデータ書き換え
やデータ消去を行うよう構成されている場合には、バウ
ンダリスキャンテスト時の入力端子への入力パタンの時
系列がフラッシュメモリの書き換え命令や消去命令の時
系列と同一であると、フラッシュメモリのデータを破壊
する問題が生じる。このフラッシュメモリのデータ破壊
を防ぐには、バウンダリスキャンテストパタンからフラ
ッシュメモリの書き換え命令や消去命令の時系列と同一
のパタンを排除すればよいが、通常バウンダリスキャン
テストパタンを生成する際に特定の長大なパタンを排除
することは困難であり、ＬＳＩユーザにとってバウンダ
リスキャンテストパタン作成時の負担が大きくなるので
好ましくない。

【００２６】本発明は上記の事情に鑑み、ＬＳＩのバウ
ンダリスキャンテストによる実装検査において、どのよ
うなバウンダリスキャンテストパターンを入力しても支
障なくバウンダリスキャンテストが可能なＬＳＩを提供
することを目的とする。

【００２７】

【課題を解決するための手段】上記課題を解決するた
め、本発明の半導体装置は、第１の入力信号と第２の入
力信号とクロック信号とが入力され、第１のモードの時
には前記第１の入力信号を第１の出力信号として出力し
前記クロック信号と同期して前記第１の入力信号を内部
に取り込み保持し、第２のモードの時には前記第１の入
力信号を第１の出力信号として出力し前記クロック信号
と同期して内部に保持する値を第２の出力信号として出
力するとともに前記第２の入力信号を内部に取り込み保
持するバウンダリスキャン手段であって、前記各バウン
ダリスキャン手段の前記第２の出力信号が隣接する前記
各バウンダリスキャン手段の前記第２の入力信号となる
ように接続されたＮ（Ｎは自然数）個のバウンダリスキ
ャン手段と、前記Ｎ個のバウンダリスキャン手段に含ま
れるＭ（ＭはＮ以下の自然数）個の各バウンダリスキャ
ン手段の前記第１の出力信号をデコードして第１の出力
制御信号を生成する出力制御手段と、前記第１の出力制
御信号を第２の出力制御信号によりマスクするマスク手
段と、前記Ｎ個のバウンダリスキャン手段のうちの所定
のバウンダリスキャン手段の前記第１の出力信号を前記
マスク手段の出力により出力制御する出力手段とを備え
る。

【００２８】本発明の半導体装置は、以下の構成とする
こともできる。すなわち、上記構成と同様のＮ（Ｎは自
然数）個のバウンダリスキャン手段と、前記Ｎ個のバウ
ンダリスキャン手段に含まれるＭ（ＭはＮ以下の自然
数）個の各バウンダリスキャン手段の前記第１の出力信
号をデコードして多ビットの第１の出力制御信号を生成
する第１の出力制御手段と、前記多ビットの第１の出力
制御信号のうち少なくとも１ビットを、第２の出力制御
信号によりマスクするマスク手段と、前記多ビットの第
１の出力制御信号と前記マスク手段の出力とをデコード
し、第３の出力制御信号を生成する第２の出力制御手段
と、前記Ｎ個のバウンダリスキャン手段のうちの所定の
バウンダリスキャン手段の前記第１の出力信号を前記第
３の出力制御信号により出力制御する出力手段とを備え
る。

【００２９】また、本発明の半導体装置は、以下の構成
とすることもできる。すなわち、上記構成と同様のＮ
（Ｎは自然数）個のバウンダリスキャン手段と、前記Ｎ
個のバウンダリスキャン手段に含まれるＭ（ＭはＮ以下
の自然数）個の各バウンダリスキャン手段の前記第１の
出力信号のうち少なくとも１つを第１の出力制御信号に
よりマスクするマスク手段と、前記Ｎ個のバウンダリス
キャン手段に含まれるＭ（ＭはＮ以下の自然数）個の各
バウンダリスキャン手段の前記第１の出力信号のうちＬ
個（ＬはＭ以下の自然数）と前記マスク手段の出力とを
デコードして第２の出力制御信号を生成する出力制御手
段と、前記Ｎ個のバウンダリスキャン手段のうち所定の
バウンダリスキャン手段の前記第１の出力信号を前記第
２の出力制御信号により出力制御する出力手段とを備え
る。

【００３０】また、本発明の半導体装置は、以下の構成
とすることもできる。すなわち、第１の入力信号と第２
の入力信号とが入力され、前記第２の入力信号により前
記第１の入力信号のフローティング入力を禁止し前記第
１の入力信号を出力信号として出力するＪ（Ｊは自然
数）個の入力制御手段と、直接または前記入力制御手段
を介して入力される前記第１の入力信号、第３の入力信
号、およびクロック信号が入力され、第１のモードの時
には前記第１の入力信号を第１の出力信号として出力し
前記クロック信号と同期して前記入力制御手段の出力信
号を内部に取り込み保持し、第２のモードの時には前記
第１の入力信号を第１の出力信号として出力し前記クロ
ック信号と同期して内部に保持する値を第２の出力信号
として出力するとともに前記第３の入力信号を内部に取
り込み保持するバウンダリスキャン手段であって、前記
各バウンダリスキャン手段の前記第２の出力信号が隣接
する前記各バウンダリスキャン手段の前記第３の入力信
号となるように接続されたＮ（ＮはＪ以上の自然数）個
のバウンダリスキャン手段と、前記Ｎ個のバウンダリス
キャン手段に含まれるＭ（ＭはＮ以下の自然数）個の各
バウンダリスキャン手段の前記第１の出力信号のうち少
なくとも１つが入力され、第１の出力制御信号を生成す
るＬ（ＬはＮ以下の自然数）個の出力制御手段と、前記
Ｌ個の出力制御手段がそれぞれ出力する前記第１の出力
制御信号のうち少なくとも１つを第２の出力制御信号に
よりマスクするＫ（ＫはＬ以下かつＪ以下の自然数）個
のマスク手段とを備える。前記入力制御手段の一部に対
する前記第２の入力信号として前記マスク手段の出力が
入力され、前記マスク手段の出力が入力されない前記入
力制御手段に対する前記第２の入力信号として、前記第
１の出力制御信号が入力される。

【００３１】また、本発明の半導体装置は、以下の構成
とすることもできる。すなわち、第１の入力信号と第２
の入力信号とが入力され、前記第２の入力信号により前
記第１の入力信号のフローティング入力を禁止し前記第
１の入力信号を出力信号として出力するＮ（Ｎは自然
数）個の入力制御手段と、直接または前記入力制御手段
を介して入力される前記第１の入力信号、第３の入力信
号、およびクロック信号が入力され、第１のモードの時
には前記第１の入力信号を第１の出力信号として出力し
前記クロック信号と同期して前記入力制御手段の出力信
号を内部に取り込み保持し、第２のモードの時には前記
第１の入力信号を第１の出力信号として出力し前記クロ
ック信号と同期して内部に保持する値を第２の出力信号
として出力するとともに前記第３の入力信号を内部に取
り込み保持するバウンダリスキャン手段であって、前記
各バウンダリスキャン手段の前記第２の出力信号が隣接
する前記各バウンダリスキャン手段の前記第３の入力信
号となるように接続されたＮ（Ｎは自然数）個のバウン
ダリスキャン手段と、前記Ｎ個のバウンダリスキャン手
段に含まれるＭ（ＭはＮ以下の自然数）個の各バウンダ
リスキャン手段の前記第１の出力信号のうち少なくとも
１つが入力され、その入力信号に応じて状態が設定され
その状態を保持するとともに前記入力制御手段の前記第
２の入力信号として供給し、第１の出力制御信号により
前記保持状態を無効にするＬ（ＬはＮ以下の自然数）個
の状態保持手段とを備える。

【００３２】また、本発明の半導体装置は、以下の構成
とすることもできる。すなわち、第１の入力信号と第２
の入力信号とクロック信号とが入力され、第１のモード
の時には前記第１の入力信号を第１の出力信号として出
力し前記クロック信号と同期して前記第１の入力信号を
内部に取り込み保持し、第２のモードの時には前記第１
の入力信号を第１の出力信号として出力し前記クロック
信号と同期して内部に保持する値を第２の出力信号とし
て出力するとともに前記第２の入力信号を内部に取り込
み保持するバウンダリスキャン手段であって、前記各バ
ウンダリスキャン手段の前記第２の出力信号が隣接する
前記各バウンダリスキャン手段の前記第２の入力信号と
なるように接続されたＮ（Ｎは自然数）個のバウンダリ
スキャン手段と、データを格納するデータ格納手段と、
前記Ｎ個のバウンダリスキャン手段に含まれるＭ（Ｍは
Ｎ以下の自然数）個の各バウンダリスキャン手段の前記
第１の出力信号により前記データ格納手段のデータ書き
換えを制御し、第１の出力制御信号によりデータ書き換
え制御を無効にするデータ書き換え制御手段とを備え
る。

【００３３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１〜図７を用いて説明する。

【００３４】（実施の形態１）図１は、本発明の実施の
形態１における、バウンダリスキャンテスト機能を備え
たＬＳＩの構成を示すブロック図である。図２は本実施
の形態におけるＬＳＩのモードを示す。はじめに図２を
参照して本実施の形態におけるＬＳＩのモードについて
説明する。

【００３５】メインリセット状態２０１は、後述する図
１に示すメインリセット入力端子１１１にＬレベルを入
力することにより設定される。メインリセット状態２０
１では、バウンダリスキャンテストの実行が可能であ
り、メインリセット入力端子１１１、モード選択データ
兼メイン入力端子１２１（図１参照。後述）、及びモー
ド選択クロック兼メイン入力端子１３１（図１参照。後
述）に入力される信号レベルの組み合わせにより、ユー
ザモード２０２かＤＣテストセレクトモード２０３に遷
移する。

【００３６】ユーザモード２０２へは、メインリセット
状態２０２において、モード選択データ兼メイン入力端
子１２１、またはモード選択クロック兼メイン入力端子
１３１のいずれか、もしくは両方をＬレベルにし、メイ
ンリセット入力端子１１１をＨレベルにすることにより
遷移する。ユーザモード２０２では、ＬＳＩのメイン機
能を実行できる。ユーザモード２０２からは、メインリ
セット入力端子１１１をＬレベルにすることでメインリ
セット状態２０１に遷移する。

【００３７】ＤＣテストセレクトモード２０３へは、メ
インリセット状態２０２において、モード選択データ兼
メイン入力端子１２１及びモード選択クロック兼メイン
入力端子１３１の両方をＨレベルにし、メインリセット
入力端子１１１をＨレベルにすることにより遷移する。
ＤＣテストセレクトモード２０３からは、メインリセッ
ト入力端子１１１をＬレベルにすることでメインリセッ
ト状態２０１に遷移する。

【００３８】２０７はＤＣテストモードであり、ＬＳＩ
の端子ＤＣ検査を行うＤＣ＿Ｈテストモード２０４と、
ＤＣ＿Ｌテストモード２０５と、ＤＣ＿ＨＩＺテストモ
ード２０６をまとめてＤＣテストモード２０７と呼ぶ。

【００３９】ＤＣ＿Ｈテストモード２０４へは、ＤＣテ
ストセレクトモード２０３において、モード選択データ
兼メイン入力端子１２１とモード選択クロック兼メイン
入力端子１３１にシリアルパタンを入力し、第三のＦＦ
出力信号線Ｓ１５６（図１参照。後述）がＨレベルにな
り、第二のＦＦ出力信号線Ｓ１５５（図１参照。後述）
がＨレベルになり、第一のＦＦ出力信号線Ｓ１５４（図
１参照。後述）がＨレベルになることにより遷移する。
ＤＣ＿Ｈテストモード２０４では、ＬＳＩの端子ＤＣ検
査のためＬＳＩのすべての出力端子をＨレベルに駆動す
るよう制御する。ＤＣ＿Ｈテストモード２０４からは、
メインリセット入力端子１１１をＬレベルにすることに
より、メインリセット状態２０１に遷移する。

【００４０】ＤＣ＿Ｌテストモード２０５へは、ＤＣテ
ストセレクトモード２０３において、モード選択データ
兼メイン入力端子１２１とモード選択クロック兼メイン
入力端子１３１にシリアルパタンを入力し、第三のＦＦ
出力信号線Ｓ１５６がＨレベルになり、第二のＦＦ出力
信号線Ｓ１５５がＨレベルになり、第一のＦＦ出力信号
線Ｓ１５４がＬレベルになることにより遷移する。ＤＣ
＿Ｌテストモード２０５では、ＬＳＩの端子ＤＣ検査の
ためＬＳＩのすべての出力端子をＬレベルに駆動するよ
う制御する。ＤＣ＿Ｌテストモード２０５からは、メイ
ンリセット入力端子１１１をＬレベルにすることによ
り、メインリセット状態２０１に遷移する。

【００４１】ＤＣ＿ＨＩＺテストモード２０６へは、Ｄ
Ｃテストセレクトモード２０３において、モード選択デ
ータ兼メイン入力端子１２１とモード選択クロック兼メ
イン入力端子１３１にシリアルパタンを入力し、第三の
ＦＦ出力信号線Ｓ１５６がＨレベルになり、第二のＦＦ
出力信号線Ｓ１５５がＬレベルになることにより遷移す
る。ＤＣ＿ＨＩＺテストモード２０６では、ＬＳＩの端
子ＤＣ検査のためＬＳＩのすべての出力端子を駆動しな
いよう制御する。ＤＣ＿ＨＩＺテストモード２０６から
は、メインリセット入力端子１１１をＬレベルにするこ
とにより、メインリセット状態２０１に遷移する。

【００４２】以上の各モード間を遷移するための遷移条
件２１１〜２３３が、図２の下部の表に示される。

【００４３】次に図１を参照して、本実施の形態におけ
るＬＳＩの構成と動作を説明する。

【００４４】１０１はＴＣＫ端子であり、バウンダリス
キャンテスト動作用のクロック信号が入力され、ＴＣＫ
信号線Ｓ１０１を通じてＴＡＰコントローラ１０４へ供
給される。１０２はＴＭＳ端子であり、バウンダリスキ
ャンテストのモードセレクト信号が入力され、ＴＭＳ信
号線Ｓ１０２を通じてＴＡＰコントローラ１０４へ供給
される。１０３はＴＤＩ端子であり、バウンダリスキャ
ンテストのテストデータが入力され、ＴＤＩ信号線Ｓ１
０３を通じてＴＡＰコントローラ１０４へ供給される。

【００４５】ＴＡＰコントローラ１０４は、ＴＭＳ端子
１０２へシリアル入力されるモードセレクト信号により
内部ステートを遷移し、内部ステートに応じてバウンダ
リスキャンリセットモード、キャプチャモード、シフト
モード、またはアップデートモードのいずれかを選択
し、各々のモードに応じた制御信号をバウンダリスキャ
ンセル制御信号線Ｓ１０５に出力する。シフトモードの
場合には、ＴＤＩ端子１０３へのシリアル入力をバウン
ダリスキャンデータ信号線Ｓ１０４に伝達し、ＴＤＯド
ライブ制御信号線Ｓ１０６にＨレベルを出力し、シフト
モードでない場合には、ＴＤＩ端子１０３へのシリアル
入力をバウンダリスキャンデータ信号線Ｓ１０４に伝達
せず、ＴＤＯドライブ制御信号線Ｓ１０６にＬレベルを
出力することによりバウンダリスキャンテストを制御す
る。さらにバウンダリスキャンリセットモードの場合に
は、バウンダリスキャン実行報知信号線Ｓ１０７にＬレ
ベルを出力し、バウンダリスキャンリセットモードでな
い場合には、バウンダリスキャン実行報知信号線Ｓ１０
７をＨレベルにする。

【００４６】メインリセット入力端子１１１には、メイ
ンリセット信号が入力される。入力されたメインリセッ
ト信号は、第一の入力信号線Ｓ１１１を通じ第一のバウ
ンダリスキャンセル１１２に供給される。

【００４７】第一のバウンダリスキャンセル１１２は、
第一の入力信号線Ｓ１１１を通じて伝達されるメインリ
セット信号レベルを、常に第一のバウンダリスキャンセ
ル出力信号線Ｓ１１２に出力する。また、バウンダリス
キャンセル制御信号線Ｓ１０５によりバウンダリスキャ
ンテストのキャプチャモードに制御される場合には、第
一の入力信号線Ｓ１１１のレベルを内部に取り込み保持
する。バウンダリスキャンセル制御信号線Ｓ１０５によ
りバウンダリスキャンテストのシフトモードに制御され
る場合には、内部に保持した値を第一のバウンダリスキ
ャンアウト出力信号線Ｓ１１３に出力するとともに、バ
ウンダリスキャンデータ信号線Ｓ１０４のレベルを内部
に取り込み保持するよう動作する。

【００４８】モード選択データ兼メイン入力端子１２１
には、モード選択データとメイン入力信号が入力され
る。入力されたモード選択データとメイン入力信号は、
モード選択データ兼メイン入力信号線Ｓ１２１を通じて
第二のバウンダリスキャンセル１２２に供給される。

【００４９】第二のバウンダリスキャンセル１２２は、
第一のバウンダリスキャンセル１１２と同様に動作す
る。但し、第二のバウンダリスキャンセル出力信号線Ｓ
１２２に出力されるモード選択データとメイン入力信号
は、モード制御回路１５０とメインロジック１６１へそ
れぞれ供給される。

【００５０】モード選択クロック兼メイン入力端子１３
１には、モード選択クロックとメイン入力信号が入力さ
れる。入力されたモード選択クロックとメイン入力信号
は、モード選択クロック入力信号線Ｓ１３１を通じて第
三のバウンダリスキャンセル１３２に供給される。

【００５１】第三のバウンダリスキャンセル１３２は、
第一のバウンダリスキャンセル１１２と同様に動作す
る。但し、第三のバウンダリスキャンセル出力信号線Ｓ
１３２に出力されるモード選択クロックとメイン入力信
号は、モード制御回路１５０とメインロジック１６１へ
それぞれ供給される。

【００５２】１４０はＴＤＯ出力制御回路であり、ＤＣ
テスト許可信号線Ｓ１７１がＬレベルの場合には、第三
のバウンダリスキャンアウト出力信号線Ｓ１３３とＴＤ
Ｏドライブ制御信号線Ｓ１０６とが伝達する信号により
ＴＤＯ端子１４４にバウンダリスキャンデータを出力
し、ＤＣテスト許可信号線Ｓ１７１がＨレベルの場合に
は、ＤＣテストドライブ信号線Ｓ１７２とＤＣテストレ
ベル信号線Ｓ１７３とが伝達する信号により、ＴＤＯ端
子１４４の端子ＤＣ検査を行なうよう動作する。

【００５３】１４１はＴＤＯ出力レベルセレクタであ
り、ＤＣテスト許可信号線Ｓ１７１がＬレベルの場合に
は、第三のバウンダリスキャンアウト出力信号線Ｓ１３
３のレベルをＴＤＯ出力レベル信号線Ｓ１４１に出力
し、ＤＣテスト許可信号線Ｓ１７１がＨレベルの場合に
は、ＤＣテストレベル信号線Ｓ１７３のレベルをＴＤＯ
出力レベル信号線Ｓ１４１に出力する。

【００５４】１４２はＴＤＯ出力ドライブセレクタであ
り、ＤＣテスト許可信号線Ｓ１７１がＬレベルの場合に
は、ＴＤＯドライブ制御信号線Ｓ１０６のレベルをＴＤ
Ｏ出力ドライブ信号線Ｓ１４２に出力し、ＤＣテスト許
可信号線Ｓ１７１がＨレベルの場合には、ＤＣテストド
ライブ信号線Ｓ１７２のレベルをＴＤＯ出力ドライブ信
号線Ｓ１４２に出力する。

【００５５】１４３はＴＤＯトライステートバッファで
あり、ＴＤＯ出力ドライブ信号線Ｓ１４２がＬレベルの
場合にはＴＤＯトライステート出力信号線Ｓ１４３をド
ライブせず、ＴＤＯ出力ドライブ信号線Ｓ１４２がＨレ
ベルの場合には、ＴＤＯ出力レベル信号線Ｓ１４１のレ
ベルをＴＤＯトライステート出力信号線Ｓ１４３に出力
する。

【００５６】ＴＤＯ端子１４４は、バウンダリスキャン
テストデータを出力する。

【００５７】モード制御回路１５０は、ＬＳＩのモード
を判定し、メインリセット状態２０１（図２を参照）の
場合にはメインロジックをリセットする。ユーザモード
２０２の場合には、メインロジックのリセットを解除す
る。ＤＣテストセレクトモード２０３であって、かつバ
ウンダリスキャン実行報知信号線Ｓ１０７がＬレベルの
場合には、モード選択データ兼メイン入力端子１２１と
モード選択クロック兼メイン入力端子１３１に入力され
るシリアルパタンに応じて、ＤＣ＿Ｈテストモード２０
４、ＤＣ＿Ｌテストモード２０５、またはＤＣ＿ＨＩＺ
テストモード２０６を選択し、出力端子を端子ＤＣ検査
モードに制御する。ＤＣテストセレクトモード２０３で
あって、かつバウンダリスキャン実行報知信号線Ｓ１０
７がＨレベルである場合には、ＤＣテストモード２０７
に遷移せずＤＣテストセレクトモード２０３を保持す
る。

【００５８】１５１はモードデコーダであり、以下のよ
うに動作する。

【００５９】メインリセット入力端子１１１の入力がＬ
レベルの場合には、メインリセット状態２０１と判断し
て、メインロジックリセット信号線Ｓ１５７をＨレベル
に、ＤＣテストデコード信号線Ｓ１５８をＬレベルに、
ＤＣテストモード選択完了信号線Ｓ１５１をＬレベルに
する。

【００６０】メインリセットが解除されたメインリセッ
ト解除時に、モード選択データ兼メイン入力端子１２１
とモード選択クロック兼メイン入力端子１３１のいずれ
か、もしくは両方のレベルがＬレベルである場合には、
ユーザモード２０２と判断し、メインリセット解除時
に、モード選択データ兼メイン入力端子１２１とモード
選択クロック兼メイン入力端子１３１のレベルが共にＨ
レベルである場合には、ＤＣテストセレクトモード２０
３と判断する。

【００６１】ユーザモード２０２である場合には、ＤＣ
テストモード選択完了信号線Ｓ１５１をＨレベルに、Ｄ
Ｃテストデコード信号線Ｓ１５８をＬレベルに、メイン
ロジックリセット信号線Ｓ１５７をＬレベルにする。

【００６２】ＤＣテストセレクトモード２０３であっ
て、第三のＦＦ出力信号線Ｓ１５６がＬレベルである場
合には、ＤＣテストデコード信号線Ｓ１５８にＬレベル
を出力する。

【００６３】ＤＣテストセレクトモード２０３であっ
て、第三のＦＦ出力信号線Ｓ１５６がＨレベルに遷移
し、かつ第二のＦＦ出力信号線Ｓ１５５がＬレベルであ
る場合には、ＤＣ＿ＨＩＺテストモード２０６であるた
め、ＤＣテストデコード信号線Ｓ１５８にＨレベルを出
力し、ＤＣテストドライブ信号線Ｓ１７２にＬレベルを
出力し、ＤＣテストモード選択完了信号線Ｓ１５１にＨ
レベルを出力する。

【００６４】ＤＣテストセレクトモード２０３であっ
て、第三のＦＦ出力信号線Ｓ１５６がＨレベルに遷移
し、かつ第二のＦＦ出力信号線Ｓ１５５がＨレベルであ
り、かつ第一のＦＦ出力信号線Ｓ１５４がＨレベルであ
る場合には、ＤＣ＿Ｈテストモード２０４であるため、
ＤＣテストデコード信号線Ｓ１５８にＨレベルを出力
し、ＤＣテストドライブ信号線Ｓ１７２にＨレベルを出
力し、ＤＣテストレベル信号線Ｓ１７３にＨレベルを出
力し、ＤＣテストモード選択完了信号線Ｓ１５１にＨレ
ベルを出力する。

【００６５】ＤＣテストセレクトモード２０３であっ
て、第三のＦＦ出力信号線Ｓ１５６がＨレベルに遷移
し、かつ第二のＦＦ出力信号線Ｓ１５５がＨレベルであ
り、かつ第一のＦＦ出力信号線Ｓ１５４がＬレベルであ
る場合には、ＤＣ＿Ｌテストモード２０５であるため、
ＤＣテストデコード信号線Ｓ１５８にＨレベルを出力
し、ＤＣテストドライブ信号線Ｓ１７２にＨレベルを出
力し、ＤＣテストレベル信号線Ｓ１７３にＬレベルを出
力し、ＤＣテストモード選択完了信号線Ｓ１５１にＨレ
ベルを出力する。

【００６６】１５２はＤＣテスト選択データマスク回路
であり、ＤＣテストモード選択完了信号線Ｓ１５１がＬ
レベルの場合には、モード選択データ兼メイン入力端子
１２１の入力信号をＤＣテストモード選択データ信号線
Ｓ１５２に伝達し、ＤＣテストモード選択完了信号線Ｓ
１５１がＨレベルの場合には、ＤＣテストモード選択デ
ータ信号線Ｓ１５２にＨレベルを出力する。

【００６７】１５３はＤＣテスト選択クロックマスク回
路であり、ＤＣテストモード選択完了信号線Ｓ１５１が
Ｌレベルの場合には、モード選択クロック兼メイン入力
端子１３１の入力信号をＤＣテストモード選択クロック
信号線Ｓ１５３に伝達し、ＤＣテストモード選択完了信
号線Ｓ１５１がＨレベルの場合には、ＤＣテストモード
選択クロック信号線Ｓ１５３にＨレベルを出力する。

【００６８】１５４は第一のフリップフロップであり、
メインリセット入力端子１１１のＬレベル入力によりリ
セットされ、ＤＣテストモード選択クロック信号線Ｓ１
５３のクロック信号の立ち上がりエッジでＤＣテストモ
ード選択データ信号線Ｓ１５２のレベルを取り込み内部
に保持し、保持した値を第一のＦＦ出力信号線Ｓ１５４
に出力する。１５５は第二のフリップフロップであり、
第一のフリップフロップ１５４と同様に動作する。１５
６は第三のフリップフロップであり、第一のフリップフ
ロップ１５４と同様に動作する。

【００６９】１５７はＤＣテストデコードマスク回路で
あり、バウンダリスキャン実行報知信号線Ｓ１０７がＬ
レベルの場合には、ＤＣテストデコード信号線Ｓ１５８
のレベルをＤＣテスト許可信号線Ｓ１７１に伝達し、バ
ウンダリスキャン実行報知信号線Ｓ１０７がＨレベルの
場合には、ＤＣテスト許可信号線Ｓ１７１にＬレベルを
出力する。

【００７０】１６１はメインロジックであり、メインロ
ジックリセット信号線Ｓ１５７がＬレベルの場合はリセ
ットされ動作を停止し、メインロジックリセット信号線
Ｓ１５７がＨレベルの場合は、モード選択データ兼メイ
ン入力端子１２１の入力信号とモード選択クロック兼メ
イン入力端子１３１の入力信号を入力し、ＬＳＩのメイ
ン機能を実行する。

【００７１】以上のように実施の形態１のＬＳＩでは、
バウンダリスキャン非実行時には、モードデコーダ１５
１のデコード結果とＤＣテストデコードマスク回路１５
７の出力からＤＣテスト許可信号線Ｓ１７１を制御し、
バウンダリスキャンテスト実行時には、ＤＣテスト許可
信号線Ｓ１７１がＬレベルを保持するよう構成されてい
る。従って、バウンダリスキャン非実行時には端子ＤＣ
検査を行なうことが可能である。バウンダリスキャン実
行時には、ＤＣテストデコードマスク回路１５７の出力
によりＤＣテスト許可信号線Ｓ１７１がＬレベルに固定
されるので、バウンダリスキャンテストのためにプリン
トパタンからメインリセット入力端子１１１、モード選
択データ兼メイン入力端子１２１、及びモード選択クロ
ック兼メイン入力端子１３１に入力されるレベルの時系
列がいかなるパタンであっても、メインリセット状態２
０１か、ユーザモード２０２か、あるいはＤＣテストセ
レクトモード２０３のいずれかのモードになる。従っ
て、ＴＤＯ端子１４４がＤＣテストにならず、通常出力
端子としての所定の動作を行なうことが可能となり、バ
ウンダリスキャンテストが正常に実行可能である。

【００７２】なお、上記の実施の形態は、バウンダリス
キャンセルがＮ（Ｎは自然数）個の場合も同様に構成で
きる。モード制御回路１５０への入力は、Ｎ個のバウン
ダリスキャンセルからＭ（ＭはＮ以下の自然数）個を選
択してその出力を用いる構成とすればよい。

【００７３】（変形例１）図３は、実施の形態１におけ
るＬＳＩを少し変更した変形例１であって、バウンダリ
スキャンテスト機能を備えたＬＳＩの構成を示すブロッ
ク図である。このＬＳＩにおける変更点は、モード制御
回路３５０において、図１におけるＤＣテストデコード
マスク回路１５７に代えてデコード入力マスク回路３５
７を備えていることである。

【００７４】モード制御回路３５０は、ＬＳＩのモード
を判定し、メインリセット状態２０１の場合には、内部
リセットを保持する。ユーザモード２０２の場合には、
内部リセットを解除する。ＤＣテストセレクトモード２
０３であって、バウンダリスキャン実行報知信号線Ｓ３
０７がＬレベルの場合には、モード選択データ兼メイン
入力端子１２１とモード選択クロック兼メイン入力端子
１３１に入力されるシリアルパタンに応じて、ＤＣ＿Ｈ
テストモード２０４か、ＤＣ＿Ｌテストモード２０５
か、ＤＣ＿ＨＩＺテストモード２０６かを判定し、出力
端子を端子ＤＣ検査モードにする。ＤＣテストセレクト
モード２０３であって、バウンダリスキャン実行報知信
号線Ｓ３０７がＨレベルである場合には、ＤＣテストモ
ード２０７に遷移せずＤＣテストセレクトモード２０３
を保持する。

【００７５】デコード入力マスク回路３５７は、バウン
ダリスキャン実行報知信号線Ｓ３０７がＬレベルの場合
には、第三のＦＦ出力信号線Ｓ１５６のレベルをマスク
トＦＦ出力信号線Ｓ３５８を介してモードデコーダ１５
１に伝達する。バウンダリスキャン実行報知信号線Ｓ３
０７がＨレベルの場合には、ＬレベルをマスクトＦＦ出
力信号線Ｓ３５８を介してモードデコーダ１５１に出力
する。

【００７６】その他の構成は、図１の実施の形態の構成
と同様である。

【００７７】以上のように変形例１のＬＳＩでは、バウ
ンダリスキャン非実行時には、マスクトＦＦ出力信号線
Ｓ３５８が第三のＦＦ出力信号線Ｓ１５６のレベルを伝
達し、バウンダリスキャンテスト実行時には、マスクト
ＦＦ出力信号線Ｓ３５８がＬレベルを保持するよう構成
されている。従って、バウンダリスキャン非実行時には
端子ＤＣ検査を行なうことが可能である。バウンダリス
キャン実行時には、バウンダリスキャンテストのために
プリントパタンからメインリセット入力端子１１１、モ
ード選択データ兼メイン入力端子１２１、及びモード選
択クロック兼メイン入力端子１３１に入力されるレベル
の時系列がいかなるパタンであっても、メインリセット
状態２０１か、ユーザモード２０２か、ＤＣテストセレ
クトモード２０３のいずれかのモードになる。従って、
ＴＤＯ端子１４４がＤＣテストにならず、通常出力端子
としての所定の動作を行なうことが可能となり、バウン
ダリスキャンテストが正常に実行可能である。

【００７８】なお、この変形例１において、第三のフリ
ップフロップ１５６の出力のみでなく、複数個のフリッ
プフロップの出力をマスクする構成とすることもでき
る。

【００７９】（変形例２）図４は、実施の形態１におけ
るＬＳＩを少し変更した変形例２であって、バウンダリ
スキャンテスト機能を備えたＬＳＩの構成を示すブロッ
ク図である。このＬＳＩにおける変更点は、モード制御
回路４５０において、図１におけるＤＣテストデコード
マスク回路１５７に代えてＤＣテストモード選択完了マ
スク回路４５７を備えていることである。

【００８０】モード制御回路４５０は、ＬＳＩのモード
を判定し、メインリセット状態２０１の場合には内部リ
セットを保持する。ユーザモード２０２の場合には内部
リセットを解除する。ＤＣテストセレクトモード２０３
であって、バウンダリスキャン実行報知信号線Ｓ４０７
がＬレベルの場合には、モード選択データ兼メイン入力
端子１２１とモード選択クロック兼メイン入力端子１３
１に入力されるシリアルパタンに応じて、ＤＣ＿Ｈテス
トモード２０４か、ＤＣ＿Ｌテストモード２０５か、Ｄ
Ｃ＿ＨＩＺテストモード２０６かを判定し、出力端子を
端子ＤＣ検査モードにする。ＤＣテストセレクトモード
２０３であって、バウンダリスキャン実行報知信号線Ｓ
４０７がＨレベルである場合には、ＤＣテストモード２
０７に遷移せず、ＤＣテストセレクトモード２０３を保
持する。

【００８１】ＤＣテストモード選択完了マスク回路４５
７は、バウンダリスキャン実行報知信号線Ｓ４０７がＬ
レベルの場合には、ＤＣテストモード選択完了マスク信
号線Ｓ４５８をＬレベルにし、モード選択データ兼メイ
ン入力端子１２１とモード選択クロック兼メイン入力端
子１３１の入力をそれぞれ、ＤＣテストモード選択デー
タ信号線Ｓ１５２とＤＣテストモード選択クロック信号
線Ｓ１５３に伝達する。バウンダリスキャン実行報知信
号線Ｓ４０７がＨレベルの場合には、ＤＣテストモード
選択完了マスク信号線Ｓ４５８をＨレベルにし、ＤＣテ
ストモード選択データ信号線Ｓ１５２とＤＣテストモー
ド選択クロック信号線Ｓ１５３にＨレベルを出力する。

【００８２】その他の構成は、実施の形態１の構成と同
様である。

【００８３】以上のように変形例２のＬＳＩでは、バウ
ンダリスキャン非実行時にはＤＣテストモード選択完了
マスク信号線Ｓ４５８がＬレベルを保持し、バウンダリ
スキャンテスト実行時にはＤＣテストモード選択完了マ
スク信号線Ｓ４５８がＨレベルを保持するよう構成され
ている。そのため、バウンダリスキャン非実行時には、
第一のフリップフロップ１５４、第二のフリップフロッ
プ１５５、及び第三のフリップフロップ１５６の内部デ
ータがシフトし、第三のＦＦ出力信号線Ｓ１５６がＨレ
ベルを設定可能である。バウンダリスキャン実行時に
は、第一のフリップフロップ１５４、第二のフリップフ
ロップ１５５、及び第三のフリップフロップ１５６の内
部データがシフトせず、第三のＦＦ出力信号線Ｓ１５６
がＬレベルを保持する。従って、バウンダリスキャン非
実行時には端子ＤＣ検査を行なうことが可能である。ま
た、バウンダリスキャン実行時には、バウンダリスキャ
ンテストのためにプリントパタンからメインリセット入
力端子１１１、モード選択データ兼メイン入力端子１２
１、及びモード選択クロック兼メイン入力端子１３１に
入力されるレベルの時系列がいかなるパタンであって
も、メインリセット状態２０１か、ユーザモード２０２
か、ＤＣテストセレクトモード２０３のいずれかのモー
ドになる。その結果、ＴＤＯ端子１４４がＤＣテストに
ならず、通常出力端子としての所定の動作を行なうこと
が可能となり、バウンダリスキャンテストが正常に実行
可能である。

【００８４】また、以上の説明においては、モード制御
回路にシリアルデータを入力することで端子ＤＣ検査モ
ードになるように構成した場合について示したが、一般
のテストモードやＬＳＩユーザに非公開なＬＳＩモード
になるよう構成する場合であっても、本発明の思想を同
様に適用できる。またここではモード信号の入力を入力
端子から行うよう構成したが、メインリセット解除後に
入出力端子となるよう構成してもよい。またここでは入
力端子のみで構成したが、出力端子や入出力端子がある
よう構成してもよい。またここではモード制御回路にデ
ータ長が３ｂｉｔのシリアルデータを入力するよう構成
したが、１ｂｉｔ、２ｂｉｔ、または４ｂｉｔ以上のデ
ータを入力するよう構成してもよい。またここではＴＡ
Ｐコントローラの入力が３入力である構成としたが、Ｔ
ＡＰコントローラを非同期にバウンダリスキャンリセッ
トモードにするＴＲＳＴ入力を加え、４入力である構成
としてもよい。またここではバウンダリスキャンセルを
信号観測用のセルで構成したが、バウンダリスキャンセ
ルで入出力信号を制御する構成としてもよい。

【００８５】（実施の形態２）図５は、本発明の実施の
形態２におけるＬＳＩの構成を示すブロック図である。

【００８６】５１１は第一のメイン入力端子であり、メ
インリセット信号が入力され、第一のメイン入力信号線
Ｓ５１１を通じて第一のバウンダリスキャンセル５１２
に供給される。

【００８７】第一のバウンダリスキャンセル５１２に
は、第一のメイン入力信号線５１１を通じて伝達される
メインリセット信号と、バウンダリスキャンデータ信号
線Ｓ１０４を通じて伝達されるバウンダリスキャンデー
タが入力される。そして第一のバウンダリスキャンセル
５１２は、第一のメイン入力信号線Ｓ５１１のレベルを
常に第一のバウンダリスキャンセル出力信号線Ｓ５１２
に出力し、バウンダリスキャンセル制御信号線Ｓ１０５
により伝達されるバウンダリスキャンテストのキャプチ
ャ時には、第一のメイン入力信号線Ｓ５１１のレベルを
取り込み内部に保持し、バウンダリスキャンセル制御信
号線Ｓ１０５により伝達されるバウンダリスキャンテス
トのデータシフト時には、内部に保持した値を第一のバ
ウンダリスキャンアウト出力信号線Ｓ５１３にシフトア
ウトし、バウンダリスキャンデータ信号線Ｓ１０４のレ
ベルを取り込み内部に保持するよう動作する。

【００８８】５２１は第二のメイン入力端子であり、入
力制御回路５４１を介して、ＣＰＵ５５１への通常入力
を行うために用いられる。５２２は入力許可制御回路で
あり、メイン入力禁止制御信号線Ｓ５２５のＨレベルに
より、第二のメイン入力端子５２１に入力される信号を
第二のバウンダリスキャンセル入力信号線Ｓ５２２に伝
達し、メイン入力禁止制御信号線Ｓ５２５のＬレベルに
より、第二のバウンダリスキャンセル入力信号線Ｓ５２
２をＬレベルに固定する。

【００８９】５２３は第二のバウンダリスキャンセルで
あり、第一のバウンダリスキャンセル５１２と同様に動
作する。

【００９０】５２４はバウンダリスキャン入力許可制御
回路であり、バウンダリスキャン実行報知信号線Ｓ５０
７がＬレベルの場合には、入力禁止制御フラグ出力信号
線Ｓ５２６のレベルをメイン入力禁止制御信号線Ｓ５２
５に出力し、バウンダリスキャン実行報知信号線Ｓ５０
７がＨレベルの場合には、メイン入力禁止制御信号線Ｓ
５２５をＨレベルに保持する。

【００９１】入力制御回路５４１は、ＣＰＵ５５１の制
御により第二のバウンダリスキャンセル出力信号線Ｓ５
２４のレベルを読み取りＣＰＵ５５１に出力する。ま
た、ＣＰＵ５５１の制御と第一のメイン入力端子５１１
により入力されるメインリセット信号により、第二のメ
イン入力端子５２１を入力許可にするかまたは入力禁止
にするかを決定し、ＣＰＵ５５１の制御により第二のメ
イン入力端子５２１の入力許可または入力禁止の設定値
をＣＰＵ５５１に出力する。

【００９２】５４２はレジスタであり、ＣＰＵ５５１が
アドレスバスＳ５５１により出力するアドレスから入力
データフラグ５４３または入力禁止制御フラグ５４４を
選択し、書き込み制御信号線Ｓ５５３がＨレベルの場合
には、ＣＰＵ５５１がデータバスＳ５５２により伝達す
るデータを選択したフラグに書き込み、制御信号線Ｓ５
５４がＨレベルの場合には、選択したフラグの値をデー
タバスＳ５５２を介しＣＰＵ５５１に出力する。

【００９３】入力データフラグ５４３は、第二のバウン
ダリスキャンセル出力信号線Ｓ５２４のレベルを反映す
る。入力禁止制御フラグ５４４は、第一のバウンダリス
キャンセル出力信号線Ｓ５１２のＬレベルによりＬレベ
ルが設定され、ＣＰＵ５５１の制御により値が設定さ
れ、設定された値を保持し、入力禁止制御フラグ出力信
号線Ｓ５２６に保持する値を出力する。

【００９４】ＣＰＵ５５１は、第一のメイン入力端子５
１１がＬレベルの場合はリセットされ動作を停止し、第
一のメイン入力信号線Ｓ５１１がＨレベルの場合は第二
のメイン入力端子５２１の入力信号が入力され、ＬＳＩ
のメイン機能を実行する。

【００９５】上記以外の構成は、図１に示した実施の形
態１の構成と同様である。

【００９６】以上のように構成されたＬＳＩでは、バウ
ンダリスキャンテスト実行時には、メイン入力禁止制御
信号線Ｓ５２５がＨレベルを保持することにより、入力
禁止制御フラグ５４４の値によらずメイン入力禁止制御
回路５２２が第二のメイン入力端子５２１を入力許可に
する。従って、バウンダリスキャンテスト実行時には、
第二のメイン入力端子５２１に入力されるバウンダリス
キャンテストパタンを第二のバウンダリスキャンセル５
２３に伝達することが可能となり、バウンダリスキャン
テストが正常に実行可能である。

【００９７】（変形例）図６は、実施の形態２における
ＬＳＩの変形例であって、バウンダリスキャンテスト機
能を備えたＬＳＩの構成を示すブロック図である。

【００９８】６４１は入力制御回路であり、ＣＰＵ５５
１の制御により第二のバウンダリスキャンセル出力信号
線Ｓ５２４のレベルを読み取りＣＰＵ５５１に出力す
る。また、ＣＰＵ５５１の制御と、第一のメイン入力端
子５１１により入力されるメインリセット信号と、バウ
ンダリスキャン実行報知信号線Ｓ６０７のレベルに応じ
て、第二のメイン入力端子５２１を入力許可にするかま
たは入力禁止にするかを決定し、ＣＰＵ５５１の制御と
バウンダリスキャン実行報知信号線Ｓ６０７により設定
される第二のメイン入力端子５２１の入力許可または入
力禁止の設定値をＣＰＵ５５１に出力する。

【００９９】６４２はレジスタであり、ＣＰＵ５５１が
アドレスバスＳ５５１により出力するアドレスをデコー
ドし、デコード結果から入力データフラグ５４３または
入力禁止制御フラグ６４４を選択し、書き込み制御信号
線Ｓ５５３がＨレベルの場合には、ＣＰＵ５５１がデー
タバスＳ５５２により伝達するデータを選択したフラグ
に書き込み、読み出し制御信号線Ｓ５５４がＨレベルの
場合には選択したフラグの値をＣＰＵ５５１にデータバ
スＳ５５２により出力する。

【０１００】入力禁止制御フラグ６４４は、第一のバウ
ンダリスキャンセル出力信号線Ｓ５１２のＬレベルによ
りＬレベルが設定され、ＣＰＵ５５１により値が設定さ
れ、設定された値を保持し、バウンダリスキャン実行報
知信号線Ｓ６０７のレベルにより、バウンダリスキャン
実行時である場合にはＨレベルが設定され、バウンダリ
スキャン非実行時である場合にはバウンダリスキャン実
行前の値を保持し、メイン入力禁止制御信号線Ｓ５２５
に保持する値を出力する。

【０１０１】上記以外の構成は、実施の形態２の構成と
同様である。

【０１０２】以上のように構成されたＬＳＩでは、バウ
ンダリスキャンテスト実行時には、入力禁止制御フラグ
６４４にＨレベルが設定されメイン入力禁止制御信号線
Ｓ５２５がＨレベルを保持することにより、メイン入力
禁止制御回路５２２が第二のメイン入力端子５２１を入
力許可にするため、第二のメイン入力端子５２１に入力
されるバウンダリスキャンテストパタンを第二のバウン
ダリスキャンセル５２３に伝達することが可能となり、
バウンダリスキャンテストが正常に実行可能である。

【０１０３】なお、ここでは入力禁止制御を持つ通常入
力端子が１つである場合の構成について説明したが、通
常入力端子が複数あるよう構成してもよい。またここで
は入力端子のみで構成した場合について説明したが、出
力端子や入出力端子があるよう構成してもよい。さらに
入力禁止制御を持つ通常端子と入力禁止制御を持たない
通常端子が混在していてもよい。またここではＴＡＰコ
ントローラの入力が３入力である構成について説明した
が、ＴＡＰコントローラを非同期にバウンダリスキャン
リセットモードにするＴＲＳＴ入力を加え、４入力であ
る構成としてもよい。またここではバウンダリスキャン
セルを信号観測用のセルで構成したが、バウンダリスキ
ャンセルで入出力信号を制御する構成としてもよい。

【０１０４】（実施の形態３）図７は、本発明の実施の
形態３におけるＬＳＩの構成を示すブロック図である。

【０１０５】７１１はアドレス出力端子であり、ＬＳＩ
外部のメモリに配置された命令をＣＰＵ７４１が読み出
す場合のアドレスを出力する。

【０１０６】７１２はトライステートバッファであり、
第一のバウンダリスキャンセル出力信号線Ｓ７１２と第
二のバウンダリスキャンセル出力信号線Ｓ７１５を通じ
て信号が入力される。トライステートバッファ７１２
は、第一のバウンダリスキャンセル出力信号線Ｓ７１２
がＬレベルの場合にはアドレス出力端子７１１を駆動せ
ず、第一のバウンダリスキャンセル出力信号線Ｓ７１２
がＨレベルでかつ第二のバウンダリスキャンセル出力信
号線Ｓ７１５がＨレベルの場合には、アドレス出力端子
７１１をＨレベルに駆動し、第一のバウンダリスキャン
セル出力信号線Ｓ７１２がＨレベルでかつ第二のバウン
ダリスキャンセル出力信号線Ｓ７１５がＬレベルの場合
にはアドレス出力端子７１１をＬレベルに駆動する。

【０１０７】７１３は第一のバウンダリスキャンセルで
あり、通常時には、ＣＰＵ７４１がアドレス出力ドライ
ブ制御信号線Ｓ７１４を通じて出力するアドレス出力端
子７１１のドライブ状態を、第一のバウンダリスキャン
セル出力信号線Ｓ７１２に伝達する。バウンダリスキャ
ンテストの信号キャプチャ時には、アドレス出力ドライ
ブ制御信号線Ｓ７１４の値を取り込み内部に保持し、バ
ウンダリスキャンテストのデータシフト時には、内部に
保持したデータを第一のバウンダリスキャンアウト出力
信号線Ｓ７１３にシフトアウトし、バウンダリスキャン
データ信号線Ｓ１０４のレベルを取り込み内部に保持
し、バウンダリスキャンテストのアップデート時には、
内部に保持したデータを第一のバウンダリスキャンセル
出力信号線Ｓ７１２に出力してアドレス出力トライステ
ートバッファ７１２の駆動状態を制御する。

【０１０８】７１４は第二のバウンダリスキャンセルで
あり、通常時には、ＣＰＵ７４１がアドレス出力レベル
制御信号線Ｓ７１７を通じて出力するアドレス出力端子
７１１の出力レベルを、第二のバウンダリスキャンセル
出力信号線Ｓ７１５に伝達する。バウンダリスキャンテ
ストの信号キャプチャ時には、アドレス出力レベル制御
信号線Ｓ７１７の値を取り込み内部に保持し、バウンダ
リスキャンテストのデータシフト時には、内部に保持し
たデータを第二のバウンダリスキャンアウト出力信号線
Ｓ７１６にシフトアウトし、第一のバウンダリスキャン
アウト出力信号線Ｓ７１３のレベルを取り込み内部に保
持し、バウンダリスキャンテストのアップデート時に
は、内部に保持したデータを第二のバウンダリスキャン
セル出力信号線Ｓ７１５に出力してアドレス出力トライ
ステートバッファ７１２の出力レベルを制御する。

【０１０９】７２１はデータ入力端子であり、ＣＰＵ７
４１が実行するＬＳＩ外部に置かれた命令データが入力
される。

【０１１０】７２２は第三のバウンダリスキャンセルで
あり、第三のバウンダリスキャンセル出力信号線Ｓ７２
２を通じてＣＰＵ７４１にデータ入力端子７２１のレベ
ルを伝達し、バウンダリスキャンテストの信号キャプチ
ャ時には、データ入力信号線Ｓ７２１の値を取り込み内
部に保持し、バウンダリスキャンテストのデータシフト
時には、内部に保持したデータを第三のバウンダリスキ
ャンアウト出力信号線Ｓ７２３にシフトアウトし、第二
のバウンダリスキャンアウト出力信号線Ｓ７１６のレベ
ルを取り込み内部に保持する。

【０１１１】７３１はメモリモード入力端子であり、Ｃ
ＰＵ７４１のブート時に、フラッシュメモリ７５２に格
納された命令を実行するか、またはＬＳＩ外部に置かれ
た命令を実行するかを制御する。

【０１１２】７３２は第四のバウンダリスキャンセルで
あり、第四のバウンダリスキャンセル出力信号線Ｓ７３
２を通じてＣＰＵ７４１にメモリモード入力端子７３１
のレベルを伝達し、バウンダリスキャンテストの信号キ
ャプチャ時には、メモリモード入力信号線Ｓ７３１の値
を取り込み内部に保持し、バウンダリスキャンテストの
データシフト時には、内部に保持したデータを第四のバ
ウンダリスキャンアウト出力信号線Ｓ７３３にシフトア
ウトし、第三のバウンダリスキャンアウト出力信号線Ｓ
７２３のレベルを取り込み内部に保持する。

【０１１３】ＣＰＵ７４１は、メモリモード入力信号線
Ｓ７３１がＬレベルの場合には、フラッシュメモリ７５
２に格納された命令を取り込みブートし、メモリモード
入力信号線Ｓ７３１がＨレベルの場合には、ＬＳＩ外部
に置かれた命令を取り込みブートする。それにより、フ
ラッシュメモリ７５２に格納された命令とＬＳＩ外部に
置かれた命令のいずれかまたは両方を取り込み実行し、
命令の実行結果からＬＳＩのメインの機能を実行し、ま
た命令の実行結果から内部回路アドレスバスＳ７４１、
内部回路データバスＳ７４２、内部回路書き込み制御信
号線Ｓ７４３、及び内部回路読み出し制御信号線Ｓ７４
４に、フラッシュメモリＩＦ７５１を制御する信号を出
力しフラッシュメモリ７５２を制御する。

【０１１４】フラッシュメモリＩＦ７５１は、バウンダ
リスキャン実行報知信号線Ｓ７０７がＬレベルの場合に
は、ＣＰＵ７４１の命令実行結果からフラッシュメモリ
アドレスバスＳ７５１、フラッシュメモリデータバスＳ
７５２、フラッシュメモリ書き込み制御信号線Ｓ７５
３、及びフラッシュメモリ読み出し制御信号線Ｓ７５４
によりフラッシュメモリ７５２をアクセスし、フラッシ
ュメモリ７５２に対しデータ読み出し、データの書き込
み、及びデータの消去を行い、バウンダリスキャン実行
報知信号線Ｓ７０７がＨレベルの場合には、フラッシュ
メモリ７５２に対するデータの書き込みとデータの消去
を行わないよう制御する。

【０１１５】フラッシュメモリ７５２は、ＣＰＵ７４１
が実行する命令を格納する。

【０１１６】上記以外の構成は、実施の形態１の構成と
同様である。

【０１１７】以上のように構成されたＬＳＩでは、バウ
ンダリスキャンテスト時には、フラッシュメモリＩＦ７
５１がフラッシュメモリ７５２のデータ書き換えと消去
動作を行わないため、バウンダリスキャンテスト時にデ
ータ入力端子７２１に入力されるレベルの時系列がいか
なるパタンであっても、ＣＰＵ７４１がフラッシュメモ
リ７５２のデータを書き換えたり消去しないため、バウ
ンダリスキャンテストによるフラッシュメモリ７５２の
データ破壊を防止可能である。

【０１１８】なお、ここではアドレス出力端子とデータ
入力端子を各１つづつ持つ構成について説明したが、各
々複数持つ構成としてもよい。またここではアドレスを
出力しデータを入力する構成としたが、それぞれ入出力
する構成としてもよい。さらにここではアドレス端子と
データ端子で構成した例を説明したが、加えて通常の入
出力端子を持つ構成としてもよい。またここではバウン
ダリスキャンテスト時にフラッシュメモリＩＦを制御す
る構成について説明したが、バウンダリスキャンテスト
時にフラッシュメモリを制御する構成としてもよい。ま
たここではＴＡＰコントローラの入力が３入力である構
成について説明したが、ＴＡＰコントローラを非同期に
バウンダリスキャンリセットモードにするＴＲＳＴ入力
を加え、４入力である構成としてもよい。またここでは
入力端子用のバウンダリスキャンセルを信号観測用のセ
ルで構成した例を説明したが、バウンダリスキャンセル
で入出力信号を制御する構成としてもよい。またここで
はバウンダリスキャンテスト時にフラッシュメモリを書
き換えないように制御した例を説明したが、バウンダリ
スキャンテスト時にフラッシュメモリなどをアクセスで
きないように構成し、フラッシュメモリなどに格納され
ているＬＳＩユーザに非公開なデータをＬＳＩ外部に出
力しないようにしてもよい。

【０１１９】

【発明の効果】本発明の半導体装置によれば、バウンダ
リスキャンテスト時にＬＳＩに与えられる信号レベルが
どのような時系列のパタンであっても、ＬＳＩユーザに
非公開なテストモード、例えば端子ＤＣ検査モードにな
らず、端子の入出力機能を確保できるので、正常なバウ
ンダリスキャンテストができる。従って、ＬＳＩユーザ
がバウンダリスキャンテストパタンを自由に生成でき
る。

【０１２０】また、本発明の半導体装置によれば、入力
許可制御をもちメインリセット状態で入力禁止となる入
力端子をもつＬＳＩであっても、プリント基板上のバウ
ンダリスキャンテストパタンをバウンダリスキャンセル
に取り込むことができ、メインリセット状態でのバウン
ダリスキャンテストが行えるので、ＬＳＩユーザがバウ
ンダリスキャンテストパタンを自由に生成できる。

【０１２１】さらに、本発明の半導体装置によれば、通
常端子へのパタン入力により内蔵の書き換え可能な不揮
発メモリへアクセスし、例えばデータ書き換えやデータ
消去を行うＬＳＩであっても、バウンダリスキャンテス
ト時にＬＳＩに与えられる信号レベルがいかなる時系列
のパタンであっても内蔵の書き換え可能な不揮発メモリ
にアクセスすることがなく、例えば不揮発メモリのデー
タを破壊するおそれなく、ＬＳＩユーザがバウンダリス
キャンテストパタンを自由に生成できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるＬＳＩの構成を
示すブロック図

【図２】図１の実施の形態におけるＬＳＩのモードを示
す図

【図３】実施の形態１におけるＬＳＩの変形例１を示す
ブロック図

【図４】実施の形態１におけるＬＳＩの変形例２を示す
ブロック図

【図５】本発明の実施の形態２におけるＬＳＩの構成を
示すブロック図

【図６】実施の形態２におけるＬＳＩの変形例を示すブ
ロック図

【図７】本発明の実施の形態３におけるＬＳＩの構成を
示すブロック図

【図８】従来例のバウンダリスキャンテスト回路を実装
したＬＳＩの構成を示すブロック図

【符号の説明】

１０１ＴＣＫ端子１０２ＴＭＳ端子１０３ＴＤＩ端子１０４ＴＡＰコントローラ１１１メインリセット入力端子１１２第一のバウンダリスキャンセル１２１モード選択データ兼メイン入力端子１２２第二のバウンダリスキャンセル１３１モード選択クロック兼メイン入力端子１３２第三のバウンダリスキャンセル１４０ＴＤＯ出力制御回路１４１ＴＤＯ出力レベルセレクタ１４２ＴＤＯ出力ドライブセレクタ１４３ＴＤＯトライステートバッファ１４４ＴＤＯ端子１５０モード制御回路１５１モードデコーダ１５２ＤＣテスト選択データマスク回路１５３ＤＣテスト選択クロックマスク回路１５４第一のフリップフロップ１５５第二のフリップフロップ１５６第三のフリップフロップ１５７ＤＣテストデコードマスク回路１６１メインロジック２０１メインリセット状態２０２ユーザモード２０３ＤＣテストセレクトモード２０４ＤＣ＿Ｈテストモード２０５ＤＣ＿Ｌテストモード２０６ＤＣ＿ＨＩＺテストモード２０７ＤＣテストモード２１１〜２３３遷移条件３５０モード制御回路３５７デコード入力マスク回路４５０モード制御回路４５７ＤＣテストモード選択完了マスク回路５１１第一のメイン入力端子５１２第一のバウンダリスキャンセル５２１第二のメイン入力端子５２２メイン入力禁止制御回路５２３第二のバウンダリスキャンセル５２４バウンダリスキャン入力許可制御回路５４１入力制御回路５４２レジスタ５４３入力データフラグ５４４入力禁止フラグ５５１ＣＰＵ６４１入力制御回路６４２レジスタ６４４入力禁止フラグ７１１アドレス出力端子７１２アドレス出力トライステートバッファ７１３第一のバウンダリスキャンセル７１４第二のバウンダリスキャンセル７２１データ入力端子７２２第三のバウンダリスキャンセル７３１メモリモード入力端子７３２第四のバウンダリスキャンセル７４１ＣＰＵ７５１フラッシュメモリＩＦ７５２フラッシュメモリ８００第一のＬＳＩ８０１ＴＣＫ端子８０２ＴＭＳ端子８０３ＴＤＩ端子８０４ＴＡＰコントローラ８１１メイン出力端子８１２メイン出力トライステートバッファ８１３第一のバウンダリスキャンセル８１４第二のバウンダリスキャンセル８２１メイン入力端子８２２第三のバウンダリスキャンセル８３１ＴＤＯトライステートバッファ８３２ＴＤＯ端子８４１コアロジック８５０第二のＬＳＩ８５１ＴＣＫ端子８５２ＴＭＳ端子８５３ＴＤＩ端子８５４ＴＡＰコントローラ８６１メイン出力端子８６２メイン出力トライステートバッファ８６３第一のバウンダリスキャンセル８６４第二のバウンダリスキャンセル８７１メイン入力端子８７２第三のバウンダリスキャンセル８８１ＴＤＯトライステートバッファ８８１ＴＤＯトライステートバッファ８８２ＴＤＯ端子８９１コアロジック８９３第一のプリントパタン８９４第二のプリントパタン８９５第三のプリントパタン８９６ＴＤＩ入力コネクタピン８９７ＴＤＯ出力コネクタピン８９８ＴＣＫ入力コネクタピン８９９ＴＭＳ入力コネクタピンＳ１０１ＴＣＫ信号線Ｓ１０２ＴＭＳ信号線Ｓ１０３ＴＤＩ信号線Ｓ１０４バウンダリスキャンデータ信号線Ｓ１０５バウンダリスキャンセル制御信号線Ｓ１０６ＴＤＯドライブ制御信号線Ｓ１０７バウンダリスキャン実行報知信号線Ｓ１１１第一の入力信号線Ｓ１１２第一のバウンダリスキャンセル出力信号線Ｓ１１３第一のバウンダリスキャンアウト出力信号線Ｓ１２１第二の入力信号線Ｓ１２２第二のバウンダリスキャンセル出力信号線Ｓ１２３第二のバウンダリスキャンアウト出力信号線Ｓ１３１第三の入力信号線Ｓ１３２第三のバウンダリスキャンセル出力信号線Ｓ１３３第三のバウンダリスキャンアウト出力信号線Ｓ１４１ＴＤＯ出力レベル信号線Ｓ１４２ＴＤＯ出力ドライブ信号線Ｓ１４３ＴＤＯトライステート出力信号線Ｓ１５１ＤＣテストモード選択完了信号線Ｓ１５２ＤＣテストモード選択データ信号線Ｓ１５３ＤＣテストモード選択クロック信号線Ｓ１５４第一のＦＦ出力信号線Ｓ１５５第二のＦＦ出力信号線Ｓ１５６第三のＦＦ出力信号線Ｓ１５７内部リセット信号線Ｓ１５８ＤＣテストモード信号線Ｓ１７１ＤＣテスト許可信号線Ｓ１７２ＤＣテストドライブ信号線Ｓ１７３ＤＣテストレベル信号線Ｓ３０７バウンダリスキャン実行報知信号線Ｓ３５８マスクトＦＦ出力信号線Ｓ４０７バウンダリスキャン実行報知信号線Ｓ４５８ＤＣテストモード選択完了マスク信号線Ｓ５０７バウンダリスキャン実行報知信号線Ｓ５１１第一のメイン入力信号線Ｓ５１２第一のバウンダリスキャンセル出力信号線Ｓ５１３第一のバウンダリスキャンアウト出力信号線Ｓ５２１第二のメイン入力信号線Ｓ５２２第二のバウンダリスキャンセル入力信号線Ｓ５２３第二のバウンダリスキャンアウト出力信号線Ｓ５２４第二のバウンダリスキャンセル出力信号線Ｓ５２５メイン入力禁止制御信号線Ｓ５２６入力禁止フラグ出力信号線Ｓ５５１アドレスバスＳ５５２データバスＳ５５３書き込み制御信号線Ｓ５５４読み出し制御信号線Ｓ６０７バウンダリスキャン実行報知信号線Ｓ７０７バウンダリスキャン実行報知信号線Ｓ７１１アドレス出力信号線Ｓ７１２第一のバウンダリスキャンセル出力信号線Ｓ７１３第一のバウンダリスキャンアウト出力信号線Ｓ７１４アドレス出力ドライブ制御信号線Ｓ７１５第二のバウンダリスキャンセル出力信号線Ｓ７１６第二のバウンダリスキャンアウト出力信号線Ｓ７１７アドレス出力レベル制御信号線Ｓ７２１データ入力信号線Ｓ７２２第三のバウンダリスキャンセル出力信号線Ｓ７２３第三のバウンダリスキャンアウト出力信号線Ｓ７３１メモリモード入力信号線Ｓ７３２第四のバウンダリスキャンセル出力信号線Ｓ７３３第四のバウンダリスキャンアウト出力信号線Ｓ７４１内部回路アドレスバスＳ７４２内部回路データバスＳ７４３内部回路書き込み制御信号線Ｓ７４４内部回路読み出し制御信号線Ｓ７５１フラッシュメモリアドレスバスＳ７５２フラッシュメモリデータバスＳ７５３フラッシュメモリ書き込み制御信号線Ｓ７５４フラッシュメモリ読み出し制御信号線Ｓ８０１ＴＣＫ信号線Ｓ８０２ＴＭＳ信号線Ｓ８０３ＴＤＩ信号線Ｓ８０４バウンダリスキャンデータ信号線Ｓ８０５バウンダリスキャンセル制御信号線Ｓ８０６ＴＤＯドライブ制御信号線Ｓ８１１メイン出力信号線Ｓ８１２第一のバウンダリスキャンセル出力信号線Ｓ８１３第一のバウンダリスキャンアウト出力信号線Ｓ８１４第二のバウンダリスキャンセル出力信号線Ｓ８１５第二のバウンダリスキャンアウト出力信号線Ｓ８２１メイン入力信号線Ｓ８２２第三のバウンダリスキャンセル出力信号線Ｓ８２３第三のバウンダリスキャンアウト出力信号線Ｓ８３１ＴＤＯトライステート出力信号線Ｓ８４１メイン出力レベル信号線Ｓ８４２メイン出力ドライブ信号線Ｓ８５１ＴＣＫ信号線Ｓ８５２ＴＭＳ信号線Ｓ８５３ＴＤＩ信号線Ｓ８５４バウンダリスキャンデータ信号線Ｓ８５５バウンダリスキャンセル制御信号線Ｓ８５６ＴＤＯドライブ制御信号線Ｓ８６１メイン出力信号線Ｓ８６２第一のバウンダリスキャンセル出力信号線Ｓ８６３第一のバウンダリスキャンアウト出力信号線Ｓ８６４第二のバウンダリスキャンセル出力信号線Ｓ８６５第二のバウンダリスキャンアウト出力信号線Ｓ８７１メイン入力信号線Ｓ８７２第三のバウンダリスキャンセル出力信号線Ｓ８７３第三のバウンダリスキャンアウト出力信号線Ｓ８８１ＴＤＯトライステート出力信号線Ｓ８９１メイン出力レベル信号線Ｓ８９２メイン出力ドライブ信号線

Claims

【特許請求の範囲】

【請求項１】第１の入力信号と第２の入力信号とクロ
ック信号とが入力され、第１のモードの時には前記第１
の入力信号を第１の出力信号として出力し前記クロック
信号と同期して前記第１の入力信号を内部に取り込み保
持し、第２のモードの時には前記第１の入力信号を第１
の出力信号として出力し前記クロック信号と同期して内
部に保持する値を第２の出力信号として出力するととも
に前記第２の入力信号を内部に取り込み保持するバウン
ダリスキャン手段であって、前記各バウンダリスキャン
手段の前記第２の出力信号が隣接する前記各バウンダリ
スキャン手段の前記第２の入力信号となるように接続さ
れたＮ（Ｎは自然数）個のバウンダリスキャン手段と、前記Ｎ個のバウンダリスキャン手段に含まれるＭ（Ｍは
Ｎ以下の自然数）個の各バウンダリスキャン手段の前記
第１の出力信号をデコードして第１の出力制御信号を生
成する出力制御手段と、前記第１の出力制御信号を第２の出力制御信号によりマ
スクするマスク手段と、前記Ｎ個のバウンダリスキャン手段のうちの所定のバウ
ンダリスキャン手段の前記第１の出力信号を前記マスク
手段の出力により出力制御する出力手段とを備えたこと
を特徴とする半導体装置。
【請求項２】第１の入力信号と第２の入力信号とクロ
ック信号とが入力され、第１のモードの時には前記第１
の入力信号を第１の出力信号として出力し前記クロック
信号と同期して前記第１の入力信号を内部に取り込み保
持し、第２のモードの時には前記第１の入力信号を第１
の出力信号として出力し前記クロック信号と同期して内
部に保持する値を第２の出力信号として出力するととも
に前記第２の入力信号を内部に取り込み保持するバウン
ダリスキャン手段であって、前記各バウンダリスキャン
手段の前記第２の出力信号が隣接する前記各バウンダリ
スキャン手段の前記第２の入力信号となるように接続さ
れたＮ（Ｎは自然数）個のバウンダリスキャン手段と、前記Ｎ個のバウンダリスキャン手段に含まれるＭ（Ｍは
Ｎ以下の自然数）個の各バウンダリスキャン手段の前記
第１の出力信号をデコードして多ビットの第１の出力制
御信号を生成する第１の出力制御手段と、前記多ビットの第１の出力制御信号のうち少なくとも１
ビットを、第２の出力制御信号によりマスクするマスク
手段と、前記多ビットの第１の出力制御信号と前記マスク手段の
出力とをデコードし、第３の出力制御信号を生成する第
２の出力制御手段と、前記Ｎ個のバウンダリスキャン手段のうちの所定のバウ
ンダリスキャン手段の前記第１の出力信号を前記第３の
出力制御信号により出力制御する出力手段とを備えたこ
とを特徴とする半導体装置。
【請求項３】第１の入力信号と第２の入力信号とクロ
ック信号とが入力され、第１のモードの時には前記第１
の入力信号を第１の出力信号として出力し前記クロック
信号と同期して前記第１の入力信号を内部に取り込み保
持し、第２のモードの時には前記第１の入力信号を第１
の出力信号として出力し前記クロック信号と同期して内
部に保持する値を第２の出力信号として出力するととも
に前記第２の入力信号を内部に取り込み保持するバウン
ダリスキャン手段であって、前記各バウンダリスキャン
手段の前記第２の出力信号が隣接する前記各バウンダリ
スキャン手段の前記第２の入力信号となるように接続さ
れたＮ（Ｎは自然数）個のバウンダリスキャン手段と、前記Ｎ個のバウンダリスキャン手段に含まれるＭ（Ｍは
Ｎ以下の自然数）個の各バウンダリスキャン手段の前記
第１の出力信号のうち少なくとも１つを第１の出力制御
信号によりマスクするマスク手段と、前記Ｎ個のバウンダリスキャン手段に含まれるＭ（Ｍは
Ｎ以下の自然数）個の各バウンダリスキャン手段の前記
第１の出力信号のうちＬ個（ＬはＭ以下の自然数）と前
記マスク手段の出力とをデコードして第２の出力制御信
号を生成する出力制御手段と、前記Ｎ個のバウンダリスキャン手段のうち所定のバウン
ダリスキャン手段の前記第１の出力信号を前記第２の出
力制御信号により出力制御する出力手段とを備えたこと
を特徴とする半導体装置。
【請求項４】第１の入力信号と第２の入力信号とが入
力され、前記第２の入力信号により前記第１の入力信号
のフローティング入力を禁止し前記第１の入力信号を出
力信号として出力するＪ（Ｊは自然数）個の入力制御手
段と、直接または前記入力制御手段を介して入力される前記第
１の入力信号、第３の入力信号、およびクロック信号が
入力され、第１のモードの時には前記第１の入力信号を
第１の出力信号として出力し前記クロック信号と同期し
て前記入力制御手段の出力信号を内部に取り込み保持
し、第２のモードの時には前記第１の入力信号を第１の
出力信号として出力し前記クロック信号と同期して内部
に保持する値を第２の出力信号として出力するとともに
前記第３の入力信号を内部に取り込み保持するバウンダ
リスキャン手段であって、前記各バウンダリスキャン手
段の前記第２の出力信号が隣接する前記各バウンダリス
キャン手段の前記第３の入力信号となるように接続され
たＮ（ＮはＪ以上の自然数）個のバウンダリスキャン手
段と、前記Ｎ個のバウンダリスキャン手段に含まれるＭ（Ｍは
Ｎ以下の自然数）個の各バウンダリスキャン手段の前記
第１の出力信号のうち少なくとも１つが入力され、第１
の出力制御信号を生成するＬ（ＬはＮ以下の自然数）個
の出力制御手段と、前記Ｌ個の出力制御手段がそれぞれ出力する前記第１の
出力制御信号のうち少なくとも１つを第２の出力制御信
号によりマスクするＫ（ＫはＬ以下かつＪ以下の自然
数）個のマスク手段とを備え、前記入力制御手段の一部に対する前記第２の入力信号と
して前記マスク手段の出力が入力され、前記マスク手段
の出力が入力されない前記入力制御手段に対する前記第
２の入力信号として、前記第１の出力制御信号が入力さ
れることを特徴とする半導体装置。
【請求項５】第１の入力信号と第２の入力信号とが入
力され、前記第２の入力信号により前記第１の入力信号
のフローティング入力を禁止し前記第１の入力信号を出
力信号として出力するＮ（Ｎは自然数）個の入力制御手
段と、直接または前記入力制御手段を介して入力される前記第
１の入力信号、第３の入力信号、およびクロック信号が
入力され、第１のモードの時には前記第１の入力信号を
第１の出力信号として出力し前記クロック信号と同期し
て前記入力制御手段の出力信号を内部に取り込み保持
し、第２のモードの時には前記第１の入力信号を第１の
出力信号として出力し前記クロック信号と同期して内部
に保持する値を第２の出力信号として出力するとともに
前記第３の入力信号を内部に取り込み保持するバウンダ
リスキャン手段であって、前記各バウンダリスキャン手
段の前記第２の出力信号が隣接する前記各バウンダリス
キャン手段の前記第３の入力信号となるように接続され
たＮ（Ｎは自然数）個のバウンダリスキャン手段と、前記Ｎ個のバウンダリスキャン手段に含まれるＭ（Ｍは
Ｎ以下の自然数）個の各バウンダリスキャン手段の前記
第１の出力信号のうち少なくとも１つが入力され、その
入力信号に応じて状態が設定されその状態を保持すると
ともに前記入力制御手段の前記第２の入力信号として供
給し、第１の出力制御信号により前記保持状態を無効に
するＬ（ＬはＮ以下の自然数）個の状態保持手段とを備
えたことを特徴とする半導体装置。
【請求項６】第１の入力信号と第２の入力信号とクロ
ック信号とが入力され、第１のモードの時には前記第１
の入力信号を第１の出力信号として出力し前記クロック
信号と同期して前記第１の入力信号を内部に取り込み保
持し、第２のモードの時には前記第１の入力信号を第１
の出力信号として出力し前記クロック信号と同期して内
部に保持する値を第２の出力信号として出力するととも
に前記第２の入力信号を内部に取り込み保持するバウン
ダリスキャン手段であって、前記各バウンダリスキャン
手段の前記第２の出力信号が隣接する前記各バウンダリ
スキャン手段の前記第２の入力信号となるように接続さ
れたＮ（Ｎは自然数）個のバウンダリスキャン手段と、データを格納するデータ格納手段と、前記Ｎ個のバウンダリスキャン手段に含まれるＭ（Ｍは
Ｎ以下の自然数）個の各バウンダリスキャン手段の前記
第１の出力信号により前記データ格納手段のデータ書き
換えを制御し、第１の出力制御信号によりデータ書き換
え制御を無効にするデータ書き換え制御手段とを備えた
ことを特徴とする半導体装置。