JP2002198805A - Ｐｌｌ回路 - Google Patents
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Abstract
(57)【要約】
【課題】 ＣＤＲ用途として要求されるジッタ特性（ジ
ッタトレランス特性、ジッタトランスファー特性、出力
ジッタ）を大幅に改善したＰＬＬ回路の提供。 【解決手段】 ＰＬＬ回路は、入力信号（ＮＲＺ信号）
とＰＬＬ出力信号との位相差あるいは周波数差の絶対値
に依らず固定の２値出力（−１、＋１）をもつ位相比較
器１０１と、固定の３値出力（−１、０、＋１）をもつ
周波数比較器１０２と、ループフィルタ１０３と、発振
器（電圧制御発振器あるいは電流制御発振器など）１０
４とを有する。ＰＬＬ回路は、ジッタトランスファー特
性と、ジッタトレランス特性が独立に制御することが可
能で、何ら特別な調整を必要とせずに、広い周波数引き
込み範囲（プルインレンジ）をもつ。チャージポンプ回
路、Ｇｍセル回路（Ｖ−Ｉ変換器）を用いることは好ま
しい。
ッタトレランス特性、ジッタトランスファー特性、出力
ジッタ）を大幅に改善したＰＬＬ回路の提供。 【解決手段】 ＰＬＬ回路は、入力信号（ＮＲＺ信号）
とＰＬＬ出力信号との位相差あるいは周波数差の絶対値
に依らず固定の２値出力（−１、＋１）をもつ位相比較
器１０１と、固定の３値出力（−１、０、＋１）をもつ
周波数比較器１０２と、ループフィルタ１０３と、発振
器（電圧制御発振器あるいは電流制御発振器など）１０
４とを有する。ＰＬＬ回路は、ジッタトランスファー特
性と、ジッタトレランス特性が独立に制御することが可
能で、何ら特別な調整を必要とせずに、広い周波数引き
込み範囲（プルインレンジ）をもつ。チャージポンプ回
路、Ｇｍセル回路（Ｖ−Ｉ変換器）を用いることは好ま
しい。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路に関
し、特にデジタル伝送分野、ＳＤＨ／ＳＯＮＥＴ（同期
デジタルハイアラキー／ソネット（同期光通信網））に
代表されるＮＲＺ（非ゼロ復帰）信号のＣＤＲ（クロッ
ク／データ・リカバリー回路）用として好適なＰＬＬ
（位相ロックループ）回路に関する。
し、特にデジタル伝送分野、ＳＤＨ／ＳＯＮＥＴ（同期
デジタルハイアラキー／ソネット（同期光通信網））に
代表されるＮＲＺ（非ゼロ復帰）信号のＣＤＲ（クロッ
ク／データ・リカバリー回路）用として好適なＰＬＬ
（位相ロックループ）回路に関する。
【０００２】
【従来の技術】デジタル伝送用クロック／データ・リカ
バリー（あるいはリタイミング）回路（以下、ＣＤＲと
略す）用途として要求されるジッタ特性には、ジッタト
レランス特性、ジッタトランスファー特性、および出力
ジッタが含まれる。
バリー（あるいはリタイミング）回路（以下、ＣＤＲと
略す）用途として要求されるジッタ特性には、ジッタト
レランス特性、ジッタトランスファー特性、および出力
ジッタが含まれる。
【０００３】上記ジッタトランスファー特性は、入力信
号に対して、ある周波数の正弦波ジッタを付加し、その
入力正弦波ジッタとＣＤＲから出力されるその周波数成
分のジッタとの比によって決められる。
号に対して、ある周波数の正弦波ジッタを付加し、その
入力正弦波ジッタとＣＤＲから出力されるその周波数成
分のジッタとの比によって決められる。
【０００４】また、上記ジッタトレランス特性は、入力
信号に対して、ある周波数の正弦波ジッタを加えてい
き、ＣＤＲから出力されるデータがどこまで正しくリカ
バリー（再生）できるか、その限界値を求める（耐力試
験）ものである。
信号に対して、ある周波数の正弦波ジッタを加えてい
き、ＣＤＲから出力されるデータがどこまで正しくリカ
バリー（再生）できるか、その限界値を求める（耐力試
験）ものである。
【０００５】また、上記出力ジッタとは、入力信号にジ
ッタが無い場合、ＣＤＲ自身により発生するジッタのこ
とである。
ッタが無い場合、ＣＤＲ自身により発生するジッタのこ
とである。
【０００６】従来技術においては、周波数引き込み範囲
を大きくするため、図４に示すように、ＰＬＬ回路の位
相比較器部４００には、位相比較器４０１と周波数比較
器４０２を併せ持っていた。なお、４０３、４０４はチ
ャージポンプ、４１０はループフイルタ（ＬＰ）、４２
０は電圧制御発振器（ＶＣＯ）、および４３０はＤ型フ
リップフロップ回路（Ｆ／Ｆ）である。
を大きくするため、図４に示すように、ＰＬＬ回路の位
相比較器部４００には、位相比較器４０１と周波数比較
器４０２を併せ持っていた。なお、４０３、４０４はチ
ャージポンプ、４１０はループフイルタ（ＬＰ）、４２
０は電圧制御発振器（ＶＣＯ）、および４３０はＤ型フ
リップフロップ回路（Ｆ／Ｆ）である。
【０００７】しかしながら、この手法を用いてＰＬＬ回
路を構成しても、図５に示すように、ジッタ特性におい
て、特にジッタトレランス特性（図５の（Ｂ））とジッ
タトランスファー特性（図５の（Ａ））は、常にトレー
ドオフの関係であった。
路を構成しても、図５に示すように、ジッタ特性におい
て、特にジッタトレランス特性（図５の（Ｂ））とジッ
タトランスファー特性（図５の（Ａ））は、常にトレー
ドオフの関係であった。
【０００８】また、２次のＰＬＬ回路を構成する場合、
広いプルインレンジを持たせようとすると、図６に示す
ように、Ｚｅｒｏ点（ゼロ点）とｆ0：ユニティーゲイ
ン周波数とが、周波数特性上接近し、そのため位相余裕
が減り、ＰＬＬループの安定性の劣化が生じ、ジッタト
ランスファー特性においてピーキングが発生してしま
う。なお、図６の（Ａ）はオープンループ特性を示し、
図６の（Ｂ）はクローズドループ特性を示す。
広いプルインレンジを持たせようとすると、図６に示す
ように、Ｚｅｒｏ点（ゼロ点）とｆ0：ユニティーゲイ
ン周波数とが、周波数特性上接近し、そのため位相余裕
が減り、ＰＬＬループの安定性の劣化が生じ、ジッタト
ランスファー特性においてピーキングが発生してしま
う。なお、図６の（Ａ）はオープンループ特性を示し、
図６の（Ｂ）はクローズドループ特性を示す。
【０００９】
【発明が解決しようとする課題】従って、上述の従来技
術においては、プルインレンジ（周波数引き込み範囲）
を大きくとり、ジッタトランスファー特性を改善させる
ことは困難であった。また、上述のように、ジッタトラ
ンスファー特性と、ジッタトレランス特性は、トレード
オフの関係にあったため、カットオフ周波数を下げるな
どをしてジッタトランスファー特性を向上させると、ジ
ッタトレランス特性が劣化してしまっていた。
術においては、プルインレンジ（周波数引き込み範囲）
を大きくとり、ジッタトランスファー特性を改善させる
ことは困難であった。また、上述のように、ジッタトラ
ンスファー特性と、ジッタトレランス特性は、トレード
オフの関係にあったため、カットオフ周波数を下げるな
どをしてジッタトランスファー特性を向上させると、ジ
ッタトレランス特性が劣化してしまっていた。
【００１０】本発明は、上述の点に鑑みてなされたもの
で、その目的は、ジッタトランスファー特性に影響を与
えずにジッタトレランス特性の性能を向上させることを
可能としたＰＬＬ回路を提供することにある。
で、その目的は、ジッタトランスファー特性に影響を与
えずにジッタトレランス特性の性能を向上させることを
可能としたＰＬＬ回路を提供することにある。
【００１１】本発明の更なる目的は、出力ジッタをも抑
えることを可能としたＰＬＬ回路を提供することにあ
る。
えることを可能としたＰＬＬ回路を提供することにあ
る。
【００１２】また、本発明の更なる目的は、ジッタトラ
ンスファー特性のカットオフ周波数（ｆｃ）を低周波側
に下げることができ、かつピーキングを抑え、広いプル
インレンジを持つことを可能としたＰＬＬ回路を提供す
ることにある。
ンスファー特性のカットオフ周波数（ｆｃ）を低周波側
に下げることができ、かつピーキングを抑え、広いプル
インレンジを持つことを可能としたＰＬＬ回路を提供す
ることにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、請求項１のＰＬＬ回路の発明は、入力信号とＰＬＬ
出力信号を入力して、該入力信号と該ＰＬＬ出力信号と
の位相差の絶対値に依らず固定の２値出力（−１、＋
１）をもつ位相比較器と、入力信号とＰＬＬ出力信号を
入力して、該入力信号と該ＰＬＬ出力信号との周波数差
の絶対値に依らず固定の３値出力（−１、０、＋１）を
もつ周波数比較器と、前記周波数比較器の出力を入力す
るループフィルタと、前記位相比較器の出力と前記ルー
プフイルタの出力を入力して前記ＰＬＬ出力を生成する
信号発振器とを具備することを特徴とする。
め、請求項１のＰＬＬ回路の発明は、入力信号とＰＬＬ
出力信号を入力して、該入力信号と該ＰＬＬ出力信号と
の位相差の絶対値に依らず固定の２値出力（−１、＋
１）をもつ位相比較器と、入力信号とＰＬＬ出力信号を
入力して、該入力信号と該ＰＬＬ出力信号との周波数差
の絶対値に依らず固定の３値出力（−１、０、＋１）を
もつ周波数比較器と、前記周波数比較器の出力を入力す
るループフィルタと、前記位相比較器の出力と前記ルー
プフイルタの出力を入力して前記ＰＬＬ出力を生成する
信号発振器とを具備することを特徴とする。
【００１４】ここで、前記信号発振器は電流制御発振器
であることを特徴とすることができる。
であることを特徴とすることができる。
【００１５】また、前記信号発振器は電圧制御発振器で
あることを特徴とすることができる。
あることを特徴とすることができる。
【００１６】また、前記位相比較器の出力を入力する第
１および第２のチャージポンプ回路と、前記周波数比較
器の出力を入力する第３のチャージポンプ回路を有し、
前記第１のチャージポンプの出力は前記電流制御発振器
の入力端子に接続し、前記第２および第３のチャージポ
ンプ回路の出力は前記ループフィルタの入力端子に接続
することを特徴とすることができる。
１および第２のチャージポンプ回路と、前記周波数比較
器の出力を入力する第３のチャージポンプ回路を有し、
前記第１のチャージポンプの出力は前記電流制御発振器
の入力端子に接続し、前記第２および第３のチャージポ
ンプ回路の出力は前記ループフィルタの入力端子に接続
することを特徴とすることができる。
【００１７】また、前記ループフィルタと前記信号発振
器間にＧｍセル回路またはＶ−Ｉ変換器を接続したこと
を特徴とすることができる。
器間にＧｍセル回路またはＶ−Ｉ変換器を接続したこと
を特徴とすることができる。
【００１８】また、前記ＰＬＬ回路の前記入力信号はＮ
ＲＺ信号であり、前記ＰＬＬ回路はＣＤＲ（クロック／
データ・リカバリー回路）用として用いられることを特
徴とすることができる。
ＲＺ信号であり、前記ＰＬＬ回路はＣＤＲ（クロック／
データ・リカバリー回路）用として用いられることを特
徴とすることができる。
【００１９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００２０】（基本構成と基本動作）図１に本発明のＰ
ＬＬ回路の基本構成を示す。本発明のＰＬＬ回路は、入
力信号とＰＬＬ出力信号を入力して、入力信号とＰＬＬ
出力信号との位相差の絶対値に依らず固定の２値出力
（−１、＋１）をもつ位相比較器１０１と、入力信号と
ＰＬＬ出力信号を入力して、入力信号とＰＬＬ出力信号
との周波数差の絶対値に依らず固定の３値出力（−１、
０、＋１）をもつ周波数比較器１０２と、周波数比較器
１０２の出力を入力するループフィルタ（ＬＰＦ）１０
３と、位相比較器１０１の出力とループフイルタ１０３
の出力を入力してＰＬＬ出力を生成する信号発振器（例
えば、電圧制御発振器（ＶＣＯ）あるいは電流制御発振
器（ＩＣＯ）など）１０４ととを有することを特徴とす
る。本発明の２値出力の位相比較器１０１、および３値
出力の周波数比較器１０４の動作特性を図２に示す。
ＬＬ回路の基本構成を示す。本発明のＰＬＬ回路は、入
力信号とＰＬＬ出力信号を入力して、入力信号とＰＬＬ
出力信号との位相差の絶対値に依らず固定の２値出力
（−１、＋１）をもつ位相比較器１０１と、入力信号と
ＰＬＬ出力信号を入力して、入力信号とＰＬＬ出力信号
との周波数差の絶対値に依らず固定の３値出力（−１、
０、＋１）をもつ周波数比較器１０２と、周波数比較器
１０２の出力を入力するループフィルタ（ＬＰＦ）１０
３と、位相比較器１０１の出力とループフイルタ１０３
の出力を入力してＰＬＬ出力を生成する信号発振器（例
えば、電圧制御発振器（ＶＣＯ）あるいは電流制御発振
器（ＩＣＯ）など）１０４ととを有することを特徴とす
る。本発明の２値出力の位相比較器１０１、および３値
出力の周波数比較器１０４の動作特性を図２に示す。
【００２１】本発明のＰＬＬ回路は、後述のように、ジ
ッタトランスファー特性と、ジッタトレランス特性が独
立に制御することが可能で、何ら特別な調整を必要とせ
ずに、広い周波数引き込み範囲（プルインレンジ）をも
ち、ＣＤＲ（デジタル伝送用クロック／データ・リカバ
リー（あるいはリタイミング））用途として要求される
ジッタ特性（ジッタトレランス特性、ジッタトランスフ
ァー特性、出力ジッタ）を飛躍的に改善することができ
る。
ッタトランスファー特性と、ジッタトレランス特性が独
立に制御することが可能で、何ら特別な調整を必要とせ
ずに、広い周波数引き込み範囲（プルインレンジ）をも
ち、ＣＤＲ（デジタル伝送用クロック／データ・リカバ
リー（あるいはリタイミング））用途として要求される
ジッタ特性（ジッタトレランス特性、ジッタトランスフ
ァー特性、出力ジッタ）を飛躍的に改善することができ
る。
【００２２】図１および図２を参照して、まず最初に本
発明ＰＬＬ回路を用いたＣＤＲのジッタトランスファー
特性について述べ、次にジッタトレランス特性について
述べ、最後に出力ジッタについて述べる。
発明ＰＬＬ回路を用いたＣＤＲのジッタトランスファー
特性について述べ、次にジッタトレランス特性について
述べ、最後に出力ジッタについて述べる。
【００２３】まず、ジッタトランスファー特性について
述べる。図１に示す回路構成を参照すると、位相比較器
１０１のみからなるＰＬＬループは、位相比較器１０１
と発振器１０４とで１次のＰＬＬ回路を構成しているこ
とがわかる。また、図１に示す回路構成により、周波数
比較器１０２のみのＰＬＬループに着目すると、周波数
比較器１０２と、ループフィルタ１０３と、発振器１０
４とで２次のＰＬＬ回路を構成していることがわかる。
述べる。図１に示す回路構成を参照すると、位相比較器
１０１のみからなるＰＬＬループは、位相比較器１０１
と発振器１０４とで１次のＰＬＬ回路を構成しているこ
とがわかる。また、図１に示す回路構成により、周波数
比較器１０２のみのＰＬＬループに着目すると、周波数
比較器１０２と、ループフィルタ１０３と、発振器１０
４とで２次のＰＬＬ回路を構成していることがわかる。
【００２４】ここで、図２の（Ｂ）に示す周波数比較器
１０２の動作特性図を参照すると、ＰＬＬ出力と入力信
号（ＮＲＺ信号）との周波数が互いに一致している場合
の、３値出力の「０」と示されている区間においては、
周波数比較器１０２が比較動作しないため、周波数比較
器１０２等から成る２次のＰＬＬ回路は、動作しなくな
ることがわかる。そのため、本発明のＰＬＬ回路全体で
は、位相比較器１０１からなる１次のＰＬＬ回路として
動作することにより、ジッタトランスファー特性におい
て、任意のカットオフ周波数を決めることができ、ピー
キングを抑えることが可能となる。
１０２の動作特性図を参照すると、ＰＬＬ出力と入力信
号（ＮＲＺ信号）との周波数が互いに一致している場合
の、３値出力の「０」と示されている区間においては、
周波数比較器１０２が比較動作しないため、周波数比較
器１０２等から成る２次のＰＬＬ回路は、動作しなくな
ることがわかる。そのため、本発明のＰＬＬ回路全体で
は、位相比較器１０１からなる１次のＰＬＬ回路として
動作することにより、ジッタトランスファー特性におい
て、任意のカットオフ周波数を決めることができ、ピー
キングを抑えることが可能となる。
【００２５】次に、ジッタトレランス特性について述べ
る。入力信号に入力ジッタを加えていくと、図２の
（Ａ）に示す周波数比較器１０２の動作特性図より、３
値出力の「−１」あるいは「＋１」の区間になり、周波
数比較器１０２からなる２次のＰＬＬ回路が、動作を行
う。この２次のＰＬＬ回路により、入力ジッタに対し
て、十分なオープンループゲインを確保することが可能
となり、入力ジッタに対しての耐力を向上させることが
可能となる。
る。入力信号に入力ジッタを加えていくと、図２の
（Ａ）に示す周波数比較器１０２の動作特性図より、３
値出力の「−１」あるいは「＋１」の区間になり、周波
数比較器１０２からなる２次のＰＬＬ回路が、動作を行
う。この２次のＰＬＬ回路により、入力ジッタに対し
て、十分なオープンループゲインを確保することが可能
となり、入力ジッタに対しての耐力を向上させることが
可能となる。
【００２６】最後に、出力ジッタについて述べる。出力
ジッタとしての本ＰＬＬ回路のジッタ量は、位相比較器
１０１からなる１次のＰＬＬ回路により決められる。位
相比較器１０１は、２値出力なので固定の変動量しかた
め、常に一定のジッタ量となり、出力ジッタの変動幅を
抑えることが可能となる。
ジッタとしての本ＰＬＬ回路のジッタ量は、位相比較器
１０１からなる１次のＰＬＬ回路により決められる。位
相比較器１０１は、２値出力なので固定の変動量しかた
め、常に一定のジッタ量となり、出力ジッタの変動幅を
抑えることが可能となる。
【００２７】（第１の実施形態の構成と動作）図３は本
発明を適用した一実施形態のＣＤＲ用途向けのＰＬＬ回
路の構成を示す。同図に示すように、本実施形態のＰＬ
Ｌ回路は、入力信号であるＮＲＺ信号とＰＬＬ出力とな
る同期信号を入力信号とする位相比較器３０１と周波数
比較３０２器の両比較器を併せ持ち、それらの出力を入
力とする位相比較器用チャージポンプ回路３０３、３０
４を２つもち、周波数比較器用チャージポンプ回路３０
５とそれらの出力を入力とするＧｍセル回路（Ｖ−Ｉ変
換器）３０６、およびループフィルタ３０７と、それら
の入力を制御信号とする電流制御発振器（ＩＣＯ）３０
８を有する。
発明を適用した一実施形態のＣＤＲ用途向けのＰＬＬ回
路の構成を示す。同図に示すように、本実施形態のＰＬ
Ｌ回路は、入力信号であるＮＲＺ信号とＰＬＬ出力とな
る同期信号を入力信号とする位相比較器３０１と周波数
比較３０２器の両比較器を併せ持ち、それらの出力を入
力とする位相比較器用チャージポンプ回路３０３、３０
４を２つもち、周波数比較器用チャージポンプ回路３０
５とそれらの出力を入力とするＧｍセル回路（Ｖ−Ｉ変
換器）３０６、およびループフィルタ３０７と、それら
の入力を制御信号とする電流制御発振器（ＩＣＯ）３０
８を有する。
【００２８】ここで、チャージポンプ回路３０３〜３０
５を用いたのは、発振器としてＩＣＯ３０８を用いたこ
とによる。また、Ｇｍセル回路３０６を用いたのは、後
述する、サブループ３２０のゲイン調節を任意に行える
ようにするためである。
５を用いたのは、発振器としてＩＣＯ３０８を用いたこ
とによる。また、Ｇｍセル回路３０６を用いたのは、後
述する、サブループ３２０のゲイン調節を任意に行える
ようにするためである。
【００２９】上記の位相比較器３０１と第１の位相比較
器用チャージポンプ回路３０３と、ＩＣＯ３０８とか
ら、１次のＰＬＬループの帯域を決めるメインループ３
１０が構成される。また、位相比較器３０１、第２の位
相比較器用チャージポンプ回路３０４、周波数比較器３
０２、周波数比較器用チャージポンプ回路３０５、Ｇｍ
セル回路（Ｖ−Ｉ変換器）３０６、ループフィルタ３０
７、およびＩＣＯ３０８から、２次のＰＬＬループの帯
域を決めるサブループ３２０が構成される。
器用チャージポンプ回路３０３と、ＩＣＯ３０８とか
ら、１次のＰＬＬループの帯域を決めるメインループ３
１０が構成される。また、位相比較器３０１、第２の位
相比較器用チャージポンプ回路３０４、周波数比較器３
０２、周波数比較器用チャージポンプ回路３０５、Ｇｍ
セル回路（Ｖ−Ｉ変換器）３０６、ループフィルタ３０
７、およびＩＣＯ３０８から、２次のＰＬＬループの帯
域を決めるサブループ３２０が構成される。
【００３０】ジッタ特性のうちのジッタトランスファー
特性を決める制御ループは、メインループ３１０により
決まり、プルインレンジは、サブループ３２０により決
まるので、プルインレンジを広く取ることが可能とな
る。この際、サブループ３２０の特性がジッタトランス
ファー特性に影響を与えないように、メインループ３１
０とサブループ３２０のループ特性を決める必要があ
る。また、位相比較器３０１でメインループ３１０を決
める必要があるため、図２の（Ｂ）に示すように、周波
数比較器３０２は、±０．２５ＵＩｐｐ（データレート
の１／４周期分）の位相差不感帯を設けてある。なお、
ＵＩｐｐは、データレート周期を１とした時のＵｎｉｔ
Ｉｎｔｅｒｖａｌ（単位インターバル）の略である。
特性を決める制御ループは、メインループ３１０により
決まり、プルインレンジは、サブループ３２０により決
まるので、プルインレンジを広く取ることが可能とな
る。この際、サブループ３２０の特性がジッタトランス
ファー特性に影響を与えないように、メインループ３１
０とサブループ３２０のループ特性を決める必要があ
る。また、位相比較器３０１でメインループ３１０を決
める必要があるため、図２の（Ｂ）に示すように、周波
数比較器３０２は、±０．２５ＵＩｐｐ（データレート
の１／４周期分）の位相差不感帯を設けてある。なお、
ＵＩｐｐは、データレート周期を１とした時のＵｎｉｔ
Ｉｎｔｅｒｖａｌ（単位インターバル）の略である。
【００３１】上記のように、ジッタトランスファー特性
を決める制御ループは、メインループ３１０により決ま
り、ジッタトレランス特性を決める制御ループは、サブ
ループ３０２により決まるので、ジッタトランスファー
特性とジッタトレランス特性は、従来方式と異なり、独
立に制御することができる。以上述べた本発明の特有な
作用を以下にさらに詳述する。
を決める制御ループは、メインループ３１０により決ま
り、ジッタトレランス特性を決める制御ループは、サブ
ループ３０２により決まるので、ジッタトランスファー
特性とジッタトレランス特性は、従来方式と異なり、独
立に制御することができる。以上述べた本発明の特有な
作用を以下にさらに詳述する。
【００３２】上述のように、ジッタトランスファー特性
を特徴づけるＰＬＬループの帯域は、メインループ３１
０により決定される。メインループ３１０は、位相比較
器３０１とその出力を入力とする第１の位相比較器用チ
ャーシポンプ３０３、その出力を入力とするＩＣＯ（電
流制御発振器）３０８から構成される。ここで、ＩＣＯ
３０８からは、ＲＣＬＫ（再生クロック）と同位相のｉ
ｃｌｋと、９０°位相の異なるｑｃｌｋを出力してい
る。ＲＣＬＫ（ｉｃｌｋ）と入力信号のＮＲＺであるＩ
ＮＤＡＴＡが、位相比較器３０１の入力となる。
を特徴づけるＰＬＬループの帯域は、メインループ３１
０により決定される。メインループ３１０は、位相比較
器３０１とその出力を入力とする第１の位相比較器用チ
ャーシポンプ３０３、その出力を入力とするＩＣＯ（電
流制御発振器）３０８から構成される。ここで、ＩＣＯ
３０８からは、ＲＣＬＫ（再生クロック）と同位相のｉ
ｃｌｋと、９０°位相の異なるｑｃｌｋを出力してい
る。ＲＣＬＫ（ｉｃｌｋ）と入力信号のＮＲＺであるＩ
ＮＤＡＴＡが、位相比較器３０１の入力となる。
【００３３】これらのＲＣＬＫとＩＮＤＡＴＡとの位相
差を位相比較器３０１により抽出が行われるが、この
際、位相比較器３０１は、位相差の絶対値に依らず固定
のゲインでアップ信号（ＵＰ）、ダウン信号（ＤＮ）を
出力する。この一定ゲインをＡ Θと略す。また、第１の
位相比較器用チャーシポンプ３０３の電流ゲインをＩt
と略し、ＩＣＯ３０８の電流に対する周波数ゲインをＫ
icoとすると、メインループ３１０の伝達関数Ｈ(s)main
は、以下の（１）式のように表記することができる。
差を位相比較器３０１により抽出が行われるが、この
際、位相比較器３０１は、位相差の絶対値に依らず固定
のゲインでアップ信号（ＵＰ）、ダウン信号（ＤＮ）を
出力する。この一定ゲインをＡ Θと略す。また、第１の
位相比較器用チャーシポンプ３０３の電流ゲインをＩt
と略し、ＩＣＯ３０８の電流に対する周波数ゲインをＫ
icoとすると、メインループ３１０の伝達関数Ｈ(s)main
は、以下の（１）式のように表記することができる。
【００３４】
【数１】
【００３５】また、上述のように、ジッタトレランス特
性を特徴づけるＰＬＬループの帯域は、サブループ３２
０により決定される。サブループ３２０は、位相比較器
３０１、第２の位相比較器用チャージポンプ回路３０
４、周波数比較器３０２、周波数比較器用チャージポン
プ回路３０５、Ｇｍセル回路３０６、ループフィルタ３
０７、およびＩＣＯ３０８から構成される。ここで、周
波数比較器３０２は、上述のように、ｉｃｌｋ，ｑｃｌ
ｋを入力とし、ＩＮＤＡＴＡとを比較することにより、
周波数差を検出するが、位相差が±０．２５ＵＩｐｐ以
上ある周波数差（位相差も含む）を検出し、絶対値に依
らず、固定のゲインで周波数アップ信号（ＦＵＰ）、周
波数ダウン（ＦＤＮ）を出力する。その際、周波数比較
器３０２は、ｉｃｌｋ，ｑｃｌｋを入力とし、両入力信
号を比較することにより、周波数比較器３０２に±０．
２５ＵＩｐｐの不感帯を作り、周波数比較器３０２はそ
の不感帯で周波数比較を行っている。この一定ゲインを
ＢΘと略す。また、第２の位相比較器用チャージポンプ
回路３０４、周波数比較器用チャージポンプ回路３０５
のそれぞれの電流ゲインをＩ2，Ｉ3と略すと、サブルー
プ３２０の伝達関数Ｈ(s)subは、以下の（２）式のよう
表記することができる。
性を特徴づけるＰＬＬループの帯域は、サブループ３２
０により決定される。サブループ３２０は、位相比較器
３０１、第２の位相比較器用チャージポンプ回路３０
４、周波数比較器３０２、周波数比較器用チャージポン
プ回路３０５、Ｇｍセル回路３０６、ループフィルタ３
０７、およびＩＣＯ３０８から構成される。ここで、周
波数比較器３０２は、上述のように、ｉｃｌｋ，ｑｃｌ
ｋを入力とし、ＩＮＤＡＴＡとを比較することにより、
周波数差を検出するが、位相差が±０．２５ＵＩｐｐ以
上ある周波数差（位相差も含む）を検出し、絶対値に依
らず、固定のゲインで周波数アップ信号（ＦＵＰ）、周
波数ダウン（ＦＤＮ）を出力する。その際、周波数比較
器３０２は、ｉｃｌｋ，ｑｃｌｋを入力とし、両入力信
号を比較することにより、周波数比較器３０２に±０．
２５ＵＩｐｐの不感帯を作り、周波数比較器３０２はそ
の不感帯で周波数比較を行っている。この一定ゲインを
ＢΘと略す。また、第２の位相比較器用チャージポンプ
回路３０４、周波数比較器用チャージポンプ回路３０５
のそれぞれの電流ゲインをＩ2，Ｉ3と略すと、サブルー
プ３２０の伝達関数Ｈ(s)subは、以下の（２）式のよう
表記することができる。
【００３６】
【数２】
【００３７】ここで、簡略のためＣ1≫Ｃ2とし、Ｃ2は
Ｃ1よりも十分小さいとし、これらによる効果を無視し
た。Ｃ2は、高周波ノイズを除去するために存在してい
る。
Ｃ1よりも十分小さいとし、これらによる効果を無視し
た。Ｃ2は、高周波ノイズを除去するために存在してい
る。
【００３８】また、Ｉ3≫Ｉ2としてループの安定性を加
味し、Ｉ2による効果がサブループ３２０に及ぼす影響
が小さいようなＩ2を決める必要がある。
味し、Ｉ2による効果がサブループ３２０に及ぼす影響
が小さいようなＩ2を決める必要がある。
【００３９】上記の（２）式で示されているように、サ
ブループ３２０は、２次のＰＬＬを構成しており、上記
のように、Ｉ3≫Ｉ2と仮定すると、サブルーブ３２０
は、Ｂ Θ＊Ｉ3の項によって決まることがわかる。
ブループ３２０は、２次のＰＬＬを構成しており、上記
のように、Ｉ3≫Ｉ2と仮定すると、サブルーブ３２０
は、Ｂ Θ＊Ｉ3の項によって決まることがわかる。
【００４０】（２）式のＡΘ＊Ｉ2の項は、サブループ
３２０で用いられているキャパシタＣ1からなるループ
フィルタ３０７の位相周波数差の積分された電圧（Ｖｌ
ｐｆ）が、実デバイス上の微少リーク、定常位相誤差を
補正するために補助的な作用をになうように設計されて
いる。これにより、ループフィルタ３０７を安定的な一
定値電圧としておくことで、周波数比較器３０２が急激
な反応をしないようにすることができ、そのため出力ジ
ッタを抑える効果も得られる。
３２０で用いられているキャパシタＣ1からなるループ
フィルタ３０７の位相周波数差の積分された電圧（Ｖｌ
ｐｆ）が、実デバイス上の微少リーク、定常位相誤差を
補正するために補助的な作用をになうように設計されて
いる。これにより、ループフィルタ３０７を安定的な一
定値電圧としておくことで、周波数比較器３０２が急激
な反応をしないようにすることができ、そのため出力ジ
ッタを抑える効果も得られる。
【００４１】また、周波数比較器３０２が通常動作時に
位相比較器３０１のメインループ３１０に影響を与えな
いように位相差±０．２５ＵＩｐｐの不感帯をもってい
るため、周波数が合わせ込まれ位相差が、±０．２５Ｕ
Ｉｐｐ以下となった時には、（２）式のゲインＢΘは、
ＢΘ＝０となるので、ＣＤＲとしてのジッタトランスフ
ァー特性をきめるＣＤＲのループ特性、ＰＬＬ帯域は、
Ｈ(s)sub
位相比較器３０１のメインループ３１０に影響を与えな
いように位相差±０．２５ＵＩｐｐの不感帯をもってい
るため、周波数が合わせ込まれ位相差が、±０．２５Ｕ
Ｉｐｐ以下となった時には、（２）式のゲインＢΘは、
ＢΘ＝０となるので、ＣＤＲとしてのジッタトランスフ
ァー特性をきめるＣＤＲのループ特性、ＰＬＬ帯域は、
Ｈ(s)sub
【００４２】
【外１】
【００４３】０となり、（１）式がそのままＰＬＬ回路
全体のループ特性となる。
全体のループ特性となる。
【００４４】また、前述のように、プルインレンジを広
くとるため、２次のＰＬＬを構成する際に発生しやすい
ジッタトランスファー特性のピーキングを、（１）式で
表されるＨ(s)mainの特性のメインループ３１０で一次
のＰＬＬの構成することにより、理論上無くすことが可
能となる。
くとるため、２次のＰＬＬを構成する際に発生しやすい
ジッタトランスファー特性のピーキングを、（１）式で
表されるＨ(s)mainの特性のメインループ３１０で一次
のＰＬＬの構成することにより、理論上無くすことが可
能となる。
【００４５】出力ジッタに関しても、（１）式におい
て、ＡΘが固定ゲインのため、それ以上のジッタを発生
することが無いことがわかる。
て、ＡΘが固定ゲインのため、それ以上のジッタを発生
することが無いことがわかる。
【００４６】さらに、ＣＤＲにとって重要な特性である
ジッタトレランス特性に関しては、（２）式において、
±０．２５ＵＩｐｐ以上の位相差、あるいは周波数差が
検出された場合にはＢΘ≠０となり、その結果、サブル
ープ３０２が作用して２次のＰＬＬループとなり、入力
ジッタに対してロックが外れること無く、良好な特性を
得ることができる。
ジッタトレランス特性に関しては、（２）式において、
±０．２５ＵＩｐｐ以上の位相差、あるいは周波数差が
検出された場合にはＢΘ≠０となり、その結果、サブル
ープ３０２が作用して２次のＰＬＬループとなり、入力
ジッタに対してロックが外れること無く、良好な特性を
得ることができる。
【００４７】最後に、ＣＤＲ用途の本ＰＬＬ回路を用い
たデータリカバリーについて述べる。本ＰＬＬ回路に用
いられている位相比較器３０１は、２値出力の位相比較
器のため、位相差による動作特性としては、不感帯をも
たない常に入力信号のセンター、つまり入力信号のアイ
・パターンの中心でＰＬＬ回路がロックすることを容易
にしている。このため、ＢＥＲ（Ｂｉｔ Ｅｒｒｏｒ
Ｒａｔｅ；ビット誤り率）特性を劣化させない。ＢＥＲ
は、入力信号とノイズ（Ｓ／Ｎ Ｒａｔｅ；信号対雑音
比）により、再生データにどれだけのエラーを発生する
かを示したもので、誤り率ともいう。
たデータリカバリーについて述べる。本ＰＬＬ回路に用
いられている位相比較器３０１は、２値出力の位相比較
器のため、位相差による動作特性としては、不感帯をも
たない常に入力信号のセンター、つまり入力信号のアイ
・パターンの中心でＰＬＬ回路がロックすることを容易
にしている。このため、ＢＥＲ（Ｂｉｔ Ｅｒｒｏｒ
Ｒａｔｅ；ビット誤り率）特性を劣化させない。ＢＥＲ
は、入力信号とノイズ（Ｓ／Ｎ Ｒａｔｅ；信号対雑音
比）により、再生データにどれだけのエラーを発生する
かを示したもので、誤り率ともいう。
【００４８】（他の実施形態）上記の本発明の実施形態
では、発振器として、電流制御発振器（ＩＣＯ）を例示
したが、本発明はこれに限定されず、例えば電圧制御発
振器（ＶＣＯ）などでもよい。
では、発振器として、電流制御発振器（ＩＣＯ）を例示
したが、本発明はこれに限定されず、例えば電圧制御発
振器（ＶＣＯ）などでもよい。
【００４９】
【発明の効果】以上説明したように、本発明によれば、
入力信号とＰＬＬ出力信号との位相差あるいは周波数差
の絶対値に依らず固定の２値出力（−１、＋１）をもつ
位相比較器と、固定の３値出力（−１、０、＋１）をも
つ周波数比較器と、ループフィルタと、発振器とにより
ＰＬＬ回路を構成したので、ジッタトランスファー特性
とジッタトレランス特性が独立に制御することが可能で
あり、何ら特別な調整を必要とせずに、広い周波数引き
込み範囲（プルインレンジ）をもち、その結果、デジタ
ル伝送分野（ＳＤＨ／ＳＯＮＥＴ）用途ＣＤＲのＰＬＬ
回路に要求されるジッタ特性（ジッタトランスファー特
性、ジッタトレランス特性、出力ジッタ）を飛躍的に改
善することができる。
入力信号とＰＬＬ出力信号との位相差あるいは周波数差
の絶対値に依らず固定の２値出力（−１、＋１）をもつ
位相比較器と、固定の３値出力（−１、０、＋１）をも
つ周波数比較器と、ループフィルタと、発振器とにより
ＰＬＬ回路を構成したので、ジッタトランスファー特性
とジッタトレランス特性が独立に制御することが可能で
あり、何ら特別な調整を必要とせずに、広い周波数引き
込み範囲（プルインレンジ）をもち、その結果、デジタ
ル伝送分野（ＳＤＨ／ＳＯＮＥＴ）用途ＣＤＲのＰＬＬ
回路に要求されるジッタ特性（ジッタトランスファー特
性、ジッタトレランス特性、出力ジッタ）を飛躍的に改
善することができる。
【００５０】従って、本発明は、デジタル伝送分野での
リジェネレータ用途ＰＬＬ回路としても有効である。ま
た、本発明は、広いプルインレンジをも持つことから、
高データ・レートにおいても自走周波数精度をあまり必
要としないという効果も奏する。
リジェネレータ用途ＰＬＬ回路としても有効である。ま
た、本発明は、広いプルインレンジをも持つことから、
高データ・レートにおいても自走周波数精度をあまり必
要としないという効果も奏する。
【図１】本発明のＣＲＤ用途ＰＬＬ回路の基本構成を示
すブロック図である。
すブロック図である。
【図２】本発明のＣＲＤ用途ＰＬＬ回路を構成する２値
出力の位相比較器の動作特性（Ａ）、および３値出力の
周波数比較器の動作特性（Ｂ）を示すグラフである。
出力の位相比較器の動作特性（Ａ）、および３値出力の
周波数比較器の動作特性（Ｂ）を示すグラフである。
【図３】本発明の一実施形態のＣＲＤ用途ＰＬＬ回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図４】従来のＣＲＤ用途ＰＬＬ回路の構成例を示すブ
ロック図である。
ロック図である。
【図５】従来のＣＲＤ用途ＰＬＬ回路のジッタトランス
ファー特性（Ａ）、およびジッタトレランス特性（Ｂ）
を示すグラフである。
ファー特性（Ａ）、およびジッタトレランス特性（Ｂ）
を示すグラフである。
【図６】従来のＣＲＤ用途ＰＬＬ回路におけるジッタト
ランスファーのピーキング例を示し、（Ａ）はオープン
ループ特性を、（Ｂ）はクローズド特性を示すブロック
図である。
ランスファーのピーキング例を示し、（Ａ）はオープン
ループ特性を、（Ｂ）はクローズド特性を示すブロック
図である。
１０１ 位相比較器 １０２ 周波数比較器 １０３ ループフィルタ（ＬＰＦ） １０４ 信号発振器 ３０１ 位相比較器 ３０２ 周波数比較器 ３０３ 第１の位相比較器用チャージポンプ回路 ３０４ 第２の位相比較器用チャージポンプ回路 ３０５ 周波数比較器用チャージポンプ回路 ３０６ Ｇｍセル回路（Ｖ−Ｉ変換器） ３０８ 電流制御発振器（ＩＣＯ） ３１０ メインループ ３２０ サブループ ４０１ 位相比較器 ４０２ 周波数比較器 ４０３ 第１のチャージポンプ ４０４ 第２のチャージポンプ ４１０ ループフィルタ（ＬＰＦ） ４２０ 電圧制御発振器（ＶＣＯ）
Claims (6)
- 【請求項１】 入力信号とＰＬＬ出力信号を入力して、
該入力信号と該ＰＬＬ出力信号との位相差の絶対値に依
らず固定の２値出力（−１、＋１）をもつ位相比較器
と、 入力信号とＰＬＬ出力信号を入力して、該入力信号と該
ＰＬＬ出力信号との周波数差の絶対値に依らず固定の３
値出力（−１、０、＋１）をもつ周波数比較器と、 前記周波数比較器の出力を入力するループフィルタと、 前記位相比較器の出力と前記ループフイルタの出力を入
力して前記ＰＬＬ出力を生成する信号発振器とを具備す
ることを特徴とするＰＬＬ回路。 - 【請求項２】 前記信号発振器は電流制御発振器である
ことを特徴とする請求項１に記載のＰＬＬ回路。 - 【請求項３】 前記信号発振器は電圧制御発振器である
ことを特徴とする請求項１に記載のＰＬＬ回路。 - 【請求項４】 前記位相比較器の出力を入力する第１お
よび第２のチャージポンプ回路と、前記周波数比較器の
出力を入力する第３のチャージポンプ回路を有し、前記
第１のチャージポンプの出力は前記電流制御発振器の入
力端子に接続し、前記第２および第３のチャージポンプ
回路の出力は前記ループフィルタの入力端子に接続する
ことを特徴とする請求項２に記載のＰＬＬ回路。 - 【請求項５】 前記ループフィルタと前記信号発振器間
にＧｍセル回路またはＶ−Ｉ変換器を接続したことを特
徴とする請求項１なし４のいずれかに記載のＰＬＬ回
路。 - 【請求項６】 前記ＰＬＬ回路の前記入力信号はＮＲＺ
信号であり、前記ＰＬＬ回路はＣＤＲ（クロック／デー
タ・リカバリー回路）用として用いられることを特徴と
する請求項１なし５のいずれかにに記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000391494A JP2002198805A (ja) | 2000-12-22 | 2000-12-22 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000391494A JP2002198805A (ja) | 2000-12-22 | 2000-12-22 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002198805A true JP2002198805A (ja) | 2002-07-12 |
Family
ID=18857620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000391494A Withdrawn JP2002198805A (ja) | 2000-12-22 | 2000-12-22 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002198805A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014030120A (ja) * | 2012-07-31 | 2014-02-13 | Hiroshima Univ | 位相同期ループ回路及びデッドゾーン生成回路 |
| JP2015057891A (ja) * | 2012-09-28 | 2015-03-26 | アナパス・インコーポレーテッド | データ伝送方法及びデータ復元方法 |
| JP2016021628A (ja) * | 2014-07-14 | 2016-02-04 | シナプティクス・ディスプレイ・デバイス合同会社 | Ｃｄｒ回路及び半導体装置 |
| US9729681B2 (en) | 2012-09-28 | 2017-08-08 | Anapass Inc. | Data transmission method and data restoration method |
| CN108964717A (zh) * | 2018-08-02 | 2018-12-07 | 重庆川仪自动化股份有限公司 | 基于单根控制线nrz电流编码电路 |
-
2000
- 2000-12-22 JP JP2000391494A patent/JP2002198805A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014030120A (ja) * | 2012-07-31 | 2014-02-13 | Hiroshima Univ | 位相同期ループ回路及びデッドゾーン生成回路 |
| JP2015057891A (ja) * | 2012-09-28 | 2015-03-26 | アナパス・インコーポレーテッド | データ伝送方法及びデータ復元方法 |
| JP2016140100A (ja) * | 2012-09-28 | 2016-08-04 | アナパス・インコーポレーテッド | データ伝送方法及びデータ復元方法 |
| US9729681B2 (en) | 2012-09-28 | 2017-08-08 | Anapass Inc. | Data transmission method and data restoration method |
| JP2016021628A (ja) * | 2014-07-14 | 2016-02-04 | シナプティクス・ディスプレイ・デバイス合同会社 | Ｃｄｒ回路及び半導体装置 |
| CN108964717A (zh) * | 2018-08-02 | 2018-12-07 | 重庆川仪自动化股份有限公司 | 基于单根控制线nrz电流编码电路 |
| CN108964717B (zh) * | 2018-08-02 | 2021-05-28 | 重庆川仪自动化股份有限公司 | 基于单根控制线nrz电流编码电路 |
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Legal Events
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|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20070402 |
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