JP2002184773A

JP2002184773A - 高誘電率薄膜の成膜方法及び高誘電率薄膜を用いた半導体装置の製造方法

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Publication number: JP2002184773A
Application number: JP2000385907A
Authority: JP
Inventors: Heiji Watabe; 平司渡部
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-12-19
Filing date: 2000-12-19
Publication date: 2002-06-28
Anticipated expiration: 2020-12-19
Also published as: JP4367599B2

Abstract

(57)【要約】【課題】高誘電率薄膜形成時および成膜後の各種工程で
の界面反応層の成長を制御・抑制することができる、電
気的特性に優れた高誘電率薄膜の成膜方法及び高誘電率
薄膜を用いた半導体装置の製造方法の提供。【解決手段】高誘電率薄膜の成膜工程又は成膜後の処理
工程において、雰囲気中残留酸素分圧及び残留水分圧を
所定の値以下に設定することにより、気相中から高誘電
率薄膜を透過してシリコン基板との界面に供給される酸
素量を低減してシリコン基板界面に形成される界面反応
膜の膜厚を原子層レベルに制御し、ゲート絶縁膜として
用いるZrO₂等の高誘電率薄膜の膜厚を大きくすることに
より、ゲート層を流れるトンネル電流の低減を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高誘電率薄膜の成
膜方法及び高誘電率薄膜を用いた半導体装置の製造方法
に関し、特に、MOSFET（Metal-Oxide-Semiconductor Fi
eld-Effect Transistor）の高集積化と高速化に不可欠
な極薄ゲート絶縁膜層の成膜に用いて好適な高誘電率薄
膜の成膜方法及び高誘電率薄膜を用いた半導体装置の製
造方法に関する。

【０００２】

【従来の技術】シリコン酸化膜はプロセス上の安定性や
優れた絶縁特性を有し、MOSFETのゲート絶縁膜材料とし
て用いられている。近年の素子微細化と共にゲート絶縁
膜の薄層化が進んでおり、ゲート長が１００ｎｍ程度以
下になるとスケーリング則の要請からゲート絶縁膜であ
るシリコン酸化膜の厚さは１．５ｎｍ以下であることが
必要となっている。しかし、この様な極薄の絶縁膜を用
いた場合、ゲートバイアス印加時に絶縁層を挿んでのト
ンネル電流がソース／ドレイン電流に対して無視できな
い値となり、MOSFETの高性能化と低消費電力化における
大きな課題となっている。

【０００３】そこで、実効的なゲート絶縁膜を薄くし、
かつトンネル電流をデバイス設計上の許容値内に抑える
為の研究開発が進められている。その一つの方法は、シ
リコン酸化膜中に窒素を添加する事で純粋なシリコン酸
化膜に比べて誘電率を増大させ、物理的な膜厚を薄層化
する事なしに実効的なゲート絶縁層の膜厚を減少させる
方法であるが、シリコン酸化膜への窒素添加による高誘
電率化には限界があることが指摘されている。

【０００４】二つ目の方法は、誘電率３．９であるシリ
コン酸化膜に代わって、誘電率１０以上の薄膜材料、ま
たはこれらの材料とシリコンとの複合材料であるシリケ
ート薄膜をゲート絶縁膜に採用するという方法である。
この様な高誘電率薄膜としては、Al₂O₃、ZrO₂やHfO₂、
およびY₂O₃などの希土類元素酸化物、さらにはランタノ
イド系元素の酸化物が候補材料として検討されている。
これらの高誘電率膜を用いれば、ゲート長を微細にして
もスケーリング則に則ったゲート絶縁膜容量を保持しつ
つ、ゲート絶縁膜としてトンネル電流を防げる厚さにす
ることができる。

【０００５】なお、ゲート絶縁膜の種類によらず、ゲー
ト絶縁膜材料がシリコン酸化膜であると仮定して、ゲー
ト容量から逆算して得られるシリコン酸化膜の膜厚をシ
リコン酸化膜換算膜厚と呼ぶ。すなわち、絶縁膜とシリ
コン酸化膜の比誘電率をそれぞれεｈ、εｏとし、絶縁
膜の厚さをｄｈとした時、シリコン酸化膜換算膜厚ｄe
は、式１で与えられる。

【０００６】

【０００７】式１は、εｏに較べて大きな誘電率εｈを
もった材料を用いれば、絶縁膜が厚くても薄いシリコン
酸化膜と同等になりうることを示している。すなわち、
シリコン酸化膜の比誘電率εｏは３．９程度なので、例
えばεｈ＝３９の高誘電体膜を用いれば１５ｎｍの厚さ
にしても１．５ｎｍのシリコン酸化膜換算膜厚になり、
トンネル電流を激減できるということになる。

【０００８】

【発明が解決しようとする課題】しかしながら、上述し
たように、各種の高誘電率薄膜はゲート絶縁膜として優
れた特性を有するが、高誘電率薄膜の成膜時および成膜
後の加熱工程で、シリコン基板との界面にシリコン酸化
膜を主成分とした界面遷移層が形成されるという問題が
ある。

【０００９】MOSFETにおけるゲート絶縁膜の作製では、
高誘電率薄膜に比べて誘電率の低い界面層（シリコン酸
化膜層）が形成されると、実効的な絶縁層厚が増加して
しまうため、シリコン酸化膜換算膜厚で１．５ｎｍ以下
の極薄ゲート絶縁膜開発において大きな課題となってい
る。例えば、厚さｄｈ、比誘電率εｈの高誘電体の下に
比誘電率εｏのシリコン酸化膜がｄｏの厚さで存在する
と、単位面積当たりの容量は式２のようになる。

【００１０】

【００１１】εeは複合膜を単一膜と見なした場合の実
効的な比誘電率である。従って、シリコン酸化膜換算膜
厚は式３のようになる。

【００１２】

【００１３】ここで、仮に、シリコン酸化膜が存在せず
（ｄｏ＝０）、εｈ＝３９の高誘電率膜を採用して１．
５ｎｍ厚の換算膜厚とするには、１５ｎｍの厚さにすれ
ばよいが、１ｎｍのシリコン酸化膜が界面に存在した場
合には、高誘電率膜の膜厚は５ｎｍにしなければならな
い。εｈがさらに小さい場合には、シリコン酸化膜が挟
まれば膜厚はますます小さいものとなり、トンネル電流
を防ぐことができなくなってしまう。

【００１４】高誘電率薄膜の成膜では、一般的に膜厚の
均一性や膜質がシリコン酸化膜に比べて悪いため、高誘
電率薄膜自体の薄層化にも限界がある。この結果、界面
シリコン酸化膜層を薄くして、高誘電率層の膜厚を比較
的厚く設定しないと優れた特性を期待できない。従っ
て、界面シリコン酸化膜層の増減を原子層レベルでコン
トロールしなければ製造でのロッド間、ロッド内、さら
にウエハ間でのシリコン酸化膜換算膜厚deの制御が実質
的に困難となる。

【００１５】この様に原子層レベルでの界面層制御が要
求されるにも関わらず、MOSFETの製造工程ではドーパン
ト活性化のために１０００℃前後の熱処理が必要であ
り、従来技術では界面層の熱安定性確保が困難である。
また、高誘電率薄膜の成膜時においても、基板との界面
に反応層（酸化膜層）が形成されることが報告されてお
り、上述の熱安定性と共にデバイス開発上の大きな課題
である。

【００１６】上記高誘電率膜形成後の高温での熱処理工
程を回避する対応策としては、ダミーゲート電極作製後
にドーパント活性化の為の高温熱処理を実施し、ダミー
ゲート等を除去してから高誘電体ゲート薄膜を堆積する
方法が検討されている。しかしながら、本手法では製造
プロセスが複雑となるだけでなく、ダミーゲート除去工
程時に発生する汚染等の問題が生じてしまう。従って、
従来のMOSFET製造プロセスの利点を生かすためには、高
誘電率ゲート薄膜とシリコン基板界面の高温下での熱安
定性を確保する事が必要である。

【００１７】一方、高誘電率薄膜とシリコン基板との界
面特性の理解が不十分であるのに対して、シリコンとシ
リコン酸化膜との界面は電気的な欠陥準位密度が少な
く、またシリコン酸化膜は高誘電体薄膜に比べてバンド
ギャップが大きいため、デバイス特性の観点からは高誘
電率薄膜との界面にシリコン酸化膜層が存在する方が望
ましい。しかし、上述の様に、極薄ゲート絶縁層の実現
には、誘電率の低いシリコン酸化膜層（界面層）の厚さ
は数原子層程度である事が要求される。

【００１８】以上の点を総合的に勘案すると、シリコン
基板と高誘電率薄膜との界面にシリコン酸化膜層を意図
的に挿入した工程を採用するかどうかに関らず、高誘電
率薄膜の成膜やその後の処理工程において、界面遷移層
（酸化膜層）の形成や成長を原子層レベルで制御・抑制
する技術を確立する事が重要となっている。

【００１９】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、高誘電率薄膜形成時お
よび成膜後の各種工程での界面反応層の成長を制御・抑
制することができる、電気的特性に優れた高誘電率薄膜
の成膜方法及び高誘電率薄膜を用いた半導体装置の製造
方法を提供することにある。

【００２０】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、高誘電率薄膜の成膜を、シリコン基板界
面に形成される界面反応膜の膜厚を原子層レベルに制御
可能な、所定の残留酸素分圧及び残留水分圧以下の雰囲
気中で行うものである。

【００２１】本発明においては、前記所定の残留酸素分
圧及び残留水分圧が、１×１０^-4Torr、又は、５×１０
^-6Torrに設定される構成とすることができる。

【００２２】また、本発明においては、前記高誘電率薄
膜の成膜工程が、前記高誘電率薄膜を構成する金属層を
堆積する工程と、該金属層に酸化処理を施す工程とから
なり、前記酸化処理工程における前記所定の残留酸素分
圧及び残留水分圧が、１×１０^-4Torrに設定されること
構成とすることもできる。

【００２３】また、本発明においては、前記高誘電率薄
膜が、ゲート絶縁膜として用いられることが好ましい。

【００２４】また、本発明は、高誘電率薄膜の成膜後の
処理工程を、シリコン基板界面に形成される界面反応膜
の膜厚を原子層レベルに制御可能な、所定の残留酸素分
圧及び残留水分圧以下の雰囲気中で行うものである。

【００２５】本発明においては、前記所定の残留酸素分
圧及び残留水分圧が、１×１０^-4Torr、５×１０^-6Tor
r、又は、１×１０^-8Torrに設定される構成とすること
ができる。

【００２６】また、本発明においては、前記成膜後の処
理が、ドーパントの活性化処理を含むことことが好まし
い。

【００２７】また、本発明においては、前記高誘電率薄
膜の成膜又は前記成膜後の処理を、減圧雰囲気下又は不
活性ガスを含む雰囲気下で行うことが好ましい。

【００２８】このように、本発明は上記構成により、高
誘電率薄膜とシリコン基板との界面遷移層（シリコン酸
化膜層）の成長を制御・抑制することができ、実効的な
ゲート絶縁膜厚を薄層化することにより、ゲート層を流
れるトンネル電流を飛躍的に低減させ、高性能かつ低消
費電力のMOSFETを製造することができる。

【００２９】

【発明の実施の形態】本発明に係る高誘電率薄膜の成膜
方法は、その好ましい一実施の形態において、高誘電率
薄膜の成膜工程又は成膜後の処理工程において、雰囲気
中残留酸素分圧及び残留水分圧を所定の値以下に設定す
ることにより、気相中から高誘電率薄膜を透過してシリ
コン基板との界面に供給される酸素量を低減してシリコ
ン基板界面に形成される界面反応膜の膜厚を原子層レベ
ルに制御し、ゲート絶縁膜として用いるZrO₂等の高誘電
率薄膜の膜厚を大きくすることにより、ゲート層を流れ
るトンネル電流の低減を図るものである。

【００３０】具体的には、高誘電率薄膜の成膜時におい
ては、雰囲気中の残留酸素分圧を１×１０^-4Torr以下に
低減することで界面反応層（酸化層）の成長を１ｎｍ以
下に抑制することができ、残留酸素分圧を５×１０^-6To
rr以下に低減することで界面反応層の成長を０．３ｎｍ
以下に抑制することが可能となり、高誘電率薄膜の成膜
工程を減圧下あるいは不活性ガスを含む雰囲気下で行う
場合にも、上述の様に残留酸素分圧と水分圧を低減する
ことによって界面反応層の成長を抑制することが可能と
なる。

【００３１】また、高誘電率薄膜成膜後の処理工程にお
いては、残留酸素分圧ならびに水分圧を１×１０^-8Torr
以下とすることで界面反応を停止させることができ、こ
れらの分圧を５×１０^-6Torr以下にすることで界面反応
層を０．３ｎｍ以下に、１×１０^-4Torr以下にすること
で界面反応層を１ｎｍ以下に抑制することができる。更
に、この高誘電率薄膜処理工程を減圧下あるいは不活性
ガスを含む雰囲気中で実施する場合でも、上記に示した
ような低残留酸素分圧ならびに低残留水分圧条件下で処
理することで、界面反応層の成長を停止または抑制する
ことが可能である。特に、界面反応の進行は高温下で顕
著となるため、残留酸素分圧と水分圧の低減効果は加熱
処理工程に対して顕著となる。

【００３２】ここで、残留酸素分圧と水分圧の低減効果
について、図１を参照して以下に説明する。ZrO₂やHfO₂
などの高誘電率薄膜とシリコン基板との界面には、シリ
コン酸化膜を主成分とした界面遷移層（シリケート層の
場合もある）が形成されることが報告されている。この
問題を解決するプロセス改善において重要な事項は、図
１に示すように、界面酸化を引き起こす酸素は高誘電率
薄膜層１０３中から供給されるのではなく、気相中の残
留酸素１０６が高誘電率薄膜層１０３を透過してシリコ
ン基板１０１との界面に到達し、シリコン原子１０４と
結合することによってシリコン基板１０１の酸化反応が
進行している点である。

【００３３】この現象は、シリコン基板１０１上にZrO₂
等の高誘電率薄膜１０３を堆積した試料を残留酸素（残
留水分）が存在する雰囲気下で熱処理した場合には界面
酸化層が成長するのに対して、１×１０^-8Torr以下の超
高真空中で熱処理を行った場合では界面酸化膜層が全く
成長しない実験事実から明らかである。

【００３４】また、一般に種々の熱処理工程において、
雰囲気中の残留酸素や残留水分がシリコン基板の酸化を
引き起こすことは周知である。しかし、シリコン酸化膜
については、残留酸素が存在してもドーパント活性化の
ための１０００℃以上の熱処理を実施してもシリコン酸
化膜厚が増加する問題は生じない。これは、シリコン酸
化膜層を透過する酸素量は、上述の高誘電率膜中を透過
する酸素量に比べて非常に少ないため、熱処理工程で残
留酸素が存在してもシリコン酸化膜とシリコン基板との
界面での酸化反応は進行しないからである。従って、上
述の高誘電率薄膜を用いる場合には、従来技術に比べて
遥かに高精度にプロセス雰囲気中の残留酸素分圧や残留
水分圧を制御することが重要となる。

【００３５】さらに同様の現象は、高誘電率薄膜の成膜
時やその後の電極形成等の成膜プロセスにおいて、高誘
電率薄膜層の一部が処理雰囲気に曝される際にも当ては
まり、シリコン酸化膜に対しては問題とならない程度の
残留酸素や水分が気相中に存在する場合でも、高誘電率
薄膜を有するデバイスの作製工程では界面酸化膜層の成
長によって致命的な問題が生じる。

【００３６】以上の作用を考慮すれば、高誘電率薄膜を
有するデバイスの製造工程においては、界面酸化膜層の
増加量として許容される値を把握し、各プロセス中の残
留酸素分圧を制御することが必要である。例えば、キャ
パシターなどの様に、絶縁層厚がまだ原子レベルにまで
薄層化されていない工程では、１ｎｍ程度の界面反応層
の成長が許される場合があるが、MOSFETのゲート絶縁膜
の作製においては注意が必要であり、特にシリコン酸化
膜換算膜厚で１．５ｎｍを下回るような極薄ゲートを作
製する場合には、数原子層の界面酸化層の成長が素子特
性を大きく左右するため、残留酸素分圧や水分圧の厳密
な制御が必要となる。

【００３７】また、界面電気特性改善のため、高誘電率
薄膜とシリコン基板との界面に原子層厚のシリコン酸化
膜層を挿入した構造においても、各種のプロセス工程に
よって初期の積層構造から界面酸化膜厚の原子層程度の
増加を精密に制御しなければならない。

【００３８】このように、絶縁層厚増加の許容値により
要求される残留酸化分圧のレベルが異なるが、本発明で
は、高誘電率薄膜の膜厚制御性等を勘案してシリコン酸
化膜換算膜厚を１．５ｎｍ以下とすることができる代表
的なプロセス条件を例示している。具体的には、界面酸
化膜層の膜厚が略１ｎｍ、略０．３ｎｍとなる残留酸素
分圧や残留水分圧を各々規定し、極薄ゲート絶縁膜形成
の指標としている。

【００３９】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の一実施例について、図２及
び図３を参照して説明する。図２は、本実施例の高誘電
率薄膜の成膜プロセスを工程順に示したフロー図であ
り、図３は、本実施例の高誘電率薄膜の成膜に用いるプ
ロセス装置の例を示す断面図である。

【００４０】以下、図２のフロー図に従って、本実施例
の成膜方法によりZrO₂/SiO₂/Si積層構造からなる高誘電
体ゲート絶縁層を有するMOSFETデバイスの作製を行った
例について説明する。本実施例は、シリコン基板２０１
と高誘電率薄膜層２０５との界面に意図的に３原子層厚
のシリコン酸化膜層２０３を挿入した場合の成膜プロセ
スを示すものであり、このシリコン酸化膜層２０３上へ
のZrO₂膜の形成は、金属Zr層を堆積後に減圧酸素雰囲気
中で金属層を酸化処理することにより行った。なお、図
２では簡略化のために素子作製領域のみを模式化して示
すこととする。

【００４１】まず、図２（ａ）に示すように、シリコン
ウエハ洗浄後にフッ酸溶液処理によりその表面を水素原
子２０２にて終端したシリコン基板２０１を、図３に示
した極薄ゲート絶縁膜形成装置の試料交換室に導入し
た。そして、交換室の真空排気後、シリコン基板２０１
を処理室に搬送し、真空中５００℃にて熱処理を施し、
表面を終端していた水素を脱離させて清浄なシリコン表
面を得た。さらに、熱処理温度を８５０℃に上げ、真空
中で保持して高温下でのシリコン原子の表面拡散と昇華
反応によってデバイス作製領域の平坦化処理を実施した
（図２（ｂ）参照）。本工程により、原子間力顕微鏡で
測定した表面粗さの指標ＲＭＳは０．１７ｎｍ以下とな
り、原子レベルで平坦な表面が形成された事を確認し
た。

【００４２】シリコン基板２０１表面に意図的に原子層
レベルのシリコン酸化膜層２０３を形成する工程では、
以下の様に酸化条件を階段状に変化させることで原子層
毎の酸化工程を実施した。まず、水素脱離、平坦化が完
了したシリコン基板２０１を基板温度６３５℃、酸素分
圧２×１０^-6Torrにて１０分間酸化処理を行い、表面か
ら第２原子層目までを酸化し、その後、基板温度７２０
℃、酸素分圧４×１０ ^-5Torrに酸化条件を変えて２０分
間の処理を実施し、第３原子層目までの酸化を完了した
（図２（ｃ）参照）。

【００４３】本工程は、過去に報告されているシリコン
表面の原子層毎の酸化処理条件に基づくプロセスであ
り、上記の工程によって３原子層厚（約０．６ｎｍ）の
シリコン酸化膜層２０３が形成されていることをＸ線光
電子分光法や電子顕微鏡法によって確認した。

【００４４】上記の酸化膜形成工程に続いて、基板温度
を室温に下げ、酸素ガスの排気を十分に行った後、電子
ビーム蒸着法によりZr金属原料をシリコン酸化膜層２０
３上に供給してZr堆積層２０４を形成した（図２（ｄ）
参照）。その後、再び処理室中に酸素ガスを導入し、基
板温度５５０℃、酸素分圧１×１０^-4Torrの条件でZr堆
積層２０４の酸化処理を行い、ZrO₂層２０５を形成した
（図２（ｅ）参照）。

【００４５】上記の酸化処理では、基板温度が５５０℃
と比較的低温であるため、界面シリコン酸化膜層２０３
が初期膜厚から増加しないことを、光電子分光ならびに
電子顕微鏡による断面構造の観察から確認した。また、
上記の様な金属膜の堆積と酸化工程を分離した高誘電率
薄膜作製法以外でも、原料ガス中の残留酸素分圧を低減
することで、界面シリコン酸化膜層の膜厚が増加しない
ことを同様の手法で確認した。

【００４６】これに対して、上記のZr膜２０４堆積後の
酸化処理を基板温度７００℃（酸素分圧１×１０^-4Tor
r）として実施した場合には、ZrO₂層２０５とシリコン
基板２０１との界面酸化反応が進行し、シリコン酸化膜
厚が０．６ｎｍから約１ｎｍにまで増加した。

【００４７】その後、Zr堆積層２０４を５５０℃にて酸
化処理したZrO₂層２０５（約２ｎｍ）／シリコン酸化膜
層２０３（０．６ｎｍ）／シリコン基板２０１からなる
積層構造試料を極薄ゲート絶縁膜形成装置から取出し、
ポリシリコンゲート形成、ならびにソース・ドレイン領
域２０７、２０８のイオン注入を実施した（図２（ｆ）
参照）。これらの成膜およびイオン注入等の工程におい
ても、ウエハ試料を昇温する場合には雰囲気中の残留酸
素分圧と残留水分圧を１×１０^-6Torr以下に低減するこ
とで、界面シリコン酸化膜層２０３の成長を抑制できる
ことを確認している。

【００４８】さらに、上記試料のドーパントの活性化処
理では、１×１０^-6Torr以下の高真空下、または残留酸
素分圧ならびに残留水分圧が１×１０^-6Torr以下の高純
度の不活性ガス雰囲気中で１０５０℃の熱処理を実施し
た。その結果、界面シリコン酸化膜層の増加を０．２ｎ
ｍ未満に抑えることに成功した。一方、上述の熱処理工
程で、巻き込み酸化が起きる開放型の石英炉の様な残留
酸素分圧や水分圧を意図的に低減していない熱処理炉を
用いた場合では、高誘電率ゲート薄膜が気相と接触した
ゲート端部等において界面シリコン酸化膜層の増加を観
測し、本発明の効果を確認した。

【００４９】この工程で作製したMOSFETについて、MOS
容量を測定した結果、シリコン酸化膜に換算した実効的
なゲート絶縁膜厚は約１．１ｎｍであった。また、電流
−電圧測定の結果、１Ｖ印加時に絶縁層間を流れるトン
ネル電流は０．０５Ａ/ｃｍ²未満であった。

【００５０】上記の実施例は、代表的な高誘電率薄膜で
あるZrO₂について示したが、これ以外の高誘電率薄膜材
料の候補としては、Ta₂O₅、Nb₂O₅、Al₂O₃、HfO₂や希土
類元素の酸化物であるScO₃、Y₂O₃、さらにはランタノイ
ド系元素の酸化物であるLa₂O ₃、CeO₃、Pr₂O₃、Nd₂O₃、S
m₂O₃、Eu₂O₃、Gd₂O₃、Tb₂O₃、Dy₂O₃、Ho₂O₃、Er₂O₃、Tm
₂O₃、Yb₂O₃、Lu₂O₃があり、これらの典型的な誘電率は
１０〜３０程度である。さらに上述の材料とシリコンと
の３元系材料薄膜についても高誘電率薄膜としての応用
が考えられている。これらの材料系についても、本実施
例で示した高誘電率薄膜中の酸素透過による界面反応層
の形成は重大な問題であり、成膜中および処理中の残留
酸素分圧ならびに残留水分圧低減による界面反応層（酸
化膜層）の成長抑制（停止）が有効な技術となる。

【００５１】このように、本実施例の高誘電率薄膜の成
膜プロセスでは、金属層２０４の酸化処理、ドーパント
活性化処理等の熱処理の際に、残留酸素分圧ならびに残
留水分圧を所定の値以下（１×１０^-4Torr、１×１０^-6
Torr等）に低減することにより、高誘電率薄膜層２０５
とシリコン基板２０１との間に形成される界面遷移層
（シリコン酸化膜層）の成長を抑制し、ゲート層を流れ
るトンネル電流を飛躍的に低減させた高性能かつ低消費
電力のMOSFETデバイスを製造することができる。

【００５２】なお、本実施例では、予め数原子層厚のシ
リコン酸化膜２０３を形成するプロセスについて説明し
たが、このシリコン酸化膜２０３が無くてもシリコン酸
化膜換算膜厚を１．５ｎｍ以下にすることができる。ま
た、高誘電率薄膜層２０５の形成を金属層２０４堆積
後、酸化処理を施すことによって行ったが、高誘電率薄
膜層２０５を直接成膜しても良い。更に、本実施例で
は、高誘電率薄膜層２０５をゲート絶縁膜として用いる
例について説明したが、本発明は上記実施例に限定され
るものではなく、ゲート絶縁膜以外の高誘電率薄膜を必
要とする部位に本発明の高誘電率薄膜を形成しても良い
ことは明らかである。

【００５３】

【発明の効果】以上説明したように、本発明の高誘電体
薄膜の成膜方法および処理方法によれば、成膜中および
処理中の残留酸素分圧ならびに残留水分圧を所定の値以
下に低減することにより、高誘電率薄膜とシリコン基板
との界面遷移層（シリコン酸化膜層）の成長を制御・抑
制することができるという効果がある。そして、実効的
なゲート絶縁膜厚を１ｎｍレベルにまで薄層化すること
により、ゲート層を流れるトンネル電流を飛躍的に低減
させ、高性能かつ低消費電力のMOSFETを製造することが
可能となるという効果がある。

【図面の簡単な説明】

【図１】シリコン基板上にシリコン酸化膜が形成される
様子を模式的に示す断面図である。

【図２】本発明の一実施例に係るZrO₂/SiO₂/Si積層ゲー
ト構造を作製する場合のプロセス工程を示す図である。

【図３】本発明の高誘電体薄膜を成膜するプロセス装置
の例を示す断面図である。

【符号の説明】

１０１シリコン基板１０２界面シリコン酸化膜層１０３高誘電率薄膜層１０４シリコン原子１０５酸素原子１０６気相中残留酸素２０１シリコン基板２０２表面水素２０３シリコン酸化膜層２０４金属（Zr）堆積層２０５高誘電率薄膜（ZrO₂）層２０６ゲート電極２０７ソース領域２０８ドレイン領域３０１試料導入室３０２処理室３０３搬送系３０４基板加熱機構３０５シリコンウエハ３０６電子ビーム蒸着器３０７酸素ガス導入機構３０８真空排気系

Claims

【特許請求の範囲】

【請求項１】高誘電率薄膜の成膜を、シリコン基板界面
に形成される界面反応膜の膜厚を原子層レベルに制御可
能な、所定の残留酸素分圧及び残留水分圧以下の雰囲気
中で行うことを特徴とする高誘電率薄膜の成膜方法。
【請求項２】前記所定の残留酸素分圧及び残留水分圧
が、１×１０^-4Torr、又は、５×１０ ^-6Torrに設定され
ることを特徴とする請求項１記載の高誘電率薄膜の成膜
方法。
【請求項３】前記高誘電率薄膜の成膜工程が、前記高誘
電率薄膜を構成する金属層を堆積する工程と、該金属層
に酸化処理を施す工程とからなり、前記酸化処理工程に
おける前記所定の残留酸素分圧及び残留水分圧が、１×
１０^-4Torrに設定されることを特徴とする請求項１記載
の高誘電率薄膜の成膜方法。
【請求項４】前記高誘電率薄膜の成膜を、減圧雰囲気下
又は不活性ガスを含む雰囲気下で行うことを特徴とする
請求項１乃至３のいずれか一に記載の高誘電率薄膜の成
膜方法。
【請求項５】前記高誘電率薄膜が、ゲート絶縁膜として
用いられることを特徴とする請求項１乃至４のいずれか
一に記載の高誘電率薄膜の成膜方法。
【請求項６】前記高誘電率薄膜が、ZrO₂、Ta₂O₅、Nb
₂O₅、Al₂O₃、HfO₂、ScO₃、Y₂O₃、La₂O₃、CeO₃、Pr₂O₃、
Nd₂O₃、Sm₂O₃、Eu₂O₃、Gd₂O₃、Tb₂O₃、Dy₂O₃、Ho₂O₃、E
r₂O₃、Tm₂O₃、Yb₂O₃、Lu₂O₃のいずれか一を含むことを
特徴とする請求項１乃至５のいずれか一に記載の高誘電
率薄膜の成膜方法。
【請求項７】高誘電率薄膜の成膜後の処理工程を、シリ
コン基板界面に形成される界面反応膜の膜厚を原子層レ
ベルに制御可能な、所定の残留酸素分圧及び残留水分圧
以下の雰囲気中で行うことを特徴とする半導体装置の製
造方法。
【請求項８】前記所定の残留酸素分圧及び残留水分圧
が、１×１０^-4Torr、５×１０^-6Torr、又は、１×１０
^-8Torrに設定されることを特徴とする請求項７記載の半
導体装置の製造方法。
【請求項９】前記成膜後の処理が、加熱処理である、請
求項７又は８に記載の半導体装置の製造方法。
【請求項１０】前記成膜後の処理が、ドーパントの活性
化処理を含む、請求項７又は８に記載の半導体装置の製
造方法。
【請求項１１】前記成膜後の処理を、減圧雰囲気下又は
不活性ガスを含む雰囲気下で行うことを特徴とする請求
項７乃至１０のいずれか一に記載の半導体装置の製造方
法。
【請求項１２】請求項７乃至１１のいずれか一に記載の
処理を、少なくとも１回含む半導体装置の製造方法。