JP2002175198A - 演算処理装置および演算処理装置のデバッグ方法とそのシステム - Google Patents

Abstract

(57)【要約】 【課題】プログラムの実行軌跡のトレースをするために
記憶するデータ量をより少なくしたオンチップデバッガ
搭載の集積回路を提供する。 【解決手段】命令実行数カウンタ２１で分岐命令間で連
続して実行される命令数を計数しておき、分岐命令発生
時にはこれをトレースメモリ２８に記憶する。これによ
り分岐元アドレスは特定できる。直接分岐命令について
は、プログラムを解析すれば分岐命令および分岐先アド
レスが検出できるので、これらの記憶は行なわない。間
接分岐命令については、コード化部２４において命令を
８ビットのコードに変換し、アドレスラッチ２５でラッ
チした分岐先アドレスとともに記憶する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サをコア回路として内蔵するたとえば特定用途向けの集
積回路チップなどの演算処理装置に関し、特に、プログ
ラムのデバッグが容易な演算処理装置、その演算処理装
置のデバッグ方法およびその演算処理装置のデバッグシ
ステムに関する。

【０００２】

【従来の技術】半導体集積回路の進展により、マイクロ
プロセッサをコア回路として収容し、さらに周辺回路や
特定用途の専用回路を収容した、たとえば特定用途向け
の演算処理装置が広く使用されるようになってきてい
る。このような構成の半導体チップ、すなわちマイクロ
コンピュータを有するシステムの開発、特にその最も重
要な工程の１つであるプログラムの開発段階において
は、プログラムの誤りを発見し修正するためのデバッグ
の支援システムとして、従来よりエミュレータ装置（Ｉ
ＣＥ：In Circuit Emulator ）が用いられてきた。

【０００３】従来のエミュレータ装置の一般的な構成を
図６に示す。図６に示すように、エミュレータ装置（Ｉ
ＣＥ）９２は、エミュレーション処理をするための種々
のデータを記憶するエミュレーション・メモリ９３、実
行されるアドレスおよび状態を順に記憶するためのトレ
ース・メモリ９４、および、設定したブレークポイント
で動作を止めるためのブレークポイント回路９５などの
構成部を有する。このエミュレータ装置９２は、アドレ
スバス、データバス、制御信号線などの多数の信号線を
有するバス９６を介して、マイクロプロセッサコア（Ｃ
ＰＵ）９１を有する評価用チップ（エバチップ）９０と
同一基板上であるいはケーブルで接続されている。そし
てこのような構成により、ブレークポイントを設定した
コードまたはアドレスで動作を止めたり、また、設定し
た所定期間のプログラムカウンタの値やデータなどをト
レースメモリ９４に記憶してプログラムの動作軌跡を追
跡するなどして、評価用チップ９０の動作をデバッグす
る。

【０００４】ところで、最近のＣＰＵの高速化などによ
り、図６に示したような従来のエミュレータ装置を用い
たデバッグが困難になっている。その最も大きな要因の
１つとして、ＩＣＥとエバチップ間のデータの伝送が、
ＣＰＵの高速化に追いつかない、すなわち、ＣＰＵの動
作周波数に応じたデータ伝送ができないという問題があ
る。これは、デバッグを行なう場合は動作周波数を遅く
してもいいチップ、システムであれば問題とならない
が、デバッグといえども、動作周波数を落とせないよう
なシステム、たとえば近年広く使用されるようになって
いる、リアルタイム処理を行なう組み込み型のチップに
おいては、致命的な問題となる。たとえば、ＶＴＲのサ
ーボ系の処理を行なうチップにおいては、ブレークすら
できずに制御対象を止めないで動作させなければならな
い場合や、ブレークするとモータが異常回転するなど何
らかの障害が発生する場合があり、従来のＩＣＥを使用
することはできない。

【０００５】このような問題の解決策として、近年、い
わゆるオン・チップ・デバッグ機能搭載のチップが登場
してきている。マイクロプロセッサ・コアの内部バスに
直接アクセスできるデバッグ専用回路を設けたり、命令
セットにデバッグ専用命令を具えたりするなどしたチッ
プであり、経済的にも安価で済むことから急激に普及し
ている。しかしながら、そのようなオン・チップ・デバ
ッグ機能においては、ブレークやシングルステップ実行
は実現できるが、トレース機能に関しては、大容量のメ
モリ搭載がネックとなって実現できていない。そのた
め、トレース情報のみを外部に出すようにしている場合
が多い。またその場合、外部に出力する信号線の本数を
少なくするために、トレース情報を圧縮して出力するこ
となどが行なわれている。

【０００６】そのようなオン・チップ・デバッグ機能を
有するマイクロプロセッサとしては、特開平５−１５８
７３４号公報に記載のマイクロプロセッサや、特開２０
００−１８４５８１号公報に記載の情報処理装置があ
る。特開平５−１５８７３４号公報に記載のマイクロプ
ロセッサにおいては、分岐処理間の実行命令数を出力す
ることにより、トレース情報を出力しているものとして
いる。この時、間接分岐処理が起きた場合には分岐先ア
ドレスをも出力し、プログラムの追跡が行なえるように
している。直接分岐処理の場合は、分岐したことだけが
わかれば、命令を解析することにより分岐先を検出する
ことができるため、このような情報でも十分トレースが
行なえる。また、特開２０００−１８４５８１号公報に
記載の情報処理装置においては、データ分岐情報をデー
タアクセス情報の間に挿入して切り換えて出力すること
により、また、分岐アドレスについては分岐元と分岐先
のアドレスの差分を用いることにより、出力するデータ
幅を小さくするようにしている。

【０００７】

【発明が解決しようとする課題】しかしながら、これま
でのマイクロプロセッサにおいては、前述したようにト
レース情報を圧縮したとしても、未だある程度大きな容
量となり、出力しなければならない、または記憶しなけ
ればならない情報をより少なくしたいという要望があ
る。トレースメモリを十分小さくすることができれば、
チップ上にトレースメモリを搭載することも可能であ
る。そしてそのような形態は、トレースに関しては外部
のＩＣＥを利用せざるを得ないという現状の形態と比べ
て、よりデバッグが容易かつ安価に行なえるようになり
有効である。

【０００８】したがって本発明の目的は、プログラムの
実行軌跡のトレースをするために記憶するデータ量を、
より少なくすることのできる演算処理装置を提供するこ
とにある。また、本発明の他の目的は、プログラムの実
行軌跡のトレースをするために記憶するデータ量を、よ
り少なくすることのできる演算処理装置のデバッグ方法
およびそのシステムを提供することにある。

【０００９】

【課題を解決するための手段】前記課題を解決するため
に、本発明に係る演算処理装置は、一連の命令の列より
入力される各命令に基づいて所定の演算処理を実行する
演算処理手段と、前記実行される命令が、分岐命令であ
って、分岐成立時に分岐先の決定に前記一連の命令の列
以外の他の情報を必要とする間接分岐命令であることを
検出する分岐命令検出手段と、前記間接分岐命令が検出
された場合に、当該間接分岐命令の種類を示すコードお
よび前記分岐先を示す情報を出力する分岐情報出力手段
とを有する。

【００１０】好適には、前記分岐命令検出手段は、さら
に、前記実行される命令が、分岐命令であって、分岐先
を前記一連の命令の列の情報より決定することのできる
直接分岐命令であることを検出し、前記分岐情報出力手
段は、前記直接分岐命令が検出された場合は、直前に実
行した分岐命令から当該検出した直接分岐命令までの間
に実行した命令の数を出力する。また好適には、前記出
力される各情報を記憶するトレースメモリをさらに有す
る。

【００１１】また好適には、前記分岐情報出力手段は、
計数する直前に実行した分岐命令以降に順に実行する命
令の数が所定の出力最大数に達した場合は、当該所定の
数を出力し、前記計数する順に実行した命令の数より前
記出力最大数差し引いて、引き続き前記計数を続ける。
また好適には、前記間接分岐命令の種類を示すコードと
して、各間接分岐命令に対して、分岐命令のアドレスと
分岐先のアドレスの差が生じるＬＳＢ側のビット数に応
じて、複数のコードを割り当て、前記分岐情報出力手段
は、前記間接分岐命令が検出された場合に、当該間接分
岐命令の種類、および、当該間接分岐命令のアドレスお
よび分岐先のアドレスに基づいて前記コードを決定し、
当該決定したコードおよび前記分岐先アドレスの前記コ
ードに対応したＬＳＢ側の所定のビットを、前記分岐先
を示す情報として出力する。

【００１２】また好適には、前記分岐情報出力手段は、
前記直接分岐命令が検出された場合であって、所定の期
間前記分岐先を示す情報が出力されなかった場合には、
当該分岐命令が直接分岐命令であることを示すコードお
よび分岐先を示す情報を出力する。特定的には、前記分
岐命令検出手段は、分岐命令であって、分岐先の決定に
メモリまたはレジスタの値の参照を必要とする命令を前
記間接分岐命令として検出する。また特定的には、前記
分岐命令検出手段は、レジスタまたはメモリの内容に基
づいて分岐先を決定するジャンプ命令、サブルーチンコ
ール命令、サブルーチンまたは割り込みからのリターン
命令、および、割り込み処理を前記間接分岐命令として
検出する。

【００１３】また、本発明に係る演算処理装置のデバッ
グ方法は、演算処理手段において順次実行される命令
が、分岐命令であって、分岐先の決定に前記一連の命令
の列以外の他の情報を必要とする間接分岐命令であるこ
とを検出し、前記検出した間接分岐命令を、予め設定さ
れた当該間接分岐命令を示すコードに変換し、前記変換
したコードおよび前記分岐先を示す情報をトレース情報
として記憶する。

【００１４】また、本発明に係る演算処理装置のデバッ
グシステムは、一連の命令の列より入力される各命令に
基づいて所定の演算処理を実行する演算処理手段と、前
記実行される命令が、分岐命令であって、分岐先の決定
に前記一連の命令の列以外の他の情報を必要とする間接
分岐命令であることを検出する分岐命令検出手段と、前
記間接分岐命令が検出された場合に、当該間接分岐命令
の種類を示すコードおよび前記分岐先を示す情報を出力
する分岐情報出力手段とを有する演算処理装置と、前記
出力される情報を記憶するトレースメモリとを有する。

【００１５】

【発明の実施の形態】本発明の一実施の形態について図
１〜図５を参照して説明する。本実施の形態において
は、プログラマブルなマイコンやＤＳＰ、特定用途向け
のプロセッサ、特定用途向けＩＣ（ＡＳＩＣ）などの、
ＲＯＭに記録したあるいはプログラムＲＡＭにローディ
ングに従って所定の処理を行なうマイクロプロセッサ・
コア（ＣＰＵ）を搭載した任意の集積回路であり、その
プログラム軌跡を追跡するためのトレース回路を収容し
た集積回路を示して本発明を説明する。図１は、その集
積回路の本発明に係わる構成部を示す回路図である。図
１に示すように、集積回路１は、マイクロプロセッサ・
コア（ＣＰＵ）１０およびデバッグ用トレース回路２０
を有する。

【００１６】まず、本実施の形態の集積回路の構成につ
いて説明する。ＣＰＵ１０は、図示しないプログラムメ
モリに記憶された実行プログラムに従って動作する演算
処理部である。ＣＰＵ１０は、集積回路１に搭載される
図示しない周辺回路、特定の機能を実現するための専用
回路、インターフェイス回路などとともに、集積回路１
の本来の処理を実行するための回路を構成する。そし
て、ＣＰＵ１０がこれらの各回路を制御することによ
り、集積回路１は所望の処理を行ない所望の機能を実現
する。この時ＣＰＵ１０は、実行した命令が分岐命令で
あって実際に分岐が成立した場合に、実行するプログラ
ムの制御がジャンプすることを示す分岐信号Ｓ２、およ
び、１つの命令が実行したことを示す命令完了信号Ｓ３
を各々デバッグ用トレース回路２０に出力する。

【００１７】ＣＰＵ１０に含まれる構成であって、本発
明に係わる構成部として、命令デコーダ１１がある。命
令デコーダ１１は、プログラムメモリから読み込んだ命
令をデコードしてＣＰＵ１０で実行可能な形式に変換
し、実際に演算処理を行なう信号処理回路に供給する。
この時命令デコーダ１１は、デコードした命令が間接分
岐命令であった場合に、その命令を示す信号Ｓ１をデバ
ッグ用トレース回路２０に出力する。また、ＣＰＵ１０
で実行している命令のアドレスが流される３２ビットの
アドレス・バス１２は、そのままデバッグ用トレース回
路２０においても参照される。

【００１８】デバッグ用トレース回路２０は、ＣＰＵ１
０で実行するプログラムのデバッグのために、ＣＰＵ１
０におけるプログラムの実行軌跡を追跡するためのデー
タを検出して記憶し、要求に応じて集積回路１より出力
する。図１に示すように、デバッグ用トレース回路２０
は、命令実行数カウンタ２１、ＯＲ回路２２、ラッチ回
路２３、コード化部２４、アドレスラッチ２５、マルチ
プレクサ２６、ＦＩＦＯ２７、トレースメモリ２８、ア
ドレス・カウンタ２９およびマルチプレクサ３０を有す
る。なお、このデバッグ用トレース回路２０は、集積回
路１がデバッグモードで使用された時のみ有効となる。

【００１９】命令実行数カウンタ２１は、ＣＰＵ１０に
おいて分岐命令間に実行される命令数をカウントする７
ビットのカウンタである。命令実行数カウンタ２１は、
ＣＰＵ１０より出力される分岐が実行されたことを示す
分岐信号Ｓ２によりリセットされ、同じくＣＰＵ１０よ
り出力される１つの命令が実行したことを示す命令完了
信号Ｓ３により１つずつカウントアップされる。また命
令実行数カウンタ２１は、計数値が７ビットフルとなっ
た状態でカウントアップ状態となった場合、すなわち計
数値が１２７（７Ｆｈ（ｈは１６進数表示であることを
示す。））となった場合には、次のサイクルにおいてオ
ーバーフロー信号ＯＶＦを出力し、計数値は０に戻る。
以後、再び０よりカウントを継続する。命令実行数カウ
ンタ２１で計数された７ビットの計数値およびオーバー
フロー信号ＯＶＦは、オーバーフロー信号をＭＳＢとす
る８ビットの信号としてラッチ回路２３に出力される。
また、オーバーフロー信号ＯＶＦは、ＯＲ回路２２にも
出力される。

【００２０】ＯＲ回路２２は、命令実行数カウンタ２１
より出力されるデータをラッチ回路２３がラッチするた
めの制御信号Ｓ４を生成し、ラッチ回路２３に印加す
る。ＯＲ回路２２は、ＣＰＵ１０より分岐命令を実行し
たことを示す分岐信号Ｓ２が出力された場合、または、
命令実行数カウンタ２１よりオーバーフロー信号ＯＶＦ
が出力された場合に、ラッチ回路２３にラッチ信号Ｓ４
を出力する。

【００２１】ラッチ回路２３は、ＯＲ回路２２より入力
されるラッチ信号Ｓ４に基づいて命令実行数カウンタ２
１より入力される８ビットの計数データをラッチし、マ
ルチプレクサ２６に印加する。ＯＲ回路２２からは、Ｃ
ＰＵ１０より分岐信号Ｓ２が出力された場合、または、
命令実行数カウンタ２１がオーバーフローした場合にラ
ッチ信号Ｓ４が出力される。したがって、ラッチ回路２
３には、まず、ＣＰＵ１０において分岐命令が実行され
た場合に、前の分岐命令から分岐せずに順次実行された
命令の数がラッチされる。また、ＣＰＵ１０において分
岐命令が実行される前に命令実行数カウンタ２１の計数
値が１２８に達した場合に、その１２８（８０ｈ）とい
う値がセットされる。

【００２２】コード化部２４は、ＣＰＵ１０より入力さ
れる間接分岐命令Ｓ１に基づいて、ＣＰＵ１０で実行さ
れた間接分岐命令を表す所定のコードを生成し、マルチ
プレクサ２６に出力する。本実施の形態においては、Ｃ
ＰＵ１０においては図２に示すような３種類の間接分岐
命令、すなわち、レジスタ、メモリの内容に基づいて分
岐先が決定されるジャンプ命令、サブルーチンコール命
令、サブルーチンまたは割り込みからのリターンにより
スタックに記憶されているアドレスから処理を開始する
際の処理、および、割り込み処理による特定アドレスへ
のジャンプが規定されている。そして、これら各命令に
は、８１ｈ〜８３ｈのコードが割り当てられている。し
たがって、コード化部２４は、間接分岐命令Ｓ１に基づ
いて８１ｈ〜８３ｈのいずれかのコードを生成し、マル
チプレクサ２６に出力する。

【００２３】アドレスラッチ２５は、ＣＰＵ１０より分
岐が実行されたことを示す分岐信号Ｓ２が出力された場
合に、アドレス・バス１２の値、すなわち、その分岐先
アドレスをラッチし、アドレスラッチ２５に出力する。

【００２４】マルチプレクサ２６は、ラッチ回路２３に
ラッチされた順次実行した命令の数、コード化部２４に
おいて生成された間接分岐命令を示すコード、および、
アドレスラッチ２５にラッチされた分岐先アドレスよ
り、ＣＰＵ１０で実行された命令のトレースに必要なデ
ータを適宜選択し、ＦＩＦＯ２７に出力する。マルチプ
レクサ２６は、ＣＰＵ１０より出力あれる各信号および
命令実行数カウンタ２１におけるオーバーフロー信号Ｏ
ＶＦに基づいて、選択する信号および順序を決定する。

【００２５】具体的には、まず、ＣＰＵ１０で直接分岐
命令が実行された場合、すなわち、分岐命令を実行した
ことを示す分岐信号Ｓ２は出力されるものの間接分岐命
令Ｓ１が出力されなかった場合、マルチプレクサ２６は
ラッチ回路２３に記憶されている前の分岐命令から順次
実行した命令の数を示すデータを選択し、ＦＩＦＯ２７
に出力する。また、ＣＰＵ１０で間接分岐命令が実行さ
れた場合、すなわち、間接分岐命令Ｓ１が出力された場
合には、マルチプレクサ２６は、まずラッチ回路２３に
記憶されている前の分岐命令から順次実行した命令の数
を示すデータを選択し、次にコード化部２４より出力さ
れる間接分岐命令を示すコードを選択し、さらにアドレ
スラッチ２５に記憶されている分岐先アドレスを選択
し、各々ＦＩＦＯ２７に出力する。

【００２６】また、分岐命令を実行したことを示す分岐
信号Ｓ２が出力されない状態で、命令実行数カウンタ２
１のカウント値がオーバーフローした場合、すなわちオ
ーバーフロー信号ＯＶＦが出力された場合には、このオ
ーバーフロー信号ＯＶＦに基づいてラッチ回路２３に記
憶される値８０ｈを選択し、ＦＩＦＯ２７に出力する。
また、間接分岐命令Ｓ１が予め定めた所定の期間実行さ
れず、アドレスラッチ２５を介した分岐先絶対アドレス
の記憶が所定の期間行なわれていない場合であって、次
にＣＰＵ１０で直接分岐命令が実行された場合には、マ
ルチプレクサ２６は、前述したようにラッチ回路２３に
記憶されている前の分岐命令から順次実行した命令の数
を示すデータを選択した後、アドレスラッチ２５に記憶
されている分岐先アドレスを選択し、ＦＩＦＯ２７に出
力する。

【００２７】ＦＩＦＯ２７は、マルチプレクサ２６で選
択され入力される種々のデータを、一時的に記憶し、順
次トレースメモリ２８に出力する。前述したように、マ
ルチプレクサ２６においてはＣＰＵ１０における１つの
分岐命令の実行に対して複数のデータが選択される場合
がある。ＦＩＦＯ２７は、トレースメモリ２８における
データの記憶サイクルがデバッグ用トレース回路２０に
おける処理、マルチプレクサ２６における選択処理のサ
イクルより実質的に遅い場合であっても、マルチプレク
サ２６で選択されたデータが適切に記憶されるように設
けられているバッファである。

【００２８】トレースメモリ２８は、アドレス・カウン
タ２９で生成されマルチプレクサ３０を介して入力され
るアドレスに、次マルチプレクサ３０よりＦＩＦＯ２７
より順次入力されるデータを、順に記憶するメモリであ
る。トレースメモリ２８は、数百〜数ｋバイトの容量の
メモリである。なお、トレースメモリ２８には、図示し
ないが、メモリテストなどの目的で、ＣＰＵのデータバ
スからデータ入力が行なえるようになっている。

【００２９】アドレス・カウンタ２９は、トレースメモ
リ２８にデータを記憶するアドレスを生成するカウンタ
であり、ＦＩＦＯ２７より記憶するデータがトレースメ
モリ２８に印加されるごとに、順に１ずつカウントアッ
プする。

【００３０】マルチプレクサ３０は、トレースメモリ２
８にデータを記憶する時と、トレースメモリ２８に記憶
されたデータを読み出す時に、トレースメモリ２８に印
加するアドレスを切り換えるスイッチである。トレース
メモリ２８にデータを記憶する際は、アドレス・カウン
タ２９で生成するアドレスを使用するので、マルチプレ
クサ３０はアドレス・カウンタ２９の出力を選択しトレ
ースメモリ２８に印加する。また、アドレス・カウンタ
２９に記憶したデータを読み出す時には、マルチプレク
サ３０は、集積回路１の外部から入力される命令に基づ
いてデバッグ用トレース回路２０の外部において生成さ
れたアドレス信号を選択し、トレースメモリ２８に印加
する。

【００３１】次に、このような構成の集積回路１の動作
について、図３を参照して説明する。なおここでは、本
発明に係わる集積回路１がデバッグモードで駆動された
時の動作について説明する。集積回路１においては、ま
ず、図示せぬプログラムＲＯＭなどに記憶された命令が
順に読み出され、命令デコーダ１１においてデコードさ
れてＣＰＵ１０の信号処理回路に実際に供されるコード
が生成され、実行される。この時、デコードした命令が
間接分岐命令だった場合には、命令デコーダ１１はその
間接分岐命令を示す信号Ｓ１を出力する。また、このよ
うにして実行された命令が終了した場合には、ＣＰＵ１
０は命令の実行が終了したことを示す命令完了信号Ｓ３
を出力する。そして、アドレス・バス１２は、次の実行
アドレスが出力された状態となる。また、この時実行さ
れた命令が分岐命令であった場合には、ＣＰＵ１０は分
岐命令を実行したことを示す分岐信号Ｓ２を出力する。

【００３２】このようにして順次命令が実行される状態
において、デバッグ用トレース回路２０は、間接分岐命
令を示す信号Ｓ１、分岐命令を実行したことを示す分岐
信号Ｓ２、命令が実行したことを示す命令完了信号Ｓ３
および命令実行数カウンタ２１のオーバーフロー信号Ｏ
ＶＦなどに基づいて、適宜トレースデータをトレースメ
モリ２８に記憶していく。

【００３３】まず、分岐命令でない命令が実行される期
間は、１つの命令が実行したことを示す命令完了信号Ｓ
３に基づいて命令実行数カウンタ２１が順にカウントア
ップされ、順次実行された命令の数が計数される。そし
て、たとえば図３（Ａ）に示すように、ｎ１個の命令が
実行された状態で、ＣＰＵ１０において直接分岐命令が
実行された場合には、分岐命令を実行したことを示す分
岐信号Ｓ２がＯＲ回路２２を介してラッチ信号としてラ
ッチ回路２３に印加され、命令実行数カウンタ２１で計
数されていた値ｎ１がラッチ回路２３にラッチされる。
また、同時にこの分岐命令を実行したことを示す分岐信
号Ｓ２により、命令実行数カウンタ２１の値はリセット
される。そして、このラッチ回路２３にラッチされた値
がマルチプレクサ２６により選択され、ＦＩＦＯ２７を
介してトレースメモリ２８に記憶される。その結果、ト
レースメモリ２８には、図３（Ｂ）に示すようにまずデ
ータｎ１が記憶される。

【００３４】このような直接分岐命令が実行され、図３
（Ａ）に示すようにさらにｎ２個の命令が順に実行され
た後、今度はＣＰＵ１０において間接分岐命令が実行さ
れたとする。この場合も、まず分岐信号Ｓ２がＯＲ回路
２２を介してラッチ信号としてラッチ回路２３に印加さ
れ、命令実行数カウンタ２１で計数されていた値ｎ２が
ラッチ回路２３にラッチされる。また、分岐信号Ｓ２に
より命令実行数カウンタ２１の値はリセットされる。ま
た、間接分岐命令が実行された場合には、その命令を示
す信号Ｓ１がＣＰＵ１０より出力され、コード化部２４
においてこれがコードに変換される。また、アドレス・
バス１２には、分岐先アドレスが出力され、これがアド
レスラッチ２５にラッチされる。

【００３５】そして、マルチプレクサ２６において、ま
ずラッチ回路２３に記憶されている実行命令数ｎ２が選
択され、さらにコード化部２４で生成された分岐命令を
示すコードが選択され、最後にアドレスラッチ２５にラ
ッチされた分岐先アドレスがラッチされ、各々ＦＩＦＯ
２７を介してトレースメモリ２８に出力される。その結
果、トレースメモリ２８には、図３（Ｂ）に示すように
ｎ２、命令識別コードおよび分岐先アドレスというデー
タが順に記憶される。

【００３６】以後、分岐処理が実行されるごとに同様の
処理が行なわれ、トレース情報がトレースメモリ２８に
記憶される。

【００３７】なお、このような処理を行なっている際
に、分岐命令が実行を実行されない状態で命令実行数カ
ウンタ２１のカウント値がオーバーフローした場合に
は、、すなわちオーバーフロー信号ＯＶＦが出力された
場合には、このオーバーフロー信号ＯＶＦがＯＲ回路２
２を介してラッチ信号としてラッチ回路２３に印加さ
れ、命令実行数カウンタ２１の値０およびオーバーフロ
ー信号ＯＶＦにより生成される値８０ｈがラッチ回路２
３にラッチされる。なお命令実行数カウンタ２１の値
は、オーバーフロー時点で００ｈであり、次の命令実行
により自動的に１よりカウントされる。そして、ラッチ
回路２３に記憶された値は、マルチプレクサ２６により
選択され、ＦＩＦＯ２７を介してトレースメモリ２８に
記憶される。

【００３８】また、間接分岐命令Ｓ１が予め定めた所定
の期間実行されず、アドレスラッチ２５を介した分岐先
アドレスの記憶が所定の期間行なわれていない場合であ
って、次にＣＰＵ１０で直接分岐命令が実行された場合
には、前述したようにラッチ回路２３に記憶されている
命令の数を示すデータに続いて、アドレスラッチ２５に
記憶され通常は利用されていない分岐先アドレスのデー
タをも選択し、ＦＩＦＯ２７を介してトレースメモリ２
８に記憶する。

【００３９】最後に、このようにして記憶されたトレー
ス結果のデータについて図４を参照して説明する。前述
したように順次データを記憶していくことにより、トレ
ースデータは、８ビットの連続して実行した命令数、同
じく８ビットの間接分岐命令を示すコードおよび３２ビ
ットのアドレスデータとなる。このアドレスデータ以外
の８ビットのデータは、図４に示すようにそのデータが
割り当てられる。すなわち、００ｈ〜７Ｆｈの値は、分
岐元アドレスまでの相対的な命令数を示すデータとな
る。また、８０ｈは、分岐をせずに順に実行される命令
が８０ｈ（１２８）以上さらに連続していることを示す
データとなる。そして８１ｈ〜ＦＦｈのデータは、間接
分岐命令を示すコードとなる。

【００４０】このようにトレースデータの割り振りが行
なわれているため、わずか８ビットのデータで、連続し
て実行される任意の数の命令、種々の間接分岐命令に識
別などを行なうことができる。また、図４のようにデー
タを割る振ることにより、たとえばＭＳＢをチェックす
るのみで命令数を示すデータか間接分岐命令を示すデー
タかを区別することができる。その結果、記憶したトレ
ースデータの解析は非常に簡単になる。

【００４１】このように、本実施の形態の集積回路１に
おいては、ＣＰＵ１０において分岐命令が実行されるご
とに、分岐元アドレスおよび分岐先アドレスを知ること
のデータをトレースメモリ２８に記憶している。したが
って、適切にプログラムの実行軌跡を追跡することがで
き、有効にデバッグを行なうことができる。

【００４２】そしえ、その記憶するデータとしては、命
令を示すデータは間接分岐命令のみ記憶し直接分岐命令
は記憶していない。したがって、記憶するデータを大幅
に削減することができる。なお、直接分岐命令は、分岐
アドレスがわかればプログラムを解析することにより分
岐命令を知ることができるので、後のプログラム実行軌
跡をトレースする際には何ら問題は生じない。また、間
接分岐命令については、たとえば３２ビットというよう
なビット幅の命令をそのまま記憶するのではなく、たと
えば８ビットのコードにより記憶している。したがっ
て、記憶するデータ量をさらに削減することができる。

【００４３】また、分岐先アドレスの記憶は、プログラ
ムより分岐先アドレスを決定することのできない間接分
岐命令のみに限定しており、直接分岐命令については記
憶していない。したがって、この点でも記憶するデータ
を大幅に削減することができる。なお、この直接分岐命
令については、後にプログラムを解析することにより分
岐先アドレスを知ることができるので、実行軌跡をトレ
ースする上では何ら問題はない。さらに、分岐命令を実
行した分岐元アドレスは、直前の分岐命令からの命令実
行数として記憶している。その結果、分岐が発生したア
ドレスを直接する必要はなく、この点でも記憶するデー
タを大幅に削減することができる。

【００４４】なお、本実施の形態の集積回路１において
は、このように分岐元アドレスおよび分岐先アドレス
を、主にプログラムの解析および相対的な数値により検
出するようにしており、直接的にアドレスを記憶するの
は間接分岐命令が実行された時のみである。しかしなが
ら、あまりに間接分岐命令が実行されず、絶対アドレス
がある程度長い期間記憶されなかった場合には、直接分
岐命令の後であっても強制的に絶対アドレスを記憶する
ようにしている。したがって、後にトレースデータを解
析する場合や、記憶したデータをチェックする場合にこ
れらを参照することができる。その結果、解析の容易
さ、至便さ、および、データの信頼性が維持される。

【００４５】そして、このようにトレースデータのデー
タ量を著しく削減することができた結果、トレースメモ
リ２８はたとえば数ｋバイト程度あれば十分トレースが
行なえるものとなり、トレースメモリ２８を集積回路１
に収容することが可能となる。そしてその結果、エミュ
レータ装置を用いて外部にトレースメモリを設けてデバ
ッグを行なう場合に比べて、集積回路１のデバッグが著
しく容易になり、またそのための費用も削減することが
できる。

【００４６】なお、本発明は本実施の形態に限られるも
のではなく、任意好適な種々の改変が可能である。たと
えば、前述した実施の形態においては、間接分岐命令を
実行した場合の分岐先アドレスは、３２ビットのアドレ
ス全てを記憶していた。しかし、任意の手段によりデー
タ量を削減して記憶するようにしてもよい。たとえば、
通常のプログラムでは、分岐先アドレスは分岐元アドレ
スに比較的近い場合が多い。換言すれば、分岐元アドレ
スと分岐先アドレスの上位部分は一致する場合が多い。
このことを利用すれば、たとえば分岐先アドレスとし
て、分岐元アドレスと相違する下位部分のみを記憶する
などの方法も可能であり、トレースメモリに記憶するデ
ータ量を削減することができる。

【００４７】その具体例として、分岐元アドレスと分岐
先アドレスの上位ビットが等しい場合には、分岐先アド
レスとして下位１６ビットのみを記憶するようにするた
めのアドレス選択回路を図５に示す。なお、図５に示す
記憶アドレス選択回路４０は、図１に示した集積回路１
のアドレスラッチ２５に代えて配置するのに好適な回路
である。以下、アドレスラッチ２５の代わりに記憶アド
レス選択回路４０が配置されたものとして説明を行な
う。

【００４８】図５に示すように、記憶アドレス選択回路
４０は、分岐元アドレス・ラッチ４１、分岐先アドレス
・ラッチ４２、上位アドレス・コンパレータ４３および
マルチプレクサ４４を有する。分岐元アドレス・ラッチ
４１は、ＣＰＵ１０で分岐命令が実行されていない時に
はアドレス・バス１２に出力されるアドレスを毎サイク
ル順次ラッチする。また、分岐命令が実行された場合に
は、アドレスのラッチを行なわず、その前のサイクルで
記憶したアドレスを維持する。分岐先アドレス・ラッチ
４２は、ＣＰＵ１０分岐命令が実行された場合に、分岐
元アドレス・ラッチ４１に出力されているアドレス、す
なわち分岐先アドレスをラッチする。

【００４９】上位アドレス・コンパレータ４３は、分岐
元アドレス・ラッチ４１にラッチされた分岐元アドレス
と、分岐先アドレス・ラッチ４２にラッチされた分岐先
アドレスの上位１６ビットを比較し、全てのビットが一
致したか否かを示す信号をマルチプレクサ４４に出力す
る。マルチプレクサ４４は、上位アドレス・コンパレー
タ４３より、分岐元アドレスと分岐先アドレスの上位１
６ビットが一致したことを示す信号が入力された場合に
は、分岐先アドレス・ラッチ４２にラッチされている分
岐先アドレスの下位１６ビットのみを選択し、マルチプ
レクサ２６に出力する。また、分岐元アドレスと分岐先
アドレスの上位１６ビットが一致していないことを示す
信号が入力された場合には、分岐先アドレス・ラッチ４
２にラッチされている３２ビットの分岐先アドレス全て
をマルチプレクサ２６に出力する。

【００５０】そして、このような回路によりトレースメ
モリ２８に絶対アドレスの下位ビットのみを記憶する場
合には、コード化部２４において、同じ分岐命令に対し
ても異なるコードを割り当てておけば、容易にその記憶
状態を区別することができる。すなわち、図２に示した
ようなコード８１ｈ〜８３ｈが割り当てられている各間
接分岐命令に対して、それに続く分岐先アドレスデータ
が下位ビットのみ記憶される場合には、ＭＳＢの１ビッ
トＬＳＢ側のビットを１とするような別のコード、すな
わちＣ１ｈ〜Ｃ３ｈを割り当てる。このようにすれば、
分岐先アドレスを記憶する形態が増える、すなわち３２
ビット全てを記憶する場合と下位１６ビットのみを記憶
する場合という２つの形態が存在しても、それを区別す
るためにデータ量が増えることがなく、好適である。ま
た、その区別も容易に行なえる。

【００５１】また、本実施の形態においては、間接分岐
命令のみをコード化して記憶するものとしたが、その
他、トレースメモリ２８に記憶する必要のある任意の情
報を、コード化して記憶するようにしてもよい。

【００５２】

【発明の効果】このように、本発明によれば、プログラ
ムの実行軌跡のトレースをするために記憶するデータ量
を、より少なくすることのできる演算処理装置を提供す
ることができる。また、プログラムの実行軌跡のトレー
スをするために記憶するデータ量を、より少なくするこ
とのできる演算処理装置のデバッグ方法およびそのシス
テムを提供することができる。

【図面の簡単な説明】

【図１】図１は、本発明の一実施の形態の集積回路の本
発明に係わる構成部を示す回路図である。

【図２】図２は、図１に示した集積回路のコード化部で
生成される、ＣＰＵで実行される間接分岐命令に対応付
けられたコードを示す図である。

【図３】図３は、図１に示した集積回路の動作を説明す
るための図である。

【図４】図４は、図１に示した集積回路のデバッグ用ト
レース回路より出力されるトレースデータの構成を説明
するための図である。

【図５】図５は、トレースメモリ２８に記憶する分岐先
アドレスを適宜下位１６ビットのみとするための記憶ア
ドレス選択回路の構成を示すブロック図である。

【図６】図６は、従来のエミュレータ装置の構成および
従来のデバッグ方法を説明するための図である。

【符号の説明】

１…集積回路、１０…ＣＰＵ、１１…命令デコーダ、１
２…アドレス・バス、２０…デバッグ用トレース回路、
２１…命令実行数カウンタ、２２…ＯＲ回路、２３…ラ
ッチ回路、２４…コード化部、２５…アドレスラッチ、
２６…マルチプレクサ、２７…ＦＩＦＯ、２８…トレー
スメモリ、２９…アドレス・カウンタ、３０…マルチプ
レクサ、４０…記憶アドレス選択回路、４１…分岐元ア
ドレス・ラッチ、４２…分岐先アドレス・ラッチ、４３
…上位アドレス・コンパレータ、４４…マルチプレク
サ、９０…エバチップ、９１…マイクロプロセッサコ
ア、９２…エミュレータ装置、９３…エミュレーション
・メモリ、９４…トレース・メモリ、９５…ブレークポ
イント回路

Claims (16)

【特許請求の範囲】
1. 【請求項１】一連の命令の列より入力される各命令に基
   づいて所定の演算処理を実行する演算処理手段と、 前記実行される命令が、分岐命令であって、分岐成立時
   に分岐先の決定に前記一連の命令の列以外の他の情報を
   必要とする間接分岐命令であることを検出する分岐命令
   検出手段と、 前記間接分岐命令が検出された場合に、当該間接分岐命
   令の種類を示すコードおよび前記分岐先を示す情報を出
   力する分岐情報出力手段とを有する演算処理装置。
2. 【請求項２】前記分岐命令検出手段は、さらに、前記実
   行される命令が、分岐命令であって、分岐先を前記一連
   の命令の列の情報より決定することのできる直接分岐命
   令であることを検出し、 前記分岐情報出力手段は、前記直接分岐命令が検出され
   た場合は、直前に実行した分岐命令から当該検出した直
   接分岐命令までの間に実行した命令の数を出力する請求
   項１に記載の演算処理装置。
3. 【請求項３】前記出力される各情報を記憶するトレース
   メモリをさらに有する請求項２に記載の演算処理装置。
4. 【請求項４】前記分岐情報出力手段は、計数する直前に
   実行した分岐命令以降に順に実行する命令の数が所定の
   出力最大数に達した場合は、当該所定の数を出力し、前
   記計数する順に実行した命令の数より前記出力最大数差
   し引いて、引き続き前記計数を続ける請求項３に記載の
   演算処理装置。
5. 【請求項５】前記間接分岐命令の種類を示すコードとし
   て、各間接分岐命令に対して、分岐命令のアドレスと分
   岐先のアドレスの差が生じるＬＳＢ側のビット数に応じ
   て、複数のコードを割り当て、 前記分岐情報出力手段は、前記間接分岐命令が検出され
   た場合に、当該間接分岐命令の種類、および、当該間接
   分岐命令のアドレスおよび分岐先のアドレスに基づいて
   前記コードを決定し、当該決定したコードおよび前記分
   岐先アドレスの前記コードに対応したＬＳＢ側の所定の
   ビットを、前記分岐先を示す情報として出力する請求項
   ３に記載の演算処理装置。
6. 【請求項６】前記分岐情報出力手段は、前記直接分岐命
   令が検出された場合であって、所定の期間前記分岐先を
   示す情報が出力されなかった場合には、当該分岐命令が
   直接分岐命令であることを示すコードおよび分岐先を示
   す情報を出力する請求項３に記載の演算処理装置。
7. 【請求項７】前記分岐命令検出手段は、分岐命令であっ
   て、分岐先の決定にメモリまたはレジスタの値の参照を
   必要とする命令を前記間接分岐命令として検出する請求
   項３に記載の演算処理装置。
8. 【請求項８】前記分岐命令検出手段は、レジスタまたは
   メモリの内容に基づいて分岐先を決定するジャンプ命
   令、サブルーチンコール命令、サブルーチンまたは割り
   込みからのリターン命令、および、割り込み処理を前記
   間接分岐命令として検出する請求項３に記載の演算処理
   装置。
9. 【請求項９】演算処理手段において順次実行される命令
   が、分岐命令であって、分岐先の決定に前記一連の命令
   の列以外の他の情報を必要とする間接分岐命令であるこ
   とを検出し、 前記検出した間接分岐命令を、予め設定された当該間接
   分岐命令を示すコードに変換し、 前記変換したコードおよび前記分岐先を示す情報をトレ
   ース情報として記憶する演算処理装置のデバッグ方法。
10. 【請求項１０】さらに、前記演算処理手段において順次
    実行される命令が、分岐命令であって、分岐先を前記一
    連の命令の列の情報より決定することのできる直接分岐
    命令であることを検出し、 直前に実行した分岐命令から前記検出した直接分岐命令
    までの間に実行した命令の数を検出し、 前記検出した命令の数をトレース情報として記憶する。
    請求項９に記載の演算処理装置のデバッグ方法。
11. 【請求項１１】直前に実行した分岐命令以降に順に実行
    する命令の数を計数し、 前記計数する命令の数が所定の出力最大数に達した場合
    は、当該所定の数を出力し、 前記計数する実行した命令の数より前記出力最大数差し
    引いて、 引き続き前記計数を続ける請求項１０に記載の演算処理
    装置のデバッグ方法。
12. 【請求項１２】前記間接分岐命令の種類を示すコードと
    して、各間接分岐命令に対して、分岐命令のアドレスと
    分岐先のアドレスの差が生じるＬＳＢ側のビット数に応
    じて、複数のコードを割り当て、 前記間接分岐命令が検出された場合に、当該間接分岐命
    令の種類、および、当該間接分岐命令のアドレスおよび
    分岐先のアドレスに基づいて前記コードを決定し、 当該決定したコードおよび前記分岐先アドレスの前記コ
    ードに対応したＬＳＢ側の所定のビットを、前記分岐先
    を示す情報として出力する請求項１０に記載の演算処理
    装置のデバッグ方法。
13. 【請求項１３】前記直接分岐命令が検出された場合であ
    って、所定の期間前記分岐先を示す情報が出力されなか
    った場合には、当該分岐命令が直接分岐命令であること
    を示すコードおよび分岐先を示す情報を出力する請求項
    １０に記載の演算処理装置のデバッグ方法。
14. 【請求項１４】前記間接分岐命令の検出は、分岐命令で
    あって、分岐先の決定にメモリまたはレジスタの値の参
    照を必要とする命令を前記間接分岐命令として検出する
    ことにより行なう請求項１０に記載の演算処理装置のデ
    バッグ方法。
15. 【請求項１５】前記間接分岐命令の検出は、レジスタま
    たはメモリの内容に基づいて分岐先を決定するジャンプ
    命令、サブルーチンコール命令、サブルーチンまたは割
    り込みからのリターン命令、および、割り込み処理を前
    記間接分岐命令として検出することにより行なう請求項
    １０に記載の演算処理装置のデバッグ方法。
16. 【請求項１６】一連の命令の列より入力される各命令に
    基づいて所定の演算処理を実行する演算処理手段と、 前記実行される命令が、分岐命令であって、分岐先の決
    定に前記一連の命令の列以外の他の情報を必要とする間
    接分岐命令であることを検出する分岐命令検出手段と、 前記間接分岐命令が検出された場合に、当該間接分岐命
    令の種類を示すコードおよび前記分岐先を示す情報を出
    力する分岐情報出力手段とを有する演算処理装置と、 前記出力される情報を記憶するトレースメモリとを有す
    る演算処理装置のデバッグシステム。