JP2002168890A - Frequency detection method and device and recording medium - Google Patents

Frequency detection method and device and recording medium

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JP2002168890A
JP2002168890A JP2000365501A JP2000365501A JP2002168890A JP 2002168890 A JP2002168890 A JP 2002168890A JP 2000365501 A JP2000365501 A JP 2000365501A JP 2000365501 A JP2000365501 A JP 2000365501A JP 2002168890 A JP2002168890 A JP 2002168890A
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Abstract

PROBLEM TO BE SOLVED: To provide a frequency detection method, device and recording medium cheaply realizing a signal processor capable of accurately detecting frequency of input signal in wide frequency range with a simple processing. SOLUTION: The memory variable of RAM 125 is constituted as a counter enlarged to 31(=N+M-n) bits. At a higher level of the bit-enlarged counter, a count integrating value of the compare match interruption is allotted, and at a lower level, the value of in, put capture register 117 is allotted. For correspondence of an overlapping 1(=N) bit that is, upper one bit of input capture register 117 and a lower one bit of the integrated count of the compare match interruption, the integrated count of the compare match interruption is halved and set to the upper 15(=M-n) bits. By detecting the period of input signal from the difference from the prior value of the bit-enlarged counter, the frequency of the input signal is detected.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、マルチスキャンモ
ニタや液晶ディスプレイモニタ等の表示装置における同
期信号の周波数を検出する信号処理装置の周波数検出方
法、周波数検出装置および該周波数検出方法を実行させ
るためのプログラムを記録した記録媒体に係り、特に、
マイクロコンピュータ内蔵のカウンタを変更することな
くビット長を拡張し、入力信号の周波数をより簡単な処
理で広範囲の周波数帯に渡って高精度で検出し得る信号
処理装置を安価で実現可能な周波数検出方法、周波数検
出装置および記録媒体に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency detection method for a signal processing device for detecting the frequency of a synchronization signal in a display device such as a multi-scan monitor or a liquid crystal display monitor, and to execute the frequency detection method. Related to a recording medium recording the program of
A frequency detector that expands the bit length without changing the built-in counter of the microcomputer and can realize a signal processing device that can detect the frequency of the input signal with high accuracy over a wide frequency band by simple processing at low cost. The present invention relates to a method, a frequency detection device, and a recording medium.

【０００２】[0002]

【従来の技術】マルチスキャンディスプレイに接続され
た各種タイプのコンピュータ機器では、ディスプレイに
出力される映像信号の水平同期信号および垂直同期信号
の周波数が異なっていることが多い。2. Description of the Related Art In various types of computer equipment connected to a multi-scan display, the frequency of the horizontal synchronizing signal and the frequency of the vertical synchronizing signal of the video signal output to the display are often different.

【０００３】したがって、マルチスキャンディスプレイ
においては、それに接続されるコンピュータ機器からの
データを表示するために、水平同期信号および垂直同期
信号それぞれの周波数を検出すると共に、検出した水平
同期信号および垂直同期信号それぞれの周波数に追従し
て、表示デバイスが例えばＣＲＴであれば水平および垂
直偏向回路、或いは液晶表示パネルであれば駆動回路を
制御する必要がある。Therefore, in a multi-scan display, in order to display data from a computer device connected to the multi-scan display, the frequency of each of a horizontal synchronization signal and a vertical synchronization signal is detected, and the detected horizontal synchronization signal and vertical synchronization signal are detected. Following the respective frequencies, it is necessary to control horizontal and vertical deflection circuits if the display device is, for example, a CRT, or drive circuits if the display device is a liquid crystal display panel.

【０００４】ディスプレイの制御は複雑であるため、組
み込み機器用マイクロコンピュータ等の信号処理装置を
内蔵しているディスプレイが多く、同期信号周波数の検
出についてもコスト低減の効果も兼ねてマイクロコンピ
ュータ内蔵のカウンタを用いて行っていた。[0004] Since the control of the display is complicated, many displays have a built-in signal processing device such as a microcomputer for embedded devices. Was performed using

【０００５】近年の組み込み機器用マイクロコンピュー
タは、基準となるクロック信号をカウントするカウンタ
と、該カウンタの値をラッチするレジスタを内蔵してお
り、入力信号の立ち上がりまたは立ち下がりに同期し
て、カウンタの値を内蔵のレジスタにラッチする機能が
組み込まれている。このラッチ機能は一般的にはインプ
ットキャプチャと呼ばれており、インプットキャプチャ
が発生した時にインプットキャプチャ割込みを発生させ
ることができる。Recent microcomputers for embedded devices incorporate a counter for counting a reference clock signal and a register for latching the value of the counter. The counter is synchronized with the rising or falling of the input signal. The function of latching the value of into a built-in register is incorporated. This latch function is generally called input capture, and can generate an input capture interrupt when input capture occurs.

【０００６】入力信号の周波数検出方法としては、同期
信号の立ち下がりエッジでインプットキャプチャした時
のカウンタ値をＡ、次の立ち下がりのエッジでインプッ
トキャプチャした時のカウンタ値をＢとすると、同期信
号の周期は式Ｂ−Ａで求まる。このようにして求めた周
期から周波数が検出できる。As a method of detecting the frequency of an input signal, a counter value when input capture is performed at the falling edge of the synchronization signal is A, and a counter value when input capture is performed at the next falling edge is B. Is obtained by the formula BA. The frequency can be detected from the cycle thus obtained.

【０００７】ところで、近年、マルチスキャンディスプ
レイに入力される同期信号の周波数が増大し、ＵＸＧＡ
（Ultra Extended Graphics Array）と呼ばれる高解像
度ディスプレイの規格においては、水平１１０［ｋＨ
ｚ］以上、垂直９０［Ｈｚ］以上の同期周波数を検出で
きなければならない。さらに、下限は、ＶＥＳＡ（Vide
o Electronics Standards Association）のＤＰＭＳ（D
isplay Power Management Signaling）で１０［Ｈｚ］
以下を無信号と規定しているため、１０［Ｈｚ］以下ま
で検出が可能でなければならない。In recent years, the frequency of a synchronization signal input to a multi-scan display has increased, and
(Ultra Extended Graphics Array), a standard for a high-resolution display is a horizontal 110 [kHz]
z] and a synchronization frequency of 90 [Hz] or more in vertical direction must be detected. Further, the lower limit is VESA (Vide
o Electronics Standards Association's DPMS (D
10 [Hz] with isplay Power Management Signaling
Since the following is defined as no signal, detection must be possible up to 10 [Hz] or less.

【０００８】更に、近年普及してきた液晶ディスプレイ
でマルチスキャンを行なおうとすれば、解像度変換に高
精度な入力信号周波数の情報が必要となる。Further, if multi-scanning is to be performed on a liquid crystal display that has become widespread in recent years, it is necessary to accurately input frequency information of the input signal for resolution conversion.

【０００９】ところが、従来の回路では、検出精度を上
げるためにカウンタに入力するクロック周波数を増加さ
せて分解能を向上させた場合に、長い周期の入力信号の
検出を行うための装置コストが上昇することがある。こ
れは、高いクロック周波数で長い周期の入力信号（同期
信号）を検出しようとすると、長いビット長のカウンタ
が必要になるが、現在普及しているマイクロコンピュー
タ内蔵のカウンタのビット数は１６ビット長がほとんど
であり、２０ビットないし２４ビット長のカウンタを備
えた構成にしようとするとコストが上昇するからであ
る。一方、長い周期の入力信号の検出を可能にするため
に、カウンタに入力するクロック周波数を低下させれば
検出精度が低下することになる。However, in the conventional circuit, if the resolution is improved by increasing the clock frequency input to the counter in order to increase the detection accuracy, the cost of the device for detecting an input signal having a long cycle increases. Sometimes. In order to detect an input signal (synchronization signal) having a long cycle at a high clock frequency, a counter having a long bit length is required. This is because the cost increases if a configuration having a counter having a length of 20 to 24 bits is used. On the other hand, if the clock frequency input to the counter is reduced to enable detection of an input signal having a long cycle, the detection accuracy is reduced.

【００１０】このような問題に対処する一手法として、
例えば特開２０００−１３１３５５号公報には、マイク
ロコンピュータのソフトウェアを用いた同期信号の周波
数検出方法が提案されている。この従来の周波数検出方
法は、マイクロコンピュータ内蔵の機能とソフトウェア
制御を用いてカウンタのビット長を拡張することによ
り、マイクロコンピュータ内蔵のカウンタを変更するこ
となく周波数検出を行うもので、入力信号の入力時点に
おいて、所定周期で動作するカウンタのオーバーフロー
回数とカウンタの値とを用いて入力信号の周期を検出す
るものである。[0010] As one method for addressing such a problem,
For example, Japanese Patent Laying-Open No. 2000-131355 proposes a method of detecting the frequency of a synchronization signal using software of a microcomputer. This conventional frequency detection method performs frequency detection without changing the built-in counter of the microcomputer by extending the bit length of the counter using the function and software control of the built-in microcomputer. At this point, the cycle of the input signal is detected using the number of overflows of the counter operating at a predetermined cycle and the value of the counter.

【００１１】[0011]

【発明が解決しようとする課題】しかしながら、上記従
来の周波数検出方法にあっては、ソフトウェア制御によ
るカウンタのビット長の拡張において、ハードウェアカ
ウンタとソフトウェアで拡張したカウンタとが完全に同
期していないという問題がある。また、入力信号を検出
する割込みとカウンタのビット長を拡張するための割込
みが同時に発生した場合において、拡張したカウンタ値
を使用する際に、ハードウェアカウンタに同期していな
い拡張したカウンタの値を補正する必要があり、さらに
その補正処理のために多重割込みの発生確認や発生の前
後関係を確認するなど、複雑な処理を必要としていた。However, in the above conventional frequency detection method, when the bit length of the counter is extended by software control, the hardware counter and the counter extended by software are not completely synchronized. There's a problem. When an interrupt to detect an input signal and an interrupt to extend the bit length of the counter occur at the same time, the value of the extended counter that is not synchronized with the hardware counter is corrected when using the extended counter value. In addition, complicated processing such as confirmation of the occurrence of multiple interrupts and confirmation of the context of the occurrence is required for the correction processing.

【００１２】図７および図８には、入力信号の入力タイ
ミングとカウンタのオーバーフローのタイミングとが衝
突を起こした場合に、補正処理を行って検出精度を維持
するための従来の周波数検出方法の処理を説明するフロ
ーチャートを示す。FIGS. 7 and 8 show a conventional frequency detection method for maintaining a detection accuracy by performing a correction process when a collision occurs between the input timing of an input signal and the overflow timing of a counter. Is shown.

【００１３】先ず、図７に示したオーバーフロー割込み
処理では、ステップＳ７０１において、オーバーフロー
割込み（カウンタのビット長を拡張するための割込み）
と同期信号割込み（入力信号を検出する割込み）とが衝
突を起こしているか否かを判断する。同期信号割込み要
求が無いときには衝突が起こっていないので、ステップ
Ｓ７０２に進んで、ビット拡張されたカウンタの拡張ビ
ット分（以下、拡張ＢＩＴという）をインクリメントし
て終了する。また、同期信号割込み要求が有るときには
衝突が起こってるので、ステップＳ７０３で衝突フラグ
をセットして終了し、拡張ＢＩＴの内容は同期信号割込
み処理で行われる補正処理の過程で決定されることにな
る。First, in the overflow interrupt processing shown in FIG. 7, in step S701, an overflow interrupt (interrupt for extending the bit length of the counter) is performed.
Then, it is determined whether or not a collision has occurred with a synchronous signal interrupt (an interrupt for detecting an input signal). When there is no synchronous signal interrupt request, since no collision has occurred, the process proceeds to step S702, where the number of extension bits of the bit-extended counter (hereinafter, referred to as extension BIT) is incremented, and the process ends. Also, when there is a synchronization signal interrupt request, a collision occurs, so the collision flag is set in step S703 and the processing is terminated, and the contents of the extended BIT are determined in the course of the correction processing performed in the synchronization signal interruption processing. .

【００１４】次に、図８に示した同期信号割込み処理で
は、ステップＳ８０１において、割込み発生時のインプ
ットキャプチャ値をメモリ変数Ｎｏｗの下位に保存す
る。次に、ステップＳ８０２では衝突フラグの内容を確
認し、衝突フラグがクリアで衝突が発生していないとき
には、ステップＳ８０３に進んで拡張ＢＩＴをメモリ変
数Ｎｏｗの上位に保存した後、ステップＳ８１０に進
む。Next, in the synchronous signal interrupt processing shown in FIG. 8, in step S801, the input capture value at the time of occurrence of the interrupt is stored below the memory variable Now. Next, in step S802, the content of the collision flag is checked. If the collision flag is clear and no collision has occurred, the process proceeds to step S803, where the extended BIT is stored above the memory variable Now, and then the process proceeds to step S810.

【００１５】一方、衝突フラグがセットされて衝突が発
生しているときには、ステップＳ８０４で衝突フラグを
クリアした後、ステップＳ８０５において、メモリ変数
Ｎｏｗの下位が特定値以下か否かを判断する。特定値以
上の場合は同期信号割込みがオーバーフロー割込みより
も先に起こった場合であり、ステップＳ８０６で拡張Ｂ
ＩＴをメモリ変数Ｎｏｗの上位に保存した後、ステップ
Ｓ８０７で拡張ＢＩＴをインクリメントして、ステップ
Ｓ８１０に進む。また、ステップＳ８０５において、特
定値以下の場合は同期信号割込みがオーバーフロー割込
みよりも後に起こった場合であり、ステップＳ８０８で
拡張ＢＩＴをインクリメントした後、ステップＳ８０９
で拡張ＢＩＴをメモリ変数Ｎｏｗの上位に保存して、ス
テップＳ８１０に進む。On the other hand, when the collision flag has been set and a collision has occurred, the collision flag is cleared in step S804, and in step S805, it is determined whether the lower order of the memory variable Now is equal to or smaller than a specific value. If the value is equal to or more than the specific value, it means that the synchronization signal interrupt occurs before the overflow interrupt.
After the IT is stored above the memory variable Now, the extension BIT is incremented in step S807, and the process proceeds to step S810. If the value is equal to or less than the specific value in step S805, it means that the synchronization signal interrupt has occurred after the overflow interrupt. After the extension BIT is incremented in step S808, the process proceeds to step S809.
To save the extended BIT above the memory variable Now, and then proceed to step S810.

【００１６】次に、ステップＳ８１０では、メモリ変数
Ｎｏｗからメモリ変数Ｌａｓｔを差し引く。メモリ変数
Ｎｏｗには今回の同期信号割込み時点の拡張カウンタの
値が記憶され、メモリ変数Ｌａｓｔには前回の同期信号
割込み時点の拡張カウンタの値が記憶されているので、
これらの差を求めることにより入力信号（同期信号）の
周期を求めることができる。ステップＳ８１１では、メ
モリ変数Ｌａｓｔをメモリ変数Ｎｏｗで更新して次の同
期信号割込み処理に備えて終了する。Next, in step S810, the memory variable Last is subtracted from the memory variable Now. Since the memory variable Now stores the value of the extension counter at the time of the current synchronization signal interruption, and the memory variable Last stores the value of the extension counter at the time of the previous synchronization signal interruption.
By calculating these differences, the period of the input signal (synchronous signal) can be determined. In step S811, the memory variable Last is updated with the memory variable Now, and the process ends in preparation for the next synchronization signal interruption process.

【００１７】本発明は、上記従来の事情に鑑みてなされ
たものであって、マイクロコンピュータ内蔵の機能とソ
フトウェア制御を用いてカウンタのビット長を拡張する
ことにより周波数検出を行うものであって、ハードウェ
アカウンタを変更することなくビット長を拡張し、入力
信号の周波数をより簡単な処理で広範囲の周波数帯に渡
って高精度で検出し得る信号処理装置を安価で実現可能
な周波数検出方法、周波数検出装置および記録媒体を提
供することを目的としている。The present invention has been made in view of the above-mentioned conventional circumstances, and performs frequency detection by extending the bit length of a counter using a function built in a microcomputer and software control. An inexpensive frequency detection method and frequency that can increase the bit length without changing the hardware counter and realize a signal processing device that can detect the frequency of the input signal with high accuracy over a wide frequency band with simpler processing It is an object to provide a detection device and a recording medium.

【００１８】また、本発明の他の目的は、入力信号を検
出する割込みとカウンタのビット長を拡張するための割
込みが同時に発生した場合においても、より簡単な補正
処理によりハードウェアカウンタと拡張したカウンタと
の同期をとって、広範囲の周波数帯に渡って高精度で検
出可能な周波数検出方法、周波数検出装置および記録媒
体を提供することである。Another object of the present invention is to provide a hardware counter and an extended counter by a simpler correction process even when an interrupt for detecting an input signal and an interrupt for extending the bit length of the counter occur simultaneously. The present invention provides a frequency detection method, a frequency detection device, and a recording medium capable of detecting with high accuracy over a wide frequency band in synchronization with the above.

【００１９】[0019]

【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に係る周波数検出方法は、入力信
号の周期を検出することで周波数を検出する周波数検出
方法であって、前記入力信号の入力時点において、上位
ｎビット（ｎは正整数）が０から２n−１までの２n個の
整数値を持ち、下位Ｎ−ｎビット（Ｎは正整数）が０を
持つ２n個の比較設定値と、所定クロックで動作するＮ
ビットカウンタの値とを順次比較して、一致した時に発
生する比較一致割込みを用いて計算される比較一致割込
みの回数と、前記Ｎビットカウンタの値とを用いて前記
入力信号の周期を検出するものである。According to a first aspect of the present invention, there is provided a frequency detecting method for detecting a frequency by detecting a period of an input signal. At the time of input of the input signal, upper n bits (n is a positive integer) have 2 n integer values from 0 to 2 n -1 and lower N−n bits (N is a positive integer) have 0 2 n comparison set values and N operating at a predetermined clock
The value of the bit counter is sequentially compared, and the cycle of the input signal is detected by using the number of comparison match interrupts calculated using a comparison match interrupt generated when a match occurs and the value of the N-bit counter. Things.

【００２０】また、請求項２に係る周波数検出方法は、
請求項１に記載の周波数検出方法において、前記入力信
号の入力時点における前記Ｎビットカウンタの値を、イ
ンプットキャプチャ機能を用いて得るものである。Further, the frequency detecting method according to claim 2 comprises:
2. The frequency detection method according to claim 1, wherein the value of the N-bit counter at the time of input of the input signal is obtained using an input capture function.

【００２１】また、請求項３に係る周波数検出方法は、
請求項１または２に記載の周波数検出方法において、前
記入力信号の周期の検出を、前記入力信号の入力時に発
生する入力信号割込み処理において行うものである。The frequency detecting method according to claim 3 is
3. The frequency detection method according to claim 1, wherein the detection of the cycle of the input signal is performed in an input signal interruption process that occurs when the input signal is input.

【００２２】また、請求項４に係る周波数検出方法は、
請求項１、２または３に記載の周波数検出方法におい
て、前記入力信号の入力タイミングと前記比較一致割込
みのタイミングとが衝突を起こした場合には、前記Ｎビ
ットカウンタの上位ｎビットと前記比較一致割込みの回
数の下位ｎビットが一意に対応しているか否かにより、
前記Ｎビットカウンタの値と前記比較一致割込みの回数
とが同期しているか否かを検出し、同期していないとき
に、前記比較一致割込みの回数を前記Ｎビットカウンタ
の値で補正するものである。Further, the frequency detecting method according to claim 4 is
4. The frequency detection method according to claim 1, wherein when the input timing of the input signal collides with the timing of the comparison coincidence interrupt, the upper n bits of the N-bit counter are compared with the comparison coincidence. 5. Depending on whether or not the lower n bits of the number of interrupts uniquely correspond,
It detects whether or not the value of the N-bit counter is synchronized with the number of comparison match interrupts, and when not synchronized, corrects the number of comparison match interrupts with the value of the N-bit counter. is there.

【００２３】また、請求項５に係る周波数検出方法は、
所定クロックを計時するＮビットカウンタ（Ｎは正整
数）と、２個のＮ＋Ｍ−ｎビット（Ｍ，ｎは正整数）の
データをそれぞれ第１および第２領域に保持する記憶手
段と、を備え、入力信号の周期を検出することで周波数
を検出する信号処理装置の周波数検出方法において、前
記入力信号の立ち上がりまたは立ち下がりエッジを検出
して同期信号割込みを発生する信号検出ステップと、上
位ｎビットが０から２n−１までの２n個の整数値を持
ち、下位Ｎ−ｎビットが０を持つ２n個の比較設定値
と、前記Ｎビットカウンタの値を順次比較して、一致し
た時に比較一致割込みを発生する比較ステップと、前記
比較一致割込みの回数を積算する積算ステップと、前記
同期信号割込み発生時に、前記記憶手段の第１領域の下
位Ｎビットに前記Ｎビットカウンタの値をセットし、該
第１領域の上位Ｍ−ｎビットに前記積算ステップの積算
結果を１／２nしてセットする計数値生成ステップと、
前記記憶手段の第１領域から第２領域を引いた差分から
前記入力信号の周期を求める周期検出ステップと、前記
記憶手段の第１領域の内容を第２領域に書込む更新ステ
ップとを具備するものである。Further, the frequency detecting method according to claim 5 is
An N-bit counter (N is a positive integer) for clocking a predetermined clock; and storage means for holding two N + M-n bits (M and n are positive integers) in the first and second areas, respectively. A signal detection step of detecting a rising or falling edge of the input signal to generate a synchronization signal interrupt, wherein the signal detection step detects a rising or falling edge of the input signal; There has 2 n pieces of integral values from 0 to 2 n -1, 2 n number of comparison settings lower n-n bits has a 0, and sequentially comparing the value of said n-bit counter, consistent A comparing step of generating a comparison coincidence interrupt, an accumulation step of accumulating the number of times of the comparison coincidence interrupt, and, when the synchronizing signal interruption occurs, the lower N bits of the first area of the storage means have the N bits. A count value generating step of setting the value of a counter to the upper M-n bits of the first area and setting the integration result of the integration step as 1/2 n .
A period detecting step of obtaining a period of the input signal from a difference obtained by subtracting a second region from a first region of the storage unit; and an updating step of writing the contents of the first region of the storage unit into the second region. Things.

【００２４】また、請求項６に係る周波数検出方法は、
請求項５に記載の周波数検出方法において、前記Ｎビッ
トカウンタの上位ｎビットと前記積算ステップの積算結
果の下位ｎビットとが一致するか否かを検出する同期検
出ステップと、前記同期検出ステップで一致していない
ときに、前記積算ステップの積算結果を前記Ｎビットカ
ウンタの値で補正して前記計数値生成ステップに与える
補正ステップとを具備するものである。Further, a frequency detecting method according to claim 6 is
6. The frequency detection method according to claim 5, wherein: a synchronization detection step of detecting whether or not upper n bits of the N-bit counter and lower n bits of the integration result of the integration step match; And a correction step of correcting the integration result of the integration step with the value of the N-bit counter and giving the result to the count value generation step when they do not match.

【００２５】また、請求項７に係る周波数検出装置は、
入力信号の周期を検出することで周波数を検出する周波
数検出装置において、前記入力信号の立ち上がりまたは
立ち下がりエッジを検出して同期信号割込みを発生する
信号検出手段と、所定クロックを計時するＮビットカウ
ンタ（Ｎは正整数）と、上位ｎビット（ｎは正整数）が
０から２n−１までの２n個の整数値を持ち、下位Ｎ−ｎ
ビットが０を持つ２n個の比較設定値と、前記Ｎビット
カウンタの値を順次比較して、一致した時に比較一致割
込みを発生する比較手段と、前記比較一致割込みの回数
を積算する積算手段と、２個のＮ＋Ｍ−ｎビット（Ｍは
正整数）のデータをそれぞれ第１および第２領域に保持
する記憶手段と、前記同期信号割込み発生時に、前記記
憶手段の第１領域の下位Ｎビットに前記Ｎビットカウン
タの値をセットし、該第１領域の上位Ｍ−ｎビットに前
記積算手段の積算結果を１／２nしてセットする計数値
生成手段と、前記記憶手段の第１領域から第２領域を引
いた差分から前記入力信号の周期を求める周期検出手段
と、前記記憶手段の第１領域の内容を第２領域に書込む
更新手段とを具備するものである。Further, the frequency detecting device according to claim 7 is
In a frequency detection device for detecting a frequency by detecting a cycle of an input signal, a signal detection means for detecting a rising or falling edge of the input signal to generate a synchronization signal interrupt, and an N-bit counter for timing a predetermined clock (N is a positive integer) and the upper n bits (n is a positive integer) have 2 n integer values from 0 to 2 n -1 and the lower N−n
A comparison means for sequentially comparing 2 n comparison set values whose bits are 0 and the value of the N-bit counter and generating a comparison match interrupt when they match, and an integration means for integrating the number of comparison match interrupts Storage means for holding two N + M-n bits (M is a positive integer) of data in the first and second areas, respectively, and when the synchronous signal interrupt occurs, the lower N bits of the first area of the storage means A count value generating means for setting the value of the N-bit counter to the upper M-n bits of the first area by setting the integration result of the integrating means to 1/2 n; and a first area of the storage means. A period detecting means for obtaining a period of the input signal from a difference obtained by subtracting a second area from the first area; and an updating means for writing the contents of the first area of the storage means into the second area.

【００２６】また、請求項８に係る周波数検出装置は、
請求項７に記載の周波数検出装置において、前記Ｎビッ
トカウンタの上位ｎビットと前記積算手段の積算結果の
下位ｎビットとが一致するか否かを検出する同期検出手
段と、前記同期検出手段で一致していないときに、前記
積算手段の積算結果を前記Ｎビットカウンタの値で補正
して前記計数値生成手段に与える補正手段とを具備する
ものである。Further, the frequency detecting device according to claim 8 is:
8. The frequency detection device according to claim 7, wherein the synchronization detection means detects whether the upper n bits of the N-bit counter match the lower n bits of the integration result of the integration means, and the synchronization detection means. And correcting means for correcting the integration result of the integration means with the value of the N-bit counter and providing the correction result to the count value generation means when they do not match.

【００２７】さらに、請求項９に係るコンピュータによ
り読み取り可能な記録媒体は、請求項１、２、３、４、
５または６に記載の周波数検出方法をコンピュータに実
行させるためのプログラムとして記録したものである。According to a ninth aspect of the present invention, there is provided a computer-readable recording medium.
It is recorded as a program for causing a computer to execute the frequency detection method described in 5 or 6.

【００２８】本発明の請求項１、２および３に係る周波
数検出方法および請求項９に係る記録媒体では、入力信
号の入力時点において、上位ｎビットが０から２n−１
までの２n個の整数値を持ち、下位Ｎ−ｎビットが０を
持つ２n個の比較設定値と、所定クロックで動作するＮ
ビットカウンタの値とを順次比較して、一致した時に発
生する比較一致割込みを用いて計算される比較一致割込
みの回数と、Ｎビットカウンタの値とを用いて入力信号
の周期を検出し、該検出周期から周波数を求めるように
している。また特に、請求項２に係る周波数検出方法で
は、入力信号の入力時点におけるＮビットカウンタの値
をインプットキャプチャ機能を用いて得るようにし、さ
らに、請求項３に係る周波数検出方法では、入力信号の
周期の検出を入力信号の入力時に発生する入力信号割込
み処理において行うようにしている。In the frequency detecting method according to the first, second and third aspects of the present invention and the recording medium according to the ninth aspect, the upper n bits are 0 to 2 n -1 at the time of input of the input signal.
2 n comparison setting values having 2 n integer values up to and having lower N−n bits of 0, and N operating at a predetermined clock.
The value of the bit counter is sequentially compared, and the number of times of the comparison coincidence interrupt calculated using the comparison coincidence interrupt generated at the time of coincidence is detected, and the cycle of the input signal is detected using the value of the N bit counter. The frequency is obtained from the detection cycle. In particular, in the frequency detection method according to the second aspect, the value of the N-bit counter at the time of input of the input signal is obtained by using the input capture function. The detection of the period is performed in an input signal interruption process that occurs when an input signal is input.

【００２９】このように、マイクロコンピュータ内蔵の
機能とソフトウェア制御を用いてハードウェアカウンタ
を変更することなくカウンタのビット長を拡張し、カウ
ンタのビット長の制限を受けないため、入力信号の周波
数を広範囲の周波数帯に渡って高精度で検出し得る信号
処理装置を安価で実現できる。As described above, the bit length of the counter is extended without changing the hardware counter by using the functions and software control built in the microcomputer and the bit length of the counter is not restricted. Thus, a signal processing device capable of detecting with high accuracy over the frequency band described above can be realized at low cost.

【００３０】また、請求項５に係る周波数検出方法、請
求項７に係る周波数検出装置および請求項９に係る記録
媒体では、信号検出手段（信号検出ステップ）により入
力信号の立ち上がりまたは立ち下がりエッジを検出して
同期信号割込みを発生し、比較手段（比較ステップ）に
より、上位ｎビットが０から２n−１までの２n個の整数
値を持ち、下位Ｎ−ｎビットが０を持つ２n個の比較設
定値と、所定クロックを計時するＮビットカウンタの値
を順次比較して、一致した時に比較一致割込みを発生
し、積算手段（積算ステップ）により比較一致割込みの
回数を積算し、計数値生成手段（計数値生成ステップ）
では、同期信号割込み発生時に、記憶手段の第１領域の
下位ＮビットにＮビットカウンタの値をセットし、該第
１領域の上位Ｍ−ｎビットに積算手段（積算ステップ）
の積算結果を１／２nしてセットし、周期検出手段（周
期検出ステップ）により記憶手段の第１領域から第２領
域を引いた差分から入力信号の周期を求め、更新手段
（更新ステップ）により記憶手段の第１領域の内容を第
２領域に書込むようにしている。In the frequency detecting method according to the fifth aspect, the frequency detecting apparatus according to the seventh aspect, and the recording medium according to the ninth aspect, the rising edge or the falling edge of the input signal is determined by the signal detecting means (signal detecting step). detects and generates a synchronizing signal interruption, the comparison means (comparison step), the upper n bits has 2 n pieces of integral values from 0 to 2 n -1, 2 n with lower n-n bits is 0 The comparison setting values are sequentially compared with the value of an N-bit counter that counts a predetermined clock, and when they match, a comparison match interrupt is generated, and the number of comparison match interrupts is integrated by the integration means (integration step). Numeric value generation means (count value generation step)
Then, when a synchronization signal interrupt occurs, the value of the N-bit counter is set to the lower N bits of the first area of the storage means, and the integrating means (integrating step) is set to the upper M-n bits of the first area.
Is set as 1/2 n, and the period of the input signal is obtained from the difference obtained by subtracting the second region from the first region of the storage unit by the period detecting unit (period detecting step). Thus, the contents of the first area of the storage means are written to the second area.

【００３１】このように、記憶手段の第１領域にＮ＋Ｍ
−ｎビットにビット拡張したカウンタを構成し、該ビッ
ト拡張カウンタの上位には比較一致割込みの回数を積算
した値を、下位にはＮビットカウンタの値をそれぞれ割
り当て、重複するｎビット（Ｎビットカウンタの上位ｎ
ビットと比較一致割込みの回数の下位ｎビット）を一意
に対応させるために、比較一致割込みの積算回数を記憶
手段の第１領域にセットする際に積算回数を１／２nし
て上位Ｍ−ｎビットにセットするようにしているので、
カウンタのビット長の制限を受けることなく入力信号の
周期を求めることができ、入力信号の周波数をより簡単
な処理で広範囲の周波数帯に渡って高精度で検出し得る
信号処理装置を安価で実現できる。As described above, N + M is stored in the first area of the storage means.
-A bit-extended counter is configured with n bits, a value obtained by integrating the number of comparison match interrupts is assigned to the upper bit of the bit extension counter, and a value of the N-bit counter is assigned to the lower bit. Top n of counter
In order to uniquely associate the bit with the lower n bits of the number of comparison match interrupts), when the number of comparison match interrupts is set in the first area of the storage means, the number of integrations is reduced by 1/2 n and the upper M− Since it is set to n bits,
An inexpensive signal processing device that can determine the input signal cycle without being limited by the bit length of the counter and that can detect the frequency of the input signal with high accuracy over a wide frequency band with simpler processing it can.

【００３２】また、請求項４に係る周波数検出方法およ
び請求項９に係る記録媒体では、入力信号の入力タイミ
ングと比較一致割込みのタイミングとが衝突を起こした
場合には、Ｎビットカウンタの上位ｎビットと比較一致
割込みの回数の下位ｎビットが一意に対応しているか否
かにより、Ｎビットカウンタの値と比較一致割込みの回
数とが同期しているか否かを検出し、同期していないと
きに、比較一致割込みの回数をＮビットカウンタの値で
補正するようにしている。In the frequency detecting method according to the fourth aspect and the recording medium according to the ninth aspect, when a collision occurs between the input timing of the input signal and the timing of the comparison match interrupt, the upper n bits of the N-bit counter are used. Whether the value of the N-bit counter is synchronized with the number of comparison match interrupts is detected based on whether the bit and the lower n bits of the number of comparison match interrupts uniquely correspond to each other. Then, the number of comparison match interrupts is corrected by the value of the N-bit counter.

【００３３】さらに、請求項６に係る周波数検出方法、
請求項８に係る周波数検出装置および請求項９に係る記
録媒体では、同期検出手段（同期検出ステップ）によ
り、Ｎビットカウンタの上位ｎビットと積算手段（積算
ステップ）の積算結果の下位ｎビットとが一致するか否
かを検出し、補正手段（補正ステップ）により、同期検
出手段（同期検出ステップ）で一致していないときに、
積算手段（積算ステップ）の積算結果をＮビットカウン
タの値で補正して計数値生成手段（計数値生成ステッ
プ）に与えるようにしている。Further, a frequency detecting method according to claim 6,
In the frequency detection device according to the eighth aspect and the recording medium according to the ninth aspect, the synchronization detection means (synchronization detection step) uses the upper n bits of the N-bit counter and the lower n bits of the integration result of the integration means (integration step). Is detected by the correction means (correction step). When the synchronization detection means (synchronization detection step) does not match,
The integration result of the integration means (integration step) is corrected by the value of the N-bit counter and given to the count value generation means (count value generation step).

【００３４】このように、多重割込みの発生確認を行う
必要が無く、Ｎビットカウンタの上位ｎビットと比較一
致割込みの回数の下位ｎビットが一意に対応しているか
否かの判断で行うことができ、また、入力信号の入力タ
イミングと比較一致割込みのタイミングとが衝突を起こ
した場合においても、より簡単な補正処理によりＮビッ
トカウンタとビット拡張カウンタとの同期をとることが
できるので、広範囲の周波数帯に渡って高精度で入力信
号の周波数を検出することが可能である。As described above, it is not necessary to confirm the occurrence of multiple interrupts, and the determination can be made by determining whether the upper n bits of the N-bit counter and the lower n bits of the number of comparison match interrupts uniquely correspond to each other. Even if the input signal input timing and the comparison match interrupt timing collide, the N-bit counter and the bit extension counter can be synchronized by simpler correction processing, so that a wide range It is possible to detect the frequency of an input signal with high accuracy over a frequency band.

【００３５】[0035]

【発明の実施の形態】以下、本発明の周波数検出方法、
周波数検出装置および記録媒体の実施の形態について、
〔第１の実施形態〕、〔第２の実施形態〕の順に図面を
参照して詳細に説明する。なお、それぞれの実施形態の
説明では、本発明に係る周波数検出方法、周波数検出装
置について詳述するが、本発明に係る記録媒体について
は、周波数検出方法を実行させるためのプログラムを記
録した記録媒体であることから、その説明は以下の周波
数検出方法の説明に含まれるものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a frequency detection method according to the present invention,
Regarding embodiments of the frequency detection device and the recording medium,
[First embodiment] and [Second embodiment] will be described in detail with reference to the drawings in this order. In the description of each embodiment, the frequency detection method and the frequency detection device according to the present invention will be described in detail. However, the recording medium according to the present invention is a recording medium on which a program for executing the frequency detection method is recorded. Therefore, the description is included in the following description of the frequency detection method.

【００３６】〔第１の実施形態〕図１は本発明の第１の
実施形態に係る周波数検出装置の構成図である。本実施
形態の周波数検出装置は、表示装置に通常使用されてい
る組み込み機器用マイクロコンピュータ１０１を用いて
実現されるものであり、該組み込み機器用マイクロコン
ピュータ１０１においては、少なくとも基準となるクロ
ックＣＬＫを計数するカウンタ１１５と、該カウンタ１
１５の値を入力信号の立ち上がりまたは立ち下がりに同
期してラッチするインプットキャプチャレジスタ１１７
を内蔵して、このラッチ（インプットキャプチャ）が発
生した時にインプットキャプチャ割込みを発生させる。
また、カウンタ１１５の値を所定値と常時比較している
コンパレータ１２３を内蔵しており、カウンタ１１５の
値が所定値と一致した時にコンペアマッチ割込みを発生
させる機能も組み込まれている。[First Embodiment] FIG. 1 is a block diagram of a frequency detecting apparatus according to a first embodiment of the present invention. The frequency detection device of the present embodiment is realized by using a microcomputer 101 for an embedded device usually used for a display device. In the microcomputer 101 for an embedded device, at least a reference clock CLK is used. A counter 115 for counting and the counter 1
Input capture register 117 that latches the value of 15 in synchronization with the rise or fall of the input signal
To generate an input capture interrupt when this latch (input capture) occurs.
Further, a comparator 123 that constantly compares the value of the counter 115 with a predetermined value is built in, and a function of generating a compare match interrupt when the value of the counter 115 matches the predetermined value is also incorporated.

【００３７】図１において装置構成を具体的に列挙する
と、本実施形態の周波数検出装置は、同期信号入力回路
１０３、基本クロック回路１０５、ＣＰＵ１１１、分周
器１１３、カウンタ１１５、インプットキャプチャレジ
スタ１１７、コンペアレジスタ１１９、インプットキャ
プチャ検出回路１２１、コンパレータ１２３およびＲＡ
Ｍ１２５を備えて構成されており、本発明を実現するた
めに既存の組み込み機器用マイクロコンピュータ１０１
に新たに追加された構成要素は無い。1, the frequency detector of the present embodiment comprises a synchronous signal input circuit 103, a basic clock circuit 105, a CPU 111, a frequency divider 113, a counter 115, an input capture register 117, Compare register 119, input capture detection circuit 121, comparator 123 and RA
M125, and the existing embedded device microcomputer 101 for realizing the present invention.
There are no newly added components.

【００３８】ここで、同期信号入力回路１０３は、パー
ソナルコンピュータ本体またはビデオテープレコーダ等
の電子機器から送られてきた同期信号ＳＩＮをマイクロ
コンピュータ１０１に出力する回路である。また、基本
クロック回路１０５は、マイクロコンピュータ１０１の
動作の基準となるクロックパルスを発生する回路であ
る。Here, the synchronizing signal input circuit 103 is a circuit for outputting a synchronizing signal SIN sent from an electronic device such as a personal computer or a video tape recorder to the microcomputer 101. The basic clock circuit 105 is a circuit that generates a clock pulse that is a reference for the operation of the microcomputer 101.

【００３９】また、分周器１１３は、基本クロック回路
１０５が生成する基本クロックを分周して、マイクロコ
ンピュータ１０１内部の動作クロックとなるクロックＣ
ＬＫを出力する回路である。またカウンタ１１５は、分
周器１１３が生成するクロックＣＬＫを計数するＮビッ
トカウンタ（Ｎ＝１６）である。The frequency divider 113 divides the frequency of the basic clock generated by the basic clock circuit 105 and generates a clock C which is an operation clock inside the microcomputer 101.
This is a circuit that outputs LK. The counter 115 is an N-bit counter (N = 16) that counts the clock CLK generated by the frequency divider 113.

【００４０】また、インプットキャプチャ検出回路１２
１は特許請求の範囲にいう信号検出手段に該当し、同期
信号入力回路１０３から同期信号を入力して、立ち上が
りエッジ（または立ち下がりエッジ）を検出したときに
割込み信号（同期信号割込み）を発生させる回路であ
る。インプットキャプチャ検出回路１２１が同期信号割
込みを発生する時、インプットキャプチャレジスタ１１
７は、カウンタ１１５の値をラッチする。The input capture detection circuit 12
Numeral 1 corresponds to a signal detection means described in the claims, and receives a synchronization signal from the synchronization signal input circuit 103 and generates an interrupt signal (synchronization signal interrupt) when a rising edge (or a falling edge) is detected. It is a circuit to make it. When the input capture detection circuit 121 generates a synchronization signal interrupt, the input capture register 11
7 latches the value of the counter 115.

【００４１】また、コンペアレジスタ１１９は、上位ｎ
ビットが０から２n−１までの２n個の整数値を持ち、下
位Ｎ−ｎビットが０を持つ２n個の比較設定値を保持す
るもので、本実施形態では、ｎ＝１とし、比較設定値と
して「００００ｈ」または「８０００ｈ」がセットされ
る。なお、添字ｈはその数値が１６進表記であることを
示す。コンパレータ１２３は比較手段に該当し、カウン
タ１１５の値Ｃｏｕｔとコンペアレジスタ１１９の値Ｃ
ｒｅｆとを常に比較して、両者が一致した時にコンペア
マッチ割込み（比較一致割込み）Ｉｃｍｐを発生する。The compare register 119 stores the upper n
Bit has the 2 n integer of 0 to 2 n -1, in which the lower N-n bits hold the 2 n pieces of comparison set value with 0, in this embodiment, the n = 1 "0000h" or "8000h" is set as the comparison set value. The subscript h indicates that the numerical value is in hexadecimal notation. The comparator 123 corresponds to comparison means, and the value Cout of the counter 115 and the value C of the compare register 119 are
ref is always compared, and when they match, a compare match interrupt (comparison match interrupt) Icmp is generated.

【００４２】また、ＲＡＭ１２５には、ＣＰＵ１１１の
制御によりコンペアマッチ割込みの回数積算値を保持す
るメモリ変数Ａ−ＨＩＧＨ（Ｍ＝１６ビット）と、今回
の同期信号割込みにおけるビット拡張カウンタの値を保
持するメモリ変数Ｎｏｗ（３１ビット）と、前回の同期
信号割込みにおけるビット拡張カウンタの値を保持する
メモリ変数Ｌａｓｔ（３１ビット）の記憶領域を備えて
いる。The RAM 125 holds a memory variable A-HIGH (M = 16 bits) for holding the integrated value of the number of compare match interrupts under the control of the CPU 111 and the value of the bit extension counter for the current synchronization signal interrupt. A storage area for a memory variable Now (31 bits) and a memory variable Last (31 bits) for holding the value of the bit extension counter in the previous synchronization signal interrupt is provided.

【００４３】また、ＣＰＵ１１１は、インプットキャプ
チャレジスタ１１７、同期信号割込みおよびコンペアマ
ッチ割込みに基づき入力信号（同期信号）の周波数を検
出するもので、コンペアマッチ割込みの回数を積算する
積算手段と、同期信号割込み発生時に、メモリ変数Ｎｏ
ｗの下位１６ビットにインプットキャプチャレジスタ１
１７の値をセットし、上位１５ビットにコンペアマッチ
割込みの回数積算値を１／２してセットする計数値生成
手段と、メモリ変数Ｎｏｗからメモリ変数Ｌａｓｔを引
いた差分から入力信号（同期信号）の周期を求める周期
検出手段と、メモリ変数Ｎｏｗの内容をメモリ変数Ｌａ
ｓｔに書込む更新手段と、については、このＣＰＵ１１
１上で実行される制御プログラムによって実現される。The CPU 111 detects the frequency of the input signal (synchronous signal) based on the input capture register 117, the synchronous signal interrupt, and the compare match interrupt. The CPU 111 integrates the number of compare match interrupts, When an interrupt occurs, the memory variable No.
Input capture register 1 in lower 16 bits of w
A count value generating means for setting a value of 17 and setting the integrated value of the number of compare match interrupts to 1/2 in the upper 15 bits, and an input signal (synchronization signal) from a difference obtained by subtracting the memory variable Last from the memory variable Now Cycle detecting means for determining the cycle of the memory variable Now
The update means for writing to the st.
1 is realized by a control program executed on the computer.

【００４４】従来例においては、カウンタのビット数を
拡張するためにオーバーフロー割込みを発生させてオー
バーフロー回数を計算していたのに対し、本実施形態で
は、所定の周期でコンペアマッチ割込みを発生させ、コ
ンペアマッチ割込みの回数を積算している点が異なる。In the conventional example, an overflow interrupt is generated to extend the number of bits of the counter, and the number of overflows is calculated. In the present embodiment, a compare match interrupt is generated at a predetermined cycle. The difference is that the number of compare match interrupts is accumulated.

【００４５】また本実施形態では、３１（＝Ｎ＋Ｍ−
ｎ）ビットに拡張したビット拡張カウンタをメモリ変数
Ｎｏｗとして構成し、該メモリ変数Ｎｏｗの上位にはコ
ンペアマッチ割込みの回数を積算した値を、下位にはイ
ンプットキャプチャレジスタ１１７の値をそれぞれ割り
当て、重複する１（＝ｎ）ビット、即ち、１６ビットイ
ンプットキャプチャレジスタ１１７の上位１ビットとコ
ンペアマッチ割込みの積算回数の下位１ビットを一意に
対応させるために、コンペアマッチ割込みの積算回数を
メモリ変数Ｎｏｗの上位１５ビットにセットする際に積
算回数を１／２してセットする。In this embodiment, 31 (= N + M-
The bit extension counter expanded to n) bits is configured as a memory variable Now, and a higher value of the memory variable Now is assigned a value obtained by integrating the number of compare match interrupts, and a lower value is assigned a value of the input capture register 117. In order to uniquely correspond 1 (= n) bits, that is, the upper 1 bit of the 16-bit input capture register 117 and the lower 1 bit of the cumulative number of compare match interrupts, the cumulative number of compare match interrupts is When the upper 15 bits are set, the integration count is set to １ ／.

【００４６】なお、コンペアレジスタ１１９に設定され
る比較設定値には、上位ｎビットが０から２n−１まで
の２n個の整数値を持ち、下位Ｎ−ｎビットが０を持つ
２n個の設定値が「００００ｈ」から順次設定される。
つまり、カウンタ１１５の周期の１／２n毎にコンペア
マッチ割込みが発生して、該コンペアマッチ割込み回数
を積算してカウンタが拡張されることになる。[0046] Note that the comparison setting value set in the compare register 119, the upper n bits has 2 n pieces of integral values from 0 to 2 n -1, 2 n with lower N-n bits is 0 Are set sequentially from "0000h".
That is, a compare match interrupt occurs every 1/2 n of the period of the counter 115, and the counter is expanded by integrating the number of compare match interrupts.

【００４７】ただし、カウンタ１１５の周期に１回のコ
ンペアマッチ割込みを発生させる場合（ｎ＝０の場合）
は、インプットキャプチャレジスタ１１７の上位ビット
とコンペアマッチ割込みの積算回数の下位ビットを一意
に対応させることができないため、カウンタ１１５の値
とビット拡張カウンタ（メモリ変数Ｎｏｗ）の値とが同
期していることを検出できない。However, when a compare match interrupt is generated once in the cycle of the counter 115 (when n = 0)
Since the upper bits of the input capture register 117 cannot be uniquely associated with the lower bits of the integration count of the compare match interrupt, the value of the counter 115 and the value of the bit extension counter (memory variable Now) are synchronized. Cannot be detected.

【００４８】次に、本実施形態の周波数検出装置におけ
る周波数検出方法を、図２、図３および図４を用いて説
明する。図２は本実施形態の周波数検出方法におけるコ
ンペアマッチ割込み処理を説明するフローチャートであ
り、図３はインプットキャプチャによる同期信号割込み
処理を説明するフローチャートであり、図４は本実施形
態の周波数検出方法を説明するタイミングチャートであ
る。Next, a frequency detecting method in the frequency detecting apparatus according to the present embodiment will be described with reference to FIGS. 2, 3 and 4. FIG. 2 is a flowchart illustrating a compare match interrupt process in the frequency detection method according to the present embodiment, FIG. 3 is a flowchart illustrating a synchronization signal interrupt process by input capture, and FIG. 4 is a flowchart illustrating the frequency detection method according to the present embodiment. It is a timing chart explaining.

【００４９】先ず、図２を参照して、ＣＰＵ１１１がコ
ンペアマッチ割込みＩｃｍｐを受けて行うコンペアマッ
チ割込み処理について説明する。ステップＳ２０１で
は、コンペアマッチ割込みの回数を積算すべく、１６ビ
ットメモリ変数Ａ−ＨＩＧＨのコンペアマッチ割込み回
数ＸをインクリメントしてＸ＋１とする。First, with reference to FIG. 2, a description will be given of a compare match interrupt process performed by the CPU 111 in response to the compare match interrupt Icmp. In step S201, the number of compare match interrupts X of the 16-bit memory variable A-HIGH is incremented to X + 1 in order to accumulate the number of compare match interrupts.

【００５０】次にステップＳ２０２では、コンペアレジ
スタ１１９の内容を確認して、「８０００ｈ」が設定さ
れていれば、ステップＳ２０３でコンペアレジスタ１１
９に「００００ｈ」を設定し、「００００ｈ」が設定さ
れていれば、ステップＳ２０４でコンペアレジスタ１１
９に「８０００ｈ」を設定して、割込み処理を終了す
る。Next, in step S202, the contents of the compare register 119 are confirmed, and if "8000h" is set, the compare register 11 is determined in step S203.
9 is set to “0000h”, and if “0000h” is set, the compare register 11 is set in step S204.
9 is set to “8000h”, and the interrupt processing ends.

【００５１】次に、図３を参照して、ＣＰＵ１１１がイ
ンプットキャプチャにより同期信号割込みを受けて行う
同期信号割込み処理について説明する。先ず、ステップ
Ｓ３０１では、同期信号割込み発生時のインプットキャ
プチャレジスタ１１７の値をメモリ変数Ｎｏｗの下位１
６ビットに保存する。Next, referring to FIG. 3, a description will be given of a synchronous signal interruption process performed by the CPU 111 upon receiving a synchronous signal interruption by input capture. First, in step S301, the value of the input capture register 117 at the time of occurrence of the synchronization signal interrupt is set to the lower one of the memory variable Now.
Save to 6 bits.

【００５２】次に、ステップＳ３０２では、ＲＡＭ１２
５の所定領域に一時変数ＴＥＭＰを設け、該一時変数Ｔ
ＥＭＰにメモリ変数Ａ−ＨＩＧＨのコンペアマッチ割込
み回数をセットする。そしてステップＳ３０３では、一
時変数ＴＥＭＰの値を１／２（１ビット右シフト）した
後、メモリ変数Ｎｏｗの上位１５ビットに保存する。こ
れにより、インプットキャプチャレジスタ１１７の上位
１ビットとコンペアマッチ割込みの積算回数の下位１ビ
ットとを一意に対応させつつ、３１ビットメモリ変数Ｎ
ｏｗがビット拡張カウンタとして構成されたことにな
る。Next, in step S302, the RAM 12
5 is provided with a temporary variable TEMP in a predetermined area.
The number of compare match interrupts of the memory variable A-HIGH is set in EMP. Then, in step S303, the value of the temporary variable TEMP is １ ／ (shifted right by 1 bit), and then stored in the upper 15 bits of the memory variable Now. Thereby, the upper 1 bit of the input capture register 117 and the lower 1 bit of the number of times of the compare match interrupt are uniquely associated with each other, and the 31-bit memory variable N
ow is configured as a bit extension counter.

【００５３】次に、ステップＳ３０４では、前回の同期
信号割込み処理によるビット拡張カウンタの値を持つメ
モリ変数Ｌａｓｔを、今回の同期信号割込み処理による
ビット拡張カウンタの値を持つメモリ変数Ｎｏｗから差
し引くことにより、入力信号（同期信号）の周期をクロ
ックＣＬＫの計数値で得ることになり、クロックＣＬＫ
の周波数を該減算結果で割ることにより入力信号（同期
信号）の周波数を得ることができる。さらにステップＳ
３０５では、次回の同期信号割込み処理のために、メモ
リ変数Ｎｏｗの内容をメモリ変数Ｌａｓｔに書込んで、
割込み処理を終了する。Next, in step S304, the memory variable Last having the value of the bit extension counter by the previous synchronization signal interruption processing is subtracted from the memory variable Now having the value of the bit extension counter by the current synchronization signal interruption processing. , The period of the input signal (synchronous signal) is obtained by the count value of the clock CLK,
Is divided by the subtraction result to obtain the frequency of the input signal (synchronous signal). Step S
At 305, the contents of the memory variable Now are written to the memory variable Last for the next synchronization signal interrupt processing,
The interrupt processing ends.

【００５４】次に、図４に例示されている具体的な数値
を示しながら、本実施形態の周波数検出方法を説明す
る。なお、図４では、メモリ変数Ａ−ＨＩＧＨの初期値
を「００００ｈ」とし、コンペアレジスタ１１９の初期
設定値を「８０００ｈ」としている。Next, the frequency detection method of the present embodiment will be described with reference to specific numerical values illustrated in FIG. In FIG. 4, the initial value of the memory variable A-HIGH is “0000h”, and the initial setting value of the compare register 119 is “8000h”.

【００５５】先ず、カウンタ１１５の値が「７ＦＦＦ
ｈ」から「８０００ｈ」になる時に、コンペアレジスタ
１１９には「８０００ｈ」が設定されているので、コン
パレータ１２３においてコンペアマッチ割込みＩｃｍｐ
が発生し、ＣＰＵ１１１は、メモリ変数Ａ−ＨＩＧＨの
値「０００２ｈ」を「０００３ｈ」にカウントアップす
る（ステップＳ２０１）。First, when the value of the counter 115 is "7FFF
Since “8000h” is set in the compare register 119 when “8000h” is changed from “h” to “8000h”, the compare match interrupt Icmp in the comparator 123 is performed.
Is generated, the CPU 111 counts up the value “0002h” of the memory variable A-HIGH to “0003h” (step S201).

【００５６】一方、カウンタ１１５の値が「８００５
ｈ」の時に、入力信号（同期信号）の立ち下がりエッジ
を検出して同期信号割込みが発生すると、ＣＰＵ１１１
は、先ず、インプットキャプチャレジスタ１１７の値を
メモリ変数Ｎｏｗの下位１６ビットに保存する（ステッ
プＳ３０１）。次に、メモリ変数Ａ−ＨＩＧＨの値「０
００３ｈ」を一時変数ＴＥＭＰに保存して（ステップＳ
３０２）、これを１／２（１ビット右シフト）した後、
「０００１ｈ」をメモリ変数Ｎｏｗの上位１５ビットに
保存する（ステップＳ３０３）。On the other hand, if the value of the counter 115 is "8005
h ”, when a falling edge of the input signal (synchronization signal) is detected and a synchronization signal interrupt occurs, the CPU 111
First, the value of the input capture register 117 is stored in the lower 16 bits of the memory variable Now (step S301). Next, the value “0” of the memory variable A-HIGH
003h ”in a temporary variable TEMP (step S
302), and after こ れ (shift right by 1 bit),
“0001h” is stored in the upper 15 bits of the memory variable Now (step S303).

【００５７】この１／２（１ビット右シフト）により、
コンペアマッチ割込みの積算回数がカウンタ１１５の値
と重複している１ビットが削除され、結果として、イン
プットキャプチャレジスタ１１７の値「８００５ｈ」の
上位１ビット「１」とコンペアマッチ割込みの積算回数
「０００３ｈ」の下位１ビット「１」とを一意に対応さ
せつつ、３１ビットメモリ変数Ｎｏｗがビット拡張カウ
ンタとして構成されたことになる。By this 1/2 (1 bit right shift),
One bit in which the number of times of the compare match interrupt overlaps with the value of the counter 115 is deleted, and as a result, the upper 1 bit “1” of the value “8005h” of the input capture register 117 and the number of times of the compare match interrupt “0003h” , The 31-bit memory variable Now is configured as a bit extension counter while uniquely associating the lower 1 bit “1” of “.

【００５８】なお、図４では、コンペアマッチ割込みが
発生してからコンペアマッチ割込み回数が積算されるま
での間は、カウンタ１１５の最上位ビットとコンペアマ
ッチ割込み回数の積算回数の最下位ビットは一意に対応
しておらず、積算回数がカウントアップされた後に、カ
ウンタ１１５の最上位ビットとコンペアマッチ割込み回
数の積算回数の最下位ビットが一意に対応することにな
る。In FIG. 4, the most significant bit of the counter 115 and the least significant bit of the number of times of comparison of the number of compare match interrupts are unique from the occurrence of the compare match interrupt until the number of compare match interrupts is counted. After the number of integrations is counted up, the most significant bit of the counter 115 and the least significant bit of the number of integrations of the compare match interrupt number uniquely correspond to each other.

【００５９】以上説明したように、本実施形態の周波数
検出方法および周波数検出装置では、ＲＡＭ１２５のメ
モリ変数Ｎｏｗを３１（＝Ｎ＋Ｍ−ｎ）ビットにビット
拡張したカウンタとして構成し、該ビット拡張カウンタ
の上位にはコンペアマッチ割込みの回数積算値を、下位
には１６ビットインプットキャプチャレジスタ１１７の
値をそれぞれ割り当て、重複する１（＝ｎ）ビット、即
ち、インプットキャプチャレジスタ１１７の上位１ビッ
トとコンペアマッチ割込みの積算回数の下位１ビットを
一意に対応させるために、コンペアマッチ割込みの積算
回数をメモリ変数Ｎｏｗにセットする際に、該積算回数
を１／２して上位１５ビットにセットするようにしたの
で、インプットキャプチャレジスタ１１７のビット長の
制限を受けることなく入力信号の周期を求めることがで
き、入力信号の周波数をより簡単な処理で広範囲の周波
数帯に渡って高精度で検出し得る信号処理装置を安価で
実現できる。As described above, in the frequency detecting method and the frequency detecting apparatus according to the present embodiment, the memory variable Now of the RAM 125 is configured as a counter in which bits are expanded to 31 (= N + M−n) bits. The number of integrated values of the number of compare match interrupts is assigned to the high order, and the value of the 16-bit input capture register 117 is assigned to the low order. The overlapping 1 (= n) bits, ie, the upper 1 bit of the input capture register 117 and the compare match interrupt are assigned. In order to uniquely correspond the lower 1 bit of the number of times of integration, the number of times of the compare match interrupt is set in the memory variable Now, the number of times of integration is halved and set to the upper 15 bits. , The bit length of the input capture register 117 is limited Ku period of the input signal can be obtained, a signal processing apparatus capable of detecting with high accuracy over a wide frequency band by a simpler process the frequency of the input signal can be realized at low cost.

【００６０】〔第２の実施形態〕次に、本発明の第２の
実施形態に係る周波数検出方法および周波数検出装置に
ついて説明する。本実施形態は、入力信号の入力タイミ
ングとコンペアマッチ割込みのタイミングとが衝突を起
こした場合にも、インプットキャプチャ割込みをコンペ
アマッチ割込みより優先することにより、簡単な補正処
理の追加で高精度な周波数検出を実現するものである。[Second Embodiment] Next, a frequency detection method and a frequency detection device according to a second embodiment of the present invention will be described. In the present embodiment, even when the input timing of the input signal and the timing of the compare match interrupt occur, the input capture interrupt is given priority over the compare match interrupt. This is to realize detection.

【００６１】本実施形態の周波数検出装置の構成は、第
１の実施形態（図１参照）と同様の構成であるが、イン
プットキャプチャレジスタ１１７の上位１ビットとコン
ペアマッチ割込み回数の積算結果の下位１ビットとが一
致するか否かを検出する同期検出手段と、該同期検出手
段で一致していないときに、コンペアマッチ割込み回数
の積算結果をインプットキャプチャレジスタ１１７の値
で補正して計数値生成手段に与える補正手段が、ＣＰＵ
１１１上で実行される制御プログラムによって実現され
る点が第１の実施形態とは異なる。The configuration of the frequency detection device of the present embodiment is the same as that of the first embodiment (see FIG. 1), except that the upper one bit of the input capture register 117 and the lower one of the integration result of the number of compare match interrupts. A synchronization detecting means for detecting whether or not one bit matches; and, when the synchronization detecting means does not match, correcting the integration result of the number of compare match interrupts with the value of the input capture register 117 to generate a count value. The correction means given to the means is a CPU
This embodiment is different from the first embodiment in that it is realized by a control program executed on the control program 111.

【００６２】入力信号の立ち下がりエッジの検出は、コ
ンペアマッチ割込みが発生した後のインプットキャプチ
ャレジスタ１１７の値とコンペアマッチ割込みの積算回
数の両者が同期しているときに行われるべきであるが、
第１の実施形態でも説明したように、コンペアマッチ割
込みが発生してからコンペアマッチ割込み回数が積算さ
れるまでの間は、インプットキャプチャレジスタ１１７
の最上位ビットとコンペアマッチ割込み回数の積算回数
の最下位ビットは一意に対応しておらず、両者は同期し
ていない。The detection of the falling edge of the input signal should be performed when both the value of the input capture register 117 after the occurrence of the compare match interrupt and the integration count of the compare match interrupt are synchronized.
As described in the first embodiment, the input capture register 117 is provided between the occurrence of the compare match interrupt and the accumulation of the number of compare match interrupts.
And the least significant bit of the number of times the number of compare match interrupts does not uniquely correspond to each other, and they are not synchronized.

【００６３】したがって、コンペアマッチ割込みと同期
信号割込みが同時（コンペアマッチ割込みが発生してか
らコンペアマッチ割込み回数が積算されるまでの間）に
発生した場合には、コンペアマッチ割込み回数が積算さ
れる前にインプットキャプチャによる同期信号割込みに
よってコンペアマッチ割込みの積算回数（メモリ変数Ａ
−ＨＩＧＨ）が参照される。その場合には、コンペアマ
ッチ割込みの積算回数を補正した後に使用するようにし
なければならない。Therefore, if the compare match interrupt and the synchronization signal interrupt occur simultaneously (between the occurrence of the compare match interrupt and the number of compare match interrupts added), the number of compare match interrupts is added. Previously, the number of compare match interrupt integrations (memory variable A
-HIGH). In this case, it is necessary to use the memory after correcting the number of times of the compare match interrupt.

【００６４】本実施形態の周波数検出装置における周波
数検出方法を、図５および図６を用いて説明する。図５
は本実施形態の周波数検出方法における同期信号割込み
処理を説明するフローチャートであり、図６は本実施形
態の周波数検出方法を説明するタイミングチャートであ
る。なお、コンペアマッチ割込みＩｃｍｐの発生を受け
てＣＰＵ１１１が行うコンペアマッチ割込み処理につい
ては、第１の実施形態（図２参照）と同様である。A frequency detection method in the frequency detection device according to the present embodiment will be described with reference to FIGS. FIG.
FIG. 6 is a flowchart illustrating a synchronization signal interruption process in the frequency detection method according to the present embodiment, and FIG. 6 is a timing chart illustrating the frequency detection method according to the present embodiment. Note that the compare match interrupt process performed by the CPU 111 in response to the occurrence of the compare match interrupt Icmp is the same as in the first embodiment (see FIG. 2).

【００６５】先ず、図５を参照して、ＣＰＵ１１１が同
期信号割込みを受けて行う同期信号割込み処理について
説明する。先ず、ステップＳ５０１では、同期信号割込
み発生時のインプットキャプチャレジスタ１１７の値を
メモリ変数Ｎｏｗの下位１６ビットに保存する。次に、
ステップＳ５０２では、ＲＡＭ１２５の所定領域の一時
変数ＴＥＭＰにメモリ変数Ａ−ＨＩＧＨのコンペアマッ
チ割込み回数をセットする。First, with reference to FIG. 5, a description will be given of a synchronization signal interruption process performed by the CPU 111 in response to a synchronization signal interruption. First, in step S501, the value of the input capture register 117 at the time of occurrence of the synchronization signal interrupt is stored in the lower 16 bits of the memory variable Now. next,
In step S502, the number of compare match interrupts of the memory variable A-HIGH is set to a temporary variable TEMP in a predetermined area of the RAM 125.

【００６６】そして、ステップＳ５０３、Ｓ５０４にお
いて補正処理が行われる。ステップＳ５０３では、コン
ペアマッチ割込みの積算回数を参照するに際して、イン
プットキャプチャレジスタ１１７の値とコンペアマッチ
割込みの積算回数が同期（一意に対応）しているか否か
を確認するべく、インプットキャプチャレジスタ１１７
の最上位ビットと一時変数ＴＥＭＰの最下位ビットが一
致しているか否かを判断している。Then, a correction process is performed in steps S503 and S504. In step S503, when referring to the number of times of the compare match interrupt, the input capture register 117 is checked in order to confirm whether or not the value of the input capture register 117 and the number of times of the compare match interrupt are synchronized (uniquely corresponding).
Is determined whether or not the most significant bit of the temporary variable TEMP matches the least significant bit of the temporary variable TEMP.

【００６７】第１の実施形態で参照した図４のように、
コンペアマッチ割込みの積算回数の最下位ビットとイン
プットキャプチャレジスタ１１７の最上位ビットの両者
が一意に対応しておれば、インプットキャプチャレジス
タ１１７の値とコンペアマッチ割込みの積算回数は同期
していると判断でき、コンペアマッチ割込みの積算回数
をそのまま使用することができる。しかしながら、両者
が一意に対応していなければ、インプットキャプチャレ
ジスタ１１７の値とコンペアマッチ割込みの積算回数は
同期していないと判断され、この場合にはステップＳ５
０４に進んで、一時変数ＴＥＭＰをインクリメントし、
コンペアマッチ割込みの積算回数の最下位ビットをイン
プットキャプチャレジスタ１１７の最上位ビットに一致
させることで補正を行っている。As shown in FIG. 4 referred to in the first embodiment,
If both the least significant bit of the number of times of the compare match interrupt and the most significant bit of the input capture register 117 uniquely correspond, it is determined that the value of the input capture register 117 and the number of times of the compare match interrupt are synchronized. It is possible to use the number of accumulations of the compare match interrupt as it is. However, if the two do not uniquely correspond to each other, it is determined that the value of the input capture register 117 and the integration count of the compare match interrupt are not synchronized. In this case, step S5
Proceeding to 04, the temporary variable TEMP is incremented,
The correction is performed by matching the least significant bit of the number of times of the compare match interrupt with the most significant bit of the input capture register 117.

【００６８】次にステップＳ５０５では、一時変数ＴＥ
ＭＰの値を１／２（１ビット右シフト）した後、メモリ
変数Ｎｏｗの上位１５ビットに保存する。これにより、
インプットキャプチャレジスタ１１７の上位１ビットと
コンペアマッチ割込みの積算回数の下位１ビットとを一
意に対応させつつ、３１ビットメモリ変数Ｎｏｗがビッ
ト拡張カウンタとして構成されたことになる。Next, in step S505, the temporary variable TE
After the value of MP is １ ／ (shifted right by 1 bit), it is stored in the upper 15 bits of the memory variable Now. This allows
This means that the 31-bit memory variable Now is configured as a bit extension counter while uniquely associating the upper 1 bit of the input capture register 117 with the lower 1 bit of the integration count of the compare match interrupt.

【００６９】次に、ステップＳ５０６では、前回の同期
信号割込み処理によるビット拡張カウンタの値を持つメ
モリ変数Ｌａｓｔを、今回の同期信号割込み処理による
ビット拡張カウンタの値を持つメモリ変数Ｎｏｗから差
し引くことにより、入力信号（同期信号）の周期を得
て、クロックＣＬＫの周波数を該減算結果で割ることに
より入力信号（同期信号）の周波数を得る。さらにステ
ップＳ５０７では、次回の同期信号割込み処理のため
に、メモリ変数Ｎｏｗの内容をメモリ変数Ｌａｓｔに書
込んで、割込み処理を終了する。Next, in step S506, the memory variable Last having the value of the bit extension counter by the previous synchronization signal interruption processing is subtracted from the memory variable Now having the value of the bit extension counter by the current synchronization signal interruption processing. , The frequency of the input signal (synchronous signal) is obtained by dividing the frequency of the clock CLK by the subtraction result. Further, in step S507, the contents of the memory variable Now are written to the memory variable Last for the next synchronous signal interrupt processing, and the interrupt processing is terminated.

【００７０】次に、図６に例示されている具体的な数値
を示しながら、本実施形態の周波数検出方法を説明す
る。なお、図６は、カウンタ１１５が「８０００ｈ」に
なってコンペアマッチ割込みが発生したと同時に、入力
信号のエッジを検出してインプットキャプチャ割込みが
発生した場合を示している。また図６では、メモリ変数
Ａ−ＨＩＧＨの初期値を「００００ｈ」とし、コンペア
レジスタ１１９の初期設定値を「８０００ｈ」としてい
る。Next, the frequency detection method of the present embodiment will be described with reference to specific numerical values illustrated in FIG. FIG. 6 shows a case in which the edge of the input signal is detected and an input capture interrupt is generated at the same time when the counter 115 becomes “8000h” and a compare match interrupt is generated. In FIG. 6, the initial value of the memory variable A-HIGH is “0000h”, and the initial setting value of the compare register 119 is “8000h”.

【００７１】先ず、カウンタ１１５の値が「７ＦＦＦ
ｈ」から「８０００ｈ」になる時に、コンペアレジスタ
１１９には「８０００ｈ」が設定されているので、コン
パレータ１２３においてコンペアマッチ割込みＩｃｍｐ
が発生し、ＣＰＵ１１１は、メモリ変数Ａ−ＨＩＧＨの
値「０００２ｈ」を「０００３ｈ」にカウントアップす
る（ステップＳ２０１）。First, when the value of the counter 115 is "7FFF
Since “8000h” is set in the compare register 119 when “8000h” is changed from “h” to “8000h”, the compare match interrupt Icmp in the comparator 123 is performed.
Is generated, the CPU 111 counts up the value “0002h” of the memory variable A-HIGH to “0003h” (step S201).

【００７２】一方、カウンタ１１５の値が「８００２
ｈ」の時に、入力信号（同期信号）の立ち下がりエッジ
を検出して同期信号割込みが発生すると、ＣＰＵ１１１
は、先ず、インプットキャプチャレジスタ１１７の値を
メモリ変数Ｎｏｗの下位１６ビットに保存する（ステッ
プＳ５０１）。次に、メモリ変数Ａ−ＨＩＧＨの値「０
００２ｈ」を一時変数ＴＥＭＰに保存する（ステップＳ
５０２）。On the other hand, if the value of the counter 115 is "8002
h ”, when a falling edge of the input signal (synchronization signal) is detected and a synchronization signal interrupt occurs, the CPU 111
First, the value of the input capture register 117 is stored in the lower 16 bits of the memory variable Now (step S501). Next, the value “0” of the memory variable A-HIGH
002h ”is stored in a temporary variable TEMP (step S
502).

【００７３】この時、一時変数ＴＥＭＰ（コンペアマッ
チ割込みの積算回数）の最下位ビットは「０」であり、
インプットキャプチャレジスタ１１７の最上位ビットは
「１」であるので、両者は一致せず、コンペアマッチ割
込みの積算回数とインプットキャプチャレジスタ１１７
の値が同期していないと判断される（ステップＳ５０
３）。この場合、一時変数ＴＥＭＰ（コンペアマッチ割
込みの積算回数）の値を補正する必要があるが、本実施
形態では重複が１ビット（ｎ＝１）であるため、１回だ
け１を足して（ステップＳ５０４）、コンペアマッチ割
込みの積算回数の最下位ビットをインプットキャプチャ
レジスタ１１７の最上位ビットと一意に対応させればよ
い。さらに、これを１／２（１ビット右シフト）した
後、「０００１ｈ」をメモリ変数Ｎｏｗの上位１５ビッ
トに保存する（ステップＳ５０５）。At this time, the least significant bit of the temporary variable TEMP (the number of times the compare match interrupt is integrated) is “0”,
Since the most significant bit of the input capture register 117 is “1”, they do not match, and the number of times of the compare match interrupt integration and the input capture register 117
Are determined to be out of synchronization (step S50).
3). In this case, it is necessary to correct the value of the temporary variable TEMP (the number of times the compare match interrupt has been accumulated). However, in this embodiment, since the duplication is 1 bit (n = 1), 1 is added only once (step 1). S504), the least significant bit of the integration count of the compare match interrupt may be uniquely associated with the most significant bit of the input capture register 117. Furthermore, after this is shifted by 1/2 (right shift by one bit), “0001h” is stored in the upper 15 bits of the memory variable Now (step S505).

【００７４】以上説明したように、本実施例の周波数検
出方法および周波数検出装置では、第１の実施形態と同
様に、１６ビットインプットキャプチャレジスタ１１７
とコンペアマッチ割込みの積算回数とを用いて、ＲＡＭ
１２５のメモリ変数Ｎｏｗを３１ビット長にビット拡張
したカウンタとして構成することにより、入力信号の同
期検出に用いるマイクロコンピュータ内蔵カウンタのビ
ット長を拡張することができ、また、インプットキャプ
チャレジスタ１１７の上位１ビットとコンペアマッチ割
込みの積算回数の下位１ビットが一意に対応しているか
否かという簡単な判断により、多重割込みの発生、換言
すれば、インプットキャプチャレジスタ１１７の値とコ
ンペアマッチ割込みの積算回数との同期を確認すること
ができ、さらに、両者が同期していない場合には、コン
ペアマッチ割込みの積算回数をインプットキャプチャレ
ジスタ１１７の値を使って補正して両者を一意に対応さ
せるので、入力信号の周波数検出を高精度で実現すると
共に、検出可能な周波数範囲を広げることが可能とな
る。As described above, in the frequency detecting method and the frequency detecting apparatus according to the present embodiment, similarly to the first embodiment, the 16-bit input capture register 117 is used.
And the number of comparison match interrupts
By configuring the memory variable Now of 125 as a counter in which the bit is extended to a 31-bit length, the bit length of the microcomputer built-in counter used for synchronization detection of the input signal can be extended. A simple determination as to whether or not the bit and the lower 1 bit of the integration count of the compare match interrupt uniquely correspond to each other, the occurrence of multiple interrupts, in other words, the value of the input capture register 117 and the integration count of the compare match interrupt, Can be confirmed, and if they are not synchronized, the number of times of the compare match interrupt is corrected using the value of the input capture register 117 so that the two are uniquely associated with each other. Frequency detection with high accuracy and detectable It is possible to widen the wavenumber range.

【００７５】なお、第１および第２の実施形態では、カ
ウンタ１１５を１６（＝Ｎ）ビット長とし、コンペアマ
ッチ割込みの積算回数を保存するメモリ変数Ａ−ＨＩＧ
Ｈを１６（＝Ｍ）ビット長とし、インプットキャプチャ
レジスタ１１７の上位ビットとコンペアマッチ割込みの
積算回数の下位ビットの一意の対応（重複するビット）
を１（＝ｎ）ビットでとることとしたが、これに限定さ
れることはなく、パラメータＮ，Ｍ，ｎは、ｎ＜Ｎ，ｎ
＜Ｍの範囲で任意の正整数としてもよい。In the first and second embodiments, the counter 115 has a length of 16 (= N) bits, and the memory variable A-HIG for storing the number of times the compare match interrupt is integrated.
H is a 16 (= M) bit length, and a unique correspondence (overlapping bits) between the upper bits of the input capture register 117 and the lower bits of the number of integrations of the compare match interrupt
Is 1 (= n) bits, but the present invention is not limited to this, and the parameters N, M, and n are n <N, n
Any positive integer within the range of <M may be used.

【００７６】また、ビット拡張カウンタにおいて重複す
るビット数ｎを２以上の値にする場合は、カウンタ１１
５の周期の１／２n毎に等間隔にコンペアマッチ割込み
が発生するように「００００ｈ」から始まる数値を比較
設定値として設定することになる。例えば、ｎ＝２の場
合には、コンペアレジスタ１１９には、４つの比較設定
値「００００ｈ」、「４０００ｈ」、「８０００ｈ」ま
たは「Ｃ０００ｈ」が設定される。When the number of overlapping bits n in the bit extension counter is set to a value of 2 or more, the counter 11
A numerical value starting from "0000h" is set as a comparison set value so that a compare match interrupt is generated at equal intervals every 1/2 n of the period of 5. For example, when n = 2, four comparison setting values “0000h”, “4000h”, “8000h”, or “C000h” are set in the compare register 119.

【００７７】また、重複するビット数ｎを２以上の値に
する場合は、コンペアマッチ割込みの積算回数の補正処
理（図５のステップＳ５０３，Ｓ５０４）は、重複して
いるビット数ｎに対して、最大２n−１回のインクリメ
ント（カウントアップ）を行うことになり、重複してい
るｎビットが一意に対応したときに、コンペアマッチ割
込みの積算回数がインプットキャプチャレジスタ１１７
の値によって正しく補正されたことになる。When the number of overlapping bits n is set to a value of 2 or more, the process of correcting the number of times of the compare match interrupt (steps S503 and S504 in FIG. 5) is performed for the number of overlapping bits n. Is incremented (counted up) by a maximum of 2 n -1 times, and when the overlapping n bits uniquely correspond to each other, the cumulative number of compare match interrupts is increased by the input capture register 117.
Is correctly corrected by the value of.

【００７８】[0078]

【発明の効果】以上説明したように、本発明によれば、
入力信号の入力時点において、上位ｎビットが０から２
n−１までの２n個の整数値を持ち、下位Ｎ−ｎビットが
０を持つ２n個の比較設定値と、所定クロックで動作す
るＮビットカウンタの値とを順次比較して、一致した時
に発生する比較一致割込みを用いて計算される比較一致
割込みの回数と、Ｎビットカウンタの値とを用いて入力
信号の周期を検出し、該検出周期から周波数を求めるよ
うにし、入力信号の入力時点におけるＮビットカウンタ
の値をインプットキャプチャ機能を用いて得るように
し、さらに、入力信号の周期の検出を入力信号の入力時
に発生する入力信号割込み処理において行うようにした
ので、ハードウェアカウンタを変更することなくカウン
タのビット長を拡張し、カウンタのビット長の制限を受
けることなく、入力信号の周波数を広範囲の周波数帯に
渡って高精度で検出し得る信号処理装置を安価で実現で
きる。As described above, according to the present invention,
At the time of input of the input signal, the upper n bits are 0 to 2
The 2 n comparison setting values having 2 n integer values up to n −1 and having the lower N−n bits of 0 are sequentially compared with the value of an N-bit counter that operates at a predetermined clock, and are compared. The cycle of the input signal is detected by using the number of comparison match interrupts calculated by using the comparison match interrupt generated at the time of the occurrence and the value of the N-bit counter, and the frequency is obtained from the detection cycle. Change the hardware counter because the value of the N-bit counter at the time of input is obtained using the input capture function, and the period of the input signal is detected in the input signal interrupt processing that occurs when the input signal is input. The bit length of the counter can be expanded without the need for detection, and the frequency of the input signal can be detected with high accuracy over a wide frequency band without being limited by the bit length of the counter. The obtained signal processing apparatus can be realized at low cost.

【００７９】また、本発明によれば、記憶手段の第１領
域にＮ＋Ｍ−ｎビットにビット拡張したカウンタを構成
し、該ビット拡張カウンタの上位には比較一致割込みの
回数を積算した値を、下位にはＮビットカウンタの値を
それぞれ割り当て、重複するｎビット（Ｎビットカウン
タの上位ｎビットと比較一致割込みの回数の下位ｎビッ
ト）を一意に対応させるために、比較一致割込みの積算
回数を記憶手段の第１領域にセットする際に積算回数を
１／２nして上位Ｍ−ｎビットにセットするようにした
ので、カウンタのビット長の制限を受けることなく入力
信号の周期を求めることができ、入力信号の周波数をよ
り簡単な処理で広範囲の周波数帯に渡って高精度で検出
し得る信号処理装置を安価で実現できる。Further, according to the present invention, a counter in which bits are extended to N + M-n bits is formed in the first area of the storage means, and a value obtained by integrating the number of times of the comparison coincidence interrupt is stored above the bit extension counter. The value of the N-bit counter is assigned to the lower bits, and the accumulated number of comparison match interrupts is set to uniquely correspond to the overlapping n bits (the upper n bits of the N-bit counter and the lower n bits of the number of comparison match interrupts). Since the number of integrations is set to 1/2 n and set to the upper M-n bits when setting in the first area of the storage means, the period of the input signal can be obtained without being limited by the bit length of the counter. Thus, a signal processing device capable of detecting the frequency of an input signal over a wide frequency band with higher accuracy by simpler processing can be realized at low cost.

【００８０】さらに、本発明によれば、入力信号の入力
タイミングと比較一致割込みのタイミングとが衝突を起
こした場合には、Ｎビットカウンタの上位ｎビットと比
較一致割込みの回数の下位ｎビットが一意に対応してい
るか否かにより、Ｎビットカウンタの値と比較一致割込
みの回数とが同期しているか否かを検出し、同期してい
ないときに、比較一致割込みの回数をＮビットカウンタ
の値で補正することとしたので、多重割込みの発生確認
を行うことなく、Ｎビットカウンタの上位ｎビットと比
較一致割込みの回数の下位ｎビットが一意に対応してい
るか否かの判断で行うことができ、また、入力信号の入
力タイミングと比較一致割込みのタイミングとが衝突を
起こした場合においても、より簡単な補正処理によりＮ
ビットカウンタとビット拡張カウンタとの同期をとるこ
とができるので、広範囲の周波数帯に渡って高精度で入
力信号の周波数を検出することが可能である。Further, according to the present invention, when a collision occurs between the input timing of the input signal and the timing of the comparison match interrupt, the upper n bits of the N-bit counter and the lower n bits of the number of comparison match interrupts are changed. Whether the value of the N-bit counter and the number of comparison match interrupts are synchronized or not is detected based on whether or not they uniquely correspond to each other. Because the value is corrected by the value, it is necessary to judge whether the upper n bits of the N-bit counter and the lower n bits of the number of comparison match interrupts uniquely correspond without confirming the occurrence of multiple interrupts. In addition, even when the input timing of the input signal and the timing of the comparison coincidence interrupt collide with each other, N can be reduced by a simpler correction process.
Since the bit counter and the bit extension counter can be synchronized, it is possible to detect the frequency of the input signal with high accuracy over a wide frequency band.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施形態に係る周波数検出装置
の構成図である。FIG. 1 is a configuration diagram of a frequency detection device according to a first embodiment of the present invention.

【図２】第１の実施形態の周波数検出方法におけるコン
ペアマッチ割込み処理を説明するフローチャートであ
る。FIG. 2 is a flowchart illustrating a compare match interrupt process in the frequency detection method according to the first embodiment.

【図３】第１の実施形態の周波数検出方法における同期
信号割込み処理を説明するフローチャートである。FIG. 3 is a flowchart illustrating a synchronization signal interruption process in the frequency detection method according to the first embodiment.

【図４】第１の実施形態の周波数検出方法を説明するタ
イミングチャートである。FIG. 4 is a timing chart illustrating a frequency detection method according to the first embodiment.

【図５】第２の実施形態の周波数検出方法における同期
信号割込み処理を説明するフローチャートである。FIG. 5 is a flowchart illustrating a synchronization signal interruption process in the frequency detection method according to the second embodiment.

【図６】第２の実施形態の周波数検出方法を説明するタ
イミングチャートである。FIG. 6 is a timing chart illustrating a frequency detection method according to a second embodiment.

【図７】従来の周波数検出方法におけるオーバーフロー
割込み処理を説明するフローチャートである。FIG. 7 is a flowchart illustrating overflow interrupt processing in a conventional frequency detection method.

【図８】従来の周波数検出方法における同期信号割込み
処理を説明するフローチャートである。FIG. 8 is a flowchart illustrating a synchronization signal interruption process in a conventional frequency detection method.

【符号の説明】[Explanation of symbols]

１０１ マイクロコンピュータ １０３ 同期信号入力回路 ＳＩＮ 同期信号 １０５ 基本クロック回路 １１１ ＣＰＵ １１３ 分周器 １１５ カウンタ １１７ インプットキャプチャレジスタ １１９ コンペアレジスタ １２１ インプットキャプチャ検出回路 １２３ コンパレータ １２５ ＲＡＭ ＩＢＵＳ 内部バス ＣＬＫ クロック Ｃｏｕｔ カウンタ出力 Ｃｒｅｆ 比較設定値 Ｉｃｍｐ コンペアマッチ割込み 101 microcomputer 103 synchronization signal input circuit SIN synchronization signal 105 basic clock circuit 111 CPU 113 frequency divider 115 counter 117 input capture register 119 compare register 121 input capture detection circuit 123 comparator 125 RAM IBUS internal bus CLK clock Cout counter output Cref comparison setting Value Icmp Compare match interrupt

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 入力信号の周期を検出することで周波数
を検出する周波数検出方法であって、 前記入力信号の入力時点において、上位ｎビット（ｎは
正整数）が０から２n−１までの２n個の整数値を持ち、
下位Ｎ−ｎビット（Ｎは正整数）が０を持つ２n個の比
較設定値と、所定クロックで動作するＮビットカウンタ
の値とを順次比較して、一致した時に発生する比較一致
割込みを用いて計算される比較一致割込みの回数と、前
記Ｎビットカウンタの値とを用いて前記入力信号の周期
を検出することを特徴とする周波数検出方法。1. A frequency detecting method for detecting a frequency by detecting a cycle of an input signal, wherein at the time of input of the input signal, upper n bits (n is a positive integer) from 0 to 2 n -1. Has 2 n integer values of
The 2 n comparison setting values in which the lower N-n bits (N is a positive integer) are 0 and the value of an N-bit counter that operates at a predetermined clock are sequentially compared, and a comparison coincidence interrupt that occurs when they match is generated. A frequency detection method, comprising: detecting a period of the input signal using a number of comparison match interrupts calculated using the value and a value of the N-bit counter. 【請求項２】 前記入力信号の入力時点における前記Ｎ
ビットカウンタの値は、インプットキャプチャ機能を用
いて得られることを特徴とする請求項１に記載の周波数
検出方法。2. The method according to claim 1, wherein the N signal at the time of input of the input signal is
The frequency detection method according to claim 1, wherein the value of the bit counter is obtained by using an input capture function. 【請求項３】 前記入力信号の周期の検出は、前記入力
信号の入力時に発生する入力信号割込み処理において行
われることを特徴とする請求項１または２に記載の周波
数検出方法。3. The frequency detection method according to claim 1, wherein the detection of the cycle of the input signal is performed in an input signal interruption process that occurs when the input signal is input. 【請求項４】 前記入力信号の入力タイミングと前記比
較一致割込みのタイミングとが衝突を起こした場合に
は、前記Ｎビットカウンタの上位ｎビットと前記比較一
致割込みの回数の下位ｎビットが一意に対応しているか
否かにより、前記Ｎビットカウンタの値と前記比較一致
割込みの回数とが同期しているか否かを検出し、同期し
ていないときに、前記比較一致割込みの回数を前記Ｎビ
ットカウンタの値で補正することを特徴とする請求項
１、２または３記載の周波数検出方法。4. When the input timing of the input signal and the timing of the comparison match interrupt collide, the upper n bits of the N-bit counter and the lower n bits of the number of comparison match interrupts are uniquely determined. Whether the value of the N-bit counter is synchronized with the number of comparison match interrupts is detected based on whether or not the number of comparison match interrupts is synchronized. 4. The frequency detection method according to claim 1, wherein the correction is performed using a counter value. 【請求項５】 所定クロックを計時するＮビットカウン
タ（Ｎは正整数）と、２個のＮ＋Ｍ−ｎビット（Ｍ，ｎ
は正整数）のデータをそれぞれ第１および第２領域に保
持する記憶手段と、を備え、入力信号の周期を検出する
ことで周波数を検出する信号処理装置の周波数検出方法
において、 前記入力信号の立ち上がりまたは立ち下がりエッジを検
出して同期信号割込みを発生する信号検出ステップと、 上位ｎビットが０から２n−１までの２n個の整数値を持
ち、下位Ｎ−ｎビットが０を持つ２n個の比較設定値
と、前記Ｎビットカウンタの値を順次比較して、一致し
た時に比較一致割込みを発生する比較ステップと、 前記比較一致割込みの回数を積算する積算ステップと、 前記同期信号割込み発生時に、前記記憶手段の第１領域
の下位Ｎビットに前記Ｎビットカウンタの値をセット
し、該第１領域の上位Ｍ−ｎビットに前記積算ステップ
の積算結果を１／２nしてセットする計数値生成ステッ
プと、 前記記憶手段の第１領域から第２領域を引いた差分から
前記入力信号の周期を求める周期検出ステップと、 前記記憶手段の第１領域の内容を第２領域に書込む更新
ステップと、を有することを特徴とする周波数検出方
法。5. An N-bit counter (N is a positive integer) for clocking a predetermined clock, and two N + M-n bits (M, n
Storage means for holding data of the input signal in the first and second areas, respectively, wherein the frequency of the input signal is detected by detecting the frequency of the input signal. A signal detection step of detecting a rising or falling edge to generate a synchronization signal interrupt; upper n bits have 2 n integer values from 0 to 2 n -1; lower N−n bits have 0 A comparison step of sequentially comparing the 2 n comparison set values with the value of the N-bit counter and generating a comparison match interrupt when they match; an integration step of integrating the number of comparison match interrupts; When an interrupt occurs, the value of the N-bit counter is set to the lower N bits of the first area of the storage means, and the integration result of the integration step is set to the upper M-n bits of the first area. 1/2 and n and the count value generating step is set, the period detecting step from the difference obtained by subtracting the second region from the first region determining the period of said input signal of said memory means, in the first region of the storage unit Updating the content into the second area. 【請求項６】 前記Ｎビットカウンタの上位ｎビットと
前記積算ステップの積算結果の下位ｎビットとが一致す
るか否かを検出する同期検出ステップと、 前記同期検出ステップで一致していないときに、前記積
算ステップの積算結果を前記Ｎビットカウンタの値で補
正して前記計数値生成ステップに与える補正ステップ
と、を有することを特徴とする請求項５に記載の周波数
検出方法。6. A synchronization detection step for detecting whether or not the upper n bits of the N-bit counter and the lower n bits of the integration result of the integration step coincide with each other. 6. The frequency detection method according to claim 5, further comprising: a correction step of correcting an integration result of the integration step with a value of the N-bit counter and giving the result to the count value generation step. 【請求項７】 入力信号の周期を検出することで周波数
を検出する周波数検出装置において、 前記入力信号の立ち上がりまたは立ち下がりエッジを検
出して同期信号割込みを発生する信号検出手段と、 所定クロックを計時するＮビットカウンタ（Ｎは正整
数）と、 上位ｎビット（ｎは正整数）が０から２n−１までの２n
個の整数値を持ち、下位Ｎ−ｎビットが０を持つ２n個
の比較設定値と、前記Ｎビットカウンタの値を順次比較
して、一致した時に比較一致割込みを発生する比較手段
と、 前記比較一致割込みの回数を積算する積算手段と、 ２個のＮ＋Ｍ−ｎビット（Ｍは正整数）のデータをそれ
ぞれ第１および第２領域に保持する記憶手段と、 前記同期信号割込み発生時に、前記記憶手段の第１領域
の下位Ｎビットに前記Ｎビットカウンタの値をセット
し、該第１領域の上位Ｍ−ｎビットに前記積算手段の積
算結果を１／２nしてセットする計数値生成手段と、 前記記憶手段の第１領域から第２領域を引いた差分から
前記入力信号の周期を求める周期検出手段と、 前記記憶手段の第１領域の内容を第２領域に書込む更新
手段と、を有することを特徴とする周波数検出装置。7. A frequency detecting apparatus for detecting a frequency by detecting a cycle of an input signal, comprising: signal detecting means for detecting a rising or falling edge of the input signal to generate a synchronization signal interrupt; the n-bit counter for counting (n is a positive integer), 2 n upper n bits (n is a positive integer) from zero to 2 n -1
A comparison means for sequentially comparing 2 n comparison setting values having N integer values and having the lower N−n bits of 0 and the value of the N-bit counter, and generating a comparison coincidence interrupt when they coincide with each other; Integrating means for integrating the number of times of the comparison coincidence interrupt, storage means for holding two N + M-n bits (M is a positive integer) data in first and second areas, respectively, count value for the set value of the n-bit counter, sets the accumulation result of said accumulating means to the upper M-n bits of the first region is 1/2 n to the lower n bits of the first region of the storage unit Generating means; cycle detecting means for obtaining a cycle of the input signal from a difference obtained by subtracting a second area from a first area of the storing means; updating means for writing the contents of the first area of the storing means into a second area And characterized by having The wave number detecting device. 【請求項８】 前記Ｎビットカウンタの上位ｎビットと
前記積算手段の積算結果の下位ｎビットとが一致するか
否かを検出する同期検出手段と、 前記同期検出手段で一致していないときに、前記積算手
段の積算結果を前記Ｎビットカウンタの値で補正して前
記計数値生成手段に与える補正手段と、を有することを
特徴とする請求項７に記載の周波数検出装置。8. A synchronous detecting means for detecting whether or not the upper n bits of the N-bit counter and the lower n bits of the integrating result of the integrating means coincide with each other. 8. The frequency detection device according to claim 7, further comprising: a correction unit that corrects the integration result of the integration unit with the value of the N-bit counter and provides the result to the count value generation unit. 【請求項９】 請求項１、２、３、４、５または６に記
載の周波数検出方法をコンピュータに実行させるための
プログラムとして記録したコンピュータにより読み取り
可能な記録媒体。9. A computer-readable recording medium recorded as a program for causing a computer to execute the frequency detection method according to claim 1, 2, 3, 4, 5, or 6.
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