JP2002164941A

JP2002164941A - 半導体装置及びデータ伝送システム

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Publication number: JP2002164941A
Application number: JP2000361232A
Authority: JP
Inventors: Yoshihisa Iwata; 佳久岩田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-11-28
Filing date: 2000-11-28
Publication date: 2002-06-07

Abstract

(57)【要約】【課題】装置間をリング状に接続して電流値でデータ
伝送を行う拡張性に優れたデータ伝送システムを提供す
る。【解決手段】メモリＬＳＩ２をリング状に接続して電
流値でデータ伝送を行うシステムであって、メモリＬＳ
Ｉ２は、データ電流を出力するための出力端子ＬＰＯＵ
Ｔと、データ電流を入力するための入力端子ＬＰＩＮ
と、これらの入力端子と出力端子の間に配設された内部
電流配線２０と、内部電流配線２０の途中に挿入されて
データ送信時に内部電流配線２０を入力配線部２０ａと
出力配線部２０ｂに切断しデータ受信時にこれらを導通
させる転送スイッチＴＧと、電圧値データを電流値に変
換してそのデータ電流を出力端子ＬＰＯＵＴから送出す
る出力回路２３と、入力端子ＬＰＩＮから内部電流配線
２０に取り込まれたデータ電流をホール効果素子ＨＤに
より検出して電圧値に変換する入力回路２２とを備え
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数の装置、例
えばＬＳＩ等の半導体装置間でデータ伝送を行うデータ
伝送システムに関する。

【０００２】

【従来の技術】複数のＬＳＩ間でデータ伝送を行うに
は、一般にバスデータとして電圧値データを用いる。こ
の種のデータ伝送システムにおいて、高速のデータ伝送
を行うためには高いクロック周波数を必要とする。これ
に対して、多値データを用いることにより、実質的に高
速伝送を行う方式も提案されている。しかし、電圧を多
値化するとノイズマージンが低下し、或いは伝送バスの
電圧振幅を小さくすることができないため、ＬＳＩの微
細化や低電圧化と折り合いが悪い。

【０００３】また、星型接続の伝送路方式では、伝送シ
ステムの中心にマスターが必要であり、マスターの入出
力の数は、接続されるスレーブの数と同数かそれ以上と
なる。従って、マスターの入出力数により伝送システム
の規模が決定され、拡張性に欠ける。システムの拡張性
を確保するためには、マスターの入出力数を予め多くす
ればよいが、データを多値化したとしても、多くの入出
力数を用意することは、マスターＬＳＩチップのサイズ
が大きいものとなり、伝送システムのコスト高の原因と
なる。

【０００４】

【発明が解決しようとする課題】以上のように、電圧値
データを用いて、星型接続でＬＳＩ間のデータ伝送を行
おうとすると、ＬＳＩの微細化や低電圧化、伝送システ
ムのコスト高等が問題になる。

【０００５】この発明は、上記事情を考慮してなされた
もので、装置間をリング状に接続して電流値でデータ伝
送を行う拡張性に優れたデータ伝送システム及びこのシ
ステムに用いられる半導体装置を提供することを目的と
している。

【０００６】

【課題を解決するための手段】この発明に係る半導体装
置は、データ電流を出力するための出力端子と、データ
電流を入力するための入力端子と、前記入力端子と出力
端子の間に配設された内部電流配線と、この内部電流配
線の途中に挿入されてデータ送信時に内部電流配線を入
力配線部と出力配線部に切断しデータ受信時にこれらを
導通させる転送スイッチと、電圧値データを電流値に変
換してそのデータ電流を前記出力端子から送出する出力
回路と、前記入力端子から前記内部電流配線に取り込ま
れたデータ電流を非接触センサにより検出して電圧値に
変換する入力回路と、を備えたことを特徴とする。

【０００７】この発明はまた、複数の装置間を伝送路で
リング状に接続してデータ伝送を行うデータ伝送システ
ムであって、前記各装置は、データ電流を伝送路に送出
するための出力端子と、データ電流を伝送路から取り込
むための入力端子と、前記入力端子と出力端子の間に配
設された内部電流配線と、この内部電流配線の途中に挿
入されてデータ送信時に内部電流配線を入力配線部と出
力配線部に切断しデータ受信時にこれらを導通させる転
送スイッチと、電圧値データを電流値に変換してこのデ
ータ電流を前記出力端子から送出する出力回路と、前記
入力端子から前記内部電流配線に取り込まれたデータ電
流を非接触センサにより検出して電圧値に変換する入力
回路と、を備えたことを特徴とする。

【０００８】この発明によると、装置間をリング状に接
続したデータ伝送システムにおいて電流値データを送受
信することができ、拡張性に優れた伝送システムが得ら
れる。

【０００９】この発明において、入力回路は例えば、非
接触センサとして、内部電流配線を流れるデータ電流が
生成する磁界を検出して電圧値に変換するホール効果素
子を用いて構成することができる。より具体的には、入
力回路は、内部電流配線を流れる電流に応じたホール電
圧を出力するホール効果素子と、このホール効果素子に
対して前記内部電流配線と対称的に配置された補助内部
電流配線と、ホール効果素子のホール出力電圧をうち消
すようにそのホール電圧を電流値に変換して前記補助内
部電流配線に帰還する帰還回路とを備えて構成される。
更に、入力回路で用いられる帰還回路は具体的には、ホ
ール効果素子の出力電圧を検出するオペアンプと、この
オペアンプの出力をカウントするアップ／ダウンカウン
タと、このアップ／ダウンカウンタの出力をアナログ値
に変換するＤ／Ａコンバータと、このＤ／Ａコンバータ
の出力を電流値に変換して前記補助内部電流配線をドラ
イブする電流ドライバとを備えて構成される。

【００１０】この発明において、出力回路は例えば、デ
ィジタルデータをアナログ値に変換するＤ／Ａコンバー
タと、このアナログ値を電流値に変換して前記出力端子
からデータ電流を送出する電流ドライバと、この電流ド
ライバにより送出されて伝送路を一巡して入力端子から
前記内部電流配線に戻ってきたデータ電流を終端させる
電流終端回路とを備えて構成される。この場合好ましく
は、出力回路から送信したデータ電流値と、伝送路を一
巡して入力回路により受信したデータ電流値の一致検出
により一回のデータ送信終了を検知する送信終了検知回
路を備える。

【００１１】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の実施の形
態によるデータ伝送システムを示している。このデータ
伝送システムは、複数のＬＳＩとして、メモリＬＳＩ１
を伝送路３によりループ状に接続するループ型ネットワ
ークを構成している。ネットワークには、メモリコント
ローラＬＳＩ２が設けられ、これがネットワーク内のす
べてのメモリＬＳＩ１のデータ書き込み／読み出しをコ
ントロールする。

【００１２】メモリコントローラ２は、メモリＬＳＩ１
のデータ書き込み／読み出しのコントロールを行うだけ
で、データの送受信に関しては、メモリＬＳＩ１との間
にマスター／スレーブの関係はない。メモリＬＳＩ１及
びメモリコントローラＬＳＩ２はそれぞれ、データを電
流値データとして送受信するための入出力回路を内蔵す
る。

【００１３】一つのメモリＬＳＩ１に着目して、その構
成を示すと、図２のようになっている。メモリ本体２１
は、セルアレイ及びデコーダの他、通常のメモリＬＳＩ
が持つ書き込み／読み出し系を有する。メモリＬＳＩ１
は、通常のデータ入出端子とは別に、伝送路３に接続さ
れる入力端子ＬＰＩＮと出力端子ＬＰＯＵＴを有する。
入力端子ＬＰＩＮと出力端子ＬＰＯＵＴの間には、内部
電流配線２０（２０ａ，２０ｂ）が配設されている。内
部電流配線２０は、データ取り込みに供される入力配線
部２０ａとデータ送出に供される出力配線部２０ｂとの
間が、転送スイッチＴＧにより、切断／接続が切り替え
可能とされている。

【００１４】この実施の形態において、メモリ本体２１
が扱う通常の電圧値データは、電流値データの形で他の
メモリＬＳＩとの間で送受信する。この場合、電流値デ
ータは、電流の加算性を利用して多値化される。即ち、
通常多ビットで表される一つの電圧値データを一つの電
流値のレベルで表現する。この様な多値化された電流値
データで送受信を行うために、メモリ本体２１からの出
力データＤｏｕｔを電流値データに変換して出力配線部
２０ｂに送り出す出力回路２３と、入力端子ＬＰＩＮか
ら入力配線部２０ａに送られてくる電流値データを電圧
値データＤｉｎに変換する入力回路２２を備える。

【００１５】この実施の形態において、入力回路２２
は、内部電流配線２０の電流値データを非接触で検出す
る非接触センサとして、ホール効果素子ＨＤを持つ。こ
の詳細は後述する。ここでは、送受信は、データとアド
レスとコマンドをある形式でまとめたパケットの形で行
うことを想定している。入力回路２２において、電圧値
に変換されたデータＤｉｎは、デマルチプレクサ２４
で、メモリ本体２１に供給される書き込みデータＤａｔ
ａ、アドレスＡｄｄ、コマンドＣＭＤ等に分離される。

【００１６】コマンドＣＭＤは、コマンドデコーダ２５
でデコードされ、入力回路２２及び出力回路２３を制御
する各種制御信号ＰＡＳＳ，／ＰＡＳＳ，ＯＥ，／Ｏ
Ｅ，ＷＥ，／ＷＥが生成される。ＰＡＳＳ，／ＰＡＳＳ
は、転送スイッチＴＧを制御して、内部電流配線２０の
切断／接続を制御する電流パス制御信号である。ＯＥ，
／ＯＥは、出力回路２３の活性／非活性を制御する出力
イネーブル信号である。ＷＥ，／ＷＥは、入力回路２２
の活性／非活性を制御する書き込みイネーブル信号であ
る。

【００１７】図３は、メモリ本体２１からの出力データ
Ｄｏｕｔを電流値データに変換して送出するための出力
回路２３の構成を示している。出力データＤｏｕｔは、
マルチプレクサ３０１により、必要に応じて付加情報と
組み合わされ、Ｄ／Ａコンバータ（ＤＡＣ）３０２によ
りアナログデータに変換される。そしてこのアナログデ
ータに応じた電流値データを出力配線部２０ｂに送出す
る電流ドライバ３０３が設けられている。

【００１８】電流ドライバ３０３は、Ｄ／Ａコンバータ
３０２で変換されたアナログ値がゲートに入る電流源Ｐ
ＭＯＳトランジスタＱＰ１と、そのドレインと出力配線
部２０ｂの間に設けられて制御信号／ＯＥによりオンオ
フ制御されるＰＭＯＳトランジスタＱＰ２を有する。コ
マンドが出力要請である場合、制御信号は、ＯＥ＝Ｈ，
ＷＥ＝ＰＡＳＳ＝Ｌとなる。従って、データ出力時、Ｐ
ＡＳＳ＝Ｌによって転送スイッチＴＧがオフになり、／
ＯＥ＝Ｌによって電流ドライバ３０３が活性になる。

【００１９】Ｄ／Ａコンバータ３０２の出力がゼロのと
き、電流ドライバ３０３からＰＭＯＳトランジスタＱＰ
１で決まる電流が出力配線部２０ｂに供給される。出力
データＤｏｕｔに応じてＤ／Ａコンバータ３０２の出力
があるレベルになると、そのレベルに応じて、電流ドラ
イバ３０３の電流は低下する。従って、データＤｏｕｔ
の電圧レベルに対応する電流値データが出力端子ＬＰＯ
ＵＴから送出される。送出された電流は、どこかで引き
込むことが必要である。この実施の形態の場合電流パス
は、図１に示すネットワークを一巡して、自己終端する
状態とする。そのために、転送スイッチＴＧの入力配線
部２０ａ側に、電流ドライバ３０３が送出した電流と同
じ電流値を内部電流配線２０から引き込むための電流終
端回路３０４が設けられている。

【００２０】終端回路３０４は、入力配線部２０ａを接
地電位に終端するためのＮＭＯＳトランジスタＱＮ３
と、このＮＭＯＳトランジスタＱＮ３と入力配線部２０
ａの間に介在して、制御信号ＯＥにより制御されるＮＭ
ＯＳトランジスタＱＮ２を有する。また、電流ドライバ
３０３の電流源ＰＭＯＳトランジスタＱＰ１と同じ寸法
を有し、同様にＤ／Ａコンバータ３０２の出力でゲート
が制御されるＰＭＯＳトランジスタＱＰ３と、その電流
が供給されるダイオード接続したＮＭＯＳトランジスタ
ＱＮ１を有し、このＮＭＯＳトランジスタＱＮ１のドレ
イン電圧により、ＮＭＯＳトランジスタＱＮ３が制御さ
れるようになっている。ＮＭＯＳトランジスタＱＮ１，
ＱＮ３はカレントミラーを構成している。

【００２１】この様な構成として、データ出力時、制御
信号ＯＥ＝Ｈにより終端回路３０４が活性化され、送出
された電流値データは、自局で終端されることになる。
即ち、電流ドライバ３０３が供給した電流値と同じ電流
値がＰＭＯＳトランジスタＱＰ３とＮＭＯＳトランジス
タＱＮ１の経路に流れ、これと同じ電流が終端用ＮＭＯ
ＳトランジスタＱＮ３に流れて、入力配線部２０ａに戻
ってきたデータ電流が接地端子に引き込まれる。

【００２２】図４は、入力回路２２の構成を示してい
る。この入力回路２２は、入力端子ＬＰＩＮから内部電
流配線２０に取り込まれる電流値データを非接触で検出
する非接触センサとして、ホール効果素子ＨＤを用いて
いる。ホール効果素子ＨＤは、内部電流配線２０の入力
配線部２０ａに近接して配置され、電流端子Ａ，Ｂ間に
電流源Ｉ０から一定のバイアス電流が流される。入力配
線部２０ａにデータ電流が流れると、これが生成する磁
界に応じて、電圧端子Ｃ，Ｄ間のホール電圧が出力され
る。このホール出力電圧をＡ／Ｄ変換すれば、メモリ本
体が扱うディジタルデータが得られる。

【００２３】この実施の形態においては、ホール出力電
圧を実質的にＡ／Ｄ変換するために、ホール効果素子Ｈ
Ｄを挟んで入力配線部２０ａと対称的に、ホール効果素
子ＨＤに対して入力配線部２０と同じ距離位置に配置さ
れたもう一つの補助内部電流配線４０４を用意して、フ
ィードバック制御を行う。即ち、ホール出力電圧を検出
するオペアンプ４０１、このオペアンプ４０１の出力電
圧をカウントを行うアップ／ダウンカウンタ４０２、こ
のカウンタ４０２の出力をアナログ値に変換するＤ／Ａ
コンバータ４０３、及びこのＤ／Ａコンバータ４０３の
出力を電流値に変換して内部電流配線４０４を駆動する
電流ドライバ４０５が設けられている。

【００２４】Ｄ／Ａコンバータ４０３と電流ドライバ４
０５の構成は、先に説明した出力回路２３のそれと同様
である。即ち、内部電流配線４０４の一端は、制御信号
／ＷＥにより制御されるスイッチＰＭＯＳトランジスタ
ＱＰ１３を介して電流源ＰＭＯＳトランジスタＱＰ１１
に接続され、このトランジスタＱＰ１１のゲートがＤ／
Ａコンバータ４０３の出力により制御される。内部電流
配線４０４の他端側には、これも出力回路２３と同様の
構成の終端回路４０６が設けられている。

【００２５】終端回路４０６は、電流配線４０４の他端
を接地電位に終端するためのＮＭＯＳトランジスタＱＮ
１４と、このＮＭＯＳトランジスタＱＮ１４と電流配線
４０４の間に介在して、制御信号ＷＥにより制御される
ＮＭＯＳトランジスタＱＮ１３を有する。ＮＭＯＳトラ
ンジスタＱＮ１３のゲートは、Ｄ／Ａコンバータ４０３
が出力するアナログ電圧により制御される。即ち、アナ
ログ電圧が入る電流源ＰＭＯＳトランジスタＱＰ１２
と、その電流が供給されるダイオード接続したＮＭＯＳ
トランジスタＱＮ１２を有し、このＮＭＯＳトランジス
タＱＮ１２のドレイン電圧により、ＮＭＯＳトランジス
タＱＮ１４が制御される。

【００２６】この様な構成として、入力回路２２では、
電流値データの入力時、内部電流配線４０４の電流は、
入力電流値に対応するホール出力電圧を丁度打ち消すよ
うな磁界を発生させるべく、フィードバック制御され
る。即ち、データ入力時、制御信号は、ＷＥを＝Ｈ，Ｐ
ＡＳＳ＝Ｈであり、転送スイッチＴＧがオンで電流ルー
プが閉じた状態で、入力回路２２では、電流ドライバ４
０５及び終端回路４０６が活性状態に保持される。

【００２７】入力回路２２が活性化され且つ、まだ入力
電流が取り込まれない状態では、カウンタ４０２をリセ
ットすることによりＤ／Ａコンバータ４０３の出力はゼ
ロであり、内部電流配線４０４に電流が流れている。従
って、ホール効果素子ＨＤは内部電流配線４０４の電流
値で決まるホール電圧を出力している。この状態で入力
配線部２０ａに入力電流が取り込まれると、ここに流れ
る電流が発生する磁界はホール素子ＨＤのホール出力電
圧をうち消す方向に作用する。従って、ホール出力電圧
をオペアンプ４０１で検出し、その出力をカウントし
て、そのカウント値に応じて内部配線４０４に供給する
電流を低減する方向のフィードバック制御を行うと、ホ
ール出力電圧が丁度ゼロになるとき、カウンタ４０２の
カウント値は、入力電流値データをＡ／Ｄ変換した値に
なる。

【００２８】但し、内部電流配線２０，４０４の関係
は、ホール効果素子ＨＤに対して完全に対称であること
は必ずしも必要はない。即ち、電流の大きさ及びホール
効果素子ＨＤとの間の距離が同じでなくとも、これらの
電流が発生してホール効果素子ＨＤと鎖交する磁界成分
が同じになるように、構成すればよい。またホール出力
電圧が丁度ゼロになるようにする必要もなく、入力電流
値をＡ／Ｄ変換できればよいわけであるから、内部電流
配線２０，４０４の位置関係によるホール出力電圧のオ
フセットを考慮して、電流の大きさを決める設計をすれ
ばよい。更に、入力電流値をＡ／Ｄ変換し終わったこと
を検知するために、ホール出力電圧が初期の値に対して
ゼロを越えて負の値となるときにＡ／Ｄ変換終了となる
ように、配線２０と４０４を配置するなり、配線４０４
の電流値を設定することも考えられる。

【００２９】以上のようにこの実施の形態の場合、通常
は、ＰＡＳＳ＝Ｈで電流ループが閉じた状態、ＷＥ＝Ｈ
で入力パケットを受信している状態となっている。パケ
ットを受け取り、そのコマンド部分をデコードして出力
要請であった場合は、ＯＥ＝Ｈ，ＷＥ＝ＰＡＳＳ＝Ｌと
なり、電流ループが切断されて、メモリＬＳＩが出力デ
ータで電流ドライバで電流パスをドライブしつつ、自己
終端状態の電流パスを形成することになる。

【００３０】この様にこの実施の形態によれば、メモリ
ＬＳＩ間をリング状に接続して、電流値データを伝送す
るデータ伝送システムが得られる。このシステムは、星
型接続の場合と異なり、拡張性に優れている。

【００３１】上記実施の形態において、データとアドレ
ス及びコマンドを特定の形式にまとめられたパケットと
して授受することを想定している。出力時のインターバ
ル設定は、例えば仕様として最小値、最大値を決定し、
回路内にタイマを設けるということが考えられる。しか
し、自局が送出したデータは、電流ループを一巡して自
局に戻ってくることを考慮すると、戻ってきた電流値が
出力電流と一致すれば、途中経路の各装置はその電流値
データの受け取りを完了しているものと見なすことがで
きる。また、入力電流値をＡ／Ｄ変換した後のデータで
出力データとの一致検出を行えば、途中経路での装置も
電流値データを受け取り且つ、Ａ／Ｄ変換も終了してい
るとみなすことができる。これにより、一回のデータを
送信している期間を、タイマに頼ることなく、入力回路
の特性を反映して決定することができる。

【００３２】具体的に、図２の構成を基本として、送信
終了検知回路（即ち、出力期間設定回路）を設けた例
を、図５に示す。図示のように、出力回路２３のマルチ
プレクサ３０１の出力データと、入力回路２２のカウン
タ４０２から得られるＡ／Ｄ変換された入力データとを
比較する比較器５０１を設ける。一致が検出されれば、
比較器５０２は、送信終了検知信号（即ち、受信確認信
号）ＲＥＣＥＩＰＴを出力する。この送信終了検知信号
ＲＥＣＥＩＰＴを監視することにより、出力期間の制御
が可能である。

【００３３】図６は、図２の構成を基本として、別の送
信終了検知回路を設けた例である。この例では、出力デ
ータと入力データの一致検出を行うために、入力回路２
３に、ホール効果素子ＨＤに加えて、更に別のホール効
果素子ＨＤａを配置し、また内部電流配線４０４に対し
て、その電流が生成してホール効果素子ＨＤａに作用す
る磁界と逆の磁界を生成するための更に別の内部電流配
線６０１を配置している。

【００３４】この内部電流配線６０１に対して、出力回
路２２側のＤ／Ａコンバータ３０２の出力による電流を
供給し且つその電流を終端するための電流ドライバ６０
２と終端回路６０３を設ける。これらの電流ドライバ６
０２と終端回路６０３は、入力回路２２側のＤ／Ａコン
バータ４０３の出力による内部電流配線４０４に対する
電流ドライバ４０５及び終端回路４０６と同様の構成で
ある。そして、ホール効果素子ＨＤａのホール出力電圧
を検出するオペアンプ６０４を設けて、その出力端子を
送信終了検知信号ＲＥＣＥＩＰＴの端子とする。

【００３５】この様な構成とすることにより、入力デー
タ検出と同様の原理で、出力データと入力データの一致
検出ができ、送信終了検知信号ＲＥＣＥＩＰＴを監視す
ることにより、出力期間の制御が可能になる。

【００３６】以上の実施の形態で説明したホール効果素
子は、メモリＬＳＩと同じシリコン基板に集積形成され
る。その場合のホール効果素子と内部電流配線２０，４
０４の配置の概略構造を以下に幾つか例示する。

【００３７】図７は、シリコン基板７０１にホール効果
素子ＨＤを作り、このホール効果素子ＨＤを挟むよう
に、層間絶縁膜７０２上に内部電流配線２０と４０４と
を配設した例である。ホール効果素子ＨＤ及び内部電流
配線２０，４０４の電流方向は、図示したように、紙面
に直交し奥に向かう方向である。ホール効果素子ＨＤの
電圧端子電極は、内部電流配線２０，４０４に対向する
側面に形成される。従って、内部電流配線２０，４０４
に流れる電流により発生する磁界がホール効果素子ＨＤ
を縦方向に鎖交し、矢印で示す方向のホール出力電圧が
得られる。

【００３８】図８は、図７と同様の配置構造を、シリコ
ン基板７０１上に縦型にした配置した例である。図９
は、図８の構造を基本として、内部電流配線２０，４０
４を多重にした例である。これにより、ホール効果素子
ＨＤに鎖交する磁界を大きいものとすることができる。
図１０は、図９の配置構造を上から見たレイアウトであ
る。多重の内部電流配線２０，４０４はそれぞれ、両端
が接続されている。

【００３９】図１１は、図７の配置構造を基本として、
やはり内部電流配線２０，４０４を多重にした例であ
る。図１２は、図１１の配置構造を側面から見た内部電
流配線２０，４０４の様子を示している。多重に積層さ
れた内部電流配線２０，４０４は、それぞれ両端部をコ
ンタクトさせる。

【００４０】なお、図９或いは図１１の構造において、
それぞれ多重に配置された内部電流配線２０と４０４の
配線ピッチ等が同じであることは、必ずしも必要がな
い。即ち、多重化された内部電流配線２０と４０４と
が、全体として同じ電流が流れた時にホール効果素子Ｈ
Ｄに同じ磁場が与えられるという意味で対称的であれば
よい。これにより、図５の回路構成によって、入力デー
タ電流が流れる内部電流配線２０に流れる電流と、内部
電流配線４０４に流れる電流が同値になるように、フィ
ードバックが働くことになる。

【００４１】図１３は、図１１の配置を９０°回転させ
た状態の配置例のレイアウトであり、その断面は図１４
のようになる。下部配線７０３と上部配線７０４の間に
複数のコンタクト配線を形成しており、このコンタクト
配線が内部電流配線２０，４０４となる。

【００４２】図３に示す出力回路２３のＤ／Ａコンバー
タ３０２及び、図４に示す入力回路２２のＤ／Ａコンバ
ータ４０３は、例えば図１５のように構成される。ここ
では、８ビットデータのＤ／Ａコンバータを示してい
る。各ビットＤ０〜Ｄ７によりオンされる電流経路トラ
ンジスタのチャネル幅Ｗｎ１を順次２倍とすることによ
り、電流の重み付けが行われ、アナログ出力ＤＡＣｏｕ
ｔが得られる。

【００４３】図１５のＤ／Ａコンバータでは定電流源Ｉ
ｂｇｒが用いられる。この定電流源Ｉｂｇｒは例えば、
図１６に示すように、バンドギャップリファレンス（Ｂ
ＧＲ）回路１６１と、このＢＧＲ回路１６１が出力する
基準電圧ＶＢＧＲを用いて定電流Ｉｂｇｒを生成する電
流生成回路１６２とから構成することができる。図１６
のＢＧＲ回路１６１は、複数のＤ／Ａコンバータやホー
ル効果素子の定電流源で共有することが可能である。こ
の場合、ＢＧＲ回路の出力に、図１７のような分配回路
を設けることにより、必要な回路領域にＢＧＲ出力を分
配することができる。

【００４４】図５の比較器５０１は、例えば図１８のよ
うに構成される。ここでも、８ビットデータを比較する
場合を示しており、各対応ビットを比較するＥＸ・ＯＲ
ゲートを基本として、全ビットが一致すると、Ｈ出力が
得られる。

【００４５】図４に示す入力回路２２のアップダウンカ
ウンタ４０２は、例えば図１９のように、８ビットカウ
ンタとして構成される。図２０は、その一つのバイナリ
カウンタＢ／Ｃ＃ｉの構成である。図２１〜図２５は、
図１９の各バイナリカウンタの駆動信号ＴＰ，／ＴＰを
生成する駆動回路である。図２０は、オペアンプ４０１
の出力ＤＯＷＮとサンプリングパルスＯＳＣにより、各
駆動回路のトリガ信号Ｕｐ，Ｄｎを発生するトリガ信号
発生回路であり、図２１〜図２５で得られる駆動信号よ
りパルス幅が長い。

【００４６】オペアンプ出力をサンプリングすることに
なるパルスＯＳＣは、図２７に示すようなリングオシレ
ータにより構成される。このリングオシレータの周期
は、オペアンプ４０１の出力をサンプリング後、カウン
タ４０２のカウント動作が終了してＤ／Ａコンバータ４
０３による内部電流生成が完了するまでのインターバル
以上に設定される。この周期は、ＢＧＲ回路出力をカレ
ントミラーしたバイアス電流により、設定される。

【００４７】実施の形態では、アドレス、コマンド及び
データをまとめたパケットストリームフォーマットによ
り装置間のデータ伝送を行う場合を想定した。このと
き、装置を特定するアドレスは、パケットストリームの
なかのチップＩＤ情報として含まれる。また、図１の伝
送システムでは、メモリコントローラ２が各メモリ１の
読み書きをコントロールする。従って、メモリ１間でデ
ータ伝送を行う場合、メモリ１は付加情報として、メモ
リコントローラ２のＩＤ情報と、メモリコントローラ２
にとって書き込みコマンドとなる情報とを、出力データ
と一緒にパケットストリームとして出力することにな
る。上記実施の形態では、データの送受信はメモリとメ
モリコントローラ間を想定しているが、メモリ間でのデ
ータ送受信にまで拡張すれば、付加情報として、送信元
のＩＤ情報を添加して、誰と誰が送受信しているかの明
示義務を付加する必要がある。

【００４８】

【発明の効果】以上述べたようにこの発明によれば、多
値電流値データをリング状に装置間を接続した伝送路を
介して送受信する、拡張性に優れたデータ伝送システム
を得ることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態によるデータ伝送システ
ムの構成を示す図である。

【図２】同実施の形態のメモリＬＳＩの構成を示す図で
ある。

【図３】同メモリＬＳＩの出力回路の構成を示す図であ
る。

【図４】同メモリＬＳＩの入力回路の構成を示す図であ
る。

【図５】同メモリＬＳＩの送信終了検出回路の構成を示
す図である。

【図６】他の送信終了検出回路の構成を示す図である。

【図７】同メモリＬＳＩのホール効果素子と内部電流配
線の配置例を示す図である。

【図８】同メモリＬＳＩのホール効果素子と内部電流配
線の他の配置例を示す図である。

【図９】同メモリＬＳＩのホール効果素子と内部電流配
線の他の配置例を示す図である。

【図１０】図９の内部電流配線のレイアウトを示す図で
ある。

【図１１】同メモリＬＳＩのホール効果素子と内部電流
配線の他の配置例を示す図である。

【図１２】図１１の内部電流配線の配置構造を示す断面
図である。

【図１３】同メモリＬＳＩのホール効果素子と内部電流
配線の他の配置例を示す図である。

【図１４】図１３の内部電流配線の配置構造を示す断面
図である。

【図１５】図３及び図４のＤ／Ａコンバータの構成例を
示す図である。

【図１６】図１５の比較器に用いられる定電流源の構成
例を示す図である。

【図１７】図１６におけるＢＧＲ回路の出力分配回路を
示す図である。

【図１８】図５の比較器の構成例を示す図である。

【図１９】図４のアップダウンカウンタの構成を示す図
である。

【図２０】図１９の１ビットカウンタの構成を示す図で
ある。

【図２１】図１９のカウンタの駆動回路の一部を示す図
である。

【図２２】図１９のカウンタの駆動回路の一部を示す図
である。

【図２３】図１９のカウンタの駆動回路の一部を示す図
である。

【図２４】図１９のカウンタの駆動回路の一部を示す図
である。

【図２５】図１９のカウンタの駆動回路の一部を示す図
である。

【図２６】図２１乃至図２５に用いられるトリガ信号発
生回路の構成を示す図である。

【図２７】図２６に用いられるサンプリング信号を出力
するためのリングオシレータを示す図である。

【符号の説明】

１…メモリＬＳＩ、２…メモリコントローラ、３…伝送
路、ＬＰＩＮ…入力端子、ＬＰＯＵＴ…出力端子、２０
（２０ａ，２０ｂ）…内部電流配線、ＴＧ…転送スイッ
チ、２１…メモリ本体、２２…入力回路、ＨＤ…ホール
効果素子、２３…出力回路、３０３…電流ドライバ、３
０４…電流終端回路、４０１…オペアンプ、４０２…ア
ップダウンカウンタ、４０３…Ｄ／Ａコンバータ、４０
４…補助内部電流配線、４０５…電流ドライバ、４０６
…電流終端回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考） // Ｈ０３Ｍ 1/66 Ｈ０３Ｍ 1/66 Ｃ

Claims

【特許請求の範囲】

【請求項１】データ電流を出力するための出力端子
と、データ電流を入力するための入力端子と、前記入力端子と出力端子の間に配設された内部電流配線
と、この内部電流配線の途中に挿入されてデータ送信時に内
部電流配線を入力配線部と出力配線部に切断しデータ受
信時にこれらを導通させる転送スイッチと、電圧値データを電流値に変換してそのデータ電流を前記
出力端子から送出する出力回路と、前記入力端子から前記内部電流配線に取り込まれたデー
タ電流を非接触センサにより検出して電圧値に変換する
入力回路と、を備えたことを特徴とする半導体装置。
【請求項２】前記入力回路は、前記非接触センサとし
て、前記内部電流配線を流れるデータ電流が生成する磁
界を検出して電圧値に変換するホール効果素子を用いて
構成されていることを特徴とする請求項１記載の半導体
装置。
【請求項３】前記入力回路は、前記内部電流配線を流れる電流に応じたホール電圧を出
力するホール効果素子と、このホール効果素子に対して前記内部電流配線と対称的
に配置された補助内部電流配線と、前記ホール効果素子のホール出力電圧をうち消すように
そのホール電圧を電流値に変換して前記補助内部電流配
線に帰還する帰還回路とを有することを特徴とする請求
項１記載の半導体装置。
【請求項４】前記帰還回路は、前記ホール効果素子の出力電圧を検出するオペアンプ
と、このオペアンプの出力をカウントするアップ／ダウンカ
ウンタと、このアップ／ダウンカウンタの出力をアナログ値に変換
するＤ／Ａコンバータと、このＤ／Ａコンバータの出力を電流値に変換して前記補
助内部電流配線をドライブする電流ドライバとを有する
ことを特徴とする請求項３記載の半導体装置。
【請求項５】前記出力回路は、ディジタルデータをアナログ値に変換するＤ／Ａコンバ
ータと、このアナログ値を電流値に変換して前記出力端子からデ
ータ電流を送出する電流ドライバと、この電流ドライバにより送出されて伝送路を一巡して前
記入力端子から前記内部電流配線に戻ってきたデータ電
流を終端させる電流終端回路とを有することを特徴とす
る請求項１記載の半導体装置。
【請求項６】複数の装置間を伝送路でリング状に接続
してデータ伝送を行うデータ伝送システムであって、前記各装置は、データ電流を伝送路に送出するための出力端子と、データ電流を伝送路から取り込むための入力端子と、前記入力端子と出力端子の間に配設された内部電流配線
と、この内部電流配線の途中に挿入されてデータ送信時に内
部電流配線を入力配線部と出力配線部に切断しデータ受
信時にこれらを導通させる転送スイッチと、電圧値データを電流値に変換してこのデータ電流を前記
出力端子から送出する出力回路と、前記入力端子から前記内部電流配線に取り込まれたデー
タ電流を非接触センサにより検出して電圧値に変換する
入力回路と、を備えたことを特徴とするデータ伝送シス
テム。
【請求項７】前記入力回路は、前記非接触センサとし
て、前記内部電流配線を流れるデータ電流が生成する磁
界を検出して電圧値に変換するホール効果素子を用いて
構成されていることを特徴とする請求項６記載のデータ
伝送システム。
【請求項８】前記入力回路は、前記内部電流配線を流れる電流に応じたホール電圧を出
力するホール効果素子と、このホール効果素子に対して前記内部電流配線と対称的
に配置された補助内部電流配線と、前記ホール効果素子のホール出力電圧をうち消すように
そのホール電圧を電流値に変換して前記補助内部電流配
線に帰還する帰還回路とを有することを特徴とする請求
項６記載のデータ伝送システム。
【請求項９】前記帰還回路は、前記ホール効果素子の出力電圧を検出するオペアンプ
と、このオペアンプの出力をカウントするアップ／ダウンカ
ウンタと、このアップ／ダウンカウンタの出力をアナログ値に変換
するＤ／Ａコンバータと、このＤ／Ａコンバータの出力を電流値に変換して前記補
助内部電流配線をドライブする電流ドライバとを有する
ことを特徴とする請求項８記載のデータ伝送システム。
【請求項１０】前記出力回路は、ディジタルデータをアナログ値に変換するＤ／Ａコンバ
ータと、このアナログ値を電流値に変換して前記出力端子からデ
ータ電流を送出する電流ドライバと、この電流ドライバにより送出されて伝送路を一巡して前
記入力端子から前記内部電流配線に戻ってきたデータ電
流を終端させる電流終端回路とを有することを特徴とす
る請求項６記載のデータ伝送システム。
【請求項１１】前記出力回路から送信したデータ電流
値と、伝送路を一巡して前記入力回路により受信したデ
ータ電流値の一致検出により一回のデータ送信終了を検
知する送信終了検知回路を有することを特徴とする請求
項６記載のデータ伝送システム。
【請求項１２】前記各装置は、半導体装置であること
を特徴とする請求項６記載のデータ伝送システム。