JP2002151520A - Semiconductor device - Google Patents

Semiconductor device

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JP2002151520A
JP2002151520A JP2000346088A JP2000346088A JP2002151520A JP 2002151520 A JP2002151520 A JP 2002151520A JP 2000346088 A JP2000346088 A JP 2000346088A JP 2000346088 A JP2000346088 A JP 2000346088A JP 2002151520 A JP2002151520 A JP 2002151520A
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JP
Japan
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layer
semiconductor
semiconductor device
algainp
emitter
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Withdrawn
Application number
JP2000346088A
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Japanese (ja)
Inventor
Toshiya Fukuhisa
敏哉 福久
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To improve the crystallinity of an AlGaInP layer of a semiconductor device comprising a plurality of compound semiconductor layers including the AlGaInP layer and a hetero junction. SOLUTION: The semiconductor device comprises a laminate composed of an n+ type GaAs collector electrode lead out layer 102, an n-type GaAs collector layer 103, a p-type GaAs base layer 104, an n-type (AlxGa1-x)yIn1-yP (0.1<=x<=0.7, 0<=y<=1) emitter layer 105, and an n+ type GaAs emitter lead out layer 106 on a semi-insulative GaAs substrate 101. The laminate has first insulation regions 111 on one side and second insulation regions 112 on the other side.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、複数の化合物半導
体層及びヘテロ接合部を備えた半導体装置に関する。
The present invention relates to a semiconductor device having a plurality of compound semiconductor layers and a heterojunction.

【0002】[0002]

【従来の技術】化合物半導体からなり高速動作が可能な
トランジスタ等の化合物半導体装置は携帯電話等の分野
において広く実用化されている。
2. Description of the Related Art Compound semiconductor devices, such as transistors, made of compound semiconductors and capable of operating at high speed have been widely put into practical use in the field of mobile phones and the like.

【0003】現在、化合物半導体装置は主としてGaA
s層及びAlsGa1-sAs層(0≦s≦1)層(以下、
単にAlGaAs層と記載する)により構成されている
が、高温時に高速で動作するように化合物半導体装置の
特性を改善するためには、GarIn1-rP層(0≦r≦
1)層(以下、単にGaInP層と記載する)又は(A
xGa1-xyIn1-yP(0≦x≦1、0≦y≦1)
(以下、単にAlGaInP層と記載する)等のように
バンドギャップがより大きい半導体層を用いることが有
用である。
At present, compound semiconductor devices mainly use GaAs.
s layer and Al s Ga 1 -s As layer (0 ≦ s ≦ 1) layer (hereinafter, referred to as
Simply are constituted by referred to as AlGaAs layer), in order to improve the properties of the compound semiconductor device to operate at high speed at the time of high temperature, Ga r In 1-r P layer (0 ≦ r ≦
1) layer (hereinafter simply referred to as GaInP layer) or (A
l x Ga 1-x ) y In 1-y P (0 ≦ x ≦ 1, 0 ≦ y ≦ 1)
It is useful to use a semiconductor layer having a larger band gap, such as (hereinafter simply referred to as an AlGaInP layer).

【0004】例えば、代表的な化合物半導体装置とし
て、ヘテロ接合バイポーラ・トランジスタ(HBT)が
知られている。これは、エミッタ層としてベース層より
もバンドギャップの大きい混晶を用いることにより、エ
ミッタからベースへの電子の注入効率を高めることがで
きることによる。
For example, a heterojunction bipolar transistor (HBT) is known as a typical compound semiconductor device. This is because the efficiency of injecting electrons from the emitter to the base can be increased by using a mixed crystal having a larger band gap than the base layer as the emitter layer.

【0005】一般的に、HBTの多くには、ベース層と
してGaAs層が用いられていると共に、エミッタ層と
してAlGaAs層が用いられている。AlGaAs層
はGaAs層よりもバンドギャップが大きいと共に、A
lGaAs層はGaAs層と格子定数がほぼ同じである
から、結晶性に優れた良質なエピタキシャル結晶が容易
に得られる。
In general, most HBTs use a GaAs layer as a base layer and an AlGaAs layer as an emitter layer. The AlGaAs layer has a larger band gap than the GaAs layer.
Since the lGaAs layer has substantially the same lattice constant as the GaAs layer, a high-quality epitaxial crystal having excellent crystallinity can be easily obtained.

【0006】しかしながら、携帯電話用又は車載電話用
等が環境温度の高温化等のようなより厳しい環境下で用
いられる場合において、高性能なHBT特性を実現する
ためには、エミッタ層としては、バンドギャップがより
大きい半導体層を用いる必要がある。
However, when a mobile phone or a vehicle-mounted phone is used in a severe environment such as a high environmental temperature, etc., in order to realize high performance HBT characteristics, the emitter layer must be It is necessary to use a semiconductor layer having a larger band gap.

【0007】そのためには、AlGaAs層よりもバン
ドギャップが大きく且つGaAs層と格子整合が可能で
あるAlGaInP層をエミッタ層として用いることが
考えられる。
To this end, it is conceivable to use an AlGaInP layer having a larger band gap than the AlGaAs layer and capable of lattice matching with the GaAs layer as the emitter layer.

【0008】[0008]

【発明が解決しようとする課題】ところで、AlGaI
nP層からなる半導体層の結晶性を向上させるために
は、有機金属気相成長法において700℃程度以上の高
い温度で成長することが望ましい。
By the way, AlGaI
In order to improve the crystallinity of the semiconductor layer composed of the nP layer, it is desirable that the semiconductor layer is grown at a high temperature of about 700 ° C. or more in metal organic chemical vapor deposition.

【0009】一方、AlGaInP層は熱的に不安定な
性質を有するため、成長界面がAlGaInP層である
場合、成長界面が高温の雰囲気に曝されるとAlGaI
nP層の平坦性が損なわれ、良好な結晶膜を得ることは
困難となる。特に埋込層を有する半導体素子を形成する
場合、再成長界面を一定時間、熱的にクリーニングする
必要があるため、平坦性が損なわれる可能性がより高く
なる。
On the other hand, since the AlGaInP layer has a thermally unstable property, if the growth interface is an AlGaInP layer, the AlGaInP layer is exposed to a high-temperature atmosphere and the AlGaInP layer is exposed to a high-temperature atmosphere.
The flatness of the nP layer is impaired, making it difficult to obtain a good crystal film. In particular, when a semiconductor element having a buried layer is formed, it is necessary to thermally clean the regrowth interface for a certain period of time, so that there is a higher possibility that the flatness is impaired.

【0010】このように、AlGaInP層が良好な結
晶膜を有することが困難であるため、AlGaInP層
を有する半導体装置の特性向上に制約がある。
As described above, since it is difficult for the AlGaInP layer to have a good crystal film, there is a limitation in improving the characteristics of the semiconductor device having the AlGaInP layer.

【0011】前記に鑑み、本発明は、AlGaInP層
を含む複数の化合物半導体層及びヘテロ接合部を備えた
半導体装置において、AlGaInP層の結晶性を向上
させることを目的とする。
In view of the above, an object of the present invention is to improve the crystallinity of an AlGaInP layer in a semiconductor device having a plurality of compound semiconductor layers including an AlGaInP layer and a heterojunction.

【0012】[0012]

【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第1の半導体装置は、複数の化合物半
導体層及びヘテロ接合部を備えた半導体装置を対象と
し、複数の化合物半導体層は、(AlxGa1-xyIn
1-yP(但し、0.1≦x≦0.7、0≦y≦1)で表
わされるAlGaInP半導体層を有している。
In order to achieve the above object, a first semiconductor device according to the present invention is directed to a semiconductor device having a plurality of compound semiconductor layers and a heterojunction, and a plurality of compound semiconductors. The layer is (Al x Ga 1 -x ) y In
It has an AlGaInP semiconductor layer represented by 1-y P (0.1 ≦ x ≦ 0.7, 0 ≦ y ≦ 1).

【0013】第1の半導体装置は、埋め込み層をさらに
備え、AlGaInP半導体層は、埋め込み層に隣接し
ていることが好ましい。
The first semiconductor device preferably further includes a buried layer, and the AlGaInP semiconductor layer is preferably adjacent to the buried layer.

【0014】本発明に係る第2の半導体装置は、複数の
化合物半導体層及びヘテロ接合部を備えていると共に、
同一基板上に、活性層及びクラッド層を有する半導体レ
ーザ素子が積層された半導体装置を対象とし、複数の化
合物半導体層は、(AlxGa1-xyIn1-yP(但し、
0.1≦x≦0.7、0≦y≦1)で表わされるAlG
aInP半導体層を有している。
A second semiconductor device according to the present invention includes a plurality of compound semiconductor layers and a heterojunction,
For a semiconductor device in which a semiconductor laser element having an active layer and a cladding layer is stacked on the same substrate, a plurality of compound semiconductor layers are composed of (Al x Ga 1 -x ) y In 1 -y P (however,
AlG represented by 0.1 ≦ x ≦ 0.7, 0 ≦ y ≦ 1)
It has an aInP semiconductor layer.

【0015】第2の半導体装置は、埋め込み層をさらに
備え、AlGaInP半導体層は、埋め込み層に隣接し
ていることが好ましい。
Preferably, the second semiconductor device further includes a buried layer, and the AlGaInP semiconductor layer is adjacent to the buried layer.

【0016】[0016]

【発明の実施の形態】(第1の実施形態)以下、本発明
の第1の実施形態に係る半導体装置について図1を参照
しながら説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment A semiconductor device according to a first embodiment of the present invention will be described below with reference to FIG.

【0017】図1は第1の実施形態としての、ヘテロ接
合を有するバイポーラトランジスタ(HBT)からなる
化合物半導体装置の断面構造を示している。
FIG. 1 shows a cross-sectional structure of a compound semiconductor device comprising a bipolar transistor (HBT) having a hetero junction as a first embodiment.

【0018】図1に示すように、半絶縁性GaAs基板
101の上に、n+ 型GaAs層からなるコレクタ電極
取り出し層102、n型GaAs層からなるコレクタ層
103、p型GaAs層からなるベース層104、n型
AlGaInP層からなるエミッタ層105及びn+
GaAs層からなるエミッタ電極取り出し層106から
構成される積層体が形成されており、積層体の一方の側
面には第1の絶縁領域111が設けられていると共に積
層体の他方の側面には第2の絶縁領域112が設けられ
ている。また、コレクタ電極取り出し層102にはコレ
クタ端子107が接続され、ベース層104には第1の
ベース端子108及び第2のベース端子109が接続さ
れ、エミッタ電極取り出し層106にはエミッタ端子1
10が接続されている。
As shown in FIG. 1, on a semi-insulating GaAs substrate 101, a collector electrode extraction layer 102 composed of an n + -type GaAs layer, a collector layer 103 composed of an n-type GaAs layer, and a base composed of a p-type GaAs layer. A stacked body including a layer 104, an emitter layer 105 made of an n-type AlGaInP layer, and an emitter electrode extraction layer 106 made of an n + -type GaAs layer is formed, and a first insulating region is provided on one side surface of the stacked body. A second insulating region 112 is provided on the other side surface of the stacked body. A collector terminal 107 is connected to the collector electrode extraction layer 102, a first base terminal 108 and a second base terminal 109 are connected to the base layer 104, and an emitter terminal 1 is connected to the emitter electrode extraction layer 106.
10 are connected.

【0019】コレクタ電極取り出し層102は、コレク
タ電極の取り出し及びコレクタ抵抗の低減を目的として
設けられている。
The collector electrode extraction layer 102 is provided for the purpose of extracting the collector electrode and reducing the collector resistance.

【0020】第1の絶縁領域111及び第2の絶縁領域
112は、コレクタ電極取り出し層102、コレクタ層
103、ベース層104、エミッタ層105及びエミッ
タ電極取り出し層106を順次エピタキシャル成長させ
た後に、酸素又はプロトン等を選択的にイオン注入する
ことにより形成されている。
The first insulating region 111 and the second insulating region 112 are formed by sequentially growing the collector electrode extraction layer 102, the collector layer 103, the base layer 104, the emitter layer 105, and the emitter electrode extraction layer 106 by epitaxial growth. It is formed by selectively implanting protons and the like.

【0021】コレクタ端子107をコレクタ電極取り出
し層102に接続するための電極は、コレクタ層10
3、ベース層104、エミッタ層105及びエミッタ電
極取り出し層106の一部分をエッチングにより選択的
に除去して、コレクタ電極取り出し層102を露出させ
た後、該露出部に金属膜を形成してオーム性接触を形成
する。
The electrode for connecting the collector terminal 107 to the collector electrode extraction layer 102 is the collector layer 10.
3. A portion of the base layer 104, the emitter layer 105, and the emitter electrode extraction layer 106 is selectively removed by etching to expose the collector electrode extraction layer 102, and then a metal film is formed on the exposed portion to form an ohmic electrode. Make contact.

【0022】第1のベース端子108及び第2のベース
端子109をベース層104に接続するための電極は、
エミッタ層105及びエミッタ電極取り出し層106の
一部分をエッチングにより選択的に除去して、ベース層
104を露出させた後、該露出部に金属膜を形成してオ
ーム性接触を形成する。
The electrodes for connecting the first base terminal 108 and the second base terminal 109 to the base layer 104 are:
After the emitter layer 105 and a part of the emitter electrode extraction layer 106 are selectively removed by etching to expose the base layer 104, a metal film is formed on the exposed portion to form an ohmic contact.

【0023】ここで、エミッタ層105としてはAlG
aInP層を用いている。AlGaInP層は、バンド
ギャップがGaAs層よりも大きく且つGaAs層との
格子整合が可能であるため、エミッタ層105からベー
ス層104への電子注入効率を高めることが可能であ
る。
Here, the emitter layer 105 is made of AlG
An aInP layer is used. Since the AlGaInP layer has a band gap larger than that of the GaAs layer and can perform lattice matching with the GaAs layer, the efficiency of electron injection from the emitter layer 105 to the base layer 104 can be increased.

【0024】しかしながら、このような特性を得るため
には、エピタキシャル成長において良質なAlGaIn
P層を形成することが必要となる。有機金属気相成長法
により良質なAlGaInP層を形成するためには70
0℃程度以上の高い成長温度を必要とする。一方、Al
GaInP層は熱的に不安定であるという性質を有して
おり、高温下では成長界面の平坦性が損なわれる場合が
ある。
However, in order to obtain such characteristics, a high quality AlGaIn
It is necessary to form a P layer. In order to form a high quality AlGaInP layer by metal organic chemical vapor deposition, 70
A high growth temperature of about 0 ° C. or higher is required. On the other hand, Al
The GaInP layer has the property that it is thermally unstable, and the flatness of the growth interface may be impaired at high temperatures.

【0025】エミッタ層105を構成する(AlxGa
1-xyIn1-yP層のエピタキシャル成長において、x
が0.1よりも小さい場合、熱的な不安定性がかなり大
きいため、高温下での成長によって良質なエピタキシャ
ル成長層を実現することは困難である。これは、Gaと
Pとの結合力がAlとPとの結合力よりも弱いため、A
lの成分が少ないほど、成長膜中のPが離脱し易いため
であると考えられる。
Constituting the emitter layer 105 (Al x Ga)
1-x ) In the epitaxial growth of the y In 1-y P layer, x
Is smaller than 0.1, the thermal instability is so large that it is difficult to realize a high-quality epitaxially grown layer by growth at a high temperature. This is because the bond between Ga and P is weaker than the bond between Al and P.
It is considered that the smaller the component of l, the more easily P in the grown film is released.

【0026】一方、xが0.7よりも大きい場合、Al
の成分が多くなるため結晶性が劣化する傾向にあるとい
う理由により、良質なエピタキシャル成長層が得られ難
い。
On the other hand, when x is larger than 0.7, Al
It is difficult to obtain a high-quality epitaxially grown layer because the crystallinity tends to deteriorate due to the increase in the amount of the component.

【0027】従って、良質な(AlxGa1-xyIn1-y
P層を得るためには、xを0.1≦x≦0.7に設定す
ればよい。GaAs層との格子整合をとるためには、y
としては0.45と0.55との間に設定することが好
ましい。
Therefore, high quality (Al x Ga 1 -x ) y In 1 -y
In order to obtain a P layer, x may be set to 0.1 ≦ x ≦ 0.7. To achieve lattice matching with the GaAs layer, y
Is preferably set between 0.45 and 0.55.

【0028】以上のように、エミッタ層105として、
バンドギャップがAlGaAs層よりも大きいAlGa
InP層を用いることにより、エミッタ層105からベ
ース層104への電子の注入効率の高いHBTを実現す
ることが可能となる。
As described above, as the emitter layer 105,
AlGa having a band gap larger than that of the AlGaAs layer
By using the InP layer, it is possible to realize an HBT with high electron injection efficiency from the emitter layer 105 to the base layer 104.

【0029】さらに、(AlxGa1-xyIn1-yP層の
xを0.1≦x≦0.7に設定することにより、良質な
エピタキシャル結晶膜が容易に得られ、この良質なエピ
タキシャル結晶膜をエミッタ層105に用いることによ
り、高品質で且つバンドギャップの大きなHBTを容易
に実現することが可能となる。
Further, by setting x of the (Al x Ga 1 -x ) y In 1 -y P layer to 0.1 ≦ x ≦ 0.7, a high quality epitaxial crystal film can be easily obtained. By using a high-quality epitaxial crystal film for the emitter layer 105, a high-quality HBT having a large band gap can be easily realized.

【0030】(第2の実施形態)以下、本発明の第2の
実施形態に係る半導体装置について、図2を参照しなが
ら説明する。
(Second Embodiment) A semiconductor device according to a second embodiment of the present invention will be described below with reference to FIG.

【0031】図2は、第2の実施形態としての、同一基
板上に赤色半導体レーザが集積された高電子移動度電界
効果トランジスタ(HEMT)からなる化合物半導体装
置の断面構造を示している。
FIG. 2 shows a sectional structure of a compound semiconductor device composed of a high electron mobility field effect transistor (HEMT) in which a red semiconductor laser is integrated on the same substrate as a second embodiment.

【0032】図2に示すように、半絶縁性GaAs基板
201の上には、n型AlGaInP層からなる半導体
層202、n型AlGaInP層からなるn型クラッド
層203、GaInP層からなる活性層204、p型A
lGaInP層からなるp型クラッド層205が順次形
成されており、半導体層202には、n+ 型AlGaI
nP層からなるソース領域206及びn+ 型AlGaI
nP層からなるドレイン領域207が形成されている。
また、p型クラッド層205には、半導体レーザのホー
ル注入電極兼ゲート電極208が接続されており、ソー
ス領域206には、半導体レーザの電子注入電極兼ソー
ス電極209が接続されており、ドレイン領域207に
は、半導体レーザの電子注入電極兼ドレイン電極210
が接続されている。尚、211は、半絶縁性GaAs基
板201とn型AlGaInP層202とのヘテロ接合
により形成される2次元電子ガス生成領域である。
As shown in FIG. 2, on a semi-insulating GaAs substrate 201, a semiconductor layer 202 composed of an n-type AlGaInP layer, an n-type cladding layer 203 composed of an n-type AlGaInP layer, and an active layer 204 composed of a GaInP layer , P-type A
A p-type cladding layer 205 made of an lGaInP layer is sequentially formed, and an n + -type AlGaI
Source region 206 made of nP layer and n + -type AlGaI
A drain region 207 made of an nP layer is formed.
The p-type cladding layer 205 is connected to a hole injection electrode / gate electrode 208 of the semiconductor laser, the source region 206 is connected to an electron injection electrode / source electrode 209 of the semiconductor laser, and the drain region Reference numeral 207 denotes an electron injection electrode / drain electrode 210 of a semiconductor laser.
Is connected. Reference numeral 211 denotes a two-dimensional electron gas generation region formed by a heterojunction between the semi-insulating GaAs substrate 201 and the n-type AlGaInP layer 202.

【0033】以下、第2の実施形態に係る化合物半導体
装置の製造方法について説明する。
Hereinafter, a method for manufacturing the compound semiconductor device according to the second embodiment will be described.

【0034】まず、半絶縁性GaAs基板201上に、
n型AlGaInP層からなる半導体層202、n型A
lGaInP層からなるn型クラッド層203、GaI
nP層からなる活性層204及びp型AlGaInP層
からなるクラッド層205を順次結晶成長する。
First, on a semi-insulating GaAs substrate 201,
a semiconductor layer 202 composed of an n-type AlGaInP layer;
n-type cladding layer 203 made of lGaInP layer, GaI
An active layer 204 made of an nP layer and a clad layer 205 made of a p-type AlGaInP layer are sequentially crystal-grown.

【0035】次に、p型クラッド層205、活性層20
4及びn型クラッド層203の一部分を、半導体層20
2が露出するまでエッチングする。
Next, the p-type cladding layer 205 and the active layer 20
4 and a part of the n-type cladding layer 203 are connected to the semiconductor layer 20.
Etch until 2 is exposed.

【0036】次に、エッチングにより露出した半導体層
202に対して、シリコンイオンを半絶縁性GaAs基
板201に達するまでイオン注入することにより、n+
型AlGaInP層からなるソース領域206及びドレ
イン領域207を形成する。
Next, silicon ions are implanted into the semiconductor layer 202 exposed by the etching until the semiconductor layer 202 reaches the semi-insulating GaAs substrate 201, whereby n +
A source region 206 and a drain region 207 made of a type AlGaInP layer are formed.

【0037】次に、半導体レーザのホール注入電極兼ゲ
ート電極208をp型クラッド層205に接続する電
極、半導体レーザの電子注入電極兼ソース電極209を
ソース領域209に接続する電極、及び半導体レーザの
電子注入電極兼ドレイン電極210をドレイン電極に接
続する電極を形成する。
Next, an electrode connecting the hole injection electrode / gate electrode 208 of the semiconductor laser to the p-type cladding layer 205, an electrode connecting the electron injection electrode / source electrode 209 of the semiconductor laser to the source region 209, and An electrode for connecting the electron injection / drain electrode 210 to the drain electrode is formed.

【0038】前述したように、電子デバイス上に光デバ
イスを集積する場合、光デバイスである半導体レーザの
結晶性を高品質に保つことが重要となり、第2の実施形
態においては、高品質な半導体レーザ構造の下地となる
n型AlGaInP層からなる半導体層202の平坦性
が重要となる。
As described above, when an optical device is integrated on an electronic device, it is important to keep the crystallinity of a semiconductor laser, which is an optical device, at high quality. In the second embodiment, a high-quality semiconductor laser is used. The flatness of the semiconductor layer 202 composed of an n-type AlGaInP layer, which is the base of the laser structure, is important.

【0039】半導体層202となる(AlxGa1-xy
In1-yP層のxが0.1よりも小さい場合、熱的な不
安定性がかなり大きいため、高温成長下で良質なエピタ
キシャル成長を実現することが困難である。
(Al x Ga 1 -x ) y to become the semiconductor layer 202
When x of the In 1-y P layer is smaller than 0.1, thermal instability is considerably large, so that it is difficult to realize high-quality epitaxial growth under high-temperature growth.

【0040】一方、xが0.7よりも大きい場合、Al
の成分が大きくなるため、結晶性が劣化する傾向にある
という理由により、良質なエピタキシャル成長が得られ
難くなる。
On the other hand, when x is larger than 0.7, Al
, The high quality epitaxial growth is difficult to obtain because the crystallinity tends to deteriorate.

【0041】従って、良質な(AlxGa1-xyIn1-y
P層を得るためには、xを0.1≦x≦0.7に設定す
ることが必要になる。また、yはGaAs層と格子整合
をとるためには、0.45と0.55との間に設定する
ことが好ましい。
Therefore, high-quality (Al x Ga 1 -x ) y In 1 -y
In order to obtain a P layer, it is necessary to set x to 0.1 ≦ x ≦ 0.7. Further, y is preferably set between 0.45 and 0.55 in order to achieve lattice matching with the GaAs layer.

【0042】以上のように、半導体レーザ素子が同一基
板上に集積されたHEMTの実現のためには、電子デバ
イスを構成する(AlxGa1-xyIn1-yP層のxを
0.1≦x≦0.7に設定することにより、良質なエピ
タキシャル結晶膜が容易に得られると共に、半導体レー
ザ構造を高品質な結晶性で形成するために必要な平坦性
を得ることが可能となる。
As described above, in order to realize a HEMT in which the semiconductor laser elements are integrated on the same substrate, x of the (Al x Ga 1 -x ) y In 1 -y P layer constituting the electronic device is determined. By setting 0.1 ≦ x ≦ 0.7, it is possible to easily obtain a high-quality epitaxial crystal film and to obtain the flatness necessary for forming a semiconductor laser structure with high quality crystallinity. Becomes

【0043】[0043]

【発明の効果】本発明に係る第1の半導体装置におい
て、エミッタ層を、(AlxGa1-xyIn1-yP(但
し、0.1≦x≦0.7、0≦y≦1)で表わされるA
lGaInP半導体層により構成すると、高品質で且つ
GaAs層とのバンドギャップ差が大きいエミッタ層を
得ることができるので、エミッタ領域からベース領域へ
の電子注入効率を大幅に高めることが可能となる。
In the first semiconductor device according to the present invention, the emitter layer is made of (Al x Ga 1 -x ) y In 1 -y P (0.1 ≦ x ≦ 0.7, 0 ≦ y A represented by ≦ 1)
With the use of the 1GaInP semiconductor layer, a high-quality emitter layer having a large band gap difference from the GaAs layer can be obtained, so that the efficiency of electron injection from the emitter region to the base region can be greatly increased.

【0044】また、本発明に係る第2の半導体装置にお
いて、電子デバイスの半導体層を、(AlxGa1-xy
In1-yP(但し、0.1≦x≦0.7、0≦y≦1)
で表わされるAlGaInP半導体層により構成する
と、高品質な半導体レーザと電子デバイスとの集積化が
可能となる。
Further, in the second semiconductor device according to the present invention, the semiconductor layer of the electronic device is (Al x Ga 1 -x ) y
In 1-y P (however, 0.1 ≦ x ≦ 0.7, 0 ≦ y ≦ 1)
By using an AlGaInP semiconductor layer represented by the following formula, integration of a high-quality semiconductor laser and an electronic device becomes possible.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施形態に係る化合物半導体装
置の断面図である。
FIG. 1 is a sectional view of a compound semiconductor device according to a first embodiment of the present invention.

【図2】本発明の第2の実施形態に係る化合物半導体装
置の断面図である。
FIG. 2 is a sectional view of a compound semiconductor device according to a second embodiment of the present invention.

【符号の説明】[Explanation of symbols]

101 半絶縁性GaAs基板 102 コレクタ電極取り出し層 103 コレクタ層 104 ベース層 105 エミッタ層 106 エミッタ電極取り出し層 107 コレクタ端子 108 第1のベース端子 109 第2のベース端子 110 エミッタ端子 111 第1の素子分離絶縁領域 112 第2の素子分離絶縁領域 201 半絶縁性GaAs基板 202 半導体層 203 n型クラッド層 204 活性層 205 p型クラッド層 206 ソース領域 207 ドレイン領域 208 半導体レーザのホール注入電極兼ゲート電極 209 半導体レーザの電子注入電極兼ソース電極 210 半導体レーザの電子注入電極兼ドレイン電極 211 2次元電子ガス生成領域 Reference Signs List 101 semi-insulating GaAs substrate 102 collector electrode extraction layer 103 collector layer 104 base layer 105 emitter layer 106 emitter electrode extraction layer 107 collector terminal 108 first base terminal 109 second base terminal 110 emitter terminal 111 first element isolation insulation Region 112 second element isolation insulating region 201 semi-insulating GaAs substrate 202 semiconductor layer 203 n-type cladding layer 204 active layer 205 p-type cladding layer 206 source region 207 drain region 208 hole injection electrode and gate electrode of semiconductor laser 209 semiconductor laser Injection electrode / source electrode 210 of semiconductor laser Electron injection electrode / drain electrode 211 Two-dimensional electron gas generation region

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/338 29/812 H01S 5/026 Fターム(参考) 5F003 BA09 BA92 BC08 BE04 BE90 BF06 BM02 BM03 BP32 5F045 AB10 AB17 AB18 AF04 BB12 CA02 CA07 CA12 DA52 DA63 HA15 5F073 AA04 AB21 CA14 DA05 5F102 GA19 GB01 GC01 GD01 GJ05 GK04 GL04 GL08 GM04 GQ01 HC01 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI theme coat ゛ (Reference) H01L 21/338 29/812 H01S 5/026 F term (Reference) 5F003 BA09 BA92 BC08 BE04 BE90 BF06 BM02 BM03 BP32 5F045 AB10 AB17 AB18 AF04 BB12 CA02 CA07 CA12 DA52 DA63 HA15 5F073 AA04 AB21 CA14 DA05 5F102 GA19 GB01 GC01 GD01 GJ05 GK04 GL04 GL08 GM04 GQ01 HC01

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 複数の化合物半導体層及びヘテロ接合部
を備えた半導体装置であって、 前記複数の化合物半導体層は、(AlxGa1-xyIn
1-yP(但し、0.1≦x≦0.7、0≦y≦1)で表
わされるAlGaInP半導体層を有していることを特
徴とする半導体装置。
1. A semiconductor device comprising a plurality of compound semiconductor layers and a heterojunction, wherein the plurality of compound semiconductor layers are (Al x Ga 1 -x ) y In
A semiconductor device comprising an AlGaInP semiconductor layer represented by 1-y P (0.1 ≦ x ≦ 0.7, 0 ≦ y ≦ 1).
【請求項2】 埋め込み層をさらに備え、 前記AlGaInP半導体層は、前記埋め込み層に隣接
していることを特徴とする請求項1に記載の半導体装
置。
2. The semiconductor device according to claim 1, further comprising a buried layer, wherein the AlGaInP semiconductor layer is adjacent to the buried layer.
【請求項3】 複数の化合物半導体層及びヘテロ接合部
を備えていると共に、同一基板上に、活性層及びクラッ
ド層を有する半導体レーザ素子が積層された半導体装置
であって、前記複数の化合物半導体層は、(AlxGa
1-xyIn1-yP(但し、0.1≦x≦0.7、0≦y
≦1)で表わされるAlGaInP半導体層を有してい
ることを特徴とする半導体装置。
3. A semiconductor device comprising a plurality of compound semiconductor layers and a heterojunction, and a semiconductor laser element having an active layer and a cladding layer laminated on the same substrate, wherein the plurality of compound semiconductors are provided. The layer is (Al x Ga
1-x ) y In 1-y P (However, 0.1 ≦ x ≦ 0.7, 0 ≦ y
≦ 1) A semiconductor device having an AlGaInP semiconductor layer represented by the formula:
【請求項4】 埋め込み層をさらに備え、 前記AlGaInP半導体層は、前記埋め込み層に隣接
していることを特徴とする請求項3に記載の半導体装
置。
4. The semiconductor device according to claim 3, further comprising a buried layer, wherein the AlGaInP semiconductor layer is adjacent to the buried layer.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006303474A (en) * 2005-03-23 2006-11-02 Sony Corp Hetero junction bipolar transistor
JP2006313881A (en) * 2005-04-05 2006-11-16 Matsushita Electric Ind Co Ltd Bipolar transistor and radio frequency amplifier circuit
US7960758B2 (en) 2005-04-05 2011-06-14 Panasonic Corporation Bipolar transistor and radio frequency amplifier circuit

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006303474A (en) * 2005-03-23 2006-11-02 Sony Corp Hetero junction bipolar transistor
JP2006313881A (en) * 2005-04-05 2006-11-16 Matsushita Electric Ind Co Ltd Bipolar transistor and radio frequency amplifier circuit
JP4504326B2 (en) * 2005-04-05 2010-07-14 パナソニック株式会社 High frequency amplifier circuit
US7960758B2 (en) 2005-04-05 2011-06-14 Panasonic Corporation Bipolar transistor and radio frequency amplifier circuit

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