JP2002149504A - メモリチェック方法及びメモリチェックシステム - Google Patents
メモリチェック方法及びメモリチェックシステムInfo
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- JP2002149504A JP2002149504A JP2000339686A JP2000339686A JP2002149504A JP 2002149504 A JP2002149504 A JP 2002149504A JP 2000339686 A JP2000339686 A JP 2000339686A JP 2000339686 A JP2000339686 A JP 2000339686A JP 2002149504 A JP2002149504 A JP 2002149504A
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 一の系からデュアルポートＲＡＭを介して入
力したデータにもとづいて他の系の動作が開始されるシ
ステムにおいて、他の系の動作開始前に、両系からメモ
リ・チェックを行う。 【解決手段】 機器システムの電源が入れられると、Ｃ
ＰＵ１とともにＦＰＧＡ１０も立ち上がり、ＦＰＧＡ１
０は、予め定められたプログラムに従って、自動的にＤ
ＳＰ３側からＤＰ−ＲＡＭ２のメモリ・チェックを行
う。ＤＳＰ３は、ＣＰＵ１からプログラムがダウンロー
ドされる前は、未だプログラムを読み込んでいないＷＡ
ＩＴ状態であるので、ＤＳＰ３側からＤＰ−ＲＡＭ２の
メモリ・チェックを行うことができないが、ＦＰＧＡ１
０によってＤＰ−ＲＡＭ２のＤＳＰ３側からメモリ・チ
ェックを行うことができる。
力したデータにもとづいて他の系の動作が開始されるシ
ステムにおいて、他の系の動作開始前に、両系からメモ
リ・チェックを行う。 【解決手段】 機器システムの電源が入れられると、Ｃ
ＰＵ１とともにＦＰＧＡ１０も立ち上がり、ＦＰＧＡ１
０は、予め定められたプログラムに従って、自動的にＤ
ＳＰ３側からＤＰ−ＲＡＭ２のメモリ・チェックを行
う。ＤＳＰ３は、ＣＰＵ１からプログラムがダウンロー
ドされる前は、未だプログラムを読み込んでいないＷＡ
ＩＴ状態であるので、ＤＳＰ３側からＤＰ−ＲＡＭ２の
メモリ・チェックを行うことができないが、ＦＰＧＡ１
０によってＤＰ−ＲＡＭ２のＤＳＰ３側からメモリ・チ
ェックを行うことができる。
Description
【０００１】
【発明の属する技術分野】この発明は、データの入出力
のための信号の出入口（ポート）が２つ設けられたＤＰ
−ＲＡＭ（Dual Port Random Access Memory）のエラー
をチェックするメモリチェック方法及びメモリチェック
システムに関するものである。
のための信号の出入口（ポート）が２つ設けられたＤＰ
−ＲＡＭ（Dual Port Random Access Memory）のエラー
をチェックするメモリチェック方法及びメモリチェック
システムに関するものである。
【０００２】
【従来の技術】今日の様々な機器システム（例えば、携
帯電話などの通信システムなど）では、複数のプロセッ
サや多種のメモリを搭載したものが一般的である。この
ような機器システムでは、複数のプロセッサや多種のメ
モリが搭載されているため、その機器システムのブート
方法も多様化している。ここで、「ブート」とは、機器
システムの電源を入れてから、ＯＳ（Operating Syste
m）などのプログラムがメモリに読み込まれて、コマン
ド入力が可能な状態になるまでの動作のことをいい、機
器システムを起動させることを「ブートさせる」ともい
う。
帯電話などの通信システムなど）では、複数のプロセッ
サや多種のメモリを搭載したものが一般的である。この
ような機器システムでは、複数のプロセッサや多種のメ
モリが搭載されているため、その機器システムのブート
方法も多様化している。ここで、「ブート」とは、機器
システムの電源を入れてから、ＯＳ（Operating Syste
m）などのプログラムがメモリに読み込まれて、コマン
ド入力が可能な状態になるまでの動作のことをいい、機
器システムを起動させることを「ブートさせる」ともい
う。
【０００３】上記のような機器システムにおけるブート
方法としては、機器システムの電源が入れられると、一
の系のプロセッサが自動的にプログラムを読み込んで一
の系を起動させるとともに、そのプログラムをＤＰ−Ｒ
ＡＭを経由して他の系のプロセッサに対してダウンロー
ドすることにより、他の系を起動させる方法がある。
方法としては、機器システムの電源が入れられると、一
の系のプロセッサが自動的にプログラムを読み込んで一
の系を起動させるとともに、そのプログラムをＤＰ−Ｒ
ＡＭを経由して他の系のプロセッサに対してダウンロー
ドすることにより、他の系を起動させる方法がある。
【０００４】一方、機器システムをブートさせる際に、
その機器システム内のメモリの故障等がないかチェック
が行われる。これは、機器システム内のメモリの故障等
があると、機器システムのブート時にプログラムのデー
タが化けてしまうので、プログラムを読み込む前にメモ
リ・エリアのチェックを行い、そのようなプログラムの
データが化けるのを防止するためである。機器システム
内のメモリ・エリアのチェック方法としては、ＣＲＣチ
ェック（Cyclic Redundancy Check ）やパリティーチェ
ックなど様々な方法が採用されている。
その機器システム内のメモリの故障等がないかチェック
が行われる。これは、機器システム内のメモリの故障等
があると、機器システムのブート時にプログラムのデー
タが化けてしまうので、プログラムを読み込む前にメモ
リ・エリアのチェックを行い、そのようなプログラムの
データが化けるのを防止するためである。機器システム
内のメモリ・エリアのチェック方法としては、ＣＲＣチ
ェック（Cyclic Redundancy Check ）やパリティーチェ
ックなど様々な方法が採用されている。
【０００５】図３は、従来のメモリチェックシステムの
構成を示すブロック図である。図３において、ＣＰＵ
（Central Processing Unit ；中央演算処理ユニット）
１は、機器システムの全体制御を行うマイクロプロセッ
サである。ＤＰ−ＲＡＭ２は、２つのポートが設けら
れ、２つの回路（２つの系）からアクセス可能なＲＡＭ
（即ち、片方のポートからデータを読み出している際
に、同時にもう一方のポートからデータを書き込むこと
ができるＲＡＭ）である。このＤＰ−ＲＡＭ２は、図３
に示すように、一方のポートが制御線６及びローカルバ
ス７を介してＣＰＵ１、フラッシュメモリ（Ｆ−ＭＥ
Ｍ：Flash Memory）４及びＲＡＭ（Random Access Memo
ry）５と接続されるとともに、他方のポートが制御線８
及びローカルバス９を介してＤＳＰ（Digital Signal P
rocessor）３と接続されており、ＣＰＵ１及びＤＳＰ３
（２つのプロセッサ）の側からアクセス可能である。
構成を示すブロック図である。図３において、ＣＰＵ
（Central Processing Unit ；中央演算処理ユニット）
１は、機器システムの全体制御を行うマイクロプロセッ
サである。ＤＰ−ＲＡＭ２は、２つのポートが設けら
れ、２つの回路（２つの系）からアクセス可能なＲＡＭ
（即ち、片方のポートからデータを読み出している際
に、同時にもう一方のポートからデータを書き込むこと
ができるＲＡＭ）である。このＤＰ−ＲＡＭ２は、図３
に示すように、一方のポートが制御線６及びローカルバ
ス７を介してＣＰＵ１、フラッシュメモリ（Ｆ−ＭＥ
Ｍ：Flash Memory）４及びＲＡＭ（Random Access Memo
ry）５と接続されるとともに、他方のポートが制御線８
及びローカルバス９を介してＤＳＰ（Digital Signal P
rocessor）３と接続されており、ＣＰＵ１及びＤＳＰ３
（２つのプロセッサ）の側からアクセス可能である。
【０００６】ＤＳＰ３は、ディジタル信号処理専用のマ
イクロプロセッサであり、例えば、ディジタル方式の携
帯電話用コーデック（ＣＯＤＥＣ）などの音声処理など
の制御を行うものである。Ｆ−ＭＥＭ４は、書き換え可
能な読み出し専用のメモリであり、例えば、携帯電話の
プログラム格納用として使用されている。ＲＡＭ５は、
データの書き込みと読み出しが可能なメモリである。
イクロプロセッサであり、例えば、ディジタル方式の携
帯電話用コーデック（ＣＯＤＥＣ）などの音声処理など
の制御を行うものである。Ｆ−ＭＥＭ４は、書き換え可
能な読み出し専用のメモリであり、例えば、携帯電話の
プログラム格納用として使用されている。ＲＡＭ５は、
データの書き込みと読み出しが可能なメモリである。
【０００７】次に、動作について説明する。機器システ
ムの電源が入れられると、ＣＰＵ１のみが立ち上がり、
ＣＰＵ１は、最初に、ブート専用の小さなプログラムを
自動的にＦ−ＭＥＭ４から読み込む。ＣＰＵ１は、ブー
ト専用の小さなプログラムを読み込むと、そのプログラ
ムの処理に従って、ＣＰＵ１側のローカルバス７に接続
された各メモリ、即ち、ＤＰ−ＲＡＭ２のＣＰＵ１側、
Ｆ−ＭＥＭ４及びＲＡＭ５に対して、メモリ・チェック
を行う。
ムの電源が入れられると、ＣＰＵ１のみが立ち上がり、
ＣＰＵ１は、最初に、ブート専用の小さなプログラムを
自動的にＦ−ＭＥＭ４から読み込む。ＣＰＵ１は、ブー
ト専用の小さなプログラムを読み込むと、そのプログラ
ムの処理に従って、ＣＰＵ１側のローカルバス７に接続
された各メモリ、即ち、ＤＰ−ＲＡＭ２のＣＰＵ１側、
Ｆ−ＭＥＭ４及びＲＡＭ５に対して、メモリ・チェック
を行う。
【０００８】メモリ・チェックの方法としては、Ｆ−Ｍ
ＥＭ４に対しては、ＣＲＣチェック（データをブロック
単位に区切り、ブロック内のデータを計算処理してチェ
ック符号を作成し、データを送る時にこのチェック符号
を付けて送信し、受信側でデータとチェック符号の関連
が正常か否か確認する方法）やパリティーチェック（８
ビットで表される１文字分のデータに、別の１ビットを
付加し、全体の「１」のビットの数が奇数（又は偶数）
個になるようにし、伝送した結果、奇数・偶数の関係が
崩れていれば、エラーが発生したと判断する方法）など
が用いられ、また、ＤＰ−ＲＡＭ２やＲＡＭ５に対して
は、データを書き込んで、その書き込んだデータを読み
出して誤りがないか否かをチェックする方法などが用い
られる。
ＥＭ４に対しては、ＣＲＣチェック（データをブロック
単位に区切り、ブロック内のデータを計算処理してチェ
ック符号を作成し、データを送る時にこのチェック符号
を付けて送信し、受信側でデータとチェック符号の関連
が正常か否か確認する方法）やパリティーチェック（８
ビットで表される１文字分のデータに、別の１ビットを
付加し、全体の「１」のビットの数が奇数（又は偶数）
個になるようにし、伝送した結果、奇数・偶数の関係が
崩れていれば、エラーが発生したと判断する方法）など
が用いられ、また、ＤＰ−ＲＡＭ２やＲＡＭ５に対して
は、データを書き込んで、その書き込んだデータを読み
出して誤りがないか否かをチェックする方法などが用い
られる。
【０００９】メモリ・チェックの結果、ＣＰＵ１がアク
セス可能な各メモリ（ＤＰ−ＲＡＭ２のＣＰＵ１側のポ
ート、Ｆ−ＭＥＭ４及びＲＡＭ５）にエラー（異常）が
なければ（即ち正常であれば）、ＣＰＵ１は、ブート専
用の小さなプログラムに従って、機器システム制御用の
大きなプログラム（ＯＳに相当）をＦ−ＭＥＭ４から読
み込むとともに、そのプログラムをＦ−ＭＥＭ４からＤ
Ｐ−ＲＡＭ２を経由してＤＳＰ３に対してダウンロード
して、機器システムを起動させる。即ち、ＤＳＰ３を起
動させる。
セス可能な各メモリ（ＤＰ−ＲＡＭ２のＣＰＵ１側のポ
ート、Ｆ−ＭＥＭ４及びＲＡＭ５）にエラー（異常）が
なければ（即ち正常であれば）、ＣＰＵ１は、ブート専
用の小さなプログラムに従って、機器システム制御用の
大きなプログラム（ＯＳに相当）をＦ−ＭＥＭ４から読
み込むとともに、そのプログラムをＦ−ＭＥＭ４からＤ
Ｐ−ＲＡＭ２を経由してＤＳＰ３に対してダウンロード
して、機器システムを起動させる。即ち、ＤＳＰ３を起
動させる。
【００１０】一方、メモリ・チェックの結果、ＣＰＵ１
がアクセス可能な各メモリにエラー（異常）があれば、
復旧可能なエラーに対してはそのエラーの復旧を試み、
復旧不可能なエラーに対してはシステム・エラーとして
処理する。
がアクセス可能な各メモリにエラー（異常）があれば、
復旧可能なエラーに対してはそのエラーの復旧を試み、
復旧不可能なエラーに対してはシステム・エラーとして
処理する。
【００１１】
【発明が解決しようとする課題】以上のように、上記の
従来のメモリ・チェックシステムでは、機器システムの
ブート時に（機器システム制御用のプログラムの読み込
み及びダウンロードを行う前に）、ＣＰＵ１は、そのＣ
ＰＵ１側のローカルバス７に接続されたＤＰ−ＲＡＭ２
のＣＰＵ１側、Ｆ−ＭＥＭ４及びＲＡＭ５に対してそれ
ぞれメモリ・チェックを行っているが、ＤＰ−ＲＡＭ２
のＤＳＰ３側からはメモリ・チェックを行っていない。
即ち、機器システムのブート時に、ＤＰ−ＲＡＭ２の片
系のみしかメモリ・チェックが行われていない。
従来のメモリ・チェックシステムでは、機器システムの
ブート時に（機器システム制御用のプログラムの読み込
み及びダウンロードを行う前に）、ＣＰＵ１は、そのＣ
ＰＵ１側のローカルバス７に接続されたＤＰ−ＲＡＭ２
のＣＰＵ１側、Ｆ−ＭＥＭ４及びＲＡＭ５に対してそれ
ぞれメモリ・チェックを行っているが、ＤＰ−ＲＡＭ２
のＤＳＰ３側からはメモリ・チェックを行っていない。
即ち、機器システムのブート時に、ＤＰ−ＲＡＭ２の片
系のみしかメモリ・チェックが行われていない。
【００１２】これは、ＣＰＵ１だけブート専用のプログ
ラムが読み込まれ、ＤＳＰ３にはブート専用のプログラ
ムが読み込まれていないので、ＤＰ−ＲＡＭ２のＣＰＵ
１側のポート（系）に対しては、ＣＰＵ１が、データを
書き込んで、その書き込んだデータを読み出して誤りが
ないか否かをチェックすることができるが、ＤＰ−ＲＡ
Ｍ２のＤＳＰ３側のポート（系）に対しては、ＤＳＰ３
が、そのようなチェックを行うことができないからであ
る。
ラムが読み込まれ、ＤＳＰ３にはブート専用のプログラ
ムが読み込まれていないので、ＤＰ−ＲＡＭ２のＣＰＵ
１側のポート（系）に対しては、ＣＰＵ１が、データを
書き込んで、その書き込んだデータを読み出して誤りが
ないか否かをチェックすることができるが、ＤＰ−ＲＡ
Ｍ２のＤＳＰ３側のポート（系）に対しては、ＤＳＰ３
が、そのようなチェックを行うことができないからであ
る。
【００１３】従って、ＤＰ−ＲＡＭ２のＤＳＰ３側のポ
ートに故障等のエラー（異常）があった場合、上記した
ように機器システム制御用のプログラムをＤＰ−ＲＡＭ
２を経由してダウンロードする際に（即ち、ＤＳＰ３が
ＤＰ−ＲＡＭ２のＤＳＰ３側のポートから機器システム
制御用のプログラムを読み込む（引き取りに行く）際
に）、そのプログラムのデータの化けが生じてしまい、
その結果、ＤＳＰ３の誤動作（不安定な動作）を引き起
こす原因となってしまう。
ートに故障等のエラー（異常）があった場合、上記した
ように機器システム制御用のプログラムをＤＰ−ＲＡＭ
２を経由してダウンロードする際に（即ち、ＤＳＰ３が
ＤＰ−ＲＡＭ２のＤＳＰ３側のポートから機器システム
制御用のプログラムを読み込む（引き取りに行く）際
に）、そのプログラムのデータの化けが生じてしまい、
その結果、ＤＳＰ３の誤動作（不安定な動作）を引き起
こす原因となってしまう。
【００１４】また、このようにＤＳＰ３の誤動作が発生
した場合に、それが、ＤＰ−ＲＡＭ２の故障等による不
良動作なのか、それともソフトウェアのバグに起因する
ものなのかを判断することが難しく、対応に困る場合も
生じる。
した場合に、それが、ＤＰ−ＲＡＭ２の故障等による不
良動作なのか、それともソフトウェアのバグに起因する
ものなのかを判断することが難しく、対応に困る場合も
生じる。
【００１５】この発明は、上記のような課題を解決する
ためになされたものであり、ＤＰ−ＲＡＭ２の両系（Ｃ
ＰＵ１側及びＤＳＰ３側）のメモリ・チェックを行うこ
とにより、機器システムの誤動作などが起こるのを減少
させることができ、また誤動作などが発生した場合にそ
の原因を容易に判断することができるメモリチェック方
法及びメモリチェックシステムを得ることを目的とす
る。
ためになされたものであり、ＤＰ−ＲＡＭ２の両系（Ｃ
ＰＵ１側及びＤＳＰ３側）のメモリ・チェックを行うこ
とにより、機器システムの誤動作などが起こるのを減少
させることができ、また誤動作などが発生した場合にそ
の原因を容易に判断することができるメモリチェック方
法及びメモリチェックシステムを得ることを目的とす
る。
【００１６】
【課題を解決するための手段】請求項１及び４記載の発
明に係るメモリチェック方法及びメモリチェックシステ
ムは、一の系のプロセッサがデュアルポートＲＡＭの一
方のポートと接続され、他の系のプロセッサがデュアル
ポートＲＡＭの他方のポートと接続されており、システ
ムの電源が入れられると、一の系のプロセッサがデュア
ルポートＲＡＭの一方のポート側からメモリチェックを
行うとともに、デュアルポートＲＡＭの他方のポートと
接続された他の系のプロセッサとは異なるメモリエラー
検出手段が、デュアルポートＲＡＭの他方のポート側か
らメモリチェックを行い、メモリエラー手段が、そのメ
モリ・チェックの結果を一の系のプロセッサに対して報
告するものである。
明に係るメモリチェック方法及びメモリチェックシステ
ムは、一の系のプロセッサがデュアルポートＲＡＭの一
方のポートと接続され、他の系のプロセッサがデュアル
ポートＲＡＭの他方のポートと接続されており、システ
ムの電源が入れられると、一の系のプロセッサがデュア
ルポートＲＡＭの一方のポート側からメモリチェックを
行うとともに、デュアルポートＲＡＭの他方のポートと
接続された他の系のプロセッサとは異なるメモリエラー
検出手段が、デュアルポートＲＡＭの他方のポート側か
らメモリチェックを行い、メモリエラー手段が、そのメ
モリ・チェックの結果を一の系のプロセッサに対して報
告するものである。
【００１７】請求項２及び５記載の発明に係るメモリチ
ェック方法及びメモリチェックシステムは、一の系のプ
ロセッサがデュアルポートＲＡＭの一方のポート側から
メモリ・チェックを行うのと並行して、メモリエラー手
段がデュアルポートＲＡＭの他方のポート側からメモリ
・チェックを行うようにしたものである。
ェック方法及びメモリチェックシステムは、一の系のプ
ロセッサがデュアルポートＲＡＭの一方のポート側から
メモリ・チェックを行うのと並行して、メモリエラー手
段がデュアルポートＲＡＭの他方のポート側からメモリ
・チェックを行うようにしたものである。
【００１８】請求項３記載の発明に係るメモリチェック
方法は、デュアルポートＲＡＭに対してデータを書き込
んで、その書き込んだデータを読み出して誤りがないか
否かで判断することによりメモリ・チェックするもので
ある。
方法は、デュアルポートＲＡＭに対してデータを書き込
んで、その書き込んだデータを読み出して誤りがないか
否かで判断することによりメモリ・チェックするもので
ある。
【００１９】請求項６記載の発明に係るメモリチェック
システムは、メモリエラー検出手段を、フィールド・プ
ログラマブル・ゲート・アレイで構成したものである。
システムは、メモリエラー検出手段を、フィールド・プ
ログラマブル・ゲート・アレイで構成したものである。
【００２０】請求項７記載の発明に係るメモリチェック
システムは、複数対のプロセッサがそれぞれデュアルポ
ートＲＡＭに接続された複数系統のシステムに適用した
ものである。
システムは、複数対のプロセッサがそれぞれデュアルポ
ートＲＡＭに接続された複数系統のシステムに適用した
ものである。
【００２１】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。図１は、本発明の実施の形態によるメモリチ
ェックシステムを示す概略ブロック図である。図１に示
すように、この実施の形態によるメモリチェックシステ
ムでは、ローカルバス９を介してＤＰ−ＲＡＭ２のＤＳ
Ｐ３側のポート（系）にＦＰＧＡ（Field Programmable
Gate Arrays；メモリエラー検出手段、フィールド・プ
ログラマブル・ゲート・アレイ）１０が接続されている
（即ち、ＤＰ−ＲＡＭ２とＤＳＰ３間を接続するローカ
ルバス９にＦＰＧＡ１０が接続されている）。
説明する。図１は、本発明の実施の形態によるメモリチ
ェックシステムを示す概略ブロック図である。図１に示
すように、この実施の形態によるメモリチェックシステ
ムでは、ローカルバス９を介してＤＰ−ＲＡＭ２のＤＳ
Ｐ３側のポート（系）にＦＰＧＡ（Field Programmable
Gate Arrays；メモリエラー検出手段、フィールド・プ
ログラマブル・ゲート・アレイ）１０が接続されている
（即ち、ＤＰ−ＲＡＭ２とＤＳＰ３間を接続するローカ
ルバス９にＦＰＧＡ１０が接続されている）。
【００２２】このＦＰＧＡ１０は、ユーザが自由にハー
ドウェア構成を決定できるプログラマブルロジックＬＳ
Ｉの一種であり、任意の小規模ロジックを実現できるプ
ログラマブル素子をアレイ状に並べ、これらの間をプロ
グラマブルな配線ネットワークで結んだ構成をしてい
る。このＦＰＧＡ１０は、ＬＳＩの外部より新しいハー
ドウェア構成情報を書き込むことにより、新しいハード
ウェアに再構成可能である。
ドウェア構成を決定できるプログラマブルロジックＬＳ
Ｉの一種であり、任意の小規模ロジックを実現できるプ
ログラマブル素子をアレイ状に並べ、これらの間をプロ
グラマブルな配線ネットワークで結んだ構成をしてい
る。このＦＰＧＡ１０は、ＬＳＩの外部より新しいハー
ドウェア構成情報を書き込むことにより、新しいハード
ウェアに再構成可能である。
【００２３】この実施の形態においては、ＦＰＧＡ１０
は、ＤＰ−ＲＡＭ２のＤＳＰ３側（図１のＤＰ−ＲＩＧ
ＨＴ）のメモリ・チェックを行う機能を備えている。
尚、ＤＰ−ＲＡＭ２のＣＰＵ１側（図１のＤＰ−ＬＥＦ
Ｔ）のメモリ・チェックは、上記の従来技術で説明した
ように、ＣＰＵ１によってブート専用プログラムに従っ
て行われる。
は、ＤＰ−ＲＡＭ２のＤＳＰ３側（図１のＤＰ−ＲＩＧ
ＨＴ）のメモリ・チェックを行う機能を備えている。
尚、ＤＰ−ＲＡＭ２のＣＰＵ１側（図１のＤＰ−ＬＥＦ
Ｔ）のメモリ・チェックは、上記の従来技術で説明した
ように、ＣＰＵ１によってブート専用プログラムに従っ
て行われる。
【００２４】なお、ＦＰＧＡ１０は、機器システムのブ
ート時におけるＤＰ−ＲＡＭ２のＤＳＰ３側のメモリ・
チェックを行う機能以外に、機器システムの通常運用時
におけるＤＳＰ３のローカルバス９周りの制御（例え
ば、アドレスのデコード、割り込み制御、内部にデータ
レジスタを持たせるなど）などの機能もプログラミング
されている。
ート時におけるＤＰ−ＲＡＭ２のＤＳＰ３側のメモリ・
チェックを行う機能以外に、機器システムの通常運用時
におけるＤＳＰ３のローカルバス９周りの制御（例え
ば、アドレスのデコード、割り込み制御、内部にデータ
レジスタを持たせるなど）などの機能もプログラミング
されている。
【００２５】図２は、本発明の実施の形態によるメモリ
チェックシステムを示す詳細ブロック図である。図２に
示すように、この実施の形態によるメモリチェックシス
テムは、ＦＰＧＡ１０を設けた以外は、上記図３に示し
た構成と同様である。即ち、ＣＰＵ（一の系のプロセッ
サ）１は、機器システムの全体制御を行うマイクロプロ
セッサである。ＤＰ−ＲＡＭ（デュアルポートＲＡＭ）
２は、一方のポート（図２の左側ポート）が制御線６及
びローカルバス７を介してＣＰＵ１、Ｆ−ＭＥＭ４及び
ＲＡＭ５と接続されるとともに、他方のポート（図２の
右側ポート）が制御線８及びローカルバス９を介してＤ
ＳＰ３及びＦＰＧＡ１０と接続されており、ＣＰＵ１、
ＤＳＰ３及びＦＰＧＡ１０からアクセス可能に構成され
ている。
チェックシステムを示す詳細ブロック図である。図２に
示すように、この実施の形態によるメモリチェックシス
テムは、ＦＰＧＡ１０を設けた以外は、上記図３に示し
た構成と同様である。即ち、ＣＰＵ（一の系のプロセッ
サ）１は、機器システムの全体制御を行うマイクロプロ
セッサである。ＤＰ−ＲＡＭ（デュアルポートＲＡＭ）
２は、一方のポート（図２の左側ポート）が制御線６及
びローカルバス７を介してＣＰＵ１、Ｆ−ＭＥＭ４及び
ＲＡＭ５と接続されるとともに、他方のポート（図２の
右側ポート）が制御線８及びローカルバス９を介してＤ
ＳＰ３及びＦＰＧＡ１０と接続されており、ＣＰＵ１、
ＤＳＰ３及びＦＰＧＡ１０からアクセス可能に構成され
ている。
【００２６】また、ＤＳＰ（他の系のプロセッサ）３
は、ディジタル信号処理専用のマイクロプロセッサであ
り、Ｆ−ＭＥＭ４は、書き換え可能な読み出し専用のメ
モリであり、ＲＡＭ５は、データの書き込みと読み出し
が可能なメモリである。
は、ディジタル信号処理専用のマイクロプロセッサであ
り、Ｆ−ＭＥＭ４は、書き換え可能な読み出し専用のメ
モリであり、ＲＡＭ５は、データの書き込みと読み出し
が可能なメモリである。
【００２７】次に、動作について説明する。機器システ
ムの電源が入れられると、ＣＰＵ１が立ち上がり、ＣＰ
Ｕ１は、ブート専用の小さなプログラムを自動的にＦ−
ＭＥＭ４から読み込み、そのプログラムの処理に従っ
て、ＣＰＵ１側のローカルバス７に接続された各メモ
リ、即ち、ＤＰ−ＲＡＭ２のＣＰＵ１側、Ｆ−ＭＥＭ４
及びＲＡＭ５に対して、メモリ・チェックを行う。
ムの電源が入れられると、ＣＰＵ１が立ち上がり、ＣＰ
Ｕ１は、ブート専用の小さなプログラムを自動的にＦ−
ＭＥＭ４から読み込み、そのプログラムの処理に従っ
て、ＣＰＵ１側のローカルバス７に接続された各メモ
リ、即ち、ＤＰ−ＲＡＭ２のＣＰＵ１側、Ｆ−ＭＥＭ４
及びＲＡＭ５に対して、メモリ・チェックを行う。
【００２８】また、機器システムの電源が入れられる
と、ＣＰＵ１とともにＦＰＧＡ１０も立ち上がり、ＦＰ
ＧＡ１０は、予め定められたプログラムに従って、自動
的にＤＳＰ３側からＤＰ−ＲＡＭ２のメモリ・チェック
を行う。
と、ＣＰＵ１とともにＦＰＧＡ１０も立ち上がり、ＦＰ
ＧＡ１０は、予め定められたプログラムに従って、自動
的にＤＳＰ３側からＤＰ−ＲＡＭ２のメモリ・チェック
を行う。
【００２９】上記したように、ＤＳＰ３は、ＣＰＵ１か
らプログラムがダウンロードされる前は、未だプログラ
ムを読み込んでいないＷＡＩＴ状態（即ち、起動されて
いない待機状態）であるので、ＤＳＰ３側からＤＰ−Ｒ
ＡＭ２のメモリ・チェックを行うことができないが、こ
の実施の形態では、図１及び図２に示すように、ＤＰ−
ＲＡＭ２のＤＳＰ３側のポートにＦＰＧＡ１０を設け
て、そのＦＰＧＡ１０によってＤＰ−ＲＡＭ２のＤＳＰ
３側からメモリ・チェックを行うようにしたものであ
る。
らプログラムがダウンロードされる前は、未だプログラ
ムを読み込んでいないＷＡＩＴ状態（即ち、起動されて
いない待機状態）であるので、ＤＳＰ３側からＤＰ−Ｒ
ＡＭ２のメモリ・チェックを行うことができないが、こ
の実施の形態では、図１及び図２に示すように、ＤＰ−
ＲＡＭ２のＤＳＰ３側のポートにＦＰＧＡ１０を設け
て、そのＦＰＧＡ１０によってＤＰ−ＲＡＭ２のＤＳＰ
３側からメモリ・チェックを行うようにしたものであ
る。
【００３０】尚、メモリ・チェックの方法としては、上
記したように、Ｆ−ＭＥＭ４に対しては、ＣＲＣチェッ
クやパリティーチェックなどを用い、また、ＤＰ−ＲＡ
Ｍ２やＲＡＭ５に対しては、データを書き込んで、その
書き込んだデータを読み出して誤りがないか否かをチェ
ックする方法などが用いる。
記したように、Ｆ−ＭＥＭ４に対しては、ＣＲＣチェッ
クやパリティーチェックなどを用い、また、ＤＰ−ＲＡ
Ｍ２やＲＡＭ５に対しては、データを書き込んで、その
書き込んだデータを読み出して誤りがないか否かをチェ
ックする方法などが用いる。
【００３１】また、ＣＰＵ１によるメモリ・チェックと
並行して、ＦＰＧＡ１０によるメモリ・チェックを行う
ようにしたことにより、メモリ・チェックにかかる時間
が延びることはない。
並行して、ＦＰＧＡ１０によるメモリ・チェックを行う
ようにしたことにより、メモリ・チェックにかかる時間
が延びることはない。
【００３２】ＦＰＧＡ１０は、ＤＰ−ＲＡＭ２のＤＳＰ
３側のメモリ・チェックを行ってエラーを検出すること
により、ＤＰ−ＲＡＭ２のＤＳＰ３側の正常／異常を判
断し、その判断の結果を制御線８、ＤＰ−ＲＡＭ２及び
制御線６を介してＣＰＵ１に報告（通知）する。尚、Ｄ
Ｐ−ＲＡＭ２のＤＳＰ３側の正常／異常の判断結果は、
制御線６，８でＣＰＵ１に報告するようにするものに限
らず、機器システム内のシリアル線やパラレル線で報告
するようにしてもよい。
３側のメモリ・チェックを行ってエラーを検出すること
により、ＤＰ−ＲＡＭ２のＤＳＰ３側の正常／異常を判
断し、その判断の結果を制御線８、ＤＰ−ＲＡＭ２及び
制御線６を介してＣＰＵ１に報告（通知）する。尚、Ｄ
Ｐ−ＲＡＭ２のＤＳＰ３側の正常／異常の判断結果は、
制御線６，８でＣＰＵ１に報告するようにするものに限
らず、機器システム内のシリアル線やパラレル線で報告
するようにしてもよい。
【００３３】ＣＰＵ１は、ＤＰ−ＲＡＭ２のＣＰＵ１
側、Ｆ−ＭＥＭ４及びＲＡＭ５のメモリ・チェックの結
果、それらのメモリにエラー（異常）がなく（正常であ
り）、かつＦＰＧＡ１０からの報告の結果がＤＰ−ＲＡ
Ｍ２のＤＳＰ３側にエラー（異常）がない（正常であ
る）旨であった場合には、読み込んだブート専用のプロ
グラムに従って、機器システム制御用のプログラムをＦ
−ＭＥＭ４から読み込むとともに、そのプログラムをＦ
−ＭＥＭ４からローカルバス７、ＤＰ−ＲＡＭ２及びロ
ーカルバス９を経由してＤＳＰ３に対してダウンロード
して、機器システムを起動させる（即ち、ＣＰＵ１及び
ＤＳＰ３を起動させる）。
側、Ｆ−ＭＥＭ４及びＲＡＭ５のメモリ・チェックの結
果、それらのメモリにエラー（異常）がなく（正常であ
り）、かつＦＰＧＡ１０からの報告の結果がＤＰ−ＲＡ
Ｍ２のＤＳＰ３側にエラー（異常）がない（正常であ
る）旨であった場合には、読み込んだブート専用のプロ
グラムに従って、機器システム制御用のプログラムをＦ
−ＭＥＭ４から読み込むとともに、そのプログラムをＦ
−ＭＥＭ４からローカルバス７、ＤＰ−ＲＡＭ２及びロ
ーカルバス９を経由してＤＳＰ３に対してダウンロード
して、機器システムを起動させる（即ち、ＣＰＵ１及び
ＤＳＰ３を起動させる）。
【００３４】一方、ＣＰＵ１は、ＤＰ−ＲＡＭ２のＣＰ
Ｕ１側、Ｆ−ＭＥＭ４及びＲＡＭ５のメモリ・チェック
の結果、いずれかのメモリに異常があると判断した場
合、又はＦＰＧＡ１０からの報告の結果がＤＰ−ＲＡＭ
２のＤＳＰ３側にエラー（異常）がある旨であった場合
には、復旧可能なエラーに対してはそのエラーの復旧を
試み、復旧不可能なエラーに対してはシステム・エラー
として処理する。
Ｕ１側、Ｆ−ＭＥＭ４及びＲＡＭ５のメモリ・チェック
の結果、いずれかのメモリに異常があると判断した場
合、又はＦＰＧＡ１０からの報告の結果がＤＰ−ＲＡＭ
２のＤＳＰ３側にエラー（異常）がある旨であった場合
には、復旧可能なエラーに対してはそのエラーの復旧を
試み、復旧不可能なエラーに対してはシステム・エラー
として処理する。
【００３５】尚、メモリのエラーが復旧可能か否かは、
例えば、次のようにＣＰＵ１が判断する。ＣＰＵ１が、
いずれかのメモリにエラーがあると判断した場合、機器
システムの電源のリセットをかけて、もう一度、各メモ
リのエラーのチェックを行い、そのチェックの結果、各
メモリが正常であれば、エラーが復旧したと判断して、
上記のブート処理を行い、逆に、再びメモリにエラーが
あると判断した場合には、復旧不可能なエラーと判断し
て、システム・エラーとして処理することが考えられ
る。
例えば、次のようにＣＰＵ１が判断する。ＣＰＵ１が、
いずれかのメモリにエラーがあると判断した場合、機器
システムの電源のリセットをかけて、もう一度、各メモ
リのエラーのチェックを行い、そのチェックの結果、各
メモリが正常であれば、エラーが復旧したと判断して、
上記のブート処理を行い、逆に、再びメモリにエラーが
あると判断した場合には、復旧不可能なエラーと判断し
て、システム・エラーとして処理することが考えられ
る。
【００３６】以上のように、この実施の形態によれば、
ＦＰＧＡ１０でＤＳＰ３側からＤＰ−ＲＡＭ２のメモリ
・チェックを行うように構成したので、ＤＰ−ＲＡＭ２
のＤＳＰ３側の異常を確実に発見することができ、その
結果、機器システムの誤動作などが起こるのを減少させ
ることができるとともに、誤動作などが発生した場合に
は、その原因がＤＰ−ＲＡＭ２の故障等であるのかソフ
トウェアのバグによるのかを容易に認識することができ
る。
ＦＰＧＡ１０でＤＳＰ３側からＤＰ−ＲＡＭ２のメモリ
・チェックを行うように構成したので、ＤＰ−ＲＡＭ２
のＤＳＰ３側の異常を確実に発見することができ、その
結果、機器システムの誤動作などが起こるのを減少させ
ることができるとともに、誤動作などが発生した場合に
は、その原因がＤＰ−ＲＡＭ２の故障等であるのかソフ
トウェアのバグによるのかを容易に認識することができ
る。
【００３７】また、ＤＰ−ＲＡＭ２のＤＳＰ３側のメモ
リ・チェックを行う機能をＦＰＧＡ１０で構成したの
で、ＤＰ−ＲＡＭ２のＤＳＰ３側からのメモリ・チェッ
クのために特別な部品を設ける必要がなく、また当該Ｄ
Ｐ−ＲＡＭ２のＤＳＰ３側のメモリ・チェック機能を機
器システムに容易に組み込むことが可能となる。
リ・チェックを行う機能をＦＰＧＡ１０で構成したの
で、ＤＰ−ＲＡＭ２のＤＳＰ３側からのメモリ・チェッ
クのために特別な部品を設ける必要がなく、また当該Ｄ
Ｐ−ＲＡＭ２のＤＳＰ３側のメモリ・チェック機能を機
器システムに容易に組み込むことが可能となる。
【００３８】即ち、ＦＰＧＡ１０は、外部より新しいハ
ードウェア構成情報（プログラム）を書き込むことによ
り、新しいハードウェアに容易に再構成することができ
るものである。従って、外部より新しいハードウェア構
成情報をＦＰＧＡ１０に書き込むことによって、ＦＰＧ
Ａ１０に、機器システムにおけるＤＳＰ３のローカルバ
ス９周りの制御などを行う機能以外に、ＤＰ−ＲＡＭ２
のＤＳＰ３側のメモリ・チェック機能を容易に持たせる
ことが可能である。そのため、ＤＰ−ＲＡＭ２のＤＳＰ
３側のメモリ・チェックのための特別な部品を設けるの
ではなく、また当該メモリ・チェック機能を容易に構成
することも可能である。
ードウェア構成情報（プログラム）を書き込むことによ
り、新しいハードウェアに容易に再構成することができ
るものである。従って、外部より新しいハードウェア構
成情報をＦＰＧＡ１０に書き込むことによって、ＦＰＧ
Ａ１０に、機器システムにおけるＤＳＰ３のローカルバ
ス９周りの制御などを行う機能以外に、ＤＰ−ＲＡＭ２
のＤＳＰ３側のメモリ・チェック機能を容易に持たせる
ことが可能である。そのため、ＤＰ−ＲＡＭ２のＤＳＰ
３側のメモリ・チェックのための特別な部品を設けるの
ではなく、また当該メモリ・チェック機能を容易に構成
することも可能である。
【００３９】さらに、ＣＰＵ１がＤＰ−ＲＡＭ２のＣＰ
Ｕ１側にアクセスしてメモリ・チェックを行うのと並行
して、ＦＰＧＡ１０がＤＰ−ＲＡＭ２のＤＳＰ３側にア
クセスしてメモリ・チェックを行うようにしたので、メ
モリ・チェック全体にかかる時間が延びることはない。
Ｕ１側にアクセスしてメモリ・チェックを行うのと並行
して、ＦＰＧＡ１０がＤＰ−ＲＡＭ２のＤＳＰ３側にア
クセスしてメモリ・チェックを行うようにしたので、メ
モリ・チェック全体にかかる時間が延びることはない。
【００４０】尚、上記実施の形態では、ＤＰ−ＲＡＭ２
のＤＳＰ３側のメモリ・チェックをＦＰＧＡ１０で行う
ように構成していたが、これに限るものではなく、ゲー
トアレイやその他の論理回路で構成することも可能であ
る。
のＤＳＰ３側のメモリ・チェックをＦＰＧＡ１０で行う
ように構成していたが、これに限るものではなく、ゲー
トアレイやその他の論理回路で構成することも可能であ
る。
【００４１】また、上記実施の形態では、図１及び図２
に示すように、ＣＰＵ１とＤＳＰ３間の通信に関する機
器システムに、本メモリチェックシステムを適用した場
合について説明したが、これに限るものではなく、ＣＰ
ＵとＣＰＵ間の通信に関する機器システムや、ＤＳＰと
ＤＳＰ間の通信に関する機器システムに、本メモリチェ
ックシステムを適用することも可能である。
に示すように、ＣＰＵ１とＤＳＰ３間の通信に関する機
器システムに、本メモリチェックシステムを適用した場
合について説明したが、これに限るものではなく、ＣＰ
ＵとＣＰＵ間の通信に関する機器システムや、ＤＳＰと
ＤＳＰ間の通信に関する機器システムに、本メモリチェ
ックシステムを適用することも可能である。
【００４２】さらに、上記実施の形態では、一対のプロ
セッサ（ＣＰＵ１及びＤＳＰ３）をがＤＰ−ＲＡＭ２で
接続された２系統の機器システムにメモリチェックシス
テムを適用した場合について説明したが、これに限るも
のではなく、複数対のプロセッサがそれぞれＤＰ−ＲＡ
Ｍ２で接続された複数系統の機器システムにも適用する
ことも可能である。
セッサ（ＣＰＵ１及びＤＳＰ３）をがＤＰ−ＲＡＭ２で
接続された２系統の機器システムにメモリチェックシス
テムを適用した場合について説明したが、これに限るも
のではなく、複数対のプロセッサがそれぞれＤＰ−ＲＡ
Ｍ２で接続された複数系統の機器システムにも適用する
ことも可能である。
【００４３】
【発明の効果】以上のように、請求項１記載の発明によ
れば、システムの電源が入れられると、一の系のプロセ
ッサが立ち上がって、デュアルポートＲＡＭの一方から
ポート側のメモリチェックを行うとともに、デュアルポ
ートＲＡＭの他方のポートと接続されたメモリエラー検
出手段が、デュアルポートＲＡＭの他方のポート側から
メモリチェックを行い、メモリエラー手段が、そのメモ
リ・チェックの結果を一の系のプロセッサに対して報告
するので、デュアルポートＲＡＭの他方のポート側の異
常を確実に発見することができ、その結果、システムの
誤動作などが起こるのを減少させることができるととも
に、誤動作などが発生した場合には、その原因がデュア
ルポートＲＡＭの故障等であるのかソフトウェアのバグ
によるのかを容易に認識することができる。特に、他の
系のプロセッサがデュアルポートＲＡＭを介して一の系
のプロセッサからＯＳ等の供給を受けて動作を行う場合
に、他の系のプロセッサが動作開始できる状態になる前
に他方のポート側からのメモリチェックを行うことがで
きるので、他の系のプロセッサは誤りなくＯＳ等のデー
タを入力することができ、他の系のプロセッサの動作が
安定する。
れば、システムの電源が入れられると、一の系のプロセ
ッサが立ち上がって、デュアルポートＲＡＭの一方から
ポート側のメモリチェックを行うとともに、デュアルポ
ートＲＡＭの他方のポートと接続されたメモリエラー検
出手段が、デュアルポートＲＡＭの他方のポート側から
メモリチェックを行い、メモリエラー手段が、そのメモ
リ・チェックの結果を一の系のプロセッサに対して報告
するので、デュアルポートＲＡＭの他方のポート側の異
常を確実に発見することができ、その結果、システムの
誤動作などが起こるのを減少させることができるととも
に、誤動作などが発生した場合には、その原因がデュア
ルポートＲＡＭの故障等であるのかソフトウェアのバグ
によるのかを容易に認識することができる。特に、他の
系のプロセッサがデュアルポートＲＡＭを介して一の系
のプロセッサからＯＳ等の供給を受けて動作を行う場合
に、他の系のプロセッサが動作開始できる状態になる前
に他方のポート側からのメモリチェックを行うことがで
きるので、他の系のプロセッサは誤りなくＯＳ等のデー
タを入力することができ、他の系のプロセッサの動作が
安定する。
【００４４】請求項２及び５記載の発明によれば、一の
系のプロセッサがデュアルポートＲＡＭの一方のポート
側からメモリ・チェックを行うのと並行して、メモリエ
ラー手段がデュアルポートＲＡＭの他方のポート側から
メモリ・チェックを行うようにしたので、メモリ・チェ
ック全体にかかる時間が延びることもない。
系のプロセッサがデュアルポートＲＡＭの一方のポート
側からメモリ・チェックを行うのと並行して、メモリエ
ラー手段がデュアルポートＲＡＭの他方のポート側から
メモリ・チェックを行うようにしたので、メモリ・チェ
ック全体にかかる時間が延びることもない。
【００４５】請求項３記載の発明に係るメモリチェック
方法は、デュアルポートＲＡＭに対してデータを書き込
んで、その書き込んだデータを読み出して誤りがないか
否かで判断することによりメモリ・チェックするので、
確実にデュアルポートＲＡＭの故障等によるエラーが発
生していないか確認することができる。
方法は、デュアルポートＲＡＭに対してデータを書き込
んで、その書き込んだデータを読み出して誤りがないか
否かで判断することによりメモリ・チェックするので、
確実にデュアルポートＲＡＭの故障等によるエラーが発
生していないか確認することができる。
【００４６】請求項６記載の発明に係るメモリチェック
システムは、メモリエラー検出手段を、フィールド・プ
ログラマブル・ゲート・アレイで構成したので、デュア
ルポートＲＡＭの他方のポート側のメモリ・チェックの
ために特別な部品を設ける必要がなく、また当該デュア
ルポートＲＡＭの他方のポート側のメモリ・チェック機
能をシステムに容易に組み込むことが可能となる。
システムは、メモリエラー検出手段を、フィールド・プ
ログラマブル・ゲート・アレイで構成したので、デュア
ルポートＲＡＭの他方のポート側のメモリ・チェックの
ために特別な部品を設ける必要がなく、また当該デュア
ルポートＲＡＭの他方のポート側のメモリ・チェック機
能をシステムに容易に組み込むことが可能となる。
【００４７】請求項７記載の発明に係るメモリチェック
システムは、複数対のプロセッサがそれぞれデュアルポ
ートＲＡＭに接続された複数系統のシステムに適用した
ので、大規模なシステムにおいても上記請求項１〜６同
様の効果を実現することができる。
システムは、複数対のプロセッサがそれぞれデュアルポ
ートＲＡＭに接続された複数系統のシステムに適用した
ので、大規模なシステムにおいても上記請求項１〜６同
様の効果を実現することができる。
【図１】 本発明の実施の形態によるメモリチェックシ
ステムを示す概略ブロック図である。
ステムを示す概略ブロック図である。
【図２】 本発明の実施の形態によるメモリチェックシ
ステムを示す詳細ブロック図である。
ステムを示す詳細ブロック図である。
【図３】 従来のメモリチェックシステムの構成を示す
ブロック図である。
ブロック図である。
１ ＣＰＵ（一の系のプロセッサ） ２ ＤＰ−ＲＡＭ（デュアルポートＲＡＭ） ３ ＤＳＰ（他の系のプロセッサ） ４ Ｆ−ＭＥＭ ５ ＲＡＭ ６，８ 制御線 ７，９ ローカルバス １０ ＦＰＧＡ（メモリエラー検出手段、フィールド・
プログラマブル・ゲート・アレイ）
プログラマブル・ゲート・アレイ）
Claims (7)
- 【請求項１】 一の系のプロセッサがデュアルポートＲ
ＡＭの一方のポートと接続され、他の系のプロセッサが
デュアルポートＲＡＭの他方のポートと接続され、シス
テムの電源が入れられると、前記一の系のプロセッサが
立ち上がって、一方のポート側から前記デュアルポート
ＲＡＭのメモリチェックを行うとともに、前記他の系の
プロセッサとは異なる手段によって他方のポート側から
前記デュアルポートＲＡＭのメモリチェックを行い、そ
のメモリ・チェックの結果を前記一の系のプロセッサに
対して報告することを特徴とするメモリチェック方法。 - 【請求項２】 一の系のプロセッサがデュアルポートＲ
ＡＭの一方のポート側からメモリ・チェックを行うのと
並行して、前記デュアルポートＲＡＭの他方のポート側
からメモリ・チェックを行うようにしたことを特徴とす
る請求項１記載のメモリチェック方法。 - 【請求項３】 メモリ・チェックは、デュアルポートＲ
ＡＭに対してデータを書き込んで、その書き込んだデー
タを読み出して誤りがないか否かで判断することを特徴
とする請求項１又は請求項２記載のメモリチェック方
法。 - 【請求項４】 デュアルポートＲＡＭの一方のポートと
接続され、システムの電源が入れられると立ち上がり前
記デュアルポートＲＡＭの一方のポート側からメモリチ
ェックを行う一の系のプロセッサと、 他の系のプロセッサが接続されている前記デュアルポー
トＲＡＭの他方のポートに接続され、システムの電源が
入れられると前記デュアルポートＲＡＭの他方のポート
側からメモリチェックを行い、そのメモリ・チェックの
結果を前記一の系のプロセッサに対して報告するメモリ
エラー検出手段とを備えたことを特徴とするメモリチェ
ックシステム。 - 【請求項５】 一の系のプロセッサがデュアルポートＲ
ＡＭの一方のポート側からメモリ・チェックを行うのと
並行して、メモリエラー手段がデュアルポートＲＡＭの
他方のポート側からメモリ・チェックを行うようにした
ことを特徴とする請求項４記載のメモリチェックシステ
ム。 - 【請求項６】 メモリエラー検出手段は、フィールド・
プログラマブル・ゲート・アレイで構成されたことを特
徴とする請求項４又は請求項５記載のメモリチェックシ
ステム。 - 【請求項７】 複数対のプロセッサがそれぞれデュアル
ポートＲＡＭに接続された複数系統のシステムに適用し
たことを特徴とする請求項４から請求項６のうちのいず
れか１項記載のメモリチェックシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000339686A JP2002149504A (ja) | 2000-11-07 | 2000-11-07 | メモリチェック方法及びメモリチェックシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000339686A JP2002149504A (ja) | 2000-11-07 | 2000-11-07 | メモリチェック方法及びメモリチェックシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002149504A true JP2002149504A (ja) | 2002-05-24 |
Family
ID=18814727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000339686A Pending JP2002149504A (ja) | 2000-11-07 | 2000-11-07 | メモリチェック方法及びメモリチェックシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002149504A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3087979A1 (fr) * | 2018-10-31 | 2020-05-01 | Silkan Rt | Systeme de transmission de donnees |
-
2000
- 2000-11-07 JP JP2000339686A patent/JP2002149504A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3087979A1 (fr) * | 2018-10-31 | 2020-05-01 | Silkan Rt | Systeme de transmission de donnees |
| WO2020089558A1 (fr) * | 2018-10-31 | 2020-05-07 | Silkan Rt | Système de transmission de données |
| US11552908B2 (en) | 2018-10-31 | 2023-01-10 | Cetrac Technologies | Method and system for reliable and deterministic data transmission |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040601 |