JP2002149482A - 線形メモリ配列中の分割両方向スタック - Google Patents

線形メモリ配列中の分割両方向スタック

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JP2002149482A JP2001286096A JP2001286096A JP2002149482A JP 2002149482 A JP2002149482 A JP 2002149482A JP 2001286096 A JP2001286096 A JP 2001286096A JP 2001286096 A JP2001286096 A JP 2001286096A JP 2002149482 A JP2002149482 A JP 2002149482A
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Abstract

(57)【要約】 【課題】 データ要素の記憶を管理するための方法、シ
ステム、および装置において、第１の端および第２の端
を有する記憶域をデータ要素記憶用に提供すること。 【解決手段】 この記憶域中では、データ要素の第１の
スタックが、記憶域の第１の端および第２の端にそれぞ
れ向いた第１の端および第２の端を有し、第２のスタッ
クが、第１のスタックの両端に近接して位置するデータ
要素を有する。すなわち、第２のスタックは分割されて
おり、第１のスタックは第２のスタックのデータ要素間
に介在している。同様に、第３や第４のスタック等があ
ってもよく、これらも複数の部分に分割される。データ
要素の連続した１つ１つがそれぞれのスタックに記憶さ
れるのに応答して、スタックのサイズは、記憶域の第１
の端と記憶域の第２の端の両方に向かって大きくなる。
さらに、分割されたスタックのうちの１つのサイズが大
きくなることには、第１のスタックから離れる方向に大
きくなること、あるいは、第１のスタックに向かって大
きくなることを含めることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に、改良型のデ
ータ処理システムに関し、より詳細には、メモリ配列内
における改良型の先入れ後出しデータ構造に関する。
【０００２】
【従来の技術】関連出願の相互参照本出願は、本出願と
同一の出願人に譲渡され同日に出願される、以下の出願
に関するものであり、ここにこれらを参照により本明細
書に組み込む。 整理番号ＡＵＳ９−２０００−０４３６−ＵＳ１ 整理番号ＡＵＳ９−２０００−０４９１−ＵＳ１
【０００３】スタックまたは先入れ後出し（ＦＩＬＯ）
データ構造は、多くのコンピュータ・アプリケーション
で用いられている。しばしば、単一のアプリケーション
中に複数のスタックが必要であり、これらは必要に応じ
て追加される。というのは、アプリケーションの開始時
点では、スタックがいくつ必要になるか分からないから
である。コンピュータ・システム中のメモリは線形配列
に構成されているので、アプリケーションは、複数のス
タックを配置するのに使用することになる、この線形配
列のいくつかのセグメントを有する。従来、スタックが
実装される方式は、ベース・ポインタおよびヘッド・ポ
インタを用いる方式である。
【０００４】通常の場合では、２つのスタックが、メモ
リ配列の向かい合う端に配置される。一方のスタックは
右に増大し、他方のスタックは左に増大する。各スタッ
クは増大して、ついには反対方向からくるスタックに当
たる恐れがある（衝突と呼ばれる）。
【０００５】２つのスタックが配列の向かい合う端から
相互に増大する構成は、両方のスタックが同じレートで
増大する場合には有効である。すなわち、メモリ配列中
のすべてのメモリが、衝突の前に消費されることにな
る。しかし、第３のスタックが必要な場合には問題が生
じる可能性がある。３つのスタックすべてが同じレート
で増大し、第３のスタックが一方向にしか増大せず、こ
の第３のスタックが最初の２つのスタックの真ん中に配
置されている場合、第３のスタックは、他の２つのスタ
ックの一方がその空間すべてを使い終わる前に、他の２
つのスタックの他方と衝突する傾向がある。この問題を
予期しようとして、第３のスタックを中央からずらした
位置にすることもできるが、３つのスタックが同じレー
トで増大しない場合、選択した第３のスタックのオフセ
ット位置は、助けとはならない可能性があり、問題を悪
化させる可能性さえある。
【０００６】
【発明が解決しようとする課題】関連出願のうちの一方
では、１つまたは複数の両方向増大スタックによってこ
れらの問題に対処している。両方向増大スタックは、空
間の割振りを含めた、線形メモリ配列中の空間の管理に
おいて生じる問題に対処するのに有用である。しかし、
これらの問題の態様に別の形で関係する他の特徴であっ
て、いくつかの状況ではより大きな適合性さえもたらす
ことのできる他の特徴を有する、メモリを管理するため
の方法および装置が必要とされている。
【０００７】
【課題を解決するための手段】本発明は、データ要素の
記憶を管理するための方法、システム、および装置にお
けるこうした必要性に対処するものである。第１の端お
よび第２の端を有する記憶域が、データ要素記憶用に提
供される。この記憶域中では、データ要素の第１のスタ
ックが、記憶域の第１の端および第２の端にそれぞれ向
いた第１の端および第２の端を有し、データ要素の第２
のスタックが、第１のスタックの両端に近接して位置す
るデータ要素を有する。すなわち、第２のスタックは分
割されており、第１のスタックは第２のスタックのデー
タ要素間に介在している。同様に、第３や第４のスタッ
ク等があってもよく、これらも複数の部分に分割され
る。データ要素の連続した１つ１つがそれぞれのスタッ
クに記憶されるのに応答して、スタックのサイズは、記
憶域の第１の端と記憶域の第２の端の両方に向かって大
きくなる。さらに、分割されたスタックのうちの１つの
サイズが大きくなることには、第１のスタックから離れ
る方向に大きくなること、あるいは、第１のスタックに
向かって大きくなることを含めることができる。
【０００８】別の態様では、記憶域は、相互に排他的な
４つのセクションを有する。第１のセクション（セクシ
ョンのうちの「端部」セクション）は、記憶域の一方の
端に近接した端を有する。第２のセクション（セクショ
ンのうちのもう１つの「端部」セクション）は、記憶域
の第２の端に近接した端を有する。第３のセクション
（「中間」セクション）は、第１のセクションと第２の
セクションの間に位置する。第４のセクション（もう１
つの「中間」セクション）もまた、第１のセクションと
第２のセクションの間に位置する。第１のスタックは、
２つの中間セクションに限定され、第２のスタックは、
２つの端部セクションに限定される。
【０００９】別の態様では、分割された第３のスタック
は、２つの中間セクションに限定される。
【００１０】第２や第３のスタックなどのスタックが、
記憶域の第１の端と第２の端の両方に向かって大きいサ
イズになる態様に関し、一実施形態では、第２のスタッ
クが第１のスタックから離れる方向に大きくなり、第３
のスタックが第１のスタックに向かって大きくなる。別
法としては、第２のスタックが第１のスタックに向かっ
て大きくなり、第３のスタックが第１のスタックから離
れる方向に大きくなる。
【００１１】関連出願のうちの一方に記述されているよ
うに、両方向増大スタックの利点の１つは、ある状況下
およびある制限内では、奇数の両方向スタックにより、
奇数の単一方向スタックによる場合よりも効率的に記憶
域が使用されることである。本発明の利点の１つは、記
憶域の中央部に位置する第１の両方向スタックを有し、
２つの部分に分割された第２の両方向スタックを第１の
スタックのどちら側にも１つずつ有することにより、あ
る状況下およびある制限内では記憶域中の空間がより効
率的に使用されることである。
【００１２】
【発明の実施の形態】本明細書では、用語「配列」は、
離散的な記憶要素を有する、限られたサイズのメモリ記
憶空間（メモリ記憶域とも呼ばれる）を指す。本質的
に、配列の記憶要素は、相互に対しそれぞれの位置を有
する。用語「線形配列」は、配列中の記憶要素の位置が
線形方式で定義される記憶域を指す。すなわち、配列の
要素は、単一のファイル・ライン中にスタックアップさ
れると考えることができる。したがって、各要素は、
「ライン」に沿ったその位置に従って一意に識別するこ
とができ、限られたサイズの線形配列は、ラインの第１
の端と第２の端、例えば「右端」や「左端」を境界とす
ると言うことができる。したがって、線形配列の記憶要
素は、別の記憶要素に対し、ラインに沿って「右端寄
り」または「左端寄り」に位置すると言うことができ
る。より簡潔には、線形配列の、ある記憶要素は、線形
配列の別の記憶要素の「右」または「左」にあると言う
ことができる。
【００１３】配列に記憶されたデータ要素のセットはま
た、配列内の個々の「スタック」、すなわち単一のファ
イル「ライン」中にスタックアップされたデータ要素の
セットと言うことができ、そうした「スタック」として
管理される。スタックには連続したデータ要素が追加さ
れるので、スタックは、「増大する」と言うことができ
る。第１のスタック中にデータ要素の途切れがない場
合、例えば第１のスタックのどのデータ要素の間にも第
２のスタックのデータ要素が介在していない場合は、第
１のスタックは、第１の端および第２の端のみを有する
と言うことができる（スタックが途切れている場合は、
そのスタックは２つよりも多くの端を有する可能性があ
る）。本明細書では、第１のスタックの「端に近接し
て」、または「端に」位置するデータ要素を有する第２
のスタックについて言及する場合、第２のスタックのデ
ータ要素のいずれかが第１のスタックの端に接している
ことを必ずしも意味するとは限らず、第２のスタックの
データ要素のいくつかが、第１のスタックの端とそれに
対応する記憶域端部との間に位置する構成も含む。
【００１４】ここで図１を参照すると、データ要素を記
憶するための記憶域１１０が示されている。この記憶域
は、第１の端１１４および第２の端１１６を有する。第
１のデータ要素セット１１６〜１２０が、記憶域１１０
中の第１のスタック１２４に記憶されている。第１のス
タックは、記憶域１１０の第１の端１１４を向いた第１
の端１３０と、記憶域１１０の第２の端１１６を向いた
第２の端１３２を有する。
【００１５】次に図２を参照すると、第２のデータ要素
セット１３６〜１３８が、記憶域中の第２のスタック１
４０に記憶されている。データ要素１３７は、第１のス
タック１２４の第１の端１３０に近接して位置し、デー
タ要素１３６および１３８は、第１のスタック１２４の
第２の端１３２に近接して位置する。
【００１６】次に図３を参照すると、第３のデータ要素
セット１４４および１４５が、記憶域１１０中の第３の
スタック１５０に記憶されている。データ要素１４５
は、第１のスタック１２４の第１の端１３０に近接して
位置し、データ要素１４４は、第１のスタック１２４の
第２の端１３２に近接して位置する。
【００１７】再び図２を参照すると、記憶域１１０は、
相互に排他的な４つのセクション１５４、１６０、１６
６、および１７０を有する。セクション１５４は、セク
ションのうちの端部セクションである。すなわち、セク
ション１５４は、記憶域の端１１４のところに端１５６
を有する。セクション１６０は、セクションのうちのも
う１つの端部セクションである。すなわち、セクション
１６０は、記憶域の端１１６のところに端１６２を有す
る。セクション１６６および１７０は、セクションのう
ちの中間セクションである。すなわち、セクション１６
６および１７０は、端部セクション１５４と端部セクシ
ョン１６０の間に位置する。第１のスタック１２４は中
間セクション１６６および１７０に限定され、第２のス
タック１４０は端部セクション１５４および１６０に限
定されることに留意されたい。
【００１８】再び図３を参照するが、第３のスタック１
５０は、中間セクション１６６および１７０に限定され
ていることに留意されたい。
【００１９】次に図４を参照すると、第４のデータ要素
セット１７４および１７５が、記憶域１１０中の第４の
スタック１７８に記憶されている。データ要素１７５
は、第１のスタック１２４の第１の端１３０に近接して
位置し、データ要素１７４は、第１のスタック１２４の
第２の端１３２に近接して位置する。第４のスタック
は、スタック１２４および１５０と同様、記憶域の中間
セクションに限定されている。
【００２０】注目すべきは、スタック図１〜４に示す各
スタックにデータ要素の連続した１つ１つが記憶される
のに応答して、スタックのサイズが記憶域の第１の端と
記憶域の第２の端の両方に向かって大きくなることであ
る。すなわち、各スタックは両方向に増大する。第２の
スタック１４０のサイズが記憶域の第１の端および第２
の端に向かって大きくなることは、第１のスタック１２
４から離れる方向に、すなわち記憶域の中間から離れる
方向にサイズが大きくなることを含み、第３のスタック
１５０のサイズが大きくなることは、第１のスタック１
２４に向かって、すなわち記憶域の中間に向かって大き
くなることを含む。
【００２１】図１の単一スタック構成では、スタック１
２４が記憶域１１０の中間にあり両方向に増大するが、
この構成は、中間に位置し単一方向にしか増大しない単
一スタックよりも記憶域中の空間を有利に利用し、一方
の端に位置し一方向にしか増大しない単一スタックと同
様にうまく空間を利用することは明らかである。さら
に、図２の２スタック構成では、スタック１２４が中間
にあり、第２のスタック１４０の一方の部分の始点１４
１が第１のスタックの片側１３０に近接して記憶域の左
半分にセンタリングされて、第２のスタック１４０の他
方の部分の始点１４２が第１のスタックの他方の側１３
２で記憶域の右半分にセンタリングされるように、第２
のスタック１４０の一部があるが、この構成は、記憶域
の端に位置し中央に向かって単一方向にしか増大しない
２つのスタックと同様にうまく記憶域中の空間を利用
し、１つの単一方向スタックが中間にあり１つの単一方
向スタックが一方の端にある構成よりも有利に空間を利
用することに留意されたい。
【００２２】一般に、スタックがいくつ記憶域中に配置
されることになるかが最初に分からないと仮定した場
合、かつ、本関連出願のうちの一方により、追加された
第１のスタックが両方向である場合、追加される次のス
タックには、追加の両方向スタックを使用するのが有利
であり、最終的なスタックの数が偶数ならば、本出願に
述べるような分割された両方向スタックを使用するのが
好ましい。追加された第１のスタックが単一方向の場
合、最終的に偶数になるスタックでは、単一方向スタッ
クまたは分割された両方向スタックを残りのスタックに
使用するのが好ましい。
【００２３】次に図５を参照すると、スタック２２４が
示されている。このスタックは最初、単一のデッド（de
ad）要素２１５を有する。（図示の実施形態はデッド要
素ＦＩＬＯスタックなので、要素２１５はデータを有し
ない。）図５に示すように、最初、スタック２２４に対
する方向ポインタ・ビット２２４ｄｐは値「０」を有す
る。この値は右を指す効果を有し、したがって、スタッ
ク２２４中の次の要素が現在要素２１５の右に位置する
ことになることを示す。図示のように、最初は、すなわ
ちスタック２２４中にデータがないときは、ベース・ポ
インタＢもヘッド・ポインタＨも両方とも要素２１５を
示す。
【００２４】次に図６を参照すると、データ要素２１６
がスタック２２４に追加されている。このとき、データ
・ポインタ２２４ｄｐは値「１」に設定されており、ス
タック中の次の要素が現在要素２１６の左に追加される
ことになることを示す。データ要素がスタック２２４に
追加すなわち「プッシュ」された後、ベース・ポインタ
Ｂは図示のように要素２１６を指し、ヘッド・ポインタ
Ｈは図示のように要素２１５を指している。ヘッド・ポ
インタＨは要素２１５を指して、次の要素が要素２１５
に隣接するように、すなわちスタック２２４の左端に追
加されることになることを示す。ベース・ポインタＢは
要素２１６を指して、要素２１６がスタック２２４の右
端であることを示し、これは現在におけるスタックのト
ップに対応する。
【００２５】次に図７を参照すると、第２のデータ要素
２１７がスタックに追加されている。このとき、データ
・ポインタ２２４ｄｐは値「０」を有し、次の要素が要
素２１７の右すなわちスタック２２４の右端に追加され
ることになることを示す。これに応じて、ヘッド・ポイ
ンタＨは、スタック２２４の右端の要素である要素２１
６に移動されており、この要素に隣接するように次の要
素が追加されることになる。ベース・ポインタＢは、要
素２１７に、すなわちスタック２２４の新しい左端に動
かされている。
【００２６】次に図８を参照すると、第３のデータ要素
２１８が追加されている。このとき、データ・ポインタ
２２４ｄｐは値「１」を有し、次の要素がスタックの左
端に追加されることになることを示す。したがって、ヘ
ッド・ポインタは左端に動かされ、ベース・ポインタは
右端に動かされている。
【００２７】次に図９を参照すると、追加された最後の
データ要素、すなわち第３のデータ要素２１８が、前に
スタックの右端だった位置から除去すなわち「ポップ」
されており、したがって、ヘッド・ポインタＨは、今や
スタックの右端となったところにある要素２１６に戻さ
れている。ここに隣接するように、追加される次の要素
がプッシュされることになる。
【００２８】図１０〜１４に２つのスタック、スタック
３２４およびスタック３４０を示す。スタック３４０
は、２つの部分に分割されて、スタック３２４の各側に
１つの部分が近接しており、外向きに増大する。２つに
分割されているので、スタック３４０は、図示のように
２つのデッド要素３３４および３３５を有する。図１０
に示すように、これらのスタックは両方とも、最初はデ
ータ要素が空である。次いで、図６〜９でスタック２２
４に対して行われたのとちょうど同じく、図１１〜１３
それぞれで、分割されたスタックすなわちスタック３４
０にデータ要素が１つずつ追加され、最後に図１４で除
去される。ポインタＨおよびＢは、図６〜９でポインタ
が動くのと同様に、連続したプッシュまたはポップのそ
れぞれに伴ってスタック３４０の一方の端から他方の端
に動き、方向ポインタは、図６〜９とちょうど同じく、
連続したプッシュおよびポップのそれぞれに伴って値を
交互に変えることに留意されたい。
【００２９】図１０〜１４は、予想されたかもしれない
ことに反し、図５〜９に示した分割されない両方向スタ
ックと比較して、スタック３４０の各部分の間に介在す
るスタック３２４の存在によってスタック３４０のポイ
ンタおよびフラグの動作が複雑にはならないことを示し
ている。スタックが空であるときを決定するために、分
割されたスタックには、もう1つの情報が必要である。
すなわち、ベース・ポインタとヘッド・ポインタの初期
オフセットを現在オフセットと比較することによって空
のスタックを検出できるように、ベース・ポインタとヘ
ッド・ポインタの間の初期オフセットにも対応する２つ
のデッド要素間の初期オフセットを保存しなければなら
ない。したがって、図１０〜１４には、スタックに対し
てデータ３４０オフセットが示してあり、これは、ベー
ス・ポインタとヘッダ・ポインタの初期オフセットを示
す。
【００３０】図１８〜２２に、２つのスタック、スタッ
ク７２４および７４０を示す。スタック７４０は、２つ
の部分に分割されており、それぞれは、図１０〜１４の
スタック３２４および３４０と同様にスタック７２４の
各側に近接しているが、スタック３４０とは異なり、ス
タック７４０は内向きに増大する。次いで、先に図示し
たように、図１９〜２１のそれぞれで、分割されたスタ
ックすなわちスタック７４０にデータ要素が１つずつ追
加され、最後に図２２で除去される。前に図示した場合
とちょうど同様に、ポインタＨおよびＢは、連続したプ
ッシュおよびポップのそれぞれに伴ってスタック３４０
の一方の端から他方の端に動き、方向ポインタは、連続
したプッシュおよびポップのそれぞれに伴って値を交互
に変えるが、スタックが最初に右側部分から内向きに増
大する場合、方向ポインタは値「０」で開始することに
留意されたい。
【００３１】図１５に、データ要素を両方向スタックに
プッシュする動作をフロー・チャートで示す。４１０
で、データ要素をスタックに追加するためのアルゴリズ
ムが開始する。まず４２０で、方向ポインタが検査され
る。方向ポインタが０に等しい場合は、４３０でヘッド
・ポインタが１つ減分され、これにより、このポインタ
は記憶域中で左に１要素動かされる。方向が０に等しく
ない場合、すなわち方向ポインタ＝１の場合は、４４０
でヘッド・ポインタは１つ増分され、これにより、この
ポインタは記憶域中で右に１要素動かされる。次いで、
ヘッド・ポインタが適切に位置変更された後、４５０に
示すように、ヘッド・ポインタによって示された新しい
位置にデータが追加すなわちプッシュされる。４５０に
示すようにまた、データがプッシュされた後、ヘッド・
ポインタおよびベース・ポインタが指す位置が交換さ
れ、方向ポインタの新しい値が、前の値の逆に設定され
る。４６０で、アルゴリズムは終了する。
【００３２】図１７に、データ要素を両方向スタックの
外にポップする動作をフロー・チャートで示す。６１０
でアルゴリズムが開始する。６２０に示すように、方向
ポインタが逆転され、ヘッド・ポインタおよびベース・
ポインタが指す位置が交換され、次いで、ヘッド・ポイ
ンタによって指された位置からデータがポップされる。
次に６３０で、方向ポインタがテストされる。方向が０
に等しい場合は、６４０でヘッド・ポインタは１つ増分
され、これにより、ヘッド・ポインタは右に動かされ
る。方向が１に等しい場合は、６５０でヘッド・ポイン
タは１つ減分され、これにより、ヘッド・ポインタは左
に動かされる。次に６６０で、アルゴリズムは終了す
る。
【００３３】次に図１６を参照すると、本発明を実施す
ることのできるデータ処理システムのブロック図が示さ
れている。データ処理システム５００は、ＰＣＩ（peri
pheral component interconnect）ローカル・バス・ア
ーキテクチャを採用する。図示の例ではＰＣＩバスを採
用しているものの、マイクロチャネルやＩＳＡなど、他
のバス・アーキテクチャを使用してもよい。プロセッサ
５０２およびメイン・メモリ５０４が、ＰＣＩブリッジ
５０８を介してＰＣＩローカル・バス５０６に接続され
ている。ＰＣＩブリッジ５０８はまた、プロセッサ５０
２に対する統合メモリ・コントローラ／キャッシュ・メ
モリを含むこともできる。直接コンポーネント相互接続
またはアドイン・ボードを介して、ＰＣＩローカル・バ
ス５０６への追加の接続を行うこともできる。図示の例
では、ローカル・エリア・ネットワーク（ＬＡＮ）アダ
プタ５１０、ＳＣＳＩホスト・バス・アダプタ５１２、
および拡張バス・インタフェース５１４が、直接コンポ
ーネント接続を介してＰＣＩローカル・バス５０６に接
続されている。これとは対照的に、オーディオ・アダプ
タ５１６、グラフィックス・アダプタ５１８、およびオ
ーディオ／ビデオ・アダプタ（Ａ／Ｖ）５１９が、拡張
スロットに挿入されたアドイン・ボードによってＰＣＩ
ローカル・バス５０６に接続されている。拡張バス・イ
ンタフェース５１４は、キーボード／マウス・アダプタ
５２０、モデム５２２、および追加メモリ５２４に接続
を提供する。図示の例では、ＳＣＳＩホスト・バス・ア
ダプタ５１２は、ハード・ディスク・ドライブ５２６、
テープ・ドライブ５２８、ＣＤ−ＲＯＭドライブ５３
０、およびディジタル・ビデオ・ディスク読取り専用メ
モリ・ドライブ（ＤＶＤ−ＲＯＭ）５３２に接続を提供
する。通常のＣＰＩローカル・バス実装は、３つまたは
４つのＰＣＩ拡張スロットまたはアドイン・コネクタを
サポートすることになる。
【００３４】オペレーティング・システムが、プロセッ
サ５０２上で稼動し、図１６のデータ処理システム５０
０内の様々なコンポーネントの制御を調整および実現す
るのに使用される。オペレーティング・システムは、イ
ンターナショナル・ビジネス・マシーンズ・コーポレー
ションから入手可能なＯＳ／２などの、市販のオペレー
ティング・システムとすることができる。「ＯＳ／２」
は、インターナショナル・ビジネス・マシーンズ・コー
ポレーションの商標である。オペレーティング・システ
ムと共に、Ｊａｖａ(R)などのオブジェクト指向プログ
ラミング・システムを稼動させて、データ処理システム
５００上で実行されるＪａｖａ(R)プログラムまたはア
プリケーションからオペレーティング・システムへの呼
出しを実現することもできる。オペレーティング・シス
テムに対する命令、オブジェクト指向オペレーティング
・システム、およびアプリケーションまたはプログラム
は、ハード・ディスク・ドライブ５２６などの記憶装置
上にあり、プロセッサ５０２によって実行されるように
メイン・メモリ５０４にロードすることができる。
【００３５】図１６のハードウェアは実装形態に応じて
異なる場合があることを、当業者なら理解するであろ
う。例えば、図１６に示すハードウェアに加えて、また
は代わりに、光学ディスク・ドライブなどの他の周辺装
置を使用することもできる。図示の例は、本発明に関す
る構造上の制限を意味するものではない。例えば、本発
明のプロセスは、マルチプロセッサ・データ処理システ
ムに適用することもできる。
【００３６】本発明を、主に、単一方向増大デッド要素
スタックを両方向増大デッド要素スタックに変化させる
のに必要な修正に関して述べたが、他のタイプの両方向
増大スタックを生み出すのに本発明を適用することもで
きることを、当業者なら理解するであろう。例えば、デ
ッド要素スタックではなく、両方向増大使用済み要素ス
タックを生み出すのに本発明を適用することもできる。
使用済み要素スタック中では、スタックを開始する前に
ヘッド・ポインタとベース・ポインタの両方が指すメモ
リ位置は、要素を記憶するのに用いられる。ただし、デ
ッド要素（または空の要素）スタック中では、前述のよ
うに、スタックが開始する前にヘッド・ポインタとベー
ス・ポインタの両方が発生するメモリ位置は、要素を記
憶するのに用いられない。他のタイプのスタックも、両
方向増大スタックを生み出すように修正することができ
る。したがって本発明は、デッド要素スタックに限定し
たものではない。
【００３７】完全に機能するデータ処理システムのコン
テキストで本発明を述べたが、本発明のプロセスが、命
令のコンピュータ可読媒体の形、および様々な形で配布
でき、本発明が、配布を行うのに実際に使用する特定の
タイプの信号搬送媒体に関わらず、等しく適用されるこ
とを、当業者なら理解するであろうということに留意す
ることが重要である。コンピュータ可読媒体の例には、
フロッピー(R)・ディスク、ハード・ディスク・ドライ
ブ、ＲＡＭ、およびＣＤ−ＲＯＭなどの記録可能タイプ
の媒体と、ディジタルおよびアナログの通信リンクなど
の伝送タイプの媒体が含まれる。
【００３８】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３９】（１）データ要素の記憶を管理する方法に
おいて、第１の端および第２の端を有する記憶域をデー
タ要素記憶用に提供するステップと、前記記憶域中の第
１のスタックに第１のデータ要素セットを記憶するステ
ップであって、前記第１のスタックが、前記記憶域の前
記第１の端に向いた第１の端、および前記記憶域の前記
第２の端に向いた第２の端を有するステップと、前記記
憶域中の第２のスタックに第２のデータ要素セットを記
憶するステップであって、前記第２のスタックが、前記
第１のスタックの前記第１の端に近接して位置するデー
タ要素を少なくとも１つと、前記第１のスタックの前記
第２の端に近接して位置するデータ要素を少なくとも１
つ含むステップとを含む方法。 （２）前記記憶域中の第３のスタックに第３のデータ要
素セットを記憶するステップを含み、前記第３のスタッ
クが、前記第１のスタックの前記第１の端に近接して位
置するデータ要素を少なくとも１つと、前記第１のスタ
ックの前記第２の端に近接して位置するデータ要素を少
なくとも１つ含む、上記（１）に記載の方法。 （３）前記記憶域が、相互に排他的な４つのセクショ
ン、すなわち、ｉ）セクションのうちの端部セクション
である第１のセクションであって、前記記憶域の端のう
ちの一方に近接する端を有する第１のセクションと、ｉ
ｉ）セクションのうちのもう１つの端部セクションであ
る第２のセクションであって、前記記憶域の端のうちの
第２の端に近接する端を有する第２のセクションと、ｉ
ｉｉ）セクションのうちの中間セクションである第３お
よび第４のセクションであって、前記第１のセクション
と前記第２のセクションの間に位置する第３および第４
のセクションとを有し、前記第１のスタックを前記セク
ションのうちの前記中間セクションに限定し、前記第２
のスタックを前記セクションのうちの前記端部セクショ
ンに限定するステップを含む、上記（１）に記載の方
法。 （４）前記記憶域中の第３のスタックに第３のデータ要
素セットを記憶するステップであって、前記第３のスタ
ックが、前記第１のスタックの両端に近接して位置する
データ要素を含むステップと、前記第３のスタックを前
記セクションのうちの前記中間セクションに限定するス
テップとを含む、上記（３）に記載の方法。 （５）前記データ要素の連続した１つ１つがこのような
スタックに記憶されるのに応答して、前記スタックのサ
イズが、前記記憶域の前記第１の端と前記記憶域の前記
第２の端の両方に向かって大きくなる、上記（１）に記
載の方法。 （６）前記第２のスタックのサイズが前記記憶域の前記
第１の端および前記第２の端に向かって大きくなること
が、前記第１のスタックから離れる方向にサイズが大き
くなることを含む、上記（５）に記載の方法。 （７）前記記憶域中の第３のスタックに第３のデータ要
素セットを記憶するステップを含み、前記第３のスタッ
クが、前記第１のスタックの両端に近接して位置するデ
ータ要素を含み、前記データ要素の連続した１つ１つが
前記第３のスタックに記憶されるのに応答して、前記第
３のスタックのサイズが、前記記憶域の前記第１の端と
前記記憶域の前記第２の端の両方に向かって大きくな
り、前記第３のスタックのサイズが前記記憶域の前記第
１の端および前記第２の端に向かって大きくなること
が、前記第１のスタックに向かってサイズが大きくなる
ことを含む、上記（６）に記載の方法。 （８）前記第２のスタックのサイズが前記記憶域の前記
第１の端および前記第２の端に向かって大きくなること
が、前記第１のスタックに向かってサイズが大きくなる
ことを含む、上記（５）に記載の方法。 （９）前記記憶域中の第３のスタックに第３のデータ要
素セットを記憶するステップを含み、前記第３のスタッ
クが、前記第１のスタックの両端に近接して位置するデ
ータ要素を含み、前記データ要素の連続した１つ１つが
前記第３のスタックに記憶されるのに応答して、前記第
３のスタックのサイズが、前記記憶域の前記第１の端と
前記記憶域の前記第２の端の両方に向かって大きくな
り、前記第３のスタックのサイズが前記記憶域の前記第
１の端および前記第２の端に向かって大きくなること
が、前記第１のスタックから離れる方向にサイズが大き
くなることを含む、上記（８）に記載の方法。 （１０）データ要素の記憶を管理するためのデータ処理
システム中で使用するコンピュータ可読媒体中のコンピ
ュータ・プログラム製品において、記憶域中の第１のス
タックにデータ要素を記憶するための第１の命令であっ
て、前記データ要素を、ｉ）前記記憶域の第１の端に向
いた、前記第１のスタックの第１の端と、ｉｉ）前記記
憶域の第２の端に向いた、前記第１のスタックの第２の
端とに近接して記憶する命令を含む第１の命令と、前記
記憶域中の第２のスタックにデータ要素を記憶するため
の第２の命令であって、前記第１のスタックの両端に近
接して位置する記憶域空間に前記第２のスタックのデー
タ要素を記憶するための命令を含む第２の命令とを備え
るコンピュータ・プログラム製品。 （１１）前記記憶域中の第３のスタックにデータ要素を
記憶するための第３の命令を備え、前記第３の命令が、
前記第１のスタックの両端に近接して位置する記憶域空
間に前記第３のスタックのデータ要素を記憶するための
命令を含む、上記（１０）に記載のコンピュータ・プロ
グラム製品。 （１２）前記記憶域が、相互に排他的な４つのセクショ
ン、すなわち、ｉ）セクションのうちの端部セクション
である第１のセクションであって、前記記憶域の端のう
ちの一方に近接する端を有する第１のセクションと、ｉ
ｉ）セクションのうちのもう１つの端部セクションであ
る第２のセクションであって、前記記憶域の端のうちの
第２の端に近接する端を有する第２のセクションと、ｉ
ｉｉ）セクションのうちの中間セクションである第３お
よび第４のセクションであって、前記第１のセクション
と前記第２のセクションの間に位置する第３および第４
のセクションとを有し、前記第２の命令が、前記第１の
スタックを前記セクションのうちの前記中間セクション
に限定するための命令を含み、前記第３の命令が、前記
第２のスタックを前記セクションのうちの前記端部セク
ションに限定するための命令を含む、上記（１０）に記
載のコンピュータ・プログラム製品。 （１３）前記記憶域中の第３のスタックにデータ要素を
記憶するための第３の命令を備え、前記第３の命令が、
前記第１のスタックの両端に近接して位置する記憶域空
間に前記第３のスタックのデータ要素を記憶するための
命令を含み、前記第３のスタックが、前記セクションの
うちの前記中間セクションに限定される、上記（１２）
に記載のコンピュータ・プログラム製品。 （１４）前記データ要素の連続した１つ１つがこのよう
なスタックに記憶されるのに応答して、前記スタックの
サイズが、前記記憶域の前記第１の端と前記記憶域の前
記第２の端の両方に向かって大きくなる、上記（１０）
に記載のコンピュータ・プログラム製品。 （１５）前記第２のスタックのサイズが前記記憶域の前
記第１の端および前記第２の端に向かって大きくなるこ
とが、前記第１のスタックから離れる方向にサイズが大
きくなることを含む、上記（１４）に記載のコンピュー
タ・プログラム製品。 （１６）前記記憶域中の第３のスタックにデータ要素を
記憶するための第３の命令を備え、前記第３の命令が、
前記第１のスタックの両端に近接して位置する記憶域空
間に前記第３のスタックのデータ要素を記憶するための
命令を含み、前記データ要素の連続した１つ１つが前記
第３のスタックに記憶されるのに応答して、前記第３の
スタックのサイズが、前記記憶域の前記第１の端と前記
記憶域の前記第２の端の両方に向かって大きくなり、前
記第３のスタックのサイズが前記記憶域の前記第１の端
および前記第２の端に向かって大きくなることが、前記
第１のスタックに向かってサイズが大きくなることを含
む、上記（１５）に記載のコンピュータ・プログラム製
品。 （１７）前記第２のスタックのサイズが前記記憶域の前
記第１の端および前記第２の端に向かって大きくなるこ
とが、前記第１のスタックに向かってサイズが大きくな
ることを含む、上記（１４）に記載のコンピュータ・プ
ログラム製品。 （１８）前記記憶域中の第３のスタックにデータ要素を
記憶するための第３の命令を備え、前記第３の命令が、
前記第１のスタックの両端に近接して位置する記憶域空
間に前記第３のスタックのデータ要素を記憶するための
命令を含み、前記データ要素の連続した１つ１つが前記
第３のスタックに記憶されるのに応答して、前記第３の
スタックのサイズが、前記記憶域の前記第１の端と前記
記憶域の前記第２の端の両方に向かって大きくなり、前
記第３のスタックのサイズが前記記憶域の前記第１の端
および前記第２の端に向かって大きくなることが、前記
第１のスタックから離れる方向にサイズが大きくなるこ
とを含む、上記（１７）に記載のコンピュータ・プログ
ラム製品。 （１９）データ要素の記憶を管理するためのシステムで
あって、第１の端および第２の端を有する記憶域をデー
タ要素記憶用に規定する手段と、前記記憶域中に第１の
スタックを規定する手段であって、前記第１のスタック
が、前記記憶域の前記第１の端に向いた第１の端、およ
び前記記憶域の前記第２の端に向いた第２の端を有する
手段と、前記記憶域中に第２のスタックを規定する手段
であって、前記第２のスタックが、前記第１のスタック
の両端に近接して位置するデータ要素を含む手段とを備
えるシステム。 （２０）前記記憶域中に第３のスタックを規定する手段
を備え、前記第３のスタックが、前記第１のスタックの
両端に近接して位置するデータ要素を含む、上記（１
９）に記載のシステム。 （２１）前記記憶域が、相互に排他的な４つのセクショ
ン、すなわち、ｉ）セクションのうちの端部セクション
である第１のセクションであって、前記記憶域の端のう
ちの一方に近接する端を有する第１のセクションと、ｉ
ｉ）セクションのうちのもう１つの端部セクションであ
る第２のセクションであって、前記記憶域の端のうちの
第２の端に近接する端を有する第２のセクションと、ｉ
ｉｉ）セクションのうちの中間セクションである第３お
よび第４のセクションであって、前記第１のセクション
と前記第２のセクションの間に位置する第３および第４
のセクションとを有し、前記記憶域中に前記第１のスタ
ックを規定する前記手段が、前記第１のスタックを前記
セクションのうちの前記中間セクションに限定する手段
を含み、前記記憶域中に前記第２のスタックを規定する
前記手段が、前記第２のスタックを前記セクションのう
ちの前記端部セクションに限定する手段を含む、上記
（１９）に記載のシステム。 （２２）前記記憶域中に第３のスタックを規定する手段
を備え、前記第３のスタックが、前記第１のスタックの
両端に近接して位置するデータ要素を含み、前記第３の
スタックが、前記セクションのうちの前記中間セクショ
ンに限定される、上記（２１）に記載のシステム。 （２３）前記データ要素の連続した１つ１つがこのよう
なスタックに記憶されるのに応答して、前記スタックの
サイズが、前記記憶域の前記第１の端と前記記憶域の前
記第２の端の両方に向かって大きくなる、上記（１９）
に記載のシステム。 （２４）前記第２のスタックのサイズが前記記憶域の前
記第１の端および前記第２の端に向かって大きくなるこ
とが、前記第１のスタックから離れる方向にサイズが大
きくなることを含む、上記（２３）に記載のシステム。 （２５）前記記憶域中に第３のスタックを規定する手段
を備え、前記第３のスタックが、前記第１のスタックの
両端に近接して位置するデータ要素を含み、前記データ
要素の連続した１つ１つが前記第３のスタックに記憶さ
れるのに応答して、前記第３のスタックのサイズが、前
記記憶域の前記第１の端と前記記憶域の前記第２の端の
両方に向かって大きくなり、前記第３のスタックのサイ
ズが前記記憶域の前記第１の端および前記第２の端に向
かって大きくなることが、前記第１のスタックに向かっ
てサイズが大きくなることを含む、上記（２４）に記載
のシステム。 （２６）前記第２のスタックのサイズが前記記憶域の前
記第１の端および前記第２の端に向かって大きくなるこ
とが、前記第１のスタックに向かってサイズが大きくな
ることを含む、上記（２３）に記載のシステム。 （２７）前記記憶域中に第３のスタックを規定するため
の第4の命令を備え、記第３のスタックが、前記第１の
スタックの両端に近接して位置するデータ要素を含み、
前記データ要素の連続した１つ１つが前記第３のスタッ
クに記憶されるのに応答して、前記第３のスタックのサ
イズが、前記記憶域の前記第１の端と前記記憶域の前記
第２の端の両方に向かって大きくなり、前記第３のスタ
ックのサイズが前記記憶域の前記第１の端および前記第
２の端に向かって大きくなることが、前記第１のスタッ
クから離れる方向にサイズが大きくなることを含む、上
記（２６）に記載のシステム。
【図面の簡単な説明】
【図１】スタックを１つ有するメモリ記憶域を示す図で
ある。
【図２】スタックを２つ有するメモリ記憶域を示す図で
ある。
【図３】スタックを３つ有するメモリ記憶域を示す図で
ある。
【図４】スタックを４つ有するメモリ記憶域を示す図で
ある。
【図５】最初にデータ要素が空であるスタックを示す図
である。
【図６】次いでデータ要素が１つずつ加えられるスタッ
クを示す図である。
【図７】次いでデータ要素が１つずつ加えられるスタッ
クを示す図である。
【図８】次いでデータ要素が１つずつ加えられるスタッ
クを示す図である。
【図９】最後にデータ要素のうちの１つが除去されるス
タックを示す図である。
【図１０】２つのスタックであって、両方とも外向きに
増大し、一方２つの部分に分割されて他方のスタックの
各側に１つずつあり、両方とも最初はデータ要素が空で
あるスタックを示す図である。
【図１１】次いで、分割されたスタックにデータ要素が
１つずつ加えられる、２つのスタックを示す図である。
【図１２】次いで、分割されたスタックにデータ要素が
１つずつ加えられる、２つのスタックを示す図である。
【図１３】次いで、分割されたスタックにデータ要素が
１つずつ加えられる、２つのスタックを示す図である。
【図１４】最後にデータ要素が除去される、２つのスタ
ックを示す図である。
【図１５】データ要素を両方向スタックにプッシュする
動作を示すフロー・チャートである。
【図１６】本発明を実施するための例示的なシステムを
示すブロック図である。
【図１７】データ要素を両方向スタックの外にポップす
る動作を示すフロー・チャートである。
【図１８】２つのスタックであって、一方が外向きに増
大し、一方が２つの部分に分割されて他方のスタックの
各側に近接し、かつ内向きに増大し、両方とも最初はデ
ータ要素が空であるスタックを示す図である。
【図１９】次いで、分割されたスタックにデータ要素が
１つずつ加えられる、２つのスタックを示す図である。
【図２０】次いで、分割されたスタックにデータ要素が
１つずつ加えられる、２つのスタックを示す図である。
【図２１】次いで、分割されたスタックにデータ要素が
１つずつ加えられる、２つのスタックを示す図である。
【図２２】最後にデータ要素が除去される、２つのスタ
ックを示す図である。
【符号の説明】
１１０ 記憶域 １１４ 記憶域の第１の端 １１６ 記憶域の第２の端 １１６ 第１のデータ要素 １１７ 第１のデータ要素 １１８ 第１のデータ要素 １１９ 第１のデータ要素 １２０ 第１のデータ要素 １２４ 第１のスタック １３０ 第１のスタックの第１の端 １３２ 第１のスタックの第２の端 １３６ 第２のデータ要素 １３７ 第２のデータ要素 １３８ 第２のデータ要素 １４０ 第２のスタック １４４ 第３のデータ要素 １４５ 第３のデータ要素 １５０ 第３のスタック １５４ 端部セクション １５６ 端部セクション１５４の端 １６０ 端部セクション １６２ 端部セクション１６０の端 １６６ 中間セクション １７０ 中間セクション １７４ 第４のデータ要素 １７５ 第４のデータ要素 １７８ 第４のスタック ２１５ デッド要素 ２１６ データ要素 ２１７ 第２のデータ要素 ２１８ 第３のデータ要素 ２２４ スタック ２２４ｄｐ スタック２２４に対する方向ポインタ・ビ
ット ３２４ スタック ３３４ デッド要素 ３３５ デッド要素 ３４０ スタック ５００ データ処理システム ５０２ プロセッサ ５０４ メイン・メモリ ５０６ バス ５０８ ＰＣＩブリッジ ５１０ ＬＡＮアダプタ ５１２ ＳＣＳＩホスト・バス・アダプタ ５１４ 拡張バス・インタフェース ５１６ オーディオ・アダプタ ５１８ グラフィックス・アダプタ ５１９ オーディオ／ビデオ・アダプタ ５２０ キーボード／マウス・アダプタ ５２２ モデム ５２４ メモリ ５２６ ハード・ディスク・ドライブ ５２８ テープ・ドライブ ５３０ ＣＤ−ＲＯＭドライブ ５３２ ＤＶＤ−ＲＯＭ ７２４ スタック ７４０ スタック Ｂ ベース・ポインタ Ｈ ヘッド・ポインタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーヴン・ロバート・ファラーゴ アメリカ合衆国78728 テキサス州オース チン ウェールズ・ブランチ・パークウェ イ 1801 ナンバー1115 (72)発明者 ケネス・リー・ライト アメリカ合衆国78729 テキサス州オース チン レッド・ディア・パス 12703 Ｆターム(参考） 5B033 AA04 AA10 DB00 DE03 DE07 5B060 AA07 AC07

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】データ要素の記憶を管理する方法におい
    て、 第１の端および第２の端を有する記憶域をデータ要素記
    憶用に提供するステップと、 前記記憶域中の第１のスタックに第１のデータ要素セッ
    トを記憶するステップであって、前記第１のスタック
    が、前記記憶域の前記第１の端に向いた第１の端、およ
    び前記記憶域の前記第２の端に向いた第２の端を有する
    ステップと、 前記記憶域中の第２のスタックに第２のデータ要素セッ
    トを記憶するステップであって、前記第２のスタック
    が、前記第１のスタックの前記第１の端に近接して位置
    するデータ要素を少なくとも１つと、前記第１のスタッ
    クの前記第２の端に近接して位置するデータ要素を少な
    くとも１つ含むステップとを含む方法。
  2. 【請求項２】前記記憶域中の第３のスタックに第３のデ
    ータ要素セットを記憶するステップを含み、前記第３の
    スタックが、前記第１のスタックの前記第１の端に近接
    して位置するデータ要素を少なくとも１つと、前記第１
    のスタックの前記第２の端に近接して位置するデータ要
    素を少なくとも１つ含む、請求項１に記載の方法。
  3. 【請求項３】前記記憶域が、相互に排他的な４つのセク
    ション、すなわち、ｉ）セクションのうちの端部セクシ
    ョンである第１のセクションであって、前記記憶域の端
    のうちの一方に近接する端を有する第１のセクション
    と、ｉｉ）セクションのうちのもう１つの端部セクショ
    ンである第２のセクションであって、前記記憶域の端の
    うちの第２の端に近接する端を有する第２のセクション
    と、ｉｉｉ）セクションのうちの中間セクションである
    第３および第４のセクションであって、前記第１のセク
    ションと前記第２のセクションの間に位置する第３およ
    び第４のセクションとを有し、 前記第１のスタックを前記セクションのうちの前記中間
    セクションに限定し、前記第２のスタックを前記セクシ
    ョンのうちの前記端部セクションに限定するステップを
    含む、請求項１に記載の方法。
  4. 【請求項４】前記記憶域中の第３のスタックに第３のデ
    ータ要素セットを記憶するステップであって、前記第３
    のスタックが、前記第１のスタックの両端に近接して位
    置するデータ要素を含むステップと、 前記第３のスタックを前記セクションのうちの前記中間
    セクションに限定するステップとを含む、請求項３に記
    載の方法。
  5. 【請求項５】前記データ要素の連続した１つ１つがこの
    ようなスタックに記憶されるのに応答して、前記スタッ
    クのサイズが、前記記憶域の前記第１の端と前記記憶域
    の前記第２の端の両方に向かって大きくなる、請求項１
    に記載の方法。
  6. 【請求項６】前記第２のスタックのサイズが前記記憶域
    の前記第１の端および前記第２の端に向かって大きくな
    ることが、前記第１のスタックから離れる方向にサイズ
    が大きくなることを含む、請求項５に記載の方法。
  7. 【請求項７】前記記憶域中の第３のスタックに第３のデ
    ータ要素セットを記憶するステップを含み、 前記第３のスタックが、前記第１のスタックの両端に近
    接して位置するデータ要素を含み、 前記データ要素の連続した１つ１つが前記第３のスタッ
    クに記憶されるのに応答して、前記第３のスタックのサ
    イズが、前記記憶域の前記第１の端と前記記憶域の前記
    第２の端の両方に向かって大きくなり、 前記第３のスタックのサイズが前記記憶域の前記第１の
    端および前記第２の端に向かって大きくなることが、前
    記第１のスタックに向かってサイズが大きくなることを
    含む、請求項６に記載の方法。
  8. 【請求項８】前記第２のスタックのサイズが前記記憶域
    の前記第１の端および前記第２の端に向かって大きくな
    ることが、前記第１のスタックに向かってサイズが大き
    くなることを含む、請求項５に記載の方法。
  9. 【請求項９】前記記憶域中の第３のスタックに第３のデ
    ータ要素セットを記憶するステップを含み、 前記第３のスタックが、前記第１のスタックの両端に近
    接して位置するデータ要素を含み、 前記データ要素の連続した１つ１つが前記第３のスタッ
    クに記憶されるのに応答して、前記第３のスタックのサ
    イズが、前記記憶域の前記第１の端と前記記憶域の前記
    第２の端の両方に向かって大きくなり、 前記第３のスタックのサイズが前記記憶域の前記第１の
    端および前記第２の端に向かって大きくなることが、前
    記第１のスタックから離れる方向にサイズが大きくなる
    ことを含む、請求項８に記載の方法。
  10. 【請求項１０】データ要素の記憶を管理するためのデー
    タ処理システム中で使用するコンピュータ可読媒体中の
    コンピュータ・プログラム製品において、 記憶域中の第１のスタックにデータ要素を記憶するため
    の第１の命令であって、前記データ要素を、ｉ）前記記
    憶域の第１の端に向いた、前記第１のスタックの第１の
    端と、ｉｉ）前記記憶域の第２の端に向いた、前記第１
    のスタックの第２の端とに近接して記憶する命令を含む
    第１の命令と、 前記記憶域中の第２のスタックにデータ要素を記憶する
    ための第２の命令であって、前記第１のスタックの両端
    に近接して位置する記憶域空間に前記第２のスタックの
    データ要素を記憶するための命令を含む第２の命令とを
    備えるコンピュータ・プログラム製品。
  11. 【請求項１１】前記記憶域中の第３のスタックにデータ
    要素を記憶するための第３の命令を備え、前記第３の命
    令が、前記第１のスタックの両端に近接して位置する記
    憶域空間に前記第３のスタックのデータ要素を記憶する
    ための命令を含む、請求項１０に記載のコンピュータ・
    プログラム製品。
  12. 【請求項１２】前記記憶域が、相互に排他的な４つのセ
    クション、すなわち、ｉ）セクションのうちの端部セク
    ションである第１のセクションであって、前記記憶域の
    端のうちの一方に近接する端を有する第１のセクション
    と、ｉｉ）セクションのうちのもう１つの端部セクショ
    ンである第２のセクションであって、前記記憶域の端の
    うちの第２の端に近接する端を有する第２のセクション
    と、ｉｉｉ）セクションのうちの中間セクションである
    第３および第４のセクションであって、前記第１のセク
    ションと前記第２のセクションの間に位置する第３およ
    び第４のセクションとを有し、 前記第２の命令が、前記第１のスタックを前記セクショ
    ンのうちの前記中間セクションに限定するための命令を
    含み、前記第３の命令が、前記第２のスタックを前記セ
    クションのうちの前記端部セクションに限定するための
    命令を含む、請求項１０に記載のコンピュータ・プログ
    ラム製品。
  13. 【請求項１３】前記記憶域中の第３のスタックにデータ
    要素を記憶するための第３の命令を備え、前記第３の命
    令が、前記第１のスタックの両端に近接して位置する記
    憶域空間に前記第３のスタックのデータ要素を記憶する
    ための命令を含み、前記第３のスタックが、前記セクシ
    ョンのうちの前記中間セクションに限定される、請求項
    １２に記載のコンピュータ・プログラム製品。
  14. 【請求項１４】前記データ要素の連続した１つ１つがこ
    のようなスタックに記憶されるのに応答して、前記スタ
    ックのサイズが、前記記憶域の前記第１の端と前記記憶
    域の前記第２の端の両方に向かって大きくなる、請求項
    １０に記載のコンピュータ・プログラム製品。
  15. 【請求項１５】前記第２のスタックのサイズが前記記憶
    域の前記第１の端および前記第２の端に向かって大きく
    なることが、前記第１のスタックから離れる方向にサイ
    ズが大きくなることを含む、請求項１４に記載のコンピ
    ュータ・プログラム製品。
  16. 【請求項１６】前記記憶域中の第３のスタックにデータ
    要素を記憶するための第３の命令を備え、前記第３の命
    令が、前記第１のスタックの両端に近接して位置する記
    憶域空間に前記第３のスタックのデータ要素を記憶する
    ための命令を含み、前記データ要素の連続した１つ１つ
    が前記第３のスタックに記憶されるのに応答して、前記
    第３のスタックのサイズが、前記記憶域の前記第１の端
    と前記記憶域の前記第２の端の両方に向かって大きくな
    り、前記第３のスタックのサイズが前記記憶域の前記第
    １の端および前記第２の端に向かって大きくなること
    が、前記第１のスタックに向かってサイズが大きくなる
    ことを含む、請求項１５に記載のコンピュータ・プログ
    ラム製品。
  17. 【請求項１７】前記第２のスタックのサイズが前記記憶
    域の前記第１の端および前記第２の端に向かって大きく
    なることが、前記第１のスタックに向かってサイズが大
    きくなることを含む、請求項１４に記載のコンピュータ
    ・プログラム製品。
  18. 【請求項１８】前記記憶域中の第３のスタックにデータ
    要素を記憶するための第３の命令を備え、前記第３の命
    令が、前記第１のスタックの両端に近接して位置する記
    憶域空間に前記第３のスタックのデータ要素を記憶する
    ための命令を含み、前記データ要素の連続した１つ１つ
    が前記第３のスタックに記憶されるのに応答して、前記
    第３のスタックのサイズが、前記記憶域の前記第１の端
    と前記記憶域の前記第２の端の両方に向かって大きくな
    り、前記第３のスタックのサイズが前記記憶域の前記第
    １の端および前記第２の端に向かって大きくなること
    が、前記第１のスタックから離れる方向にサイズが大き
    くなることを含む、請求項１７に記載のコンピュータ・
    プログラム製品。
  19. 【請求項１９】データ要素の記憶を管理するためのシス
    テムであって、 第１の端および第２の端を有する記憶域をデータ要素記
    憶用に規定する手段と、 前記記憶域中に第１のスタックを規定する手段であっ
    て、前記第１のスタックが、前記記憶域の前記第１の端
    に向いた第１の端、および前記記憶域の前記第２の端に
    向いた第２の端を有する手段と、 前記記憶域中に第２のスタックを規定する手段であっ
    て、前記第２のスタックが、前記第１のスタックの両端
    に近接して位置するデータ要素を含む手段とを備えるシ
    ステム。
  20. 【請求項２０】前記記憶域中に第３のスタックを規定す
    る手段を備え、前記第３のスタックが、前記第１のスタ
    ックの両端に近接して位置するデータ要素を含む、請求
    項１９に記載のシステム。
  21. 【請求項２１】前記記憶域が、相互に排他的な４つのセ
    クション、すなわち、ｉ）セクションのうちの端部セク
    ションである第１のセクションであって、前記記憶域の
    端のうちの一方に近接する端を有する第１のセクション
    と、ｉｉ）セクションのうちのもう１つの端部セクショ
    ンである第２のセクションであって、前記記憶域の端の
    うちの第２の端に近接する端を有する第２のセクション
    と、ｉｉｉ）セクションのうちの中間セクションである
    第３および第４のセクションであって、前記第１のセク
    ションと前記第２のセクションの間に位置する第３およ
    び第４のセクションとを有し、 前記記憶域中に前記第１のスタックを規定する前記手段
    が、前記第１のスタックを前記セクションのうちの前記
    中間セクションに限定する手段を含み、前記記憶域中に
    前記第２のスタックを規定する前記手段が、前記第２の
    スタックを前記セクションのうちの前記端部セクション
    に限定する手段を含む、請求項１９に記載のシステム。
  22. 【請求項２２】前記記憶域中に第３のスタックを規定す
    る手段を備え、前記第３のスタックが、前記第１のスタ
    ックの両端に近接して位置するデータ要素を含み、前記
    第３のスタックが、前記セクションのうちの前記中間セ
    クションに限定される、請求項２１に記載のシステム。
  23. 【請求項２３】前記データ要素の連続した１つ１つがこ
    のようなスタックに記憶されるのに応答して、前記スタ
    ックのサイズが、前記記憶域の前記第１の端と前記記憶
    域の前記第２の端の両方に向かって大きくなる、請求項
    １９に記載のシステム。
  24. 【請求項２４】前記第２のスタックのサイズが前記記憶
    域の前記第１の端および前記第２の端に向かって大きく
    なることが、前記第１のスタックから離れる方向にサイ
    ズが大きくなることを含む、請求項２３に記載のシステ
    ム。
  25. 【請求項２５】前記記憶域中に第３のスタックを規定す
    る手段を備え、前記第３のスタックが、前記第１のスタ
    ックの両端に近接して位置するデータ要素を含み、前記
    データ要素の連続した１つ１つが前記第３のスタックに
    記憶されるのに応答して、前記第３のスタックのサイズ
    が、前記記憶域の前記第１の端と前記記憶域の前記第２
    の端の両方に向かって大きくなり、前記第３のスタック
    のサイズが前記記憶域の前記第１の端および前記第２の
    端に向かって大きくなることが、前記第１のスタックに
    向かってサイズが大きくなることを含む、請求項２４に
    記載のシステム。
  26. 【請求項２６】前記第２のスタックのサイズが前記記憶
    域の前記第１の端および前記第２の端に向かって大きく
    なることが、前記第１のスタックに向かってサイズが大
    きくなることを含む、請求項２３に記載のシステム。
  27. 【請求項２７】前記記憶域中に第３のスタックを規定す
    るための第4の命令を備え、記第３のスタックが、前記
    第１のスタックの両端に近接して位置するデータ要素を
    含み、前記データ要素の連続した１つ１つが前記第３の
    スタックに記憶されるのに応答して、前記第３のスタッ
    クのサイズが、前記記憶域の前記第１の端と前記記憶域
    の前記第２の端の両方に向かって大きくなり、前記第３
    のスタックのサイズが前記記憶域の前記第１の端および
    前記第２の端に向かって大きくなることが、前記第１の
    スタックから離れる方向にサイズが大きくなることを含
    む、請求項２６に記載のシステム。
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