JP2002149203A - 系切替制御装置、及び制御装置のｃｐｕ二重化システム - Google Patents

Abstract

(57)【要約】 【課題】 低コストで構築が可能であり、ＣＰＵモジュ
ールのタイプを変更可能な制御装置のＣＰＵ二重化シス
テムに適用される系切替制御装置を実現する。 【解決手段】 制御移行指示表示値と自系及び他系の正
常／異常の状態表示値及び制御／待機の状態表示値を保
持し、自系の装置の状態を監視して自系ＣＰＵ正常信号
Ａ１を出力する異常監視回路２４と、自系及び他系のＣ
ＰＵ正常信号Ａ１、Ｂ１と自系及び他系のステータス信
号Ａ２、Ｂ２と自系及び他系の制御移行指示表示値を示
す制御モード信号Ａ３、Ｂ３を送受信する送受信回路２
２と、ＣＰＵ正常信号Ａ１、Ｂ１と他系の制御モード信
号Ｂ３と保持されている状態表示値に基づいて系切替制
御処理を行い、制御モード信号Ａ３をレジスタ群に出力
して保持させる二重系切替え回路２５と、コンパクトＰ
ＣＩバス３に接続され、異常監視回路２４にアクセス可
能なＰＣＩバスインタフェース２３とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高信頼性が求めら
れるプラント等の制御装置に用いて好適な系切替制御装
置、及び制御装置のＣＰＵ（中央演算装置）二重化シス
テムに関する。

【０００２】

【従来の技術】一般に、高い信頼性が求められるような
重要プラント等の制御装置においては、その制御演算を
行うＣＰＵモジュールを二重に備えることが求められ
る。これは、制御中（現用系）のＣＰＵモジュールに異
常が発生した場合に、即座にもう片方の待機中（予備
系）のＣＰＵモジュールに制御権を移し、制御対象とな
るプラント等の運転を正常に維持するためであり、その
ためのシステムをＣＰＵ二重化システムと呼ぶ。

【０００３】図６及び図７は、従来のＣＰＵ二重化シス
テムの構成例を示すブロック図である。図６に示すシス
テムでは、ＣＰＵモジュール１０１に、異常診断回路１
０２と二重系切替え回路１０３を搭載している。この構
成において、各々のＣＰＵモジュール１０１は、それぞ
れの異常診断回路１０２によって自己（自系）の異常を
監視しており、また、二重系切替え回路１０３を介して
もう一方（他系）の正常／異常、及び制御／待機の状態
を監視している。ここで、現用系のＣＰＵモジュール１
０１に異常が発生した場合や、その他の制御／待機の切
替え条件が成立した場合には、双方の二重系切替え回路
１０３によって予備系のＣＰＵモジュール１０１へ制御
権が移され、現用系と予備系が入れ替わる。

【０００４】また、図７に示す構成では、ＣＰＵモジュ
ール１１１は、異常診断回路１０２を搭載し、ＣＰＵモ
ジュール１１１の外部に外置きの二重系切替えユニット
１０４を配している。各々のＣＰＵモジュール１１１
は、それぞれの異常診断回路１０２によって自系の異常
を監視しており、監視した結果を二重系切替えユニット
１０４へ伝える。従って、二重系切替えユニット１０４
は、常に現用系、予備系双方のＣＰＵモジュール１１１
の状態を把握している。ここで、同様に、現用系のＣＰ
Ｕモジュール１１１に異常が発生した場合や、その他の
制御／待機の切替え条件が成立した場合には、二重系切
替えユニット１０４によって予備系のＣＰＵモジュール
１１１へ制御権が移される。

【０００５】従来はこのようなＣＰＵ二重化システムを
設けることによって、ＣＰＵモジュールにおけるトラブ
ル時の回避を図っていた。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た従来のＣＰＵ二重化システムでは、ＣＰＵモジュール
上に種々の異常を監視できる十分な機能を有する異常診
断回路、二重系切替え回路、及び他系との信号伝達機能
を有する必要があり、このようなＣＰＵ二重化システム
を構築するためには、従来、高価なＦＡ専用ＣＰＵモジ
ュールを使用するか、あるいは同等の機能を持ったＣＰ
Ｕモジュールを独自に開発しなければならなかった。こ
の結果として、制御装置のＣＰＵ二重化システムには、
産業向けのコンパクトＰＣＩ（Peripheral Component I
nterconnect）バス規格など、汎用のバス規格に準拠し
た市販の安価なＣＰＵモジュールを使用することができ
ない。従って、従来のシステム構成では、コストダウン
を図ることができず、また、ＣＰＵモジュールのタイプ
を容易に変更できないという問題があった。

【０００７】ところで、制御装置のＣＰＵ二重化システ
ムにおいては、現用系、予備系双方のＣＰＵモジュール
の処理状態を一致させるために、データトラッキングを
行う。このデータトラッキングとは、現用系のＣＰＵモ
ジュールの処理状態に、予備系のＣＰＵモジュールの処
理状態を一致させる処理のことであり、現用系のＣＰＵ
モジュールの処理データを予備系のＣＰＵモジュールに
伝送し、この伝送されたデータに基づいて予備系のＣＰ
Ｕモジュールが自己の処理状態を現用系の処理状態に一
致させるものである。

【０００８】しかしながら、従来のＣＰＵ二重化システ
ムでは、データトラッキングに用いる通信回線が他の処
理にも用いられており、この結果、現用系、予備系間の
データ通信（トラッキング通信）に時間がかかり、トラ
ッキング通信の周期を短くすることができないという問
題があった。

【０００９】本発明は、このような事情を考慮してなさ
れたもので、その目的は、低コストで構築が可能であ
り、また柔軟にＣＰＵモジュールのタイプを変更するこ
とのできる制御装置のＣＰＵ二重化システムを提供する
ことにある。また、このような制御装置のＣＰＵ二重化
システムに適用される系切替制御装置を提供することも
目的とする。

【００１０】さらに、本発明は、トラッキング通信の周
期を短くすることができる制御装置のＣＰＵ二重化シス
テムを提供することも目的とする。

【００１１】

【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の系切替制御装置の発明は、自系
の装置の状態を監視し、この監視結果から異常を検知し
て自系の異常を示す異常信号を出力する異常監視回路
と、自系のＣＰＵモジュールに対する制御移行指示表示
値と、自系及び他系の装置の正常／異常の状態表示値及
び制御／待機の状態表示値とを保持するレジスタ群と、
前記異常信号と、前記レジスタ群に保持された制御移行
指示表示値及び自系の状態表示値を各々示す制御モード
信号及びステータス信号とを送信し、また、受信したス
テータス信号を他系の装置の正常／異常の状態表示値及
び制御／待機の状態表示値を示す信号として前記レジス
タ群に出力して保持させ、受信した制御モード信号を他
系の制御モード信号として出力し、受信した異常信号を
他系の異常信号として出力する送受信回路と、前記自系
及び他系の異常信号と前記他系の制御モード信号と前記
レジスタ群に保持された状態表示値に基づいて、系切替
制御処理を行い、自系のＣＰＵモジュールに対して制御
移行を指示するために、制御移行指示表示値を示す信号
を前記レジスタ群に出力して保持させる二重系切替え回
路と、データ伝送可能なバスに接続され、前記レジスタ
群に対してアクセス可能なインタフェース回路とを具備
することを特徴とする。

【００１２】請求項２に記載の発明は、請求項１に記載
の発明において、前記二重系切替え回路は、前記制御移
行指示表示値を示す信号の出力後、所定時間経過後に、
前記制御移行指示が異常なものであるか否かを判定する
ことを特徴とする。

【００１３】請求項３に記載の発明は、二つのＣＰＵモ
ジュールを有し、該二つのＣＰＵモジュールにおける制
御／待機の状態を必要に応じて交互に変更する制御装置
のＣＰＵ二重化システムにおいて、請求項１または請求
項２に記載の系切替制御装置を前記二つのＣＰＵモジュ
ールのそれぞれに対応して二つ備えて該二つの系切替制
御装置間を接続し、前記ＣＰＵモジュールと該ＣＰＵモ
ジュールに対応した前記系切替制御装置とをデータ伝送
可能なバスで接続し、前記二つのＣＰＵモジュールは、
それぞれ、前記バスを介して前記系切替制御装置にアク
セスして制御移行指示と自系及び他系装置の正常／異常
の状態、及び制御／待機の状態を把握し、これらの情報
に基づいて前記制御／待機の状態の変更を行うことを特
徴とする。

【００１４】請求項４に記載の発明は、請求項３に記載
の発明において、前記二つのＣＰＵモジュールはそれぞ
れに通信ポートを有し、前記通信ポート間を接続して専
用通信回線を確立することを特徴とする。

【００１５】

【発明の実施の形態】以下、図面を参照し、本発明の実
施形態について説明する。図１は本発明の第１の実施形
態によるＣＰＵ二重化システムの構成を示すブロック図
であって、このＣＰＵ二重化システムは制御装置に用い
られるものである。この図において、符号１は、汎用的
なＣＰＵモジュールであって、その外部接続バス仕様が
コンパクトＰＣＩバス規格に準拠したものである。符号
２は、本発明の一実施形態による系切替制御装置であ
る。符号３は、コンパクトＰＣＩバスである。符号４
は、コンパクトＰＣＩバス３が配線されたＣＰＵラック
であって、ＣＰＵモジュール１及び系切替制御装置２に
加えて、図示しない他の装置を格納する。このＣＰＵラ
ック４に格納されたＣＰＵモジュール１や系切替制御装
置２などの装置は、コンパクトＰＣＩバス３に接続さ
れ、このコンパクトＰＣＩバス３を介して相互にデータ
を送受信する。

【００１６】図１に示すＣＰＵ二重化システムにおいて
は、ＣＰＵラック４を２つ備え、各ＣＰＵラック４にＣ
ＰＵモジュール１及び系切替制御装置２を１つずつ格納
する。さらに、各ＣＰＵラック４の系切替制御装置２間
をケーブル５で接続する構成となっている。この図１の
ＣＰＵ二重化システムは、ＣＰＵモジュール１、系切替
制御装置２、及びＣＰＵラック４を各一つずつ備えたも
のを一系統分のＣＰＵシステムとし、このＣＰＵシステ
ムを２系統分具備するものである。なお、以下の説明に
おいては、同一系統の系のことを自系と称し、他系統の
系のことを他系と称する。言い換えれば、同一ＣＰＵラ
ック４に格納された各装置は自系の装置であり、他方の
ＣＰＵラック４に格納された装置は他系の装置である。

【００１７】ＣＰＵモジュール１は、ＣＰＵ１１と、Ｃ
ＰＵ１１の周辺回路部１２と、ＣＰＵ１１が外部と通信
するための通信ポート１３と、コンパクトＰＣＩバス３
を介してデータを送受信するＰＣＩバスインタフェース
１４とから構成される。なお、上記周辺回路部１２は、
例えば、ＣＰＵ１１で実行されるプログラムが記憶され
たＲＯＭ（リードオンリメモリ）やデータ一時記憶用の
ＲＡＭ（ランダムアクセスメモリ）、割り込み制御回
路、タイマ、各種レジスタなどで構成されている。ま
た、通信ポート１３は、例えば、ＩＥＥＥ８０２．３系
列の規格やＲＳ−２３２Ｃ規格などに準拠した通信イン
タフェースを備えている。

【００１８】系切替制御装置２は、ＣＰＵモジュール１
に対する系切替制御処理と自系装置の異常監視処理を行
う二重系切替え・異常監視部２１と、接続されたケーブ
ル５を介して他系の系切替制御装置２とデータを送受信
する送受信回路２２と、接続されたコンパクトＰＣＩバ
ス３を介してデータを送受信するＰＣＩバスインタフェ
ース２３とから構成される。なお、上記ＰＣＩバスイン
タフェース２３は、コンパクトＰＣＩバス３の故障検出
機能を備えたものである。

【００１９】上記図１に示すＣＰＵ二重化システムにお
いては、系切替制御装置２が自系装置の異常を監視し、
この監視結果及び他系装置の正常／異常の状態と自系及
び他系装置制御／待機の状態に基づいて、系切替制御処
理を行い、自系ＣＰＵモジュール１に対して制御移行を
指示する。ＣＰＵモジュール１は、この制御移行指示に
より所定の系切替え動作を行う。なお、系切替制御装置
２は、ケーブル５を介してデータを送受し、他系装置の
正常／異常の状態、及び制御／待機の状態を監視してい
る。また、各ＣＰＵモジュール１は、コンパクトＰＣＩ
バス３を介して、自系の系切替制御装置２にアクセスす
ることにより、自系及び他系装置の正常／異常の状態、
及び制御／待機の状態を把握し、これらの情報に基づい
て上記系切替え動作を行う。

【００２０】次に、図２〜図４を参照して、図１に示す
系切替制御装置２の構成とその動作について詳細に説明
する。図２は、図１に示す系切替制御装置２の構成を示
すブロック図である。この図２において、二重系切替え
・異常監視部２１は、自系装置の異常監視処理を行う異
常監視回路２４と、異常監視回路２４の監視結果及び他
系装置の正常／異常の状態と自系及び他系装置制御／待
機の状態に基づいて、系切替制御処理を行う二重系切替
え回路２５から構成される。また、系切替制御装置２
は、内部の各ブロックで使用される内部クロックＣ６を
発生するクロック発生器２６を備える。なお、内部クロ
ックＣ６の異常監視回路２４以外の各ブロックへの信号
線は、図示していない。

【００２１】送受信回路２２は、入力された自系ＣＰＵ
正常信号Ａ１、自系ＣＰＵステータス信号Ａ２、及び自
系制御モード信号Ａ３をケーブル５を介して他系の系切
替制御装置２に送信する。また、ケーブル５を介して他
系の系切替制御装置２から受信した他系ＣＰＵ正常信号
Ｂ１、及び他系ＣＰＵステータス信号Ｂ２を異常監視回
路２４と二重系切替え回路２５に出力し、また、同様に
受信した他系制御モード信号Ｂ３を二重系切替え回路２
５に出力する。また、送受信回路２２は、ケーブル５の
接続用コネクタの脱落検知機能を備え、脱落を検知する
とコネクタ脱落検知信号Ｃ２を異常監視回路２４に出力
する。

【００２２】ＰＣＩバスインタフェース２３は、コンパ
クトＰＣＩバス３の故障を検出するとバス異常信号Ｃ３
を異常監視回路２４に出力する。また、コンパクトＰＣ
Ｉバス３のバスクロックＣ４及びバスデータ信号Ｃ５も
異常監視回路２４に出力する。

【００２３】異常監視回路２４は、自系装置の異常を監
視し、この監視結果として自系ＣＰＵ正常信号Ａ１を送
受信回路２２と二重系切替え回路２５に出力する。ま
た、自系ＣＰＵモジュール１から設定された自系ＣＰＵ
ステータスを保持し、この保持値を自系ＣＰＵステータ
ス信号Ａ２として送受信回路２２と二重系切替え回路２
５に出力する。また、異常監視回路２４には内部クロッ
クＣ６が入力される。

【００２４】二重系切替え回路２５は、異常監視回路２
４から入力された自系ＣＰＵ正常信号Ａ１、自系ＣＰＵ
ステータス信号Ａ２、他系ＣＰＵ正常信号Ｂ１、及び他
系制御モード信号Ｂ３に基づいて系切替制御処理を行
い、制御移行指示として自系制御モード信号Ａ３を送受
信回路２２と異常監視回路２４に出力する。また、この
系切替えが異常なものであるか否かを判定し、異常であ
る場合には切替え異常信号Ｃ１を異常監視回路２４に出
力する。

【００２５】ここで、送受信回路２２がケーブル５を介
して、他系の系切替制御装置２と送受信する信号Ａ１〜
Ａ３、Ｂ１〜Ｂ３について説明する。自系ＣＰＵ正常信
号Ａ１は、自系ＣＰＵモジュール１が正常であることを
示す。自系ＣＰＵステータス信号Ａ２は、自系制御ステ
ータス信号Ａ２−１、自系待機ステータス信号Ａ２−
２、及び自系初期化完了ステータス信号Ａ２−３の３つ
の信号で構成されており、自系制御ステータス信号Ａ２
−１は自系ＣＰＵモジュール１が制御状態であることを
示し、自系待機ステータス信号Ａ２−２は自系ＣＰＵモ
ジュール１が待機状態であることを示し、自系初期化完
了ステータス信号Ａ２−３は自系ＣＰＵモジュール１の
初期化が完了していることを示す。自系制御モード信号
Ａ３は、自系ＣＰＵモジュール１に対して制御状態への
移行を指示していることを示す。

【００２６】他系ＣＰＵ正常信号Ｂ１、他系ＣＰＵステ
ータス信号Ｂ２（他系制御ステータス信号Ｂ２−１、他
系待機ステータス信号Ｂ２−２、他系初期化完了ステー
タス信号Ｂ２−３）、及び他系制御モード信号Ｂ３は、
上記自系の各信号Ａ１、Ａ２（Ａ２−１、Ａ２−２、Ａ
２−３）、及びＡ３と同様に、他系の各状態を示す。

【００２７】図３は、図２に示す異常監視回路２４の構
成を示すブロック図である。この図３を参照して異常監
視回路２４について詳細に説明する。図３において、符
号３１は、入力されたバスクロックＣ４と内部クロック
Ｃ６の入力状態を監視し、いずれかのクロック入力の異
常を検知するとクロック異常信号Ｃ７を出力するクロッ
ク監視回路である。符号３２は、系切替制御装置２で使
用する電源電圧を監視し、電源電圧が所定範囲外となっ
た場合に電源異常信号Ｃ８を出力する電源監視回路であ
る。符号３３は、ウォッチドッグタイマ（ＷＤＴ）と呼
ばれる異常監視用のタイマであって、入力されたバスク
ロックＣ４を計数し、所定のタイムアウト値に達したと
きにタイムアウトしてＷＤＴ異常信号Ｃ９を出力する。
符号３４は、７入力の否定的論理和回路であって、この
出力が自系ＣＰＵ正常信号Ａ１となる。

【００２８】符号３５は、複数のレジスタ４１〜４６か
らなるレジスタ群である。符号３６は、入力されたバス
信号Ｃ５に基づいてレジスタ群３５の各レジスタ４１〜
４６にアクセスするレジスタアクセスインタフェースで
ある。なお、自系ＣＰＵモジュール１は、コンパクトＰ
ＣＩバス３、ＰＣＩバスインタフェース２３、及びレジ
スタアクセスインタフェース３６を介してレジスタ群３
５にアクセスし、各レジスタ４１〜４６に対して読み書
きを行うことが可能である。

【００２９】レジスタ群３５において、符号４１は、Ｗ
ＤＴ３３からアクセス可能な制御用のレジスタであっ
て、タイムアウト値やＷＤＴ３３の計数値、ＷＤＴ３３
の計数動作の可否設定などを保持する。なお、自系ＣＰ
Ｕモジュール１がこのＷＤＴ用レジスタ４１に対してア
クセスすると、ＷＤＴクリア信号が出力されてＷＤＴ３
３の計数動作が初期化される。符号４２は、自系ＣＰＵ
モジュール１の重故障状態を表示するレジスタであっ
て、自系ＣＰＵモジュール１が自己の重故障を検出して
このレジスタをセットする。

【００３０】符号４３は、入力された自系制御モード信
号Ａ３の値（制御移行指示表示値）を保持する制御／待
機モードレジスタであって、このレジスタのセット時
は、自系ＣＰＵモジュール１に対して制御状態への移行
が指示されていることになる。符号４４は、自系ＣＰＵ
正常信号Ａ１、自系ＣＰＵステータス信号Ａ２（Ａ２−
１、Ａ２−２、Ａ２−３）、他系ＣＰＵ正常信号Ｂ１、
及び他系ＣＰＵステータス信号Ｂ２（Ｂ２−１、Ｂ２−
２、Ｂ２−３）の各値（状態表示値）を保持する自系／
他系ＣＰＵステータスレジスタである。符号４５は、自
系ＣＰＵモジュール１の制御状態表示値、待機状態表示
値、及び初期化状態表示値を保持する自系ＣＰＵステー
タスレジスタであって、自系ＣＰＵモジュール１が自己
の各状態に基づいて各表示値をセットする。この自系Ｃ
ＰＵステータスレジスタ４５から、制御状態表示値、待
機状態表示値、及び初期化状態表示値が、各々自系制御
ステータス信号Ａ２−１、自系待機ステータス信号Ａ２
−２、及び自系初期化完了ステータス信号Ａ２−３の値
として出力される。

【００３１】符号４６は、信号Ｃ１〜Ｃ３、Ｃ７〜Ｃ１
０の各値を保持する異常ステータスレジスタであって、
信号Ｃ１〜Ｃ３、Ｃ７〜Ｃ１０に対応した要因毎に異常
を示すものである。この信号Ｃ１〜Ｃ３、Ｃ７〜Ｃ１０
に対応した各要因とは、系切替えに基づく異常、ケーブ
ル５の接続コネクタ脱落、コンパクトＰＣＩバス３の異
常、クロック（バスクロックＣ４または内部クロックＣ
６）の異常、電源異常、ＷＤＴ３３のタイムアウト、自
系ＣＰＵモジュール１の重故障である。

【００３２】自系ＣＰＵモジュール１は、制御／待機モ
ードレジスタ４３の値を読み取ることによって制御状態
への移行指示を知り、自系／他系ＣＰＵステータスレジ
スタ４４の値を読み取ることによって自系及び他系装置
の正常／異常の状態、及び制御／待機の状態を把握する
ことができる。また、異常ステータスレジスタ４６の値
を読み取れば、自系装置の異常状態を要因毎に把握する
ことができる。

【００３３】なお、自系ＣＰＵモジュール１は、ＷＤＴ
３３のタイムアウト値に応じた計数周期内に、少なくと
も一度はＷＤＴ用レジスタ４１にアクセスしてＷＤＴ３
３の計数動作を初期化する。したがって、自系ＣＰＵモ
ジュール１がソフトウェアの暴走等により、ＷＤＴ用レ
ジスタ４１にアクセス不可となれば、ＷＤＴ３３がタイ
ムアウトすることになり、この結果、自系ＣＰＵモジュ
ール１の異常を検出することができる。このウォッチド
ッグタイマ機能を備えることによって、異常監視回路２
４は、自系装置のハードウェア故障による異常だけでな
く、ソフトウェアバグなどによって発生したソフトウェ
ア暴走による異常も検知することができる。

【００３４】図３の異常監視回路においては、否定的論
理和回路３４により信号Ｃ１〜Ｃ３、Ｃ７〜Ｃ１０の否
定的論理和を行い、この結果を自系ＣＰＵ正常信号Ａ１
として出力する。すなわち、上記信号Ｃ１〜Ｃ３、Ｃ７
〜Ｃ１０に対応した各要因の内、少なくとも一つの要因
が発生すると、自系ＣＰＵ正常信号Ａ１は未出力とな
り、自系装置の異常を示すことになる。言い換えれば、
自系ＣＰＵ正常信号Ａ１は自系の異常を示す異常信号と
なる。

【００３５】図４は、図２に示す二重系切替え回路２５
が行う系切替制御処理の流れを示すフローチャートであ
る。この図４を参照して、二重系切替え回路２５の動作
を説明する。先ず、二重系切替え回路２５は、自系ＣＰ
Ｕ正常信号Ａ１の入力を確認する。ここで、自系ＣＰＵ
正常信号Ａ１が未入力であると判定した場合にはその処
理を終了する。一方、入力されていると判定した場合に
は、さらに、自系制御ステータス信号Ａ２−１の入力を
確認する（ステップＳＰ１〜ＳＰ３）。

【００３６】次いで、自系制御ステータス信号Ａ２−１
が未入力であると判定した場合（ステップＳＰ４の判定
結果が「ＮＯ」の場合）には、他系制御モード信号Ｂ３
の入力を確認し（ステップＳＰ５）、未入力であると判
定した場合に、自系制御モード信号Ａ３を出力する。こ
れにより、自系ＣＰＵモジュール１に対して、制御移行
を指示したことになる。一方、他系制御モード信号Ｂ３
が入力されていると判定した場合にはその処理を終了す
る（ステップＳＰ６、ＳＰ７）。

【００３７】上記ステップＳＰ４において、自系制御ス
テータス信号Ａ２−１が入力されていると判定した場合
には、他系ＣＰＵ正常信号Ｂ１の入力を確認し、未入力
であると判定した場合には、上記ステップＳＰ５に処理
を移行する。一方、他系ＣＰＵ正常信号Ｂ１が入力され
ていると判定した場合には、自系制御モード信号Ａ３の
出力を確認する（ステップＳＰ１１〜ＳＰ１３）。次い
で、自系制御モード信号Ａ３を出力していると判定した
場合には、上記ステップＳＰ５に処理を移行し、一方、
未出力であると判定した場合には、その処理を終了する
（ステップＳＰ１４）。

【００３８】次いで、上記ステップＳＰ７において自系
制御モード信号Ａ３を出力し、所定時間経過後に、系切
替えの異常を確認する。このように自系制御モード信号
Ａ３出力後、所定時間待ってから系切替え異常の確認を
行うことにより、自系ＣＰＵモジュール１の系切替え動
作過渡期における切替え異常の誤検知を防ぐことができ
る。次いで、系切替えが正常なものであると判定した場
合にはその処理を終了し、一方、系切替えが異常なもの
であると判定した場合には切替え異常信号Ｃ１を出力す
る（ステップＳＰ８〜ＳＰ１０）。

【００３９】なお、上記ステップＳＰ８、ＳＰ９におい
ては、系切替え異常の確認及び判定手段として、例え
ば、自系制御ステータス信号Ａ２−１の入力と自系制御
モード信号Ａ３の出力を確認することにより、系切替え
正常の確認を行い、自系制御ステータス信号Ａ２−１の
入力且つ自系制御モード信号Ａ３の出力であると判定し
た場合に系切替え正常とし、そうでないと判定した場合
に系切替え異常とする。また、この系切替え異常として
出力された切替え異常信号Ｃ１によって、系切替えの異
常が通知可能となる。

【００４０】なお、二重系切替え回路２５は、上記図４
に示す系切替制御処理を常時行うものであってもよく、
あるいは、一定周期で行うものであってもよい。

【００４１】上述した第一の実施形態によれば、コンパ
クトＰＣＩバスに接続可能なＣＰＵモジュールであれ
ば、汎用で安価なＣＰＵモジュールを用いて制御装置の
ＣＰＵ二重化システムを構築することができる。この結
果、低コストで構築が可能であり、また、柔軟にＣＰＵ
モジュールのタイプを変更することができる。

【００４２】次に、図５は本発明の第２の実施形態によ
るＣＰＵ二重化システムの構成を示すブロック図であ
る。この図５において、図１の各部に対応する部分には
同一の符号を付け、その説明を省略する。この図５に示
すＣＰＵ二重化システムにおいて、図１に示す構成と異
なるのは、各ＣＰＵモジュール１の通信ポート１３間を
ケーブル６で接続し、データトラッキング用に専用の通
信回線を確立する点である。すなわち、各通信ポート１
３は、ＣＰＵ１１同士がデータトラッキング用の通信を
いつでも行えるように、ケーブル６を介してデータを通
信するための通信回線を常時確立しておく。したがっ
て、ＣＰＵ１１は、この通信回線を専有して使用するこ
とができ、データトラッキングを高速に行うことができ
る。この結果、トラッキング通信の周期が短縮されて演
算周期毎のトラッキングが可能となり、ＣＰＵ１１の処
理を連続的に継続させたまま、ＣＰＵ二重系の系切替え
を実現することができるという効果が得られる。

【００４３】なお、上述した実施形態においては、コン
パクトＰＣＩバスに接続可能なＣＰＵモジュールを用い
たＣＰＵ二重化システムに適用したが、ＣＰＵモジュー
ルの外部接続バスはコンパクトＰＣＩバスに限定される
ものではない。例えば、パーソナルコンピュータの拡張
用高速バスとして普及しているＰＣＩバスがＣＰＵモジ
ュールの外部接続バスであってもよい。この場合には、
系切替制御装置のＰＣＩバスインタフェースをＰＣＩバ
ス規格に準拠したものとするだけで、同様に適用可能で
ある。また、他のバス規格への適用も同様に可能であ
る。

【００４４】以上、本発明の実施形態を図面を参照して
詳述してきたが、具体的な構成はこの実施形態に限られ
るものではなく、本発明の要旨を逸脱しない範囲の設計
変更等も含まれる。

【００４５】

【発明の効果】以上説明したように、本発明による系切
替制御装置によれば、自系の装置の状態を監視し、自系
の異常信号を出力する異常監視回路と、制御移行指示表
示値と自系及び他系の装置の正常／異常の状態表示値及
び制御／待機の状態表示値とを保持するレジスタ群と、
自系及び他系の異常信号と状態表示値を示す自系及び他
系のステータス信号と自系及び他系の制御移行指示表示
値を示す制御モード信号とを送受信する送受信回路と、
自系及び他系の異常信号と他系の制御モード信号とレジ
スタ群に保持された状態表示値に基づいて、系切替制御
処理を行い、自系のＣＰＵモジュールに対して制御移行
を指示するために、制御移行指示表示値を示す信号をレ
ジスタ群に出力して保持させる二重系切替え回路と、デ
ータ伝送可能なバスに接続され、レジスタ群に対してア
クセス可能なインタフェース回路とを備えるようにした
ので、制御装置のＣＰＵ二重化システムに適用すれば、
汎用で安価なＣＰＵモジュールを用いて制御装置のＣＰ
Ｕ二重化システムを構築することができる。この結果、
低コストで構築が可能であり、また、柔軟にＣＰＵモジ
ュールのタイプを変更することができる。

【００４６】さらに、二重系切替え回路が制御移行指示
表示値を示す信号の出力後、所定時間経過後に、制御移
行指示が異常なものであるか否かを判定するようにすれ
ば、系切替えの異常を検出して通知することができると
ともに、系切替え異常の誤検出を防止することができる
という効果が得られる。

【００４７】さらに、制御装置のＣＰＵ二重化システム
が有する二つのＣＰＵモジュールがそれぞれに通信ポー
トを有し、これら通信ポート間を接続して専用通信回線
を確立するようにすれば、この通信回線をデータトラッ
キング用に専有して使用することができ、データトラッ
キングを高速に行うことができる。この結果、トラッキ
ング通信の周期が短縮されて演算周期毎のトラッキング
が可能となり、ＣＰＵの処理を連続的に継続させたま
ま、ＣＰＵ二重系の系切替えを実現することができると
いう効果が得られる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態によるＣＰＵ二重化
システムの構成を示すブロック図である。

【図２】 図１に示す系切替制御装置２の構成を示すブ
ロック図である。

【図３】 図２に示す異常監視回路２４の構成を示すブ
ロック図である。

【図４】 図２に示す二重系切替え回路２５が行う系切
替制御処理の流れを示すフローチャートである。

【図５】 本発明の第２の実施形態によるＣＰＵ二重化
システムの構成を示すブロック図である。

【図６】 従来のＣＰＵ二重化システムの第１の構成例
を示すブロック図である。

【図７】 従来のＣＰＵ二重化システムの第２の構成例
を示すブロック図である。

【符号の説明】

１ ＣＰＵモジュール ２ 系切替制御装置 ３ コンパクトＰＣＩバス ４ ＣＰＵラック ５、６ ケーブル １１ ＣＰＵ（中央演算装置） １２ 周辺回路部 １３ 通信ポート １４、２３ ＰＣＩバスインタフェース ２１ 二重系切替え・異常監視部 ２２ 送受信回路 ２４ 異常監視回路 ２５ 二重系切替え回路 ２６ クロック発生器 ３１ クロック監視回路 ３２ 電源監視回路 ３３ ウォッチドッグタイマ（ＷＤＴ） ３４ 否定的論理和回路 ３５ レジスタ群 ３６ レジスタアクセスインタフェース ４１ ＷＤＴ用レジスタ ４２ ＣＰＵモジュール重故障レジスタ ４３ 制御／待機モードレジスタ ４４ 自系／他系ＣＰＵステータスレジスタ ４５ 自系ＣＰＵステータスレジスタ ４６ 異常ステータスレジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 自系の装置の状態を監視し、この監視結
   果から異常を検知して自系の異常を示す異常信号を出力
   する異常監視回路と、 自系のＣＰＵモジュールに対する制御移行指示表示値
   と、自系及び他系の装置の正常／異常の状態表示値及び
   制御／待機の状態表示値とを保持するレジスタ群と、 前記異常信号と、前記レジスタ群に保持された制御移行
   指示表示値及び自系の状態表示値を各々示す制御モード
   信号及びステータス信号とを送信し、また、受信したス
   テータス信号を他系の装置の正常／異常の状態表示値及
   び制御／待機の状態表示値を示す信号として前記レジス
   タ群に出力して保持させ、受信した制御モード信号を他
   系の制御モード信号として出力し、受信した異常信号を
   他系の異常信号として出力する送受信回路と、 前記自系及び他系の異常信号と前記他系の制御モード信
   号と前記レジスタ群に保持された状態表示値に基づい
   て、系切替制御処理を行い、自系のＣＰＵモジュールに
   対して制御移行を指示するために、制御移行指示表示値
   を示す信号を前記レジスタ群に出力して保持させる二重
   系切替え回路と、 データ伝送可能なバスに接続され、前記レジスタ群に対
   してアクセス可能なインタフェース回路と、 を具備することを特徴とする系切替制御装置。
2. 【請求項２】 前記二重系切替え回路は、前記制御移行
   指示表示値を示す信号の出力後、所定時間経過後に、前
   記制御移行指示が異常なものであるか否かを判定するこ
   とを特徴とする請求項１に記載の系切替制御装置。
3. 【請求項３】 二つのＣＰＵモジュールを有し、該二つ
   のＣＰＵモジュールにおける制御／待機の状態を必要に
   応じて交互に変更する制御装置のＣＰＵ二重化システム
   において、 請求項１または請求項２に記載の系切替制御装置を前記
   二つのＣＰＵモジュールのそれぞれに対応して二つ備え
   て該二つの系切替制御装置間を接続し、 前記ＣＰＵモジュールと該ＣＰＵモジュールに対応した
   前記系切替制御装置とをデータ伝送可能なバスで接続
   し、 前記二つのＣＰＵモジュールは、それぞれ、 前記バスを介して前記系切替制御装置にアクセスして制
   御移行指示と自系及び他系装置の正常／異常の状態、及
   び制御／待機の状態を把握し、これらの情報に基づいて
   前記制御／待機の状態の変更を行うことを特徴とする制
   御装置のＣＰＵ二重化システム。
4. 【請求項４】 前記二つのＣＰＵモジュールはそれぞれ
   に通信ポートを有し、 前記通信ポート間を接続して専用通信回線を確立するこ
   とを特徴とする請求項３に記載の制御装置のＣＰＵ二重
   化システム。