JP2002141787A - Pulse train generating method and device and motor rotation speed command generator employing it - Google Patents

Pulse train generating method and device and motor rotation speed command generator employing it

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茂 下釜
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琢治 林
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Abstract

PROBLEM TO BE SOLVED: To solve the problem that a conventional device using a command voltage employing a fundamental triangle wave to decide a motor rotation speed cannot control a final motor rotation speed with high accuracy because the device includes an analog error due to the circuit itself, the changeover aging and ambient temperature. SOLUTION: In the method and the device for generating a pulse train, two counter means that provide an output of output signals when reaching a preset count-up setting value, and a means that properly rewrites the preset count-up setting value of the two counters as required, are provided, and the output signals of the two counters is used to generate a pulse train with an optional duty factor and an optional frequency.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、任意のデュ−ティ
と周波数を有するパルス列を生成するパルス列生成方法
とその装置およびこれを用いたモ−タ回転速度指令生成
装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse train generating method and apparatus for generating a pulse train having an arbitrary duty and frequency, and a motor rotational speed command generating apparatus using the same.

【0002】[0002]

【従来の技術】従来、図9に示す基本三角波を基にスレ
ッショルド電圧レベル+Vaを時間軸に対して任意に変
化させ、前記基本三角波と前記スレッショルド電圧レベ
ルが一致する点で例えばウィンドコンパレ−タ(図示せ
ず)を用いて前記一致点に応じたパルス幅を有する所望
のパルス列を生成していた。
2. Description of the Related Art Conventionally, a threshold voltage level + Va is arbitrarily changed with respect to a time axis based on a basic triangular wave shown in FIG. 9 and, for example, at a point where the basic triangular wave and the threshold voltage level coincide with each other, for example, a window comparator ( (Not shown)) to generate a desired pulse train having a pulse width corresponding to the coincidence point.

【0003】このようなパルス列の使用方法としては、
このパルス列をモータの制御に用いるPWM回路に入力
し、このPWM回路で電圧に変換してモ−タ回転速度指
令電圧を生成し、パルス列のパルス数で回転量を決定
し、パルス列の周波数で回転速度を決定してモ−タの回
転制御を行っていた。
A method of using such a pulse train is as follows.
This pulse train is input to a PWM circuit used for controlling the motor, converted into a voltage by the PWM circuit to generate a motor rotation speed command voltage, the rotation amount is determined by the number of pulses in the pulse train, and the rotation is performed at the frequency of the pulse train. The rotation of the motor is controlled by determining the speed.

【0004】[0004]

【発明が解決しようとする課題】しかし、従来の構成で
は下記問題点を有していた。
However, the conventional configuration has the following problems.

【0005】すなわち、パルス列のパルス数で回転量を
決定し、パルス列の周波数で回転速度を決定しているの
で、ステッピングモ−タの回転を制御することはできな
かった。
That is, since the amount of rotation is determined by the number of pulses of the pulse train and the rotation speed is determined by the frequency of the pulse train, the rotation of the stepping motor cannot be controlled.

【0006】また、基本三角波とスレッショルド電圧値
との交点によりパルスを生成するときによくコンパレ−
タが用いられるが、前記基本三角波と前記スレッショル
ド電圧値とを前記コンパレ−タの入力として両入力信号
の一致検出を行いパルス列生成を実施する場合、前記2
つの入力信号はアナログ信号でノイズが重畳するのが常
であり、この影響によりコンパレ−タの不要な出力反転
が発生しないように不感帯をつくり、ヒステリシスをも
たせているので、モ−タの回転速度を精度良く制御でき
なかった。
Also, when a pulse is generated at the intersection of a basic triangular wave and a threshold voltage value, a comparison is often made.
When the basic triangular wave and the threshold voltage value are used as inputs to the comparator to detect coincidence of both input signals and to generate a pulse train,
Normally, two input signals are analog signals and noise is superimposed. Due to this effect, a dead zone is created so that unnecessary output inversion of the comparator does not occur, and a hysteresis is provided. Could not be controlled accurately.

【0007】これに加えて、パルス列生成因子である前
記基本三角波と前記スレッショルド電圧レベルは、アナ
ログ信号であるため回路自体や経年変化や周囲環境温度
によるアナログ誤差を含むので、精度よい所望のパルス
列生成を得ることができず最終のモ−タ回転速度を精度
良く制御できなかった。
In addition, since the basic triangular wave and the threshold voltage level, which are pulse train generation factors, are analog signals, they include analog errors due to the circuit itself, aging, and ambient temperature. Could not be obtained, and the final motor rotation speed could not be accurately controlled.

【0008】本発明は上記問題点を解決するもので、年
変化や周囲環境温度等による影響を少なくでき、精度の
よいパルス列の生成を行えるパルス列生成方法とその装
置を提供するものである。
The present invention solves the above problems, and provides a pulse train generation method and a pulse train generation method capable of reducing the influence of an annual change and an ambient environment temperature and generating a pulse train with high accuracy.

【0009】[0009]

【課題を解決するための手段】上記課題を解決するため
に請求項1記載の本発明は、基準クロック発生手段から
のデジタル信号である基準クロック信号を予め設定され
た設定値までカウントし、設定値になった時に出力信号
を出力するとともにカウント値を初期化するカウンタ手
段を2つ用い、前記2つのカウンタの設定値を異ならせ
るとともに書き換え可能とし、設定値の小さなカウンタ
手段からの出力信号を1パルス生成の開始タイミングと
し、設定値の大きなカウンタ手段からの出力信号を1パ
ルス生成の終了タイミングとし、任意のデュ−ティと周
波数を有するパルス列を生成するパルス列生成方法であ
る。
According to the present invention, in order to solve the above-mentioned problems, a reference clock signal, which is a digital signal from a reference clock generating means, is counted up to a preset set value and set. Two counter means for outputting an output signal when the value becomes a value and initializing the count value are used. The set values of the two counters are made different and rewritable, and the output signal from the counter means having a small set value is used. This is a pulse train generation method for generating a pulse train having an arbitrary duty and frequency by setting the start timing of one pulse generation and the output signal from the counter means having a large set value as the end timing of one pulse generation.

【0010】また、請求項2記載の本発明は2つのカウ
ンタ手段の設定値を1対2の比に設定した請求項1記載
のパルス列生成方法である。
The present invention according to claim 2 is the pulse train generating method according to claim 1, wherein the set values of the two counter means are set to a ratio of 1: 2.

【0011】次に、請求項3記載の本発明は、デジタル
信号である基準クロック信号を出力する基準クロック発
生手段と、前記基準クロック信号を入力して予め設定さ
れたそれぞれの設定値までカウントし、それぞれの設定
値になった時に出力信号を出力するとともにカウント値
を初期化する2つのカウンタ手段と、前記2つのカウン
タ手段の設定値を異ならせるとともに書き換える書き換
え手段を備え、前記カウンタ手段の出力信号をフリップ
フロップ回路のリセット入力とセット入力にそれぞれ1
対1に接続し、前記フリップフロップ回路の出力信号を
パルス列とするパルス列生成装置である。
Next, according to a third aspect of the present invention, there is provided a reference clock generating means for outputting a reference clock signal which is a digital signal, and inputting the reference clock signal and counting up to respective preset values. Two counter means for outputting an output signal when each set value is reached and initializing the count value; and rewriting means for changing and rewriting the set values of the two counter means, the output of the counter means being provided. Signal to the reset and set inputs of the flip-flop circuit
A pulse train generation device connected in a one-to-one manner and using the output signal of the flip-flop circuit as a pulse train.

【0012】また、請求項4記載の本発明は、書き換え
手段としてCPUを用いることを特徴とする請求項3記
載のパルス列生成装置である。
According to a fourth aspect of the present invention, there is provided the pulse train generating apparatus according to the third aspect, wherein a CPU is used as the rewriting means.

【0013】また、請求項5記載の本発明は、2つのカ
ウンタ手段の前記予め設定されたカウント目標設定値を
1対2の比に設定した請求項3または4記載のパルス列
生成装置である。
According to a fifth aspect of the present invention, there is provided the pulse train generating apparatus according to the third or fourth aspect, wherein the preset count target set values of the two counter means are set to a ratio of 1: 2.

【0014】また、請求項6記載の本発明は、カウンタ
手段の予め設定されたカウントアップ設定値を次のカウ
ントアップ設定値に書き換えた後に、現在のカウンタ積
算値と書き換えたカウントアップ設定値とを比較し、現
在のカウンタ積算値が書き換えたカウントアップ設定値
以上の値の場合、かつ、カウンタ手段がアップカウント
処理の場合に、現在のカウンタ積算値をリセットする請
求項3記載のパルス列生成装置である。
According to a sixth aspect of the present invention, after a preset count-up set value of the counter means is rewritten to the next count-up set value, the current counter integrated value and the rewritten count-up set value are rewritten. 4. The pulse train generation device according to claim 3, wherein the current counter integrated value is reset to a value greater than or equal to the rewritten count-up set value and the counter means performs an up-count process. It is.

【0015】また、請求項7記載の本発明は、カウンタ
手段の予め設定されたカウントダウン設定値を次のカウ
ントダウン設定値に書き換えた後に、現在のカウンタ積
算値と書き換えたカウントダウン設定値とを比較し、現
在のカウンタ積算値が書き換えたカウントダウン設定値
以下の値の場合、かつ、カウンタ手段がダウンカウント
処理の場合に、現在のカウンタ積算値をリセットする請
求項3記載のパルス列生成装置である。
Further, according to the present invention, after the preset countdown set value of the counter means is rewritten to the next countdown set value, the present counter integrated value is compared with the rewritten countdown set value. 4. The pulse train generation device according to claim 3, wherein the current counter integrated value is reset when the current counter integrated value is equal to or less than the rewritten countdown set value and when the counter means performs a down-counting process.

【0016】また、請求項8記載の本発明は、モータへ
の電力を制御するPWM回路として、入力信号を電圧に
変換するPWM変換手段と、信号に極性を付加する極性
付加手段を有し、請求項3から7の何れかに記載のフリ
ップフロップ回路の出力信号を前記PWM変換手段に入
力するモ−タ回転速度指令生成装置である。
The present invention according to claim 8 has, as a PWM circuit for controlling electric power to a motor, a PWM conversion means for converting an input signal into a voltage, and a polarity adding means for adding a polarity to a signal, 8. A motor rotation speed command generation device for inputting an output signal of the flip-flop circuit according to claim 3 to said PWM conversion means.

【0017】[0017]

【発明の実施の形態】本発明によれば、2つのカウンタ
手段の設定値を異ならせているので、これら設定値の差
に相当するデジタル信号である基準クロック信号間隔の
パルスを生成でき、この設定値を随時書き換えることに
より任意の周波数・デュ−ティを正確に有するパルス列
を生成することができる。
According to the present invention, since the set values of the two counter means are made different, a pulse at a reference clock signal interval which is a digital signal corresponding to the difference between these set values can be generated. By rewriting the set value as needed, a pulse train having an accurate frequency and duty can be generated.

【0018】また、カウント目標設定値を1対2の比に
設定するので、デュ−ティを50%に正確に制御でき
る。
Further, since the count target set value is set to a ratio of 1: 2, the duty can be accurately controlled to 50%.

【0019】そして、本発明によるパルス列を用いれば
ステッピングモ−タの回転位置(角度)と速度の制御を
行うことができるとともに、従来の基本三角波を用いて
速度指令電圧を生成するものに比べて、より確実に精度
良く制御することができる。
By using the pulse train according to the present invention, the rotational position (angle) and speed of the stepping motor can be controlled, and the speed command voltage is generated by using a conventional basic triangular wave. Control can be performed more reliably and accurately.

【0020】さらに、生成された任意のデュ−ティを有
するパルス列をPWM変換手段と極性付加手段により加工
し、指令電圧を生成するので、従来の基本三角波を用い
て速度指令電圧を生成する場合よりもアナログ誤差を小
さくできるので、モ−タの回転速度をより精度良く、制
御することができる。
Further, since the generated pulse train having an arbitrary duty is processed by the PWM conversion means and the polarity adding means to generate the command voltage, the speed command voltage is generated by using the conventional basic triangular wave. Since the analog error can be reduced, the rotation speed of the motor can be controlled with higher accuracy.

【0021】(実施の形態)次に、本発明の実施の形態
例について説明を行う。
(Embodiment) Next, an embodiment of the present invention will be described.

【0022】第一の実施の形態例を図1と図3と図4を
用いて説明する。
The first embodiment will be described with reference to FIGS. 1, 3 and 4. FIG.

【0023】まず、図4において、CPU(図示せず)
はラッチ回路7を用い、WRITEM端子に、ゲートを
LOW信号時にアクティブにする(アクティブLOW)
信号をセットし、デ−タバスの所定のビットをHIGH
(1)またはLOW(0)に設定してモ−タを回転させ
る方向を書き込む。
First, in FIG. 4, a CPU (not shown)
Uses the latch circuit 7 and activates the gate at the WRITEM terminal when a LOW signal is applied (active LOW)
Signal is set, and a predetermined bit of the data bus is set to HIGH.
(1) Set to LOW (0) and write the direction of motor rotation.

【0024】このラッチ回路7の前述のビットに対応し
た出力がサ−ボアンプ(図示せず)に伝達されてモ−タ
回転方向が定まる。
An output corresponding to the above-mentioned bit of the latch circuit 7 is transmitted to a servo amplifier (not shown) to determine the direction of motor rotation.

【0025】このモ−タ回転方向設定状態は、モ−タの
回転方向を変更するまでは設定を変更する必要はない。
In this motor rotation direction setting state, it is not necessary to change the setting until the rotation direction of the motor is changed.

【0026】次に、図1に示すような1周期(t1+t
2)秒でt1=t2秒の幅を即ち、デュ−ティ50%を
有するパルス列を生成する場合について説明を行う。
Next, one cycle (t1 + t) as shown in FIG.
2) A case where a pulse train having a width of t1 = t2 seconds in seconds, that is, a pulse train having a duty of 50% will be described.

【0027】まず、図3に示すように第1のカウンタ1
と第2のカウンタ2を備えている。
First, as shown in FIG.
And a second counter 2.

【0028】CPU(図示せず)は、第1のカウンタ1
をチップセレクトし、データバス上に第1のカウンタの
カウント目標設定値としてパルスOFF時間t1秒をデ
ジタル信号である基準クロックの1周期時間で除算した
値(もしもこの値が小数点以下の値を含む場合は四捨五
入して整数値とした値)をセットして、次にWRITE
信号をパルス的にLOW(アクティブLOW)信号にす
ることで第1のカウンタに書き込む。
The CPU (not shown) has a first counter 1
Is selected as a count target set value of the first counter on the data bus, and a value obtained by dividing the pulse OFF time t1 second by one cycle time of the reference clock which is a digital signal (if this value includes a value below the decimal point) In this case, the value is rounded to an integer value), and then WRITE
The signal is written into the first counter by converting the signal into a LOW (active LOW) signal in a pulsed manner.

【0029】次に、同様にしてCPUにより、第2のカ
ウンタ2をチップセレクトし、データバス上に第2のカ
ウンタ2のカウント目標設定値としてパルスON時間t
2秒をセットし、次にWRITE信号をパルス的にLO
W(アクティブLOW)信号にすることで第2のカウン
タに書き込む。
Next, the second counter 2 is chip-selected by the CPU in the same manner, and the pulse ON time t is set as a count target set value of the second counter 2 on the data bus.
Set 2 seconds, then pulse WRITE signal LO
By writing a W (active LOW) signal, data is written to the second counter.

【0030】本実施の形態例の場合、t1=t2秒の
幅、即ちデュ−ティ50%を有するパルス列を生成する
ので、前記第1のカウンタ1のカウント目標設定値の2
倍の値を第2のカウンタ2のカウント目標設定値として
書き込む。
In the case of the present embodiment, a pulse train having a width of t1 = t2 seconds, that is, a duty of 50% is generated, so that the count target set value of the first counter 1 is 2
The double value is written as the count target set value of the second counter 2.

【0031】このように、パルス周期(t1+t2)秒
のパルスを生成する場合、パルス幅t1秒を作るのが第
1のカウンタであり、パルス周期を(t1+t2)秒と
するのが第2のカウンタとなる。
As described above, when a pulse having a pulse period of (t1 + t2) seconds is generated, the first counter produces a pulse width of t1 seconds, and the second counter generates a pulse period of (t1 + t2) seconds. Becomes

【0032】この時、CPUは図3のSTART信号を
アクティブLOWにする。
At this time, the CPU sets the START signal in FIG. 3 to active LOW.

【0033】この瞬間、図3の第1のカウンタ1と第2
のカウンタ2が同時に基準クロック数のカウント動作を
開始し、また、最終出力OUTはLOWレベル状態から
の開始となる。
At this instant, the first counter 1 and the second counter 1 shown in FIG.
Counter 2 simultaneously starts the counting operation of the number of reference clocks, and the final output OUT starts from the LOW level state.

【0034】常時、(第1のカウンタ1のカウント目標
設定値)<(第2のカウンタ2のカウント目標設定値)
とするので、前記基準クロック数のカウント動作開始
後、目標設定値到達時に第1のカウンタ1がカウント完
了状態となりカウント完了出力O1を出力する。
Always (count target set value of first counter 1) <(count target set value of second counter 2)
After the count operation of the reference clock number is started, when the target set value is reached, the first counter 1 enters the count completed state and outputs the count completed output O1.

【0035】この出力信号がRSフリップフロップ3の
セット入力SとなりRSフリップフロップ3の出力OU
Tの論理がLOW状態からHIGH状態へと切り替わ
る。
This output signal becomes the set input S of the RS flip-flop 3 and the output OU of the RS flip-flop 3
The logic of T switches from the LOW state to the HIGH state.

【0036】次に、第1のカウンタ1の目標設定値より
第2のカウンタ2の目標設定値が大きいので、第1のカ
ウンタ1からのカウント完了出力O1からそれぞれの目
標設定値の差に相当する基準クロック数が経過した時、
すなわち、第2のカウンタ2の目標設定値までカウント
動作が行われた時、第2のカウンタ2もカウント完了状
態となり、カウント完了出力O2を出力する。
Next, since the target set value of the second counter 2 is larger than the target set value of the first counter 1, it corresponds to the difference between the respective target set values from the count completion output O1 from the first counter 1. When the number of reference clocks
That is, when the count operation is performed up to the target set value of the second counter 2, the second counter 2 also enters the count completed state, and outputs the count completed output O2.

【0037】この出力信号がRSフリップフロップ3の
リセット入力RとなりRSフリップフロップ3の出力O
UTの論理がHIGH状態からLOW状態へと切り替わ
る。
This output signal becomes the reset input R of the RS flip-flop 3 and the output O of the RS flip-flop 3
The logic of the UT switches from a HIGH state to a LOW state.

【0038】この時、前記RSフリップフロップ3の出
力OUTの論理をHIGH状態からLOW状態へと切り
替えた前記カウント完了出力O2は第1のカウンタ1と
第2のカウンタ2のカウント動作開始(それぞれのカウ
ンタの現在カウント値のリセットも兼ねる)信号ともな
っていて再び、前述のパルス周期(t1+t2)秒に合
致したパルス列生成を行う動作を開始させる。
At this time, the count completion output O2, which has switched the logic of the output OUT of the RS flip-flop 3 from the HIGH state to the LOW state, starts the counting operation of the first counter 1 and the second counter 2 (each of them). The signal also serves as a signal for resetting the current count value of the counter), and the operation for generating a pulse train matching the above-described pulse cycle (t1 + t2) seconds is started again.

【0039】ここで、例えばモ−タを等速度回転させ続
ける場合はパルス周期(t1+t2)秒の値は各パルス
において同値でよいのでCPUが介在することなく図3
のハ−ドウェアでモ−タを等速度回転させ続けることが
できる。
Here, for example, when the motor is continuously rotated at a constant speed, the value of the pulse period (t1 + t2) seconds may be the same value in each pulse, so that the CPU does not intervene.
With this hardware, the motor can be continuously rotated at a constant speed.

【0040】一方、モ−タを停止状態からあるいは等速
度回転状態から加速あるいは減速させたいときはパルス
デュ−ティとなる時間t1秒とt2秒の比は変化させず
にモ−タやそのモ−タを用いた機構に合致させた加減速
特性データテ−ブル(図示しない)あるいは加減速特性
式(図示せず)により求められた値に合致した値を各カ
ウンタのカウントアップの目標設定値としてセットする
ため、CPUが図3のバスとWRITE信号等を制御し
て第2のカウンタ2のカウント目標設定値として書き換
えた後に前記求めた値の半分の値を第1のカウンタ1の
カウント目標設定値として書き換える。
On the other hand, when it is desired to accelerate or decelerate the motor from the stop state or the constant-speed rotation state, the ratio of the pulse duty time t1 second to t2 second is not changed and the motor or its motor is not changed. A value matching the acceleration / deceleration characteristic data table (not shown) or the value obtained by the acceleration / deceleration characteristic equation (not shown) matched to the mechanism using the data is set as the target set value for counting up each counter. Therefore, after the CPU controls the bus and the WRITE signal in FIG. 3 and rewrites the count target set value of the second counter 2, a half of the obtained value is used as the count target set value of the first counter 1. Rewritten as

【0041】この後、CPUが図3のSTART信号を
アクティブLOWにする。
Thereafter, the CPU sets the START signal of FIG. 3 to active LOW.

【0042】この瞬間、図3の第1のカウンタ1と第2
のカウンタ2が同時に基準クロック数のカウント動作を
開始する。
At this moment, the first counter 1 and the second counter 1 shown in FIG.
Counter 2 starts counting operation of the number of reference clocks at the same time.

【0043】この後の図3の回路動作は前述している内
容と同じなので割愛する。
The subsequent circuit operation of FIG. 3 is the same as that described above, and will not be described.

【0044】前述の加減速特性テ−ブル(図示しない
表)あるいは加減速特性式(図示せず)に合致するモ−
タ回転速度変化となるようにCPUはリアルタイムに前
記(第1のカウンタ1のカウント目標設定値)<(第2
のカウンタ2のカウント目標設定値)を書き換え、この
後、CPUが図3のSTART信号をパルス的にアクテ
ィブLOWにする工程をモ−タ回転速度が等速度になる
まで続ける。
A model that matches the acceleration / deceleration characteristic table (not shown) or the acceleration / deceleration characteristic equation (not shown)
The CPU determines in real time that (the target set value of the first counter 1) <(second
The count target set value of the counter 2) is rewritten, and thereafter, the step of the CPU making the START signal pulse-active LOW in FIG. 3 is continued until the motor rotation speed becomes equal.

【0045】モ−タの回転方向を反転させる場合は必ず
モ−タ速度を0即ち、ほぼ停止状態にした後図4のラッ
チ回路の所定出力ビットを反転させて実施している。 (実施の形態2)本実施の形態例2を以下に説明する。
When reversing the rotation direction of the motor, the motor speed is always set to 0, that is, almost stopped, and then a predetermined output bit of the latch circuit of FIG. 4 is reversed. (Embodiment 2) Embodiment 2 of the present invention will be described below.

【0046】本実施の形態例は前述の説明において、所
望のパルス1周期(t1+t2)秒で、図2に示すよう
に第2のカウンタ2のカウント目標設定値より小さい設
定値を第1のカウンタ1のカウント目標設定値とすると
いう条件だけでパルスデュ−ティを可変とするものであ
る。
In this embodiment, in the above description, a set value smaller than the count target set value of the second counter 2 at the desired one pulse period (t1 + t2) seconds as shown in FIG. The pulse duty is made variable only under the condition that the count target set value is 1.

【0047】その他の動作内容は第一の実施例に即し前
述の詳細な説明と同じなので説明を割愛する。 (実施の形態3) (実施の形態3)次に、本発明の実施の形態例3につい
て説明を行う。
The other operation contents are the same as those of the above-described detailed description according to the first embodiment, and therefore, the description thereof is omitted. (Embodiment 3) (Embodiment 3) Next, Embodiment 3 of the present invention will be described.

【0048】実施の形態例3は、カウンタのカウント動
作としてカウントアツプ動作の場合を説明する。
In the third embodiment, the case of a count-up operation will be described as the counting operation of the counter.

【0049】まず、前述の実施の形態例1又は2におい
ては第1のカウンタ1と第2のカウンタ2のカウント目
標設定値を書き換えた場合、CPUが図3のSTART
信号をアクティブLOWにして、図3の第1のカウンタ
1と第2のカウンタ2を同時にリセットして、基準クロ
ック数のカウント動作を再開始するものである。
First, in the first or second embodiment, when the count target set values of the first counter 1 and the second counter 2 are rewritten, the CPU
The signal is set to active LOW, the first counter 1 and the second counter 2 in FIG. 3 are simultaneously reset, and the counting operation of the reference clock number is restarted.

【0050】この場合、CPUによるカウンタ1あるい
はカウンタ2のカウント積算値を強制的にリセツトする
ことによりパルス出力が停止あるいは乱調になってしま
う。
In this case, forcibly resetting the count integrated value of the counter 1 or the counter 2 by the CPU causes the pulse output to stop or become erratic.

【0051】この課題を解決するための本発明の実施の
形態3を図3と図5と図6と図7を用いて説明する。
Embodiment 3 of the present invention for solving this problem will be described with reference to FIGS. 3, 5, 6, and 7. FIG.

【0052】図3において、第1のカウンタ1の目標設
定値より第2のカウンタ2の目標設定値が大きいので、
第1のカウンタ1からのカウントアップ出力O1からそ
れぞれの目標設定値の差に相当する基準クロック数が経
過した時、すなわち、第2のカウンタ2の目標設定値ま
でカウント動作が行われた時、第2のカウンタ2もカウ
ントアツプ状態となり、カウントアツプ出力O2を出力
する。
In FIG. 3, since the target set value of the second counter 2 is larger than the target set value of the first counter 1,
When the reference clock number corresponding to the difference between the respective target set values has elapsed from the count-up output O1 from the first counter 1, that is, when the count operation has been performed up to the target set value of the second counter 2, The second counter 2 is also in a count-up state, and outputs a count-up output O2.

【0053】この出力信号がRSフリツプフロツプ3の
リセツト入力RとなりRSフリツプフロツプ3の出力O
UTの論理がHIGH状態からLOW状態へと切り替わ
る。
This output signal becomes the reset input R of the RS flip-flop 3 and the output O of the RS flip-flop 3
The logic of the UT switches from a HIGH state to a LOW state.

【0054】この時、前記RSフリツプフロツプ3の出
力OUTの論理をHIGH状態からLOW状態へと切り
替えた前記カウントアツプ出力O2は第1のカウンタ1
と第2のカウンタ2のカウント動作開始(それぞれのカ
ウンタの現在カウント値のリセットも兼ねる)信号とも
なつていて再び、前述のパルス周期 (t1+t2)秒
に合致したパルス生成を行う動作を開始させる。
At this time, the count-up output O2, which has switched the logic of the output OUT of the RS flip-flop 3 from the HIGH state to the LOW state, is supplied to the first counter 1
And a signal for starting the counting operation of the second counter 2 (also resetting the current count value of each counter), and the operation for generating a pulse matching the above-described pulse period (t1 + t2) seconds is started again.

【0055】本発明の実施の形態3はCPUによるカウ
ンタ1あるいはカウンタ2のカウント積算値を強制的に
リセツトすることは行わず、ハードウェアの系だけで、
すなわち、前述のカウントアツプ出力O2でのみ第1の
カウンタ1と第2のカウンタ2のカウント動作開始(そ
れぞれのカウンタの現在カウント値のリセツトも兼ね
る)信号とし、前述のパルス周期(t1+t2)秒に合
致したパルス列生成を行う動作を継続させるものであ
る。
The third embodiment of the present invention does not forcibly reset the count integrated value of the counter 1 or the counter 2 by the CPU, but only the hardware system.
That is, only the above-mentioned count-up output O2 is used as a signal for starting the counting operation of the first counter 1 and the second counter 2 (also serving as a reset of the current count value of each counter), and in the above-mentioned pulse period (t1 + t2) seconds. The operation for generating a matched pulse train is continued.

【0056】ところが、図5において、カウントアツプ
中の現在のカウンタ値、つまりカウンタ値が図のtcl
kの区間(便宜的に)アとイの区間内において、CPU
が第2のカウンタの設定値を現在設定値より小さな値を
第2のカウンタの次の設定値としてカウンタ2に書き込
んだ瞬間、現在のカウンタ(積算)値は第2のカウンタ
の目標設定値(第2のカウンタの次の設定値)より大き
な値となつてしまう。
However, in FIG. 5, the current counter value during the count-up, that is, the counter value is tcl in FIG.
In the section k (for convenience) and the section a and b, the CPU
Instantly writes the set value of the second counter to the counter 2 as the next set value of the second counter as the next set value of the second counter, the current counter (integrated) value becomes the target set value of the second counter ( (The next set value of the second counter).

【0057】この場合、現在のカウンタ(積算)値は第
2のカウンタのハードウェア的なビット数による有限カ
ウント値に到達するまで、即ちカウントオーバーフロー
状態となるまでカウントして初めて、リセット状態とな
る。
In this case, the reset state is set only after the current counter (integrated) value reaches a finite count value based on the number of hardware bits of the second counter, that is, until the count overflows. .

【0058】つまり、図5の区間(便宜的に)アとウの
区間内においてパルス列出力動作停止という状態が発生
してしまう。
That is, in the section (for convenience) A and C in FIG. 5, a state in which the pulse train output operation is stopped occurs.

【0059】この状態を回避するために本発明の実施の
形態3においては、図6のアルゴリズムに示すようにカ
ウンタの目標設定値を更新した場合は、次に現在のカウ
ンタ積算値を読み込み両者を比較して、カウンタ積算値
が大きければ積算カウンタ値をリセットするものであ
る。
In order to avoid this situation, according to the third embodiment of the present invention, when the target set value of the counter is updated as shown in the algorithm of FIG. By comparison, if the counter integrated value is large, the integrated counter value is reset.

【0060】このことにより、図5の区間(便宜的に)
アとウの区間内で示されるパルス列出力動作停止という
区間を発生しないものである。
Thus, the section of FIG. 5 (for convenience)
The section in which the pulse train output operation is stopped in the section between A and C does not occur.

【0061】次に、カウンタのカウント動作がカウント
ダウンの動作の場合も本発明の実施の形態例3と同じ技
術的思想で実現可能であり、図7に示すアルゴリズムに
従い、カウンタの目標設定値を更新した場合は、次に現
在のカウンタ積算値を読み込み両者を比較して、カウン
タ積算値が小さければ積算カウンタ値をリセツトするも
のである。
Next, when the counting operation of the counter is a count-down operation, the same technical idea as in the third embodiment of the present invention can be realized, and the target set value of the counter is updated according to the algorithm shown in FIG. In this case, the current counter integrated value is read and compared. If the counter integrated value is smaller, the integrated counter value is reset.

【0062】このことにより、前述と同様にカウントダ
ウン動作においても、図示しないが図5の区間(便宜的
に)アとウの区間内で示されるパルス列出力動作停止と
いう区間と同様なカウントダウン動作における該区間を
発生することがないものである。 (実施の形態4)次に、本発明をモータの制御装置に適
用する実施の形態例を図2、3,4、8を用いて説明す
る。
Thus, in the countdown operation as described above, the countdown operation (not shown) is the same as the countdown operation similar to the section in which the pulse train output operation is stopped in the section A and the section C shown in FIG. No section is generated. (Embodiment 4) Next, an embodiment in which the present invention is applied to a motor control device will be described with reference to FIGS.

【0063】本実施の形態例4の構成を図8に示す。FIG. 8 shows the configuration of the fourth embodiment.

【0064】図2に示す出力OUTを図3のOUT出力
として取り出し、この図3のOUT出力(図2のOUT
出力でもある)を図8に示すPWM変換部4の入力信号
とするものである。
The output OUT shown in FIG. 2 is taken out as the OUT output of FIG. 3, and the OUT output of FIG.
(Which is also an output) is used as an input signal of the PWM converter 4 shown in FIG.

【0065】ここで、本実施の形態例では速度に比例し
たパルスデュ−ティを必要とするため、図2に示すOU
T出力を用いている。
In this embodiment, since a pulse duty proportional to the speed is required, the OU shown in FIG.
T output is used.

【0066】即ち、図2に示すパルス幅t2をPWM変
換し速度電圧指令とするものである。
That is, the pulse width t2 shown in FIG. 2 is subjected to PWM conversion and used as a speed voltage command.

【0067】速度指令を電圧で実施する場合は電圧の正
負でモ−タの回転方向を決定するため、図8のPWM変
換部4の出力信号を極性付加部5に入力しかつ、CPU
が極性付加部5内のスイッチ6を切り替えることにより
所望の回転方向の速度指令電圧CVを生成するものであ
る。
When the speed command is implemented by voltage, the output signal of the PWM conversion unit 4 shown in FIG. 8 is input to the polarity adding unit 5 and the CPU is used to determine the rotation direction of the motor based on the polarity of the voltage.
Is to generate a speed command voltage CV in a desired rotation direction by switching a switch 6 in the polarity adding unit 5.

【0068】前記スイッチ6の切換は速度指令電圧がほ
ぼ0のとき即ち、ほぼ停止状態にした後、図4に示すラ
ッチ回路7の所定出力ビットを反転させて実施してい
る。
The switching of the switch 6 is performed when the speed command voltage is substantially 0, that is, after the speed command voltage is substantially stopped, and then the predetermined output bit of the latch circuit 7 shown in FIG. 4 is inverted.

【0069】このように、第1のカウンタ1と第2のカ
ウンタ2に設定するそれぞれのカウント目標設定値は所
望のパルス周期(t1+t2)秒と所望のパルスデュ−
ティ(t1/t2)とを意味するものである。
As described above, the respective count target set values set in the first counter 1 and the second counter 2 are the desired pulse period (t1 + t2) seconds and the desired pulse duration.
(T1 / t2).

【0070】なお、実施の形態例1(パルス列のパルス
数で回転量をパルス列の周波数で回転速度が決定される
ステッピングモ−タの回転を制御する装置に適用される
ケース)においては、パルスデュ−ティは直接モ−タ制
御に影響しないので理想的なパルスデュ−ティ50%と
している。
In the first embodiment (the case where the present invention is applied to an apparatus for controlling the rotation of a stepping motor in which the amount of rotation is determined by the number of pulses of the pulse train and the rotation speed is determined by the frequency of the pulse train), the pulse duty is used. Is set to an ideal pulse duty of 50% since it does not directly affect the motor control.

【0071】従って、1周期(t1+t2)秒でt1=
t2秒であり第2のカウンタ2のカウント目標設定値は
第1のカウンタ1のカウント目標設定値の2倍の値とし
ている。
Therefore, in one cycle (t1 + t2) seconds, t1 =
It is t2 seconds, and the count target set value of the second counter 2 is twice the count target set value of the first counter 1.

【0072】また、実施の形態例2ではパルスデュ−テ
ィを可変とするので1周期(t1+t2)秒で、第2の
カウンタ2のカウント目標設定値は第1のカウンタ1の
カウント目標設定値より大きい値としている。
In the second embodiment, since the pulse duty is variable, the count target set value of the second counter 2 is larger than the count target set value of the first counter 1 in one cycle (t1 + t2) seconds. Value.

【0073】さらに実施の形態例4では実施の形態例2
で生成された任意のパルスデュ−ティを有するパルス列
をPWM変換器部と極性付加部により加工し指令電圧を
生成するので従来の基本三角波を用いて速度指令電圧を
生成する場合よりもアナログ誤差を小さくできるので、
モ−タの回転速度をより精度良く、制御することができ
る。
Further, in Embodiment 4, Embodiment 2
The pulse train having an arbitrary pulse duty generated in step (1) is processed by the PWM converter unit and the polarity adding unit to generate the command voltage, so that the analog error is smaller than in the case where the speed command voltage is generated using the conventional basic triangular wave. So you can
The rotation speed of the motor can be controlled with higher accuracy.

【0074】[0074]

【発明の効果】以上の説明から明らかなように、本発明
によれば、任意の周波数・デュ−ティ(例えば50%デ
ューティ)を有するパルス列を生成することができる。
そこで、これをステッピングモ−タの回転制御に用いれ
ば精度良く滑らかに回転させることができ、かつ位置決
めを従来のものより確実に精度よく実施できる。
As is apparent from the above description, according to the present invention, a pulse train having an arbitrary frequency and duty (for example, 50% duty) can be generated.
Therefore, if this is used for the rotation control of the stepping motor, the rotation can be performed with high precision and smoothness, and the positioning can be performed more reliably and more accurately than the conventional one.

【0075】さらに、本発明によれば、フリップフロッ
プ回路の出力信号を入力して電圧へ変換するPWM変換
手段と、極性を付加する極性付加手段を有するので、任
意の周波数で、任意のデュ−ティを有するパルス列を生
成でき、このパルス列をPWM変換器部と極性付加部に
より加工し指令電圧を生成するので従来の基準三角波を
用いて速度指令電圧を生成する場合よりもアナログ誤差
を小さくできるので、モ−タの回転速度をより精度良
く、制御することができる。
Further, according to the present invention, there are provided a PWM conversion means for inputting an output signal of the flip-flop circuit and converting it into a voltage, and a polarity adding means for adding a polarity. A pulse train having a tee can be generated, and this pulse train is processed by the PWM converter unit and the polarity adding unit to generate a command voltage. Therefore, an analog error can be reduced as compared with a case where a speed command voltage is generated using a conventional reference triangular wave. , The rotation speed of the motor can be controlled with higher accuracy.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施の形態例におけるパルス列生成を
説明するタイミングチャ−ト
FIG. 1 is a timing chart illustrating pulse train generation in an embodiment of the present invention.

【図2】本発明の実施の形態例におけるパルス列生成を
説明するタイミングチャ−ト
FIG. 2 is a timing chart illustrating pulse train generation in the embodiment of the present invention.

【図3】本発明の実施の形態例におけるパルス列生成回
路の説明図
FIG. 3 is an explanatory diagram of a pulse train generation circuit according to the embodiment of the present invention.

【図4】本発明の実施の形態例におけるモ−タ回転方向
を制御する回路の説明図
FIG. 4 is an explanatory diagram of a circuit for controlling a motor rotation direction in the embodiment of the present invention.

【図5】カウンタ目標設定値の更新時を説明するタイミ
ングチャート
FIG. 5 is a timing chart for explaining the updating of the counter target set value.

【図6】アップカウント時におけるカウンタ目標設定値
更新時の要部フローチャート
FIG. 6 is a main part flowchart for updating a counter target set value at the time of up-counting

【図7】ダウンカウント時におけるカウンタ目標設定値
更新時の要部フローチャート
FIG. 7 is a main part flowchart at the time of updating the counter target set value at the time of down-counting;

【図8】本発明の実施の形態例におけるPWM回路部の
説明図
FIG. 8 is an explanatory diagram of a PWM circuit unit according to the embodiment of the present invention.

【図9】基本三角波によりパルス列を生成する従来例を
示す図
FIG. 9 is a diagram showing a conventional example of generating a pulse train using a basic triangular wave.

【符号の説明】[Explanation of symbols]

1 第1のカウンタ 2 第2のカウンタ 3 RSフリップフロップ回路 4 PWM変換器部 5 極性付加部 6 スイッチ 7 ラッチ回路 DESCRIPTION OF SYMBOLS 1 1st counter 2 2nd counter 3 RS flip-flop circuit 4 PWM converter part 5 Polarity addition part 6 Switch 7 Latch circuit

───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 達也 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 5H580 BB05 BB09 EE01 FA13 FA22 FB03 GG03 5J039 GG02 GG07 KK05 KK23 MM06 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Tatsuya Ikeda 1006 Kazuma Kadoma, Kadoma-shi, Osaka Matsushita Electric Industrial Co., Ltd. F-term (reference) 5H580 BB05 BB09 EE01 FA13 FA22 FB03 GG03 5J039 GG02 GG07 KK05 KK23 MM06

Claims (8)

【特許請求の範囲】[Claims] 【請求項1】基準クロック発生手段からのデジタル信号
である基準クロック信号を予め設定された設定値までカ
ウントし、設定値になった時に出力信号を出力するとと
もにカウント値を初期化するカウンタ手段を2つ用い、
前記2つのカウンタの設定値を異ならせるとともに書き
換え可能とし、設定値の小さなカウンタ手段からの出力
信号を1パルス生成の開始タイミングとし、設定値の大
きなカウンタ手段からの出力信号を1パルス生成の終了
タイミングとし、任意のデュ−ティと周波数を有するパ
ルス列を生成するパルス列生成方法。
A counter means for counting a reference clock signal, which is a digital signal from a reference clock generating means, to a preset set value, outputting an output signal when the count value reaches the set value, and initializing the count value. Use two,
The set values of the two counters are made different and rewritable, an output signal from the counter means having a small set value is used as a start timing of one pulse generation, and an output signal from the counter means having a large set value is terminated. A pulse train generation method for generating a pulse train having an arbitrary duty and frequency as a timing.
【請求項2】2つのカウンタ手段の設定値を1対2の比
に設定した請求項1記載のパルス列生成方法。
2. A pulse train generating method according to claim 1, wherein the set values of said two counter means are set to a ratio of 1: 2.
【請求項3】デジタル信号である基準クロック信号を出
力する基準クロック発生手段と、前記基準クロック信号
を入力して予め設定されたそれぞれの設定値までカウン
トし、それぞれの設定値になった時に出力信号を出力す
るとともにカウント値を初期化する2つのカウンタ手段
と、前記2つのカウンタ手段の設定値を異ならせるとと
もに書き換える書き換え手段を備え、前記カウンタ手段
の出力信号をフリップフロップ回路のリセット入力とセ
ット入力にそれぞれ1対1に接続し、前記フリップフロッ
プ回路の出力信号をパルス列とするパルス列生成装置。
3. A reference clock generating means for outputting a reference clock signal which is a digital signal, and counting the reference clock signal to each set value set in advance and outputting when each set value is reached. Two counter means for outputting a signal and initializing a count value; and rewriting means for rewriting and changing the set values of the two counter means, wherein an output signal of the counter means is set to a reset input of a flip-flop circuit. A pulse train generation device connected to the inputs one-to-one, and using the output signal of the flip-flop circuit as a pulse train.
【請求項4】書き換え手段としてCPUを用いることを
特徴とする請求項3記載のパルス列生成装置。
4. The pulse train generating apparatus according to claim 3, wherein a CPU is used as the rewriting means.
【請求項5】2つのカウンタ手段の前記予め設定された
カウント目標設定値を1対2の比に設定した請求項3ま
たは4記載のパルス列生成装置。
5. A pulse train generating apparatus according to claim 3, wherein said preset count target set values of said two counter means are set to a ratio of 1: 2.
【請求項6】カウンタ手段の予め設定されたカウントア
ップ設定値を次のカウントアップ設定値に書き換えた後
に、現在のカウンタ積算値と書き換えたカウントアップ
設定値とを比較し、現在のカウンタ積算値が書き換えた
カウントアップ設定値以上の値の場合、かつ、カウンタ
手段がアップカウント処理の場合に、現在のカウンタ積
算値をリセットする請求項3記載のパルス列生成装置。
6. Rewriting the preset count-up value of the counter means to the next count-up value, and comparing the current counter integrated value with the rewritten count-up value. 4. The pulse train generating apparatus according to claim 3, wherein the current counter integrated value is reset when the value of the counter is equal to or larger than the rewritten count-up set value and when the counter means performs an up-count process.
【請求項7】カウンタ手段の予め設定されたカウントダ
ウン設定値を次のカウントダウン設定値に書き換えた後
に、現在のカウンタ積算値と書き換えたカウントダウン
設定値とを比較し、現在のカウンタ積算値が書き換えた
カウントダウン設定値以下の値の場合、かつ、カウンタ
手段がダウンカウント処理の場合に、現在のカウンタ積
算値をリセットする請求項3記載のパルス列生成装置。
7. After the preset countdown set value of the counter means is rewritten to the next countdown set value, the current counter integrated value is compared with the rewritten countdown set value, and the current counter integrated value is rewritten. 4. The pulse train generation device according to claim 3, wherein the current counter integrated value is reset when the count value is equal to or less than the countdown set value and when the counter means performs a downcount process.
【請求項8】モータへの電力を制御するPWM回路とし
て、入力信号を電圧に変換するPWM変換手段と、信号
に極性を付加する極性付加手段を有し、請求項3から7
の何れかに記載のフリップフロップ回路の出力信号を前
記PWM変換手段に入力するモ−タ回転速度指令生成装
置。
8. A PWM circuit for controlling electric power to a motor, comprising: a PWM conversion means for converting an input signal into a voltage; and a polarity adding means for adding a polarity to a signal.
A motor rotation speed command generation device for inputting an output signal of the flip-flop circuit according to any one of the above to the PWM conversion means.
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