JP2002141473A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 周波数特性の良好な（高Ｑ）インダクタを、
実装面積をできるだけ小さく抑えた状態で内蔵させるこ
とができる半導体装置を提供する。 【解決手段】 半導体基板１の一面に層間絶縁膜４Ａ、
Ａｌ配線層５、層間絶縁膜４Ｂ、Ｃｕ配線層９Ａ、誘電
体層１２Ａ、Ｃｕ接地層１３、誘電体層１２Ｂ、Ｃｕ配
線層９Ｂ、誘電体層１２Ｃ、Ｃｕ配線層９Ｃが、順に設
けられる。誘電体層１２Ａ、１２Ｂ、１２Ｃは、ベンゾ
シクロブテン膜で形成し、Ｃｕ接地層１３、Ｃｕ配線層
９Ａ、９Ｂ、９Ｃは、メッキ法により作成される。Ｃｕ
配線層９Ｂには、スパイラルインダクタ１４が形成さ
れ、Ｃｕ配線層９Ｃには、接地パターン１５及び外部接
続用のパッド１６が形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、回路の高集積化に
好適なモノリシック集積回路などの半導体装置に係り、
特にマイクロ波帯（３〜３０ＧＨｚ）からミリ波帯（３
０〜３００ＧＨｚ）において使用するのに好適な半導体
装置に関する。

【０００２】

【従来の技術】近年、移動体通信の急速な発展ととも
に、端末機器側ではマイクロ波無線回路の小型化、高集
積化の要求が益々強くなっている。そこで、半導体基板
上に、例えば受動素子及び伝送線路などを、通常の半導
体集積回路製造方法（以下、半導体プロセスとよぶ）で
一括製造するモノリシックマイクロ波ＩＣ（Ｍｉｃｒｏ
ｗａｖｅ Ｍｏｎｏｌｉｔｈｉｃ Ｉｎｔｅｇｒａｔｅ
ｄ Ｃｉｒｃｕｉｔ．以下、ＭＭＩＣとよぶ）などの研
究開発が盛んに進められている。

【０００３】従来のＭＭＩＣについて、図１７の分解斜
視図に示す一例を参照しながら説明する。このＭＭＩＣ
は、ガリウムヒ素（ＧａＡｓ）やシリコン（Ｓｉ）など
の半導体基板５０の上に能動素子５１ａ、５１ｂ、抵抗
５２を設けると共に、キャパシタ５６、５７の一方の極
板５６Ａ、５７Ａ及びインダクタ５８などを形成し、さ
らにその上に誘電体層５４及び導体層５５を積層した多
層構造を有している。そして、この導体層５５には、キ
ャパシタ５６、５７の他方の極板５６Ｂ、５７Ｂ及びブ
リッジ５９などを形成している。なお、図中符号６０は
スルーホールを示す。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
ＭＭＩＣでは、特に高Ｑインダクタを形成することが困
難であった。なぜなら、従来の半導体プロセスでは、配
線材として、銅など比べて抵抗率が高いアルミニウムを
用いることが一般的であり、配線厚が２μｍ程度と薄く
なっているためである。配線厚は、表皮深さ以上が理想
的であり、マイクロ波帯の高周波では２μｍの配線厚で
は薄すぎる。また、マイクロストリップ型或いはストリ
ップ型のスパイラルインダクタでは、同じ誘電体材料で
あれば、接地面との距離が長い程、つまり接地面から遠
く離れている程、Ｑが良くなることが知られている。し
かし、半導体プロセスで作成される層間膜は、１μｍ程
度と薄く、半導体基板の誘電率、誘電正接（Ｄｉｅｌｅ
ｃｔｒｉｃ Ｌｏｓｓ Ｔａｎｇｅｎｔ）が支配的であ
る。

【０００５】このような事情から、高Ｑのインダクタを
得るには、ＩＣ外付けにする必要があり、回路規模の小
型化が思うように進まなかった。本発明は、上記した事
情に鑑み、高Ｑインダクタを、実装面積をできるだけ小
さく抑えた状態で内蔵させることができる半導体装置を
提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明の半導体装置は、
回路が形成された半導体基板と、複数の誘電体層と、複
数の導体層と、前記半導体基板上の回路と前記導体層と
を接続する接続手段とを有し、前記導体層に、前記半導
体基板上の回路と接続するスパイラルインダクタ及びＭ
ＩＭキャパシタが形成されており、前記複数の導体層の
内、少なくとも前記スパイラルインダクタが形成される
導体層は、半導体プロセスとは異なるプロセスにより、
半導体プロセスにより形成される導体層より厚く形成さ
れるものである。この半導体装置は、半導体プロセスの
みを用いて形成したスパイラルインダクタよりも高周波
特性の良好なものとなる。

【０００７】また、前記複数の誘電体層の内、少なくと
も前記スパイラルインダクタが形成される導体層と他の
回路及び素子が形成される層とを分離する分離誘電体層
は、半導体プロセスとは異なるプロセスにより、半導体
プロセスにより形成される誘電体層より厚く形成される
ものである。

【０００８】また、前記他の回路及び素子が形成される
層と前記分離誘電体層との間に、半導体プロセスとは異
なるプロセスにより、半導体プロセスにより形成される
導体層より厚く形成される接地層が形成されるものであ
る。このように構成することで、半導体基板と薄膜多層
構造体内のインダクタとの相互干渉或いは結合を無くす
ことができるようになり、上下方向のレイアウトの自由
度を高め、半導体装置を小型化することができるように
なる。

【０００９】また、前記スパイラルインダクタが形成さ
れる導体層の厚さが、回路動作周波数における表皮深さ
の２倍以上としたものである。

【００１０】また、前記ＭＩＭキャパシタの一方の極板
が形成される導体層は、半導体プロセスとは異なるプロ
セスにより、半導体プロセスにより形成される導体層よ
り厚く形成されるものである。

【００１１】また、前記ＭＩＭキャパシタの一方の極板
が形成される導体層の厚さが、回路動作周波数における
表皮深さの２倍以上としてものである。

【００１２】また、前記分離誘電体層を、誘電体基板で
形成してものである。

【００１３】また、前記分離誘電体層を、ベンゾシクロ
ブテン膜で形成したものである。これは、誘電体層をＢ
ＣＢ膜で形成することで、誘電正接を小さくすることが
できるようになるものである。

【００１４】また、前記ベンゾシクロブテン膜を、スピ
ンコータで形成したものである。

【００１５】また、誘電体層を、ポリイミド膜で形成し
たものである。

【００１６】また、前記分離誘電体層の厚みを１０μｍ
以上としたものである。

【００１７】本発明の半導体装置は、回路が形成された
半導体基板と、誘電体基板と、複数の誘電体層と、複数
の導体層と、前記半導体基板上の回路と前記導体層とを
接続する接続手段とを有し、前記導体層に、前記半導体
基板上の回路と接続するスパイラルインダクタ及びＭＩ
Ｍキャパシタが形成されており、前記複数の導体層の
内、少なくとも前記スパイラルインダクタが形成される
導体層は、前記誘電体基板上に、半導体プロセスとは異
なるプロセスにより、半導体プロセスにより形成される
導体層より厚く形成されるものである。このように構成
することで、それぞれ個別に動作をチェックすることが
可能となり、不良品を選別することで歩留まりの向上を
はかることができるようになる。

【００１８】また、前記誘電体基板上の回路及び素子を
形成した回路部と、半導体基板状の回路との間に、半導
体プロセスにより形成される誘電体層より厚い分離誘電
体層が、半導体プロセスとは異なるプロセスにより形成
されるものである。

【００１９】また、前記誘電体基板上の回路及び素子を
形成した回路部と、半導体基板状の回路との間に、半導
体プロセスにより形成される導体層より厚く形成される
接地層が形成されるものである。

【００２０】また、前記スパイラルインダクタが形成さ
れる導体層の厚さを、回路動作周波数における表皮深さ
の２倍以上としたものである。

【００２１】また、前記誘電体基板上の回路及び素子を
形成した回路部と、半導体基板状の回路とが、ワイヤボ
ンデイングにより接続されているものである。

【００２２】また、誘電体基板上の回路や素子を形成し
た回路部と、半導体基板上の回路とが、バンプにより接
続されているものである。

【００２３】また、前記誘電体基板の替わりに第２の半
導体基板が利用されるものである。

【００２４】また、前記第２の半導体基板表面には回路
及び素子が形成されていないものである。

【００２５】また、前記前記スパイラルインダクタが形
成される導体層及び前記接地層を、銅メッキ層で形成し
たものである。

【００２６】また、前記ＭＩＭキャパシタの極板間絶縁
体となる誘電体層の厚みが５μｍ以下とするものであ
る。

【００２７】また、ＭＩＭキャパシタの極板間絶縁体と
なる誘電体層の誘電率が他の誘電体層と比べて高いもの
である。これにより、より省スペースで大きなキャパシ
タンスを得ることができるようになるものである。

【００２８】前記スパイラルインダクタ又はＭＩＭキャ
パシタと重なる半導体基板又は第２の半導体基板の一部
分が、掘削又は切除されているものである。このように
構成して半導体による損失を除くことで、素子の高周波
特性を向上させるようにするものである。

【００２９】また、半導体基板上の回路及び前記導体層
に少なくとも一部がビアホールで接続されているもので
ある。

【００３０】

【発明の実施の形態】本発明の実施の形態を、図１ない
し図１６を参照して説明する。

【００３１】（第１の実施の形態）図１は、本発明の第
１の実施の形態の半導体装置を示す分解斜視図であり、
図２は、そのＡ−Ｂ断面図である。この半導体装置は、
半導体基板１の一面に能動素子２ａ、２ｂや受動素子３
が設けられ、その上に、層間絶縁膜４Ａ、Ａｌ配線層
５、層間絶縁膜４Ｂ、Ｃｕ配線層９Ａ、誘電体層１２
Ａ、Ｃｕ接地層１３、誘電体層１２Ｂ、Ｃｕ配線層９
Ｂ、誘電体層１２Ｃ、Ｃｕ配線層９Ｃが、順に設けられ
る。

【００３２】層間絶縁膜４Ａ、４Ｂは、半導体プロセス
により、例えばシリコン酸化（ＳｉＯ２）膜やシリコン
窒化（ＳｉＮ４）膜などで形成され、層間絶縁膜４Ａは
能動素子を保護するようになっている。一方、層間絶縁
膜４Ｂは、第１及び第２のＭＩＭ（Ｍｅｔａｌ Ｉｎｓ
ｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタ７、８の極板間
容量形成用の絶縁膜として機能しており、可及的に薄
く、好ましくは５μｍ以下に形成される。層間絶縁膜４
Ｂは、他の層間絶縁膜より高誘電率とするとさらに好ま
しい。Ａｌ配線層５は、半導体プロセスにより作成さ
れ、ＭＩＭキャパシタ７、８の一方の極板７Ａ、８Ａが
形成される。Ｃｕ配線層９Ａは、メッキ法により作成さ
れ、ＭＩＭキャパシタ７、８の他方の極板７Ｂ、８Ｂが
形成される。

【００３３】このようにして形成したＭＩＭキャパシタ
７、８は、絶縁膜である層間絶縁膜４Ｂをできるだけ
薄く形成しており、小面積で大容量化が実現できるこ
と、極板７Ｂ、８Ｂを厚く形成しており、高周波特性
を向上させることができること、などの利点がある。な
お、極板７Ａ、８Ａは、層間絶縁膜４Ａ及びＡｌ配線層
５に設けたスルーホール６を介して、半導体基板１の受
動素子３などと電気的に接続している。また、極板８Ｂ
は、誘電体層１２Ａに形成したスルーホール６を介して
Ｃｕ接地層１３に接地している。

【００３４】誘電体層１２Ａ、１２Ｂ、１２Ｃは、ベン
ゾシクロブテン膜（以下、ＢＣＢ膜と記す。）を用いて
スピンコート法で形成し、膜厚は、１０〜５０μｍ程度
に形成する。ＢＣＢは誘電損が小さく、周波数が高くな
るほど高周波特性に優位性をもつ材料である。なお、誘
電体層１２Ａ、１２Ｂ、１２Ｃは、ポリイミド膜で形成
してもよい。

【００３５】Ｃｕ接地層１３、Ｃｕ配線層９Ｂ、９Ｃ
は、Ｃｕ配線層９Ａと同様メッキ法により作成される。
Ｃｕ配線層９Ｂには、スパイラルインダクタ１４が形成
され、Ｃｕ配線層９Ｃには、接地パターン１５及び外部
接続用のパッド１６が形成される。このスパイラルイン
ダクタ１４を形成するＣｕ配線層９Ｂのめっき厚は設計
周波数における表皮深さ以上、好ましくは２倍以上とな
っている。

【００３６】スパイラルインダクタ１４は、ＭＩＭキャ
パシタ７、８の上にシールドとなるＣｕ接地層１３を挟
んで形成してあるが、このＣｕ接地層１３の層厚も厚く
形成してあるので、半導体基板上の能動素子の影響を考
慮することなくレイアウトできるようになり、設計の自
由度を高めることができる。なお、このスパイラルイン
ダクタ１４の一端は、誘電体層１２Ｂ及びＣｕ接地層１
３に設けたスルーホール６を介して極板７Ｂと電気的に
接続している。

【００３７】スパイラルインダクタ１４と接地層１３と
の間の誘電体層１２Ｂは、ＢＣＢを用いたＢＣＢ薄膜積
層法を用いて厚く形成することができるため、スパイラ
ルインダクタ１４が接地層１３と接近し過ぎて、高周波
特性が悪くなることがない。

【００３８】接地パターン１５は、半導体装置をフリッ
プチップ実装することを考慮したものであり、これによ
って外部との相互干渉を遮断することができる。なお、
この接地パターン１５は、誘電体層１２Ｂ、Ｃｕ配線層
９及び誘電体層１２Ｃに形成したスルーホール６を介し
てＣｕ接地層１３と電気的に接続されて、接地されてい
る。

【００３９】このように構成すると、高Ｑのインダクタ
を、実装面積をできるだけ小さく抑えた状態で内蔵させ
ることができる。さらに、ＭＩＭキャパシタ７、８の誘
電層となる層間絶縁膜４Ｂを半導体プロセスにより薄く
形成する一方、極板７Ｂ、８Ｂを厚く形成することで、
ＭＩＭキャパシタ７、８は、小面積でも大容量化が実現
できるのと同時に、高周波特性を大幅に改善することが
できる。

【００４０】なお、図１及び図２の例では、能動素子と
キャパシタとが上下方向では重なっていないが、全体の
層数を増やし、接地層または接地パターンを能動素子と
キャパシタの間に挟み、上下方向で重なるような構造と
しても構わない。また、スパイラルインダクタについて
は、高周波特性を更に向上させるために、層数を増や
し、例えば二重構造のスパイラルインダクタとしたり、
磁性体を挟み込んだりしても構わない。また、ＢＣＢ膜
の剥離強度を向上させるため、層数を増やして更に別の
誘電体を挟むなどとしてもよい。

【００４１】（第２の実施の形態）図３は、本発明の第
２の実施の形態の半導体装置を示す分解斜視図であり、
図４は、そのＡ−Ｂ断面図である。第１の実施の形態と
大きく異なる点は、スパイラルインダクタ１４及びこれ
を挟む誘電体層１２Ａ、１２Ｂを、半導体基板の素子形
成側と反対側に形成させた点である。

【００４２】この半導体装置は、半導体基板１の一面に
能動素子２ａ、２ｂや受動素子３が設けられ、その上
に、層間絶縁膜４Ａ、Ａｌ配線層５Ａ、層間絶縁膜４
Ｂ、Ａｌ配線層５Ｂ、層間絶縁膜４Ｃ、Ａｌ配線層５Ｃ
が順に設けられる。また、半導体基板１の他面に、Ｃｕ
接地層１３、誘電体層１２Ａ、Ｃｕ配線層９、誘電体層
１２Ｂが、順に設けられる。

【００４３】層間絶縁膜４Ａ、４Ｂ、４Ｃ及びＡｌ配線
層５Ａ、５Ｂ、５Ｃは、半導体プロセスにより形成さ
れ、層間絶縁膜４Ａ、４Ｂ、４Ｃは、例えばシリコン酸
化（ＳｉＯ２）膜やシリコン窒化（ＳｉＮ４）膜などか
らなる。層間絶縁膜４Ａは能動素子を保護するようにな
っている一方、層間絶縁膜４Ｂは、第１及び第２のＭＩ
Ｍ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キ
ャパシタ７、８の極板間容量形成用の絶縁膜として機能
しており、第１の実施の形態の半導体装置と同様可及的
に薄く形成している。Ａｌ配線層５Ａ及び５Ｂには、そ
れぞれＭＩＭキャパシタ７、８の一方の極板７Ａ、８Ａ
及び他方の極板７Ｂ、８Ｂが形成される。また、Ａｌ配
線層５Ｃには、接地パターン１５及び外部接続用のパッ
ド１６が形成される。

【００４４】Ｃｕ接地層１３、Ｃｕ配線層９は、メッキ
法により作成され、Ｃｕ配線層９には、スパイラルイン
ダクタ１４が形成される。誘電体層１２Ａ、１２Ｂは、
ＢＣＢ膜を用いスピンコート法で形成される。また、ポ
リイミド膜で形成してもよい。

【００４５】したがって、図１及び図２の例と同様、高
周波特性の良好なインダクタが実現可能となる。しか
も、半導体基板１の能動素子形成面と反対側に、シール
ドとなるＣｕ接地層１３を挟んでスパイラルインダクタ
１４を形成しているので、半導体基板上の能動素子２
ａ、２ｂの影響を考慮することなく、スパイラルインダ
クタ１４を設計・配置させることができ、レイアウトの
自由度が高まる。なお、最下層の誘電体層１２Ｂは、ス
パイラルインダクタ１４を保護する目的で形成したもの
であって、必ずしも形成する必要はない。

【００４６】（第３の実施の形態）図５、図６は、本発
明の第３の実施の形態の半導体装置を示す分解斜視図で
あり、図７は、そのＡ−Ｂ断面図である。第２の実施の
形態と大きく異なる点は、半導体基板１を有する図５の
ブロックと、誘電体基板１７を有する図６のブロックを
積層して形成するとともに、スパイラルインダクタ１４
を、誘電体基板１７の一面に形成し、誘電体基板１７の
他面を半導体基板１の素子形成側に積層した点である。

【００４７】図５のブロックは、半導体基板１の一面に
能動素子２ａ、２ｂや受動素子３が設けられ、その上
に、層間絶縁膜４Ａ、Ａｌ配線層５Ａ、層間絶縁膜４
Ｂ、Ａｌ配線層５Ｂ、層間絶縁膜４Ｃ、Ａｌ配線層５Ｃ
が順に設けられる。このブロックは、第２の実施の形態
の半導体装置の半導体基板１の一面側と同様、半導体プ
ロセスで形成され、その構成要素及び機能もほぼ同様で
あるので説明を省略する。

【００４８】図６のブロックは、図５のブロックに積層
されるもので、誘電体基板１７の一面にＣｕ配線層９
Ｂ、誘電体層１２、Ｃｕ配線層９Ｃを順に形成し、他面
にＣｕ配線層９Ａを形成したものである。Ｃｕ配線層９
Ａ、９Ｂ、９Ｃは、メッキ法により作成され、Ｃｕ配線
層９Ｂにはスパイラルインダクタ１４が、Ｃｕ配線層９
Ｃには接地パターン１５及び外部接続用のパッド１６
が、Ｃｕ配線層９Ａには、パッド１６、１６'、接地パ
ッド２２が形成される。また、誘電体層１２は、ＢＣＢ
膜を用いスピンコート法で形成、またはポリイミド膜で
形成される。また、誘電体基板１７としては、ＳｉＯ２
などを用いることができる。

【００４９】図５の半導体基板ブロックと図６の誘電体
ブロックとは、Ｃｕ配線層９ＡとＡｌ配線層５Ｃが接続
するような位置関係で接合される。その結果、図６の誘
電体ブロック側のＣｕ配線層９Ａのパッド１６及び接続
用のパッド１６'が、図５の半導体基板ブロック側のＡ
ｌ配線層５Ｃのパッド１６及びパッド１６'と接続さ
れ、図６の誘電体ブロック側の接地パッド２２が、図５
の半導体基板ブロック側の設置パターン１５と接続され
る。

【００５０】この実施の形態では、大きく工法が異なる
２つの製造方法により、２つのブロックを独立して形成
しておき、その後これらを積み上げて接合するため、製
造時の検査を個別に行うことができ、検査後に良品どう
しを接続することで完成させることができるから、歩留
まりが向上する。しかも、スパイラルインダクタ１４は
半導体基板１上の能動素子２ａ、２ｂの影響を考慮する
ことなく設計できるから、先の第１、第２の実施の形態
と同様に、レイアウトの自由度が高まる。

【００５１】（第４の実施の形態）図８、図９は、本発
明の第４の実施の形態の半導体装置を示す分解斜視図で
あり、図１０は、そのＡ−Ｂ断面図である。第２の実施
の形態と大きく異なる点は、半導体基板１を有する図８
のブロックと、誘電体基板１７を有する図９のブロック
を積層して形成するとともに、スパイラルインダクタ１
４を、誘電体基板１７の一面に形成し、誘電体基板１７
の他面を半導体基板１の素子形成側と反対側に積層した
点である。

【００５２】図８のブロックは、半導体基板１の一面に
能動素子２ａ、２ｂや受動素子３が設けられ、その上
に、層間絶縁膜４Ａ、Ａｌ配線層５Ａ、層間絶縁膜４
Ｂ、Ａｌ配線層５Ｂ、層間絶縁膜４Ｃ、Ａｌ配線層５Ｃ
が順に設けられる。このブロックは、第２の実施の形態
の半導体装置の半導体基板１の一面側と同様、半導体プ
ロセスで形成され、その構成要素及び機能もほぼ同様で
あるので説明を省略する。

【００５３】図９のブロックは、図８のブロックに積層
されるもので、誘電体基板１７の一面にＣｕ配線層９、
誘電体層１２、Ｃｕ接地層１３Ａを順に形成したもので
ある。Ｃｕ配線層９、Ｃｕ接地層１３Ａは、メッキ法に
より作成され、Ｃｕ配線層９にはスパイラルインダクタ
１４が、Ｃｕ接地層にはパッド１６'が形成される。ま
た、誘電体層１２は、ＢＣＢ膜を用いスピンコート法で
形成、またはポリイミド膜で形成される。また、誘電体
基板１７としては、ＳｉＯ２などを用いることができ
る。

【００５４】図８の半導体基板ブロックと図９の誘電体
ブロックとは、Ｃｕ接地層１３Ａのパッド１６'と、半
導体基板１の素子が形成されていない側のＣｕ接地層１
３Ｂに設けたパッド１６'とが接続するような位置関係
で接合される。Ｃｕ接地層１３Ｂは、予めメッキ法によ
り半導体基板１の素子が形成されていない側に設けてお
くのが好適である。

【００５５】この実施の形態では、第１ないし第３の実
施の形態の半導体装置と同様に、ＢＣＢ薄膜積層法を用
いて誘電体層１２をある程度厚く、好ましくは１０μｍ
以上に厚く成長させているため、スパイラルインダクタ
１４とＣｕ接地層１３Ａとが接近し過ぎて高周波特性が
悪くなることがなく、高周波特性の良好なインダクタを
形成することができる。

【００５６】また、半導体基板１の下部に、シールドと
なるＣｕ接地層１３Ａ、１３Ｂを挟んでスパイラルイン
ダクタ１４を形成しているので、半導体基板１上の能動
素子２ａ、２ｂの影響を考慮することなくスパイラルイ
ンダクタ１４を配置させることができるようになり、レ
イアウトの自由度が高まる。

【００５７】さらに第３の実施の形態と同様、大きく工
法が異なる２つの製造方法により、２つのブロックを独
立して形成しておき、その後これらを積み上げて接合す
るため、製造時の検査を個別に行うことができ、検査後
に良品どうしを接続することで完成させることができる
から、歩留まりが向上する。

【００５８】（第５の実施の形態）図１１、図１２は、
本発明の第５の実施の形態の半導体装置を示す分解斜視
図であり、図１３は、そのＡ−Ｂ断面図である。第２の
実施の形態と大きく異なる点は、半導体基板１を有する
図１１のブロックと、誘電体基板１７を有する図１２の
ブロックを積層して形成するとともに、スパイラルイン
ダクタ１４を、誘電体基板１７の一面に形成し、その面
を半導体基板１の素子形成側に積層した点である。

【００５９】図１１のブロックは、半導体基板１の一面
に能動素子２ａ、２ｂや受動素子３が設けられ、その上
に、層間絶縁膜４Ａ、Ａｌ配線層５Ａ、層間絶縁膜４
Ｂ、Ａｌ配線層５Ｂ、層間絶縁膜４Ｃ、Ａｌ配線層５Ｃ
が順に設けられる。このブロックは、第２の実施の形態
の半導体装置の半導体基板１の一面側と同様、半導体プ
ロセスで形成され、その構成要素及び機能もほぼ同様で
あるので説明を省略する。

【００６０】図１２のブロックは、誘電体基板１７の一
面にＣｕ配線層９、誘電体層１２、Ｃｕ接地層１３を順
に形成したものである。Ｃｕ配線層９、Ｃｕ接地層１３
は、メッキ法により作成され、Ｃｕ配線層９にはスパイ
ラルインダクタ１４が、Ｃｕ接地層にはパッド１６'が
形成される。誘電体層１２は、ＢＣＢ膜を用いスピンコ
ート法で形成、またはポリイミド膜で形成される。ま
た、誘電体基板１７としては、ＳｉＯ２などを用いるこ
とができる。

【００６１】図１１の半導体基板ブロックと図１２の誘
電体ブロックとは、Ｃｕ接地層１３のパッド１６'と半
導体基板１のＡｌ配線層５Ｃに設けたパッド１６'とが
接続するような位置関係で接合される。図１２のブロッ
クのサイズは、図１１のブロックのサイズより小さく形
成され、図１１の接続用パッド１６から外部回路への接
続は、ワイヤボンディング１８によって行なう。

【００６２】この実施の形態では、第３及び第４の実施
の形態の半導体装置と同様、工法が異なる２つの製造方
法により、２つのブロックを独立して形成しておき、そ
の後これらを積み上げて接合するため、製造時の検査を
個別に行うことができ、検査後に良品どうしを接続する
ことで完成させることができるから、歩留まりが向上す
る。しかも、スパイラルインダクタ１４は半導体基板１
上の能動素子２ａ、２ｂの影響を考慮することなく設計
できるから、先の第１ないし第４の実施の形態と同様
に、レイアウトの自由度が高まる。

【００６３】なお、構造部Ｃの誘電体基板１７は、Ｓｉ
Ｏ２の替わりに、半導体基板に代えても良い。また、外
部回路との接続用パッド１６は、半導体基板１の裏面に
形成し、内部はビアホールで接続するように、親基板な
どにバンプを用いて接続するようにしてもよい。

【００６４】（第６の実施の形態）図１４、図１５は、
本発明の第６の実施の形態の半導体装置を示す分解斜視
図であり、図１６は、そのＡ−Ｂ断面図である。第２の
実施の形態と大きく異なる点は、半導体基板１を有する
図１４のブロックと、誘電体基板１７を有する図１５の
ブロックを積層して形成するとともに、スパイラルイン
ダクタ１４を、誘電体基板１７の一面に形成し、誘電体
基板１７の他面を半導体基板の素子形成側に積層すると
共に、スパイラルインダクタ１４と半導体基板のパッド
とをワイヤボンディング１８で接続した点である。

【００６５】図１４のブロックは、半導体基板１の一面
に能動素子２ａ、２ｂや受動素子３が設けられ、その上
に、層間絶縁膜４Ａ、Ａｌ配線層５Ａ、層間絶縁膜４
Ｂ、Ａｌ配線層５Ｂ、層間絶縁膜４Ｃ、Ａｌ配線層５Ｃ
が順に設けられる。このブロックは、第２の実施の形態
の半導体装置の半導体基板１の一面側と同様、半導体プ
ロセスで形成され、その構成要素及び機能もほぼ同様で
あるので説明を省略する。

【００６６】図１５のブロックは、誘電体基板１７の一
面にＣｕ配線層９Ａ、誘電体層１２、Ｃｕ配線層９Ｂを
順に形成したものである。Ｃｕ配線層９Ａ、９Ｂは、メ
ッキ法により作成され、Ｃｕ配線層９Ａにはスパイラル
インダクタ１４が、Ｃｕ配線層９Ｂにはパッド１６'が
形成される。誘電体層１２は、ＢＣＢ膜を用いスピンコ
ート法で形成、またはポリイミド膜で形成される。図１
５の誘電体ブロックは、図１４の半導体基板ブロックの
接地層１５上に配置され、Ａｌ配線層５Ｃの形成された
パッド１６とＣｕ配線層９Ｂに形成されたパッド１６Ｂ
とが、ワイヤボンデイング１８により接続されている。

【００６７】この実施の形態では、第３ないし第５の実
施の形態の半導体装置と同様、工法が異なる２つの製造
方法により、２つのブロックを独立して形成しておき、
その後これらを積み上げて接合するため、製造時の検査
を個別に行うことができ、検査後に良品どうしを接続す
ることで完成させることができるから、歩留まりが向上
する。しかも、スパイラルインダクタ１４は半導体基板
１上の能動素子２ａ、２ｂの影響を考慮することなく設
計できるから、先の第１ないし第５の実施の形態と同様
に、レイアウトの自由度が高まる。

【００６８】

【発明の効果】以上の説明から明らかなように、半導体
基板若しくはガラス基板の上部又は下部に、導体層と誘
電体層とを交互に積層した薄膜多層構造体が、半導体プ
ロセス若しくはガラス基板とは異なるプロセスにより形
成されているとともに、導体層に半導体基板若しくはガ
ラス基板上の回路と接続してスパイラルインダクタが形
成されており、実装面積を最小限に抑えた状態で、周波
数特性の良好なインダクタを内蔵した半導体装置が実現
できるようになる。

【図面の簡単な説明】

【図１】第１の実施の形態の半導体装置を示す分解斜視
図

【図２】第１の実施の形態の半導体装置の要部断面図

【図３】第２の実施の形態の半導体装置を示す分解斜視
図

【図４】第２の実施の形態の半導体装置の要部断面図

【図５】第３の実施形態の半導体装置の半導体基板ブロ
ックを示す分解斜視図

【図６】第３の実施形態の半導体装置の誘電体ブロック
を示す分解斜視図

【図７】第３の実施の形態の半導体装置の製造時の組み
付け状態を示す断面図

【図８】第４の実施の形態の半導体装置の半導体基板ブ
ロックを示す分解斜視図

【図９】第４の実施の形態の半導体装置の誘電体ブロッ
クを示す分解斜視図

【図１０】第４の実施の形態の半導体装置の製造時の組
み付け状態を示す断面図

【図１１】第５の実施の形態の半導体装置の半導体基板
ブロックを示す分解斜視図

【図１２】第５の実施の形態の半導体装置の誘電体ブロ
ックを示す分解斜視図

【図１３】第５の実施の形態の半導体装置の製造時の組
み付け状態を示す断面図

【図１４】第６の実施の形態に係る半導体装置の半導体
基板ブロックを示す分解斜視図

【図１５】第６の実施の形態に係る半導体装置の誘電体
ブロックを示す分解斜視図

【図１６】第６の実施の形態の半導体装置の製造時の組
み付け状態を示す断面図

【図１７】従来の半導体装置を示す分解斜視図

【符号の説明】

１・・・・・半導体基板 ２ａ・・・・能動素子 ２ｂ・・・・能動素子 ３・・・・・受動素子 ４Ａ・・・・層間絶縁膜 ４Ｂ・・・・層間絶縁膜 ５・・・・・Ａｌ配線層 ５Ａ・・・・Ａｌ配線層 ５Ｂ・・・・Ａｌ配線層 ５Ｃ・・・・Ａｌ配線層 ６・・・・・スルーホール ７・・・・・（第１）ＭＩＭキャパシタ ７Ａ・・・・一方の極板 ７Ｂ・・・・他方の極板 ８・・・・・（第２）ＭＩＭキャパシタ ８Ａ・・・・一方の極板 ８Ｂ・・・・他方の極板 ９・・・・・Ｃｕ配線層 ９Ａ・・・・Ｃｕ配線層 ９Ｂ・・・・Ｃｕ配線層 ９Ｃ・・・・Ｃｕ配線層 １２・・・・誘電体層（ＢＣＢ薄膜層） １２Ａ・・・誘電体層（ＢＣＢ薄膜層） １２Ｂ・・・誘電体層（ＢＣＢ薄膜層） １２Ｃ・・・誘電体層（ＢＣＢ薄膜層） １３・・・・Ｃｕ接地層 １３Ａ・・・Ｃｕ接地層 １３Ｂ・・・Ｃｕ接地層 １４・・・・スパイラルインダクタ １５・・・・接地パターン １６・・・・パッド １６'・・・・パッド １７・・・・誘電体基板（ガラス基板） １８・・・・ワイヤボンデイング

───────────────────────────────────────────────────── フロントページの続き (72)発明者 五寳 健治 神奈川県川崎市多摩区東三田３丁目10番１ 号 松下技研株式会社内 Ｆターム(参考） 5F038 AC02 AC17 AZ04 CA12 DF02 EZ02 EZ11

Claims (24)

【特許請求の範囲】
1. 【請求項１】 回路が形成された半導体基板と、複数の
   誘電体層と、複数の導体層と、前記半導体基板上の回路
   と前記導体層とを接続する接続手段とを有する半導体装
   置であって、 前記導体層に、前記半導体基板上の回路と接続するスパ
   イラルインダクタ及びＭＩＭキャパシタが形成されてお
   り、 前記複数の導体層の内、少なくとも前記スパイラルイン
   ダクタが形成される導体層は、半導体プロセスとは異な
   るプロセスにより、半導体プロセスにより形成される導
   体層より厚く形成される半導体装置。
2. 【請求項２】 請求項１記載の半導体装置であって、 前記複数の誘電体層の内、少なくとも前記スパイラルイ
   ンダクタが形成される導体層と他の回路及び素子が形成
   される層とを分離する分離誘電体層は、半導体プロセス
   とは異なるプロセスにより、半導体プロセスにより形成
   される誘電体層より厚く形成される半導体装置。
3. 【請求項３】 請求項２記載の半導体装置であって、 前記他の回路及び素子が形成される層と前記分離誘電体
   層との間に、半導体プロセスとは異なるプロセスによ
   り、半導体プロセスにより形成される導体層より厚く形
   成される接地層が形成される半導体装置。
4. 【請求項４】 請求項１ないし３のいずれか１項記載の
   半導体装置であって、 前記スパイラルインダクタが形成される導体層の厚さ
   が、回路動作周波数における表皮深さの２倍以上である
   半導体装置。
5. 【請求項５】 請求項１ないし４のいずれか１項記載の
   半導体装置であって、 前記ＭＩＭキャパシタの一方の極板が形成される導体層
   は、半導体プロセスとは異なるプロセスにより、半導体
   プロセスにより形成される導体層より厚く形成される半
   導体装置。
6. 【請求項６】 請求項５記載の半導体装置であって、 前記ＭＩＭキャパシタの一方の極板が形成される導体層
   の厚さが、回路動作周波数における表皮深さの２倍以上
   である半導体装置。
7. 【請求項７】 請求項１ないし４のいずれか１項記載の
   半導体装置であって、 前記分離誘電体層は、誘電体基板である半導体装置。
8. 【請求項８】 請求項１ないし６のいずれか１項記載の
   半導体装置であって、 前記分離誘電体層は、ベンゾシクロブテン膜である半導
   体装置。
9. 【請求項９】 請求項８項記載の半導体装置であって、 前記ベンゾシクロブテン膜は、スピンコータで形成され
   る半導体装置。
10. 【請求項１０】 請求項１ないし６のいずれか１項記載
    の半導体装置であって、 誘電体層が、ポリイミド膜である半導体装置。
11. 【請求項１１】 請求項２ないし１０のいずれか１項記
    載の半導体装置であって、 前記分離誘電体層の厚みが１０μｍ以上である半導体装
    置。
12. 【請求項１２】 回路が形成された半導体基板と、誘電
    体基板と、複数の誘電体層と、複数の導体層と、前記半
    導体基板上の回路と前記導体層とを接続する接続手段と
    を有する半導体装置であって、 前記導体層に、前記半導体基板上の回路と接続するスパ
    イラルインダクタ及びＭＩＭキャパシタが形成されてお
    り、 前記複数の導体層の内、少なくとも前記スパイラルイン
    ダクタが形成される導体層は、前記誘電体基板上に、半
    導体プロセスとは異なるプロセスにより、半導体プロセ
    スにより形成される導体層より厚く形成される半導体装
    置。
13. 【請求項１３】 請求項１２記載の半導体装置であっ
    て、 前記誘電体基板上の回路及び素子を形成した回路部と、
    半導体基板状の回路との間に、半導体プロセスにより形
    成される誘電体層より厚い分離誘電体層が、半導体プロ
    セスとは異なるプロセスにより形成される半導体装置。
14. 【請求項１４】 請求項１２又は１３記載の半導体装置
    であって、 前記誘電体基板上の回路及び素子を形成した回路部と、
    半導体基板状の回路との間に、半導体プロセスにより形
    成される導体層より厚く形成される接地層が形成される
    半導体装置。
15. 【請求項１５】 請求項１２ないし１４のいずれか１項
    記載の半導体装置であって、 前記スパイラルインダクタが形成される導体層の厚さ
    が、回路動作周波数における表皮深さの２倍以上である
    半導体装置。
16. 【請求項１６】 請求項１２又は１５記載の半導体装置
    であって、 前記誘電体基板上の回路及び素子を形成した回路部と、
    半導体基板状の回路とが、ワイヤボンデイングにより接
    続されている半導体装置。
17. 【請求項１７】 請求項１２ないし１４記載の半導体装
    置であって、 誘電体基板上の回路や素子を形成した回路部と、半導体
    基板上の回路とが、バンプにより接続されている半導体
    装置。
18. 【請求項１８】 請求項１２ないし１７のいずれか１項
    記載の半導体装置であって、 前記誘電体基板の替わりに第２の半導体基板が利用され
    る半導体装置。
19. 【請求項１９】 請求項１８記載の半導体装置であっ
    て、 前記第２の半導体基板表面には回路及び素子が形成され
    ていない半導体装置。
20. 【請求項２０】 請求項１ないし１９いずれか１項記載
    の半導体装置であって、 前記前記スパイラルインダクタが形成される導体層及び
    前記接地層は、銅メッキ層である半導体装置。
21. 【請求項２１】 請求項１ないし２０いずれか１項記載
    の半導体装置であって、 前記ＭＩＭキャパシタの極板間絶縁体となる誘電体層の
    厚みが５μｍ以下である半導体装置。
22. 【請求項２２】 請求項２１記載の半導体装置であっ
    て、 ＭＩＭキャパシタの極板間絶縁体となる誘電体層の誘電
    率が他の誘電体層と比べて高い半導体装置。
23. 【請求項２３】 請求項１ないし２２いずれか１項記載
    の半導体装置であって、 前記スパイラルインダクタ又はＭＩＭキャパシタと重な
    る半導体基板又は第２の半導体基板の一部分が、掘削又
    は切除されている半導体装置。
24. 【請求項２４】 請求項１ないし２３いずれか１項記載
    の半導体装置であって、 半導体基板上の回路及び前記導体層に少なくとも一部が
    ビアホールで接続されている半導体装置。