JP2002140900A - マイクロコードと有限状態機械セルフテストを組み合わせるプログラマブル・メモリビルトイン・セルフテスト - Google Patents

マイクロコードと有限状態機械セルフテストを組み合わせるプログラマブル・メモリビルトイン・セルフテスト

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    • G11C29/16—Implementation of control logic, e.g. test mode decoders using microprogrammed units, e.g. state machines

Abstract

(57)【要約】 （修正有） 【課題】 複合組込み型メモリ構成複合マイクロコード
と有限状態機械セルフテストを組み合わせるプログラマ
ブル・メモリ・ビルトイン・セルフテスト回路を提供す
る。 【解決手段】 有限状態機械（ＦＳＭ）は、メモリ構造
と同一のチップ上のハードウェアのセルフテスト順序中
に、メモリ構造に加えられる信号の生成の制御のために
使用される。ＦＳＭベースの命令生成器が必要とするエ
リアは、それのマイクロコード命令を保管するのに必要
なエリアに比べてかなり少なく、ビルトイン・セルフテ
スト（ＢＩＳＴ）コントローラがモジュラ・アーキテク
チャを持つことを可能にし、ＢＩＳＴ構成用のハードウ
ェア設計が再使用できる結果、新しいメモリ設計にＢＩ
ＳＴ構成を適用するための設計コストが低減される。有
限状態機械が所望の状態で進行する際の逐次的性質は、
高速データ転送回路へのアクセスをする場合の信号キャ
プチャ制御に特に適している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般にメモリ構造
のテストに関し、より詳細には、超大規模集積回路（Ｖ
ＬＳＩ）に含まれるメモリ構造のテストに関する。
【０００２】
【従来の技術】集積回路の集積密度が増大したことによ
り、単一の半導体チップに含むことのできる回路の性能
および機能性が大幅に高まっている。言うまでもなく、
機能性が高まると回路がより複雑になることが避けられ
ず、現行技術では、加算器、プロセッサ、論理配列、バ
ッファ、デコーダ、レベル変換器など、機能的に区別さ
れた多くの領域が単一チップ上に含まれることがある。
このような機能的に区別された領域は、異なるクロック
速度や時には異なる電圧でも動作するように設計される
ことが多いが、一方で一般には同期化された様式で互い
と通信することが必要とされる。
【０００３】記憶装置の設計およびその製造過程は非常
に高度なものとなり、その結果製造工程コストが非常に
低くなり、メモリ・セル・エリアは非常に小さくなって
いる。したがって現在では、比較的多数の記憶セルをデ
ジタル信号処理回路とともに単一のチップ上に形成する
ことが実用的であり、さらに、チップ上の機能コンポー
ネント間の通信にマルチポート・メモリを使用すると極
めて高速かつ効率的であることが分かり、比較的広く使
用されるようになっている。このようなメモリは、集積
回路チップ上に記憶機能以外の機能を有する回路ととも
に含まれる場合に、一般に組込み型メモリ（embedded m
emory）と呼ばれる。
【０００４】それでも特にデータを容量的に保管する動
的タイプのメモリ・セルは比較的精巧なデバイスであ
り、使用開始後に劣化の損傷を受けやすい。このような
デバイスが機能的領域またはコンポーネント間の通信や
データ転送に使用されると、記憶の信頼性がチップ全体
の適切な動作に対して極めて危機的なものになる。した
がって操作容易性を確実にするために、記憶セルを定期
的にテストするか、あるいはチップのパワーアップなど
特定の作動状態においてテストすることが望ましい。
【０００５】しかし特にチップ・スペースおよび外部接
続が限られている場合は、テストのために組込み型メモ
リにアクセスすることが困難なことが多い。この理由か
ら、チップ自体にセルフテスト回路を形成することが好
ましい。こうした構成は多数のタイプが知られており、
一般にはビルトイン・セルフテスト（ＢＩＳＴ）回路ま
たはエンジンと呼ばれる。選択されたテスト方法論に基
づいて、テスト・シーケンスを動的に変更させることが
できる形態のＢＩＳＴ回路が開発されている。ＢＩＳＴ
に効率的に割当てられるチップ・スペースの量は非常に
限られており、一般にはテストする記憶装置のエリアの
約２％である。このエリアには、メモリ構造のセルフテ
ストに必要なすべてのコンポーネントが含まれる。
【０００６】通信および他機能を容易にする組込み型メ
モリの設計も、いくつかの種類および形態が開発されて
いる。組込み型メモリへのデータ、アドレス、制御信号
の入力が別の組込み型メモリからのものである場合、そ
の組込み型メモリは従属性であるということになる。そ
うでない場合、その組込み型メモリは独立性であるとい
うことになる。従属性メモリがある場合、データ、アド
レスあるいは制御信号、またはそれらすべてを供給して
いる組込み型メモリはソースと呼ばれ、データ、アドレ
ス、または制御信号を受け取る従属組込み型メモリはシ
ンク（sink）と呼ばれる。
【０００７】また従属メモリのデータ、アドレスまたは
制御信号などのメモリ・コンポーネントは、所望のメモ
リ動作に応じてその機能を任意に選択できる論理を通じ
て、同一の従属メモリの入力にフィード・バックするこ
とができる。このタイプの独立（self-dependent）のメ
モリ構造は、複合従属メモリ構造と呼ばれる。上記のフ
ィードバックがない場合、そのメモリは単純従属メモリ
構造と呼ばれる。１つのＲＡＭがアドレスまたはデータ
を別のＲＡＭに供給する２つの例示的単純従属ＲＡＭ構
造と、複合従属メモリ構造をそれぞれ、図１、図２、図
３に示す。これらの図は従属メモリ構造の高レベルな説
明を例証するものであり、本発明に関して従来技術であ
るとは認められない。
【０００８】複合従属メモリ構造中のメモリ・コンポー
ネントのフィードバックにより、特にこのようなメモリ
を用いなければならない動作の組み合わせが多数ある場
合にテストは複雑になり、概してその結果高いテスト論
理オーバーヘッドが生じる。例えばマルチポート・メモ
リをテストする場合、単一ポート・メモリに対する従来
のテストに加えて、隣接するポートのビット・ラインと
アドレス・デコーダ間のショートといった生じる可能性
のある相互作用をテストしなければならない。さらに、
高速データ・バスに隣接していることが複合従属メモリ
構造の特徴である。こうした高速バスも、それらの間で
起こりうるショートについてテストしなければならな
い。これらのバスへのアクセスは組込み型メモリ構造を
通じてのみ可能であり、またバスは複合従属メモリ構造
のフィードバック・ループの一部なので、連続的動作の
テスト・パターンが必要とされる。
【０００９】ＢＩＳＴ構造は特定のアプリケーションお
よびメモリ構成に適応させなければならず、またチップ
設計に組み込まなければならないので、基本的なＢＩＳ
Ｔユニット・ハードウェアの修正を必要とせずに、異な
るテスト・アルゴリズムを提供するためのプログラマブ
ルＢＩＳＴアーキテクチャが開発されている。プログラ
マブルＢＩＳＴモジュールには例えば、プログラマブル
ＢＩＳＴコントローラと、テスト・データ、アドレス、
制御信号の生成を制御するための他のコンポーネントを
含むことができる。例示的なマイクロコード・ベースの
プログラマブルＢＩＳＴアーキテクチャ１０を図４に示
す（これは高レベルの説明であり、本発明に関して従来
技術であるとは認められない）。
【００１０】メモリＢＩＳＴコントローラ２０は、コン
トローラ２０中の命令ストア・モジュール４０に保管さ
れたサポートされる命令セットの観点から記述されるメ
モリ・テスト・アルゴリズムに従って、所望のテスト信
号を供給するのに必要なストレージ量を減らすために、
マイクロコード・ベースのコントローラと、命令デコー
ド論理を含む。したがって命令ストア・モジュール４０
のサイズは必要命令の数によって決まり、ＢＩＳＴユニ
ットのエリア・オーバーヘッドに対して最大の割合を占
める。
【００１１】プログラマブルＢＩＳＴコントローラ２０
およびそのコンポーネント内でのプロセスの流れを図５
に示す（これも本発明に関して従来技術であるとは認め
られない）。３０、３１に示すように、テスト・アルゴ
リズムが設計されコンパイルされると、プログラマブル
ＢＩＳＴコントローラは、例えば外部のテスタを通じ
て、選択されたテスト・アルゴリズムを表す命令セット
によって初期化される３２。３４で最後の命令であると
判定されテスト・プロセスを終了する場合以外は、最初
の命令が命令デコード論理３５にディスパッチされる
（３３）。その命令は１つまたは複数のテスト信号パタ
ーンにデコードされて順次メモリに加えられ、同時にそ
の応答が集められおそらくは評価される。次いで次の命
令がフェッチまたはディスパッチされ、プロセスは、テ
スト・パターンを生成するための命令がすべて実行され
るまで繰り返される。
【００１２】複合組み込みマルチポート・メモリ構造の
テストには特に複雑なテスト・アルゴリズムが必要であ
るが、このアルゴリズムも、多数の命令と、一般には上
記で触れた２％のエリア・オーバーヘッドの制限内では
提供することのできない大型のマイクロコード・ベース
・コントローラを必要とする。したがってプログラマブ
ルＢＩＳＴアーキテクチャは、複合マルチポート・メモ
リ構造に効率的に適用することができない。エリア・オ
ーバーヘッドに対する唯一の代替策はテスト手順の徹底
性を低減することであるが、これはメモリ構造の高信頼
性を確保しなければならないために実行には適さない。
【００１３】さらに、マルチポート複合メモリ構造のテ
ストが可能なプログラマブルＢＩＳＴアーキテクチャの
ために多数の命令セットを開発し、コンパイルするため
の設計労力およびコストと、その命令セットをチップ上
に組み込んだＢＩＳＴ回路の設計により、チップの設計
コストが大幅に増すことが認識されよう。ＢＩＳＴコン
トローラと、テスト中のメモリに加えられる各信号に対
する命令デコード論理の個々の部分と見なすことのでき
る、図４に示すような周辺装置３０とを再設計せずに、
テストする異なる回路に適応できるようにすることがプ
ログラマブルＢＩＳＴ回路の基本の目標なので、この追
加のコストについては特に意識される。言うまでもな
く、カスタムハードウェア設計に対する必要性を回避す
ることの利点は、多数の追加命令に適合させるためにそ
のハードウェア設計を広範囲にわたって修正しなければ
ならない場合には失われてしまう。さらにストレージ・
スペースが比較的大きい場合にはこのようなプログラマ
ブルＲＯＭのテストも難しいので、プログラマブルＲＯ
Ｍにおける命令の供給は、それ自体自滅的（self-defea
ting）な部分がある。
【００１４】
【発明が解決しようとする課題】したがって本発明の目
的は、複合マルチポート組込み型メモリ構造をテストす
るための、エリア上効率的なプログラマブルＢＩＳＴ構
成を提供することである。
【００１５】本発明の別の目的は、ハードウェアの修正
やマイクロコード・ベースのプログラマブルＢＩＳＴ回
路の再設計を必要としない、複合マルチポート・メモリ
構造に適した多数のテスト命令を提供することである。
【００１６】本発明の別の目的は、設計コストを最小限
に抑えて、複合マルチポート・メモリ構造に適応するこ
とのできるＢＩＳＴ回路の汎用設計を提供することであ
る。
【００１７】本発明の別の目的は、セルフテスト手順の
所与の複合性に対してチップ・エリアが縮小されたＢＩ
ＳＴ回路を提供することである。
【００１８】
【課題を解決するための手段】本発明の上記の目的およ
び他の目的を達成するために、集積回路用のビルトイン
・セルフテスト（ＢＩＳＴ）構成と、そのようなＢＩＳ
Ｔ構成を含んだ集積回路が提供され、ＢＩＳＴ構成に
は、加えられた命令に応答するテスト信号を生成するた
めの命令デコーダと、命令を命令デコーダに供給するた
めのマイクロコード命令ストアと、複数の命令を生成し
て、それを前記マイクロコード命令ストアによる出力で
あるテスト固有命令に応答する、命令デコーダに供給す
る有限状態機械とが含まれる。
【００１９】本発明の別の態様によるとメモリをテスト
する方法が提供され、この方法には、命令を命令ストア
からディスパッチするステップと、テスト固有命令が命
令ストアからディスパッチされるのに応答して命令生成
器を活動化するステップと、複数の命令を生成し、それ
を命令生成器から命令デコーダに送達するステップと、
命令ストアからディスパッチされた他の命令を命令デコ
ーダに送達するステップが含まれる。
【００２０】有限状態機械を使用して、保管された命令
を命令ストアから送達するのに並列して命令を生成する
ことにより、ＢＩＳＴ構成のためにチップ・スペースを
より効率的に利用することができる。さらに有限状態機
械が状態から状態へ遷移する際の逐次的性質により、テ
ストの結果にそれ以外の方法ではアクセスできないとき
に、テスト信号シーケンスのテスト信号間に散在する時
間におけるデータ・キャプチャを援助する命令が容易に
生成できるようになる。
【００２１】ＦＳＭの設計方法論は十分に練られたもの
であり、チップ・レイアウトは比較的単純な動作の記述
で大幅に自動化できるので、有限状態機械を使用するこ
と自体によりチップ設計がある程度節減される。この発
明（ＦＳＭをモジュラ命令生成器として提供する）の好
ましい形態のアーキテクチャにより、ＢＩＳＴアーキテ
クチャ・モジュールの既存モジュールを再使用し節約的
に修正することが可能になり、新チップの設計コストが
さらに削減される。
【発明の実施の形態】
【００２２】次に図面、詳細には図６に、この発明によ
る機能強化型のプログラマブル・メモリＢＩＳＴモジュ
ールを非常に概念化した図を示す。図の命令デコーダ３
０およびマイクロコード・ストア４０などエレメントの
一部は、図４に示す上記のプログラマブルＢＩＳＴアー
キテクチャ中に示した対応するエレメントと実質的に類
似のものである。ただし下記で図７との関連で説明する
ように、命令ストア４０に保管されたマイクロコード
は、図４のアーキテクチャで使用されるものとはやや変
えられている。本発明によるＢＩＳＴコントローラ２
０’については、図９に関連して下記でより完全に説明
する。
【００２３】ＢＩＳＴモジュール１００のフィーチャで
特に特徴的なのは、有限状態機械（ＦＳＭ）を備える命
令生成モジュール１１０の使用である。概念的には、有
限状態機械は有限数の状態のいずれか１つをとることが
できる回路を備え、状態間の変化は任意ではあるが指定
された条件に応答して実行され、各状態は、総称して動
作と呼ぶこともある１つまたは複数のアクションと関連
付けることができる。複数の条件または入力の各々に対
して許可される状態間の変化は、状態シーケンスを形成
するように定義してもよい。状態シーケンスは、呈され
る条件やテスト手順の過程で得られるテスト結果に応じ
て可変であってもよい（例えばブランチを提供してもよ
い）。
【００２４】テストに適した例示的な状態機械が図８に
示され、ＦＳＭは２つの入力および２つの出力を有する
５つの状態を含んでいる。２つの入力信号はＦＳＭを活
動化し、状態間の遷移の際にＦＳＭでとられる経路をそ
れぞれ決定する。２つの出力信号はそれぞれ、データ値
Ｄと、アドレス・カウンタを増分する信号である。デー
タ値（非データ値）Ｄ（ＤＢ）は、読み出すべき予測の
結果の極性かまたはメモリ・セルに書き込むべきデータ
の極性を判定するのに使用される。状態間の遷移は矢印
で表され、遷移が応答する条件／入力および出力値（例
えばＤ，０）は、状態遷移を表す各矢印の横に示され
る。一般にこのような状態機械は、集積回路として形成
される場合、あるいは例えば条件レジスタ中の信号によ
って制御されるトランスミッション・ゲートといった回
路部分として形成される場合に、非常に容易にかつ極め
てコンパクトなフットプリントで実現することができ
る。
【００２５】したがって特にメモリ・テストに関して
は、有限状態機械は、任意で長い状態シーケンスを供給
するように調整することができ、さらに命令デコーダと
の組み合わせにより、各状態は相当の長さのテスト・パ
ターン・シーケンスを生成することができる。さらにプ
ログラマブル・マイクロコード・ベース・コントローラ
との組み合わせにより、マイクロコードからもテスト・
パターンを生成することができ、下記で詳細に説明する
ように、本発明によると任意数のＦＳＭをＢＩＳＴモジ
ュールで使用することもできる。
【００２６】言うまでもなく、ＦＳＭの数は実際上はＢ
ＩＳＴモジュールのチップ・スペースの制約によって制
限される。ただし使用される各ＦＳＭは、ストレージか
ら供給できるほぼ同数のマイクロコード命令に必要とさ
れるエリアに対して、チップ・エリアを相当量節減す
る。さらにＦＳＭは、知られている方法論により、所望
の動作の比較的単純な記述から容易に設計することがで
き、またチップ・レイアウトは大幅に自動化することが
できる。この発明で利用され、本発明によるＢＩＳＴモ
ジュール中のマイクロコード・ベースのＢＩＳＴコント
ローラと組み合わされるＦＳＭは実質的にモジュラであ
り、図６に示すように所望の設計に事実上「プラグ・イ
ン」することができる。
【００２７】次いで図７に、本発明による例示的マイク
ロコード・コマンドを示す。従属メモリ構造のテストで
は、すべてのメモリ・セルからの読出しおよびすべての
メモリ・セルへの書込みを行う通常の命令と、固有のア
ドレス位置からの読出しまたはそこへの書込み動作を実
行するためのアドレス特定命令を、プログラマブルＢＩ
ＳＴモジュールがサポートすることが必要である。ＦＳ
Ｍ命令生成モジュールの活動化は、テスト固有命令と呼
ばれる特別な命令をマイクロコード・ベースのコントロ
ーラで実行することにより行われ、この命令は、８ビッ
トのプレ命令およびテスト・データ・パターン・フィー
ルドを作成するビット・セット（例えば３９ビット）を
備えることが好ましい。
【００２８】マイクロコード・パターンまたはフォーマ
ットは、当業者には下記の種々のフィールドから明らか
になろう多くの形態のいずれをとることができるが、こ
れらのフィールドは好ましいと考えられるものであり、
本発明を適切に実行するためにその順序、サイズ、数は
重要ではない。例えばプレ命令フィールドの第１ビット
は命令が有効であるか否かを示す。第２および第３のビ
ットは、テスト固有命令など命令タイプを指定する。そ
れに続く４つの各ビットは、結果としてＦＳＭベースの
命令生成モジュールを活動化するメモリ・テスト・アル
ゴリズムのタイプを示す。プレ命令フィールドの最後の
ビットは、従属メモリ構造のどのメモリ・コンポーネン
トがテストされているのかを示す。
【００２９】同様にテスト・データ・パターン・フィー
ルドでは、最初の２ビットは、テスト中のメモリを初期
化するのに使用されるテスト・データ・パターンを示
す。次の３ビットのフィールドは、フィールドの残りで
それぞれ指定される４ビットのテスト・データ・パター
ンの数を示す。これらの４ビット・データ・パターン
は、テスト中のメモリに加えられる真および補数（the
true and complement）のテスト・データ・パターンを
指定する。残りのビットはいずれも単純に使用されな
い。
【００３０】使用される命令生成モジュール・グループ
はテスト固有モジュール１３０と呼ばれ、図９から明ら
かなように、各命令生成モジュールは基本的にＦＳＭベ
ースのマイクロコントローラ１１０である。描写が内部
では異なった表現になっているが、図６および図９がど
ちらも、本発明による機能強化型のＢＩＳＴコントロー
ラの機能部分を高レベルに描写していることを理解され
たい。図６はより概念的な図であり、図９はより機能的
な図である。
【００３１】詳細には図９のレイアウトは、命令ストア
・モジュール４０あるいは命令生成モジュールの１つの
どちらかが、バス１４０を通じて命令デコード・モジュ
ール３０に信号を供給し、それに対して命令デコード・
モジュール３０がテスト中のメモリを用いるための信号
を供給することを示すものである。制御信号および状況
信号が、命令ストア・モジュールと任意のアクティブな
命令生成モジュールの双方に供給される一方で、いずれ
の特定の命令生成モジュール１１０の活動化は、接続１
５０で示されるように命令ストア・モジュール４０から
読み出されたマイクロコードによって制御される。すな
わち、ＦＳＭおよびＦＳＭパラメータに対する活動化／
非活動化信号は、マイクロコード・ベースのコントロー
ラから命令生成モジュールに供給され、「最後の命
令」、「有効な命令」、「モジュール・アクティブ」、
「完了」の信号は、命令生成モジュールからマイクロコ
ード・ベースのコントローラ／命令モジュールに送信さ
れる。
【００３２】具体的には、マイクロコード命令を命令ス
トア・モジュール４０からデコード・モジュール３０に
直接供給すべき場合、その命令は接続１６０を通じてバ
ス１４０に直接置かれる。ただし、マイクロコード命令
のプレ命令の第２および第３のビットがテスト固有命令
を示し、第４から第７のビットが特定のＦＳＭベースの
コントローラ／命令生成モジュール１１０を示す場合、
そのＦＳＭベース・コントローラは活動化され、バス・
ポートはその出力を受け取って、ＦＳＭの各状態シーケ
ンスに対応する信号または信号シーケンスを命令デコー
ド・モジュール３０に送達するように制御される。
【００３３】命令デコード・モジュールが、命令ストア
・モジュールからのマイクロコード命令か、またはアク
ティブな命令生成モジュール１１０からの最後の命令信
号に対応するテスト信号の送信を完了すると、別のマイ
クロコード命令が命令ストア・モジュール４０から呼び
出され、同一または別の命令生成モジュールを実際に活
動化することができる。マイクロコード命令で指定され
る命令生成モジュールがない場合命令はノー・オペレー
ション・コマンドとして処理され、いくつかのメモリ構
成のために作成されたマイクロコード命令セットを、よ
り単純なメモリ構成で使用するか、または数個のマイク
ロコード命令だけによって呼び出される１つまたは複数
の命令生成モジュールを追加することにより、より複雑
なメモリ構成に拡張することができる。
【００３４】次いで図１０の流れ図を参照して、本発明
の好ましい動作モードを詳細に説明する。図の動作の他
のシーケンスが可能であり、これは当業者には下記の好
ましい動作モードの説明から明らかになろうことが認識
されよう。
【００３５】セルフテストのプロセスは、外部から加え
られるテスト・コマンド（例えば外部のテスタから）に
よって開始されるか、または、関連付けられた外部また
は内部の読出し専用メモリなどから読み出されたチップ
のパワーアップ・シーケンス中のコマンドなど、内部で
生成されるコマンドによって開始される。そのような信
号またはコマンドに応答して、各メモリ・セルの内容を
所定の所望のデジタル論理状態にセットすることによ
り、テストするメモリ構造が２００に示すように初期化
され、２０１に示すように最初の命令ビットがアサート
される。初期化が完了すると、２０５に示すようにマイ
クロコード命令が命令ストア・モジュール４０（図９）
からディスパッチされる。上記で触れたように、この命
令は図７に示す上記のフォーマットであることが好まし
い。命令は２１０でテストされ、それが有効な命令であ
るかを判定する。第１の命令ビットがチェックされ、第
１の命令ビットがアサートされている場合、プロセスは
２１６で終了する（未完了）。そうでない場合プロセス
は２１５で終了する。
【００３６】命令が有効な命令である場合は、命令ヘッ
ダまたはプレ命令の「命令タイプ」ビットがテストさ
れ、その命令がテスト固有命令であるかを２２０で判定
する。テスト固有命令でない場合、その命令は、２２５
に示すように接続１６０およびバス１４０を介して命令
デコード・モジュール３０に転送され、テスト中のメモ
リに加えられる信号を命令デコード・モジュールによっ
て生成する。ただし命令がテスト固有命令である場合
は、命令生成モジュールが、プレ命令の「事前定義のテ
スト」ビットに従って活動化される（２３０）。
【００３７】上記で触れたように、テスト中の特定メモ
リは、１つだけかあるいは数個の命令生成モジュール１
１０で十分にテストすることができるが、本発明に従っ
てマイクロコードまたは他のアーキテクチャを提供する
と利便または経済的、あるいはその両方である（例え
ば、さらにメモリ固有のテスト・アルゴリズム設計を行
うコストを回避するために他のメモリ用に開発された、
コードおよび回路設計を使用する）。それでもメモリを
より拡張的に用いると、特にメモリの全機能性に関する
有用な情報が引き出されない場合には、テスト手順の時
間が不必要に延長される。したがってテスト信号の特定
シーケンスを省略できる場合は、特定のＦＳＭベースの
命令生成モジュールを単純にＢＩＳＴ構造から省いても
よい。したがって命令生成モジュール１１０の活動化を
確かめるためのテスト２３５は、指定された命令生成モ
ジュールがある場合には、それが実際に活動化されてい
るかどうかを判定する機能と、あるいは命令生成モジュ
ールがない場合は、２０５にループする（２４０）こと
により「ノー・オペレーション」を機能的に実行して、
次のマイクロコード命令を獲得する機能という２つの機
能を有する。
【００３８】指定の命令生成モジュールが活動化されて
いる場合は、２４０に示すように、有限状態機械（ＦＳ
Ｍ）の現在の状態に従って、活動化された命令生成モジ
ュールから命令が生成される。１つまたは複数の命令
を、ＦＳＭのいずれの特定状態から生成することができ
る。命令生成モジュールのＦＳＭの状態変更は、テスト
結果と予測の結果との比較、あるいは命令または命令シ
ーケンスの所与回数の繰り返しを含むいずれの所望の方
式で制御することができるがこれらに制限されるもので
はなく、各命令はテスト中のメモリを用いるための１つ
または複数の信号を供給する。テストの結果にそれ以外
の方法では直接アクセスできないときに、メモリ構造中
のアクセス可能なポイントでの情報キャプチャを制御す
る命令を生成することもできる。
【００３９】各命令生成モジュールは、生成すべき命令
がそれ以上ないときには、最後の命令信号をアサートす
る。この信号はテストされ（２４５）、アサートされて
いない場合、命令は２５０に示すようにバス１４０を介
して命令デコード・モジュール３０に転送される。その
命令が、活動化された命令生成モジュールによって生成
すべき最後の命令である場合は、命令を命令デコード・
モジュールに転送する前にそのモジュールが非活動化さ
れる（２５５）。生成された各命令を命令デコード・モ
ジュールに加えることは、上記のように、命令ストア・
モジュール４０から読み出されたマイクロコード命令を
命令デコード・モジュール３０に加えることと正確に並
列して行われる。ただしＦＳＭベースの命令生成モジュ
ールから獲得可能な、可能性として多数の命令が実時間
で生成されるのと同時にテストが実行されており、それ
に対応する多数のマイクロコード命令をストアするため
に、ストレージ・スペースを割当てる必要がないことは
容易に理解できよう。
【００４０】したがって、本発明によるプロセスでは２
６０に示すように、次の３つの方法のいずれかで命令を
命令デコード・モジュール３０に送達する。ストアされ
たマイクロコード命令またはアドレス特定命令は、それ
がテスト固有命令でない場合には直接送達することがで
きる。あるいは、テスト固有命令または通常の命令は、
その命令が、活動化された命令生成モジュールによって
生成された最後の命令であるか否かに基づいて、活動化
されたＦＳＭベースの命令生成モジュールにより、モジ
ュールを非活動化するかまたは非活動化せずに、実時間
で生成し送達することができる。命令デコード・モジュ
ール３０が、テスト中のメモリに加えられる１つまたは
複数の信号の生成を開始することにより命令を実行する
と、２６５に示すように次の命令が呼び出され、命令カ
ウンタを増分し、最初の命令ビットをアサート解除し、
少なくとも１つの有効命令の実行がうまく行われたこと
を示し、２３５にループし（２７０）、命令生成モジュ
ールが活動化されているかどうかを再度判定する。
【００４１】命令生成モジュール１１０が活動化状態の
ままである場合、命令生成モジュールによって生成され
た最後の命令に達してモジュールが非活動化されるま
で、上記のプロセスが繰り返される。ループ２７０を実
行してモジュールが非活動化される場合、プロセスはル
ープ２４０により２０５にループし、そこで別のマイク
ロコード命令を命令ストア・モジュール４０から獲得
し、その結果、そのマイクロコード命令がテスト固有命
令であるか否かに応じて、別のまたは同一の命令生成モ
ジュール１１０を活動化するか、または活動化しない。
【００４２】２０５でフェッチ／ディスパッチされた命
令が無効な命令である場合にはテスト・プロセスは完了
し（２６０での先行命令のデコードはまだ完了しておら
ず、テスト結果の評価は始まっているかあるいは始まっ
ていないか、あるいは進行中なので、少なくともメモリ
に加えるべき信号を指定する点までは完了している）、
メモリ・テストは２１５を終了する。無効な命令の場合
には（２１０）最初の命令ビットの状況がテストされ、
その最初の命令ビットがアサートされている場合、メモ
リ・テストは未完了であるということになる。ただし最
初の命令ビットがアサートされていない場合には、プロ
セスは完了していると考えられる。このプロセスは上記
のいずれの場合に終了する。
【００４３】前述の内容を考慮すると、この発明によ
り、新しいメモリ設計に適したテストを提供するための
設計コストを低減または除去する、ＢＩＳＴ回路用のモ
ジュラ・アーキテクチャが提供されることが認識されよ
う。本発明によるＢＩＳＴ構成は、メモリに割当てられ
るチップ・エリアが非常に制限される複合メモリのテス
トに適応することができる。本発明による有限状態機械
の命令生成器を使用して得られるチップ・エリアの効率
性により、テストの所与の複合性のために必要とされる
チップ・エリアを大幅に縮小することが可能になる。特
に、意図した性能に他の介在（intervene）論理が一致
しない、複合メモリまたは他の高速データ・リンクの部
分内において、有限状態機械が提供できる信号の逐次的
性質は信号キャプチャにも非常に適している。ＦＳＭベ
ースの命令生成器のモジュラ・アーキテクチャは、既存
のＢＩＳＴ設計の再使用と、より単純化された修正を提
供して新しいチップ設計を一層節減する。ＦＳＭの設計
方法論もよく知られており、チップ・レイアウトはその
大部分を自動化することができ、それによりさらに節減
を達成できる可能性がある。
【００４４】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４５】（１）加えられた命令に応答してテスト信
号を生成する命令デコーダと、命令を前記命令デコーダ
に供給するマイクロコード命令ストアと、複数の命令を
生成し、テスト固有命令が前記マイクロコード命令スト
アによって出力されるのに応答して、前記複数の命令を
前記命令デコーダに供給する有限状態機械とを備えた、
集積回路用のビルトイン・セルフテスト（ＢＩＳＴ）構
成。 （２）前記集積回路が組込み型メモリを含み、前記命令
デコーダがテスト信号を前記組込み型メモリに加える上
記（１）に記載のＢＩＳＴ構成。 （３）前記組込み型メモリが複合従属メモリ構造である
上記（２）に記載のＢＩＳＴ構成。 （４）前記有限状態機械が命令生成モジュールを備える
上記（１）に記載のＢＩＳＴ構成。 （５）前記有限状態機械が、複数の命令生成モジュール
のうち１つを備える上記（１）に記載のＢＩＳＴ構成。 （６）少なくとも１つの機能セクションと、前記機能セ
クションをテストするビルトイン・セルフテスト（ＢＩ
ＳＴ）構成を有する集積回路であって、前記ＢＩＳＴ構
成が、そこに加えられる命令に応答してテスト信号を生
成する命令デコーダと、命令を前記命令デコーダに供給
するマイクロコード命令ストアと、複数の命令を生成
し、テスト固有命令が前記マイクロコード命令ストアに
よって出力されるのに応答して、前記複数の命令を前記
命令デコーダに供給する有限状態機械とを含む集積回
路。 （７）前記機能セクションが組込み型メモリを含み、前
記命令デコーダがテスト信号を前記組込み型メモリに加
える上記（６）に記載の集積回路。 （８）前記組込み型メモリが複合従属メモリ構造である
上記（７）に記載のＢＩＳＴ構成。 （９）前記有限状態機械が命令生成モジュールを備える
上記（６）に記載のＢＩＳＴ構成。 （１０）前記有限状態機械が、複数の命令生成モジュー
ルのうち１つを備える上記（６）に記載のＢＩＳＴ構
成。 （１１）集積回路の部分をテストする方法であって、前
記方法が、命令を命令ストアからディスパッチするステ
ップと、テスト固有命令が前記命令ストアからディスパ
ッチされるのに応答して命令生成器を活動化するステッ
プと、複数の命令を生成し、それを前記命令生成器から
命令デコーダに送達するステップと、前記命令ストアか
らディスパッチされた他の命令を前記命令デコーダに送
達するステップを含む方法。 （１２）前記複数の命令を生成および送達するステップ
が、有限状態機械の各状態に従って実行される上記（１
１）に記載の方法。 （１３）前記命令生成器が前記活動化ステップによって
活動化されないとき、次の命令をディスパッチするステ
ップをさらに含む上記（１２）に記載の方法。 （１４）最後の命令が前記命令デコーダから出力される
のに応答して、命令生成器を非活動化するステップをさ
らに含む上記（１１）に記載の方法。 （１５）命令の有効性を示す命令ビットをアサートする
ステップをさらに含む上記（１１）に記載の方法。 （１６）最後の命令が前記命令生成器から出力される
と、前記命令ビットをアサート解除するステップをさら
に含む上記（１５）に記載の方法。 （１７）前記命令ビットが無効な命令とともにアサート
されているとき、テストは未完了であると判定するステ
ップをさらに含む上記（１６）に記載の方法。 （１８）前記集積回路の部分が組込み型メモリである上
記（１１）に記載の方法。 （１９）前記組込み型メモリが複合従属メモリである上
記（１８）に記載の方法。 （２０）前記複数の命令の各々が、前記集積回路の前記
部分を用いて、テスト結果のキャプチャを制御する上記
（１１）に記載の方法。
【図面の簡単な説明】
【図１】例示的な単純マルチポート依存型のメモリ構造
をきわめて概略的に示した図である。
【図２】例示的な単純マルチポート依存型のメモリ構造
をきわめて概略的に示した図である。
【図３】例示的な複合マルチポート依存型のメモリ構造
をきわめて単純化した図である。
【図４】例示的なプログラマブルＢＩＳＴアーキテクチ
ャを示すブロック図である。
【図５】図４のＢＩＳＴコントローラ中のアクセスの流
れを示す流れ図である。
【図６】本発明によるプログラマブルＢＩＳＴアーキテ
クチャをきわめて概念化した図である。
【図７】例示的テスト命令のコードの概略図である。
【図８】本発明の好ましい実施形態で使用することので
きる例示的有限状態機械の図である。
【図９】本発明によるＢＩＳＴコントローラのブロック
図である。
【図１０】図９のＢＩＳＴコントローラの動作を表す流
れ図である。
【符号の説明】
１０ プログラマブルＢＩＳＴアーキテクチャ １００ ＢＩＳＴモジュール １３０ テスト固有モジュール ２１５ ＢＩＳＴコントローラの動作
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 11/22 ３１０ Ｇ０６Ｆ 12/16 ３３０Ａ ３３０ 15/78 ５１０Ｋ 12/16 ３３０ Ｇ０１Ｒ 31/28 Ｂ 15/78 ５１０ Ｖ Ｑ (72)発明者 アール・ディーン・アダムス アメリカ合衆国05495 バーモント州セン ト・ジョージ オーク・ヒル・ロード 5208 (72)発明者 トーマス・ジェイ・エッケンロード アメリカ合衆国13760 ニューヨーク州エ ンディコット チャーチ・ストリート 636 (72)発明者 スティーブン・エル・グレゴー アメリカ合衆国13760 ニューヨーク州エ ンディコット チャーチ・ストリート 628 (72)発明者 カムラン・ザリニー アメリカ合衆国13850 ニューヨーク州ベ スタル ナンバーシー アンドレア・ドラ イブ 47 Ｆターム(参考） 2G132 AA08 AB01 AG02 AK29 AL01 5B018 GA03 JA21 NA08 QA13 5B048 AA11 CC11 DD01 DD08 5B062 AA10 CC10 DD10 EE09 JJ01 JJ05 5L106 AA14 DD21 DD22 DD23

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】加えられた命令に応答してテスト信号を生
    成する命令デコーダと、 命令を前記命令デコーダに供給するマイクロコード命令
    ストアと、 複数の命令を生成し、テスト固有命令が前記マイクロコ
    ード命令ストアによって出力されるのに応答して、前記
    複数の命令を前記命令デコーダに供給する有限状態機械
    とを備えた、集積回路用のビルトイン・セルフテスト
    （ＢＩＳＴ）構成。
  2. 【請求項２】前記集積回路が組込み型メモリを含み、前
    記命令デコーダがテスト信号を前記組込み型メモリに加
    える請求項１に記載のＢＩＳＴ構成。
  3. 【請求項３】前記組込み型メモリが複合従属メモリ構造
    である請求項２に記載のＢＩＳＴ構成。
  4. 【請求項４】前記有限状態機械が命令生成モジュールを
    備える請求項１に記載のＢＩＳＴ構成。
  5. 【請求項５】前記有限状態機械が、複数の命令生成モジ
    ュールのうち１つを備える請求項１に記載のＢＩＳＴ構
    成。
  6. 【請求項６】少なくとも１つの機能セクションと、前記
    機能セクションをテストするビルトイン・セルフテスト
    （ＢＩＳＴ）構成を有する集積回路であって、前記ＢＩ
    ＳＴ構成が、 そこに加えられる命令に応答してテスト信号を生成する
    命令デコーダと、 命令を前記命令デコーダに供給するマイクロコード命令
    ストアと、 複数の命令を生成し、テスト固有命令が前記マイクロコ
    ード命令ストアによって出力されるのに応答して、前記
    複数の命令を前記命令デコーダに供給する有限状態機械
    とを含む集積回路。
  7. 【請求項７】前記機能セクションが組込み型メモリを含
    み、前記命令デコーダがテスト信号を前記組込み型メモ
    リに加える請求項６に記載の集積回路。
  8. 【請求項８】前記組込み型メモリが複合従属メモリ構造
    である請求項７に記載のＢＩＳＴ構成。
  9. 【請求項９】前記有限状態機械が命令生成モジュールを
    備える請求項６に記載のＢＩＳＴ構成。
  10. 【請求項１０】前記有限状態機械が、複数の命令生成モ
    ジュールのうち１つを備える請求項６に記載のＢＩＳＴ
    構成。
  11. 【請求項１１】集積回路の部分をテストする方法であっ
    て、前記方法が、 命令を命令ストアからディスパッチするステップと、 テスト固有命令が前記命令ストアからディスパッチされ
    るのに応答して命令生成器を活動化するステップと、 複数の命令を生成し、それを前記命令生成器から命令デ
    コーダに送達するステップと、 前記命令ストアからディスパッチされた他の命令を前記
    命令デコーダに送達するステップを含む方法。
  12. 【請求項１２】前記複数の命令を生成および送達するス
    テップが、有限状態機械の各状態に従って実行される請
    求項１１に記載の方法。
  13. 【請求項１３】前記命令生成器が前記活動化ステップに
    よって活動化されないとき、次の命令をディスパッチす
    るステップをさらに含む請求項１２に記載の方法。
  14. 【請求項１４】最後の命令が前記命令デコーダから出力
    されるのに応答して、命令生成器を非活動化するステッ
    プをさらに含む請求項１１に記載の方法。
  15. 【請求項１５】命令の有効性を示す命令ビットをアサー
    トするステップをさらに含む請求項１１に記載の方法。
  16. 【請求項１６】最後の命令が前記命令生成器から出力さ
    れると、前記命令ビットをアサート解除するステップを
    さらに含む請求項１５に記載の方法。
  17. 【請求項１７】前記命令ビットが無効な命令とともにア
    サートされているとき、テストは未完了であると判定す
    るステップをさらに含む請求項１６に記載の方法。
  18. 【請求項１８】前記集積回路の部分が組込み型メモリで
    ある請求項１１に記載の方法。
  19. 【請求項１９】前記組込み型メモリが複合従属メモリで
    ある請求項１８に記載の方法。
  20. 【請求項２０】前記複数の命令の各々が、前記集積回路
    の前記部分を用いて、テスト結果のキャプチャを制御す
    る請求項１１に記載の方法。
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