JP2002135011A - 高周波アンプ用整合回路およびそれを用いた高周波パワーアンプと携帯端末 - Google Patents

Abstract

(57)【要約】 【課題】 チップコンデンサの寄生容量などにより特性
に制限がある場合でも、負荷反射係数を小さくでき、広
い範囲で負荷反射係数を調整することができる整合回路
を提供する。 【解決手段】 この高周波アンプ用整合回路は、伝送線
路１１に対して直列の第１静電容量１２を、伝送線路１
１に対して並列の第２静電容量１３よりも、伝送線路１
１側に接続したことによって、第１静電容量１２による
負荷反射係数の調整範囲を拡大できることを実験により
確認できた。したがって、チップコンデンサの寄生容量
などにより特性に制限がある場合でも、負荷反射係数を
小さくでき、広い範囲で負荷反射係数を調整することが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、高周波パワーア
ンプの整合回路に関する。特に、積層基板のような薄い
誘電体基板を用いた出力整合回路に関する。

【０００２】

【従来の技術】近年、携帯電話が爆発的に普及してお
り、その有用性がますます高くなっている。携帯電話の
仕様としては、小型軽量で、かつ長い通話時間を実現す
ることが非常に重要なポイントとなってきた。

【０００３】そのためには、通話時に、最も大きな電力
を消費する高周波パワーアンプの低消費電力化(高効率
化)が極めて重要となる。

【０００４】この高周波パワーアンプには、一般的に、
化合物半導体を用いたＭＭＩＣ(Ｍicrowave Ｍonolithi
c ＩＣ)などが用いられている。そのＭＭＩＣの効率歪
特性を改善して、最適化するためには、出力整合回路の
低損失化が必要になり、出力素子の最適負荷インピーダ
ンスに正確に調整することが必要となる。

【０００５】通常、高周波回路では、主な部品の入出力
インピーダンスは、５０Ω(場合によっては７５Ω)に設
計され、それぞれの部品を相互に接続した際に、良好な
特性が出るように設計されている。

【０００６】しかし、高周波の出力素子から大きな電力
を取り出す場合には、５０Ωよりも低いインピーダンス
に接続することが必要となる。

【０００７】このため、図６に示すように、入力側に入
力端子６１,入力整合回路６２が接続された出力素子６
３と出力端子６５との間に、出力整合回路６４を接続し
た。この出力整合回路６４は、パワーアンプの出力端子
６５を５０Ωのインピーダンスに接続した際に、パワー
アンプ内にある出力素子６３からアンプの出力端子側
(負荷側)を見たインピーダンスが出力素子６３に最適な
インピーダンスになるように変換する。

【０００８】一方で、携帯電話を小型軽量化するために
は、この高周波パワーアンプ自体も小型軽量化すること
が不可欠となる。上記出力整合回路６４の低損失化と小
型軽量化の両者を満足するために、積層基板上に整合回
路とバイアス回路を集積し、パワーアンプ部をモジュー
ル化することが行われている。あるいは、ベースバンド
やＩＦ(中間周波数)処理部が形成されている積層基板上
に、整合回路を形成し、ベースバンド,ＩＦ処理部と高
周波アンプ部とを一体化することが行われている。

【０００９】

【発明が解決しようとする課題】本発明が解決しようと
する課題を説明するに際し、まず、最初に、負荷反射係
数について説明する。

【００１０】通常、高周波回路設計では、５０Ωの信号
源を接続した際に、負荷に注入された信号に対する負荷
から反射された信号の比を表す負荷反射係数が、負荷イ
ンピーダンスの代わりに用いられる。

【００１１】この負荷反射係数は、抵抗成分を実数で表
し、リアクタンス成分を虚数として表した複素インピー
ダンスを変換して得られる複素反射係数として取り扱わ
れる。

【００１２】ここで、この負荷反射係数の表記法とし
て、複素反射係数平面において、実数成分および虚数成
分共に０となる点から負荷反射係数を示す点までのベク
トルを採用する。このベクトルの長さが、負荷反射係数
の大きさを表す。また、このベクトルの位相は、負荷反
射係数の位相を表し、実軸の正の部分を０度とし、反時
計回りの角度で表記する。なお、上記ベクトルの１８０
度より大きな位相については、その値より３６０を引い
た負の位相値が用いられる。

【００１３】そして、最適の負荷反射係数は、ロードプ
ル測定やハーモニックバランス法などのシミュレーショ
ンにより求められる。しかし、実際の最適負荷反射係数
を正確に求めることは極めて困難である。

【００１４】また、整合回路の設計には、回路シミュレ
ータや電磁界シミュレータが用いられているが、整合回
路で得られる反射係数を十分な精度で設計することはか
なり難しい。したがって、整合回路を設計した後、実際
に素子を実装して最適化を行うことが必要となる。

【００１５】上記負荷反射係数を最適化するためには、
反射係数の大きさと位相の両方を最適化することが必要
であり、そのためには、２つ以上の調整可能な素子を用
いなければならない。

【００１６】また、小型で低損失な整合回路を誘電体基
板上で形成する場合には、伝送線路とチップコンデンサ
のみで整合回路を構成することが望ましい。その理由
は、一般的に、チップインダクタはチップコンデンサに
比べてコストが高く、その抵抗損に起因し、チップコン
デンサに比べて、損失が大きいからである。

【００１７】さらに、アンプの出力に接続される部品に
直流(ＤＣ)の電流が流れないように、高周波パワーアン
プの出力素子とアンプの出力ポートは、直流(ＤＣ)的に
絶縁されていることが必要である。すなわち、高周波信
号線にシリーズにコンデンサが接続されていることが必
要である。

【００１８】このような条件を満たす整合回路として
は、特開平８−８８５２３公報の図２、あるいは１９９
５年電子情報通信学会エレクトロニクスソサイエティ大
会Ｃ−４０などに見られるように、素子出力端子‐伝送
線路‐シャントのコンデンサ‐シリーズのコンデンサ‐
出力ポートという回路構成が一般的に用いられている。

【００１９】この整合回路を図７に示す。この整合回路
では、素子側端子７０と出力側端子７５との間に接続さ
れた伝送線路７１の出力側に直列コンデンサ７２が接続
され、この直列コンデンサ７２と上記伝送線路７１との
接続線とグランドとの間に並列コンデンサ７３が接続さ
れている。

【００２０】この整合回路において、反射係数では０と
なり、スミスチャート上では中心に位置する５０Ωのイ
ンピーダンスから、最適な負荷反射係数へ変換する方法
を、図８に示すスミスチャートとアドミッタンスチャー
トを用いて説明する。

【００２１】まず、最初に、図８を参照して、スミスチ
ャートについて簡単に説明する。スミスチャートは、素
子が信号線に直列(シリーズ)接続された場合の軌跡を示
し、実線の円によって等抵抗線が表されており、実線の
円弧で等リアクタンス線が示されている。

【００２２】一方、アドミッタンスチャートは、接地と
信号線を接続(シャント接続)した場合の軌跡を示し、点
線の円で等コンダクタンス線を示し、点線の円弧で等サ
セプタンス線を示す。図８では、上記スミスチャートと
アドミッタンスチャートを重ね合わせて表示しており、
この図８によって、シリーズ接続およびシャント接続さ
れた素子によるインピーダンス整合法について容易に理
解できる。

【００２３】すなわち、図７に示した整合回路の負荷反
射係数を表すベクトルは、図８に矢印８１で示すよう
に、シリーズのコンデンサ７２によって、パワーアンプ
の出力インピーダンスである５０Ωから、スミスチャー
ト上の等抵抗円上を反時計回りにやや右下方向へ移動す
る。上記ベクトルは、さらに、矢印８２で示すように、
シャントのコンデンサ７３によって、等サセプタンス円
弧上を時計回りに移動することにより、スミスチャート
上をやや左下に移動する。

【００２４】さらに、矢印８３で示すように、上記ベク
トルは、伝送線路７１によって、スミスチャート中心付
近を中心として時計回りに移動して、反射係数が実軸付
近に移動する。これにより、所望の最適負荷反射係数を
実現している。

【００２５】ここで、最初のシリーズのコンデンサ７２
の容量が小さい、すなわちリアクタンスが大きいと、上
記ベクトルは、矢印８１に沿って、大きく右下に移動す
るから、反射係数の大きさが大きくなる。逆に、コンデ
ンサ７２の容量が大きな場合には、反射係数の大きさが
小さくなる。

【００２６】次に、接続されているシャントのコンデン
サ７３の容量を大きくすると、上記ベクトルは、矢印８
２に沿って、時計回りに位相が大きく移動する。逆に、
コンデンサ７３の容量を小さくすると、上記ベクトルの
位相の移動量は少なくなる。

【００２７】また、最後に、伝送線路７１による上記ベ
クトルの回転の中心は、伝送線路７１の特性インピーダ
ンスに依存し、この特性インピーダンスが５０Ωの時に
は、スミスチャートの中心Ｐと一致する。一方、伝送線
路７１の特性インピーダンスが５０Ωより低い場合に
は、上記回転中心はスミスチャートの中心Ｐよりも左に
移動する。

【００２８】ところで、図１０に示すように、上記コン
デンサ７２,７３を構成するチップコンデンサには、そ
の容量成分１０３,抵抗成分１０１以外にも、寄生イン
ダクタンス成分１０２による共振周波数が存在する。こ
の共振周波数以上では、上記チップコンデンサは、コン
デンサとしては動作せず、インダクタンスとして動作す
る。したがって、通常、整合回路は、この共振周波数が
動作周波数以上となる状態で使用される。

【００２９】現在、携帯電話で使用されている８００Ｍ
Ｈｚから２ＧＨｚの周波数では、このような条件を満た
すチップコンデンサの容量値は、２０ｐＦ程度以下であ
る。また、現在市販されているチップコンデンサの最小
容量値は、０.５ｐＦ程度で、２０ｐＦ以下では０.５ｐ
Ｆ間隔での容量が市販されている。

【００３０】また、チップコンデンサには、寄生抵抗成
分１０１も存在するので、低損失な整合回路を構成する
ためには、シャントのコンデンサ７３はできるだけ小さ
な容量値とすることが望ましく、シリーズのコンデンサ
７２はできるだけ大きな容量値を用いることが望まし
い。携帯電話で使用されている周波数では、概ね、シャ
ントのコンデンサは５ｐＦ以下、更に望ましくは２ｐＦ
以下が望ましく、シリーズのコンデンサは５ｐＦ以上が
望ましい。

【００３１】図８に、先述の整合回路で、このような容
量の範囲で実現可能な負荷反射係数領域８８を斜線で示
す。特に、その領域８８の中でも、反射係数の大きさが
比較的小さめで、位相があまり回らない領域が低損失と
なる。すなわち、図８に斜線で示される調整可能な負荷
反射係数領域８８の中でも右下の部分が最も低損失とな
る。

【００３２】図８のスミスチャートの一部(負荷反射係
数領域８８付近)を図９に示す。この図９では、図７に
示される従来の整合回路形式において、シャントのコン
デンサ７３の容量値を、０.５ｐＦ刻みで０.５ｐＦから
２ｐＦまで変化させた各場合において、シリーズのコン
デンサ７２の容量値を５ｐＦから１０ｐＦまで１ｐＦ刻
みで変化させた場合の各負荷反射係数を四角印で記して
いる。この負荷反射係数は、回路シミュレータを用いて
計算した結果である。

【００３３】図９を参照すれば分かるように、シャント
のコンデンサ７３の容量値を変化させることによって、
上記負荷反射係数の位相を比較的自由に変化させること
が可能である。これに対して、シリーズのコンデンサ７
２の容量値を変化させた場合には、各負荷反射係数の軌
跡がほとんど重なっているから、シリーズのコンデンサ
７２の容量値では、負荷反射係数の大きさを変化させる
ことが非常に困難であることがわかる。

【００３４】特に、誘電体厚が薄い積層基板などを採用
した場合で、伝送線路７１の特性インピーダンスが低い
場合には、整合回路中の伝送線路７１で位相回転する際
に、上記反射係数ベクトルの回転中心が、スミスチャー
ト上でやや左側に寄る。このため、伝送線路７１による
位相回転に伴い、インピーダンス範囲が圧縮されながら
反射係数が大きくなる。このため、この回路構成では、
高い反射係数で、かつ、きわめて限られた反射係数領域
しか得ることができず、所望の負荷インピーダンスを実
現できないことが起こりうる。伝送線路の特性インピー
ダンスは、ガラスエポキシなどのように、比誘電率が４
程度ならば、マイクロストリップ線路の線路幅が誘電体
層厚の倍以上になると、特性インピーダンスが５０Ω以
下となり、位相の回転による反射係数が大きくなる。ま
た、アルミナなどのように、比誘電率が１０程度の場合
には、マイクロストリップ線路の線路幅が誘電体層厚以
上になると、特性インピーダンスが５０Ω以下となる。

【００３５】このように、従来の回路形式の整合回路を
用いた場合には、実現可能な負荷反射係数領域、特に、
負荷反射係数の大きさがかなり限られており、整合回路
に用いる基板によっては、最適な負荷インピーダンスに
調整することができなくなる可能性がある。

【００３６】これまでは、シャントのキャパシタと伝送
線路を組み合わせることにより、最適な負荷反射係数に
インピーダンス変換することが可能であるため、シリー
ズのコンデンサは、若干の調整を行うために用いられて
きた。また、先に述べたように、アンプの出力に接続さ
れる部品に、直流(ＤＣ)の電流が流れないように、高周
波信号線にシリーズにコンデンサを接続するという観点
からシリーズのコンデンサを入れていた。このため、シ
リーズのコンデンサは、整合回路の最後に挿入されてい
た。つまり、出力素子からシャントのコンデンサ,シリ
ーズのコンデンサという接続順序の回路形式が用いられ
ていた。

【００３７】このような整合回路形式でも、これまでの
ように、整合回路基板の厚さがある程度厚く、伝送線路
のインピーダンスがあまり低くない場合には、所望の負
荷反射係数を得ることができる。ところが、近年、用い
られ始められたビルドアップ積層基板のように、基板厚
が薄くなり、伝送線路の特性インピーダンスが低くなっ
てくると、所望の負荷反射係数を得ることができなくな
ってきた。

【００３８】そこで、この発明の目的は、チップコンデ
ンサの寄生容量などにより特性に制限がある場合でも、
負荷反射係数を小さくでき、広い範囲で負荷反射係数を
調整することができる整合回路を提供することにある。

【００３９】

【課題を解決するための手段】本発明者らは、整合回路
形式を根本的に見直し、整合回路の接続形式を、シリー
ズコンデンサ,シャントコンデンサの順序で接続して、
従来と逆の順序にすることで、前述のような薄い整合回
路基板を用いても、広い範囲で負荷反射係数を得ること
ができることを見い出した。

【００４０】すなわち、この発明の高周波アンプ用整合
回路は、能動素子の出力端に伝送線路の一端が接続さ
れ、上記伝送線路の他方の端に直列に第１静電容量が接
続され、さらに、上記第１静電容量の出力側と接地の間
に、第２静電容量を接続したことを特徴としている。

【００４１】この発明では、伝送線路に対して直列の第
１静電容量を、伝送線路に対して並列の第２静電容量よ
りも、伝送線路側に接続したことによって、第１静電容
量による負荷反射係数の調整範囲を拡大できることを実
験により確認できた。したがって、チップコンデンサの
寄生容量などにより特性に制限がある場合でも、負荷反
射係数を小さくでき、広い範囲で負荷反射係数を調整す
ることができる。

【００４２】また、一実施形態の高周波アンプ用整合回
路は、上記高周波アンプ用整合回路において、上記直列
の第１静電容量および並列の第２静電容量のうちの少な
くとも一方の静電容量として、その静電容量とその静電
容量に付随する寄生インダクタンス成分との共振周波数
が動作周波数以上となる静電容量値のコンデンサを用い
ている。

【００４３】この実施形態では、上記第１,第２の静電
容量のうちの少なくとも一方の共振周波数を動作周波数
以上となるような静電容量値のコンデンサを用いること
に起因して、静電容量値が制限されるが、本実施形態に
よれば、負荷反射係数の最適化を図れる。

【００４４】また、他の実施形態の高周波アンプ用整合
回路は、上記記載の高周波アンプ用整合回路において、
上記伝送線路の特性インピーダンスが５０Ω以下であ
る。

【００４５】この実施形態では、パワーアンプの出力整
合回路のように、伝送線路の特性インピーダンスが５０
Ω以下である場合にも、負荷反射係数の最適化を図れ
る。

【００４６】また、一実施形態は、上記高周波アンプ用
整合回路において、回路基板として積層基板を用いてい
る。

【００４７】この実施形態では、回路基板として積層基
板を用いていることに起因して、伝送線路の特性インピ
ーダンスが低くなり、反射係数が高く、かつ、調節範囲
が狭くなる傾向になるが、このような場合でも、負荷反
射係数の最適化を図れる。

【００４８】また、他の実施形態の高周波アンプ用整合
回路は、上記高周波アンプ用整合回路において、積層基
板の第一層に整合回路を形成し、上記積層基板の第二層
を接地層とした。

【００４９】この実施形態では、積層基板の第一層に整
合回路を形成し、上記積層基板の第二層を接地層とした
ことで、基板厚が薄くなり、伝送線路の特性インピーダ
ンスが低くなった場合にも、負荷反射係数の調節範囲を
広くでき、負荷反射係数の最適化を図れる。

【００５０】また、一実施形態の高周波パワーアンプ
は、上記高周波アンプ用整合回路を備えた。この実施形
態の高周波パワーアンプでは、上記高周波パワーアンプ
用整合回路を備えたことで、整合回路の負荷反射係数を
最適化して、アンプ性能を向上できる。

【００５１】また、他の実施形態の携帯端末は、上記高
周波パワーアンプを備えた。この携帯端末では、上記高
周波パワーアンプを備えたことで、より小型で、高性能
な携帯端末を実現できる。

【００５２】

【発明の実施の形態】以下、この発明を図示の実施の形
態に基いて詳細に説明する。

【００５３】図１に、この発明の実施形態としての高周
波アンプ用整合回路を示す。この整合回路は、素子側端
子１０と出力側端子１５との間に伝送線路１１が接続さ
れ、この伝送線路１１と出力側端子１５との間に直列に
シリーズコンデンサ１２が接続されている。また、この
シリーズコンデンサ１２と出力側端子１５の接続線１６
と接地との間にシャントコンデンサ１３が接続されてい
る。

【００５４】この実施形態の整合回路は、１.９５ＧＨ
ｚの高周波パワーアンプ用の出力整合回路である。ま
た、この整合回路は、出力レベルが２７ｄＢｍにおい
て、最適な負荷反射係数とすべく、反射係数の大きさが
０.７５で、反射係数の位相が−１７０°(以下、０.７５
∠−１７０°と記す。)を、目標設計値とした。

【００５５】この実施形態の整合回路は、回路基板とし
て、ビルドアップ法を用いた図４に示す有機系の誘電体
基板を採用した。図４に示すように、この誘電体基板
は、コア層である６００μｍの第２誘電体層４８をビル
ドアップ層である第１誘電体層４７を２層重ねた６０μ
ｍの２重層で挟んだ構成になっている。また、この第１
誘電体層４７の表層に、伝送線路形成層４１が形成さ
れ、上記２層の第１誘電体層４７と４７の間に、接地電
極層４２が形成されている。また、コア層である第２誘
電体層４８を挟むように、第３,第４層として２つの電
源電極層４３,４４が形成され、第５層としてのもう１
つの接地電極層４５が、もう一方の２重層である第１誘
電体層４７,４７で挟まれている。また、第６層として
配線形成層４６が上記第１誘電体層４７の裏面に形成さ
れている。上記誘電体層４７,４８の諸特性は、比誘電
率３.６、誘電損失０.０２５、銅箔厚み２０μｍであ
る。

【００５６】この６層基板によれば、この実施形態の整
合回路だけでなく、信号処理部も同じ基板に搭載できる
ようになり、全体の回路面積を小さくできる。

【００５７】また、実際の整合回路では、素子側端子１
０にＤＣバイアス回路(図示せず)が接続される。そのＤ
Ｃバイアス回路は、素子端子１０と伝送線路１１の間や
伝送線路１１の途中に接続される。また、それぞれのチ
ップ部品を接続するためのパッドについても適当な長さ
の伝送線路とみなして、シミュレーション設計してい
る。上記ＤＣバイアス回路としては、１６０８(１.６×
０.８×０.８ｍｍ)の大きさで、１５ｎＨのチップイン
ダクタを使用し、低損失で小型化を実現した。上記チッ
プインダクタを１６０８サイズとしたのは、予想される
コレクタ電流が４００ｍＡ弱程度であるのに対し、１０
０５サイズのチップインダクタは電流容量が３００ｍＡ
と小さいからである。上記バイアス回路は、１.９５Ｇ
Ｈｚでは十分に高いインピーダンスになっているため、
負荷反射係数にほとんど影響を与えないことが確認され
ている。

【００５８】この実施形態の整合回路は、ヒューレット
パッカード社製のＭＤＳ(Ｍicrowave Ｄesign Ｓystem)
を用いて、シミュレーション設計した。

【００５９】図１の整合回路のコンデンサ１２,１３を
構成するチップコンデンサとしては、１００５サイズ
(１.０×０.５×０.５ｍｍ)のチップコンデンサを用い
た。このチップコンデンサの共振周波数は、上記チップ
コンデンサの容量が１５ｐＦぐらいになると設計周波数
とほぼ同じ２ＧＨｚぐらいとなる。したがって、今回使
用したチップコンデンサで整合に用いることのできる容
量値は、１５ｐＦ以下となる。

【００６０】また、このチップコンデンサのＳパラメー
タは、チップ部品をコプレーナ伝送線路の中央付近にシ
ャントで接続した回路の２ポートのＳパラメータに、チ
ップコンデンサのＳパラメータを等価回路フィッティン
グすることによって求めた。前述したように、この実施
形態の整合回路の最適な負荷反射係数は、０.７５∠−
１７０°であるが、負荷反射係数の調整可能範囲として
は、位相が−１７０°では、反射係数の絶対値を、０.
７１まで低減できることを条件とした。また、反射係数
が０.７５の条件では、位相を−１７５°付近まで調節
できることを条件とした。なお、最適な負荷反射係数よ
りも高い反射係数や、同じ反射係数の大きさで、位相が
回わらない領域の反射係数は、若干の損失の増加を認め
れば、従来例でも本実施形態でも容易に実現できる。

【００６１】次に、図３に、上述のような設計条件で、
シャントコンデンサ１３の容量値を、０.５ｐＦ刻みで
０.５ｐＦから２ｐＦまで変化させ、シリーズコンデン
サ１２の容量値を、１ｐＦ刻みで５ｐＦから１０ｐＦま
で変化させたときの負荷反射係数のシミュレーション結
果を示す。その結果、シャントコンデンサ１３の静電容
量値が１.５ｐＦで、シリーズコンデンサ１２の静電容
量値が１０ｐＦであり、最後の位相回転の伝送線路１１
が幅０.１５ｍｍで長さ１１ｍｍの場合に、最適な負荷
反射係数に近い０.７４８∠−１７１°となった。

【００６２】また、そのときの損失値は、０.８３６ｄ
Ｂとなった。また、シリーズコンデンサ１２の容量値を
１５ｐＦとすることにより、当初の仕様通り、位相−１
７０°で反射係数０.７１まで調整が可能となり、さら
に、シャントコンデンサ１３の容量値を３ｐＦにするこ
とにより、損失が若干増加するものの、反射係数０.７
５の場合に位相を１７７°まで回すことができた。さら
に、実軸との交点での反射係数は、０.７４２であっ
た。

【００６３】図５に、このシミュレーション設計に基づ
いて作製した出力整合回路を有する高周波パワーアンプ
モジュールの概観を示す。このパワーアンプモジュール
は、ヘテロジャンクションバイポーラトランジスタを用
いた２段アンプである。このモジュールでは、上記出力
整合回路は、２つのチップコンデンサ５３,５３を備
え、この出力整合回路を除いた、２段アンプとバイアス
回路とをＭＭＩＣ(Ｍicrowave Ｍonolithic ＩＣ)５１
で構成した。

【００６４】また、積層基板５４としては、所定の誘電
率を持つ有機系のビルドアップ基板を用いた。また、配
線は、金メッキされた銅を用いており、厚さを３０μｍ
とした。

【００６５】設計においては、上記出力整合回路を、Ｉ
Ｆ処理部やデジタル制御回路と同一基板に搭載すること
を目的としている。したがって、図４に示したように、
(１コア)＋(４ビルドアップ)の誘電体５層(４７,４７,
４８,４７,４７)と、配線６層(４１,４２,４３,４４,４
５,４６)からなる基板を想定して設計を行った。

【００６６】これに対し、上記基板の特性検討用の試作
品としての高周波パワーアンプモジュールでは、コア層
に１層のビルドアップ層を積層した２層からなる基板を
作製し、１層目を伝送線路層として用い、２層目を接地
層として用いた。この基板の大きさは８ｍｍ角であり、
この試作品を評価した結果、予定通り２７ｄＢｍの高周
波出力を得ることができた。

【００６７】なお、参照例として、従来の回路構成でも
整合回路を設計した。この参照例において、誘電体基
板,チップコンデンサ等の仕様は、上記実施形態と全く
同様である。図９に、この参照例を、上記実施形態と同
じ条件で、シミュレーション評価した結果を示す。その
結果、シャントのチップコンデンサ値が１.５ｐＦで、
シリーズのチップコンデンサ値が５ｐＦであり、伝送線
路の幅が０.１３８ｍｍで、長さが１０ｍｍのときに、
最適な負荷反射係数に近い０.７４３∠−１７１°とな
った。そして、このときの損失値は、０.８７０ｄＢと
なった。また、シリーズのチップコンデンサの容量値を
１５ｐＦとすることにより、当初の仕様どおり、位相−
１７０°で反射係数０.７１まで調整可能であった。さ
らに、シャントのチップコンデンサの容量値を２ｐＦと
することにより、反射係数０.７５の場合に、仕様ぎり
ぎりである位相−１７５°まで回すことができた。さら
に、実軸との交点での反射係数は０.７８０であった。

【００６８】この実施形態による特性を示す図３と、上
記参照例による特性を示す図９とを比較すると明らかな
ように、この実施形態の回路形式によれば、低損失な整
合回路を構成できるチップコンデンサの容量値を採用し
た場合に実現可能な負荷反射係数領域を、従来回路形式
に比べて極めて広くできる。

【００６９】このように、この実施形態の回路形式によ
れば、積層基板のような薄い誘電体を用いた回路基板を
採用した場合に、従来回路形式では不可能な負荷反射係
数を実現することができる。

【００７０】尚、上記チップコンデンサは、１００５サ
イズに限るものではなく、１６０８サイズや０６０３サ
イズなど他の大きさのコンデンサでも、同様の効果を得
ることができる。また、将来的に、チップコンデンサの
寄生成分が減少して、チップコンデンサ自身の特性が向
上した場合に、従来回路および本発明の回路の両者で実
現可能な負荷反射係数領域は大きくなるが、この発明の
回路の方が従来回路に比べて実現可能な負荷反射係数領
域が大きいことに変わりはない。したがって、この発明
の優位性は変わらないと考えられる。

【００７１】また、上記バイアス回路は、１６０８サイ
ズのチップインダクタに限らず、その他の大きさのイン
ダクタや１/４波長などの伝送線路などでも同様の効果
を得ることができる。

【００７２】また、この実施形態および上記参照例で
は、伝送線路幅が誘電体層厚６０μｍの倍程度となって
いるため、特性インピーダンスが５０Ω付近にあり、伝
送線路の位相回転による反射係数の増大が少ない。した
がって、従来回路でも所望の負荷反射係数に調整するこ
とが可能である。

【００７３】しかし、さらに低損失化するためには、伝
送線路幅を増やすことが必要であり、その場合には、従
来回路形式では、所望の負荷反射係数に調整できなくな
る可能性が高い。一般的に、パワーアンプの出力整合回
路での伝送線路は比較的低いインピーダンスで使用され
るので、伝送線路の損失が整合回路全体の損失に影響す
る。このため、伝送線路幅としては、少なくとも０.３
ｍｍ程度は確保することが望ましい。これに加え、ガラ
スエポキシなどの基板では、誘電体厚が１５０μｍにな
り、アルミナやデュロイドなどの高誘電率基板では、誘
電体厚が３００μｍ以下程度になってくる。こうなる
と、従来の回路形式では負荷反射係数がさらに大きくな
り、最適な負荷反射係数に調整することができなくな
る。これに対し、本発明の整合回路によれば、比較的反
射係数の小さい領域に整合することが可能であり、最適
な負荷反射係数に整合することが容易である。

【００７４】さらに、上記実施形態では、高周波アンプ
の出力側について検討したが、入力側でも同様の効果が
期待できる。

【００７５】この実施形態のような回路形式を採用する
ことによって、高周波アンプの性能を向上させることが
でき、このような高性能な高周波アンプは、より小さく
高性能な携帯端末を実現することができる。

【００７６】

【発明の効果】以上より明らかなように、この発明の高
周波アンプ用整合回路は、伝送線路に対して直列の第１
静電容量を、伝送線路に対して並列の第２静電容量より
も、伝送線路側に接続したことによって、第１静電容量
による負荷反射係数の調整範囲を拡大できることを実験
により確認できた。したがって、チップコンデンサの寄
生容量などにより特性に制限がある場合でも、負荷反射
係数を小さくでき、広い範囲で負荷反射係数を調整する
ことができる。

【００７７】また、一実施形態の高周波アンプ用整合回
路は、上記高周波アンプ用整合回路において、上記第
１,第２の静電容量のうちの少なくとも一方の共振周波
数を動作周波数以上となるような静電容量値のコンデン
サを用いることに起因して、静電容量値が制限される場
合にも、負荷反射係数の最適化を図れる。

【００７８】また、他の実施形態の高周波アンプ用整合
回路は、上記高周波アンプ用整合回路において、特に、
パワーアンプの出力整合回路のように、伝送線路の特性
インピーダンスが５０Ω以下である場合に、負荷反射係
数の最適化を図れる。

【００７９】また、一実施形態は、上記高周波アンプ用
整合回路において、回路基板として積層基板を用いてい
ることに起因して、伝送線路の特性インピーダンスが低
くなり、反射係数が高く、かつ、調節範囲が狭くなる傾
向になるが、このような場合にも、負荷反射係数の最適
化を図れる。

【００８０】また、他の実施形態の高周波アンプ用整合
回路は、上記高周波アンプ用整合回路において、積層基
板の第一層に整合回路を形成し、上記積層基板の第二層
を接地層としたことで、基板厚が薄くなり、伝送線路の
特性インピーダンスが低くなる傾向となるが、このよう
な場合にも、負荷反射係数の調節範囲を広くでき、負荷
反射係数の最適化を図れる。

【００８１】また、一実施形態の高周波パワーアンプ
は、上記高周波パワーアンプ用整合回路を備えたこと
で、整合回路の負荷反射係数を最適化して、アンプ性能
を向上できる。

【００８２】また、他の実施形態の携帯端末は、上記高
周波パワーアンプを備えたことで、より小型で、高性能
な携帯端末を実現できる。

【００８３】このように、本発明によれば、整合回路と
して素子の出力に、伝送線路,シリーズのチップコンデ
ンサ,シャントのチップコンデンサを順次接続するとい
う回路形式を用いたことにより、限られたコンデンサの
特性値でも広い範囲の負荷反射係数を実現することがで
きる。これにより、素子特性や誘電体基板の特性がずれ
た場合にも、チップコンデンサの容量値を最適化するこ
とによって、常に、素子の性能を最大限に引き出すこと
ができる。特に、積層基板など誘電体層厚が薄い場合に
は、従来回路形式では最適な負荷反射係数に調整できな
くなることがあったが、本発明の回路形式では比較的容
易に調整することが可能となる。

【図面の簡単な説明】

【図１】 この発明の整合回路の実施形態の回路図であ
る。

【図２】 この発明の整合回路での反射係数変換経路と
整合可能領域を示す図である。

【図３】 この発明の実施形態で実現可能な負荷反射係
数を示すスミスチャートの一部である。

【図４】 この発明の実施形態で使用した積層基板の構
造を示す図である。

【図５】 この発明の実施形態で作成した積層基板を用
いた高周波パワーアンプモジュールの外形を示す図であ
る。

【図６】 高周波アンプの構成と負荷反射係数の説明図
である。

【図７】 従来の整合回路を示す回路図である。

【図８】 従来の回路形式での反射係数変換経路と整合
可能領域を示す図である。

【図９】 従来の参照例で実現可能な負荷反射係数を示
すスミスチャートの一部である。

【図１０】 シミュレーションに用いたチップコンデン
サの等価回路図である。

【符号の説明】 １１…伝送線路、１２…シリーズコンデンサ、１３…シ
ャントコンデンサ、４１…伝送線路形成層、４２,４５
…接地電極層、４３,４４…電源電極層、４６…配線形
成層、４７…誘電体層(ビルドアップ層)、４８…誘電体
層(コア層)、５１…ＭＭＩＣ、５２…チップインダク
タ、５３…チップコンデンサ、５４…積層基板、７１…
伝送線路、７２…シリーズコンデンサ、７３…シャント
コンデンサ、１０１…チップコンデンサの寄生抵抗、１
０２…チップコンデンサの寄生インダクタンス、１０３
…チップコンデンサの容量。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J067 AA01 AA04 AA41 CA00 CA98 FA16 HA06 HA25 HA29 HA33 KA12 KA29 KA66 KA68 KS11 LS12 QA04 QS04 TA01 TA02 TA05 5K027 AA12 BB03 BB14 DD01

Claims (7)

【特許請求の範囲】
1. 【請求項１】 能動素子の出力端に伝送線路の一端が接
   続され、上記伝送線路の他方の端に直列に第１静電容量
   が接続され、 さらに、上記第１静電容量の出力側と接地の間に、第２
   静電容量を接続したことを特徴とする高周波アンプ用整
   合回路。
2. 【請求項２】 請求項１に記載の高周波アンプ用整合回
   路において、 上記直列の第１静電容量および並列の第２静電容量のう
   ちの少なくとも一方の静電容量として、 その静電容量とその静電容量に付随する寄生インダクタ
   ンス成分との共振周波数が動作周波数以上となる静電容
   量値のコンデンサを用いていることを特徴とする高周波
   アンプ用整合回路。
3. 【請求項３】 請求項１または２に記載の高周波アンプ
   用整合回路において、 上記伝送線路の特性インピーダンスが５０Ω以下である
   ことを特徴とする高周波アンプ用整合回路。
4. 【請求項４】 請求項１乃至３のいずれか１つに記載の
   高周波アンプ用整合回路において、 回路基板として積層基板を用いていることを特徴とする
   高周波アンプ用整合回路。
5. 【請求項５】 請求項１乃至４のいずれか１つに記載の
   高周波アンプ用整合回路において、 積層基板の第一層に整合回路を形成し、上記積層基板の
   第二層を接地層としたことを特徴とする高周波アンプ用
   整合回路。
6. 【請求項６】 請求項１乃至５のいずれか１つに記載の
   高周波アンプ用整合回路を備えた高周波パワーアンプ。
7. 【請求項７】 請求項６に記載の高周波パワーアンプを
   備えたことを特徴とする携帯端末。