JP2002134702A - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method

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JP2002134702A
JP2002134702A JP2000329641A JP2000329641A JP2002134702A JP 2002134702 A JP2002134702 A JP 2002134702A JP 2000329641 A JP2000329641 A JP 2000329641A JP 2000329641 A JP2000329641 A JP 2000329641A JP 2002134702 A JP2002134702 A JP 2002134702A
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Japan
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well
epitaxial layer
digital circuit
silicon substrate
analog circuit
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Takaaki Kobayashi
隆昭 小林
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Asahi Kasei Microsystems Co Ltd
Asahi Kasei Microdevices Corp
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Asahi Kasei Microsystems Co Ltd
Asahi Kasei Microdevices Corp
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device or the like wherein the noise from a digital circuit is restrained from propagating in a substrate to an analog circuit, when the digital circuit and the analog circuit are formed mixed on the same substrate. SOLUTION: This semiconductor device consists of a P-type silicon substrate 11 and an epitaxial layer 12, which is formed on the silicon substrate 11 and composed of N-type silicon. A well 13 for a noise barrier is formed in the silicon substrate 11. In the inside of the epitaxial layer 12, a well 15 for a digital circuit on which a digital circuit 14 is to be formed and a well 17 for an analog circuit on which an analog circuit 16 is to be formed, are formed on both upper sides of the well 13. The depths of the well 15 and the well 13 are set as values, which can restrain the propagation of noise generated in the digital circuit 14 to the analog circuit 16.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、同一の半導体基板
上にデジタル回路とアナログ回路とを混在して形成させ
た半導体装置、およびその半導体装置の製造方法に関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device in which digital circuits and analog circuits are mixedly formed on the same semiconductor substrate, and a method for manufacturing the semiconductor device.

【0002】[0002]

【従来の技術】近年、システムLSIは、微細化と高速
化とが要求され、その流れの中でデジタル回路とアナロ
グ回路とを同一のシリコン基板上に混載して形成するこ
とが行われている。しかし、この種のシステムLSIで
は、デジタル回路で発生するクロックノイズが、アナロ
グ回路に伝搬してアナログ回路に悪影響を与えるクロス
トークが大きな問題になりつつある。
2. Description of the Related Art In recent years, system LSIs have been required to be miniaturized and operated at high speed. In the course of this trend, digital circuits and analog circuits have been mixedly formed on the same silicon substrate. . However, in this type of system LSI, crosstalk, in which clock noise generated in a digital circuit propagates to an analog circuit and adversely affects the analog circuit, is becoming a serious problem.

【0003】このクロストークの種類には、メタル配線
間の容量結合によるもの以外に、同一シリコン基板にデ
ジタル回路とアナログ回路とを形成することによる基板
内で伝搬するノイズのクロストークがある。基板内にお
けるノイズの伝搬を抑制する方法としては、図3に示す
ような方法が知られている。この方法は、図3に示すよ
うに、低抵抗のシリコン基板1上に、高抵抗のエピタキ
シャル層2を形成し、そのエピタキシャル層2内にウェ
ル3、4をそれぞれ形成し、そのウェル3内にデジタル
回路5を形成するとともに、そのウェル4内にアナログ
回路6を形成し、デジタル回路5からのノイズがアナロ
グ回路6に向けて横方向に伝搬されるのを抑制するよう
にするものである。
In addition to the type of crosstalk caused by capacitive coupling between metal wirings, there is a crosstalk of noise propagating in a substrate by forming a digital circuit and an analog circuit on the same silicon substrate. As a method of suppressing the propagation of noise in a substrate, a method as shown in FIG. 3 is known. According to this method, as shown in FIG. 3, a high-resistance epitaxial layer 2 is formed on a low-resistance silicon substrate 1, and wells 3 and 4 are formed in the epitaxial layer 2, respectively. In addition to forming the digital circuit 5, an analog circuit 6 is formed in the well 4 so as to suppress the noise from the digital circuit 5 from being propagated in the horizontal direction toward the analog circuit 6.

【0004】[0004]

【発明が解決しようとする課題】しかし、この方法で
は、図3に示すように、低抵抗のシリコン基板1に到達
したデジタル回路5からのノイズ7は、そのシリコン基
板1内を横方向に伝搬してアナログ回路6の下方まで伝
搬したのち、エピタキシャル層2内を伝搬してアナログ
回路6に到達し易いという不都合がある。
However, in this method, as shown in FIG. 3, the noise 7 from the digital circuit 5 reaching the low-resistance silicon substrate 1 propagates in the silicon substrate 1 in the lateral direction. Then, after propagation to below the analog circuit 6, there is an inconvenience that it easily propagates through the epitaxial layer 2 and reaches the analog circuit 6.

【0005】このような不都合を解消するため、基板内
に深いウェルを設けるとともに、この深いウェル内に通
常の浅いウェルを設けて2重構造にし、通常のウェル内
にデジタル回路を形成し、このデジタル回路からのノイ
ズを深いウェル内に閉じ込める方法がある。しかし、こ
の方法は、深いウェルから漏れたノイズは横方向にも縦
方向にも伝搬し易く、ノイズの防止技術としては必ずし
も完全ではない。
In order to eliminate such inconvenience, a deep well is provided in the substrate, and a normal shallow well is provided in the deep well to form a double structure, and a digital circuit is formed in the normal well. There is a method of confining noise from a digital circuit in a deep well. However, in this method, the noise leaked from the deep well is easily propagated in the horizontal direction and the vertical direction, and is not necessarily perfect as a noise prevention technique.

【0006】一方、SOI(Silicon On I
nsulator)により完全に下方向へのノイズを抑
制する技術があるが、SOI基板は通常のシリコン基板
に比べてコストがほぼ1桁高いという欠点がある。ま
た、SOIには、SOI基板に固有の問題点(フローテ
ィングボディ)による、デザイン側からの難しさが残る
という不都合がある。
On the other hand, SOI (Silicon On I)
Although there is a technique for completely suppressing the noise in the downward direction by using an nsulator, there is a disadvantage that the cost of the SOI substrate is almost one digit higher than that of a normal silicon substrate. Further, the SOI has an inconvenience that the difficulty from the design side remains due to a problem (floating body) inherent to the SOI substrate.

【0007】そこで、本発明の目的は、上記の点に鑑
み、同一の基板上にデジタル回路とアナログ回路とを混
在して形成させた場合に、デジタル回路からのノイズが
基板内を伝搬してアナログ回路に到達するのを抑制する
ようにした半導体装置、およびその半導体装置の製造方
法を提供することにある。
In view of the above, it is an object of the present invention to provide a case in which a digital circuit and an analog circuit are mixedly formed on the same substrate and noise from the digital circuit propagates through the substrate. It is an object of the present invention to provide a semiconductor device which is prevented from reaching an analog circuit, and a method for manufacturing the semiconductor device.

【0008】[0008]

【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するために、請求項1〜請求項7に記載
の各発明は以下のように構成した。すなわち、請求項1
に記載の発明は、シリコン基板と、このシリコン基板上
に形成させたシリコンからなるエピタキシャル層とを備
え、前記シリコン基板内にノイズ障壁用ウェルを形成す
るとともに、前記エピタキシャル層内であって前記ノイ
ズ障壁用ウェルの上方の両側に、デジタル回路を形成す
るためのデジタル回路用ウェルと、アナログ回路を形成
するためのアナログ回路用ウェルとをそれぞれ形成し、
前記デジタル回路用ウェルと前記ノイズ障壁用ウェルの
各深さは、前記デジタル回路で発生するノイズが前記ア
ナログ回路に伝搬するのを抑制できる深さとしたことを
特徴とするものである。
Means for Solving the Problems In order to solve the above-mentioned problems and achieve the object of the present invention, the inventions according to claims 1 to 7 are configured as follows. That is, claim 1
The invention described in (1) includes a silicon substrate and an epitaxial layer made of silicon formed on the silicon substrate, and a noise barrier well is formed in the silicon substrate, and the noise barrier is formed in the epitaxial layer. On both sides above the barrier well, a digital circuit well for forming a digital circuit and an analog circuit well for forming an analog circuit are formed, respectively.
The depth of each of the digital circuit well and the noise barrier well is such that noise generated in the digital circuit can be suppressed from propagating to the analog circuit.

【0009】請求項2に記載の発明は、請求項1に記載
の半導体装置において、前記ノイズ障壁用ウェルは、上
面から見た場合に、前記デジタル回路用ウェルと前記ア
ナログ回路用ウェルとの間に介在するようにしたことを
特徴とするものである。請求項3に記載の発明は、請求
項1または請求項2に記載の半導体装置において、前記
エピタキシャル層は高抵抗からなるとともに、前記シリ
コン基板は前記エピタキシャル層とは異なる型からな
り、かつ、前記デジタル回路用ウェルおよび前記アナロ
グ回路用ウェルは前記エピタキシャル層とは異なる型か
らなるとともに、前記ノイズ障壁用ウェルは前記シリコ
ン基板とは異なる型からなることを特徴とするものであ
る。
According to a second aspect of the present invention, in the semiconductor device according to the first aspect, the noise barrier well is located between the digital circuit well and the analog circuit well when viewed from above. Is characterized by being interposed. According to a third aspect of the present invention, in the semiconductor device according to the first or second aspect, the epitaxial layer is made of a high resistance, and the silicon substrate is made of a different type from the epitaxial layer; The digital circuit well and the analog circuit well are of a different type from the epitaxial layer, and the noise barrier well is of a different type from the silicon substrate.

【0010】請求項4に記載の発明は、請求項3に記載
の半導体装置において、前記デジタル回路用ウェルと前
記エピタキシャル層との間、前記アナログ回路用ウェル
と前記エピタキシャル層との間、前記エピタキシャル層
と前記シリコン基板との間、および前記ノイズ障壁用ウ
ェルと前記シリコン基板との間に、それぞれ逆バイアス
電圧を加えるようになっていることを特徴とするもので
ある。
According to a fourth aspect of the present invention, in the semiconductor device according to the third aspect, between the digital circuit well and the epitaxial layer, between the analog circuit well and the epitaxial layer, and between the digital circuit well and the epitaxial layer. A reverse bias voltage is applied between the layer and the silicon substrate and between the noise barrier well and the silicon substrate.

【0011】このように本発明の半導体装置によれば、
エピタキシャル層内にデジタル回路用ウェルとアナログ
回路用ウェルとを形成し、デジタル回路用ウェルの深さ
を、デジタル回路で発生するノイズがアナログ回路に伝
搬するのを抑制できる深さとなるようにした。このた
め、デジタル回路からのノイズがエピタキシャル層内を
伝搬してアナログ回路に到達するのを抑制でき、特に、
エピタキシャル層を高抵抗にした場合にはその抑制効果
が大きくなる。
As described above, according to the semiconductor device of the present invention,
A digital circuit well and an analog circuit well are formed in the epitaxial layer, and the depth of the digital circuit well is set so that noise generated in the digital circuit can be suppressed from propagating to the analog circuit. Therefore, it is possible to suppress noise from the digital circuit from propagating in the epitaxial layer and reaching the analog circuit.
When the resistance of the epitaxial layer is increased, the effect of suppressing the resistance is increased.

【0012】また、本発明の半導体装置によれば、シリ
コン基板内にノイズ障壁用ウェルを形成するようにした
ので、デジタル回路からのノイズがシリコン基板に到達
しても、ノイズ障壁用ウェルによりそのノイズがアナロ
グ回路に到達するのを抑制できる。特に、ノイズ障壁用
ウェルを、デジタル回路用ウェルとアナログ回路用ウェ
ルとの中間の位置に形成した場合には、その抑制効果が
大きくなる。
According to the semiconductor device of the present invention, the noise barrier well is formed in the silicon substrate. Therefore, even if noise from the digital circuit reaches the silicon substrate, the noise barrier well forms the noise. Noise can be suppressed from reaching the analog circuit. In particular, when the noise barrier well is formed at an intermediate position between the digital circuit well and the analog circuit well, the effect of suppressing the noise is increased.

【0013】さらに、本発明の半導体装置によれば、デ
ジタル回路用ウェルとエピタキシャル層などがそれぞれ
PN接合で形成され、この各PN接合に逆バイアス電圧
を加えるようにした。このため、逆バイアス電圧の印加
時に、その各PN接合部に空乏層を形成させ、空乏層の
高抵抗によりその空乏層をノイズ伝搬の障壁とすること
ができる。
Further, according to the semiconductor device of the present invention, the well for the digital circuit and the epitaxial layer are formed by PN junctions, respectively, and a reverse bias voltage is applied to each PN junction. For this reason, when a reverse bias voltage is applied, a depletion layer can be formed at each PN junction, and the depletion layer can be used as a noise propagation barrier due to the high resistance of the depletion layer.

【0014】一方、請求項5に記載の発明は、シリコン
基板に所定の深さのノイズ障壁ウェルを形成する第1工
程と、前記ノイズ障壁ウェルを形成したシリコン基板上
にシリコンのエピタキシャル層を形成する第2工程と、
前記エピタキシャル層内であって前記ノイズ障壁用ウェ
ルの上方の両側に、デジタル回路を形成するために所定
の深さのデジタル回路用ウェルと、アナログ回路を形成
するために所定の深さのアナログ回路用ウェルとをそれ
ぞれ形成する第3工程と、からなることを特徴とするも
のである。
According to a fifth aspect of the present invention, there is provided a first step of forming a noise barrier well having a predetermined depth in a silicon substrate, and forming a silicon epitaxial layer on the silicon substrate on which the noise barrier well is formed. A second step,
A digital circuit well having a predetermined depth for forming a digital circuit and an analog circuit having a predetermined depth for forming an analog circuit, on both sides of the noise barrier well in the epitaxial layer. And a third step of forming each of the use wells.

【0015】請求項6に記載の発明は、請求項5に記載
の半導体装置の製造方法において、前記第1工程では、
前記ノイズ障壁用ウェル形成用の第1のマスクで前記シ
リコン基板上にホトレジストパターンを形成し、この形
成後に前記ノイズ障壁ウェルを前記シリコン基板内に形
成するようにし、前記第3工程では、前記第1のマスク
の白黒を反転したマスクであって、このマスクに基づい
て前記デジタル回路用ウェルと前記アナログ回路用ウェ
ルとを形成する第2のマスクで前記エピタキシャル層上
にホトレジストパターンを形成し、この形成後に前記デ
ジタル回路用ウェルと前記アナログ回路用ウェルを前記
エピタキシャル層内にそれぞれ形成するようにしたこと
を特徴とするものである。
According to a sixth aspect of the present invention, in the method of manufacturing a semiconductor device according to the fifth aspect, the first step includes:
Forming a photoresist pattern on the silicon substrate with the first mask for forming the noise barrier well, forming the noise barrier well in the silicon substrate after the formation, and in the third step, Forming a photoresist pattern on the epitaxial layer with a second mask for forming the digital circuit well and the analog circuit well based on the mask; After the formation, the digital circuit well and the analog circuit well are respectively formed in the epitaxial layer.

【0016】請求項7に記載の発明は、請求項5または
請求項6に記載の半導体装置の製造方法において、前記
エピタキシャル層は高抵抗からなるとともに、前記シリ
コン基板は前記エピタキシャル層とは異なる型からな
り、かつ、前記デジタル回路用ウェルおよび前記アナロ
グ回路用ウェルは前記エピタキシャル層とは異なる型か
らなるとともに、前記ノイズ障壁用ウェルは前記シリコ
ン基板とは異なる型からなることを特徴とするものであ
る。
According to a seventh aspect of the present invention, in the method of manufacturing a semiconductor device according to the fifth or sixth aspect, the epitaxial layer is formed of a high resistance and the silicon substrate has a different shape from the epitaxial layer. And wherein the digital circuit well and the analog circuit well are of a different type from the epitaxial layer, and the noise barrier well is of a different type from the silicon substrate. is there.

【0017】このように本発明の半導体装置の製造方法
によれば、デジタル回路からのノイズがエピタキシャル
層内やシリコン基板内を伝搬してアナログ回路に到達す
るのを抑制できる半導体装置を実現できる。
As described above, according to the method of manufacturing a semiconductor device of the present invention, it is possible to realize a semiconductor device capable of suppressing noise from a digital circuit from propagating through an epitaxial layer or a silicon substrate and reaching an analog circuit.

【0018】[0018]

【発明の実施の形態】以下、本発明の半導体装置の実施
形態の構成について、図1を参照して説明する。この実
施形態にかかる半導体装置は、図1に示すように、P型
のシリコン基板11と、このシリコン基板11上に形成
させたN型のシリコンからなるエピタキシャル層12と
を備え、このエピタキシャル層12内にデジタル回路1
4とアナログ回路16とを形成するようにしたものであ
る。ここで、エピタキシャル層12は、高抵抗にするの
が好ましい。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The structure of a semiconductor device according to an embodiment of the present invention will be described below with reference to FIG. As shown in FIG. 1, the semiconductor device according to this embodiment includes a P-type silicon substrate 11 and an epitaxial layer 12 made of N-type silicon formed on the silicon substrate 11. Digital circuit 1 inside
4 and an analog circuit 16 are formed. Here, the epitaxial layer 12 preferably has a high resistance.

【0019】さら具体的に説明すると、シリコン基板1
1の所定位置には、所定の深さのノイズ障壁用ウェル1
3が形成され、このウェル13はN型ウェルからなる。
また、エピタキシャル層12には、そのエピタキシャル
層12内であってノイズ障壁用ウェル13の上方の左右
の両側に、デジタル回路14を形成するためのデジタル
回路用ウェル15と、アナログ回路16を形成するため
のアナログ回路用ウェル17とがそれぞれ形成されてい
る。
More specifically, the silicon substrate 1
1, a noise barrier well 1 having a predetermined depth
3 are formed, and the well 13 is formed of an N-type well.
In the epitaxial layer 12, a digital circuit well 15 for forming a digital circuit 14 and an analog circuit 16 are formed in the epitaxial layer 12 on both the left and right sides above the noise barrier well 13. Circuit wells 17 are formed.

【0020】デジタル回路用ウェル15はP型ウェルか
らなり、アナログ回路用ウェル17はN型ウェルからな
る。デジタル回路用ウェル15の深さは、デジタル回路
14で発生するノイズがアナログ回路16に伝搬するの
を抑制できる深さとなっている。アナログ回路用ウェル
17の深さは、デジタル回路用ウェル15の深さと同一
でもよいが、それよりも浅くても良い。ノイズ障壁用ウ
ェル13の深さは、デジタル回路14で発生するノイズ
がシリコン基板11に漏れた場合に、そのノイズがシリ
コン基板11内でその横方向への伝搬が抑制される深さ
とするのが好ましい。
The digital circuit well 15 comprises a P-type well, and the analog circuit well 17 comprises an N-type well. The depth of the digital circuit well 15 is such that the noise generated in the digital circuit 14 can be suppressed from propagating to the analog circuit 16. The depth of the analog circuit well 17 may be the same as the depth of the digital circuit well 15, but may be shallower. The depth of the noise barrier well 13 is set to a depth at which when noise generated in the digital circuit 14 leaks to the silicon substrate 11, the noise is suppressed from propagating in the silicon substrate 11 in the lateral direction. preferable.

【0021】デジタル回路用ウェル15およびアナログ
回路用ウェル17と、ノイズ障壁用ウェル13との配置
関係は、図1に示すように、上面から見た場合に、ノイ
ズ障壁用ウェル13が、デジタル回路用ウェル15とア
ナログ回路用ウェル17との間の中間の位置にくるのが
好ましい。デジタル回路用ウェル15内には、図1に示
すように、P型ウェル18とN型ウェル19とが形成さ
れ、この両ウェル18、19を利用してデジタル回路1
4のためのトランジスタ(図示せず)が形成されてい
る。また、アナログ回路用ウェル17内には、図1に示
すように、P型ウェル20とN型ウェル21とが形成さ
れ、この両ウェル20、21を利用してアナログ回路1
6のためのトランジスタ(図示せず)が形成されてい
る。
As shown in FIG. 1, the well 13 for the digital circuit and the well 17 for the analog circuit, and the well 13 for the noise barrier It is preferable to be at an intermediate position between the well 15 for analog and the well 17 for analog circuit. As shown in FIG. 1, a P-type well 18 and an N-type well 19 are formed in the digital circuit well 15.
4 are formed (not shown). As shown in FIG. 1, a P-type well 20 and an N-type well 21 are formed in the analog circuit well 17.
6 are formed (not shown).

【0022】エピタキシャル層12内であって、デジタ
ル回路用ウェル15とアナログ回路用ウェル17との間
に、N型ウェル22が形成されている。このN型ウェル
22は、直流電源(VDD=5V)に接続するものであ
り、エピタキシャル層12内の交流電流(ノイズ)がそ
のN型ウェル22に入ったときに、その交流ノイズを直
流電源を通して外部に出す働きをする。
An N-type well 22 is formed in the epitaxial layer 12 between the digital circuit well 15 and the analog circuit well 17. The N-type well 22 is connected to a DC power supply (VDD = 5 V). When an AC current (noise) in the epitaxial layer 12 enters the N-type well 22, the AC noise is passed through the DC power supply. It works outside.

【0023】また、実施形態にかかる半導体装置では、
P型のデジタル回路用ウェル15とN型のエピタキシャ
ル層12でPN接合、P型のアナログ回路用ウェル17
とN型のエピタキシャル層12でPN接合、N型のエピ
タキシャル層12とP型のシリコン基板11でPN接
合、およびN型のノイズ障壁用ウェルとP型のシリコン
基板とでPN接合をそれぞれ形成しており、しかも、そ
の各PN接合に逆バイアス電圧を印加して使用できるよ
うになっている。
In the semiconductor device according to the embodiment,
A P-type digital circuit well 15 and a P-type analog circuit well 17 with a N-type epitaxial layer 12 and a PN junction.
PN junction with the N-type epitaxial layer 12, the PN junction with the N-type epitaxial layer 12 and the P-type silicon substrate 11, and the PN junction with the N-type noise barrier well and the P-type silicon substrate. In addition, a reverse bias voltage is applied to each of the PN junctions so that the PN junction can be used.

【0024】以上説明したように、この実施形態にかか
る半導体装置によれば、エピタキシャル層12内にデジ
タル回路用ウェル15とアナログ回路用ウェル17とを
それぞれ形成し、デジタル回路用ウェル15の深さを、
デジタル回路14で発生するノイズがアナログ回路16
に伝搬するのを抑制できる深さとなるようにした。この
ため、デジタル回路14からのノイズがエピタキシャル
層12内を伝搬してアナログ回路16に到達するのを抑
制でき、特に、エピタキシャル層12を高抵抗にしてい
るので、その抑制効果が大きい。
As described above, according to the semiconductor device of this embodiment, the well 15 for digital circuit and the well 17 for analog circuit are formed in the epitaxial layer 12 and the depth of the well 15 for digital circuit is formed. To
The noise generated in the digital circuit 14 is
To a depth that can suppress propagation to For this reason, it is possible to suppress noise from the digital circuit 14 from propagating through the epitaxial layer 12 and reaching the analog circuit 16. In particular, since the epitaxial layer 12 has a high resistance, the effect of suppressing the noise is great.

【0025】また、この実施形態にかかる半導体装置に
よれば、シリコン基板11内にノイズ障壁用ウェル13
を形成するようにしたので、デジタル回路15からのノ
イズがシリコン基板11に到達しても、ノイズ障壁用ウ
ェル13によりそのノイズがアナログ回路16に到達す
るのを抑制できる。この例では、ノイズ障壁用ウェル1
3を、デジタル回路用ウェル15とアナログ回路用ウェ
ル17との中間の位置に形成しているので、その抑制効
果が大きい。
According to the semiconductor device of this embodiment, the noise barrier well 13 is formed in the silicon substrate 11.
Is formed, even if the noise from the digital circuit 15 reaches the silicon substrate 11, the noise barrier well 13 can suppress the noise from reaching the analog circuit 16. In this example, the noise barrier well 1
3 is formed at an intermediate position between the digital circuit well 15 and the analog circuit well 17, so that the suppression effect is large.

【0026】さらに、この実施形態にかかる半導体装置
によれば、P型のデジタル回路用ウェル15とN型のエ
ピタキシャル層12などがそれぞれPN接合となるよう
にし、その各PN接合に逆バイアス電圧を印加して使用
できるするようにした。このため、逆バイアス電圧の印
加時に、その各PN接合面に空乏層を形成させ、空乏層
の高抵抗により空乏層をノイズ伝搬の障壁とすることが
できる。
Further, according to the semiconductor device of this embodiment, the P-type digital circuit well 15 and the N-type epitaxial layer 12 are each formed into a PN junction, and a reverse bias voltage is applied to each PN junction. It can be used by applying voltage. Therefore, when a reverse bias voltage is applied, a depletion layer can be formed on each PN junction surface, and the high resistance of the depletion layer can make the depletion layer a barrier for noise propagation.

【0027】次に、本発明の半導体装置の製造法の実施
形態について、図2を参照して説明する。まず、ノイズ
障壁用ウェル13用のマスクを使用し、図2(A)に示
すP型のシリコン基板11上に、ホトレジトパターン
(図示せず)を形成後、そのシリコン基板11内にリン
(P)のイオンの打込みを行う。このイオンの打込み
は、イオンに100keV程度の加速エネルギーを与え
ることにより行い、そのイオンの打込み量は1013個/
cm2 程度とする。
Next, an embodiment of a method of manufacturing a semiconductor device according to the present invention will be described with reference to FIG. First, using a mask for the noise barrier well 13, a photoresist pattern (not shown) is formed on the P-type silicon substrate 11 shown in FIG. P) ion implantation is performed. This ion implantation is performed by applying an acceleration energy of about 100 keV to the ion, and the ion implantation amount is 10 13 /
cm 2 .

【0028】そのイオンの打込みが終了すると、その打
ち込まれたリンを熱拡散するために、1200℃程度の
熱を10時間程度にわたってシリコン基板11に加え
る。このとき、シリコン基板11の表面に酸化膜が形成
されるのを阻止するために、シリコンと反応しない不活
性ガス(例えば窒素など)を使用する。その熱拡散が終
了すると、図2(A)に示すように、P型のシリコン基
板11内にN型ウェルからなるノイズ障壁用ウェル13
が形成される。このノイズ障壁用ウェル13は、例えば
その長さ(または幅)が最小で20μm程度からなり、
その深さが10μm程度からなる。
When the ion implantation is completed, heat of about 1200 ° C. is applied to the silicon substrate 11 for about 10 hours in order to thermally diffuse the implanted phosphorus. At this time, in order to prevent an oxide film from being formed on the surface of the silicon substrate 11, an inert gas (for example, nitrogen) which does not react with silicon is used. When the thermal diffusion is completed, as shown in FIG. 2A, a noise barrier well 13 composed of an N-type well is formed in a P-type silicon substrate 11.
Is formed. The noise barrier well 13 has a minimum length (or width) of about 20 μm, for example.
Its depth is about 10 μm.

【0029】次に、P型のシリコン基板11上に、図2
(B)に示すように、N型であって高抵抗のエピタキシ
ャル層12を形成する。このN型のエピタキシャル層1
2は、例えばその厚さが30μmで、その抵抗率が10
00〔Ωcm〕程度である。次いで、ノイズ障壁用ウェ
ル13用のマスクの白黒を反転し、デジタル回路ウェル
15およびアナログ回路ウェル17の形成用のマスクを
使用し、図2(C)に示すエピタキシャル層12上に、
ホトレジトパターン(図示せず)を形成する。そして、
そのホトレジストパターンを使用し、そのエピタキシャ
ル層12内に不純物としてボロン(B)のイオンの打込
みを行う。このイオンの打込みは、イオンに100ke
V程度の加速エネルギーを与えることにより行い、その
イオンの打込み量は1012個/cm2 程度とする。
Next, on a P-type silicon substrate 11, FIG.
As shown in FIG. 1B, an N-type and high-resistance epitaxial layer 12 is formed. This N-type epitaxial layer 1
2 has a thickness of 30 μm and a resistivity of 10 μm, for example.
It is about 00 [Ωcm]. Next, the black and white of the mask for the noise barrier well 13 is inverted, and the mask for forming the digital circuit well 15 and the analog circuit well 17 is used to form a mask on the epitaxial layer 12 shown in FIG.
A photoresist pattern (not shown) is formed. And
Using the photoresist pattern, boron (B) ions are implanted into the epitaxial layer 12 as impurities. The implantation of this ion is 100 ke
The acceleration energy of about V is applied, and the amount of implanted ions is about 10 12 / cm 2 .

【0030】そのイオンの打込みが終了すると、その打
ち込まれたボロンを熱拡散するために、1200℃程度
の熱を10時間程度にわたってエピタキシャル層12に
加える。このとき、エピタキシャル層12の表面に酸化
膜が形成されるのを阻止するために、不活性ガス(例え
ば窒素など)を使用する。その熱拡散が終了すると、図
2(C)に示すように、エピタキシャル層12内に、P
型ウェルからなるデジタル回路用ウェル15およびアナ
ログ回路用ウェル17がそれぞれ形成される。このデジ
タル回路用ウェル15およびアナログ回路用ウェル17
は、その深さが例えば12μm程度からなる。
When the implantation of the ions is completed, heat of about 1200 ° C. is applied to the epitaxial layer 12 for about 10 hours in order to thermally diffuse the implanted boron. At this time, an inert gas (for example, nitrogen) is used to prevent an oxide film from being formed on the surface of the epitaxial layer 12. When the thermal diffusion is completed, as shown in FIG.
A well 15 for a digital circuit and a well 17 for an analog circuit composed of a mold well are respectively formed. The digital circuit well 15 and the analog circuit well 17
Has a depth of, for example, about 12 μm.

【0031】その後、図2(D)に示すように、デジタ
ル回路用ウェル15内にP型ウェル18とN型ウェル1
9とを形成するとともに、アナログ回路用ウェル17内
にP型ウェル20とN型ウェル21とを形成し、かつ、
エピタキシャル層12内であって、デジタル回路用ウェ
ル15とアナログ回路用ウェル17との間に、N型ウェ
ル22を形成する。
Thereafter, as shown in FIG. 2D, the P-type well 18 and the N-type well 1 are placed in the digital circuit well 15.
9, a P-type well 20 and an N-type well 21 are formed in the analog circuit well 17, and
An N-type well 22 is formed in the epitaxial layer 12 between the digital circuit well 15 and the analog circuit well 17.

【0032】次に、上記の両ウェル18、19を利用し
てデジタル回路14のためのトランジスタ(図示せず)
を形成するとともに、上記の両ウェル20、21を利用
してアナログ回路16のためのトランジスタ(図示せ
ず)を形成する。これにより所望の半導体装置が完成す
る。以上説明したように、本発明の半導体装置の製造方
法の実施形態によれば、デジタル回路14からのノイズ
がエピタキシャル層12内やシリコン基板11内を伝搬
してアナログ回路16に到達するのを抑制できる半導体
装置を実現できる。
Next, a transistor (not shown) for the digital circuit 14 is utilized by using the wells 18 and 19 described above.
And a transistor (not shown) for the analog circuit 16 is formed using the wells 20 and 21 described above. Thus, a desired semiconductor device is completed. As described above, according to the embodiment of the method of manufacturing a semiconductor device of the present invention, it is possible to suppress noise from the digital circuit 14 from propagating in the epitaxial layer 12 or the silicon substrate 11 and reaching the analog circuit 16. Semiconductor device that can be realized.

【0033】[0033]

【発明の効果】以上述べたように、本発明の半導体装置
によれば、エピタキシャル層内にデジタル回路用ウェル
とアナログ回路用ウェルとを形成し、デジタル回路用ウ
ェルの深さを、デジタル回路で発生するノイズがアナロ
グ回路に伝搬するのを抑制できる深さとなるようにし
た。このため、デジタル回路からのノイズがエピタキシ
ャル層内を伝搬してアナログ回路に到達するのを抑制で
き、特に、エピタキシャル層を高抵抗にした場合にはそ
の抑制効果が大きくなる。
As described above, according to the semiconductor device of the present invention, a digital circuit well and an analog circuit well are formed in an epitaxial layer, and the depth of the digital circuit well is reduced by the digital circuit. The depth is set so that the generated noise can be suppressed from propagating to the analog circuit. For this reason, it is possible to suppress the noise from the digital circuit from propagating through the epitaxial layer and reaching the analog circuit. In particular, when the resistance of the epitaxial layer is increased, the effect of suppressing the noise is increased.

【0034】また、本発明の半導体装置によれば、シリ
コン基板内にノイズ障壁用ウェルを形成するようにした
ので、デジタル回路からのノイズがシリコン基板に到達
しても、ノイズ障壁用ウェルによりそのノイズがアナロ
グ回路に到達するのを抑制できる。特に、ノイズ障壁用
ウェルを、デジタル回路用ウェルとアナログ回路用ウェ
ルとの中間の位置に形成した場合には、その抑制効果が
大きくなる。
Further, according to the semiconductor device of the present invention, since the noise barrier well is formed in the silicon substrate, even if noise from the digital circuit reaches the silicon substrate, the noise barrier well forms the noise. Noise can be suppressed from reaching the analog circuit. In particular, when the noise barrier well is formed at an intermediate position between the digital circuit well and the analog circuit well, the effect of suppressing the noise is increased.

【0035】さらに、本発明の半導体装置によれば、デ
ジタル回路用ウェルとエピタキシャル層などがそれぞれ
PN接合で形成され、この各PN接合に逆バイアス電圧
を加えるようにした。このため、逆バイアス電圧の印加
時に、その各PN接合部に空乏層を形成させ、空乏層の
高抵抗によりその空乏層をノイズ伝搬の障壁とすること
ができる。
Further, according to the semiconductor device of the present invention, the digital circuit well and the epitaxial layer are formed by PN junctions, respectively, and a reverse bias voltage is applied to each PN junction. For this reason, when a reverse bias voltage is applied, a depletion layer can be formed at each PN junction, and the depletion layer can be used as a noise propagation barrier due to the high resistance of the depletion layer.

【0036】一方、本発明の半導体装置の製造方法によ
れば、デジタル回路からのノイズがエピタキシャル層内
やシリコン基板内を伝搬してアナログ回路に到達するの
を抑制できる半導体装置を実現できる。
On the other hand, according to the method of manufacturing a semiconductor device of the present invention, a semiconductor device capable of suppressing noise from a digital circuit from propagating in an epitaxial layer or a silicon substrate and reaching an analog circuit can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の半導体装置の実施形態の構成を示す断
面図である。
FIG. 1 is a cross-sectional view illustrating a configuration of an embodiment of a semiconductor device of the present invention.

【図2】本発明の半導体装置の製造方法の実施形態にお
ける各工程を説明する工程図である。
FIG. 2 is a process diagram illustrating each process in an embodiment of the method of manufacturing a semiconductor device according to the present invention.

【図3】従来の半導体装置の構成を示す断面図である。FIG. 3 is a cross-sectional view illustrating a configuration of a conventional semiconductor device.

【符号の説明】[Explanation of symbols]

11 P型の半導体基板 12 N型のエピタキシャル層 13 ノイズ障壁用ウェル 14 デジタル回路 15 デジタル回路用ウェル 16 アナログ回路 17 アナログ回路用ウェル Reference Signs List 11 P-type semiconductor substrate 12 N-type epitaxial layer 13 Well for noise barrier 14 Digital circuit 15 Well for digital circuit 16 Analog circuit 17 Well for analog circuit

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 シリコン基板と、このシリコン基板上に
形成させたシリコンからなるエピタキシャル層とを備
え、 前記シリコン基板内にノイズ障壁用ウェルを形成すると
ともに、 前記エピタキシャル層内であって前記ノイズ障壁用ウェ
ルの上方の両側に、デジタル回路を形成するためのデジ
タル回路用ウェルと、アナログ回路を形成するためのア
ナログ回路用ウェルとをそれぞれ形成し、 前記デジタル回路用ウェルと前記ノイズ障壁用ウェルの
各深さは、前記デジタル回路で発生するノイズが前記ア
ナログ回路に伝搬するのを抑制できる深さとしたことを
特徴とする半導体装置。
1. A semiconductor device comprising: a silicon substrate; and an epitaxial layer made of silicon formed on the silicon substrate. A noise barrier well is formed in the silicon substrate, and the noise barrier is formed in the epitaxial layer. A digital circuit well for forming a digital circuit and an analog circuit well for forming an analog circuit are formed on both sides of the upper side of the well for the digital circuit and the well for the noise barrier, respectively. A semiconductor device, wherein each depth is such that noise generated in the digital circuit can be suppressed from propagating to the analog circuit.
【請求項2】 前記ノイズ障壁用ウェルは、上面から見
た場合に、前記デジタル回路用ウェルと前記アナログ回
路用ウェルとの間に介在するようにしたことを特徴とす
る請求項1に記載の半導体装置。
2. The noise barrier well according to claim 1, wherein the noise barrier well is interposed between the digital circuit well and the analog circuit well when viewed from above. Semiconductor device.
【請求項3】 前記エピタキシャル層は高抵抗からなる
とともに、前記シリコン基板は前記エピタキシャル層と
は異なる型からなり、 かつ、前記デジタル回路用ウェルおよび前記アナログ回
路用ウェルは前記エピタキシャル層とは異なる型からな
るとともに、前記ノイズ障壁用ウェルは前記シリコン基
板とは異なる型からなることを特徴とする請求項1また
は請求項2に記載の半導体装置。
3. The epitaxial layer has a high resistance, the silicon substrate has a different type from the epitaxial layer, and the digital circuit well and the analog circuit well have a different type from the epitaxial layer. 3. The semiconductor device according to claim 1, wherein the noise barrier well has a different type from the silicon substrate. 4.
【請求項4】 前記デジタル回路用ウェルと前記エピタ
キシャル層との間、前記アナログ回路用ウェルと前記エ
ピタキシャル層との間、前記エピタキシャル層と前記シ
リコン基板との間、および前記ノイズ障壁用ウェルと前
記シリコン基板との間に、それぞれ逆バイアス電圧を加
えるようになっていることを特徴とする請求項3に記載
の半導体装置。
4. The method according to claim 1, further comprising: a step between the digital circuit well and the epitaxial layer; a step between the analog circuit well and the epitaxial layer; a step between the epitaxial layer and the silicon substrate; 4. The semiconductor device according to claim 3, wherein a reverse bias voltage is applied between the semiconductor device and the silicon substrate.
【請求項5】 シリコン基板に所定の深さのノイズ障壁
ウェルを形成する第1工程と、 前記ノイズ障壁ウェルを形成したシリコン基板上にシリ
コンのエピタキシャル層を形成する第2工程と、 前記エピタキシャル層内であって前記ノイズ障壁用ウェ
ルの上方の両側に、デジタル回路を形成するために所定
の深さのデジタル回路用ウェルと、アナログ回路を形成
するために所定の深さのアナログ回路用ウェルとをそれ
ぞれ形成する第3工程と、 からなることを特徴とする半導体装置の製造方法。
5. A first step of forming a noise barrier well having a predetermined depth in a silicon substrate; a second step of forming an epitaxial layer of silicon on the silicon substrate on which the noise barrier well is formed; Inside and on both sides above the noise barrier well, a digital circuit well of a predetermined depth to form a digital circuit, and an analog circuit well of a predetermined depth to form an analog circuit. And c. Forming a semiconductor device, respectively.
【請求項6】 前記第1工程では、前記ノイズ障壁用ウ
ェル形成用の第1のマスクで前記シリコン基板上にホト
レジストパターンを形成し、この形成後に前記ノイズ障
壁ウェルを前記シリコン基板内に形成するようにし、 前記第3工程では、前記第1のマスクの白黒を反転した
マスクであって、このマスクに基づいて前記デジタル回
路用ウェルと前記アナログ回路用ウェルとを形成する第
2のマスクで前記エピタキシャル層上にホトレジストパ
ターンを形成し、この形成後に前記デジタル回路用ウェ
ルと前記アナログ回路用ウェルを前記エピタキシャル層
内にそれぞれ形成するようにしたことを特徴とする請求
項5に記載の半導体装置の製造方法。
6. In the first step, a photoresist pattern is formed on the silicon substrate using the first mask for forming the noise barrier well, and after the formation, the noise barrier well is formed in the silicon substrate. In the third step, the first mask is a mask obtained by inverting black and white of the first mask, and the second mask for forming the digital circuit well and the analog circuit well based on the mask is used. 6. The semiconductor device according to claim 5, wherein a photoresist pattern is formed on the epitaxial layer, and after forming the photoresist pattern, the digital circuit well and the analog circuit well are respectively formed in the epitaxial layer. Production method.
【請求項7】 前記エピタキシャル層は高抵抗からなる
とともに、前記シリコン基板は前記エピタキシャル層と
は異なる型からなり、 かつ、前記デジタル回路用ウェルおよび前記アナログ回
路用ウェルは前記エピタキシャル層とは異なる型からな
るとともに、前記ノイズ障壁用ウェルは前記シリコン基
板とは異なる型からなることを特徴とする請求項5また
は請求項6に記載の半導体装置の製造方法。
7. The epitaxial layer has a high resistance, the silicon substrate has a different type from the epitaxial layer, and the digital circuit well and the analog circuit well have a different type from the epitaxial layer. 7. The method according to claim 5, wherein the noise barrier well is of a different type from the silicon substrate.
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WO2011158486A1 (en) * 2010-06-15 2011-12-22 パナソニック株式会社 Semiconductor device
CN104659023A (en) * 2013-11-19 2015-05-27 中芯国际集成电路制造(上海)有限公司 Semiconductor structure and forming method thereof
US9524899B2 (en) 2013-04-15 2016-12-20 Fujitsu Semiconductor Limited Semiconductor device having multiple wells for low- and high-voltage CMOS transistors

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332079A (en) * 2005-05-23 2006-12-07 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit
WO2011158486A1 (en) * 2010-06-15 2011-12-22 パナソニック株式会社 Semiconductor device
US9524899B2 (en) 2013-04-15 2016-12-20 Fujitsu Semiconductor Limited Semiconductor device having multiple wells for low- and high-voltage CMOS transistors
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