JP2002134609A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、デュアルダマシン
法により形成された接続プラグ及び金属配線を有する半
導体装置及びその製造方法に関する。The present invention relates to a semiconductor device having a connection plug and a metal wiring formed by a dual damascene method, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】近年、半導体集積回路装置に対する高性
能化及び記憶容量の増大化の要求に対応するため、金属
配線の高密度化及び多層化が求められている。2. Description of the Related Art In recent years, in order to respond to demands for higher performance and increased storage capacity of semiconductor integrated circuit devices, higher density and multi-layered metal wirings are required.
【０００３】ところが、金属配線の高密度化及び多層化
に伴って、金属配線同士の相互作用に起因する電気信号
の遅延の問題が発生するため、半導体集積回路の動作速
度の低下及び消費電力の増大という問題が発生する。However, with the increase in the density and the number of layers of metal wiring, the problem of electric signal delay due to the interaction between the metal wirings occurs, so that the operating speed of the semiconductor integrated circuit is reduced and the power consumption is reduced. The problem of increase arises.
【０００４】そこで、配線抵抗及び配線間容量を低減す
ることが検討されており、半導体集積回路装置を構成す
る材料及び半導体集積回路の製造プロセスについて、新
しい技術が開発されている。[0004] Therefore, reduction of wiring resistance and capacitance between wirings has been studied, and new technologies have been developed for materials constituting a semiconductor integrated circuit device and a manufacturing process of the semiconductor integrated circuit.
【０００５】配線材料としては、従来のアルミニウムに
代えて、抵抗値の小さい銅を用いる技術が実用化されて
いる。また、層間絶縁膜の材料としては、配線間容量を
低減するべく、比誘電率の低い材料が検討されており、
従来のシリコン酸化膜（比誘電率：４．０〜４．５）に
代えて、比誘電率の低いフッ素含有シリコン酸化膜（比
誘電率：３．２〜３．７）を用いる技術が実用化されて
いる。As a wiring material, a technique using copper having a small resistance value in place of conventional aluminum has been put to practical use. Further, as a material of the interlayer insulating film, a material having a low relative dielectric constant has been studied in order to reduce the capacitance between wirings.
A technology using a fluorine-containing silicon oxide film (relative dielectric constant: 3.2 to 3.7) having a low relative dielectric constant instead of the conventional silicon oxide film (relative dielectric constant: 4.0 to 4.5) is practical. Has been
【０００６】しかしながら、金属配線の高密度化及び多
層化を一層促進するためには、層間絶縁膜の比誘電率を
３．０以下に低減させることが強く望まれる。[0006] However, in order to further increase the density and the number of layers of the metal wiring, it is strongly desired to reduce the relative dielectric constant of the interlayer insulating film to 3.0 or less.
【０００７】そこで、層間絶縁膜として、シリコン酸化
膜及びフッ素含有シリコン酸に代えて、有機膜又は有機
無機ハイブリッド膜を用いることが提案されている。有
機膜の材料としては、ポリアリルエーテル（アライドシ
グナル社製（商品名：ＦＬＡＲＥ）又はダウケミカル社
製（商品名：ＳｉＬＫ））、ベンゾシクロブテン（ダウ
ケミカル社製）及びポリイミド等が知られている。ま
た、ＣＶＤ法により形成される有機無機ハイブリッド膜
の材料としては、コーラル（商品名、ノベラス社製）、
オーロラ（商品名、エー・エス・エム社製）及びブラッ
クダイアモンド（商品名、アプライドマテリアル社製）
等が知られていると共に、塗布法により形成される有機
無機ハイブリッド膜の材料としては、メチルシルセスキ
オキサン等が知られている。Therefore, it has been proposed to use an organic film or an organic-inorganic hybrid film instead of the silicon oxide film and the fluorine-containing silicon acid as the interlayer insulating film. Known materials for the organic film include polyallyl ether (manufactured by Allied Signal Co. (trade name: FLARE) or Dow Chemical Company (trade name: SiLK)), benzocyclobutene (manufactured by Dow Chemical Company), and polyimide. I have. Further, as a material of the organic-inorganic hybrid film formed by the CVD method, coral (trade name, manufactured by Novellus),
Aurora (trade name, manufactured by ASM) and Black Diamond (trade name, manufactured by Applied Materials)
As a material of the organic-inorganic hybrid film formed by the coating method, methylsilsesquioxane and the like are known.
【０００８】層間絶縁膜として、有機膜又は有機無機ハ
イブリッド膜を用いると、無機膜を用いる場合に比べ
て、比誘電率の低減を図ることはできる。When an organic film or an organic-inorganic hybrid film is used as the interlayer insulating film, the relative dielectric constant can be reduced as compared with the case where an inorganic film is used.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、層間絶
縁膜を有機膜又は有機無機ハイブリッド膜により形成す
る場合には、以下に説明する問題が発生する。However, when the interlayer insulating film is formed of an organic film or an organic-inorganic hybrid film, the following problems occur.
【００１０】まず、層間絶縁膜として有機無機ハイブリ
ッド膜を用いると、層間絶縁膜に接続孔又は配線溝を形
成するために用いたレジストパターンを除去する際に、
配線溝の側壁に変質層が形成されてしまうため、有機無
機ハイブリッド膜を用いているにも拘わらず、配線間容
量を十分に低減することができないという第１の問題が
発生する。以下、第１の問題について、図７（ａ）〜
（ｃ）及び図８を参照しながら説明する。First, when an organic-inorganic hybrid film is used as an interlayer insulating film, a resist pattern used for forming a connection hole or a wiring groove in the interlayer insulating film is removed.
Since the deteriorated layer is formed on the side wall of the wiring groove, the first problem occurs that the capacity between wirings cannot be sufficiently reduced despite the use of the organic-inorganic hybrid film. Hereinafter, the first problem will be described with reference to FIGS.
This will be described with reference to (c) and FIG.
【００１１】まず、図７（ａ）に示すように、半導体基
板１０の上に絶縁膜１１を形成した後、該絶縁膜１１に
下層配線１２を形成し、その後、下層配線１２の上に保
護膜１３を形成する。次に、保護膜１３の上に有機無機
ハイブリッド膜からなる層間絶縁膜１４を堆積した後、
該層間絶縁膜１４の上に、反射防止膜１５及びレジスト
パターン１６を形成する。First, as shown in FIG. 7A, after an insulating film 11 is formed on a semiconductor substrate 10, a lower wiring 12 is formed on the insulating film 11, and then a protective film is formed on the lower wiring 12. A film 13 is formed. Next, after depositing an interlayer insulating film 14 made of an organic-inorganic hybrid film on the protective film 13,
On the interlayer insulating film 14, an antireflection film 15 and a resist pattern 16 are formed.
【００１２】次に、図７（ｂ）に示すように、層間絶縁
膜１４に対してレジストパターン１６をマスクとしてエ
ッチングを行なって、層間絶縁膜１４に接続孔１７を形
成する。Next, as shown in FIG. 7B, the interlayer insulating film 14 is etched using the resist pattern 16 as a mask to form a connection hole 17 in the interlayer insulating film 14.
【００１３】次に、図７（ｃ）に示すように、レジスト
パターン１６を酸素プラズマを用いるアッシングにより
除去すると、層間絶縁膜１４を構成する有機無機ハイブ
リッド膜における有機成分が酸素プラズマにより酸化さ
れて消失するため、層間絶縁膜１４における接続孔１７
に露出する部分に変質層１８が形成される。Next, as shown in FIG. 7C, when the resist pattern 16 is removed by ashing using oxygen plasma, organic components in the organic-inorganic hybrid film constituting the interlayer insulating film 14 are oxidized by oxygen plasma. The connection holes 17 in the interlayer insulating film 14
The deteriorated layer 18 is formed in a portion exposed to the substrate.
【００１４】ところで、有機無機ハイブリッド膜は、有
機成分を含有していたため、密度が低くなると共に分子
内の分極率が低くなるので、無機膜に比べて比誘電率の
低減を実現している。Since the organic-inorganic hybrid film contains an organic component, it has a lower density and a lower polarizability in the molecule, so that the relative dielectric constant is reduced as compared with the inorganic film.
【００１５】ところが、有機無機ハイブリッド膜から有
機成分が消失してなる変質層１８の比誘電率は極めて大
きい。すなわち、有機無機ハイブリッド膜が酸化されて
通常のシリコン酸化膜に変化するのであれば比誘電率は
４．２程度であるが、有機無機ハイブリッド膜から有機
成分が消失してなる変質層１８の比誘電率は５〜６程度
である。However, the relative dielectric constant of the deteriorated layer 18 in which organic components have disappeared from the organic-inorganic hybrid film is extremely large. In other words, if the organic-inorganic hybrid film is oxidized and changes to a normal silicon oxide film, the relative dielectric constant is about 4.2. The dielectric constant is about 5-6.
【００１６】図８は、有機無機ハイブリッド膜からなる
層間絶縁膜１４にデュアルダマシン法により形成された
接続プラグ１９及び金属配線２０を有する半導体装置の
断面構造を示しており、変質層１８は、接続プラグ１９
の側面並びに金属配線２０の側面及び底面にそれぞれ形
成されている。層間絶縁膜１４における金属配線２０同
士の間隔が小さい部分は配線間容量を大きく支配する。
層間絶縁膜１４における金属配線２０同士の間隔が小さ
い部分においては、変質層１８の占める割合が大きいと
共に比誘電率の小さい部分（有機無機ハイブリッド膜の
部分）が占める割合が小さい。このため、層間絶縁膜１
４を有機無機ハイブリッド膜により形成しているにも拘
わらず、層間絶縁膜１４の配線間容量を低減することが
できないないという問題が存在する。FIG. 8 shows a cross-sectional structure of a semiconductor device having a connection plug 19 and a metal wiring 20 formed on an interlayer insulating film 14 made of an organic-inorganic hybrid film by a dual damascene method. Plug 19
And the side and bottom surfaces of the metal wiring 20. The portion of the interlayer insulating film 14 where the distance between the metal wires 20 is small largely controls the capacitance between wires.
In the portion of the interlayer insulating film 14 where the distance between the metal wirings 20 is small, the ratio occupied by the altered layer 18 is large and the ratio occupied by the portion having a small relative dielectric constant (organic-inorganic hybrid film) is small. Therefore, the interlayer insulating film 1
There is a problem that the inter-wiring capacitance of the interlayer insulating film 14 cannot be reduced even though the layer 4 is formed of an organic-inorganic hybrid film.
【００１７】そこで、特開平１１−８７５０３号公報に
おいては、レジストパターンを除去する前に、ＲＩＥ装
置を用いて１．３Ｐａ程度以下の減圧下で放電された酸
素プラズマに層間絶縁膜を曝して、有機無機ハイブリッ
ド膜の表面に０．０１μｍ以下の薄いシリコン酸化膜を
形成する方法を提案している。このようにすると、レジ
ストパターンをアッシングにより除去する際に、有機無
機ハイブリッド膜の表面で酸化が進行して厚い変質層が
形成される事態が防止される。Therefore, in JP-A-11-87503, before removing the resist pattern, the interlayer insulating film is exposed to oxygen plasma discharged under a reduced pressure of about 1.3 Pa or less using an RIE apparatus. A method of forming a thin silicon oxide film of 0.01 μm or less on the surface of an organic-inorganic hybrid film has been proposed. In this way, when the resist pattern is removed by ashing, it is possible to prevent a situation in which oxidation progresses on the surface of the organic-inorganic hybrid film and a thick altered layer is formed.
【００１８】ところが、前述のように、有機無機ハイブ
リッド膜から有機成分が消失することにより形成された
シリコン酸化膜の比誘電率は非常に大きいと共に、層間
絶縁膜における金属配線同士の間隔が小さい部分におい
ては、シリコン酸化膜の占める割合が大きいため、層間
絶縁膜の配線間容量を十分に低減することはできない。
また、デザインルールの微細化に伴って、配線溝の幅寸
法が小さくなるので、配線溝の側壁に０．０１μｍ以下
の厚さを持つシリコン酸化膜を均一に形成することは困
難になる。従って、層間絶縁膜として有機無機ハイブリ
ッド膜を用いているにも拘わらず、配線間容量を十分に
低減することができないという問題は依然として解決さ
れていない。However, as described above, the relative permittivity of the silicon oxide film formed by the disappearance of the organic components from the organic-inorganic hybrid film is very large, and the portion of the interlayer insulating film where the distance between the metal wirings is small. In this case, since the silicon oxide film occupies a large proportion, the inter-wiring capacitance of the interlayer insulating film cannot be sufficiently reduced.
Further, as the width dimension of the wiring groove becomes smaller as the design rule becomes finer, it becomes difficult to uniformly form a silicon oxide film having a thickness of 0.01 μm or less on the side wall of the wiring groove. Therefore, despite the use of the organic-inorganic hybrid film as the interlayer insulating film, the problem that the capacitance between wires cannot be sufficiently reduced has not been solved.
【００１９】次に、層間絶縁膜として有機膜を用いる
と、層間絶縁膜にデュアルダマシン法により接続プラグ
及び金属配線を形成したときに、半導体集積回路装置の
機械的強度が大きく低下するという第２の問題が発生す
る。以下、第２の問題について、図９を参照しながら説
明する。Next, when an organic film is used as the interlayer insulating film, the mechanical strength of the semiconductor integrated circuit device is greatly reduced when a connection plug and a metal wiring are formed on the interlayer insulating film by a dual damascene method. Problems occur. Hereinafter, the second problem will be described with reference to FIG.
【００２０】図９に示すように、半導体基板２０の上に
は絶縁膜２１が形成され、該絶縁膜２１には下層配線２
２が埋め込まれている。絶縁膜２１の上には、保護膜２
３、有機膜からなる第１の層間絶縁膜２４、無機膜から
なるエッチングストッパー膜２５、有機膜からなる第２
の層間絶縁膜２６、及び反射防止膜２７が順次形成され
ており、これらの積層膜には接続プラグ２８及び上層配
線２９が埋め込まれている。As shown in FIG. 9, an insulating film 21 is formed on a semiconductor substrate 20, and the insulating film 21
2 is embedded. On the insulating film 21, the protective film 2
3. a first interlayer insulating film 24 made of an organic film, an etching stopper film 25 made of an inorganic film, and a second
Are sequentially formed, and a connection plug 28 and an upper wiring 29 are buried in these laminated films.
【００２１】ところで、有機膜は、シリコン酸化膜又は
シリコン窒化膜等からなる無機絶縁膜及び銅膜又はアル
ミニウム膜等からなる金属配線に比べて機械的強度が非
常に低い。Incidentally, the organic film has very low mechanical strength as compared with an inorganic insulating film made of a silicon oxide film or a silicon nitride film and a metal wiring made of a copper film or an aluminum film.
【００２２】従って、図９に示すように、第１の層間絶
縁膜２４及び第２の層間絶縁膜２６を有機膜により形成
すると、半導体集積回路装置の機械的強度が著しく低下
する。このため、半導体集積回路装置がワイヤボンディ
ング工程又はパッケージング工程において機械的衝撃を
受けると、半導体集積回路装置に損傷が発生してしま
う。Therefore, as shown in FIG. 9, when the first interlayer insulating film 24 and the second interlayer insulating film 26 are formed of organic films, the mechanical strength of the semiconductor integrated circuit device is significantly reduced. Therefore, if the semiconductor integrated circuit device receives a mechanical shock in the wire bonding step or the packaging step, the semiconductor integrated circuit device will be damaged.
【００２３】前述の問題に鑑み、本発明は、デュアルダ
マシン法により形成された接続プラグ及び金属配線を有
する半導体集積回路装置において、層間絶縁膜における
金属配線間の比誘電率を低減して信号遅延を確実に低減
できるようにすると共に、機械的強度の向上を図ること
を目的とする。In view of the above-mentioned problems, the present invention relates to a semiconductor integrated circuit device having a connection plug and a metal wiring formed by a dual damascene method. It is an object of the present invention to surely reduce the pressure and improve the mechanical strength.
【００２４】[0024]
【課題を解決するための手段】本発明に係る第１の半導
体装置は、半導体基板上に形成された下層配線と、下層
配線の上に形成された有機無機ハイブリッド膜からなる
第１の層間絶縁膜と、第１の層間絶縁膜の上に形成され
た有機膜からなる第２の層間絶縁膜と、第１の層間絶縁
膜に形成された接続孔に下層配線と接続するように埋め
込まれた導電膜からなる接続プラグと、第２の層間絶縁
膜に形成された配線溝に接続プラグと同工程で埋め込ま
れた導電膜からなる上層配線とを備えている。A first semiconductor device according to the present invention comprises a first interlayer insulating film comprising a lower wiring formed on a semiconductor substrate and an organic-inorganic hybrid film formed on the lower wiring. A film, a second interlayer insulating film made of an organic film formed on the first interlayer insulating film, and a connection hole formed in the first interlayer insulating film buried so as to be connected to the lower wiring. A connection plug made of a conductive film and an upper wiring made of a conductive film buried in the wiring groove formed in the second interlayer insulating film in the same step as the connection plug are provided.
【００２５】本発明に係る第２の半導体装置は、半導体
基板上に形成された下層配線と、下層配線の上に形成さ
れた有機無機ハイブリッド膜からなる第１の層間絶縁膜
と、第１の層間絶縁膜の上に形成された無機膜からなる
エッチングストッパー膜と、エッチングストッパー膜の
上に形成された有機膜からなる第２の層間絶縁膜と、第
１の層間絶縁膜及びエッチングストッパー膜に形成され
た接続孔に下層配線と接続するように埋め込まれた導電
膜からなる接続プラグと、第２の層間絶縁膜に形成され
た配線溝に接続プラグと同工程で埋め込まれた導電膜か
らなる上層配線とを備えている。A second semiconductor device according to the present invention is a semiconductor device comprising: a lower wiring formed on a semiconductor substrate; a first interlayer insulating film formed of an organic-inorganic hybrid film formed on the lower wiring; An etching stopper film made of an inorganic film formed on the interlayer insulating film, a second interlayer insulating film made of an organic film formed on the etching stopper film, and a first interlayer insulating film and an etching stopper film. A connection plug made of a conductive film buried in the formed connection hole so as to connect to the lower wiring, and a conductive film buried in the same step as the connection plug in a wiring groove formed in the second interlayer insulating film. And upper wiring.
【００２６】第１又は第２の半導体装置によると、第１
の層間絶縁膜は有機無機ハイブリッド膜により形成され
ていると共に、第２の層間絶縁膜は有機膜により形成さ
れているため、層間絶縁膜の全体が有機膜により形成さ
れている場合に比べて、層間絶縁膜ひいては半導体装置
の機械的強度が向上する。According to the first or second semiconductor device, the first
Is formed of an organic-inorganic hybrid film, and the second interlayer insulating film is formed of an organic film. Therefore, compared with the case where the entire interlayer insulating film is formed of an organic film, The mechanical strength of the interlayer insulating film and thus the semiconductor device is improved.
【００２７】また、上層配線が形成されている第２の層
間絶縁膜は比誘電率の低い有機膜からなるため、第２の
層間絶縁膜における配線間容量は低減する。Further, since the second interlayer insulating film on which the upper wiring is formed is made of an organic film having a low relative dielectric constant, the capacitance between wirings in the second interlayer insulating film is reduced.
【００２８】本発明に係る第１の半導体装置の製造方法
は、半導体基板上に、有機無機ハイブリッド膜からなる
第１の層間絶縁膜、有機膜からなる第２の層間絶縁膜、
及び無機膜を順次形成する第１の工程と、無機膜の上
に、接続孔形成用開口部を有する第１のレジストパター
ンを形成した後、無機膜に対して第１のレジストパター
ンをマスクとしてエッチングを行なって、無機膜からな
り接続孔形成用開口部を有するハードマスクを形成する
第２の工程と、第２の層間絶縁膜及び第１の層間絶縁膜
に対してハードマスクをマスクとして順次エッチングを
行なって、第１の層間絶縁膜に接続孔を形成する第３の
工程と、ハードマスクの上に、配線溝形成用開口部を有
する第２のレジストパターンを形成した後、ハードマス
クに対して第２のレジストパターンをマスクとしてエッ
チングを行なって、ハードマスクに配線溝形成用開口部
を転写する第４の工程と、第２の層間絶縁膜に対して、
配線溝形成用開口部が転写されたハードマスクをマスク
としてエッチングを行なって、第２の層間絶縁膜に配線
溝を形成する第５の工程と、接続孔及び配線溝に導電膜
を埋め込んで、該導電膜からなる接続プラグ及び上層配
線を形成する第６の工程とを備えている。According to the first method of manufacturing a semiconductor device of the present invention, a first interlayer insulating film made of an organic-inorganic hybrid film, a second interlayer insulating film made of an organic film,
And a first step of sequentially forming an inorganic film, and after forming a first resist pattern having an opening for forming a connection hole on the inorganic film, using the first resist pattern as a mask for the inorganic film. A second step of performing etching to form a hard mask made of an inorganic film and having an opening for forming a connection hole; and sequentially using the hard mask as a mask for the second interlayer insulating film and the first interlayer insulating film. A third step of forming a connection hole in the first interlayer insulating film by etching, and forming a second resist pattern having an opening for forming a wiring groove on the hard mask; On the other hand, etching is performed using the second resist pattern as a mask to transfer the wiring groove forming opening to the hard mask.
A fifth step of forming a wiring groove in the second interlayer insulating film by performing etching using the hard mask to which the wiring groove forming opening has been transferred as a mask, and embedding a conductive film in the connection hole and the wiring groove; A sixth step of forming a connection plug made of the conductive film and an upper wiring.
【００２９】第１の半導体装置の製造方法によると、第
１の層間絶縁膜を有機無機ハイブリッド膜により形成す
ると共に、第２の層間絶縁膜を有機膜により形成するた
め、層間絶縁膜の全体を有機膜により形成する場合に比
べて、層間絶縁膜ひいては半導体装置の機械的強度が向
上する。According to the first method for manufacturing a semiconductor device, the first interlayer insulating film is formed of an organic-inorganic hybrid film, and the second interlayer insulating film is formed of an organic film. The mechanical strength of the interlayer insulating film and thus of the semiconductor device is improved as compared with the case of forming with an organic film.
【００３０】また、上層配線が形成される第２の層間絶
縁膜は比誘電率の低い有機膜からなると共に、第２の層
間絶縁膜に配線溝を形成するエッチング工程において、
配線溝の側壁に変質層が形成されないため、第２の層間
絶縁膜における配線間容量は低減する。Further, the second interlayer insulating film on which the upper wiring is formed is made of an organic film having a low relative dielectric constant, and in the etching step of forming a wiring groove in the second interlayer insulating film,
Since the altered layer is not formed on the side wall of the wiring groove, the capacitance between wirings in the second interlayer insulating film is reduced.
【００３１】本発明に係る第２の半導体装置の製造方法
は、半導体基板上に、有機無機ハイブリッド膜からなる
第１の層間絶縁膜、第１の無機膜からなるエッチングス
トッパー膜、有機膜からなる第２の層間絶縁膜、及び第
２の無機膜を順次形成する第１の工程と、第２の無機膜
の上に、接続孔形成用開口部を有する第１のレジストパ
ターンを形成した後、第２の無機膜に対して第１のレジ
ストパターンをマスクとしてエッチングを行なって、第
２の無機膜からなり接続孔形成用開口部を有するハード
マスクを形成する第２の工程と、第２の層間絶縁膜及び
エッチングストッパー膜に対してハードマスクをマスク
として順次エッチングを行なって、第２の層間絶縁膜及
びエッチングストッパー膜に接続孔形成用開口部を転写
する第３の工程と、ハードマスクの上に、配線溝形成用
開口部を有する第２のレジストパターンを形成した後、
ハードマスクに対して第２のレジストパターンをマスク
としてエッチングを行なって、ハードマスクに配線溝形
成用開口部を転写する第４の工程と、第２の層間絶縁膜
に対して、配線溝形成用開口部が転写されたハードマス
クをマスクとしてエッチングを行なって、第２の層間絶
縁膜に配線溝を形成すると共に、第１の層間絶縁膜に対
して、接続孔形成用開口部が転写されたエッチングスト
ッパー膜をマスクとしてエッチングを行なって、第１の
層間絶縁膜に接続孔を形成する第５の工程と、接続孔及
び配線溝に導電膜を埋め込んで、該導電膜からなる接続
プラグ及び上層配線を形成する第６の工程とを備えてい
る。According to a second method of manufacturing a semiconductor device of the present invention, a first interlayer insulating film made of an organic-inorganic hybrid film, an etching stopper film made of a first inorganic film, and an organic film are formed on a semiconductor substrate. A first step of sequentially forming a second interlayer insulating film and a second inorganic film, and after forming a first resist pattern having a connection hole forming opening on the second inorganic film, A second step of performing etching on the second inorganic film using the first resist pattern as a mask to form a hard mask made of the second inorganic film and having a connection hole forming opening; A third step of sequentially etching the interlayer insulating film and the etching stopper film using a hard mask as a mask, and transferring the connection hole forming opening to the second interlayer insulating film and the etching stopper film; On the hard mask, after forming a second resist pattern having a wiring groove forming openings,
A fourth step of performing etching on the hard mask using the second resist pattern as a mask and transferring the wiring groove forming opening to the hard mask; and forming a wiring groove forming opening on the second interlayer insulating film. Etching is performed using the hard mask to which the opening is transferred as a mask to form a wiring groove in the second interlayer insulating film, and the connection hole forming opening is transferred to the first interlayer insulating film. A fifth step of forming a connection hole in the first interlayer insulating film by performing etching using the etching stopper film as a mask, and filling the connection hole and the wiring groove with a conductive film to form a connection plug and an upper layer made of the conductive film. And a sixth step of forming a wiring.
【００３２】第２の半導体装置の製造方法によると、第
１の層間絶縁膜を有機無機ハイブリッド膜により形成す
ると共に、第２の層間絶縁膜を有機膜により形成するた
め、層間絶縁膜の全体を有機膜により形成する場合に比
べて、層間絶縁膜ひいては半導体装置の機械的強度が向
上する。According to the second method for manufacturing a semiconductor device, the first interlayer insulating film is formed of an organic-inorganic hybrid film, and the second interlayer insulating film is formed of an organic film. The mechanical strength of the interlayer insulating film and thus of the semiconductor device is improved as compared with the case of forming with an organic film.
【００３３】また、上層配線が形成される第２の層間絶
縁膜は比誘電率の低い有機膜からなると共に、第２の層
間絶縁膜に配線溝を形成するエッチング工程において第
１の層間絶縁膜に形成される変質層は、第１の層間絶縁
膜に接続孔を形成するエッチング工程において除去され
るため、第１の層間絶縁膜及び第２の層間絶縁膜におけ
る配線間容量は大きく低減する。Further, the second interlayer insulating film on which the upper wiring is formed is made of an organic film having a low relative dielectric constant, and the first interlayer insulating film is formed in an etching step of forming a wiring groove in the second interlayer insulating film. The deteriorated layer formed in the first interlayer insulating film is removed in the etching step of forming a connection hole in the first interlayer insulating film, so that the capacitance between wirings in the first interlayer insulating film and the second interlayer insulating film is greatly reduced.
【００３４】第１又は第２の半導体装置の製造方法にお
いて、第３の工程における第２の層間絶縁膜に対するエ
ッチング工程は、第１のレジストパターンを除去する工
程を含むことが好ましい。In the first or second method for fabricating a semiconductor device, the step of etching the second interlayer insulating film in the third step preferably includes a step of removing the first resist pattern.
【００３５】このようにすると、第１のレジストパター
ンを除去する工程が不要になると共に、第１のレジスト
パターンを除去する際に第１又は第２の層間絶縁膜が酸
素プラズマによりダメージを受ける事態を回避できる。This eliminates the need for the step of removing the first resist pattern, and also causes the first or second interlayer insulating film to be damaged by oxygen plasma when removing the first resist pattern. Can be avoided.
【００３６】第１又は第２の半導体装置の製造方法にお
いて、第５の工程における第２の層間絶縁膜に対するエ
ッチング工程は、第２のレジストパターンを除去する工
程を含むことが好ましい。In the first or second method for fabricating a semiconductor device, the step of etching the second interlayer insulating film in the fifth step preferably includes a step of removing the second resist pattern.
【００３７】このようにすると、第２のレジストパター
ンを除去する工程が不要になると共に、第２のレジスト
パターンを除去する際に第１又は第２の層間絶縁膜が酸
素プラズマによりダメージを受ける事態を回避できる。This eliminates the need for the step of removing the second resist pattern, and also causes the first or second interlayer insulating film to be damaged by the oxygen plasma when removing the second resist pattern. Can be avoided.
【００３８】[0038]
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置について、図１を参
照しながら説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) A semiconductor device according to a first embodiment of the present invention will be described below with reference to FIG.
【００３９】半導体基板１００の上にはシリコン酸化膜
からなる絶縁膜１０１が形成され、該絶縁膜１０１には
例えば銅からなる下層配線１０２が埋め込まれており、
該下層配線１０２の上にはシリコン窒化膜（Ｓｉ3Ｎ4）
からなる保護膜１０３が形成されている。An insulating film 101 made of a silicon oxide film is formed on the semiconductor substrate 100, and a lower wiring 102 made of, for example, copper is embedded in the insulating film 101.
A silicon nitride film (Si 3 N 4 ) is formed on the lower wiring 102.
Is formed.
【００４０】保護膜１０３の上には、有機無機ハイブリ
ッド膜からなる第１の層間絶縁膜１０４及び有機膜から
なる第２の層間絶縁膜１０５が順次堆積されており、第
２の層間絶縁膜１０５の上にはシリコン酸化膜からなる
ハードマスク１０６Ｂが形成されている。On the protective film 103, a first interlayer insulating film 104 made of an organic-inorganic hybrid film and a second interlayer insulating film 105 made of an organic film are sequentially deposited. A hard mask 106B made of a silicon oxide film is formed thereon.
【００４１】第１の層間絶縁膜１０４には接続孔１０８
（図３（ｄ）を参照）が形成されていると共に、第２の
層間絶縁膜１０５には配線溝１１０（図３（ｄ）を参
照）が形成されており、配線溝１１０の底部及び接続孔
１０８の側壁には、有機無機ハイブリッド膜から有機成
分が消失してなる変質層１１１が形成されている。接続
孔１０８にはＴａＮ膜及びＣｕ膜からなる接続プラグ１
１２が形成されていると共に、配線溝１１０にはＴａＮ
膜及びＣｕ膜からなる上層配線１１３が形成されてい
る。この場合、ＴａＮ膜はバリア層としての機能を有し
ている。A connection hole 108 is formed in the first interlayer insulating film 104.
(See FIG. 3D), and a wiring groove 110 (see FIG. 3D) is formed in the second interlayer insulating film 105. The bottom of the wiring groove 110 and the connection are formed. On the side wall of the hole 108, an altered layer 111 formed by removing organic components from the organic-inorganic hybrid film is formed. A connection plug 1 made of a TaN film and a Cu film
12 are formed, and the wiring groove 110 is made of TaN.
An upper wiring 113 made of a film and a Cu film is formed. In this case, the TaN film has a function as a barrier layer.
【００４２】以下、第１の実施形態に係る半導体装置の
製造方法について、図２（ａ）〜（ｄ）及び図３（ａ）
〜（ｄ）を参照しながら説明する。Hereinafter, the method of manufacturing the semiconductor device according to the first embodiment will be described with reference to FIGS.
This will be described with reference to FIGS.
【００４３】まず、図２（ａ）に示すように、半導体基
板１００の上に例えばシリコン酸化膜からなる絶縁膜１
０１を形成した後、該絶縁膜１０１に銅からなる下層配
線１０２を埋め込み、その後、例えばＣＶＤ法により下
層配線１０２の上にシリコン窒化膜からなる保護膜１０
３を堆積する。First, as shown in FIG. 2A, an insulating film 1 made of, for example, a silicon oxide film is formed on a semiconductor substrate 100.
01 is formed, a lower wiring 102 made of copper is buried in the insulating film 101, and then a protective film 10 made of a silicon nitride film is formed on the lower wiring 102 by, for example, a CVD method.
3 is deposited.
【００４４】次に、例えばトリメチルシランを原料ガス
として用いるＣＶＤ法により、保護膜１０３の上に有機
無機ハイブリッド膜からなる第１の層間絶縁膜１０４を
堆積した後、例えば回転塗布法により、第１の層間絶縁
膜１０４の上にポリアリルエーテル等の有機膜（比誘電
率：２．７）からなる第２の層間絶縁膜１０５を形成
し、その後、例えばＣＶＤ法により第２の層間絶縁膜１
０５の上にシリコン酸化膜１０６を堆積する。Next, after depositing a first interlayer insulating film 104 made of an organic-inorganic hybrid film on the protective film 103 by, for example, a CVD method using trimethylsilane as a source gas, the first film is deposited by, for example, a spin coating method. A second interlayer insulating film 105 made of an organic film (relative dielectric constant: 2.7) of polyallyl ether or the like is formed on the interlayer insulating film 104 of FIG.
A silicon oxide film 106 is deposited on the substrate 05.
【００４５】次に、図２（ｂ）に示すように、シリコン
酸化膜１０６の上に、接続孔形成用開口部を有する第１
のレジストパターン１０７を形成した後、シリコン酸化
膜１０６に対して第１のレジストパターン１０７をマス
クとしてエッチングを行なって、シリコン酸化膜１０６
からなり接続孔形成用開口部を有するハードマスク１０
６Ａを形成する。Next, as shown in FIG. 2B, a first hole having a connection hole forming opening on the silicon oxide film 106 is formed.
After the resist pattern 107 is formed, the silicon oxide film 106 is etched using the first resist pattern 107 as a mask.
Hard mask 10 comprising a connection hole forming opening
6A is formed.
【００４６】次に、図２（ｃ）に示すように、第２の層
間絶縁膜１０５に対してハードマスク１０６Ａをマスク
としてエッチングを行なって、第２の層間絶縁膜１０５
に開口部１０５ａを形成する。第１のレジストパターン
１０７及び第２の層間絶縁膜１０５はいずれも有機成分
を主成分とするため、第２の層間絶縁膜１０５に対する
エッチング工程において、第１のレジストパターン１０
７は除去される。Next, as shown in FIG. 2C, the second interlayer insulating film 105 is etched using the hard mask 106A as a mask, and the second interlayer insulating film 105 is etched.
An opening 105a is formed in the opening. Since both the first resist pattern 107 and the second interlayer insulating film 105 contain an organic component as a main component, the first resist pattern 10
7 is removed.
【００４７】次に、図２（ｄ）に示すように、第１の層
間絶縁膜１０４に対してハードマスク１０６Ａをマスク
としてエッチングを行なって、第１の層間絶縁膜１０４
に接続孔１０８を形成する。Next, as shown in FIG. 2D, the first interlayer insulating film 104 is etched using the hard mask 106A as a mask to form the first interlayer insulating film 104.
The connection hole 108 is formed.
【００４８】次に、図３（ａ）に示すように、ハードマ
スク１０６Ａの上に全面に亘ってレジスト膜１０９を形
成した後、該レジスト膜１０９に対して周知のリソグラ
フィ技術を行なって、図３（ｂ）に示すように、レジス
ト膜１０９からなり配線溝形成用開口部を有する第２の
レジストパターン１０９Ａを形成する。次に、ハードマ
スク１０６Ａに対して第２のレジストパターン１０９Ａ
をマスクとしてエッチングを行なって、配線溝形成用開
口部を有するハードマスク１０６Ｂを形成する。この場
合、第１の層間絶縁膜１０４の接続孔１０８の内部には
レジスト膜１０９Ｂが残存する。Next, as shown in FIG. 3A, after forming a resist film 109 over the entire surface of the hard mask 106A, the resist film 109 is subjected to a well-known lithography technique. As shown in FIG. 3B, a second resist pattern 109A made of the resist film 109 and having an opening for forming a wiring groove is formed. Next, the second resist pattern 109A is applied to the hard mask 106A.
Is used as a mask to form a hard mask 106B having an opening for forming a wiring groove. In this case, the resist film 109B remains inside the connection hole 108 of the first interlayer insulating film 104.
【００４９】次に、図３（ｃ）に示すように、第２の層
間絶縁膜１０５に対してハードマスク１０６Ｂをマスク
としてエッチングを行なって、第２の層間絶縁膜１０５
に配線溝１１０を形成する。Next, as shown in FIG. 3C, the second interlayer insulating film 105 is etched using the hard mask 106B as a mask, and the second interlayer insulating film 105 is etched.
Then, a wiring groove 110 is formed.
【００５０】このようにすると、残存するレジスト膜１
０９Ｂ及び第２の層間絶縁膜１０５はいずれも有機成分
を主成分とするため、第２の層間絶縁膜１０５に対する
エッチング工程において、残存するレジスト膜１０９Ｂ
が除去されると共に、配線溝１１０の底部及び接続孔１
０８の側壁に、有機無機ハイブリッド膜から有機成分が
消失してなる変質層１１１が形成される。In this manner, the remaining resist film 1
09B and the second interlayer insulating film 105 both contain an organic component as a main component, so that in the etching step for the second interlayer insulating film 105, the remaining resist film 109B
Is removed, and the bottom of the wiring groove 110 and the connection hole 1 are removed.
On the side wall of the layer 08, an altered layer 111 formed by elimination of organic components from the organic-inorganic hybrid film is formed.
【００５１】次に、保護膜１０３に対してハードマスク
１０６Ｂをマスクとしてエッチングを行なって、保護膜
１０３にも接続孔１０８を形成した後、エッチング時の
残留物及び反応生成物を洗浄により除去する。Next, the protective film 103 is etched using the hard mask 106B as a mask to form a connection hole 108 in the protective film 103, and then residues and reaction products at the time of etching are removed by washing. .
【００５２】次に、図３（ｄ）に示すように、半導体基
板１００の上に全面に亘って、例えばＰＶＤ法によりバ
リア層となるＴａＮ膜を堆積した後、例えば電解メッキ
法によりＣｕ膜を堆積し、その後、ＴａＮ膜及びＣｕ膜
におけるハードマスク１０６Ｂの上に存在する部分を例
えばＣＭＰ法により除去して、ＴａＮ膜及びＣｕ膜から
なる接続プラグ１１２及び上層配線１１３を形成する。Next, as shown in FIG. 3D, a TaN film serving as a barrier layer is deposited on the entire surface of the semiconductor substrate 100 by, for example, a PVD method, and then a Cu film is formed by, for example, an electrolytic plating method. After the deposition, the portions of the TaN film and the Cu film existing on the hard mask 106B are removed by, for example, the CMP method to form the connection plug 112 and the upper wiring 113 made of the TaN film and the Cu film.
【００５３】第１の実施形態によると、有機無機ハイブ
リッド膜から有機成分が消失してなる変質層１１１は、
配線溝１１０の底部及び接続孔１０８の側壁に形成され
ているが、配線溝１１０の側壁には形成されていない。
このため、第２の層間絶縁膜１０５における上層配線１
１３間には、比誘電率の大きい変質層が存在しないの
で、第２の層間絶縁膜１０５における上層配線１１３間
の比誘電率は低減する。According to the first embodiment, the altered layer 111 in which the organic component has disappeared from the organic-inorganic hybrid film is
It is formed on the bottom of the wiring groove 110 and on the side wall of the connection hole 108, but is not formed on the side wall of the wiring groove 110.
For this reason, the upper wiring 1 in the second interlayer insulating film 105
Since there is no deteriorated layer having a large relative dielectric constant between the layers 13, the relative dielectric constant between the upper wirings 113 in the second interlayer insulating film 105 is reduced.
【００５４】また、第１の層間絶縁膜１０４を有機無機
ハイブリッド膜により形成すると共に、第２の層間絶縁
膜１０５を有機膜により形成したため、層間絶縁膜の全
体を有機膜により形成した場合に比べて、層間絶縁膜ひ
いては半導体集積回路装置の機械的強度が向上する。Also, since the first interlayer insulating film 104 is formed of an organic-inorganic hybrid film and the second interlayer insulating film 105 is formed of an organic film, the entire interlayer insulating film is formed as compared with the case where the entire interlayer insulating film is formed of an organic film. As a result, the mechanical strength of the interlayer insulating film and thus the semiconductor integrated circuit device is improved.
【００５５】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置について、図４を参照しなが
ら説明する。Second Embodiment Hereinafter, a semiconductor device according to a second embodiment of the present invention will be described with reference to FIG.
【００５６】半導体基板２００の上にはシリコン酸化膜
からなる絶縁膜２０１が形成され、該絶縁膜２０１には
例えば銅からなる下層配線２０２が埋め込まれており、
該下層配線２０２の上にはシリコン窒化膜からなる保護
膜２０３が形成されている。An insulating film 201 made of a silicon oxide film is formed on the semiconductor substrate 200, and a lower wiring 202 made of, for example, copper is embedded in the insulating film 201.
On the lower wiring 202, a protective film 203 made of a silicon nitride film is formed.
【００５７】保護膜２０３の上には、有機無機ハイブリ
ッド膜からなる第１の層間絶縁膜２０４が形成されてお
り、該第１の層間絶縁膜２０４の上にはシリコン酸化膜
からなるエッチングストッパー膜２０５が形成されてい
る。エッチングストッパー膜２０５の上には有機膜から
なる第２の層間絶縁膜２０６が形成されており、該第２
の層間絶縁膜２０６の上にはシリコン酸化膜からなるハ
ードマスク２０７Ｂが形成されている。A first interlayer insulating film 204 made of an organic-inorganic hybrid film is formed on the protective film 203, and an etching stopper film made of a silicon oxide film is formed on the first interlayer insulating film 204. 205 is formed. On the etching stopper film 205, a second interlayer insulating film 206 made of an organic film is formed.
A hard mask 207B made of a silicon oxide film is formed on the interlayer insulating film 206.
【００５８】第１の層間絶縁膜２０４には接続孔２１２
（図６（ｃ）を参照）が形成されていると共に、第２の
層間絶縁膜２０６には配線溝２１０（図６（ｂ）を参
照）が形成されている。接続孔２１２にはＴａＮ膜及び
Ｃｕ膜からなる接続プラグ２１３が形成されていると共
に、配線溝２１０にはＴａＮ膜及びＣｕ膜からなる上層
配線２１４が形成されている。この場合、ＴａＮ膜はバ
リア層としての機能を有している。The connection hole 212 is formed in the first interlayer insulating film 204.
(See FIG. 6C), and a wiring groove 210 (see FIG. 6B) is formed in the second interlayer insulating film 206. A connection plug 213 made of a TaN film and a Cu film is formed in the connection hole 212, and an upper wiring 214 made of the TaN film and the Cu film is formed in the wiring groove 210. In this case, the TaN film has a function as a barrier layer.
【００５９】以下、第２の実施形態に係る半導体装置の
製造方法について、図５（ａ）〜（ｄ）及び図６（ａ）
〜（ｄ）を参照しながら説明する。Hereinafter, a method for manufacturing a semiconductor device according to the second embodiment will be described with reference to FIGS.
This will be described with reference to FIGS.
【００６０】まず、図５（ａ）に示すように、半導体基
板２００の上に例えばシリコン酸化膜からなる絶縁膜２
０１を形成した後、該絶縁膜２０１に銅からなる下層配
線２０２を埋め込み、その後、例えばＣＶＤ法により下
層配線２０２の上にシリコン窒化膜からなる保護膜２０
３を堆積する。First, as shown in FIG. 5A, an insulating film 2 made of, for example, a silicon oxide film is formed on a semiconductor substrate 200.
01 is formed, a lower wiring 202 made of copper is buried in the insulating film 201, and then a protective film 20 made of a silicon nitride film is formed on the lower wiring 202 by, for example, a CVD method.
3 is deposited.
【００６１】次に、例えばトリメチルシランを原料ガス
として用いるＣＶＤ法により、保護膜２０３の上に有機
無機ハイブリッド膜からなる第１の層間絶縁膜２０４を
堆積した後、例えばＣＶＤ法により第１の層間絶縁膜２
０４の上に炭化シリコン（ＳｉＣ）からなるエッチング
ストッパー膜２０５を堆積する。Next, after depositing a first interlayer insulating film 204 made of an organic-inorganic hybrid film on the protective film 203 by, for example, a CVD method using trimethylsilane as a source gas, the first interlayer insulating film is deposited by, for example, a CVD method. Insulating film 2
An etching stopper film 205 made of silicon carbide (SiC) is deposited on the substrate 04.
【００６２】次に、例えば回転塗布法により、エッチン
グストッパー膜２０５の上にポリアリルエーテル等の有
機膜（比誘電率：２．７）からなる第２の層間絶縁膜２
０６を形成し、その後、例えばＣＶＤ法により第２の層
間絶縁膜２０６の上にシリコン酸化膜２０７を堆積す
る。Next, a second interlayer insulating film 2 made of an organic film such as polyallyl ether (relative permittivity: 2.7) is formed on the etching stopper film 205 by, for example, a spin coating method.
After that, a silicon oxide film 207 is deposited on the second interlayer insulating film 206 by, for example, a CVD method.
【００６３】次に、図５（ｂ）に示すように、シリコン
酸化膜２０７の上に、接続孔形成用開口部を有する第１
のレジストパターン２０８を形成した後、シリコン酸化
膜２０７に対して第１のレジストパターン２０８をマス
クとしてエッチングを行なって、シリコン酸化膜２０７
からなり接続孔形成用開口部を有するハードマスク２０
７Ａを形成する。Next, as shown in FIG. 5B, a first hole having a connection hole forming opening on the silicon oxide film 207 is formed.
After the resist pattern 208 is formed, the silicon oxide film 207 is etched using the first resist pattern 208 as a mask.
Hard mask 20 comprising a connection hole forming opening
Form 7A.
【００６４】次に、図５（ｃ）に示すように、第２の層
間絶縁膜２０６及びエッチングストッパー膜２０５に対
して、第１のレジストパターン２０８及びハードマスク
２０７Ａをマスクとしてエッチングを行なって、第２の
層間絶縁膜２０６に開口部２０６ａを形成すると共にエ
ッチングストッパー膜２０５に開口部２０５ａを形成す
る。第１のレジストパターン２０８及び第２の層間絶縁
膜２０６はいずれも有機成分を主成分とするため、第２
の層間絶縁膜２０６に対するエッチング工程において、
第１のレジストパターン２０８は除去される。Next, as shown in FIG. 5C, the second interlayer insulating film 206 and the etching stopper film 205 are etched using the first resist pattern 208 and the hard mask 207A as a mask. An opening 206a is formed in the second interlayer insulating film 206 and an opening 205a is formed in the etching stopper film 205. Since both the first resist pattern 208 and the second interlayer insulating film 206 mainly include an organic component,
In the etching step for the interlayer insulating film 206,
The first resist pattern 208 is removed.
【００６５】次に、図５（ｄ）に示すように、ハードマ
スク２０７Ａの上に全面に亘ってレジスト膜２０９を形
成した後、該レジスト膜２０９に対して周知のリソグラ
フィ技術を行なって、図６（ａ）に示すように、レジス
ト膜２０９からなり配線溝形成用開口部を有する第２の
レジストパターン２０９Ａを形成する。次に、ハードマ
スク２０７Ａに対して第２のレジストパターン２０９Ａ
をマスクとしてエッチングを行なって、配線溝形成用開
口部を有するハードマスク２０７Ｂを形成する。この場
合、第２の層間絶縁膜２０６の開口部２０６ａの内部に
はレジスト膜２０９Ｂが残存する。Next, as shown in FIG. 5D, after forming a resist film 209 over the entire surface of the hard mask 207A, the resist film 209 is subjected to a well-known lithography technique. As shown in FIG. 6A, a second resist pattern 209A made of a resist film 209 and having an opening for forming a wiring groove is formed. Next, the second resist pattern 209A is applied to the hard mask 207A.
Is used as a mask to form a hard mask 207B having an opening for forming a wiring groove. In this case, the resist film 209B remains inside the opening 206a of the second interlayer insulating film 206.
【００６６】次に、図６（ｂ）に示すように、第２の層
間絶縁膜２０６に対してハードマスク２０７Ｂをマスク
としてエッチングを行なって、第２の層間絶縁膜２０６
に配線溝２１０を形成する。このようにすると、残存す
るレジスト膜２０９Ｂ及び第２の層間絶縁膜２０６はい
ずれも有機成分を主成分とするため、第２の層間絶縁膜
２０６に対するエッチング工程において、残存するレジ
スト膜２０９Ｂが除去されると共に、第１の層間絶縁膜
２０４におけるエッチングストッパー膜２０５の開口部
２０５ａに露出している部分に、有機無機ハイブリッド
膜から有機成分が消失してなる変質層２１１が形成され
る。Next, as shown in FIG. 6B, the second interlayer insulating film 206 is etched using the hard mask 207B as a mask, and the second interlayer insulating film 206 is etched.
Then, a wiring groove 210 is formed. In this case, since the remaining resist film 209B and the second interlayer insulating film 206 both contain an organic component as a main component, the remaining resist film 209B is removed in the etching step for the second interlayer insulating film 206. At the same time, in a portion of the first interlayer insulating film 204 that is exposed in the opening 205a of the etching stopper film 205, a deteriorated layer 211 formed by removing organic components from the organic-inorganic hybrid film is formed.
【００６７】次に、図６（ｃ）に示すように、第１の層
間絶縁膜２０４及び保護膜２０３に対してエッチングス
トッパー膜２０５をマスクとしてエッチングを行なって
接続孔２１２を形成する。このエッチング工程におい
て、第１の層間絶縁膜２０４に形成されていた変質層２
１１は除去される。その後、エッチング時の残留物及び
反応生成物を洗浄により除去する。Next, as shown in FIG. 6C, the first interlayer insulating film 204 and the protective film 203 are etched using the etching stopper film 205 as a mask to form a connection hole 212. In this etching step, the altered layer 2 formed on the first interlayer insulating film 204
11 is removed. After that, residues and reaction products at the time of etching are removed by washing.
【００６８】次に、図６（ｄ）に示すように、半導体基
板２００の上に全面に亘って、例えばＰＶＤ法によりバ
リア層となるＴａＮ膜を堆積した後、例えば電解メッキ
法によりＣｕ膜を堆積し、その後、ＴａＮ膜及びＣｕ膜
におけるハードマスク２０７Ｂの上に存在する部分を例
えばＣＭＰ法により除去して、ＴａＮ膜及びＣｕ膜から
なる接続プラグ２１３及び上層配線２１４を形成する。Next, as shown in FIG. 6D, a TaN film serving as a barrier layer is deposited over the entire surface of the semiconductor substrate 200 by, for example, a PVD method, and then a Cu film is formed by, for example, an electrolytic plating method. After the deposition, the portions of the TaN film and the Cu film present on the hard mask 207B are removed by, for example, the CMP method to form the connection plug 213 and the upper wiring 214 made of the TaN film and the Cu film.
【００６９】第２の実施形態によると、第２の層間絶縁
膜２０６に配線溝２１０を形成するためのエッチング工
程において第１の層間絶縁膜２０４に形成された変質層
２１１は、第１の層間絶縁膜２０４に対するエッチング
工程において除去されるため、第１の層間絶縁膜２０４
には変質層２１１は存在しない。このため、上層配線１
１３の周囲には比誘電率の大きい変質層が存在しないた
め、第２の層間絶縁膜２０６における上層配線１１３間
の比誘電率は大きく減する。According to the second embodiment, the altered layer 211 formed in the first interlayer insulating film 204 in the etching step for forming the wiring groove 210 in the second interlayer insulating film 206 is Since the insulating film 204 is removed in the etching step, the first interlayer insulating film 204 is removed.
Does not have the altered layer 211. Therefore, the upper wiring 1
Since there is no deteriorated layer having a large relative dielectric constant around 13, the relative dielectric constant between the upper wirings 113 in the second interlayer insulating film 206 is greatly reduced.
【００７０】また、第１の層間絶縁膜２０４を有機無機
ハイブリッド膜により形成すると共に、第２の層間絶縁
膜２０６を有機膜により形成したため、層間絶縁膜の全
体を有機膜により形成した場合に比べて、層間絶縁膜ひ
いては半導体集積回路装置の機械的強度が向上する。Further, since the first interlayer insulating film 204 is formed by an organic-inorganic hybrid film and the second interlayer insulating film 206 is formed by an organic film, the entire interlayer insulating film is formed by an organic film. As a result, the mechanical strength of the interlayer insulating film and thus the semiconductor integrated circuit device is improved.
【００７１】[0071]
【発明の効果】第１又は第２の半導体装置によると、層
間絶縁膜ひいては半導体装置の機械的強度が向上するた
め、半導体装置がワイヤボンディング工程又はパッケー
ジング工程において機械的衝撃を受けたときに、該半導
体装置が損傷を受ける事態を低減することができる。According to the first or second semiconductor device, the mechanical strength of the interlayer insulating film and thus the semiconductor device is improved, so that when the semiconductor device receives a mechanical shock in a wire bonding step or a packaging step. Thus, the situation where the semiconductor device is damaged can be reduced.
【００７２】また、上層配線が形成されている第２の層
間絶縁膜における配線間容量が低減するため、上層配線
における信号遅延を低減することができる。Further, since the inter-wiring capacitance in the second interlayer insulating film in which the upper wiring is formed is reduced, the signal delay in the upper wiring can be reduced.
【００７３】第１又は第２の半導体装置の製造方法によ
ると、層間絶縁膜ひいては半導体装置の機械的強度が向
上するため、半導体装置がワイヤボンディング工程又は
パッケージング工程において機械的衝撃を受けたとき
に、該半導体装置が損傷を受ける事態を低減することが
できる。According to the first or second method for manufacturing a semiconductor device, the mechanical strength of the interlayer insulating film and thus the semiconductor device is improved, so that when the semiconductor device receives a mechanical shock in the wire bonding process or the packaging process. Furthermore, the situation where the semiconductor device is damaged can be reduced.
【００７４】また、上層配線が形成されている第２の層
間絶縁膜における配線間容量が低減するため、上層配線
における信号遅延を低減することができる。Further, since the inter-wiring capacitance in the second interlayer insulating film on which the upper wiring is formed is reduced, the signal delay in the upper wiring can be reduced.
【図１】本発明の第１の実施形態に係る半導体装置の断
面図である。FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention.
【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。FIGS. 2A to 2D are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
【図３】（ａ）〜（ｄ）は、本発明の第１の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。FIGS. 3A to 3D are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
【図４】本発明の第２の実施形態に係る半導体装置の断
面図である。FIG. 4 is a sectional view of a semiconductor device according to a second embodiment of the present invention.
【図５】（ａ）〜（ｄ）は、本発明の第２の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。FIGS. 5A to 5D are cross-sectional views illustrating steps of a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
【図６】（ａ）〜（ｄ）は、本発明の第２の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。FIGS. 6A to 6D are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
【図７】（ａ）〜（ｃ）は、従来の半導体装置及びその
製造方法の問題点を説明する断面図である。FIGS. 7A to 7C are cross-sectional views illustrating problems of a conventional semiconductor device and a method of manufacturing the same.
【図８】従来の半導体装置及びその製造方法の問題点を
説明する断面図である。FIG. 8 is a cross-sectional view illustrating a problem of a conventional semiconductor device and a method of manufacturing the same.
【図９】従来の半導体装置及びその製造方法の問題点を
説明する断面図である。FIG. 9 is a cross-sectional view illustrating a problem of a conventional semiconductor device and a method of manufacturing the same.
１００ 半導体装置 １０１ 絶縁膜 １０２ 下層配線 １０３ 保護膜 １０４ 第１の層間絶縁膜 １０５ 第２の層間絶縁膜 １０５ａ 開口部 １０６ シリコン酸化膜 １０６Ａ ハードマスク １０６Ｂ ハードマスク １０７ 第１のレジストパターン １０８ 接続孔 １０９ レジスト膜 １０９Ａ 第２のレジストパターン １０９Ｂ 残存するレジスト膜 １１０ 配線溝 １１１ 変質層 １１２ 接続プラグ １１３ 上層配線 ２００ 半導体装置 ２０１ 絶縁膜 ２０２ 下層配線 ２０３ 保護膜 ２０４ 第１の層間絶縁膜 ２０５ エッチングストッパー膜 ２０５ａ 開口部 ２０６ 第２の層間絶縁膜 ２０６ａ 開口部 ２０７ シリコン酸化膜 ２０７Ａ ハードマスク ２０７Ｂ ハードマスク ２０８ 第１のレジストパターン ２０９ レジスト膜 ２０９Ａ 第２のレジストパターン ２０９Ｂ 残存するレジスト膜 ２１０ 配線溝 ２１１ 変質層 ２１２ 接続孔 ２１３ 接続プラグ ２１４ 上層配線 Reference Signs List 100 semiconductor device 101 insulating film 102 lower wiring 103 protective film 104 first interlayer insulating film 105 second interlayer insulating film 105a opening 106 silicon oxide film 106A hard mask 106B hard mask 107 first resist pattern 108 connection hole 109 resist Film 109A second resist pattern 109B remaining resist film 110 wiring groove 111 deteriorated layer 112 connection plug 113 upper wiring 200 semiconductor device 201 insulating film 202 lower wiring 203 protective film 204 first interlayer insulating film 205 etching stopper film 205a opening 206 Second interlayer insulating film 206a Opening 207 Silicon oxide film 207A Hard mask 207B Hard mask 208 First resist pattern 209 Resist film 209A Second resist pattern 209B Remaining resist film 210 Wiring groove 211 Altered layer 212 Connection hole 213 Connection plug 214 Upper wiring
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH11 HH32 JJ01 JJ11 JJ32 KK11 MM02 MM12 MM13 NN06 NN07 PP14 PP27 QQ09 QQ10 QQ21 QQ23 QQ25 QQ28 QQ30 QQ37 QQ48 RR00 RR01 RR04 RR06 RR21 RR25 SS03 SS11 SS21 TT04 TT07 XX00 XX17 XX25 5F058 AA10 AC10 AD02 AD05 AD09 AF04 AH02 AH05 BD04 BD10 BD18 BD19 BF02 BF23 BF29 BF30 BJ02 BJ05 ──────────────────────────────────────────────────続 き Continued on the front page F-term (reference) AA10 AC10 AD02 AD05 AD09 AF04 AH02 AH05 BD04 BD10 BD18 BD19 BF02 BF23 BF29 BF30 BJ02 BJ05
Claims (6)
からなる第１の層間絶縁膜と、 前記第１の層間絶縁膜の上に形成された有機膜からなる
第２の層間絶縁膜と、 前記第１の層間絶縁膜に形成された接続孔に前記下層配
線と接続するように埋め込まれた導電膜からなる接続プ
ラグと、 前記第２の層間絶縁膜に形成された配線溝に前記接続プ
ラグと同工程で埋め込まれた導電膜からなる上層配線と
を備えていることを特徴とする半導体装置。1. A lower wiring formed on a semiconductor substrate, a first interlayer insulating film made of an organic-inorganic hybrid film formed on the lower wiring, and formed on the first interlayer insulating film. A second interlayer insulating film made of an organic film, a connection plug made of a conductive film embedded in a connection hole formed in the first interlayer insulating film so as to be connected to the lower wiring, A semiconductor device, comprising: a wiring groove formed in an interlayer insulating film of (1); and a connection wiring and an upper wiring formed of a conductive film buried in the same step.
からなる第１の層間絶縁膜と、 前記第１の層間絶縁膜の上に形成された無機膜からなる
エッチングストッパー膜と、 前記エッチングストッパー膜の上に形成された有機膜か
らなる第２の層間絶縁膜と、 前記第１の層間絶縁膜及び前記エッチングストッパー膜
に形成された接続孔に前記下層配線と接続するように埋
め込まれた導電膜からなる接続プラグと、 前記第２の層間絶縁膜に形成された配線溝に前記接続プ
ラグと同工程で埋め込まれた導電膜からなる上層配線と
を備えていることを特徴とする半導体装置。2. A lower wiring formed on a semiconductor substrate, a first interlayer insulating film made of an organic-inorganic hybrid film formed on the lower wiring, and formed on the first interlayer insulating film. An etching stopper film made of an inorganic film, a second interlayer insulating film made of an organic film formed on the etching stopper film, and a connection formed on the first interlayer insulating film and the etching stopper film A connection plug made of a conductive film embedded in a hole so as to be connected to the lower wiring, and an upper layer made of a conductive film embedded in the wiring groove formed in the second interlayer insulating film in the same step as the connection plug And a wiring.
膜からなる第１の層間絶縁膜、有機膜からなる第２の層
間絶縁膜、及び無機膜を順次形成する第１の工程と、 前記無機膜の上に、接続孔形成用開口部を有する第１の
レジストパターンを形成した後、前記無機膜に対して前
記第１のレジストパターンをマスクとしてエッチングを
行なって、前記無機膜からなり接続孔形成用開口部を有
するハードマスクを形成する第２の工程と、 前記第２の層間絶縁膜及び前記第１の層間絶縁膜に対し
て前記ハードマスクをマスクとして順次エッチングを行
なって、前記第１の層間絶縁膜に接続孔を形成する第３
の工程と、 前記ハードマスクの上に、配線溝形成用開口部を有する
第２のレジストパターンを形成した後、前記ハードマス
クに対して前記第２のレジストパターンをマスクとして
エッチングを行なって、前記ハードマスクに前記配線溝
形成用開口部を転写する第４の工程と、 前記第２の層間絶縁膜に対して、前記配線溝形成用開口
部が転写された前記ハードマスクをマスクとしてエッチ
ングを行なって、前記第２の層間絶縁膜に配線溝を形成
する第５の工程と、 前記接続孔及び前記配線溝に導電膜を埋め込んで、該導
電膜からなる接続プラグ及び上層配線を形成する第６の
工程とを備えていることを特徴とする半導体装置の製造
方法。3. A first step of sequentially forming a first interlayer insulating film made of an organic-inorganic hybrid film, a second interlayer insulating film made of an organic film, and an inorganic film on a semiconductor substrate; After forming a first resist pattern having an opening for forming a connection hole thereon, the inorganic film is etched using the first resist pattern as a mask to form a connection hole formed of the inorganic film. A second step of forming a hard mask having an opening for use, and sequentially etching the second interlayer insulating film and the first interlayer insulating film using the hard mask as a mask; Third to form a connection hole in the interlayer insulating film
And after forming a second resist pattern having an opening for forming a wiring groove on the hard mask, etching the hard mask using the second resist pattern as a mask, A fourth step of transferring the wiring groove forming opening to a hard mask; and etching the second interlayer insulating film using the hard mask to which the wiring groove forming opening has been transferred as a mask. A fifth step of forming a wiring groove in the second interlayer insulating film; and a sixth step of burying a conductive film in the connection hole and the wiring groove to form a connection plug made of the conductive film and an upper wiring. And a method for manufacturing a semiconductor device.
膜からなる第１の層間絶縁膜、第１の無機膜からなるエ
ッチングストッパー膜、有機膜からなる第２の層間絶縁
膜、及び第２の無機膜を順次形成する第１の工程と、 前記第２の無機膜の上に、接続孔形成用開口部を有する
第１のレジストパターンを形成した後、前記第２の無機
膜に対して前記第１のレジストパターンをマスクとして
エッチングを行なって、前記第２の無機膜からなり接続
孔形成用開口部を有するハードマスクを形成する第２の
工程と、 前記第２の層間絶縁膜及び前記エッチングストッパー膜
に対して前記ハードマスクをマスクとして順次エッチン
グを行なって、前記第２の層間絶縁膜及び前記エッチン
グストッパー膜に前記接続孔形成用開口部を転写する第
３の工程と、 前記ハードマスクの上に、配線溝形成用開口部を有する
第２のレジストパターンを形成した後、前記ハードマス
クに対して前記第２のレジストパターンをマスクとして
エッチングを行なって、前記ハードマスクに前記配線溝
形成用開口部を転写する第４の工程と、 前記第２の層間絶縁膜に対して、前記配線溝形成用開口
部が転写された前記ハードマスクをマスクとしてエッチ
ングを行なって、前記第２の層間絶縁膜に配線溝を形成
すると共に、前記第１の層間絶縁膜に対して、前記接続
孔形成用開口部が転写された前記エッチングストッパー
膜をマスクとしてエッチングを行なって、前記第１の層
間絶縁膜に接続孔を形成する第５の工程と、 前記接続孔及び前記配線溝に導電膜を埋め込んで、該導
電膜からなる接続プラグ及び上層配線を形成する第６の
工程とを備えていることを特徴とする半導体装置の製造
方法。4. A first interlayer insulating film made of an organic-inorganic hybrid film, an etching stopper film made of a first inorganic film, a second interlayer insulating film made of an organic film, and a second inorganic film formed on a semiconductor substrate. A first step of sequentially forming a film; and, after forming a first resist pattern having a connection hole forming opening on the second inorganic film, forming the first resist pattern on the second inorganic film. A second step of performing etching using the first resist pattern as a mask to form a hard mask made of the second inorganic film and having an opening for forming a connection hole; the second interlayer insulating film and the etching stopper; A third step of sequentially etching the film using the hard mask as a mask, and transferring the connection hole forming opening to the second interlayer insulating film and the etching stopper film; After forming a second resist pattern having an opening for forming a wiring groove on the hard mask, etching is performed on the hard mask using the second resist pattern as a mask, and the hard mask is etched. A fourth step of transferring the wiring groove forming opening; and etching the second interlayer insulating film using the hard mask to which the wiring groove forming opening has been transferred as a mask. Forming a wiring groove in the second interlayer insulating film and performing etching on the first interlayer insulating film using the etching stopper film to which the opening for forming a connection hole is transferred as a mask; A fifth step of forming a connection hole in the interlayer insulating film, and embedding a conductive film in the connection hole and the wiring groove to form a connection plug and an upper wiring formed of the conductive film. The method of manufacturing a semiconductor device characterized by and a sixth step of forming.
絶縁膜に対するエッチング工程は、前記第１のレジスト
パターンを除去する工程を含むことを特徴とする請求項
３又は４に記載の半導体装置の製造方法。5. The semiconductor device according to claim 3, wherein the step of etching the second interlayer insulating film in the third step includes a step of removing the first resist pattern. Manufacturing method.
絶縁膜に対するエッチング工程は、前記第２のレジスト
パターンを除去する工程を含むことを特徴とする請求項
３又は４に記載の半導体装置の製造方法。6. The semiconductor device according to claim 3, wherein the step of etching the second interlayer insulating film in the fifth step includes a step of removing the second resist pattern. Manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000322911A JP2002134609A (en) | 2000-10-23 | 2000-10-23 | Semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000322911A JP2002134609A (en) | 2000-10-23 | 2000-10-23 | Semiconductor device and its manufacturing method |
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| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| JP (1) | JP2002134609A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093351A (en) * | 2004-09-22 | 2006-04-06 | Nec Electronics Corp | Semiconductor device and its manufacturing method |
| US7256118B2 (en) | 2002-08-02 | 2007-08-14 | Fujitsu Limited | Semiconductor device using low-K material as interlayer insulating film and its manufacture method |
-
2000
- 2000-10-23 JP JP2000322911A patent/JP2002134609A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7256118B2 (en) | 2002-08-02 | 2007-08-14 | Fujitsu Limited | Semiconductor device using low-K material as interlayer insulating film and its manufacture method |
| JP2006093351A (en) * | 2004-09-22 | 2006-04-06 | Nec Electronics Corp | Semiconductor device and its manufacturing method |
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