JP2002131381A

JP2002131381A - Semiconductor integrated circuit

Info

Publication number: JP2002131381A
Application number: JP2000321033A
Authority: JP
Inventors: Hidehiko Yokose; 英彦横瀬
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-10-20
Filing date: 2000-10-20
Publication date: 2002-05-09
Anticipated expiration: 2020-10-20
Also published as: JP3664967B2

Abstract

PROBLEM TO BE SOLVED: To provide a test circuit for a semiconductor integrated circuit capable of easily setting a DC measurement mode without any deviation from the JTAG standard so as to shorten the test time in the semiconductor integrated circuit complying with the JTAG standard. SOLUTION: In a conventional semiconductor integrated circuit 71, a DC measurement test facilitating circuit 25 and DC test pins DCTEST0 and DCTEST1 are added, and boundary scan cells 75-81 are replaced with boundary scan cells 15-21 controllable by means of the DC measurement test facilitating circuit 25. The output terminals of input buffers 2-5 and an input/output buffer 10 are connected to the boundary scan cells 15-21 respectively. In this way, the DC characteristics of the IC input buffers 2-5, IC output buffers 6-8, an IC try state output buffer 9, and the IC input/output buffer 10 can be directly and easily measured only by setting a DC test pin, and consequently, the DC measurement test time can be shorted.

Description

DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ＪＴＡＧの規格に
準拠したバウンダリスキャン回路を備えた半導体集積回
路において、入力バッファ、トライステート出力バッフ
ァを含む出力バッファ及び入出力バッファのＤＣ測定用
回路構成に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit configuration for DC measurement of an input buffer, an output buffer including a tri-state output buffer, and an input / output buffer in a semiconductor integrated circuit having a boundary scan circuit conforming to the JTAG standard. .

【０００２】[0002]

【従来の技術】近年、半導体集積回路（ＩＣ）の高機能
化及び基板の実装密度の増加によって、基板上でインサ
ーキットテストを行うことが困難になってきている。そ
こで、一般にＩＣを実装したプリント基板のボードテス
トを容易に行うための方法として、ＩＥＥＥ１１４９．
１（以下、ＪＴＡＧと称する。）の規格に準拠した方法
がある。図５は、ＪＴＡＧの規格に準拠した方法を用
いた半導体集積回路の概略の構成回路図である。半導
体集積回路７１は、外部に入力用ピンＩＮ１〜ＩＮ４、
出力用ピンＯＵＴ１〜ＯＵＴ４、入出力用ピンＩＮ／Ｏ
ＵＴ１、テスト用ピンＴＤＩ，ＴＭＳ，ＴＣＫ，ＴＲＳ
Ｔ，ＴＤＯを備えている。また、内部には、ＩＣ入力バ
ッファ２〜５、ＩＣ出力バッファ６〜８、ＩＣトライス
テート出力バッファ９、ＩＣ入出力バッファ１０、テス
ト回路であるバウンダリスキャンセル１１〜１４，２
２，７５〜８１、コアロジック２３及びＴＡＰ（Test A
ccessPort）コントローラ２４を有している。なお、Ｉ
Ｃ入出力バッファ１０は、トライステート出力バッファ
１０ａ及び入力バッファ１０ｂによって構成されてい
る。2. Description of the Related Art In recent years, it has become difficult to perform an in-circuit test on a substrate due to an increase in the functionality of a semiconductor integrated circuit (IC) and an increase in the mounting density of the substrate. Therefore, in general, as a method for easily performing a board test of a printed circuit board on which an IC is mounted, IEEE1149.
1 (hereinafter referred to as JTAG). FIG. 5 is a schematic configuration circuit diagram of a semiconductor integrated circuit using a method conforming to the JTAG standard. The semiconductor integrated circuit 71 includes input pins IN1 to IN4,
Output pins OUT1 to OUT4, input / output pins IN / O
UT1, test pins TDI, TMS, TCK, TRS
T and TDO are provided. Further, inside, the IC input buffers 2 to 5, the IC output buffers 6 to 8, the IC tri-state output buffer 9, the IC input / output buffer 10, and the boundary scan cells 11 to 14, which are test circuits.
2, 75-81, core logic 23 and TAP (Test A
ccessPort) controller 24. Note that I
The C input / output buffer 10 includes a tri-state output buffer 10a and an input buffer 10b.

【０００３】ＩＣ入力バッファ２〜５及びＩＣ出力バッ
ファ６〜８は、それぞれ入力端子及び出力端子を各１端
子備えている。ＩＣトライステート出力バッファ９は、
入力端子、出力端子及びＴＯコントロール端子を各１端
子備えている。ＩＣ入出力バッファ１０は、入力端子、
出力端子、入出力端子及び制御端子であるＴＯコントロ
ール端子を各１端子備えている。バウンダリスキャンセ
ル１１〜１４，２２，７５〜８１は、それぞれＴＤＩ端
子、ＴＤＯ端子、ＤＩ端子、ＤＯ端子、ＳＤ端子、ＣＣ
端子、ＵＣ端子及びＭＤ端子を各１端子備えている。コ
アロジック２３は、複数の信号入出力端子を備えてい
る。ＴＡＰコントローラ２４は、ＳＤ端子、ＣＣ端子、
ＵＣ端子、ＭＤ端子、ＴＭＳ端子、ＴＣＫ端子、ＴＲＳ
Ｔ端子、ＴＤＩ端子及びＴＤＯ端子を各１端子備えてい
る。The IC input buffers 2 to 5 and the IC output buffers 6 to 8 each have one input terminal and one output terminal. The IC tri-state output buffer 9
One input terminal, one output terminal and one TO control terminal are provided. The IC input / output buffer 10 has an input terminal,
One output terminal, one input / output terminal, and one TO control terminal as a control terminal are provided. Boundary scan cells 11 to 14, 22, and 75 to 81 are TDI terminal, TDO terminal, DI terminal, DO terminal, SD terminal, and CC, respectively.
One terminal, one UC terminal and one MD terminal are provided. The core logic 23 has a plurality of signal input / output terminals. The TAP controller 24 has an SD terminal, a CC terminal,
UC terminal, MD terminal, TMS terminal, TCK terminal, TRS
One T terminal, one TDI terminal and one TDO terminal are provided.

【０００４】各部の接続は以下の通りである。ＩＣ入力
バッファ２は、入力端子が外部入力用ピンＩＮ１に接続
され、出力端子がバウンダリスキャンセル１１のＤＩ端
子に接続されている。同様に、ＩＣ入力バッファ３〜５
は、入力端子がそれぞれ外部入力用ピンＩＮ２〜ＩＮ４
に接続され、出力端子がそれぞれバウンダリスキャンセ
ル１２〜１４のＤＩ端子に接続されている。[0004] The connection of each part is as follows. The input terminal of the IC input buffer 2 is connected to the external input pin IN 1, and the output terminal is connected to the DI terminal of the boundary scan cell 11. Similarly, IC input buffers 3 to 5
Indicates that the input terminals are external input pins IN2 to IN4, respectively.
, And the output terminals are connected to the DI terminals of the boundary scan cells 12 to 14, respectively.

【０００５】ＩＣ出力バッファ６は、入力端子がバウン
ダリスキャンセル７５のＤＯ端子に接続され、出力端子
が外部出力用ピンＯＵＴ１に接続されている。同様に、
ＩＣ出力バッファ７，８は、入力端子がそれぞれバウン
ダリスキャンセル７６，７７のＤＯ端子に接続され、出
力端子がそれぞれ外部出力用ピンＯＵＴ２，ＯＵＴ３に
接続されている。The IC output buffer 6 has an input terminal connected to the DO terminal of the boundary scan cell 75, and an output terminal connected to the external output pin OUT1. Similarly,
The input terminals of the IC output buffers 7 and 8 are connected to the DO terminals of the boundary scan cells 76 and 77, respectively, and the output terminals are connected to the external output pins OUT2 and OUT3, respectively.

【０００６】ＩＣトライステート出力バッファ９は、入
力端子がバウンダリスキャンセル７９のＤＯ端子に接続
され、出力端子が外部出力用ピンＯＵＴ４に接続され
る。また、ＴＯコントロール端子がバウンダリスキャン
セル７８のＤＯ端子に接続される。The IC tristate output buffer 9 has an input terminal connected to the DO terminal of the boundary scan cell 79, and an output terminal connected to the external output pin OUT4. The TO control terminal is connected to the DO terminal of the boundary scan cell 78.

【０００７】ＩＣ入出力バッファ１０は、トライステー
ト出力バッファ１０ａの入力端子がＩＣ入出力バッファ
１０の入力端子に接続され、入力バッファ１０ｂの出力
端子がＩＣ入出力バッファ１０の出力端子に接続され
る。また、トライステート出力バッファ１０ａの出力端
子及び入力バッファ１０ｂの入力端子がＩＣ入出力バッ
ファ１０の入出力端子に接続される。さらに、トライス
テート出力バッファ１０ａの制御端子であるＴＯコント
ロール端子がＩＣ入出力バッファ１０のＩ／Ｏ端子に接
続される。そして、ＩＣ入出力バッファ１０は、入力端
子がバウンダリスキャンセル８１のＤＯ端子に接続さ
れ、出力端子がバウンダリスキャンセル２２のＤＩ端子
に接続される。また、入出力端子が外部入出力用ピンＩ
Ｎ／ＯＵＴ１に接続され、Ｉ／Ｏコントロール端子がバ
ウンダリスキャンセル８０のＤＯ端子に接続される。In the IC input / output buffer 10, the input terminal of the tri-state output buffer 10a is connected to the input terminal of the IC input / output buffer 10, and the output terminal of the input buffer 10b is connected to the output terminal of the IC input / output buffer 10. . The output terminal of the tri-state output buffer 10a and the input terminal of the input buffer 10b are connected to the input / output terminal of the IC input / output buffer 10. Further, a TO control terminal, which is a control terminal of the tri-state output buffer 10a, is connected to an I / O terminal of the IC input / output buffer 10. The input / output buffer 10 has an input terminal connected to the DO terminal of the boundary scan cell 81 and an output terminal connected to the DI terminal of the boundary scan cell 22. Also, the input / output terminal is an external input / output pin I.
N / OUT 1, and the I / O control terminal is connected to the DO terminal of the boundary scan cell 80.

【０００８】コアロジック２３は、信号入力端子がバウ
ンダリスキャンセル１１〜１４，２２のＤＯ端子に接続
され、信号出力端子がバウンダリスキャンセル７５〜８
１のＤＩ端子に接続される。The core logic 23 has a signal input terminal connected to the DO terminals of the boundary scan cells 11 to 14 and 22 and a signal output terminal connected to the boundary scan cells 75 to 8.
1 DI terminal.

【０００９】ＴＡＰコントローラ２４は、ＳＤ端子、Ｃ
Ｃ端子、ＵＣ端子及びＭＤ端子が、それぞれバウンダリ
スキャンセル１１〜１４，２２，７５〜８１のＳＤ端
子、ＣＣ端子、ＵＣ端子及びＭＤ端子に接続される。ま
た、ＴＭＳ端子が外部テスト用ピンＴＭＳに接続され、
ＴＣＫ端子が外部テスト用ピンＴＣＫに接続され、ＴＲ
ＳＴ端子が外部テスト用ピンＴＲＳＴに接続される。さ
らに、ＴＤＩ端子が外部テスト用ピンＴＤＩに接続さ
れ、ＴＤＯ端子がテスト用ピンＴＤＯに接続される。The TAP controller 24 has an SD terminal, C
The C terminal, the UC terminal, and the MD terminal are connected to the SD terminal, CC terminal, UC terminal, and MD terminal of the boundary scan cells 11 to 14, 22, and 75 to 81, respectively. Also, the TMS terminal is connected to the external test pin TMS,
TCK terminal is connected to external test pin TCK, TR
The ST terminal is connected to the external test pin TRST. Further, the TDI terminal is connected to the external test pin TDI, and the TDO terminal is connected to the test pin TDO.

【００１０】バウンダリスキャンセル１１は、ＤＩ端
子、ＤＯ端子、ＳＤ端子、ＣＣ端子、ＵＣ端子及びＭＤ
端子が上記のように接続される。また、ＴＤＩ端子が外
部テスト用ピンＴＤＩに接続され、ＴＤＯ端子がバウン
ダリスキャンセル１２のＴＤＩ端子に接続される。The boundary scan cell 11 includes a DI terminal, a DO terminal, an SD terminal, a CC terminal, a UC terminal, and an MD terminal.
The terminals are connected as described above. The TDI terminal is connected to the external test pin TDI, and the TDO terminal is connected to the TDI terminal of the boundary scan cell 12.

【００１１】バウンダリスキャンセル１２〜１４，２
２，７５〜８１は、ＤＩ端子、ＤＯ端子、ＳＤ端子、Ｃ
Ｃ端子、ＵＣ端子及びＭＤ端子が上記のように接続され
る。また、バウンダリスキャンセル１２，１３，１４，
７５，７６，７７，７８，７９，８０，８１，２２は、
各ＴＤＯ端子及びＴＤＩ端子がこの順番で、それぞれ直
列に接続される。さらに、バウンダリスキャンセル２２
は、ＴＤＯ端子が外部テスト用ピンＴＤＯに接続され
る。Boundary scan cells 12-14, 2
2, 75 to 81 are DI terminal, DO terminal, SD terminal, C terminal
The C terminal, the UC terminal, and the MD terminal are connected as described above. In addition, boundary scan cells 12, 13, 14,
75, 76, 77, 78, 79, 80, 81, 22
Each TDO terminal and TDI terminal are connected in series in this order. Furthermore, boundary scan cancel 22
Has a TDO terminal connected to an external test pin TDO.

【００１２】各部の役割は以下の通りである。ＩＣ入力
バッファ２〜５、ＩＣ出力バッファ６〜８、ＩＣトライ
ステート出力バッファ９及びＩＣ入出力バッファ１０
は、外部から入力された信号を波形整形し、コアロジッ
ク２３に出力する、またはコアロジック２３から出力さ
れた信号のドライブ能力を上げ、外部に出力するための
ものである。The role of each part is as follows. IC input buffers 2 to 5, IC output buffers 6 to 8, IC tri-state output buffer 9, and IC input / output buffer 10
Is for shaping the waveform of a signal input from the outside and outputting the signal to the core logic 23, or increasing the drive capability of the signal output from the core logic 23 and outputting the signal to the outside.

【００１３】コアロジック２３は、半導体集積回路７１
の内部論理回路であり、各種の信号処理を行う。The core logic 23 includes a semiconductor integrated circuit 71
And performs various kinds of signal processing.

【００１４】バウンダリスキャンセル１１〜１４，２
２，７５〜８１は、コアロジック２３と半導体集積回路
７１の各外部テスト用ピンとの間に、テストプローブと
等価な働きをするレジスタとして配置されたものであ
る。また、前記のように、各バウンダリスキャンセルは
直列に接続されて、シフトレジスタを構成する。Boundary scan cells 11 to 14, 2
Reference numerals 2, 75 to 81 are disposed between the core logic 23 and the respective external test pins of the semiconductor integrated circuit 71 as registers having a function equivalent to a test probe. Also, as described above, each boundary scan cell is connected in series to form a shift register.

【００１５】ＴＡＰコントローラ２４は、上記のシフト
レジスタを制御するためのものであり、半導体集積回路
７１の外部テスト用ピンＴＤＩ，ＴＤＯ，ＴＭＳ，ＴＣ
Ｋ及びＴＲＳＴから入力される５つの信号に応じて、Ｓ
Ｄ，ＣＣ，ＵＣ，ＭＤの各端子から所定の信号を出力し
て、各バウンダリスキャンセルの制御を行うシフトレジ
スタの制御を行う。例えば、ＴＡＰコントローラ２４
は、ＴＭＳ端子から入力された信号によってテストモー
ドの選択を行い、ＴＣＫ端子から入力された信号によっ
てデータ等の遷移を行い、ＴＤＯ端子からテスト結果を
出力する。また、ＴＲＳＴ端子から入力された信号によ
ってＴＡＰコントローラ２４の初期化を行う。The TAP controller 24 is for controlling the above-mentioned shift register, and is provided with external test pins TDI, TDO, TMS, TC of the semiconductor integrated circuit 71.
According to five signals input from K and TRST, S
A predetermined signal is output from each of the terminals D, CC, UC, and MD to control a shift register that controls each boundary scan cell. For example, the TAP controller 24
Selects a test mode according to a signal input from a TMS terminal, performs transition of data and the like according to a signal input from a TCK terminal, and outputs a test result from a TDO terminal. Further, the TAP controller 24 is initialized by a signal input from the TRST terminal.

【００１６】次に、従来のバウンダリスキャンセルの構
成を説明する。図６は、従来のバウンダリスキャンセル
の概略の構成図である。なお、従来のバウンダリスキャ
ンセル１１〜１４，２２，７５〜８１は、全て同じ構成
であるため、バウンダリスキャンセル１１を例に説明す
る。バウンダリスキャンセル１１は、マルチプレクサ９
１，９２、Ｄフリップフロップ９３，９４によって構成
される。また、マルチプレクサ９１，９２は、Ａ０端
子、Ａ１端子、Ｓ端子及びＹ端子をそれぞれ備える。Ｄ
フリップフロップ９３，９４は、Ｄ端子、ＣＫ端子及び
Ｑ端子をそれぞれ備える。Next, the configuration of a conventional boundary scan cell will be described. FIG. 6 is a schematic configuration diagram of a conventional boundary scan cell. Since the conventional boundary scan cells 11 to 14, 22, and 75 to 81 have the same configuration, the boundary scan cell 11 will be described as an example. The boundary scan cell 11 is connected to the multiplexer 9
1, 92, and D flip-flops 93, 94. Each of the multiplexers 91 and 92 has an A0 terminal, an A1 terminal, an S terminal, and a Y terminal. D
The flip-flops 93 and 94 have a D terminal, a CK terminal, and a Q terminal, respectively.

【００１７】各部の接続は以下の通りである。マルチプ
レクサ９１，９２のＡ１端子は、バウンダリスキャンセ
ル１１のＤＩ端子に接続される。マルチプレクサ９１の
Ａ０端子は、バウンダリスキャンセル１１のＴＤＩ端子
に接続され、Ｓ端子はバウンダリスキャンセル１１のＳ
Ｄ端子に接続される。マルチプレクサ９１のＹ端子は、
Ｄフリップフロップ９３のＤ端子に接続される。Ｄフリ
ップフロップ９３のＣＫ端子は、バウンダリスキャンセ
ル１１のＣＣ端子に接続される。Ｄフリップフロップ９
３のＱ端子及びＤフリップフロップ９４のＤ端子は、バ
ウンダリスキャンセル１１のＴＤＯ端子に接続される。
Ｄフリップフロップ９４のＣＫ端子は、バウンダリスキ
ャンセル１１のＵＣ端子に接続される。Ｄフリップフロ
ップ９４のＱ端子は、マルチプレクサ９２のＡ０端子に
接続される。マルチプレクサ９２のＳ端子は、バウンダ
リスキャンセル１１のＭＤ端子に接続される。マルチプ
レクサ９２のＹ端子は、バウンダリスキャンセル１１の
ＤＯ端子に接続される。The connection of each part is as follows. The A1 terminals of the multiplexers 91 and 92 are connected to the DI terminal of the boundary scan cell 11. The A0 terminal of the multiplexer 91 is connected to the TDI terminal of the boundary scan cell 11, and the S terminal is connected to the SDI terminal of the boundary scan cell 11.
Connected to D terminal. The Y terminal of the multiplexer 91
Connected to the D terminal of D flip-flop 93. The CK terminal of the D flip-flop 93 is connected to the CC terminal of the boundary scan cell 11. D flip-flop 9
The Q terminal 3 and the D terminal of the D flip-flop 94 are connected to the TDO terminal of the boundary scan cell 11.
The CK terminal of the D flip-flop 94 is connected to the UC terminal of the boundary scan cell 11. The Q terminal of the D flip-flop 94 is connected to the A0 terminal of the multiplexer 92. The S terminal of the multiplexer 92 is connected to the MD terminal of the boundary scan cell 11. The Y terminal of the multiplexer 92 is connected to the DO terminal of the boundary scan cell 11.

【００１８】次に、従来のバウンダリスキャンセルの役
割及び動作を説明する。図５に示したＴＡＰコントロー
ラ２４から出力される制御信号ＳＤが、各バウンダリス
キャンセルに出力されると、図６に示したバウンダリス
キャンセルのマルチプレクサ９１のＳ端子に入力され
る。マルチプレクサ９１は、この制御信号ＳＤによっ
て、ＩＣ入力バッファ２〜５またはコアロジック２３か
ら出力された信号ＤＩと、外部制御端子ＴＤＩから入力
された信号ＴＤＩと、を選択する。マルチプレクサ９１
は、制御信号ＳＤが”Ｌ”の時、信号ＴＤＩを出力し、
制御信号ＳＤが”Ｈ”の時、信号ＤＩを出力する。そし
て、マルチプレクサ９１は、選択した信号をＹ端子から
Ｄフリップフロップ９３のＤ端子に送付する。また、Ｔ
ＡＰコントローラ２４から出力されるクロック信号ＣＣ
は、Ｄフリップフロップ９３のＣＫ端子から入力され
る。Ｄフリップフロップ９３は、このクロック信号ＣＣ
によって、Ｄ端子から入力された信号をシフトしてＱ端
子から出力する。この信号は、バウンダリスキャンセル
のＴＤＯ端子から出力信号ＴＤＯとして出力される。ま
た、出力信号ＴＤＯは、Ｄフリップフロップ９４のＤ端
子にも出力される。Ｄフリップフロップ９４は、出力信
号ＴＤＯのデータを保持するために設けられている。Ｔ
ＡＰコントローラ２４から出力されるクロック信号ＵＣ
がＤフリップフロップ９４のＣＫ端子に入力される。こ
のクロック信号ＵＣによって、Ｄフリップフロップ９４
から入力された出力信号ＴＤＯがラッチされて、データ
が保持される。Next, the role and operation of the conventional boundary scan cell will be described. When the control signal SD output from the TAP controller 24 shown in FIG. 5 is output to each boundary scan cell, it is input to the S terminal of the multiplexer 91 of the boundary scan cell shown in FIG. The multiplexer 91 selects the signal DI output from the IC input buffers 2 to 5 or the core logic 23 and the signal TDI input from the external control terminal TDI according to the control signal SD. Multiplexer 91
Outputs the signal TDI when the control signal SD is "L",
When the control signal SD is "H", the signal DI is output. Then, the multiplexer 91 sends the selected signal from the Y terminal to the D terminal of the D flip-flop 93. Also, T
Clock signal CC output from AP controller 24
Is input from the CK terminal of the D flip-flop 93. The D flip-flop 93 outputs the clock signal CC
Thus, the signal input from the D terminal is shifted and output from the Q terminal. This signal is output as an output signal TDO from the TDO terminal of the boundary scan cell. The output signal TDO is also output to the D terminal of the D flip-flop 94. D flip-flop 94 is provided for holding data of output signal TDO. T
Clock signal UC output from AP controller 24
Is input to the CK terminal of the D flip-flop 94. The clock signal UC causes the D flip-flop 94
Is latched, and the data is held.

【００１９】さらに、ＴＡＰコントローラ２４から出力
される制御信号ＭＤがマルチプレクサ９２のＳ端子に入
力される。この制御信号ＭＤによって、Ａ０端子に入力
されるＤフリップフロップ９４が保持したデータ、また
はＡ１端子に入力される信号ＤＩを選択する。制御信号
ＭＤが”Ｌ”の時、マルチプレクサ９２はＤフリップフ
ロップ９４が保持したデータを出力し、制御信号ＭＤ
が”Ｈ”の時、マルチプレクサ９２は信号ＤＩを出力す
る。そして、マルチプレクサ９２のＤＯ端子から出力さ
れた信号は、ＩＣ出力バッファ６〜８、ＩＣ入出力バッ
ファ１０またはコアロジック２３に入力される。Further, a control signal MD output from the TAP controller 24 is input to the S terminal of the multiplexer 92. The control signal MD selects the data held by the D flip-flop 94 input to the A0 terminal or the signal DI input to the A1 terminal. When the control signal MD is "L", the multiplexer 92 outputs the data held by the D flip-flop 94,
Is "H", the multiplexer 92 outputs a signal DI. Then, the signal output from the DO terminal of the multiplexer 92 is input to the IC output buffers 6 to 8, the IC input / output buffer 10, or the core logic 23.

【００２０】半導体集積回路７１において、ＩＣ入力バ
ッファ２〜５及びＩＣ入出力バッファ１０のＤＣ測定で
入力反転電圧、つまり入力バッファが”Ｌ”か”Ｈ”を
認識する電圧の閥値の測定は、以下のように行ってい
る。すなわち、外部入力用ピンＩＮ１〜ＩＮ４または外
部入出力用ピンＩＮ／ＯＵＴ１のいずれかを介して、Ｉ
Ｃ入力バッファ２〜５，１０ｂのいずれかに閾値近辺の
電圧を入力し、そのＩＣ入力バッファから出力された値
を、バウンダリスキャンセル１１〜１４または２２のマ
ルチプレクサ９１を経由してＤフリップフロップ９３に
取り込む。また、この時ＴＡＰコントローラ２４は、制
御信号ＳＤ，ＭＤとして”Ｌ”、クロック信号ＣＣ，Ｕ
Ｃとして所定のクロック信号を命令として出力する。こ
の命令によって、バウンダリスキャンセルで構成された
シフトレジスタは、データをクロック信号ＣＣに同期し
て、バウンダリスキャンセル１１のデータをバウンダリ
スキャンセル１２に、バウンダリスキャンセル１２のデ
ータをバウンダリスキャンセル１３にという様に順番に
シフトして、外部テスト用ピンＴＤＯに出力する。検査
者は、その結果をもとにデバイスの選別を行っている。In the semiconductor integrated circuit 71, the input inversion voltage, that is, the threshold value of the voltage at which the input buffer recognizes "L" or "H" is measured by DC measurement of the IC input buffers 2 to 5 and the IC input / output buffer 10. , As follows. That is, the I / O signal is supplied through one of the external input pins IN1 to IN4 and the external input / output pin IN / OUT1.
A voltage near the threshold value is input to any of the C input buffers 2 to 5 and 10b, and the value output from the IC input buffer is input to the D flip-flop 93 via the multiplexer 91 of the boundary scan cell 11 to 14 or 22. Take in. At this time, the TAP controller 24 sets the control signals SD and MD to “L” and the clock signals CC and U
A predetermined clock signal is output as a command as C. By this instruction, the shift register constituted by the boundary scan cell shifts the data in synchronization with the clock signal CC, and transfers the data of the boundary scan cell 11 to the boundary scan cell 12 and the data of the boundary scan cell 12 to the boundary scan cell 13. , And output to the external test pin TDO. The inspector sorts the devices based on the results.

【００２１】また、ＩＣ出力バッファ６〜８のＤＣ測定
で出力電流測定、つまり出力バッファのドライブ能力測
定は、次のようにして行っている。すなわち、外部テス
ト用ピンＴＤＩからテストデータを入力させる。この
時、ＴＡＰコントローラ２３は、制御信号ＳＤ，ＭＤと
して”Ｌ”、クロック信号ＣＣ，ＵＣとして所定のクロ
ック信号を命令として出力する。これらの命令によっ
て、シフトレジスタを構成するバウンダリスキャンセル
では、テストデータをクロック信号ＣＣに同期してシフ
トし、ＴＤＩ信号をＤフリップフロップ９３経由で、テ
ストデータ”Ｈ”または”Ｌ”の信号をＤフリップフロ
ップ９４に保持する。具体的には、バウンダリスキャン
セル１５〜１７、１９、８１に”Ｈ”または”Ｌ”の値
をデータとして保持させる。そして、制御信号ＭＤによ
ってＤフリップフロップ９２で保持した値を、ＤＯ端子
を経由してＩＣ出力バッファ６〜８、及びＩＣトライス
テート出力バッファ９，１０ａに出力させる。検査者
は、外部出力用ピンＯＵＴ１〜ＯＵＴ３及び外部入出力
ピンＩＮ／ＯＵＴ１における出力電流の測定によって、
デバイスの選別を行っている。The measurement of the output current in the DC measurement of the IC output buffers 6 to 8, that is, the measurement of the drive capability of the output buffer is performed as follows. That is, test data is input from the external test pin TDI. At this time, the TAP controller 23 outputs “L” as the control signals SD and MD, and outputs a predetermined clock signal as the clock signals CC and UC as an instruction. In accordance with these instructions, in the boundary scan cell forming the shift register, the test data is shifted in synchronization with the clock signal CC, and the TDI signal is converted into the test data “H” or “L” signal via the D flip-flop 93. The data is held in the D flip-flop 94. Specifically, the boundary scan cells 15 to 17, 19, and 81 hold the value of “H” or “L” as data. Then, the value held in the D flip-flop 92 by the control signal MD is output to the IC output buffers 6 to 8 and the IC tri-state output buffers 9 and 10a via the DO terminal. The examiner measures the output currents at the external output pins OUT1 to OUT3 and the external input / output pins IN / OUT1 to determine
We are sorting devices.

【００２２】なお、通常は、バウンダリスキャンセルに
制御信号ＭＤとして”Ｈ”が入力されるので、信号ＤＩ
がマルチプレクサ９２を介して、バウンダリスキャンセ
ルのＤＯ端子に出力される。Normally, since "H" is input to the boundary scan cell as the control signal MD, the signal DI
Is output to the DO terminal of the boundary scan cell via the multiplexer 92.

【００２３】[0023]

【発明が解決しようとする課題】しかしながら、従来の
技術を用いて半導体集積回路のＩＣ入力バッファのＤＣ
測定を行う場合は、バウンダリスキャンセルに取り込ん
だデータをシフトさせてＴＤＯ端子に出力させている。
また、ＩＣ出力バッファのＤＣ測定を行う場合は、テス
トデータをシフトしてバウンダリスキャンセルにデータ
を保持させている。そのため、ＤＣ測定モードに設定す
るためのテストパターン作成が必要になるという問題が
ある。また、テストパターンを入力しながらＤＣ測定を
行うので、ＤＣ測定テストの際には時間がかかるという
問題がある。However, by using the conventional technique, the DC of the IC input buffer of the semiconductor integrated circuit is reduced.
When performing the measurement, the data taken in the boundary scan cell is shifted and output to the TDO terminal.
When performing DC measurement of the IC output buffer, the test data is shifted and the data is held in the boundary scan cell. Therefore, there is a problem that it is necessary to create a test pattern for setting to the DC measurement mode. In addition, since the DC measurement is performed while inputting the test pattern, there is a problem that it takes time in the DC measurement test.

【００２４】本発明は、上記の課題を解決するために成
されたものであり、その目的は、ＪＴＡＧの規格に準拠
した半導体集積回路においてテスト時間の短縮化を図る
ために、ＪＴＡＧの規格を逸脱せずに、ＤＣ測定モード
の設定を行うことが容易な半導体集積回路のテスト回路
を提供することである。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problem, and an object of the present invention is to reduce the test time in a semiconductor integrated circuit conforming to the JTAG standard by reducing the JTAG standard. An object of the present invention is to provide a test circuit for a semiconductor integrated circuit that can easily set a DC measurement mode without departing from the present invention.

【００２５】[0025]

【課題を解決するための手段】この発明は、前記の課題
を解決するための手段として、以下の構成を備えてい
る。The present invention has the following arrangement as means for solving the above-mentioned problems.

【００２６】(1) 入力バッファとコアロジックとの間に
挿入された第１のバウンダリスキャンセルと、出力バッ
ファと該コアロジックとの間に挿入され、かつ該入力バ
ッファの出力信号が接続された第２のバウンダリスキャ
ンセルと、外部端子から入力された信号に基づいて複数
のモードが設定可能であり、各モードに応じて所定の信
号を出力し、該第２のバウンダリスキャンセルの状態を
直接制御して直流測定モードに切り換え可能なモード設
定信号発生回路と、を備えたことを特徴とする。(1) A first boundary scan cell inserted between the input buffer and the core logic, and an output signal of the input buffer connected between the output buffer and the core logic. A plurality of modes can be set based on the second boundary scan cell and a signal input from an external terminal. A predetermined signal is output according to each mode, and the state of the second boundary scan cell is directly changed. And a mode setting signal generation circuit that can be controlled to switch to the DC measurement mode.

【００２７】この構成において、半導体集積回路は入力
バッファとコアロジックとの間に挿入された第１のバウ
ンダリスキャンセルと、出力バッファとコアロジックと
の間に挿入され、かつ入力バッファの出力信号が接続さ
れた第２のバウンダリスキャンセルと、外部端子から入
力された信号に基づいて複数のモードが設定可能であ
り、各モードに応じて所定の信号を出力し、第２のバウ
ンダリスキャンセルの状態を直接制御して直流測定モー
ドに切り換え可能なモード設定信号発生回路と、を備え
ている。したがって、外部端子から信号を入力してモー
ド設定信号発生回路の制御を行うことで、入力バッフ
ァ、出力バッファ、入出力バッファそれぞれのＤＣ測定
モードを直接設定することが可能となり、ＤＣ測定が容
易になり、ＤＣ測定テスト時間を短縮することが可能と
なる。In this configuration, the semiconductor integrated circuit has a first boundary scan cell inserted between the input buffer and the core logic and an output signal of the input buffer inserted between the output buffer and the core logic. A plurality of modes can be set based on the connected second boundary scan cell and a signal input from an external terminal, a predetermined signal is output according to each mode, and a state of the second boundary scan cell is set. And a mode setting signal generation circuit capable of switching to the DC measurement mode by directly controlling the DC measurement mode. Therefore, by inputting a signal from an external terminal and controlling the mode setting signal generation circuit, it is possible to directly set the DC measurement mode of each of the input buffer, the output buffer, and the input / output buffer, thereby facilitating the DC measurement. Thus, the DC measurement test time can be shortened.

【００２８】(2) トライステート出力バッファの制御端
子と前記コアロジックとの間に設けられた第３のバウン
ダリスキャンセルを備え、前記第２のバウンダリスキャ
ンセルは、トライステート出力バッファと前記コアロジ
ックとの間に挿入され、前記モード設定信号発生回路
は、さらに該第３のバウンダリスキャンセルを直接制御
して直流測定モードに切り換え可能であることを特徴と
する。(2) A third boundary scan cell provided between the control terminal of the tristate output buffer and the core logic, wherein the second boundary scan cell is connected to the tristate output buffer and the core logic. And the mode setting signal generating circuit is further capable of switching to the DC measurement mode by directly controlling the third boundary scan cell.

【００２９】この構成において、半導体集積回路の第２
のバウンダリスキャンセルはトライステート出力バッフ
ァと前記コアロジックとの間に挿入され、モード設定信
号発生回路は、トライステート出力バッファの制御端子
と前記コアロジックとの間に設けられた第３のバウンダ
リスキャンセル及び第２のバウンダリスキャンセルを直
接制御して直流測定モードに切り換え可能である。した
がって、外部端子から信号を入力してモード設定信号発
生回路の制御を行うことで、さらに、トライステート出
力バッファのＤＣ測定モードを直接設定することが可能
となり、ＤＣ測定テスト時間を短縮することが可能とな
る。In this configuration, the second semiconductor integrated circuit
Is inserted between the tri-state output buffer and the core logic, and the mode setting signal generating circuit includes a third boundary scan circuit provided between the control terminal of the tri-state output buffer and the core logic. It is possible to switch to the DC measurement mode by directly controlling the cancellation and the second boundary scan cell. Therefore, by inputting a signal from an external terminal and controlling the mode setting signal generation circuit, it is possible to directly set the DC measurement mode of the tri-state output buffer, thereby shortening the DC measurement test time. It becomes possible.

【００３０】(3) 前記第１のバウンダリスキャンセル、
前記第２のバウンダリスキャンセル及び前記第３のバウ
ンダリスキャンセルを直接制御可能なＴＡＰコントロー
ラを備えたことを特徴とする。(3) The first boundary scan cell,
A TAP controller capable of directly controlling the second boundary scan cell and the third boundary scan cell is provided.

【００３１】この構成において、半導体集積回路は第１
のバウンダリスキャンセル、第２のバウンダリスキャン
セル及び第３のバウンダリスキャンセルを直接制御可能
なＴＡＰコントローラを備えている。したがって、第１
のバウンダリスキャンセルはＴＡＰコントローラから直
接制御可能であり、第２のバウンダリスキャンセル及び
第３のバウンダリスキャンセルは、モード設定信号発生
回路とＴＡＰコントローラから直接制御可能であるた
め、ＤＣ測定モードだけでなく、従来と同様に他のモー
ドも測定可能となる。In this configuration, the semiconductor integrated circuit has the first
TAP controller that can directly control the boundary scan cell, the second boundary scan cell, and the third boundary scan cell. Therefore, the first
Is directly controllable from the TAP controller, and the second and third boundary scan cells are directly controllable from the mode setting signal generation circuit and the TAP controller. Instead, other modes can be measured as in the conventional case.

【００３２】(4) 前記ＴＡＰコントローラは、前記モー
ド設定信号発生回路を備えたことを特徴とする。(4) The TAP controller includes the mode setting signal generation circuit.

【００３３】この構成において、モード設定信号発生回
路はＴＡＰコントローラが備えている。したがって、半
導体集積回路のＩ／Ｏ数の都合で新たに外部端子を設け
ることができなくても、ＴＡＰコントローラのプライベ
ート命令に本発明の回路を制御する命令を追加すること
で、入力バッファ、出力バッファ、入出力バッファ、ト
ライステート出力バッファのそれぞれのＤＣ測定を直接
行うことができるので、ＤＣ測定が容易になり、ＤＣ測
定テスト時間を短縮することが可能となる。In this configuration, the mode setting signal generating circuit is provided in the TAP controller. Therefore, even if an external terminal cannot be newly provided due to the number of I / Os of the semiconductor integrated circuit, an input buffer and an output can be obtained by adding an instruction for controlling the circuit of the present invention to the private instruction of the TAP controller. Since the DC measurement of each of the buffer, the input / output buffer, and the tri-state output buffer can be directly performed, the DC measurement is facilitated, and the DC measurement test time can be shortened.

【００３４】[0034]

【発明の実施の形態】図１は、本発明の実施形態に係る
半導体集積回路の概略の構成回路図である。本発明の半
導体集積回路１は、ＪＴＡＧに規格に準拠した構成であ
る。また、半導体集積回路１は、図５に示した半導体集
積回路７１のバウンダリスキャンセル７５〜８１を本発
明のバウンダリスキャンセル１５〜２１に置き換え、Ｄ
Ｃ測定テスト容易化回路２５とＤＣテスト用ピンＤＣＴ
ＥＳＴ０、ＤＣＴＥＳＴ１を追加したものである。この
構成により、ＤＣテスト用ピンを設定するだけでＩＣ入
力バッファ、ＩＣ出力バッファ、ＩＣトライステート出
力バッファ、ＩＣ入出力バッファのＤＣ特性を直接測定
することが可能となる。なお、図５に示した半導体集積
回路７１と同一部分には、同一符号を付して詳細な説明
は省略し、異なる部分を中心に説明する。FIG. 1 is a schematic configuration circuit diagram of a semiconductor integrated circuit according to an embodiment of the present invention. The semiconductor integrated circuit 1 of the present invention has a configuration conforming to the JTAG standard. Further, the semiconductor integrated circuit 1 replaces the boundary scan cells 75 to 81 of the semiconductor integrated circuit 71 shown in FIG.
C measurement test facilitation circuit 25 and DC test pin DCT
EST0 and DCTEST1 are added. With this configuration, it is possible to directly measure the DC characteristics of the IC input buffer, the IC output buffer, the IC tri-state output buffer, and the IC input / output buffer only by setting the DC test pins. Note that the same parts as those of the semiconductor integrated circuit 71 shown in FIG. 5 are denoted by the same reference numerals, detailed description thereof will be omitted, and different parts will be mainly described.

【００３５】以下、本発明の実施形態に係る半導体集積
回路について、その詳細を説明する。半導体集積回路
１は、外部に入力用ピンＩＮ１〜ＩＮ４、出力用ピンＯ
ＵＴ１〜ＯＵＴ４、入出力用ピンＩＮ／ＯＵＴ１、テス
ト用ピンＴＤＩ，ＴＭＳ，ＴＣＫ，ＴＲＳＴ，ＴＤＯ及
びＤＣテスト用ピンＤＣＴＥＳＴ０，ＤＣＴＥＳＴ１を
備えている。また、内部には、ＩＣ入力バッファ２〜
５、ＩＣ出力バッファ６〜８、ＩＣトライステート出力
バッファ９、ＩＣ入出力バッファ１０、第１のバウンダ
リスキャンセルであるバウンダリスキャンセル１１〜１
４，２２，第２のバウンダリスキャンセルであるバウン
ダリスキャンセル１５〜１７，１９，２１、第３のバウ
ンダリスキャンセルであるバウンダリスキャンセル１
８，２０、コアロジック２３及びＴＡＰ（Test Access
Port）コントローラ２４を有している。さらに、モード
設定信号発生回路であるＤＣ測定テスト容易化回路２５
を備えている。なお、ＩＣ入出力バッファ１０は半導体
集積回路７１と同様に、トライステート出力バッファ１
０ａ及び入力バッファ１０ｂによって構成されている。Hereinafter, a semiconductor integrated circuit according to an embodiment of the present invention will be described in detail. The semiconductor integrated circuit 1 includes input pins IN1 to IN4 and output pins O
UT1 to OUT4, input / output pins IN / OUT1, test pins TDI, TMS, TCK, TRST, TDO and DC test pins DCTEST0, DCTEST1. In addition, IC input buffers 2
5, IC output buffers 6 to 8, IC tri-state output buffer 9, IC input / output buffer 10, boundary scan cells 11 to 1 serving as first boundary scan cells
4, 22, the second boundary scan cell, the boundary scan cell 15 to 17, 19, 21, the third boundary scan cell, the boundary scan cell 1
8, 20, core logic 23 and TAP (Test Access
Port) controller 24. Further, a DC measurement test facilitation circuit 25, which is a mode setting signal generation circuit,
It has. The IC input / output buffer 10 is, like the semiconductor integrated circuit 71, a tristate output buffer 1
0a and the input buffer 10b.

【００３６】各部の構成は以下の通りである。バウンダ
リスキャンセル１１〜１４，２２は従来のバウンダリス
キャンセルの構成と同様である。バウンダリスキャンセ
ル１５〜１７，１９，２１は、それぞれＴＤＩ端子、Ｔ
ＤＯ端子、ＤＩ端子、ＤＯ端子、ＳＤ端子、ＣＣ端子、
ＵＣ端子、ＭＤ端子、ＩＢ端子、ＩＯＨ端子、ＩＯＬ端
子、ＤＯ端子、ＩＳＤ端子及びＯＭＤ端子を各１端子備
えている。バウンダリスキャンセル１８，２０は、それ
ぞれＴＤＩ端子、ＴＤＯ端子、ＤＩ端子、ＤＯ端子、Ｉ
Ｍ端子、ＯＭ端子及びＩＯＭＤ端子を各１端子備えてい
る。ＤＣ測定テスト容易化回路２５は、ＤＣＴＥＳＴ０
端子、ＤＯＴＥＳＴ１端子、ＩＳＤ端子、ＩＯＨ端子、
ＩＯＬ端子、ＯＭＤ端子、ＯＭ端子、ＩＭ端子及びＩＯ
ＭＤ端子を各１端子備えている。The structure of each part is as follows. The boundary scan cells 11 to 14 and 22 have the same configuration as the conventional boundary scan cell. The boundary scan cells 15 to 17, 19, and 21 are respectively a TDI terminal and a TDI terminal.
DO terminal, DI terminal, DO terminal, SD terminal, CC terminal,
One UC terminal, one MD terminal, one IB terminal, one IOH terminal, one IOL terminal, one DO terminal, one ISD terminal and one OMD terminal are provided. The boundary scan cells 18 and 20 are respectively a TDI terminal, a TDO terminal, a DI terminal, a DO terminal, and an I
One M terminal, one OM terminal, and one IOMD terminal are provided. The DC measurement test facilitation circuit 25 includes a DCTEST0
Terminal, DOTEST1 terminal, ISD terminal, IOH terminal,
IOL terminal, OMD terminal, OM terminal, IM terminal and IO
One MD terminal is provided.

【００３７】各部の接続は以下の通りである。ＩＣ入力
バッファ２は、出力端子がバウンダリスキャンセル１１
のＤＩ端子及びバウンダリスキャンセル１５のＩＢ端子
に接続される。ＩＣ入力バッファ３は、出力端子がバウ
ンダリスキャンセル１２のＤＩ端子及びバウンダリスキ
ャンセル１６のＩＢ端子に接続される。ＩＣ入力バッフ
ァ４は、出力端子がバウンダリスキャンセル１３のＤＩ
端子及びバウンダリスキャンセル１５のＩＢ端子に接続
される。ＩＣ入力バッファ５は、出力端子がバウンダリ
スキャンセル１４のＤＩ端子及びバウンダリスキャンセ
ル１６のＩＢ端子に接続される。The connection of each part is as follows. The output terminal of the IC input buffer 2 is a boundary scan cell 11
And the IB terminal of the boundary scan cell 15. The output terminal of the IC input buffer 3 is connected to the DI terminal of the boundary scan cell 12 and the IB terminal of the boundary scan cell 16. The output terminal of the IC input buffer 4 is the DI of the boundary scan cell 13.
Terminal and the IB terminal of the boundary scan cell 15. The output terminal of the IC input buffer 5 is connected to the DI terminal of the boundary scan cell 14 and the IB terminal of the boundary scan cell 16.

【００３８】ＩＣ出力バッファ６は、入力端子がバウン
ダリスキャンセル１５のＤＯ端子に接続され、同様に、
ＩＣ入力バッファ７，８は、入力端子がそれぞれバウン
ダリスキャンセル１６，１７のＤＯ端子に接続される。The input terminal of the IC output buffer 6 is connected to the DO terminal of the boundary scan cell 15.
The input terminals of the IC input buffers 7 and 8 are connected to the DO terminals of the boundary scan cells 16 and 17, respectively.

【００３９】ＩＣトライステート出力バッファ９は、入
力端子がバウンダリスキャンセル１９のＤＯ端子に接続
され、また、ＴＯコントロール端子がバウンダリスキャ
ンセル１８のＤＯ端子に接続される。The input terminal of the IC tri-state output buffer 9 is connected to the DO terminal of the boundary scan cell 19, and the TO control terminal is connected to the DO terminal of the boundary scan cell 18.

【００４０】ＩＣ入出力バッファ１０は、入力端子がバ
ウンダリスキャンセル２１のＤＯ端子に接続され、出力
端子がバウンダリスキャンセル２２のＤＩ端子及びバウ
ンダリスキャンセル１７のＩＢ端子に接続される。ま
た、Ｉ／Ｏコントロール端子がバウンダリスキャンセル
２０のＤＯ端子に接続される。The IC input / output buffer 10 has an input terminal connected to the DO terminal of the boundary scan cell 21, and an output terminal connected to the DI terminal of the boundary scan cell 22 and the IB terminal of the boundary scan cell 17. Further, an I / O control terminal is connected to the DO terminal of the boundary scan cell 20.

【００４１】コアロジック２３は、信号入力端子がバウ
ンダリスキャンセル１１〜１４，２２のＤＯ端子に接続
され、信号出力端子がバウンダリスキャンセル１５〜２
０のＤＩ端子に接続される。The core logic 23 has a signal input terminal connected to the DO terminals of the boundary scan cells 11 to 14 and 22, and a signal output terminal connected to the boundary scan cells 15 to 2.
0 DI terminal.

【００４２】ＴＡＰコントローラ２４は、ＳＤ端子、Ｃ
Ｃ端子、ＵＣ端子及びＭＤ端子が、それぞれバウンダリ
スキャンセル１１〜２２のＳＤ端子、ＣＣ端子、ＵＣ端
子及びＭＤ端子に接続される。また、従来と同様にＴＭ
Ｓ端子が外部テスト用ピンＴＭＳに接続され、ＴＣＫ端
子が外部テスト用ピンＴＣＫに接続され、ＴＲＳＴ端子
が外部テスト用ピンＴＲＳＴに接続される。さらに、Ｔ
ＤＩ端子が外部テスト用ピンＴＤＩに接続され、ＴＤＯ
端子がテスト用ピンＴＤＯに接続される。The TAP controller 24 has an SD terminal, C
The C terminal, the UC terminal, and the MD terminal are connected to the SD terminal, CC terminal, UC terminal, and MD terminal of the boundary scan cells 11 to 22, respectively. Also, as in the past, TM
The S terminal is connected to the external test pin TMS, the TCK terminal is connected to the external test pin TCK, and the TRST terminal is connected to the external test pin TRST. Furthermore, T
DI terminal is connected to external test pin TDI and TDO
The terminal is connected to the test pin TDO.

【００４３】ＤＣ測定テスト容易化回路２５は、ＤＣＴ
ＥＳＴ０端子が外部ＤＣテストピンＤＣＴＥＳＴ０に接
続され、ＤＯＴＥＳＴ１端子が外部ＤＣテストピンＤＣ
ＴＥＳＴ１に接続される。また、ＩＳＤ端子、ＩＯＨ端
子、ＩＯＬ端子及びＯＭＤ端子がバウンダリスキャンセ
ル１５〜１７，１９，２１に接続され、ＯＭ端子、ＩＭ
端子及びＩＯＭＤ端子がバウンダリスキャンセル１８，
２０に接続される。The DC measurement test facilitation circuit 25 includes a DCT
The EST0 terminal is connected to the external DC test pin DCTEST0, and the DOTEST1 terminal is connected to the external DC test pin DCTEST.
Connected to TEST1. The ISD terminal, the IOH terminal, the IOL terminal, and the OMD terminal are connected to the boundary scan cells 15 to 17, 19, and 21, and the OM terminal, the IM
Terminal and IOMD terminal are boundary scan cells 18,
20.

【００４４】バウンダリスキャンセル１１〜２２は、Ｄ
Ｉ端子、ＤＯ端子、ＳＤ端子、ＣＣ端子、ＵＣ端子及び
ＭＤ端子が上記のように接続される。また、バウンダリ
スキャンセル１９，２１のＩＢ端子がＧＮＤに接続され
る。さらに、バウンダリスキャンセル１１のＴＤＩ端子
が外部テスト用ピンＴＤＩに接続され、バウンダリスキ
ャンセル２２は、ＴＤＯ端子が外部テスト用ピンＴＤＯ
に接続される。加えて、バウンダリスキャンセル１１，
１２，１３，１４，１５，１６，１７，１８，１９，２
０，２１，２２は、各ＴＤＯ端子及びＴＤＩ端子がこの
順番で、それぞれ直列に接続される。The boundary scan cells 11 to 22 are D
The I terminal, DO terminal, SD terminal, CC terminal, UC terminal, and MD terminal are connected as described above. The IB terminals of the boundary scan cells 19 and 21 are connected to GND. Further, the TDI terminal of the boundary scan cell 11 is connected to the external test pin TDI, and the boundary scan cell 22 has the TDO terminal connected to the external test pin TDO.
Connected to. In addition, boundary scan cells 11,
12, 13, 14, 15, 16, 17, 18, 19, 2
0, 21 and 22 have their respective TDO terminals and TDI terminals connected in series in this order.

【００４５】各部の役割は以下の通りである。ＩＣ入力
バッファ２〜５、ＩＣ出力バッファ６〜８、ＩＣトライ
ステート出力バッファ９及びＩＣ入出力バッファ１０
は、外部から入力された信号及び外部に出力する信号の
インピーダンスを変換するためのものである。The role of each part is as follows. IC input buffers 2 to 5, IC output buffers 6 to 8, IC tri-state output buffer 9, and IC input / output buffer 10
Is for converting the impedance of a signal input from the outside and a signal output to the outside.

【００４６】コアロジック２３は、半導体集積回路１の
内部論理回路であり、各種の信号処理を行う。The core logic 23 is an internal logic circuit of the semiconductor integrated circuit 1, and performs various signal processing.

【００４７】バウンダリスキャンセル１１〜２２は、コ
アロジック２３と半導体集積回路１の各外部テスト用ピ
ンとの間に、テストプローブと等価な働きをするレジス
タとして配置されたものである。また、上記のように、
各バウンダリスキャンセルは直列に接続されて、シフト
レジスタを構成する。The boundary scan cells 11 to 22 are arranged between the core logic 23 and each of the external test pins of the semiconductor integrated circuit 1 as registers having a function equivalent to a test probe. Also, as mentioned above,
Each boundary scan cell is connected in series to form a shift register.

【００４８】ＴＡＰコントローラ２４は、上記のシフト
レジスタを制御するためのものであり、半導体集積回路
１の外部テスト用ピンＴＤＩ，ＴＤＯ，ＴＭＳ，ＴＣＫ
及びＴＲＳＴから入力される５つの信号によって、シフ
トレジスタの制御を行う。ＴＡＰコントローラ２４は、
ＴＭＳ端子から入力された信号によってテストモードの
選択を行い、ＴＣＫ端子から入力された信号によってデ
ータ等の遷移を行い、ＴＤＯ端子からテスト結果を出力
する。また、ＴＲＳＴ端子から入力された信号によって
ＴＡＰコントローラ２４の初期化を行う。さらに、ＴＡ
Ｐコントローラ２４は、ＳＤ，ＣＣ，ＵＣ，ＭＤの各端
子から信号を出力して、各バウンダリスキャンセルの制
御を行う。The TAP controller 24 is for controlling the above-mentioned shift register, and is provided with external test pins TDI, TDO, TMS, TCK of the semiconductor integrated circuit 1.
And the five signals input from the TRST control the shift register. The TAP controller 24
A test mode is selected by a signal input from the TMS terminal, data and the like are changed by a signal input from the TCK terminal, and a test result is output from the TDO terminal. Further, the TAP controller 24 is initialized by a signal input from the TRST terminal. Furthermore, TA
The P controller 24 outputs a signal from each terminal of SD, CC, UC, and MD to control each boundary scan cell.

【００４９】ＤＣ測定テスト容易化回路２５は、入力反
転電位、入力リーク電流などＩＣ入力バッファ及びＩＣ
入出力バッファのＤＣ測定と、Ｌレベル出力電流、Ｈレ
ベル出力電流などＩＣ出力バッファ、ＩＣ入出力バッフ
ァ及びＩＣトライステート出力バッファのＤＣ測定と、
を容易に行うためのものである。ＤＣ測定テスト容易化
回路２５の外部ＤＣテスト用ピンＤＣＴＥＳＴ０，ＤＣ
ＴＥＳＴ１から入力される２つの信号に応じて、ＩＳ
Ｄ，ＩＯＨ，ＩＯＬ，ＯＭＤ，ＯＭ，ＩＭ，ＩＯＭＤの
各端子から所定の信号を出力して、バウンダリスキャン
セル１５〜２１の制御を行う。以下に本発明の半導体集
積回路１におけるＩＣ出力バッファ用のバウンダリスキ
ャンセル１５〜１７，１９，２１と、ＴＯコントロール
信号用バウンダリスキャンセル及びＩ／Ｏコントロール
信号用バウンダリスキャンセル１８，２０と、ＤＣ測定
テスト容易化回路２５と、について説明する。まず、Ｉ
Ｃ出力バッファ用のバウンダリスキャンセルについて説
明する。図２（Ａ）は、本発明のＩＣ出力バッファ用
のバウンダリスキャンセルにおける概略の構成を示した
回路図である。なお、バウンダリスキャンセル１５〜
１７，１９，２１は、それぞれ同じ構成であるため、バ
ウンダリスキャンセル１５を例に説明する。バウンダリ
スキャンセル１５は、マルチプレクサ３１，３２，３
３、Ｄフリップフロップ３４、ＲＥＳＥＴ・ＳＥＴ付き
Ｄフリップフロップ（以下、ＲＳ・Ｄフリップフロップ
と称する。）３５、２入力ＡＮＤセル（以下、ＡＮＤセ
ルと称する。）３６及びＯＲセル３７によって構成され
る。マルチプレクサ３１，３２，３３はＡ０端子、Ａ１
端子、Ｓ端子及びＹ端子を備えている。Ｄフリップフロ
ップ３４はＤ端子、ＣＫ端子及びＱ端子を備えている。
ＲＳ・Ｄフリップフロップ３５はＤ端子、ＣＫ端子、Ｓ
Ｂ端子、ＲＢ端子及びＱ端子を備えている。ＡＮＤセル
３６はＡ端子、Ｂ端子及びＹ端子を備えている。ＯＲセ
ル３７は複数の入力端子及びＹ端子を備えている。The DC measurement test facilitation circuit 25 includes an IC input buffer such as an input inversion potential, an input leakage current, and the like.
DC measurement of input / output buffer, DC measurement of IC output buffer such as L level output current and H level output current, IC input / output buffer and IC tristate output buffer,
This is intended to facilitate the operation. External DC test pins DCTEST0, DC of DC measurement test facilitation circuit 25
In response to two signals input from TEST1, IS
A predetermined signal is output from each terminal of D, IOH, IOL, OMD, OM, IM, and IOMD to control the boundary scan cells 15 to 21. Hereinafter, boundary scan cells 15 to 17, 19, and 21 for IC output buffers, boundary scan cells for TO control signals and boundary scan cells 18 and 20 for I / O control signals, and DC in the semiconductor integrated circuit 1 of the present invention will be described. The measurement test facilitation circuit 25 will be described. First, I
The boundary scan cell for the C output buffer will be described. FIG. 2A is a circuit diagram showing a schematic configuration of a boundary scan cell for an IC output buffer according to the present invention. In addition, boundary scan 15 ~
17, 19, and 21 have the same configuration, and the boundary scan cell 15 will be described as an example. The boundary scan cell 15 includes multiplexers 31, 32, 3
3, a D flip-flop 34, a D flip-flop with RESET / SET (hereinafter referred to as an RS-D flip-flop) 35, a two-input AND cell (hereinafter referred to as an AND cell) 36, and an OR cell 37. . The multiplexers 31, 32, and 33 are connected to the A0 terminal, A1
A terminal, an S terminal, and a Y terminal are provided. The D flip-flop 34 has a D terminal, a CK terminal, and a Q terminal.
The RS / D flip-flop 35 has a D terminal, a CK terminal, and an S terminal.
It has a B terminal, RB terminal and Q terminal. The AND cell 36 has an A terminal, a B terminal, and a Y terminal. The OR cell 37 has a plurality of input terminals and Y terminals.

【００５０】各部の接続は以下の通りである。マルチプ
レクサ３１，３２のＡ１端子は、バウンダリスキャンセ
ル１５のＤＩ端子に接続される。マルチプレクサ３１の
Ａ０端子は、バウンダリスキャンセル１５のＴＤＩ端子
に接続され、Ｓ端子はバウンダリスキャンセル１５のＳ
Ｄ端子に接続される。マルチプレクサ３１のＹ端子は、
Ｄフリップフロップ３４のＤ端子に接続される。The connection of each part is as follows. The A1 terminals of the multiplexers 31 and 32 are connected to the DI terminal of the boundary scan cell 15. The A0 terminal of the multiplexer 31 is connected to the TDI terminal of the boundary scan cell 15, and the S terminal is the SDI terminal of the boundary scan cell 15.
Connected to D terminal. The Y terminal of the multiplexer 31
The D flip-flop 34 is connected to the D terminal.

【００５１】Ｄフリップフロップ３４のＣＫ端子は、バ
ウンダリスキャンセル１５のＣＣ端子に接続される。Ｄ
フリップフロップ３４のＱ端子及びＲＳ・Ｄフリップフ
ロップ３５のＤ端子は、バウンダリスキャンセル１５の
ＴＤＯ端子に接続される。The CK terminal of the D flip-flop 34 is connected to the CC terminal of the boundary scan cell 15. D
The Q terminal of the flip-flop 34 and the D terminal of the RS / D flip-flop 35 are connected to the TDO terminal of the boundary scan cell 15.

【００５２】ＲＳ・Ｄフリップフロップ３５のＣＫ端子
はバウンダリスキャンセル１５のＵＣ端子に、ＲＢ端子
はバウンダリスキャンセル１５のＩＯＬ端子に、ＳＢ端
子はバウンダリスキャンセル１５のＩＯＨ端子に、それ
ぞれ接続される。また、ＲＳ・Ｄフリップフロップ３５
のＱ端子は、マルチプレクサ３２のＡ０端子に接続され
る。The CK terminal of the RS / D flip-flop 35 is connected to the UC terminal of the boundary scan cell 15, the RB terminal is connected to the IOL terminal of the boundary scan cell 15, and the SB terminal is connected to the IOH terminal of the boundary scan cell 15. . Also, the RS / D flip-flop 35
Is connected to the A0 terminal of the multiplexer 32.

【００５３】マルチプレクサ３２のＳ端子は、ＡＮＤセ
ル３６のＹ端子に接続され、マルチプレクサ３２のＹ端
子はマルチプレクサ３３のＡ０端子に接続される。The S terminal of the multiplexer 32 is connected to the Y terminal of the AND cell 36, and the Y terminal of the multiplexer 32 is connected to the A0 terminal of the multiplexer 33.

【００５４】マルチプレクサ３３のＡ１端子は、ＯＲセ
ル３７のＹ端子に接続され、Ｓ端子はバウンダリスキャ
ンセル１５のＩＳＤ端子に接続される。また、マルチプ
レクサ３３のＹ端子はバウンダリスキャンセル１５のＤ
Ｏ端子に接続される。The A1 terminal of the multiplexer 33 is connected to the Y terminal of the OR cell 37, and the S terminal is connected to the ISD terminal of the boundary scan cell 15. The Y terminal of the multiplexer 33 is connected to the D of the boundary scan cell 15.
Connected to O terminal.

【００５５】ＡＮＤセル３６のＡ端子はバウンダリスキ
ャンセル１５のＭＤ端子に接続され、Ｂ端子はバウンダ
リスキャンセル１５のＯＭＤ端子に接続される。The A terminal of the AND cell 36 is connected to the MD terminal of the boundary scan cell 15, and the B terminal is connected to the OMD terminal of the boundary scan cell 15.

【００５６】ＯＲセル３７の入力端子は、バウンダリス
キャンセル１５のＩＢ端子に接続される。ＩＢ端子は、
前記のようにＩＣ入力バッファまたはＩＣ入出力バッフ
ァから出力される信号が入力され、（ＩＣ入力バッファ
数＋ＩＣ入出力バッファの入力バッファ数）が（ＩＣ出
力バッファ数）より多い場合は、（ＩＣ入力バッファ数
＋ＩＣ入出力バッファの入力バッファ数）に応じて、Ｏ
Ｒセルの入力数の増減ができるようになっている。各信
号の役割は以下の通りである。ＩＳＤ信号は、ＩＣ入力
バッファ２〜５と、ＩＣ入出力バッファ１０の入力モー
ド時における入力バッファ１０ｂと、をＤＣ特性測定モ
ードに設定するための制御信号である。マルチプレクサ
３３は、ＩＳＤ＝”Ｈ”の時にＯＲセル３７から出力さ
れた信号をＤＯ端子に出力する。また、ＩＳＤ＝”Ｌ”
の時にマルチプレクサ３２のＹ端子から出力された信号
をＤＯ端子に出力する。ＯＭＤ信号は、ＩＣ出力バッフ
ァ６〜８と、ＩＣ入出力バッファ１０の出力モード時に
おけるトライステート出力バッファ１０ａと、をＤＣ特
性測定モードに設定するための制御信号である。ＡＮ
Ｄセル３６は、ＯＭＤ＝”Ｈ”の時にＭＤ信号を出力
し、ＯＭＤ＝”Ｌ”の時にＡＮＤセル３６は”Ｌ”を出
力する。また、マルチプレクサ３２は、Ｓ端子に入力さ
れたＡＮＤセル３６の出力信号に応じて、ＲＳ・Ｄフリ
ップフロップ３５の出力信号をＹ端子に出力する。ＩＯ
Ｈ信号及びＩＯＬ信号は、ＩＣ出力バッファ５〜８と、
ＩＣ入出力バッファ１０の出力モード時におけるトライ
ステート出力バッファ１０ａと、のＤＣ測定を行う際
に、ＲＳ・Ｄフリップフロップ３５から”Ｈ”または”
Ｌ”を出力させるための制御信号である。ＲＳ・Ｄフリ
ップフロップ３５は、ＩＯＨ＝”Ｌ”、ＩＯＬ＝”Ｈ”
の時に”Ｈ”をＱ端子から出力し、ＩＯＨ＝”Ｈ”、Ｉ
ＯＬ＝”Ｌ”の時に”Ｌ”をＱ端子から出力する。次
に、Ｉ／Ｏコントロール信号用及びＴＯコントロール信
号用のバウンダリスキャンセルについて説明する。図
２（Ｂ）は、本発明のＩ／Ｏコントロール信号用及びＴ
Ｏコントロール信号用バウンダリスキャンセルの概略の
構成を示した回路図である。なお、バウンダリスキャ
ンセル１８，２０は、同じ構成であるため、バウンダリ
スキャンセル１８を例に説明する。バウンダリスキャン
セル１８は、マルチプレクサ４１，４２、Ｄフリップフ
ロップ４３、ＲＳ・Ｄフリップフロップ４４、ＡＮＤセ
ル４５によって構成される。マルチプレクサ４１，４２
は、Ａ０端子、Ａ１端子、Ｓ端子及びＹ端子を備えてい
る。Ｄフリップフロップ４３はＤ端子、ＣＫ端子及びＱ
端子を備えている。ＲＳ・Ｄフリップフロップ４４はＤ
端子、ＣＫ端子、ＳＢ端子、ＲＢ端子及びＱ端子を備え
ている。ＡＮＤセル４５はＡ端子、Ｂ端子及びＹ端子を
備えている。The input terminal of the OR cell 37 is connected to the IB terminal of the boundary scan cell 15. The IB terminal
As described above, when a signal output from the IC input buffer or the IC input / output buffer is input and (the number of IC input buffers + the number of input buffers of the IC input / output buffer) is larger than the (number of IC output buffers), (IC input buffer) Number of buffers + number of input buffers of the IC input / output buffer).
The number of R cell inputs can be increased or decreased. The role of each signal is as follows. The ISD signal is a control signal for setting the IC input buffers 2 to 5 and the input buffer 10b in the input mode of the IC input / output buffer 10 to the DC characteristic measurement mode. The multiplexer 33 outputs the signal output from the OR cell 37 to the DO terminal when ISD = “H”. Also, ISD = “L”
At this time, the signal output from the Y terminal of the multiplexer 32 is output to the DO terminal. The OMD signal is a control signal for setting the IC output buffers 6 to 8 and the tristate output buffer 10a in the output mode of the IC input / output buffer 10 to the DC characteristic measurement mode. AN
The D cell 36 outputs an MD signal when OMD = "H", and outputs an "L" when OMD = "L". The multiplexer 32 outputs the output signal of the RS / D flip-flop 35 to the Y terminal according to the output signal of the AND cell 36 input to the S terminal. IO
The H signal and the IOL signal are output from IC output buffers 5 to 8,
When DC measurement is performed between the IC input / output buffer 10 and the tri-state output buffer 10a in the output mode, the RS / D flip-flop 35 outputs “H” or “
This is a control signal for outputting L. The RS / D flip-flop 35 outputs IOH = “L” and IOL = “H”.
, "H" is output from the Q terminal, and IOH = "H", IOH
When OL = “L”, “L” is output from the Q terminal. Next, boundary scan cells for the I / O control signal and the TO control signal will be described. FIG. 2 (B) shows the I / O control signal of the present invention and T
FIG. 3 is a circuit diagram illustrating a schematic configuration of an O control signal boundary scan cell; Since the boundary scan cells 18 and 20 have the same configuration, the boundary scan cell 18 will be described as an example. The boundary scan cell 18 includes multiplexers 41 and 42, a D flip-flop 43, an RS / D flip-flop 44, and an AND cell 45. Multiplexers 41 and 42
Has an A0 terminal, an A1 terminal, an S terminal, and a Y terminal. D flip-flop 43 has D terminal, CK terminal and Q terminal.
It has terminals. The RS / D flip-flop 44 is D
Terminal, CK terminal, SB terminal, RB terminal and Q terminal are provided. The AND cell 45 has an A terminal, a B terminal, and a Y terminal.

【００５７】各部の接続は以下の通りである。マルチプ
レクサ４１，４２のＡ１端子は、バウンダリスキャンセ
ル１８のＤＩ端子に接続される。マルチプレクサ４１の
Ａ０端子は、バウンダリスキャンセル１８のＴＤＩ端子
に接続され、Ｓ端子はバウンダリスキャンセル１８のＳ
Ｄ端子に接続される。マルチプレクサ４１のＹ端子は、
Ｄフリップフロップ４３のＤ端子に接続される。The connection of each part is as follows. The A1 terminals of the multiplexers 41 and 42 are connected to the DI terminal of the boundary scan cell 18. The A0 terminal of the multiplexer 41 is connected to the TDI terminal of the boundary scan cell 18, and the S terminal is connected to the SDI terminal of the boundary scan cell 18.
Connected to D terminal. The Y terminal of the multiplexer 41
Connected to the D terminal of D flip-flop 43.

【００５８】Ｄフリップフロップ４３のＣＫ端子は、バ
ウンダリスキャンセル１８のＣＣ端子に接続される。Ｄ
フリップフロップ４３のＱ端子及びＲＳ・Ｄフリップフ
ロップ４４のＤ端子は、バウンダリスキャンセル１８の
ＴＤＯ端子に接続される。The CK terminal of the D flip-flop 43 is connected to the CC terminal of the boundary scan cell 18. D
The Q terminal of the flip-flop 43 and the D terminal of the RS / D flip-flop 44 are connected to the TDO terminal of the boundary scan cell 18.

【００５９】ＲＳ・Ｄフリップフロップ４４のＣＫ端子
はバウンダリスキャンセル１８のＵＣ端子に、ＲＢ端子
はバウンダリスキャンセル１８のＯＭ端子に、ＳＢ端子
はバウンダリスキャンセル１８のＩＭ端子に、それぞれ
接続される。また、ＲＳ・Ｄフリップフロップ４４のＱ
端子は、マルチプレクサ４２のＡ０端子に接続される。The CK terminal of the RS / D flip-flop 44 is connected to the UC terminal of the boundary scan cell 18, the RB terminal is connected to the OM terminal of the boundary scan cell 18, and the SB terminal is connected to the IM terminal of the boundary scan cell 18. . The Q of the RS / D flip-flop 44
The terminal is connected to the A0 terminal of the multiplexer 42.

【００６０】マルチプレクサ４２のＳ端子は、ＡＮＤセ
ル４５のＹ端子に接続される。また、マルチプレクサ４
２のＹ端子は、バウンダリスキャンセル１８のＤＯ端子
に接続される。The S terminal of the multiplexer 42 is connected to the Y terminal of the AND cell 45. The multiplexer 4
The Y terminal 2 is connected to the DO terminal of the boundary scan cell 18.

【００６１】ＡＮＤセル４５のＡ端子はバウンダリスキ
ャンセル１８のＭＤ端子に接続され、Ｂ端子はバウンダ
リスキャンセル１８のＩＯＭＤ端子に接続される。The A terminal of the AND cell 45 is connected to the MD terminal of the boundary scan cell 18, and the B terminal is connected to the IOMD terminal of the boundary scan cell 18.

【００６２】各信号の役割は以下の通りである。ＩＯＭ
Ｄ信号は、ＩＣ入出力バッファまたはＩＣトライステー
ト出力バッファのＤＣ測定モードに設定するための制御
信号である。ＡＮＤセル４５は、ＩＯＭＤ＝”Ｈ”の
時にＭＤの信号をＹ端子から出力し、ＩＯＭＤ＝”Ｌ”
の時にＹ端子から”Ｌ”を出力する。ＩＭ信号及びＯＭ
信号は、ＤＣ測定を行う際にＩＣ入出力バッファであれ
ば、入力モードまたは出力モードを設定する制御信号で
ある。また、ＩＣトライステート出力バッファであれ
ば、ハイインピーダンスモードまたは出力モードを設定
する制御信号である。ＲＳ・Ｄフリップフロップ４４
は、ＩＭ＝”Ｌ”、ＯＭ＝”Ｈ”の時に信号”Ｈ”をＱ
端子から出力し、ＩＭ＝”Ｈ”、ＯＭ＝”Ｌ”の時に信
号”Ｌ”をＱ端子から出力する。次に、ＤＣ測定テスト
容易化回路について説明する。図３は、本発明のＤＣ
測定テスト容易化回路の概略構成を示した回路図であ
る。ＤＣ測定テスト容易化回路（以下、ＤＣテスト回
路と称する。）２５は、インバータセル５１，５２、Ａ
ＮＤセル５３、２入力ＮＡＮＤセル（以下、ＮＡＮＤセ
ルと称する。）５４、２入力ＥＸＮ（ＥＸ−ＮＯＲ）セ
ル（以下、ＥＸＮセルと称する。）５５、ＯＲセル５６
及び２入力ＮＯＲセル（以下、ＮＯＲセルと称する。）
５７によって構成される。インバータセル５１，５２
は入力端子と出力端子とを備える。ＡＮＤセル５３、Ｎ
ＡＮＤセル５４、ＥＸＮセル５５、ＯＲセル５６及びＮ
ＯＲセル５７は、それぞれＡ端子、Ｂ端子及びＹ端子を
備えている。The role of each signal is as follows. IOM
The D signal is a control signal for setting the IC input / output buffer or the IC tristate output buffer to the DC measurement mode. The AND cell 45 outputs the MD signal from the Y terminal when IOMD = "H", and IOMD = "L".
"L" is output from the Y terminal at the time of. IM signal and OM
The signal is a control signal for setting an input mode or an output mode if it is an IC input / output buffer when performing DC measurement. In the case of an IC tri-state output buffer, it is a control signal for setting a high impedance mode or an output mode. RS / D flip-flop 44
Changes the signal "H" to Q when IM = "L" and OM = "H".
A signal "L" is output from the Q terminal when IM = "H" and OM = "L". Next, the DC measurement test facilitation circuit will be described. FIG. 3 shows the DC of the present invention.
FIG. 2 is a circuit diagram illustrating a schematic configuration of a measurement test facilitation circuit. The DC measurement test facilitation circuit (hereinafter, referred to as DC test circuit) 25 includes inverter cells 51 and 52, A
ND cell 53, two-input NAND cell (hereinafter, referred to as NAND cell) 54, two-input EXN (EX-NOR) cell (hereinafter, referred to as EXN cell) 55, and OR cell 56
And a two-input NOR cell (hereinafter, referred to as a NOR cell)
57. Inverter cells 51, 52
Has an input terminal and an output terminal. AND cell 53, N
AND cell 54, EXN cell 55, OR cell 56 and N
The OR cell 57 has an A terminal, a B terminal, and a Y terminal.

【００６３】各部の接続は以下の通りである。インバー
タセル５１は、入力端子がＤＣテスト回路２５のＤＣＴ
ＥＳＴ１端子に接続され、出力端子がＡＮＤセル５３の
Ｂ端子、ＯＲセル５６のＢ端子及びＤＣテスト回路２５
のＯＭ端子に接続される。The connection of each part is as follows. The input terminal of the inverter cell 51 is the DCT of the DC test circuit 25.
The EST1 terminal is connected to the B terminal of the AND cell 53, the B terminal of the OR cell 56, and the DC test circuit 25.
OM terminal.

【００６４】インバータセル５２は、入力端子がＤＣテ
スト回路２５のＤＣＴＥＳＴ０端子に接続され、出力端
子がＯＲセル５６のＡ端子及びＤＣテスト回路２５のＯ
ＭＤ端子に接続される。The inverter cell 52 has an input terminal connected to the DCTEST0 terminal of the DC test circuit 25, and an output terminal connected to the A terminal of the OR cell 56 and the O terminal of the DC test circuit 25.
Connected to MD terminal.

【００６５】２入力ＡＮＤセル５３は、Ａ端子がＤＣテ
スト回路２５のＤＣＴＥＳＴ０端子に接続され、Ｂ端子
がインバータセル５１の出力端子に接続され、Ｙ端子が
ＤＣテスト回路２５のＩＳＤ端子に接続される。The 2-input AND cell 53 has an A terminal connected to the DCTEST0 terminal of the DC test circuit 25, a B terminal connected to the output terminal of the inverter cell 51, and a Y terminal connected to the ISD terminal of the DC test circuit 25. You.

【００６６】ＮＡＮＤセル５４は、Ａ端子がＤＣテスト
回路２５のＤＣＴＥＳＴ０端子に接続され、Ｂ端子がＤ
Ｃテスト回路２５のＤＣＴＥＳＴ１端子に接続され、Ｙ
端子がＤＣテスト回路２５のＩＯＨ端子に接続される。The NAND cell 54 has an A terminal connected to the DCTEST0 terminal of the DC test circuit 25 and a B terminal connected to the D
Connected to the DCTEST1 terminal of the C test circuit 25,
The terminal is connected to the IOH terminal of the DC test circuit 25.

【００６７】ＥＸＮセル５５は、Ａ端子がＤＣテスト回
路２５のＤＣＴＥＳＴ０端子に接続され、Ｂ端子がＤＣ
テスト回路２５のＤＣＴＥＳＴ１端子に接続され、Ｙ端
子がＤＣテスト回路２５のＩＯＬ端子に接続される。The EXN cell 55 has an A terminal connected to the DCTEST0 terminal of the DC test circuit 25 and a B terminal
The DC test circuit 25 is connected to the DCTEST1 terminal, and the Y terminal is connected to the DC test circuit 25 IOL terminal.

【００６８】ＯＲセル５６は、Ａ端子がインバータセル
５２の出力端子に接続され、Ｂ端子がインバータセル５
１の出力端子に接続され、Ｙ端子がＤＣテスト回路２５
のＩＭ端子に接続される。The OR cell 56 has an A terminal connected to the output terminal of the inverter cell 52 and a B terminal connected to the inverter cell 5.
1 is connected to the output terminal of the DC test circuit 25.
Connected to the IM terminal.

【００６９】ＮＯＲセル５７は、Ａ端子がＤＣテスト回
路２５のＤＣＴＥＳＴ０端子に接続され、Ｂ端子がＤＣ
テスト回路２５のＤＣＴＥＳＴ１端子に接続され、Ｙ端
子がＤＣテスト回路２５のＩＯＭＤ端子に接続される。The NOR cell 57 has an A terminal connected to the DCTEST0 terminal of the DC test circuit 25 and a B terminal
The DC test circuit 25 is connected to the DCTEST1 terminal, and the Y terminal is connected to the DC test circuit 25's IOMD terminal.

【００７０】表１は、ＤＣ測定テスト容易化モード設定
一覧表である。表２は、ＤＣ測定テスト容易化回路、各
出力信号に関する真理値表である。ＤＣテスト回路２５
のＤＣＴＥＳＴ０端子及びＤＣＴＥＳＴ１端子は、ＤＣ
測定モード設定用の端子であり、モード設定内容は表１
に示した通りである。また、表２に示したように、外部
から入力されたＤＣＴＥＳＴ０信号及びＤＣＴＥＳＴ１
信号に応じて、各制御信号ＩＳＤ，ＩＯＨ，ＩＯＬ，Ｏ
ＭＤ，ＩＭ，ＯＭ，ＩＯＭＤがバウンダリスキャンセル
に入力される。Table 1 is a list of DC measurement test facilitation mode setting lists. Table 2 is a truth table for the DC measurement test facilitation circuit and each output signal. DC test circuit 25
DCTEST0 and DCTEST1 terminals are DC
This terminal is used to set the measurement mode.
As shown in FIG. Further, as shown in Table 2, the DTCEST0 signal and the DCTEST1 input from outside are input.
Each control signal ISD, IOH, IOL, O
MD, IM, OM, and IOMD are input to the boundary scan cell.

【００７１】[0071]

【表１】 [Table 1]

【００７２】[0072]

【表２】 [Table 2]

【００７３】各モードについて動作内容を説明する。こ
こで、バウンダリスキャンセル１９，２１のＩＢ端子に
はＧＮＤ（”Ｌ”レベル）が与えられているが、これは
ＩＣ入力バッファのＤＣ測定を行う際にバウンダリスキ
ャンセル１８，２０のＤＯ端子に”Ｈ”レベル信号が出
力され、ＩＣトライステート出力バッファ９がハイイン
ピーダンス状態になり、また、ＩＣ入出力バッファ１０
が入力モードになるためである。The operation of each mode will be described. Here, GND (“L” level) is given to the IB terminals of the boundary scan cells 19 and 21. This is connected to the DO terminals of the boundary scan cells 18 and 20 when the DC measurement of the IC input buffer is performed. An "H" level signal is output, the IC tri-state output buffer 9 enters a high impedance state, and the IC input / output buffer 10
Is in the input mode.

【００７４】ＤＣテスト用信号としてＤＣＴＥＳＴ０端
子にＤＣＴＥＳＴ０＝”Ｌ”、ＤＣＴＥＳＴ１端子にＤ
ＣＴＥＳＴ１＝”Ｌ”が入力された場合は以下の通りで
ある。ＤＣＴＥＳＴ０＝”Ｌ”、ＤＣＴＥＳＴ１＝”
Ｌ”の場合、ＤＣ測定テスト容易化回路２５からＩＳＤ
＝”Ｌ”、ＩＯＨ＝”Ｈ”、ＩＯＬ＝”Ｈ”、ＯＭＤ
＝”Ｈ”、ＩＭ＝”Ｈ”、ＯＭ＝”Ｈ”、ＩＯＭＤ＝”
Ｌ”が出力される。この時、図１におけるＩＣ出力バ
ッファ用のバウンダリスキャンセル１５〜１７，１９，
２１では、図２（Ａ）に示したＲＳ・Ｄフリップフロッ
プ３５がＤフリップフロップと等価回路になり、マルチ
プレクサ３２のＳ端子にＡＮＤセル３６を介してＭＤ信
号が入力され、マルチプレクサ３３のＳ端子にＩＳＤ
＝”Ｌ”が入力される。そのため、マルチプレクサ３２
から出力された信号がＤＯ端子に出力される。このよう
に、図６に示した従来のバウンダリスキャンセルの構成
と等価回路になる。また、図１に示したＩ／Ｏコントロ
ール信号用セル及びＴＯコントロール信号用セルである
バウンダリスキャンセル１８，２０についても、図２
（Ｂ）に示したＲＳ・Ｄフリップフロップ４４がＤフリ
ップフロップと等価回路になり、マルチプレクサ４２の
Ｓ端子にＡＮＤセル４５を介してＭＤ信号が入力され
る。そのため、図６に示した従来のバウンダリスキャン
セルの構成と等価回路になる。よって、ＤＣＴＥＳＴ０
＝”Ｌ”、ＤＣＴＥＳＴ１＝”Ｌ”の場合、図１の半導
体集積回路１は図５の半導体集積回路７１と等価回路に
なり、通常使用モード（ＤＣ測定を行わないモード）と
なる。次に、ＤＣテスト用信号としてＤＣＴＥＳＴ０端
子にＤＣＴＥＳＴ０＝”Ｈ”、ＤＣＴＥＳＴ１端子にＤ
ＣＴＥＳＴ１＝”Ｌ”が入力された場合は以下の通りで
ある。ＤＣＴＥＳＴ０＝”Ｈ”、ＤＣＴＥＳＴ１＝”
Ｌ”の場合、ＤＣ測定テスト容易化回路２５からは、Ｉ
ＳＤ＝”Ｈ”、ＩＯＨ＝”Ｈ”、ＩＯＬ＝”Ｌ”、ＯＭ
Ｄ＝”Ｈ”、ＩＭ＝”Ｌ”、ＯＭ＝”Ｈ”、ＩＯＭＤ
＝”Ｌ”が出力される。この時、図１に示したバウン
ダリスキャンセル１５〜１７、１９，２１においては、
ＩＳＤ＝”Ｈ”に設定されることからＩＢの信号がＤＯ
に出力される。そのため、入力バッファ２〜５、入出力
バッファ１０に”Ｌ”を入力し、１ピン毎に入力レベル
を”Ｌ”から”Ｈ”または”Ｈ”から”Ｌ”の電圧を印
加することで入力反転電位、入力リーク電流など入力バ
ッファに関するＤＣ測定が出力バッファ６〜８を介して
容易に行うことができる。また、Ｉ／Ｏコントロール信
号用セルまたはＴＯコントロール信号用セルである図１
に示したバウンダリスキャンセル１８，２０について
は、ＩＭ＝”Ｌ”、ＯＭ＝”Ｈ”、ＩＯＭＤ＝”Ｌ”に
設定されることから、図２（Ｂ）に示したマルチプレク
サ４２のＤＯ端子に”Ｈ”が出力され、ＩＣトライステ
ート出力バッファ９のＴＯコントロール信号に”Ｈ”が
入力されハイインピーダンス状態になる。よって、出力
リーク電流測定が容易にできる。この時、ＩＣ入出力
バッファ１０のＩ／Ｏコントロール信号に”Ｈ”が入力
され、入出力バッファ１０は入力モードになるので、入
力レベルを”Ｌ”から”Ｈ”または”Ｈ”から”Ｌ”の
電圧を与えることで、入力反転電位、入力リーク電流な
ど入力バッファに関するＤＣ測定を容易に行うことがで
きる。次に、ＤＣテスト用信号としてＤＣＴＥＳＴ０端
子にＤＣＴＥＳＴ０＝”Ｌ”、ＤＣＴＥＳＴ１端子にＤ
ＣＴＥＳＴ１＝”Ｈ”が入力された場合は以下の通りで
ある。ＤＣＴＥＳＴ０＝”Ｌ”、ＤＣＴＥＳＴ１＝”
Ｈ”の場合、ＤＣ測定テスト容易化回路２５からＩＳＤ
＝”Ｌ”、ＩＯＨ＝”Ｈ”、ＩＯＬ＝”Ｌ”、ＯＭＤ
＝”Ｌ”、ＩＭ＝”Ｈ”、ＯＭ＝”Ｌ”、ＩＯＭＤ＝”
Ｌ”が出力される。この時、図１に示したバウンダリス
キャンセル６〜８，１９，２１ではＩＳＤ＝”Ｌ”、Ｏ
ＭＤ＝”Ｌ”、ＩＯＨ＝”Ｈ”、ＩＯＬ＝”Ｌ”に設定
されることからＤＯに”Ｌ”が出力され、全出力端子
に”Ｌ”が出力されるので、ＩＣ出力バッファのＬレベ
ル出力電流の測定が容易にできる。また、Ｉ／Ｏコント
ロール信号用セルまたはＴＯコントロール信号用セルで
ある図１に示したバウンダリスキャンセル１８，２０に
ついては、ＩＭ＝”Ｈ”、ＯＭ＝”Ｌ”、ＩＯＭＤ＝”
Ｌ”に設定されることから、マルチプレクサ４２のＤＯ
に”Ｌ”が出力され、ＩＣトライステート出力バッファ
９のＴＯコントロール信号に”Ｌ”が入力されるので出
力モードになる。またこの時、出力用バウンダリスキャ
ンセル１９，２１から”Ｌ”が出力されるので、Ｌレベ
ル出力電流の測定が容易に行うことができる。ＩＣ入出
力バッファ１０は、Ｉ／Ｏコントロール信号に”Ｌ”が
入力されるので出力モードになり、この時、出力用バウ
ンダリスキャンセル２１から”Ｌ”が出力されるので、
Ｌレベル出力電流の測定が容易に行うことができる。次
に、ＤＣテスト用信号としてＤＣＴＥＳＴ０端子にＤＣ
ＴＥＳＴ０＝”Ｈ”、ＤＣＴＥＳＴ１端子にＤＣＴＥＳ
Ｔ１＝”Ｈ”が入力された場合は以下の通りである。Ｄ
ＣＴＥＳＴ０＝”Ｈ”、ＤＣＴＥＳＴ１＝”Ｈ”の場
合、ＤＣ測定テスト容易化回路２５からＩＳＤ＝”
Ｌ”、ＩＯＨ＝”Ｌ”、ＩＯＬ＝”Ｈ”、ＯＭＤ＝”
Ｌ”、ＩＭ＝”Ｈ”、ＯＭ＝”Ｌ”、ＩＯＭＤ＝”Ｌ”
が出力される。この時、図１に示したバウンダリスキャ
ンセル６〜８，１９，２１は、ＩＳＤ＝”Ｌ”、ＯＭＤ
＝”Ｌ”、ＩＯＨ＝”Ｌ”、ＩＯＬ＝”Ｈ”に設定され
ることから、図２（Ａ）に示したマルチプレクサ３３の
ＤＯ端子に”Ｈ”が出力され、全出力バッファに”Ｈ”
が出力される。よって、ＩＣ出力バッファのＨレベル出
力電流の測定を容易に行うことができる。Ｉ／Ｏコント
ロール信号用セルまたはＴＯコントロール信号セルであ
る図１に示したバウンダリスキャンセル１８，２０は、
ＩＭ＝”Ｈ”、ＯＭ＝”Ｌ”、ＩＯＭＤ＝”Ｌ”に設定
されることから、図２（Ｂ）に示したマルチプレクサ４
２のＤＯ端子に”Ｌ”が出力され、ＩＣトライステート
出力バッファ３６のＴＯコントロール信号に”Ｌ”が入
力される。そのため、出力モードになり、この時、出力
用バウンダリスキャンセル１９，２１から”Ｈ”が出力
されるので、Ｈレベル出力電流の測定を容易に行うこと
ができる。ＩＣ入出力バッファ１０については、Ｉ／Ｏ
コントロール信号に”Ｌ”が入力されるので出力モード
になり、この時の出力用バウンダリスキャンセルから”
Ｈ”が出力されるので、Ｈレベル出力電流の測定を容易
に行うことができる。以上のように、本発明の半導体集
積回路を使用することでＤＣ測定テストが容易になり、
ＤＣ測定テスト時間の短縮化が可能になる。ここで、半
導体集積回路１のようにＤＣテスト用ピンの追加ができ
ない場合には、下記のように半導体集積回路を構成して
もよい。図４は、本発明の実施形態に係る半導体集積回
路の別の構成を示した回路図である。なお、図４に示し
た半導体集積回路６１においては、図１に示した半導体
集積回路１と同一の部分には、同一符号を付しており、
その詳細説明は省略する。As a DC test signal, DCTEST0 = “L” is applied to the DCTEST0 terminal, and D is applied to the DCTEST1 terminal.
The case where CTEST1 = "L" is input is as follows. DCTEST0 = "L", DCTEST1 = ""
L ”, the DC measurement test facilitation circuit 25
= “L”, IOH = “H”, IOL = “H”, OMD
= “H”, IM = “H”, OM = “H”, IOMD = ”
L ". At this time, the boundary scan cells 15 to 17, 19, and 19 for the IC output buffer in FIG.
In 21, the RS / D flip-flop 35 shown in FIG. 2A becomes an equivalent circuit to the D flip-flop, the MD signal is input to the S terminal of the multiplexer 32 via the AND cell 36, and the S terminal of the ISD
= “L” is input. Therefore, the multiplexer 32
Is output to the DO terminal. In this manner, an equivalent circuit is obtained with the configuration of the conventional boundary scan cell shown in FIG. Also, the boundary scan cells 18 and 20 which are the I / O control signal cell and the TO control signal cell shown in FIG.
The RS / D flip-flop 44 shown in FIG. 3B is an equivalent circuit to the D flip-flop, and the MD signal is input to the S terminal of the multiplexer 42 via the AND cell 45. Therefore, the circuit has an equivalent circuit to the configuration of the conventional boundary scan cell shown in FIG. Therefore, DCTEST0
= "L", DCTEST1 = "L", the semiconductor integrated circuit 1 in FIG. 1 is an equivalent circuit to the semiconductor integrated circuit 71 in FIG. 5, and is in a normal use mode (a mode in which no DC measurement is performed). Next, as a DC test signal, DCTEST0 = "H" is applied to the DCTEST0 terminal and D is applied to the DCTEST1 terminal.
The case where CTEST1 = "L" is input is as follows. DCTEST0 = "H", DCTEST1 = ""
L ”, the DC measurement test facilitating circuit 25 outputs I
SD = "H", IOH = "H", IOL = "L", OM
D = "H", IM = "L", OM = "H", IOMD
= “L” is output. At this time, in the boundary scan cells 15 to 17, 19, and 21 shown in FIG.
Since ISD = “H”, the signal of IB is DO
Is output to Therefore, "L" is input to the input buffers 2 to 5 and the input / output buffer 10, and the input level is input by applying a voltage of "L" to "H" or "H" to "L" for each pin. DC measurement of the input buffer such as the inversion potential and the input leak current can be easily performed via the output buffers 6 to 8. FIG. 1 shows a cell for an I / O control signal or a cell for a TO control signal.
2 are set to IM = "L", OM = "H", and IOMD = "L", so that the DO terminal of the multiplexer 42 shown in FIG. “H” is output, and “H” is input to the TO control signal of the IC tri-state output buffer 9 to enter a high impedance state. Therefore, the output leak current can be easily measured. At this time, "H" is input to the I / O control signal of the IC input / output buffer 10, and the input / output buffer 10 enters the input mode. Therefore, the input level is changed from "L" to "H" or from "H" to "L". By applying a voltage of "", DC measurement of an input buffer such as an input inversion potential and an input leak current can be easily performed. Next, as a DC test signal, DCTEST0 = "L" at the DCTEST0 terminal and D
The case where CTEST1 = "H" is input is as follows. DCTEST0 = "L", DCTEST1 = ""
H ”, the DC measurement test facilitation circuit 25
= “L”, IOH = “H”, IOL = “L”, OMD
= "L", IM = "H", OM = "L", IOMD = "
At this time, the boundary scan cells 6 to 8, 19, and 21 shown in FIG.
Since MD = “L”, IOH = “H”, and IOL = “L”, “L” is output to DO, and “L” is output to all output terminals. The level output current can be easily measured. Also, for the boundary scan cells 18 and 20 shown in FIG. 1 which are I / O control signal cells or TO control signal cells, IM = "H", OM = "L", and IOMD = "".
L ”, the DO of the multiplexer 42
"L" is output to the IC tristate output buffer 9, and "L" is input to the TO control signal of the IC tri-state output buffer 9, so that the output mode is set. Also, at this time, since "L" is output from the output boundary scan cells 19 and 21, it is possible to easily measure the L-level output current. The IC input / output buffer 10 enters the output mode because "L" is input to the I / O control signal. At this time, "L" is output from the output boundary scan cell 21.
Measurement of the L-level output current can be easily performed. Next, a DC test signal is applied to the DCTEST0 terminal.
TEST0 = "H", DCTES to DCTEST1 terminal
The case where T1 = "H" is input is as follows. D
When CTEST0 = "H" and DCTEST1 = "H", the DC measurement test facilitation circuit 25 outputs ISD = "".
L ", IOH =" L ", IOL =" H ", OMD =""
L ", IM =" H ", OM =" L ", IOMD =" L "
Is output. At this time, the boundary scan cells 6 to 8, 19, and 21 shown in FIG.
= “L”, IOH = “L”, and IOL = “H”, “H” is output to the DO terminal of the multiplexer 33 shown in FIG. 2A, and “H” is output to all output buffers. "
Is output. Therefore, it is possible to easily measure the H level output current of the IC output buffer. The boundary scan cells 18 and 20 shown in FIG. 1, which are I / O control signal cells or TO control signal cells,
Since IM = “H”, OM = “L”, and IOMD = “L”, the multiplexer 4 shown in FIG.
"L" is output to the DO terminal 2 and "L" is input to the TO control signal of the IC tristate output buffer 36. Therefore, the output mode is set. At this time, "H" is output from the output boundary scan cells 19 and 21, so that the H level output current can be easily measured. For the IC input / output buffer 10, I / O
Since "L" is input to the control signal, the mode is changed to the output mode.
Since H "is output, the measurement of the H level output current can be easily performed. As described above, the DC measurement test is facilitated by using the semiconductor integrated circuit of the present invention,
The DC measurement test time can be reduced. Here, when a DC test pin cannot be added unlike the semiconductor integrated circuit 1, the semiconductor integrated circuit may be configured as follows. FIG. 4 is a circuit diagram showing another configuration of the semiconductor integrated circuit according to the embodiment of the present invention. In the semiconductor integrated circuit 61 shown in FIG. 4, the same parts as those of the semiconductor integrated circuit 1 shown in FIG.
The detailed description is omitted.

【００７５】半導体集積回路６１は、外部にＤＣテスト
用ピンに増設できないため、入力用ピンＩＮ１〜ＩＮ
４、出力用ピンＯＵＴ１〜ＯＵＴ４、入出力用ピンＩＮ
／ＯＵＴ１、テスト用ピンＴＤＩ，ＴＭＳ，ＴＣＫ，Ｔ
ＲＳＴ，ＴＤＯを外部に備えている。また、内部には、
ＩＣ入力バッファ２〜５、ＩＣ出力バッファ６〜８、Ｉ
Ｃトライステート出力バッファ９、ＩＣ入出力バッファ
１０、第１のバウンダリスキャンセルであるバウンダリ
スキャンセル１１〜１４，２２、第２のバウンダリスキ
ャンセルであるバウンダリスキャンセル１５〜１７，１
９，２１、第３のバウンダリスキャンセルであるバウン
ダリスキャンセル１８，２０、コアロジック２３及びＴ
ＡＰコントローラ６４を有している。Since the semiconductor integrated circuit 61 cannot be externally added to DC test pins, the input pins IN 1 to IN 1
4, output pins OUT1 to OUT4, input / output pins IN
/ OUT1, test pins TDI, TMS, TCK, T
RST and TDO are provided outside. Also, inside,
IC input buffers 2-5, IC output buffers 6-8, I
C tri-state output buffer 9, IC input / output buffer 10, boundary scan cells 11 to 14, 22 as first boundary scan cells, and boundary scan cells 15 to 17, 1, 2 as second boundary scan cells.
9, 21, third boundary scan cells, boundary scan cells 18, 20, core logic 23 and T
It has an AP controller 64.

【００７６】本実施形態では、ＴＡＰコントローラ６４
が、ＤＣ測定テスト容易化回路６５を備えた構成であ
る。したがって、ＴＡＰコントローラ６４は、ＴＭＳ端
子、ＴＣＫ端子、ＴＲＳＴ端子、ＴＤＩ端子、ＴＤＯ端
子、ＳＤ端子、ＣＣ端子、ＵＣ端子、ＭＤ端子、ＩＳＤ
端子、ＩＯＨ端子、ＩＯＬ端子、ＯＭＤ端子、ＯＭ端
子、ＩＭ端子及びＩＯＭＤ端子を各１端子備えている。In the present embodiment, the TAP controller 64
Is a configuration provided with a DC measurement test facilitation circuit 65. Therefore, the TAP controller 64 includes a TMS terminal, a TCK terminal, a TRST terminal, a TDI terminal, a TDO terminal, an SD terminal, a CC terminal, a UC terminal, an MD terminal, an ISD terminal.
One terminal, IOH terminal, IOL terminal, OMD terminal, OM terminal, IM terminal, and IOMD terminal are provided.

【００７７】ＴＡＰコントローラ６４の接続は以下の通
りである。ＴＡＰコントローラ６４は、ＳＤ端子、ＣＣ
端子、ＵＣ端子及びＭＤ端子が、それぞれバウンダリス
キャンセル１１〜２２のＳＤ端子、ＣＣ端子、ＵＣ端子
及びＭＤ端子に接続される。また、従来と同様にＴＭＳ
端子が外部テスト用ピンＴＭＳに接続され、ＴＣＫ端子
が外部テスト用ピンＴＣＫに接続され、ＴＲＳＴ端子が
外部テスト用ピンＴＲＳＴに接続される。さらに、ＴＤ
Ｉ端子が外部テスト用ピンＴＤＩに接続され、ＴＤＯ端
子がテスト用ピンＴＤＯに接続される。加えて、ＩＳＤ
端子、ＩＯＨ端子、ＩＯＬ端子及びＯＭＤ端子がバウン
ダリスキャンセル１５〜１７，１９，２１に接続され、
ＯＭ端子、ＩＭ端子及びＩＯＭＤ端子がバウンダリスキ
ャンセル１８，２０に接続される。The connection of the TAP controller 64 is as follows. The TAP controller 64 has an SD terminal, CC
The terminal, the UC terminal, and the MD terminal are connected to the SD terminal, CC terminal, UC terminal, and MD terminal of the boundary scan cells 11 to 22, respectively. In addition, as in the past, TMS
The terminal is connected to the external test pin TMS, the TCK terminal is connected to the external test pin TCK, and the TRST terminal is connected to the external test pin TRST. Furthermore, TD
The I terminal is connected to the external test pin TDI, and the TDO terminal is connected to the test pin TDO. In addition, ISD
Terminal, IOH terminal, IOL terminal, and OMD terminal are connected to boundary scan cells 15 to 17, 19, and 21,
The OM terminal, the IM terminal, and the IOMD terminal are connected to the boundary scan cells 18 and 20.

【００７８】半導体集積回路６１は、外部ピンから直接
ＤＣテスト回路の設定することはできない。しかし、Ｔ
ＡＰコントローラ６４のプライベート命令にＤＣ測定容
易化回路６５を制御する命令を追加し、ＴＡＰコントロ
ーラ６４内にあるＤＣ測定テスト容易化回路６５のＤＣ
ＴＥＳＴ０、ＤＣＴＥＳＴ１に相当する部分に表１に示
したようなモード設定する信号を与える。これにより、
ＩＣ入力バッファ、ＩＣ出力バッファ、ＩＣトライステ
ート出力バッファ、ＩＣ入出力バッファそれぞれのＤＣ
測定モード設定を直接行うことができるので、ＤＣ測定
テストが容易になり、ＤＣ測定テスト時間を短縮するこ
とができる。In the semiconductor integrated circuit 61, a DC test circuit cannot be set directly from an external pin. But T
An instruction to control the DC measurement facilitation circuit 65 is added to the private instruction of the AP controller 64, and the DC measurement test facilitation circuit 65 in the TAP controller 64
Signals for mode setting as shown in Table 1 are given to portions corresponding to TEST0 and DCTEST1. This allows
DC for each of IC input buffer, IC output buffer, IC tri-state output buffer, and IC input / output buffer
Since the measurement mode can be set directly, the DC measurement test is facilitated and the DC measurement test time can be shortened.

【００７９】[0079]

【発明の効果】本発明によれば、以下の効果が得られ
る。According to the present invention, the following effects can be obtained.

【００８０】(1) 半導体集積回路は入力バッファとコア
ロジックとの間に挿入された第１のバウンダリスキャン
セルと、出力バッファとコアロジックとの間に挿入さ
れ、かつ入力バッファの出力信号が接続された第２のバ
ウンダリスキャンセルと、外部端子から入力された信号
に基づいて複数のモードが設定可能であり、各モードに
応じて所定の信号を出力し、第２のバウンダリスキャン
セルの状態を直接制御して直流測定モードに切り換え可
能なモード設定信号発生回路と、を備えているので、外
部端子から信号を入力してモード設定信号発生回路の制
御を行うことで、入力バッファ、出力バッファ、入出力
バッファそれぞれのＤＣ測定モードを直接設定すること
ができ、ＤＣ測定が容易になり、ＤＣ測定テスト時間を
短縮することができる。(1) The semiconductor integrated circuit is connected between a first boundary scan cell inserted between the input buffer and the core logic and an output signal of the input buffer inserted between the output buffer and the core logic. A plurality of modes can be set based on the set second boundary scan cell and a signal input from an external terminal. A predetermined signal is output according to each mode, and the state of the second boundary scan cell is changed. A mode setting signal generation circuit that can be directly controlled to switch to the DC measurement mode, so that by inputting a signal from an external terminal and controlling the mode setting signal generation circuit, an input buffer, an output buffer, The DC measurement mode of each input / output buffer can be directly set, DC measurement becomes easy, and DC measurement test time can be shortened. .

【００８１】(2) 半導体集積回路の第２のバウンダリス
キャンセルはトライステート出力バッファと前記コアロ
ジックとの間に挿入され、モード設定信号発生回路は、
トライステート出力バッファの制御端子と前記コアロジ
ックとの間に設けられた第３のバウンダリスキャンセル
及び第２のバウンダリスキャンセルを直接制御して直流
測定モードに切り換え可能であるため、外部端子から信
号を入力してモード設定信号発生回路の制御を行うこと
で、さらに、トライステート出力バッファのＤＣ測定モ
ードを直接設定することができ、ＤＣ測定テスト時間を
短縮することができる。(2) The second boundary scan cell of the semiconductor integrated circuit is inserted between the tri-state output buffer and the core logic.
Since it is possible to switch directly to the DC measurement mode by directly controlling the third boundary scan cell and the second boundary scan cell provided between the control terminal of the tri-state output buffer and the core logic, a signal is supplied from an external terminal. To control the mode setting signal generation circuit, the DC measurement mode of the tristate output buffer can be directly set, and the DC measurement test time can be shortened.

【００８２】(3) 半導体集積回路は第１のバウンダリス
キャンセル、第２のバウンダリスキャンセル及び第３の
バウンダリスキャンセルを直接制御可能なＴＡＰコント
ローラを備えていることにより、第１のバウンダリスキ
ャンセルはＴＡＰコントローラから直接制御可能であ
り、第２のバウンダリスキャンセル及び第３のバウンダ
リスキャンセルは、モード設定信号発生回路とＴＡＰコ
ントローラから直接制御可能であるため、ＤＣ測定モー
ドだけでなく、従来と同様に他のモードも測定できる。(3) Since the semiconductor integrated circuit includes the TAP controller which can directly control the first boundary scan cell, the second boundary scan cell, and the third boundary scan cell, the first boundary scan cell is provided. Can be directly controlled by the TAP controller, and the second and third boundary scan cells can be directly controlled by the mode setting signal generation circuit and the TAP controller. Similarly, other modes can be measured.

【００８３】(4) モード設定信号発生回路はＴＡＰコン
トローラが備えているので、半導体集積回路のＩ／Ｏ数
の都合で新たに外部端子を設けることができなくても、
ＴＡＰコントローラのプライベート命令に本発明の回路
を制御する命令を追加することで、入力バッファ、出力
バッファ、入出力バッファ、トライステート出力バッフ
ァのそれぞれのＤＣ測定を直接行うことができるので、
ＤＣ測定が容易になり、ＤＣ測定テスト時間を短縮する
ことができる。(4) Since the TAP controller has the mode setting signal generation circuit, even if it is not possible to newly provide an external terminal due to the number of I / Os of the semiconductor integrated circuit,
By adding an instruction for controlling the circuit of the present invention to the private instruction of the TAP controller, it is possible to directly perform DC measurement of each of the input buffer, the output buffer, the input / output buffer, and the tri-state output buffer.
DC measurement becomes easy, and the DC measurement test time can be shortened.

[Brief description of the drawings]

【図１】本発明の実施形態に係る半導体集積回路の概略
の構成回路図である。FIG. 1 is a schematic configuration circuit diagram of a semiconductor integrated circuit according to an embodiment of the present invention.

【図２】（Ａ）は、本発明のＩＣ出力バッファ用のバウ
ンダリスキャンセルにおける概略の構成を示した回路図
である。（Ｂ）は、本発明のＩ／Ｏコントロール信号
用及びＴＯコントロール信号用バウンダリスキャンセル
の概略の構成を示した回路図である。FIG. 2A is a circuit diagram showing a schematic configuration of a boundary scan cell for an IC output buffer according to the present invention. (B) is a circuit diagram showing a schematic configuration of a boundary scan cell for an I / O control signal and a TO control signal of the present invention.

【図３】本発明のＤＣ測定テスト容易化回路の概略構成
を示した回路図である。FIG. 3 is a circuit diagram showing a schematic configuration of a DC measurement test facilitation circuit of the present invention.

【図４】本発明の実施形態に係る半導体集積回路の別の
構成を示した回路図である。FIG. 4 is a circuit diagram showing another configuration of the semiconductor integrated circuit according to the embodiment of the present invention.

【図５】ＪＴＡＧの規格に準拠した方法を用いた従来の
半導体集積回路の概略の構成回路図である。FIG. 5 is a schematic configuration circuit diagram of a conventional semiconductor integrated circuit using a method conforming to the JTAG standard.

【図６】従来のバウンダリスキャンセルの概略の構成図
である。FIG. 6 is a schematic configuration diagram of a conventional boundary scan cell.

[Explanation of symbols]

１，６１，７１−半導体集積回路２〜５−ＩＣ入力バッファ６〜８−ＩＣ出力バッファ６〜８９−ＩＣトライステート出力バッファ１０−ＩＣ入出力バッファ１１〜２２，７５〜８１−バウンダリスキャンセル２５，６５−ＤＣ測定テスト容易化回路 1,61,71-Semiconductor integrated circuit 2-5-IC input buffer 6-8-IC output buffer 6-8 9-IC tri-state output buffer 10-IC input / output buffer 11-22,75-81-Boundary scan cell 25,65-DC measurement test facilitation circuit

Claims

[Claims]

1. A first boundary scan cell inserted between an input buffer and core logic, and a first boundary scan cell inserted between an output buffer and core logic and connected to an output signal of the input buffer. 2, a plurality of modes can be set based on a signal input from an external terminal, a predetermined signal is output according to each mode, and the state of the second boundary scan cell is directly controlled. And a mode setting signal generating circuit capable of switching to a DC measurement mode.

And a third boundary scan cell provided between a control terminal of a tri-state output buffer and the core logic, wherein the second boundary scan cell is connected to the tri-state output buffer and the core logic. The mode setting signal generating circuit is inserted between
2. The semiconductor integrated circuit according to claim 1, wherein the third boundary scan cell can be directly controlled to switch to a DC measurement mode.

3. The semiconductor device according to claim 1, further comprising a TAP controller capable of directly controlling said first boundary scan cell, said second boundary scan cell, and said third boundary scan cell. Integrated circuit.

4. The semiconductor integrated circuit according to claim 3, wherein said TAP controller includes said mode setting signal generating circuit.