JP3310096B2 - Integrated circuit device - Google Patents

Integrated circuit device

Info

Publication number
JP3310096B2
JP3310096B2 JP06099594A JP6099594A JP3310096B2 JP 3310096 B2 JP3310096 B2 JP 3310096B2 JP 06099594 A JP06099594 A JP 06099594A JP 6099594 A JP6099594 A JP 6099594A JP 3310096 B2 JP3310096 B2 JP 3310096B2
Authority
JP
Japan
Prior art keywords
scan
output
circuit
test
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP06099594A
Other languages
Japanese (ja)
Other versions
JPH07270494A (en
Inventor
田 進 新
Original Assignee
株式会社東芝
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社東芝 filed Critical 株式会社東芝
Priority to JP06099594A priority Critical patent/JP3310096B2/en
Publication of JPH07270494A publication Critical patent/JPH07270494A/en
Application granted granted Critical
Publication of JP3310096B2 publication Critical patent/JP3310096B2/en
Anticipated expiration legal-status Critical
Application status is Expired - Fee Related legal-status Critical

Links

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は集積回路装置に係り、特に内部スキャン回路とバウンダリスキャン回路によるテスト容易化構造を組み込んだ構成の集積回路装置において、スキャン動作を並列に行わせる場合の、システム端子兼用のための回路構造に関する。 The present invention relates relates to an integrated circuit device, particularly in an integrated circuit device structure incorporating a testability structure by an internal scan circuit and boundary scan circuits, when to perform the scanning operation in parallel, the system a circuit structure for pins.

【0002】 [0002]

【従来の技術】近年の、集積回路技術の進歩に伴い、L Background of the Invention In recent years, with the advances in integrated circuit technology, L
SIはますます大規模化し、複雑化してきている。 SI is more and more large-scale, has been complicated. これに伴い、LSIのテストが非常に困難になってきている。 As a result, the test of LSI has become very difficult.

【0003】このような状況に対応して、LSIの内部回路を設計する場合、スキャン方式などのテスト容易性を考慮した回路設計を行うことが、必要不可欠になってきている。 [0003] In response to this situation, when designing an internal circuit of the LSI, it is made aware circuit design testability of such scanning method, has become indispensable.

【0004】一方、近年の表面実装技術の進歩に伴い、 [0004] On the other hand, with the recent advances in surface mount technology,
プリント基板の表面実装密度が高密度化してきている。 Surface mounting density of the printed circuit board has been densified.
その結果、従来プリント基板のテスト手法として多く採用されてきたインサーキットテストが適用できなくなってきている。 As a result, in-circuit test, which has been widely adopted as a test method of the conventional printed circuit board has become can not be applied. そこで、プリント基板のテストを容易にするために、「JTAGバウンダリスキャン」と呼ばれるテスト手法が、IEEEによって標準化された。 Therefore, in order to facilitate the testing of printed circuit board, the test method called "JTAG boundary scan" it has been standardized by IEEE.

【0005】ちなみに、この規格は、1990年5月2 [0005] By the way, this standard, 5 May 1990 2
1日に定められたもので、IEEE規格1149.1、 Which was defined in one day, IEEE Standard 1149.1,
“IEEE Standard Test Acces "IEEE Standard Test Acces
sPort and Boundary−Scan A sPort and Boundary-Scan A
rchitecture”と呼ばれている。 It has been called rchitecture ".

【0006】この規格は、プリント基板テストのために、LSI内部にバウンダリスキャン機構を設ける必要があることを指摘している。 [0006] This standard, for the sake of the printed circuit board test, has pointed out that it is necessary to provide a boundary scan system inside the LSI.

【0007】図6は、かかる観点から構成された、テスト容易化回路を組み込んだ、一般的な集積回路装置の概略構成図であり、LSIにおけるテスト制御回路および被テスト回路の構成を示すものである。 [0007] Figure 6 is constructed from such point of view, incorporating a test facilitation circuit, a schematic diagram of a typical integrated circuit device, it shows the structure of a test control circuit and the test circuit in the LSI is there. 図において示すように、集積回路装置18は、テスト対象となる被テスト回路ブロック19−1〜19−4と、被テスト回路ブロック19−1〜19−4においてスキャンパスを構成するスキャンレジスタ1−1〜1−4とを備える。 As shown in FIG., An integrated circuit device 18 includes a test circuit blocks 19-1 to 19-4 to be tested, scans constitutes a scan path in the tested circuit blocks 19-1 to 19-4 registers 1- and a 1~1-4. 更に、バウンダリスキャンレジスタ2は集積回路装置18 Moreover, boundary scan register 2 is an integrated circuit device 18
の各端子に対して設けられる。 It is provided for each pin of. なお、テスト制御回路2 In addition, the test control circuit 2
0は、被テスト回路ブロック19−1〜19−4のテストを行うべく、スキャンレジスタ1−1〜1−4とバウンダリスキャンレジスタ2の動きを制御する。 0, in order to test the test circuit blocks 19-1 to 19-4, and controls the movement of the scan registers 1-1 to 1-4 and the boundary scan register 2. このため、テスト制御回路20には、テスト用クロック信号T Therefore, the test control circuit 20, the test clock signal T
CK、テストモード信号TMS、スキャンイン信号TD CK, test mode signal TMS, the scan-in signal TD
Iが与えられ、テスト制御回路20からは、テスト出力データTDOが出力される。 I is given, from the test control circuit 20, the test output data TDO output.

【0008】以上述べたような構成において、スキャンレジスタ1−1〜1−4は、テスト制御回路20を介して伝送されるテストデータを被テスト回路ブロック19 [0008] In the configuration as described above, the scan registers 1-1 to 1-4, the test control circuit 20 tested circuit test data to be transmitted via block 19
−1〜19−4に印加し、各被テスト回路ブロック19 Applied to -1~19-4, each test circuit block 19
−1〜19−4の内部で発生するテスト結果を、テスト制御回路20を介して、外部に出力する。 The test results generated inside the -1~19-4, via a test control circuit 20, and outputs to the outside. バウンダリスキャンレジスタ2は、スキャンレジスタ1−1〜1−4 Boundary-Scan register 2, scan register 1-1 to 1-4
から被テスト回路ブロック19−1〜19−4に対して与えることのできないデータをそれらのブロック19− The data that can not be given to the tested circuit blocks 19-1 to 19-4 from their block 19
1〜19−4に印加したり、スキャンレジスタ1−1〜 Or applied to the 1~19-4, scan register 1-1
1−4で観測できない出力を観測したりするのに使われ、加えて、IEEE1149.1で規定されているプリント基板の配線テストにも用いられる。 That can not be observed output 1-4 is used to or observed, in addition, also used for the wiring test printed circuit board defined in IEEE 1149.1.

【0009】図7は、従来の回路テスト装置のブロック図であり、特に図6の構成におけるスキャンパスの部分を取り出して示したものである。 [0009] Figure 7 is a block diagram of a conventional circuit testing apparatus, showing in particular removed portion of the scan path in the configuration of FIG. 図7において、マルチプレクサ4は、スキャンレジスタ1−1〜1−4およびバウンダリスキャンレジスタ2で構成される複数のスキャンパスのうちの1つを選択すべく、選択信号入力端子5からの制御信号に基づいて動作する。 7, the multiplexer 4, in order to select one of a plurality of scan paths composed of scan registers 1-1 to 1-4 and the boundary scan register 2, a control signal from the selection signal input terminal 5 It operates on the basis of. そして、このマルチプレクサ4は、シリアルデータとして与えられるスキャンイン信号TDIに対応して、スキャンレジスタ1 Then, the multiplexer 4, in response to the scan-in signal TDI given as serial data, scan register 1
−1〜1−4およびバウンダリスキャンレジスタ2のいずれかのスキャンパスの動作結果として、テスト出力データTDOを得るように構成される。 As the operation result of one of the scan path of -1~1-4 and boundary scan register 2, configured to obtain the test output data TDO.

【0010】以上述べたような図6,図7の構成において、図6のテスト制御回路20により選択されたスキャンレジスタ1−1〜1−4およびバウンダリスキャンレジスタ2のスキャンパスのうちの1つのスキャンパスのみが動作する。 [0010] As described above, such 6, in the configuration of FIG. 7, one of the selected scan registers 1-1 to 1-4 and the boundary scan register 2 of the scan path by the test control circuit 20 of FIG. 6 only the scan path to work. そして、スキャンイン信号TDIとして入力されたシリアルデータに対応して、選択されたスキャンパスが作用し、その出力信号は、選択信号入力端子5からの制御信号に基づきマルチプレクサ4で選択され、テスト出力データTDOとして外部に出力される。 Then, in response to the serial data input as the scan-in signal TDI, acts selected scan path, the output signal is selected by the multiplexer 4 based on a control signal from the selection signal input terminal 5, a test output It is output as data TDO to the outside.

【0011】以上のような構成は、1個のスキャンイン信号TDIと1個のテスト出力データTDOだけでスキャンパスをアクセスできるため、端子数が少ないという利点がある。 [0011] structure as described above, it is possible to access one scan-in signal TDI and the scan path only one test output data TDO, there is an advantage that the number of terminals is small. また、各スキャンレジスタ1−1〜1−4 In addition, each scan register 1-1 to 1-4
を1本のスキャンパスとして構成して接続する方法に比べて、スキャンパスの長さが短くなるため、回路ブロック毎にテストを行う場合に、テスト時間が短くなるという利点もある。 Compared with the method of connecting configured as a single scan path, and the length of the scan path is shortened, when performing a test for each circuit block, there is an advantage that the test time is shortened.

【0012】しかしながら、スキャンパスの数が、スキャンレジスタ1−1〜1−4およびバウンダリスキャンレジスタ2と多い。 [0012] However, the number of scan path, scan register 1-1 to 1-4 and the boundary scan register 2 and often. したがって、それぞれのパスが長くなってくると、実用的な時間でのテストが困難になってくるという問題点がある。 Therefore, if each of the path becomes long, there is a problem that the test of a practical time becomes difficult.

【0013】一方、テスト時間を短くするためには、各スキャンパスを並列に動作させるという方法があるが、 Meanwhile, in order to shorten the test time, there is a method that operates the respective scan paths in parallel,
スキャンデータの入出力をテスト専用端子で実現する場合には、端子数が増えるという欠点がある。 When realizing the input and output of scan data in the test dedicated terminals has the disadvantage that the number of terminals increases. 一方、これをシステム端子と兼用させるという方法もあるが、このための付加回路により、本来のシステム信号の入出力に遅延のオーバーヘッドを生じるという問題がある。 On the other hand, there is a method that is also used to as a system terminal, the additional circuit for this, there is a problem that results in overhead delay for input and output of the original system signals.

【0014】図8は、バウンダリスキャンレジスタ2を構成するバウンダリスキャンセルの構成を示すものである。 [0014] Figure 8 shows the structure of a boundary scan cell that constitutes the boundary scan register 2. 図において、マルチプレクサ21は、入力端子Aに与えられる入力信号INと、入力端子Bに与えられる入力信号SIを、シフトモード信号SMに基づいて選択して出力する。 In the figure, multiplexer 21 includes an input signal IN applied to the input terminal A, an input signal SI applied to the input terminal B, and selects and outputs, based on the shift mode signal SM. 一方、D型フリップフロップ8はデータ入力端子Dにマルチプレクサ21の出力を与えられ、クロック入力端子Cにシフトクロック信号SCLKを入力され、更にデータ出力端子Qより出力信号SOを送出する。 On the other hand, D-type flip-flop 8 is given the output of the multiplexer 21 to the data input terminal D, is input to the shift clock signal SCLK to the clock input terminal C, and sends the output signal SO Furthermore the data output terminal Q. また、アップデート用のD型フリップフロップ9はデータ入力端子DにD型フリップフロップ8のデータ出力端子Qからの信号を入力され、クロック入力端子Cにアップデート用クロック信号UPCLKを入力され、更にデータ出力端子Qより信号出力する。 Also, D-type flip-flop 9 for the update are input signals from the data output terminal Q of the D-type flip-flop 8 to the data input terminal D, is input to the update clock signal UPCLK to the clock input terminal C, further data output signal output from the terminal Q. そして、マルチプレクサ6は、入力端子Aに与えられる入力信号IN Then, the multiplexer 6, the input signal IN applied to the input terminal A
と、入力端子Bに与えられるD型フリップフロップ9のデータ出力端子Qからの出力信号のいずれかを、テストモード信号TMに基づいて選択して、出力信号OUTとして送出する。 If, one of the output signals from the data output terminal Q of the D-type flip-flop 9 applied to the input terminal B, and selected based on the test mode signal TM, and sends as an output signal OUT.

【0015】以上述べたような構成において、通常のモードで動作させる場合には、テストモード信号TMを“0”とすればよい。 [0015] In the configuration as described above, when operating in the normal mode may be a test mode signal TM "0". これにより、マルチプレクサ6の入力端子Aを通じて、入力信号INのデータを、出力信号OUTとしてスルーに出力させることができる。 Thus, through the input terminal A of the multiplexer 6, the data of the input signal IN, can be output to the through as the output signal OUT. その結果、集積回路チップの外部端子に、このようなバウンダリスキャンセルを置いた場合においても、外部端子の状態になんらの影響もないようにすることができる。 As a result, the external terminals of the integrated circuit chip, even when placed such boundary scan, it is possible to avoid the influence of any state of the external terminal.

【0016】一方、このバウンダリスキャンセルのデータを出力信号OUTとして出力するには、テストモード信号TMを“1”とすればよい。 [0016] On the other hand, in order to output the data of the boundary scan cells as an output signal OUT, the test mode signal TM may be set to "1". これによって、マルチプレクサ6の入力端子Bに加えられる、アップデート用クロック信号UPCLKに基づいて動作するD型フリップフロップ9のデータ出力端子Qからの出力を出力信号OUTとして導出することができる。 Thus, applied to the input terminal B of the multiplexer 6, it is possible to derive the output from the data output terminal Q of the D-type flip-flop 9 that operates based on the update clock signal UPCLK as the output signal OUT. つまり、入力信号INのデータの代わりに、バウンダリスキャンセルからのデータを出力信号OUTとすることができる。 That is, instead of the data of the input signal IN, may be an output signal OUT data from the boundary scan cells.

【0017】更に、入力信号INの状態を観測するには、シフトモード信号SMを“0”にすればよい。 [0017] In addition, in order to observe the state of the input signal IN, a shift mode signal SM may be set to "0". これによって、入力信号INを、マルチプレクサ21の入力端子Aを通じて、D型フリップフロップ8のデータ入力端子Dに印加させ、更に、D型フリップフロップ8のクロック入力端子Cにシフトクロック信号SCLKを印加することができる。 Thereby, the input signal IN, via the input terminal A of the multiplexer 21, is applied to the data input terminal D of the D-type flip-flop 8, further applying a shift clock signal SCLK to the clock input terminal C of the D-type flip-flop 8 be able to. これによって、入力信号INのデータをD型フリップフロップ8に取り込むことができる。 Thereby, it is possible to capture the data of the input signal IN to the D-type flip-flop 8.

【0018】なお、このバウンダリスキャンセルへのデータの設定と観測は次のようにして行われる。 [0018] In addition, this setting and the observation of the data to the boundary scan cells is carried out as follows. 即ち、マルチプレクサ21で入力の選択を入力端子B側に切り換えることにより、他のバウンダリスキャンセルからのデータをその入力端子Bから入力信号SIとして取り込む。 That is, by switching to the input terminal B side to select the input multiplexer 21 takes in the data from the other boundary scan cells as input signal SI from the input terminal B. D型フリップフロップ8で構成されるシフトレジスタ段の出力を、出力信号SOとして、他のバウンダリスキャンセルに接続して、シフトレジスタ動作させる。 The output of the shift register stage consists of D-type flip-flop 8, as an output signal SO, connected to the other boundary scan cells to shift register operation.

【0019】さて、図8に示したバウンダリスキャンセルには、入力信号INから出力信号OUTまでのパスに、マルチプレクサ6が挿入されており、通常動作時における入出力の遅延を招いている。 [0019] Now, the boundary scan cells of FIG. 8, the path from the input signal IN to the output signal OUT, is inserted multiplexer 6 has led to delay of the input and output during normal operation. つまり、スキャンデータの入出力をシステム端子と兼用させようとして、端子を兼用させるための単純な付加回路、例えばマルチプレクサ6のような回路を付加するだけでは、更に遅延のオーバーヘッドを招くことになる。 That is, an attempt to shared input and output of scan data and system terminal, a simple addition circuit for shared terminal, by simply adding a circuit such as a multiplexer 6, so that further lead to overhead delays.

【0020】 [0020]

【発明が解決しようとする課題】従来の回路テスト装置は、内部スキャンとバウンダリスキャンとを備えた集積回路装置において、複数のスキャンパスを選択しながらスキャン動作を行うように構成したので、テストに要する時間が長くなるという問題点がある。 [Problems that the Invention is to Solve conventional circuit testing apparatus, the integrated circuit device having an internal scanning and boundary scan, it is arranged that performs scanning operation while selecting a plurality of scan paths, the test there is a problem that the time required is longer. また、複数のスキャンパスを並列に動作させてテスト時間を短くしようとしても、スキャンデータの入出力を専用の端子で実現する必要があるので、端子数が増大してしまうという問題点がある。 Moreover, by operating the plurality of scan paths in parallel as to shorten the test time, since the input and output of scan data has to be implemented by a dedicated terminal, there is a problem that the number of terminals is increased. 一方、システム端子とテスト端子を兼用させようとしても、兼用のための付加回路が、システム信号の遅延というオーバーヘッドを抱えることになり、問題になる。 On the other hand, even if an attempt is shared with the system terminal and the test terminal, additional circuits for the combined is, will be faced the overhead of system delay signal, a problem.

【0021】本発明は、上記のような従来技術の問題点を解消し、集積回路装置の内部スキャン回路とバウンダリスキャン回路を並列に動作させることにより、テスト時間を短くすると共に、テスト用の端子と兼用させるシステム端子に対して、通常動作時の遅延時間の発生を最小に抑制することのできる、集積回路装置を提供することを目的とする。 [0021] The present invention is to solve the problems of conventional techniques as described above, by operating the internal scan circuit and boundary scan circuits of the integrated circuit device in parallel, thereby shortening the test time, test terminals the system terminals to be shared with, can be suppressed to minimize the occurrence of the delay time of the normal operation, and an object thereof is to provide an integrated circuit device.

【0022】 [0022]

【課題を解決するための手段】上記目的を達成するために、本発明の第1の集積回路装置は、内部回路と、システム出力端子と、前記内部回路と前記システム出力端子との間に接続された出力側のバウンダリスキャン回路と、内部スキャン回路と、を備え、前記バウンダリスキャン回路は、前記内部回路からの出力信号をそのまま通すスルーパスと、テスト回路を組み込んだテストパスと、前記テストパスからの第1出力と前記内部スキャン回路からの第2出力のいずれかを選択的に出力する第1 To achieve the above object, according to the Invention The first integrated circuit device of the present invention, connected between the internal circuit, and a system output terminal, and the internal circuit and the system output terminal has been a boundary scan circuit in the output side, includes an internal scan circuit, wherein the boundary scan circuit, and the through-passing as an output signal from said internal circuit, a test path incorporating a test circuit, from the test path first outputting either the first output and the second output from said internal scan circuit selectively
切換手段と、前記第1切換手段からの出力と前記スルーパスからの出力のいずれかを選択的に出力して前記システム出力端子に加える第2切換手段と、を有するものとして構成されているものである。 Those which are configured as having a switching means, and a second switching means for applying to said system output terminal to output either selectively output from the through path and the output from the first switching means is there.

【0023】本発明の第2の集積回路装置は、第1の集積回路装置において、前記第1切換手段は、前記テストパスにおけるアップデート用のデータ記憶手段と前記第2切換手段との間に接続されたものであるものである。 The second integrated circuit device of the present invention, in the first integrated circuit device, the first switching means, connected between the data storage means for updating in the test path and the second switching means are those are those that have been.

【0024】本発明の第3の集積回路装置は、第2の集積回路装置において、前記データ記憶手段はフリップフロップであり、前記第1及び第2切換手段はマルチプレクサであるものである。 The third integrated circuit device of the present invention, in the second integrated circuit device, said data storage means is a flip-flop, said first and second switching means are those wherein the multiplexer.

【0025】本発明の第4の集積回路装置は、第1〜3 The fourth integrated circuit device of the present invention, first to third
の集積回路装置において、システム入力端子と、このシステム入力端子と前記内部回路との間に接続された入力側バウンダリスキャン回路と、前記システム入力端子と前記内部スキャン回路との間に接続された第3切換手段を有し、前記第3切換手段は、前記システム入力端子への入力信号とスキャンイン信号のいずれかを選択的に出力して前記内部スキャン回路に加えるものとして構成されているものである。 In the integrated circuit device, the first being connected between the system input terminal, and connected to the input-side boundary scan circuit between the system input terminal and said internal circuit, said system input terminal and the internal scan circuit has a third switching means, said third switching means, those which are configured as one of the input signals and the scan-in signal to said system input terminal selectively outputting to add to the internal scan circuit is there.

【0026】 [0026]

【作用】内部スキャン回路からの出力は、出力側のバウンダリスキャン回路における第1切換手段の入力側に加えられる。 [Action] output from the internal scan circuit is applied to the input side of the first switching means in the boundary scan circuit on the output side. 第1切換手段は、この入力と、テストパスからの入力のいずれか一方を選択的に第2切換手段の入力側に加える。 First switching means adds the the input, to the input side of the selective second switching means to one of the input from the test path. この第2切換手段は、この入力と、スルーパスからの入力のいずれか一方を選択的にシステム出力端子に加える。 This second switching means, it added and the input, the selectively system output terminal to one of the inputs from the through path. つまり、内部スキャン回路からの出力をシステム出力端子から出力可能としつつも、内部回路からの出力はスルーパスを通って、第2切換手段の1段のみを介して遅延が極力抑えられた状態で、システム出力端子に与えられる。 That is, while enabling an output from the internal scan circuit from the system output terminal, the output from the internal circuit through the through path, with the delay through only one stage of the second switching means is suppressed as much as possible, It is given to the system output terminal.

【0027】 [0027]

【実施例】以下、図面を参照しながら、本発明の実施例を説明する。 EXAMPLES Hereinafter, with reference to the accompanying drawings, an embodiment of the present invention.

【0028】図1は本発明の実施例に係る回路テスト装置のブロック図である。 [0028] FIG. 1 is a block diagram of a circuit test apparatus according to an embodiment of the present invention. 図において示すように、スキャンイン信号TDIは、バウンダリスキャンレジスタ2の入力端子とマルチプレクサ3−1〜3−nの入力端子A As shown in the figure, the scan-in signal TDI is an input terminal A of the input terminals of the boundary scan register 2 and the multiplexer 3-1 to 3-n
に入力される。 It is input to. スキャンイン信号PSI1〜PSInはマルチプレクサ3−1〜3−nの入力端子Bに入力される。 Scan-in signal PSI1~PSIn is input to an input terminal B of the multiplexer 3-1 to 3-n. マルチプレクサ3−1〜3−nは、制御信号PMに応じて、入力端子Aまたは入力端子Bの各入力信号のうちのいずれかを選択、出力して、それぞれ対応するスキャンレジスタ1−1〜1−nに入力信号として与える。 Multiplexer 3-1 to 3-n, in accordance with the control signal PM, selects one of the input signal at the input terminal A or the input terminal B, and outputs, the corresponding scan register 1-1-1 It gives as an input signal to -n.
一方、マルチプレクサ3−1〜3−nの出力信号は、スキャンアウト信号PSO1〜PSOnとして導出されると共にマルチプレクサ4に与えられる。 On the other hand, the output signal of the multiplexer 3-1 to 3-n is supplied to the multiplexer 4 with is derived as the scan-out signal PSO1~PSOn. マルチプレクサ4は、選択信号入力端子5からの制御データに基づいて、スキャンレジスタ1−1〜1−nの出力であるスキャンアウト信号PSO1〜PSOnとバウンダリスキャンレジスタ2の出力であるスキャンアウト信号BSOとの内の1つを選択して、テスト出力データTDOとして出力する。 Multiplexer 4, based on the control data from the selection signal input terminal 5, the scan-out signal BSO and a scan register 1-1 to 1-n outputs the scan-out signal PSO1~PSOn and boundary scan register 2 which is the output of select one of the outputs as the test output data TDO.

【0029】以上述べたような構成において、スキャンレジスタ1−1〜1−nのスキャンイン側においては、 [0029] In the configuration as described above, the scan-in side of the scan registers 1-1 to 1-n is
マルチプレクサ3−1〜3−nを設けることにより、システム端子とテスト端子の兼用を可能にしている。 By providing the multiplexer 3-1 to 3-n, thereby enabling the combined system terminal and the test terminal. また、制御信号PMにより、スキャンレジスタ1−1〜1 Further, the control signal PM, scan register 11 to 1
−nを並列にスキャンするか否かを決定することができる。 The -n can determine whether to scan in parallel.

【0030】一方、スキャンレジスタ1−1〜1−nのスキャンアウト側においては、マルチプレクサ4を設けることにより、スキャンアウト信号PSO1〜PSOn On the other hand, the scan-out side of the scan registers 1-1 to 1-n, by providing the multiplexer 4, the scan-out signal PSO1~PSOn
の1つを選択的に外部端子に出力することにより、システム端子とテスト端子の兼用を可能にしている。 By outputting one of the selectively external terminals, enabling the combined system terminal and the test terminal.

【0031】さて、図4は、図示しないLSIの外部入力端子をスキャンイン端子と兼用する構成を示すブロック図である。 [0031] Now, FIG. 4 is a block diagram showing the configuration of shared external input terminals of the LSI (not shown) with the scan-in terminal. 図において示すように、外部入力端子11 As shown in the figure, the external input terminal 11
と内部回路12の間にバウンダリスキャンセル13が配置される。 Boundary scan 13 between the internal circuit 12 is arranged as. 外部入力端子11とバウンダリスキャンセル13の間にはバッファ14が配置され、バウンダリスキャンセル13と内部回路12の間にもバッファ15が配置される。 Buffer 14 is disposed between the external input terminal 11 and the boundary scan 13, the buffer 15 also between the boundary scan cells 13 and the internal circuit 12 is arranged. バウンダリスキャンセル13は、図8に示したバウンダリスキャンセルと、同一の構成を有する。 Boundary scan 13 includes a boundary scan shown in FIG. 8, the same configuration. ちなみに、バッファ15は、内部回路12をドライブするために、バッファ14よりドライブ能力が大きくなっている。 Incidentally, the buffer 15, to drive the internal circuit 12, the drive capacity is larger than the buffer 14.

【0032】さて、図4の構成において、内部回路12 [0032] Now, in the configuration of FIG. 4, the internal circuit 12
への入力は、バウンダリスキャンセル13を介して供給されるため、外部入力端子11へ供給される値には関係がなくなる。 The input to the order which is supplied through the boundary scan cell 13, the relationship is lost to the value supplied to the external input terminal 11. そのため、外部入力端子11をスキャンインの兼用端子として用いることができる。 Therefore, it is possible to use an external input terminal 11 as a scan-in of the shared terminal.

【0033】また、図4の構成では、スキャンインの兼用について、バッファ14の後段、つまり、バウンダリスキャンセル13への入力信号INをバウンダリスキャンセル13の直前で信号PSIiとして分岐させ、図1 Further, in the configuration of FIG. 4, the scan-in combined, subsequent buffer 14, that is, branches the input signal IN to the boundary scan cell 13 as a signal PSIi just before the boundary scan cell 13, Figure 1
のスキャンイン信号PSI1〜PSInのうちの対応する1つに接続すればよい。 It may be the corresponding connected to one of the scan-in signal PSI1~PSIn. このため、バウンダリスキャンセル13などの回路を修正する必要はない。 For this reason, there is no need to modify the circuit, such as boundary scan cells 13.

【0034】これに対して、スキャンアウトの兼用においては、バウンダリスキャンセル13の修正が必要になってくる。 [0034] On the other hand, in the combined use of scan-out, it becomes necessary modification of the boundary scan cells 13.

【0035】図2は、スキャンアウト兼用のためのバウンダリスキャンセルの構成を示すブロック図である。 [0035] FIG. 2 is a block diagram showing the structure of a boundary scan cell for the scan-out combined. 図において示すように、D型フリップフロップ9のデータ出力端子Qからの信号はマルチプレクサ7の入力端子A As shown in the figure, the signal from the data output terminal Q of the D-type flip-flop 9 is an input terminal A of the multiplexer 7
に供給される。 It is supplied to. 一方、マルチプレクサ7の入力端子Bにはスキャンアウト信号PSO1〜PSOnの1つPOS Meanwhile, one of the scan-out signal PSO1~PSOn to the input terminal B of the multiplexer 7 POS
iが供給される。 i is supplied. マルチプレクサ7の出力はマルチプレクサ6の入力端子Bに与えられる。 The output of the multiplexer 7 is fed to the input terminal B of the multiplexer 6. ちなみに、マルチプレクサ7は制御信号PMに基づいて、入力端子Aと入力端子Bのいずれかに加えられた入力信号を選択して、マルチプレクサ6の入力端子Bに向けて出力する。 Incidentally, the multiplexer 7 is based on the control signal PM, select the input signal applied to one of the input terminal A input terminal B, is output to the input terminal B of the multiplexer 6.

【0036】さて、図5は、図示しないLSIの外部入力端子において、スキャンアウト兼用の構成を示すブロック図である。 [0036] Now, FIG. 5, the external input terminals of the LSI (not shown), is a block diagram showing the configuration of a scan-out combined. 図において示すように、外部出力端子1 As shown in the figure, the external output terminal 1
7と内部回路12の間にバウンダリスキャンセル13が配置される。 Boundary scan 13 between 7 and the internal circuit 12 is arranged. バウンダリスキャンセル13と外部出力端子17の間にはバッファ16が配置される。 Buffer 16 between the boundary scan 13 and the external output terminal 17 is arranged. バウンダリスキャンセル13は図2に示したのと同一の構成を有する。 Boundary scan 13 has the same configuration as that shown in FIG.

【0037】さて、図5の構成において、外部出力端子17への出力は、バウンダリスキャンセル13を介して、スキャンアウト兼用で行われる。 [0037] Now, in the configuration of FIG. 5, the output to the external output terminal 17, through the boundary scan cells 13 is performed in the scan-out combined. ここで、スキャンアウトの兼用は、図1のスキャンアウト信号PSO1〜 Here, combined scan out, scan-out signal of FIG. 1 PSO1~
PSOnのうちの1つPOSiを、バウンダリスキャンセル13の内部のマルチプレクサ7の入力端子Bに接続することによって行われる。 One POSi of PSON, carried out by connecting to the input terminal B of the internal multiplexer 7 of the boundary scan cells 13. 一方、並列にスキャンするかどうかは、制御信号PMに基づいて設定される。 On the other hand, whether to scan in parallel is set on the basis of the control signal PM.

【0038】図5の構成で、内部回路12からの出力の観測を、バウンダリスキャンセル13によって行う場合には、外部出力端子17を用いず、出力信号SOで観測する。 [0038] In the configuration of FIG. 5, the observation of the output from the internal circuit 12, when performed by boundary scan 13, without using the external output terminals 17, is observed in the output signal SO. このため、外部出力端子17をスキャンアウトの兼用端子として用いることができるようになる。 Therefore, it becomes possible to use an external output terminal 17 as the scan-out of the shared terminal.

【0039】ちなみに、図5の構成において、バウンダリスキャンのモードでは、D型フリップフロップ9の出力から、マルチプレクサ7を介して、マルチプレクサ6 [0039] Incidentally, in the configuration of FIG. 5, in the boundary scan mode, the output of D-type flip-flop 9 through the multiplexer 7, the multiplexer 6
の入力端子Bへ至るパスが有効になっている。 The path leading to the input terminal B is enabled. このパスを通してスキャンアウト信号PSO1〜PSOnの状態を外部出力端子17で観測することができる。 It is possible to observe the state of the scan-out signal PSO1~PSOn external output terminal 17 through the path.

【0040】ちなみに、図5の構成において、兼用するマルチプレクサ7を付加する位置としては、マルチプレクサ6の後段も考えられ。 [0040] Incidentally, in the configuration of FIG. 5, the position to add a multiplexer 7 which also serves, subsequent multiplexer 6 are contemplated. しかし、このようにすると、 However, in this case,
システムのパス、つまり内部回路12からマルチプレクサ6の入力端子A、バッファ16を介して外部出力端子17へと至るパスの遅延を増加させ、システムを高速に動作させる上での障害になる。 Path system, i.e. the input terminals A of the multiplexer 6 from the internal circuit 12 increases the delay of a path leading to the external output terminal 17 via a buffer 16, the obstacle in operating the system faster.

【0041】これに対して、図5に示すように、マルチプレクサ7をアップデート用のD型フリップフロップ9 [0041] In contrast, as shown in FIG. 5, D-type flip-flop 9 for updating the multiplexer 7
とマルチプレクサ6の間に付加する場合には、システムのパスに対しては、遅延の増加などの影響がない。 And when added between the multiplexer 6, to the path of the system, there is no influence of an increase in delay.

【0042】図3は、スキャンアウトの兼用のためのバウンダリスキャンセル13の別の構成例を示すブロック図である。 [0042] Figure 3 is a block diagram showing another configuration example of the boundary scan 13 for the scan-out combined. 図において示すように、D型フリップフロップ8のデータ出力端子Qからの出力は、D型フリップフロップ9とD型フリップフロップ10のそれぞれのデータ入力端子Dに供給される。 As shown in the figure, the output from the data output terminal Q of the D-type flip-flop 8 is supplied to the respective data input terminal D of the D-type flip-flop 9 a D-type flip-flop 10. なお、D型フリップフロップ8とD型フリップフロップ10におけるそれぞれのクロック入力端子Cには、2相クロックであるシフトクロック信号SCLKAとシフトクロック信号SCLKBがそれぞれ与えられる。 Incidentally, each of the clock input terminal C of the D-type flip-flop 8 and D-type flip-flop 10, a two-phase clock shift clock signal SCLKA and the shift clock signal SCLKB are given respectively. D型フリップフロップ9のデータ出力端子Qはマルチプレクサ7の入力端子Aに接続され、D型フリップフロップ10のデータ出力端子Qからは出力信号SOが導出される。 The data output terminal Q of the D-type flip-flop 9 is connected to the input terminal A of the multiplexer 7, from the data output terminal Q of the D-type flip-flop 10 output signal SO is derived.

【0043】図3の構成においては、D型フリップフロップ8とD型フリップフロップ10のスキャン動作がシフトクロック信号SCLKA、SCLKBの2相クロックで行われるところに特長があり、出力信号SOはシフトクロック信号SCLKBに同期して出力され、D型フリップフロップ9のデータ出力端子Qはアップデート用クロック信号UPCLKに同期してマルチプレクサ7に転送される。 [0043] In the configuration of FIG. 3, there is feature where the scanning operation of the D-type flip-flop 8 and D-type flip-flop 10 is shifted clock signal SCLKA, carried out in two-phase clock SCLKB, the output signal SO is a shift clock is output in synchronization with the signal SCLKB, the data output terminal Q of the D-type flip-flop 9 is transferred to the multiplexer 7 in synchronization with the update clock signal UPCLK. その他の動作については、図2の場合と同様である。 The other operations are the same as in the case of FIG.

【0044】以上述べたように、本発明の実施例の回路テスト装置は、集積回路装置内部の複数の内部スキャン回路と、バウンダリスキャン回路を並列に動作させるように構成すると共に、信号遅延を抑制しながらテスト端子をシステム端子と兼用できるように構成したので、テスト時間が短くなり、併せて通常動作時の遅延のオーバーヘッドを最小にできるような、テスト容易化の構成を実現することができる。 [0044] As described above, the circuit testing apparatus according to an embodiment of the present invention includes a plurality of internal scan circuitry within the integrated circuit device, as well as configured to operate the boundary scan circuit in parallel, inhibit signal delay since it is configured to test terminals to allow shared with the system terminals while, the shorter the test time, together that allows the overhead of normal delay in operation to a minimum, it is possible to realize a configuration of testability.

【0045】 [0045]

【発明の効果】本発明によれば、内部スキャン回路からの第2出力を、内部回路とシステム出力端子との間に接続された出力側のバウンダリスキャン回路における、スルーパスと並列なテストパスに設けた第1切換回路に加え、この第1切換回路によって上記第2出力とテストパスからの第1出力とのいずれかを選択的に第2切換回路に加え、その第2切換回路で内部回路からのスルーの出力と第1切換回路からの出力とを選択的にシステム出力端子に加えるようにしたので、内部スキャン回路からの出力をシステム出力端子から出力できると共に、この構成をとりつつも、内部回路からの出力を第2切換手段という1段の回路のみを介して、遅延を極力抑えた状態で、システム出力端子に与えることができる。 According to the present invention, provided the second output from the internal scan circuit, the boundary scan circuitry connected output side between the internal circuit and the system output terminal, the through-path in parallel with the test path the first addition to the switching circuit was added by the first switching circuit to the second switching circuit selectively either the first output from the second output and the test path, from the internal circuit in its second switching circuit since the through output and the output from the first switching circuit and to selectively apply the system output terminal, also it is possible to output the output from the internal scan circuit from the system output terminal, while keeping the configuration, the internal only through the circuit outputs a first stage of the second switching means from the circuit, in a state of minimizing the delay may be provided to the system output terminal.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施例のブロック図である。 1 is a block diagram of an embodiment of the present invention.

【図2】スキャンアウト兼用のためのバウンダリスキャンセルの第1の例を示すブロック図である。 2 is a block diagram showing a first example of a boundary scan cell for the scan-out combined.

【図3】スキャンアウト兼用のためのバウンダリスキャンセルの第2の例を示すブロック図である。 3 is a block diagram showing a second example of the boundary scan cell for the scan-out combined.

【図4】スキャンイン兼用の構成を示すブロック図である。 4 is a block diagram showing the configuration of a scan-combined.

【図5】スキャンアウト兼用の構成を示すブロック図である。 5 is a block diagram showing the configuration of a scan-out combined.

【図6】テスト容易化回路を有する集積回路装置の概略構成図である。 6 is a schematic diagram of an integrated circuit device having a test circuit.

【図7】従来の回路テスト装置のブロック図である。 7 is a block diagram of a conventional circuit testing apparatus.

【図8】バウンダリスキャンセルの構成を示すブロック図である。 FIG. 8 is a block diagram showing the configuration of the boundary scan.

【符号の説明】 DESCRIPTION OF SYMBOLS

1−1〜1−n スキャンレジスタ 2 バウンダリスキャンレジスタ 3−1〜3−n3,4,6,7,21 マルチプレクサ 5 選択信号入力端子 8,9,10 D型フリップフロップ 11 外部入力端子 12 内部回路 13 バウンダリスキャンセル 14,15,16 バッファ 17 外部出力端子 18 集積回路装置 19−1〜19−4 被テスト回路ブロック 20 テスト制御回路 1-1 to 1-n scan register 2 boundary scan registers 3-1~3-n3,4,6,7,21 multiplexer 5 selects the signal input terminal 8, 9, 10 D-type flip-flop 11 the external input terminal 12 internal circuit 13 boundary scan cells 14, 15, 16 buffer 17 external output terminal 18 integrated circuit devices 19-1 to 19-4 test circuit block 20 the test control circuit

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl. 7 ,DB名) G01R 31/28 - 31/3187 G06F 11/22 360 ────────────────────────────────────────────────── ─── of the front page continued (58) investigated the field (Int.Cl. 7, DB name) G01R 31/28 - 31/3187 G06F 11/22 360

Claims (4)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】内部回路と、システム出力端子と、前記内部回路と前記システム出力端子との間に接続された出力側のバウンダリスキャン回路と、内部スキャン回路と、 And 1. A internal circuit, and a system output terminal, and a boundary scan circuit connected to the output side between said system output terminal said internal circuit, and an internal scan circuit,
    を備え、 前記バウンダリスキャン回路は、 前記内部回路からの出力信号をそのまま通すスルーパスと、 テスト回路を組み込んだテストパスと、 前記テストパスからの第1出力と前記内部スキャン回路からの第2出力のいずれかを選択的に出力する第1切換手段と、 前記第1切換手段からの出力と前記スルーパスからの出力のいずれかを選択的に出力して前記システム出力端子に加える第2切換手段と、 を有するものとして構成されている集積回路装置。 Wherein the boundary scan circuit, and the through-passing the output signal from the internal circuit as a test path incorporating a test circuit, a first output from the test path of the second output from the internal scan circuit a first switching means for outputting either selectively, a second switching means for said one of the output from the output to the through path of the first switching means selectively outputs to add to the system output terminal, integrated circuit device configured as having.
  2. 【請求項2】前記第1切換手段は、前記テストパスにおけるアップデート用のデータ記憶手段と前記第2切換手段との間に接続されたものである、 請求項1の集積回路装置。 Wherein said first switching means, wherein those which are connected between the data storage means and said second switching means for updating the test pass, according to claim 1 integrated circuit device.
  3. 【請求項3】前記データ記憶手段はフリップフロップであり、前記第1及び第2切換手段はマルチプレクサである、請求項2の集積回路装置。 Wherein said data storage means is a flip-flop, said first and second switching means is a multiplexer, an integrated circuit device according to claim 2.
  4. 【請求項4】システム入力端子と、このシステム入力端子と前記内部回路との間に接続された入力側のバウンダリスキャン回路と、前記システム入力端子と前記内部スキャン回路との間に接続された第3切換手段を有し、前記第3切換手段は、前記システム入力端子への入力信号とスキャンイン信号のいずれかを選択的に出力して前記内部スキャン回路に加えるものとして構成されている、 4. A system input terminal, first connected between the boundary scan circuit connected to the input side between the system input terminal and said internal circuit, said system input terminal and the internal scan circuit has a third switching means, said third switching means is configured as one of the input signals and the scan-in signal to said system input terminal selectively outputting to add to the internal scan circuit,
    請求項1〜3のいずれかに記載の集積回路装置。 Integrated circuit device according to claim 1.
JP06099594A 1994-03-30 1994-03-30 Integrated circuit device Expired - Fee Related JP3310096B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP06099594A JP3310096B2 (en) 1994-03-30 1994-03-30 Integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP06099594A JP3310096B2 (en) 1994-03-30 1994-03-30 Integrated circuit device

Publications (2)

Publication Number Publication Date
JPH07270494A JPH07270494A (en) 1995-10-20
JP3310096B2 true JP3310096B2 (en) 2002-07-29

Family

ID=13158531

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06099594A Expired - Fee Related JP3310096B2 (en) 1994-03-30 1994-03-30 Integrated circuit device

Country Status (1)

Country Link
JP (1) JP3310096B2 (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3257425B2 (en) * 1996-12-25 2002-02-18 日本電気株式会社 Test circuit and test method
WO1999052033A1 (en) * 1998-04-03 1999-10-14 Hitachi, Ltd. Semiconductor device
JP2003014819A (en) * 2001-07-03 2003-01-15 Matsushita Electric Ind Co Ltd Semiconductor wiring board, semiconductor device, test method therefor and mounting method therefor
US7181663B2 (en) * 2004-03-01 2007-02-20 Verigy Pte, Ltd. Wireless no-touch testing of integrated circuits
US7949915B2 (en) * 2007-12-04 2011-05-24 Alcatel-Lucent Usa Inc. Method and apparatus for describing parallel access to a system-on-chip

Also Published As

Publication number Publication date
JPH07270494A (en) 1995-10-20

Similar Documents

Publication Publication Date Title
US6829730B2 (en) Method of designing circuit having multiple test access ports, circuit produced thereby and method of using same
US9121904B2 (en) Tap linking module test access port controller with enable input
US5862152A (en) Hierarchically managed boundary-scan testable module and method
US4493077A (en) Scan testable integrated circuit
US6101457A (en) Test access port
KR0138257B1 (en) Method and apparatus for testing integrated circuit
US5701308A (en) Fast bist architecture with flexible standard interface
US5260949A (en) Scan path system and an integrated circuit device using the same
US5592493A (en) Serial scan chain architecture for a data processing system and method of operation
US7003707B2 (en) IC tap/scan test port access with tap lock circuitry
US6701476B2 (en) Test access mechanism for supporting a configurable built-in self-test circuit and method thereof
EP0190494B1 (en) Circuit arrangement for use in an integrated circuit having built in self-test design
KR0156547B1 (en) Integrated test cell
JP2513904B2 (en) Testability circuit
JP2868213B2 (en) A logic circuit having a discrete test logic module
JP3096597B2 (en) Boundary-scan compliant multi-chip module
US7519879B2 (en) Apparatus and method for dynamic in-circuit probing of field programmable gate arrays
US5852364A (en) System and method for testing integrated circuits connected together
US6625784B1 (en) Semiconductor integrated circuit device, method of testing the same, database for design of the same and method of designing the same
US5617426A (en) Clocking mechanism for delay, short path and stuck-at testing
US4669081A (en) LSI fault insertion
US6446230B1 (en) Mechanism for enabling compliance with the IEEE standard 1149.1 for boundary-scan designs and tests
EP0651261A2 (en) System and method for testing a circuit network having elements testable by different boundary scan standards
CA2249088C (en) Method and apparatus for high-speed interconnect testing
US6018815A (en) Adaptable scan chains for debugging and manufacturing test purposes

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090524

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090524

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100524

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees